JPH07295848A - コンピュータアーキテクチャ内の障害を検出しかつそのまわりに再経路付けするための方法および複数のコンピュータインタフェースを複数のサポーティング装置インタフェースに結合するための装置 - Google Patents
コンピュータアーキテクチャ内の障害を検出しかつそのまわりに再経路付けするための方法および複数のコンピュータインタフェースを複数のサポーティング装置インタフェースに結合するための装置Info
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- JPH07295848A JPH07295848A JP6320363A JP32036394A JPH07295848A JP H07295848 A JPH07295848 A JP H07295848A JP 6320363 A JP6320363 A JP 6320363A JP 32036394 A JP32036394 A JP 32036394A JP H07295848 A JPH07295848 A JP H07295848A
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- G06F11/16—Error detection or correction of the data by redundancy in hardware
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Abstract
(57)【要約】
【目的】 信頼性を向上しなおかつ冗長全体の高いコス
トを軽減するコンピュータアーキテクチャを提供する。 【構成】 ＨＵＢおよびストリートアーキテクチャは、
ストリートと呼ばれる複数の共通の共有バス（４１６、
４１８…）とＨＵＢと呼ばれる複数のスマートスイッチ
ングエレメント（３９２、３９４…）とを結合する。ス
トリートは、ＨＵＢエレメント間でデータを転送するた
めのバスである。ＨＵＢエレメントは、データをストリ
ート構造にわたって送ることができ、かつ、そのデータ
を所望の行先に送る。さらに、ＨＵＢエレメントは、優
先順位のより高いデータが先に転送されることが可能と
なる組込み式優先順位機構を有する。ＨＵＢエレメント
は、システム内の障害を自動的に検出する能力を有し、
かつ、そのデータをその障害のまわりに再び送ることが
できる。
トを軽減するコンピュータアーキテクチャを提供する。 【構成】 ＨＵＢおよびストリートアーキテクチャは、
ストリートと呼ばれる複数の共通の共有バス（４１６、
４１８…）とＨＵＢと呼ばれる複数のスマートスイッチ
ングエレメント（３９２、３９４…）とを結合する。ス
トリートは、ＨＵＢエレメント間でデータを転送するた
めのバスである。ＨＵＢエレメントは、データをストリ
ート構造にわたって送ることができ、かつ、そのデータ
を所望の行先に送る。さらに、ＨＵＢエレメントは、優
先順位のより高いデータが先に転送されることが可能と
なる組込み式優先順位機構を有する。ＨＵＢエレメント
は、システム内の障害を自動的に検出する能力を有し、
かつ、そのデータをその障害のまわりに再び送ることが
できる。
Description
【０００１】
【発明の背景】本発明は一般に汎用プログラム内蔵式デ
ジタルコンピュータに関し、より特定的には、信頼性を
向上させるために、障害が検出された場合に自動的に再
構成することができる効率的なアーキテクチャに関す
る。
ジタルコンピュータに関し、より特定的には、信頼性を
向上させるために、障害が検出された場合に自動的に再
構成することができる効率的なアーキテクチャに関す
る。
【０００２】
【先行技術の説明】デジタルデータ処理装置の設計にお
ける主な要素は信頼性である。信頼性を向上させるため
の１つの方法は、内部的に冗長な構成要素を用いること
である。モール（Moore ）他に発行された米国特許番号
第４，５５１，８１４号および第４，５５１，８１５号
は、内部的に冗長な個々の論理素子へのアプローチを開
示している。しかしながら、この方法では非常にコスト
がかかる。さらに、システムの信頼性は構成要素の全体
の信頼性以上のものに関係するため、最終的にはシステ
ムレベルでの信頼性をシステム設計として取組まなけれ
ばならない。
ける主な要素は信頼性である。信頼性を向上させるため
の１つの方法は、内部的に冗長な構成要素を用いること
である。モール（Moore ）他に発行された米国特許番号
第４，５５１，８１４号および第４，５５１，８１５号
は、内部的に冗長な個々の論理素子へのアプローチを開
示している。しかしながら、この方法では非常にコスト
がかかる。さらに、システムの信頼性は構成要素の全体
の信頼性以上のものに関係するため、最終的にはシステ
ムレベルでの信頼性をシステム設計として取組まなけれ
ばならない。
【０００３】システムレベルの信頼性の向上のためにか
なりの努力がなされてきた１つの分野は、電話交換網の
分野である。ロチト（Lotito）他に発行された米国特許
番号第４，６２５，０８１号は、大規模な近代的な電話
交換網を開示している。自動的に非閉塞的な構成に切換
える能力を幾分有する非閉塞パケット交換網は、ペイン
・III （Payne, III）に発行された米国特許番号第４，
６９６，０００号において議論されている。信頼性を向
上させるための電話データを再経路付けするための方法
および装置は、シェーファ（Sheafor ）他に発行された
米国特許番号第４，６４９，３８４号において提案され
ている。
なりの努力がなされてきた１つの分野は、電話交換網の
分野である。ロチト（Lotito）他に発行された米国特許
番号第４，６２５，０８１号は、大規模な近代的な電話
交換網を開示している。自動的に非閉塞的な構成に切換
える能力を幾分有する非閉塞パケット交換網は、ペイン
・III （Payne, III）に発行された米国特許番号第４，
６９６，０００号において議論されている。信頼性を向
上させるための電話データを再経路付けするための方法
および装置は、シェーファ（Sheafor ）他に発行された
米国特許番号第４，６４９，３８４号において提案され
ている。
【０００４】クリスチャンセン（Christiansen）他に発
行された米国特許番号第４，０７４，０７２号は、マル
チプロセッサの制御下で動作する交換網を示している。
高速パケット交換は、ターナー（Turner）に発行された
米国特許番号第４，４９１，９４５号および第４，４９
４，２３０号において議論されている。代替的なパケッ
ト交換システムは、ヘマディ（Hemmady ）他に発行され
た米国特許番号第４，８７２，１５９号およびリー（Le
a ）に発行された米国特許番号第４，６７９，１８６号
に示されている。向上された信頼性の測定は、リー（Le
a ）のアプローチにおいて冗長資源によって得られる。
行された米国特許番号第４，０７４，０７２号は、マル
チプロセッサの制御下で動作する交換網を示している。
高速パケット交換は、ターナー（Turner）に発行された
米国特許番号第４，４９１，９４５号および第４，４９
４，２３０号において議論されている。代替的なパケッ
ト交換システムは、ヘマディ（Hemmady ）他に発行され
た米国特許番号第４，８７２，１５９号およびリー（Le
a ）に発行された米国特許番号第４，６７９，１８６号
に示されている。向上された信頼性の測定は、リー（Le
a ）のアプローチにおいて冗長資源によって得られる。
【０００５】デジタルトーン分配はマグナソン（Magnus
son ）他に発行された米国特許番号第４，４８０，３３
０号によるネットワークによって得られ、カプラン（Ka
plan）に発行された米国特許番号第５，１６３，０８７
号は、自動番号識別を顧客データベースキーに変換する
ネットワークを示している。
son ）他に発行された米国特許番号第４，４８０，３３
０号によるネットワークによって得られ、カプラン（Ka
plan）に発行された米国特許番号第５，１６３，０８７
号は、自動番号識別を顧客データベースキーに変換する
ネットワークを示している。
【０００６】高速パケット交換網のためのアーキテクチ
ャは、ロエディガ（Roediger）に発行された米国特許番
号第４，８９９，３３３号において議論されている。代
替的な高速経路付け法は、レビザイ（Lebizay ）他に発
行された米国特許番号第５，０３８，３４３号に示され
ている。自己経路付けに対する別のアプローチは、イナ
ガワ（Inagawa ）他に発行された米国特許番号第４，８
６４，５５８号に示されている。バウム（Baum）他に発
行された米国特許番号第５，１６１，１５６号は、エラ
ー訂正および回復の能力を有する高速はパケット交換網
に対するアプローチを与えている。光学ネットワーク
は、アーサー（Arthurs ）他に発行された米国特許番号
第５，００５，１６７号において示されている。自己経
路付けパケット交換網は、ジョンソン・ジュニア（John
son, Jr.）他に発行された米国特許番号第４，８９９，
３３５号において議論されている。アッシュ（Ash ）他
に発行された米国特許番号第５，１３０，９８２号は、
完全に共有の通信網を開示している。
ャは、ロエディガ（Roediger）に発行された米国特許番
号第４，８９９，３３３号において議論されている。代
替的な高速経路付け法は、レビザイ（Lebizay ）他に発
行された米国特許番号第５，０３８，３４３号に示され
ている。自己経路付けに対する別のアプローチは、イナ
ガワ（Inagawa ）他に発行された米国特許番号第４，８
６４，５５８号に示されている。バウム（Baum）他に発
行された米国特許番号第５，１６１，１５６号は、エラ
ー訂正および回復の能力を有する高速はパケット交換網
に対するアプローチを与えている。光学ネットワーク
は、アーサー（Arthurs ）他に発行された米国特許番号
第５，００５，１６７号において示されている。自己経
路付けパケット交換網は、ジョンソン・ジュニア（John
son, Jr.）他に発行された米国特許番号第４，８９９，
３３５号において議論されている。アッシュ（Ash ）他
に発行された米国特許番号第５，１３０，９８２号は、
完全に共有の通信網を開示している。
【０００７】データ処理システム内のデータ伝送に関連
する問題点は、データ処理に必要な速度がより高速にな
れば大きくなりやすい。一般のアーキテクチャ上のアプ
ローチは、資源を送ったり受取ったりするときのコスト
を制御するためにデジタルデータの伝送のために共通の
共有バスを用いている。ハレット（Hullett ）他に発行
された米国特許番号第５，０５１，７４２号は、バスア
ーキテクチャを用いるシステムのための待ち行列プロト
コルを開示している。ピカード（Picard）に発行された
米国特許番号第４，７９４，５９４号は、通信網内での
データブロックの転送のために共通バスを用いている。
バスアーキテクチャ内での通信に対するモジュール化さ
れたアプローチは、ストックン（Stokken ）に発行され
た米国特許番号第４，３６５，２９４号に示されてい
る。ロー（Row ）他に発行された米国特許番号第５，１
６３，１３１号は、共通の共有バスを用いるファイルサ
ーバアーキテクチャを示している。
する問題点は、データ処理に必要な速度がより高速にな
れば大きくなりやすい。一般のアーキテクチャ上のアプ
ローチは、資源を送ったり受取ったりするときのコスト
を制御するためにデジタルデータの伝送のために共通の
共有バスを用いている。ハレット（Hullett ）他に発行
された米国特許番号第５，０５１，７４２号は、バスア
ーキテクチャを用いるシステムのための待ち行列プロト
コルを開示している。ピカード（Picard）に発行された
米国特許番号第４，７９４，５９４号は、通信網内での
データブロックの転送のために共通バスを用いている。
バスアーキテクチャ内での通信に対するモジュール化さ
れたアプローチは、ストックン（Stokken ）に発行され
た米国特許番号第４，３６５，２９４号に示されてい
る。ロー（Row ）他に発行された米国特許番号第５，１
６３，１３１号は、共通の共有バスを用いるファイルサ
ーバアーキテクチャを示している。
【０００８】ワーグナー（Wagner）他に発行された米国
特許番号第４，６２１，３３９号のベクトルプロセッサ
は、単一命令複数データ（ＳＩＭＤ）アーキテクチャを
用いることにより並列処理を行なう。同様のベクトル処
理アーキテクチャは、コール（Call）他に発行された米
国特許番号第４，８９１，７５１号に示されている。
特許番号第４，６２１，３３９号のベクトルプロセッサ
は、単一命令複数データ（ＳＩＭＤ）アーキテクチャを
用いることにより並列処理を行なう。同様のベクトル処
理アーキテクチャは、コール（Call）他に発行された米
国特許番号第４，８９１，７５１号に示されている。
【０００９】バスは故障の際にいかなるすべてのシステ
ム内通信をも妨げてしまいやすい共有構成要素であるた
め、相互接続素子を効率的に用いながらバスアーキテク
チャを用いると信頼性の問題が生じる。バスアーキテク
チャ内で信頼性を向上するための１つのアプローチで
は、バスと直接相互作用する回路に関して特定の予防措
置を講じることが必要である。リード（Read）に発行さ
れた米国特許番号第４，５５６，９３９号は、ハイウェ
イと呼ばれる、バスと結合するためのインタフェース回
路を開示している。ハイウェイインタフェース内で冗長
を用いることにより、向上したバスの信頼性の測定が得
られる。
ム内通信をも妨げてしまいやすい共有構成要素であるた
め、相互接続素子を効率的に用いながらバスアーキテク
チャを用いると信頼性の問題が生じる。バスアーキテク
チャ内で信頼性を向上するための１つのアプローチで
は、バスと直接相互作用する回路に関して特定の予防措
置を講じることが必要である。リード（Read）に発行さ
れた米国特許番号第４，５５６，９３９号は、ハイウェ
イと呼ばれる、バスと結合するためのインタフェース回
路を開示している。ハイウェイインタフェース内で冗長
を用いることにより、向上したバスの信頼性の測定が得
られる。
【００１０】信頼性の問題に対する代替的なアプローチ
は、バスアーキテクチャではなく二地点間アーキテクチ
ャを用いることによるものである。これは必要とされる
ハードウェアの量がより多いため非常にコストがかかり
やすい。したがって、そのような方法は、通信素子が物
理的に分離されているためどうしてもハードウェアを加
えることが必要とされ得る入力／出力転送のために主に
用いられる。ホーデル（Hodel ）他に発行された米国特
許番号第４，５６２，５３３号は、そのような入力／出
力伝送システムを示している。
は、バスアーキテクチャではなく二地点間アーキテクチ
ャを用いることによるものである。これは必要とされる
ハードウェアの量がより多いため非常にコストがかかり
やすい。したがって、そのような方法は、通信素子が物
理的に分離されているためどうしてもハードウェアを加
えることが必要とされ得る入力／出力転送のために主に
用いられる。ホーデル（Hodel ）他に発行された米国特
許番号第４，５６２，５３３号は、そのような入力／出
力伝送システムを示している。
【００１１】完全に共有の共通バスと二地点間のアプロ
ーチとの間の中間的な代替物は、カーベイ（Carvey）他
に発行された米国特許番号第５，０４１，９７１号に見
られ、これは、それによって伝送経路が選択され得るス
イッチングエレメントを用いてデータを経路付ける。複
数の独立した経路がいかなる２つのシステム素子間のデ
ータの転送のためにも構成され得るため、信頼性が向上
する。交換システムを確実に非閉塞的にするために、シ
ステム素子のいかなるすべての組合せの間でも同時に通
信ができるようにするのに十分な経路が設けられる。１
つにはこのアプローチにかかる非常に高いコストを低減
するために、同期直列伝送のみが行なわれる。これによ
り、システム内データ伝送のために大きいワード（すな
わち、３２ビット以上）の並列転送を用いるシステムに
比べて、効果的なバンドパスが減少する。
ーチとの間の中間的な代替物は、カーベイ（Carvey）他
に発行された米国特許番号第５，０４１，９７１号に見
られ、これは、それによって伝送経路が選択され得るス
イッチングエレメントを用いてデータを経路付ける。複
数の独立した経路がいかなる２つのシステム素子間のデ
ータの転送のためにも構成され得るため、信頼性が向上
する。交換システムを確実に非閉塞的にするために、シ
ステム素子のいかなるすべての組合せの間でも同時に通
信ができるようにするのに十分な経路が設けられる。１
つにはこのアプローチにかかる非常に高いコストを低減
するために、同期直列伝送のみが行なわれる。これによ
り、システム内データ伝送のために大きいワード（すな
わち、３２ビット以上）の並列転送を用いるシステムに
比べて、効果的なバンドパスが減少する。
【００１２】
【発明の概要】本発明は、コンピュータアーキテクチャ
内の障害を自動的に検出しその後データをその障害のま
わりに再経路付けし、なおかつそのデータを確実に所望
の行先に到達させるための方法を提供することによっ
て、先行技術の欠点を克服する。この能力により、コン
ピュータシステムの動作は内部ハードウェアに複数の故
障が生じた場合でもエラーがないままとなるため、コン
ピュータシステムの信頼性がかなり向上する。
内の障害を自動的に検出しその後データをその障害のま
わりに再経路付けし、なおかつそのデータを確実に所望
の行先に到達させるための方法を提供することによっ
て、先行技術の欠点を克服する。この能力により、コン
ピュータシステムの動作は内部ハードウェアに複数の故
障が生じた場合でもエラーがないままとなるため、コン
ピュータシステムの信頼性がかなり向上する。
【００１３】本発明の好ましいモードは、上で引用した
共通に譲渡された同時係属中の米国特許に記載されるコ
ンピュータアーキテクチャに用いられ、この米国特許を
引用によりここに援用する。引用した出願は、一連のス
マートスイッチングエレメント（ＨＵＢと呼ばれる）に
結合される一連の共有バス（ストリートと呼ばれる）を
用いることを教示している。ＨＵＢは、ストリートを介
してデータを所望の行先に送ることができる。さらに、
ＨＵＢはまた、最も優先順位が高いデータが確実に最初
に転送されるようにするためにバスリクエストに優先順
位を付けるための手段を与える。
共通に譲渡された同時係属中の米国特許に記載されるコ
ンピュータアーキテクチャに用いられ、この米国特許を
引用によりここに援用する。引用した出願は、一連のス
マートスイッチングエレメント（ＨＵＢと呼ばれる）に
結合される一連の共有バス（ストリートと呼ばれる）を
用いることを教示している。ＨＵＢは、ストリートを介
してデータを所望の行先に送ることができる。さらに、
ＨＵＢはまた、最も優先順位が高いデータが確実に最初
に転送されるようにするためにバスリクエストに優先順
位を付けるための手段を与える。
【００１４】（引用した同時係属中の出願において記載
されるような）ＨＵＢおよびストリートアーキテクチャ
は、１組のＨＵＢエレメントが直接または別の組のＨＵ
Ｂエレメントを介してデータを送ったり受取ったりでき
るようにする相互接続されたＨＵＢエレメントのネット
ワークである。好ましい実施例では、ＨＵＢエレメント
は、ＨＵＢ０とＨＵＢ１とからなる対にグループ分けさ
れる。ＨＵＢ０およびＨＵＢ１の対の各々は水平方向に
接続され、ＨＵＢ１の各々はメモリ素子等のサポーティ
ング装置に水平方向に接続される。ＨＵＢ０エレメント
は、データの転送とメモリ素子からおよびメモリ素子へ
のデータの転送のリクエストとを開始するインデックス
プロセッサ（ＩＸＰ）およびホストインタフェースアダ
プタ（ＨＩＡ）処理エレメントに接続される。
されるような）ＨＵＢおよびストリートアーキテクチャ
は、１組のＨＵＢエレメントが直接または別の組のＨＵ
Ｂエレメントを介してデータを送ったり受取ったりでき
るようにする相互接続されたＨＵＢエレメントのネット
ワークである。好ましい実施例では、ＨＵＢエレメント
は、ＨＵＢ０とＨＵＢ１とからなる対にグループ分けさ
れる。ＨＵＢ０およびＨＵＢ１の対の各々は水平方向に
接続され、ＨＵＢ１の各々はメモリ素子等のサポーティ
ング装置に水平方向に接続される。ＨＵＢ０エレメント
は、データの転送とメモリ素子からおよびメモリ素子へ
のデータの転送のリクエストとを開始するインデックス
プロセッサ（ＩＸＰ）およびホストインタフェースアダ
プタ（ＨＩＡ）処理エレメントに接続される。
【００１５】ＨＵＢ０エレメントは、リクエスタストリ
ート（ＵＰストリートおよびＤＯＷＮストリート）を介
して隣接するＨＵＢ０エレメントに垂直方向に接続され
る。同様に、ＨＵＢ１エレメントは、ディスポンダスト
リートを介して隣接するＨＵＢ１エレメントに垂直方向
に接続される。ストリートは、そこに接続されるいかな
るＨＵＢエレメントによってもアクセスできるバス（す
なちわ、１つのＵＰストリートおよび１つのＤＯＷＮス
トリート）であり、ＨＵＢエレメントの各々は、ＵＰま
たはＤＯＷＮの適切なストリートにデータを伝送するこ
とができる。ストリートの各々には一度に１つのＨＵＢ
エレメントによってしかアクセスできず、したがって、
ＨＵＢエレメントの各々は、優先順位の高いデータを最
初に転送することができるようにする組込み式優先順位
機構を有する。
ート（ＵＰストリートおよびＤＯＷＮストリート）を介
して隣接するＨＵＢ０エレメントに垂直方向に接続され
る。同様に、ＨＵＢ１エレメントは、ディスポンダスト
リートを介して隣接するＨＵＢ１エレメントに垂直方向
に接続される。ストリートは、そこに接続されるいかな
るＨＵＢエレメントによってもアクセスできるバス（す
なちわ、１つのＵＰストリートおよび１つのＤＯＷＮス
トリート）であり、ＨＵＢエレメントの各々は、ＵＰま
たはＤＯＷＮの適切なストリートにデータを伝送するこ
とができる。ストリートの各々には一度に１つのＨＵＢ
エレメントによってしかアクセスできず、したがって、
ＨＵＢエレメントの各々は、優先順位の高いデータを最
初に転送することができるようにする組込み式優先順位
機構を有する。
【００１６】本発明の好ましいモードは、ＨＵＢおよび
ストリートアーキテクチャに統合される。ＡＶＡＩＬＡ
ＢＬＥラインは、いかなる２つのＨＵＢエレメント間に
も接続される。たとえば、第１のＨＵＢエレメントが第
１のストリートエレメントを介して第２のＨＵＢエレメ
ントにリクエストを送りたければ、第２のＨＵＢエレメ
ントから第１のＨＵＢエレメントへのＡＶＡＩＬＡＢＬ
Ｅラインは、第２のＨＵＢエレメントがリクエストを受
取る準備ができていることを示す活性でなければならな
い。ＡＶＡＩＬＡＢＬＥラインが不活性であれば、第１
のＨＵＢエレメントは第２のＨＵＢエレメントにリクエ
ストを送らず、ＨＵＢおよびストリートアーキテクチャ
内の異なる経路に沿ってリクエストを所望の行先に再経
路付けする。
ストリートアーキテクチャに統合される。ＡＶＡＩＬＡ
ＢＬＥラインは、いかなる２つのＨＵＢエレメント間に
も接続される。たとえば、第１のＨＵＢエレメントが第
１のストリートエレメントを介して第２のＨＵＢエレメ
ントにリクエストを送りたければ、第２のＨＵＢエレメ
ントから第１のＨＵＢエレメントへのＡＶＡＩＬＡＢＬ
Ｅラインは、第２のＨＵＢエレメントがリクエストを受
取る準備ができていることを示す活性でなければならな
い。ＡＶＡＩＬＡＢＬＥラインが不活性であれば、第１
のＨＵＢエレメントは第２のＨＵＢエレメントにリクエ
ストを送らず、ＨＵＢおよびストリートアーキテクチャ
内の異なる経路に沿ってリクエストを所望の行先に再経
路付けする。
【００１７】ＨＵＢエレメントはまた、第２のＨＵＢエ
レメントが適切に機能していないときを検出することが
できる。第１のＨＵＢエレメントは、第２のＨＵＢエレ
メントにリクエストを送る際にタイマを設定する。タイ
マが切れる前に前記第２のＨＵＢエレメントから肯定応
答が受取られなければ、第１のＨＵＢエレメントは代替
経路を介してパケットを再び送り始める。好ましいモー
ドでは、ＨＵＢエレメントは１１個までの異なる障害を
検出することができる。
レメントが適切に機能していないときを検出することが
できる。第１のＨＵＢエレメントは、第２のＨＵＢエレ
メントにリクエストを送る際にタイマを設定する。タイ
マが切れる前に前記第２のＨＵＢエレメントから肯定応
答が受取られなければ、第１のＨＵＢエレメントは代替
経路を介してパケットを再び送り始める。好ましいモー
ドでは、ＨＵＢエレメントは１１個までの異なる障害を
検出することができる。
【００１８】ここに記載した説明は本発明の範囲をＨＵ
Ｂおよびストリートアーキテクチャに限定するものでは
ない。冗長経路を含むいかなるコンピュータアーキテク
チャの信頼性も、ここに議論した進歩によって向上する
であろう。
Ｂおよびストリートアーキテクチャに限定するものでは
ない。冗長経路を含むいかなるコンピュータアーキテク
チャの信頼性も、ここに議論した進歩によって向上する
であろう。
【００１９】本発明の他の目的および付随する多くの利
点は、添付の図面とともに以下に示す詳細な説明を参照
することによって容易に認識されかつよりよく理解され
るであろう。この添付の図面では、同じ参照番号は同じ
部分を示す。
点は、添付の図面とともに以下に示す詳細な説明を参照
することによって容易に認識されかつよりよく理解され
るであろう。この添付の図面では、同じ参照番号は同じ
部分を示す。
【００２０】
【好ましい実施例の詳細な説明】図１は、拡張プロセッ
サコンプレックス（ＸＰＣ）のブロック図である。ＸＰ
Ｃは、命令プロセッサ１２、Ｉ／Ｏプロセッサ１８、デ
ィスク記憶装置２２、アウトバウンドファイルキャッシ
ュ２４、およびホスト主記憶装置１０を含む。命令プロ
セッサ１２は、ホスト主記憶装置１０から線１６を介し
て命令を受取る。ホスト主記憶装置１０は、ＭＢＵＳ１
４にも結合される。Ｉ／Ｏプロセッサ１８は、ＭＢＵＳ
１４に結合され、さらに、線２０を介してディスク記憶
装置２２に結合される。本発明の好ましいモードの主な
焦点であるアウトバウンドファイルキャッシュブロック
２４もＭＢＵＳ１４に結合される。アウトバウンドファ
イルキャッシュブロック２４は、データムーバ２８およ
び不揮発性メモリ３０を含む。データムーバ２８は、光
ファイルケーブル２６を介して不揮発性メモリ３０に結
合される。データは、ディスク記憶装置２２からＩ／Ｏ
プロセッサ１８を介してホスト主記憶装置１０に転送さ
れる。しかしながら、今、データにおいて生じるいかな
る更新も、少なくともわずかな間、ディスク記憶装置２
２の代わりにアウトバウンドファイルキャッシュ２４の
不揮発性メモリ３０にストアされる。その後、それ以降
に参照する場合はすべて不揮発性メモリ３０にあるデー
タにアクセスする。したがって、不揮発性メモリ３０は
ディスクのためのキャッシュのように動作し、データア
クセス速度がかなり向上する。このデータは、システム
によってそれ以上用いられない場合にのみ、ディスク記
憶装置２２に戻される。アウトバウンドファイルキャッ
シュでは、ＭＢＵＳ１４に接続されるデータムーバ２８
は、データをホスト主記憶装置１０から不揮発性メモリ
３０に転送するため、およびデータを不揮発性メモリ３
０からホスト主記憶装置１０に転送するために用いられ
る。図１にはデータムーバ２８を１つしか示していな
い。
サコンプレックス（ＸＰＣ）のブロック図である。ＸＰ
Ｃは、命令プロセッサ１２、Ｉ／Ｏプロセッサ１８、デ
ィスク記憶装置２２、アウトバウンドファイルキャッシ
ュ２４、およびホスト主記憶装置１０を含む。命令プロ
セッサ１２は、ホスト主記憶装置１０から線１６を介し
て命令を受取る。ホスト主記憶装置１０は、ＭＢＵＳ１
４にも結合される。Ｉ／Ｏプロセッサ１８は、ＭＢＵＳ
１４に結合され、さらに、線２０を介してディスク記憶
装置２２に結合される。本発明の好ましいモードの主な
焦点であるアウトバウンドファイルキャッシュブロック
２４もＭＢＵＳ１４に結合される。アウトバウンドファ
イルキャッシュブロック２４は、データムーバ２８およ
び不揮発性メモリ３０を含む。データムーバ２８は、光
ファイルケーブル２６を介して不揮発性メモリ３０に結
合される。データは、ディスク記憶装置２２からＩ／Ｏ
プロセッサ１８を介してホスト主記憶装置１０に転送さ
れる。しかしながら、今、データにおいて生じるいかな
る更新も、少なくともわずかな間、ディスク記憶装置２
２の代わりにアウトバウンドファイルキャッシュ２４の
不揮発性メモリ３０にストアされる。その後、それ以降
に参照する場合はすべて不揮発性メモリ３０にあるデー
タにアクセスする。したがって、不揮発性メモリ３０は
ディスクのためのキャッシュのように動作し、データア
クセス速度がかなり向上する。このデータは、システム
によってそれ以上用いられない場合にのみ、ディスク記
憶装置２２に戻される。アウトバウンドファイルキャッ
シュでは、ＭＢＵＳ１４に接続されるデータムーバ２８
は、データをホスト主記憶装置１０から不揮発性メモリ
３０に転送するため、およびデータを不揮発性メモリ３
０からホスト主記憶装置１０に転送するために用いられ
る。図１にはデータムーバ２８を１つしか示していな
い。
【００２１】図２は、アウトバウンドファイルキャッシ
ュブロック２４（図１参照）のブロック図である。アウ
トバウンドファイルキャッシュブロック２４内には、不
揮発性メモリとインタフェースするために付加的な構成
要素が必要とされる。これらの構成要素は、ホストイン
タフェースアダプタ３２およびシステムインタフェース
３６を含む。データムーバ２８はＭＢＵＳ１４に結合さ
れ、さらに、光ファイバインタフェース２６を介してホ
ストインタフェースアダプタ３２に結合される。システ
ムインタフェース３６は、線３４を介してホストインタ
フェースアダプタ３２に結合され、さらに、線３８を介
して不揮発性メモリ３０に結合される。データムーバ２
８の各々に関して、ホストインタフェースアダプタ３２
およびシステムインタフェース３６がシステムに加えら
れる。システムに加えるデータムーバ２８の数が増える
ほど、不揮発性メモリ３０へのリクエストにおいてボト
ルネックが生じ得ることが明らかとなる。したがって、
不揮発性メモリ３０のサイズおよびこのメモリにアクセ
スするのに必要なバンド幅は性能に主に関係するものと
なる。本発明は、複数の不揮発性メモリ素子を並列に接
続できるようにしかつさらにすべての入力ポートからの
すべての不揮発性メモリ素子へのアクセスを可能にする
ことによりこの問題を軽減する。
ュブロック２４（図１参照）のブロック図である。アウ
トバウンドファイルキャッシュブロック２４内には、不
揮発性メモリとインタフェースするために付加的な構成
要素が必要とされる。これらの構成要素は、ホストイン
タフェースアダプタ３２およびシステムインタフェース
３６を含む。データムーバ２８はＭＢＵＳ１４に結合さ
れ、さらに、光ファイバインタフェース２６を介してホ
ストインタフェースアダプタ３２に結合される。システ
ムインタフェース３６は、線３４を介してホストインタ
フェースアダプタ３２に結合され、さらに、線３８を介
して不揮発性メモリ３０に結合される。データムーバ２
８の各々に関して、ホストインタフェースアダプタ３２
およびシステムインタフェース３６がシステムに加えら
れる。システムに加えるデータムーバ２８の数が増える
ほど、不揮発性メモリ３０へのリクエストにおいてボト
ルネックが生じ得ることが明らかとなる。したがって、
不揮発性メモリ３０のサイズおよびこのメモリにアクセ
スするのに必要なバンド幅は性能に主に関係するものと
なる。本発明は、複数の不揮発性メモリ素子を並列に接
続できるようにしかつさらにすべての入力ポートからの
すべての不揮発性メモリ素子へのアクセスを可能にする
ことによりこの問題を軽減する。
【００２２】システムインタフェースカード３６の各々
において、インデックスプロセッサ（ＩＸＰ）と呼ばれ
るプロセッサは、キャッシング機能（ＩＸＰの機能のう
ちのほんの１つ）を管理するために用いられる。したが
って、インデックスプロセッサ（たとえば、図５のＩＸ
Ｐ１ １９２参照）はまた、不揮発性メモリ３０への経
路を有する。
において、インデックスプロセッサ（ＩＸＰ）と呼ばれ
るプロセッサは、キャッシング機能（ＩＸＰの機能のう
ちのほんの１つ）を管理するために用いられる。したが
って、インデックスプロセッサ（たとえば、図５のＩＸ
Ｐ１ １９２参照）はまた、不揮発性メモリ３０への経
路を有する。
【００２３】図３は、システム内のアウトバウンドファ
イルキャッシュブロックの相互接続を示すブロック図で
ある。ストリートアーキテクチャは、不揮発性メモリに
アクセスするために１つのＳＩＦカードにおけるリクエ
スタが別のＳＩＦカードに移動することができるように
するシステムインタフェース（ＳＩＦ）カード相互接続
ネットワークである（システムインタフェースカードは
図３において参照番号３６、８０、９６、１１２、４
４、１２０、１３４、および１４８によって示されてい
る）。不揮発性メモリ３０、８４、１００、および１１
６の各々は、互いに独立している。しかしながら、いか
なる不揮発性メモリブロックにも、ストリートを介して
いかなるＳＩＦによってもアクセスできる。
イルキャッシュブロックの相互接続を示すブロック図で
ある。ストリートアーキテクチャは、不揮発性メモリに
アクセスするために１つのＳＩＦカードにおけるリクエ
スタが別のＳＩＦカードに移動することができるように
するシステムインタフェース（ＳＩＦ）カード相互接続
ネットワークである（システムインタフェースカードは
図３において参照番号３６、８０、９６、１１２、４
４、１２０、１３４、および１４８によって示されてい
る）。不揮発性メモリ３０、８４、１００、および１１
６の各々は、互いに独立している。しかしながら、いか
なる不揮発性メモリブロックにも、ストリートを介して
いかなるＳＩＦによってもアクセスできる。
【００２４】データムーバ２８、７２、８８および１０
４は、それぞれ入力ポート１４、７０、８６および１０
２に結合される。同様に、データムーバ５２、１２８、
１４２、および１５６はそれぞれ、入力ポート５４、１
３０、１４４、および１５８に結合される。ホストイン
タフェースアダプタ３２は、光ファイバインタフェース
２６を介してデータムーバ２８に結合され、さらに、線
３４を介してシステムインタフェース３６に結合され
る。ホストインタフェースアダプタ７６は、光ファイバ
インタフェース７４を介してデータムーバ７２に結合さ
れ、さらに、線７８を介してシステムインタフェース８
０に結合される。ホストインタフェースアダプタ９２は
光ファイバインタフェース９０を介してデータムーバ８
８に結合され、さらに、線９４を介してシステムインタ
フェース９６に結合される。ホストインタフェースアダ
プタ１０８は光ファイバインタフェース１０６を介して
データムーバ１０４に結合され、さらに、線１１０を介
してシステムインタフェース１１２に結合される。ホス
トインタフェースアダプタ４８は光ファイバインタフェ
ース５０を介してデータムーバ５２に結合され、さら
に、線４６を介してシステムインタフェース４４に結合
される。ホストインタフェースアダプタ１２４は光ファ
イバインタフェース１２６を介してデータムーバ１２８
に結合され、さらに、線１２２を介してシステムインタ
フェース１２０に結合される。ホストインタフェースア
ダプタ１３８は光ファイバインタフェース１４０を介し
てデータムーバ１４２に結合され、さらに、線１３６を
介してシステムインタフェース１３４に結合される。ホ
ストインタフェースアダプタ１５２は光ファイバインタ
フェース１５４を介してデータムーバ１５６に結合さ
れ、さらに、線１５０を介してシステムインタフェース
１４８に結合される。
４は、それぞれ入力ポート１４、７０、８６および１０
２に結合される。同様に、データムーバ５２、１２８、
１４２、および１５６はそれぞれ、入力ポート５４、１
３０、１４４、および１５８に結合される。ホストイン
タフェースアダプタ３２は、光ファイバインタフェース
２６を介してデータムーバ２８に結合され、さらに、線
３４を介してシステムインタフェース３６に結合され
る。ホストインタフェースアダプタ７６は、光ファイバ
インタフェース７４を介してデータムーバ７２に結合さ
れ、さらに、線７８を介してシステムインタフェース８
０に結合される。ホストインタフェースアダプタ９２は
光ファイバインタフェース９０を介してデータムーバ８
８に結合され、さらに、線９４を介してシステムインタ
フェース９６に結合される。ホストインタフェースアダ
プタ１０８は光ファイバインタフェース１０６を介して
データムーバ１０４に結合され、さらに、線１１０を介
してシステムインタフェース１１２に結合される。ホス
トインタフェースアダプタ４８は光ファイバインタフェ
ース５０を介してデータムーバ５２に結合され、さら
に、線４６を介してシステムインタフェース４４に結合
される。ホストインタフェースアダプタ１２４は光ファ
イバインタフェース１２６を介してデータムーバ１２８
に結合され、さらに、線１２２を介してシステムインタ
フェース１２０に結合される。ホストインタフェースア
ダプタ１３８は光ファイバインタフェース１４０を介し
てデータムーバ１４２に結合され、さらに、線１３６を
介してシステムインタフェース１３４に結合される。ホ
ストインタフェースアダプタ１５２は光ファイバインタ
フェース１５４を介してデータムーバ１５６に結合さ
れ、さらに、線１５０を介してシステムインタフェース
１４８に結合される。
【００２５】不揮発性メモリ３０は線３８を介してシス
テムインタフェース３６に結合され、さらに、線４２を
介してシステムインタフェース４４に結合される。不揮
発性メモリ８４は線８２を介してシステムインタフェー
ス８０に結合され、さらに、線１１８を介してシステム
インタフェース１２０に結合される。不揮発性メモリ１
００は線９８を介してシステムインタフェース９６に結
合され、さらに、線１３２を介してシステムインタフェ
ース１３４に結合される。不揮発性メモリ１１６は線１
１４を介してシステムインタフェース１１２に結合さ
れ、さらに、線１４６を介してシステムインタフェース
１４８に結合される。
テムインタフェース３６に結合され、さらに、線４２を
介してシステムインタフェース４４に結合される。不揮
発性メモリ８４は線８２を介してシステムインタフェー
ス８０に結合され、さらに、線１１８を介してシステム
インタフェース１２０に結合される。不揮発性メモリ１
００は線９８を介してシステムインタフェース９６に結
合され、さらに、線１３２を介してシステムインタフェ
ース１３４に結合される。不揮発性メモリ１１６は線１
１４を介してシステムインタフェース１１２に結合さ
れ、さらに、線１４６を介してシステムインタフェース
１４８に結合される。
【００２６】システムインタフェース９６は、線６０を
介してシステムインタフェース１１２に結合され、さら
に、線５８を介してシステムインタフェース８０に結合
される。システムインタフェース３６は線５６を介して
システムインタフェース８０に結合され、さらに、線４
０を介してシステムインタフェース４４に結合される。
システムインタフェース１２０は、線６２を介してシス
テムインタフェース４４に結合され、さらに、線６４を
介してシステムインタフェース１３４に結合される。最
後に、システムインタフェース１４８は線６６を介して
システムインタフェース１３４に結合される。
介してシステムインタフェース１１２に結合され、さら
に、線５８を介してシステムインタフェース８０に結合
される。システムインタフェース３６は線５６を介して
システムインタフェース８０に結合され、さらに、線４
０を介してシステムインタフェース４４に結合される。
システムインタフェース１２０は、線６２を介してシス
テムインタフェース４４に結合され、さらに、線６４を
介してシステムインタフェース１３４に結合される。最
後に、システムインタフェース１４８は線６６を介して
システムインタフェース１３４に結合される。
【００２７】線６０、５８、５６、４０、６２、６４、
および６６は、システムアーキテクチャ内のストリート
を表わす。不揮発性メモリ３０、８４、１００および１
１６がシステムインタフェースカード３６、８０、９
６、１１２、４４、１２０、１３４および１４８の中に
分配されることに注目されたい。システムインタフェー
スカードの各々はそれ自身のローカルメモリを有する
が、他の不揮発性メモリ３０、８４、１００および１１
６のいずれかへの適切なストリートをとることによって
その特定の不揮発性メモリにアクセスし得る。
および６６は、システムアーキテクチャ内のストリート
を表わす。不揮発性メモリ３０、８４、１００および１
１６がシステムインタフェースカード３６、８０、９
６、１１２、４４、１２０、１３４および１４８の中に
分配されることに注目されたい。システムインタフェー
スカードの各々はそれ自身のローカルメモリを有する
が、他の不揮発性メモリ３０、８４、１００および１１
６のいずれかへの適切なストリートをとることによって
その特定の不揮発性メモリにアクセスし得る。
【００２８】図３に示す構造は、データムーバ２８、７
２、８８、１０４、５２、１２８、１４２および１５６
を除いて「Ａ」パワードメインにある。パワードメイン
は、電源の特定のグループによって駆動されるシステム
の部分として規定される。好ましい実施例では、パワー
ドメインの各々は、２つの異なるＡＣエントランスに接
続される２つの電源を有する。弾力性をもたせるため
に、アウトバウンドファイルキャッシュは２つのパワー
ドメイン、すなわち「Ａ」および「Ｂ」のパワードメイ
ンを有する。
２、８８、１０４、５２、１２８、１４２および１５６
を除いて「Ａ」パワードメインにある。パワードメイン
は、電源の特定のグループによって駆動されるシステム
の部分として規定される。好ましい実施例では、パワー
ドメインの各々は、２つの異なるＡＣエントランスに接
続される２つの電源を有する。弾力性をもたせるため
に、アウトバウンドファイルキャッシュは２つのパワー
ドメイン、すなわち「Ａ」および「Ｂ」のパワードメイ
ンを有する。
【００２９】好ましい実施例では、「Ｂ」パワードメイ
ンに接続される、図３に含まれる構造と同じ冗長構造
（図３に図示せず）がある。さらに、不揮発性メモリ３
０、８４、１００、１１６の各々は、「Ａ」パワードメ
インにあるデータムーバ２８、７２、８８、１０４、５
２、１２８、１４２および１５６からの２つの経路と、
「Ｂ」パワードメインにあるデータムーバ２８、７２、
８８、１０４、５２、１２８、１４２および１５６から
の２つの経路とを有する（たとえば、ＮＶＭ３０は
「Ａ」パワードメインにあるデータムーバ２８およびデ
ータムーバ５２への経路を有する。ＮＶＭ３０はまた、
「Ｂ」パワードメインにあるデータムーバへの同じ経路
を有するであろう）。
ンに接続される、図３に含まれる構造と同じ冗長構造
（図３に図示せず）がある。さらに、不揮発性メモリ３
０、８４、１００、１１６の各々は、「Ａ」パワードメ
インにあるデータムーバ２８、７２、８８、１０４、５
２、１２８、１４２および１５６からの２つの経路と、
「Ｂ」パワードメインにあるデータムーバ２８、７２、
８８、１０４、５２、１２８、１４２および１５６から
の２つの経路とを有する（たとえば、ＮＶＭ３０は
「Ａ」パワードメインにあるデータムーバ２８およびデ
ータムーバ５２への経路を有する。ＮＶＭ３０はまた、
「Ｂ」パワードメインにあるデータムーバへの同じ経路
を有するであろう）。
【００３０】図４は、システムインタフェースカードと
不揮発性メモリとの間の相互接続を詳細に示すブロック
図である。図４は、「Ａ」パワードメインシステムイン
タフェースカード、および冗長「Ｂ」パワードメインシ
ステムインタフェースカードを示している。システムイ
ンタフェース１６０はストリート１７６に結合され、さ
らに、ストリート１６８を介してシステムインタフェー
ス１６２に結合される。システムインタフェース１６０
はまた線１７２を介して不揮発性メモリ１８８に結合さ
れる。システムインタフェース１６２はストリート１７
８に結合され、さらに、線１８０を介して不揮発性メモ
リ１８８に結合される。同様に、システムインタフェー
ス１６６はストリート１８６に結合され、さらに、スト
リート１７０を介してシステムインタフェース１６４に
結合される。システムインタフェース１６６はまた、線
１７４を介して不揮発性メモリ１８８に結合される。シ
ステムインタフェース１６４はストリート１８４に結合
され、さらに、線１８２を介して不揮発性メモリ１８８
に結合される。この図から、「Ａ」パワードメインシス
テムカードおよび「Ｂ」パワードメインシステムカード
はともに同じ不揮発性メモリ１８８にアクセスすること
がわかる。
不揮発性メモリとの間の相互接続を詳細に示すブロック
図である。図４は、「Ａ」パワードメインシステムイン
タフェースカード、および冗長「Ｂ」パワードメインシ
ステムインタフェースカードを示している。システムイ
ンタフェース１６０はストリート１７６に結合され、さ
らに、ストリート１６８を介してシステムインタフェー
ス１６２に結合される。システムインタフェース１６０
はまた線１７２を介して不揮発性メモリ１８８に結合さ
れる。システムインタフェース１６２はストリート１７
８に結合され、さらに、線１８０を介して不揮発性メモ
リ１８８に結合される。同様に、システムインタフェー
ス１６６はストリート１８６に結合され、さらに、スト
リート１７０を介してシステムインタフェース１６４に
結合される。システムインタフェース１６６はまた、線
１７４を介して不揮発性メモリ１８８に結合される。シ
ステムインタフェース１６４はストリート１８４に結合
され、さらに、線１８２を介して不揮発性メモリ１８８
に結合される。この図から、「Ａ」パワードメインシス
テムカードおよび「Ｂ」パワードメインシステムカード
はともに同じ不揮発性メモリ１８８にアクセスすること
がわかる。
【００３１】図５は、バックパネルブロックを詳細に示
すブロック図である。個々のシステムインタフェース
（ＳＩＦ）カード（図３の参照番号３６、８０、９６、
１１２、４４、１２０、１３４および１４８参照）は、
１つのインデックスプロセッサ（ＩＸＰ）と、２つのＨ
ＵＢ（ＨＵＢ０およびＨＵＢ１）と、１つの記憶インタ
フェースコントローラ（ＳＩＣＴ）とを含む。バックパ
ネルは、図５に示されるように相互接続される４つのＳ
ＩＦカードを有する。
すブロック図である。個々のシステムインタフェース
（ＳＩＦ）カード（図３の参照番号３６、８０、９６、
１１２、４４、１２０、１３４および１４８参照）は、
１つのインデックスプロセッサ（ＩＸＰ）と、２つのＨ
ＵＢ（ＨＵＢ０およびＨＵＢ１）と、１つの記憶インタ
フェースコントローラ（ＳＩＣＴ）とを含む。バックパ
ネルは、図５に示されるように相互接続される４つのＳ
ＩＦカードを有する。
【００３２】図３では、ＳＩＦ３６、８０、９６、１１
２、４４、１２０、１３４および１４８の間のストリー
トを１本のライン６０、５８、５６、４０、６２、６４
および６６によって表わした。実際には、好ましい実施
例は、ＳＩＦカードの各々（したがって、２つのＨＵ
Ｂ）を接続する２対のストリートを含む。ＨＵＢ０およ
びＨＵＢ１は上方向に「ＵＰ」ストリートまたは下方向
に「ＤＯＷＮ」ストリートとやりとりできる。
２、４４、１２０、１３４および１４８の間のストリー
トを１本のライン６０、５８、５６、４０、６２、６４
および６６によって表わした。実際には、好ましい実施
例は、ＳＩＦカードの各々（したがって、２つのＨＵ
Ｂ）を接続する２対のストリートを含む。ＨＵＢ０およ
びＨＵＢ１は上方向に「ＵＰ」ストリートまたは下方向
に「ＤＯＷＮ」ストリートとやりとりできる。
【００３３】ＨＵＢ０上のストリートは、ＩＸＰおよび
ＨＩＡのみがこれらのストリートにリクエストを送り得
るため、リクエスタストリートと呼ばれる。ＨＵＢ１上
のストリートは、不揮発性メモリのみがこれらのストリ
ートに応答を送り得るため、リスポンダストリートと呼
ばれる。リクエストと応答とに別々のストリートを設け
ることによって、ストリートネットワークの全体的な性
能が向上する。しかしながら、この説明が本発明の範囲
をこの構成に限定するものではないことに注目された
い。
ＨＩＡのみがこれらのストリートにリクエストを送り得
るため、リクエスタストリートと呼ばれる。ＨＵＢ１上
のストリートは、不揮発性メモリのみがこれらのストリ
ートに応答を送り得るため、リスポンダストリートと呼
ばれる。リクエストと応答とに別々のストリートを設け
ることによって、ストリートネットワークの全体的な性
能が向上する。しかしながら、この説明が本発明の範囲
をこの構成に限定するものではないことに注目された
い。
【００３４】ＨＵＢ０エレメント２０２、２７８、２５
２、および３０５の各々は、５つのインタフェース、す
なわち（１）ＨＩＡ、（２）ＩＸＰ、（３）ＵＰストリ
ート、（４）ＤＯＷＮストリート、および（５）対応す
るＨＵＢ１エレメントへのインタフェースを有する。Ｈ
ＵＢ１エレメント２１０、２８０、２４０、および３０
６はＨＵＢ０エレメントと同じ電気装置であるが、シス
テム内のインタフェースは、（１）ＳＩＣＴ、（２）Ｕ
Ｐストリート、（３）ＤＯＷＮストリート、（４）他方
のパワードメインへのクロスオーバーインタフェース、
および（５）対応するＨＵＢ０エレメントへのインタフ
ェースである。
２、および３０５の各々は、５つのインタフェース、す
なわち（１）ＨＩＡ、（２）ＩＸＰ、（３）ＵＰストリ
ート、（４）ＤＯＷＮストリート、および（５）対応す
るＨＵＢ１エレメントへのインタフェースを有する。Ｈ
ＵＢ１エレメント２１０、２８０、２４０、および３０
６はＨＵＢ０エレメントと同じ電気装置であるが、シス
テム内のインタフェースは、（１）ＳＩＣＴ、（２）Ｕ
Ｐストリート、（３）ＤＯＷＮストリート、（４）他方
のパワードメインへのクロスオーバーインタフェース、
および（５）対応するＨＵＢ０エレメントへのインタフ
ェースである。
【００３５】図５を参照して、ＨＵＢ０ ２０２は、線
２０６を介してＩＸＰ１ １９２に結合され、さらに、
線２０４を介してＨＩＡ１ １９０に結合される。ＨＵ
Ｂ０２０２はまたＵＰストリート１９４およびＤＯＷＮ
ストリート１９６に結合され、さらに、ＵＰストリート
２１４およびＤＯＷＮストリート２１６を介してＨＵＢ
０ ２７８に結合される。ＨＵＢ０ ２７８は線２６８
を介してＩＸＰ０２７０に結合され、さらに、線２６４
を介してＨＩＡ０ ２６６に結合される。ＨＵＢ０ ２
７８はまた、２１８、２２０、１９８、２００、２８
２、２８４、２３４、２４２、２４４、２４６、２９
８、３００、２３６、２６２、２４８、２５０、３０２
および３０８とそれぞれ同様の、ＵＰストリート２７２
およびＤＯＷＮストリート２７４に結合される。ＨＵＢ
１ ２１０は、線２０８を介してＨＵＢ０ ２０２に結
合され、さらに、線２１２を介してＳＩＣＴ２２２に結
合される。ＨＵＢ１ ２１０はまたストリート１９８お
よび２００に結合され、さらに、ストリート２１８およ
び２２０を介してＨＵＢ１ ２８０に結合される。ＨＵ
Ｂ１ ２８０は線２７６を介してＨＵＢ０ ２７８に結
合され、さらに、線２８６を介してＳＩＣＴ２８８に結
合される。ＨＵＢ１ ２８０はまたストリート２８２お
よび２８４に結合される。ＨＵＢ０ ２５２は線２５４
を介してＩＸＰ１ ２５６に結合され、さらに、線２５
８を介してＨＩＡ１ ２６０に結合される。ＨＵＢ０
２５２はまたストリート２３６および２６２に結合され
る。ＨＵＢ０ ３０５は、線３１０を介してＩＸＰ１
３１２に結合され、さらに、線３１４を介してＨＩＡ１
３１６に結合される。ＨＵＢ０ ３０５はまた、スト
リート２４８および２５０を介してＨＵＢ０ ２５２に
結合される。最後に、ＨＵＢ０ ３０５は、ストリート
３０２および３０８に結合される。ＨＵＢ１ ２４０
は、線２３８を介してＨＵＢ０ ２５２に結合され、さ
らに、線２３２を介してＳＩＣＴ２３０に結合される。
ＨＵＢ１ ２４０はまた、ストリート２４２、２３４、
２４４、および２４６に結合される。ＨＵＢ１ ３０６
は、線３０４を介してＨＵＢ０ ３０５に結合され、さ
らに、線２９６を介してＳＩＣＴ２９４に結合される。
ＨＵＢ１ ３０６はさらにストリート２４４および２４
６を介してＨＵＢ１ ２４０に結合される。最後に、Ｈ
ＵＢ１ ３０６はストリート２９８および３００に結合
される。不揮発性メモリ２２６は線２２４を介してＳＩ
ＣＴ２２２に結合され、線２９０を介してＳＩＣＴ２８
８に接続され、線２２８を介してＳＩＣＴ２３０に結合
され、線２９２を介してＳＩＣＴ２９４に結合される。
２０６を介してＩＸＰ１ １９２に結合され、さらに、
線２０４を介してＨＩＡ１ １９０に結合される。ＨＵ
Ｂ０２０２はまたＵＰストリート１９４およびＤＯＷＮ
ストリート１９６に結合され、さらに、ＵＰストリート
２１４およびＤＯＷＮストリート２１６を介してＨＵＢ
０ ２７８に結合される。ＨＵＢ０ ２７８は線２６８
を介してＩＸＰ０２７０に結合され、さらに、線２６４
を介してＨＩＡ０ ２６６に結合される。ＨＵＢ０ ２
７８はまた、２１８、２２０、１９８、２００、２８
２、２８４、２３４、２４２、２４４、２４６、２９
８、３００、２３６、２６２、２４８、２５０、３０２
および３０８とそれぞれ同様の、ＵＰストリート２７２
およびＤＯＷＮストリート２７４に結合される。ＨＵＢ
１ ２１０は、線２０８を介してＨＵＢ０ ２０２に結
合され、さらに、線２１２を介してＳＩＣＴ２２２に結
合される。ＨＵＢ１ ２１０はまたストリート１９８お
よび２００に結合され、さらに、ストリート２１８およ
び２２０を介してＨＵＢ１ ２８０に結合される。ＨＵ
Ｂ１ ２８０は線２７６を介してＨＵＢ０ ２７８に結
合され、さらに、線２８６を介してＳＩＣＴ２８８に結
合される。ＨＵＢ１ ２８０はまたストリート２８２お
よび２８４に結合される。ＨＵＢ０ ２５２は線２５４
を介してＩＸＰ１ ２５６に結合され、さらに、線２５
８を介してＨＩＡ１ ２６０に結合される。ＨＵＢ０
２５２はまたストリート２３６および２６２に結合され
る。ＨＵＢ０ ３０５は、線３１０を介してＩＸＰ１
３１２に結合され、さらに、線３１４を介してＨＩＡ１
３１６に結合される。ＨＵＢ０ ３０５はまた、スト
リート２４８および２５０を介してＨＵＢ０ ２５２に
結合される。最後に、ＨＵＢ０ ３０５は、ストリート
３０２および３０８に結合される。ＨＵＢ１ ２４０
は、線２３８を介してＨＵＢ０ ２５２に結合され、さ
らに、線２３２を介してＳＩＣＴ２３０に結合される。
ＨＵＢ１ ２４０はまた、ストリート２４２、２３４、
２４４、および２４６に結合される。ＨＵＢ１ ３０６
は、線３０４を介してＨＵＢ０ ３０５に結合され、さ
らに、線２９６を介してＳＩＣＴ２９４に結合される。
ＨＵＢ１ ３０６はさらにストリート２４４および２４
６を介してＨＵＢ１ ２４０に結合される。最後に、Ｈ
ＵＢ１ ３０６はストリート２９８および３００に結合
される。不揮発性メモリ２２６は線２２４を介してＳＩ
ＣＴ２２２に結合され、線２９０を介してＳＩＣＴ２８
８に接続され、線２２８を介してＳＩＣＴ２３０に結合
され、線２９２を介してＳＩＣＴ２９４に結合される。
【００３６】図６は、４つの接続されたバックパネルブ
ロックを詳細に示すブロック図である。アウトバウンド
ファイルキャッシュ２４（図１参照）は、好ましいモー
ドでは、１個（１）ないし１６個（１６）のいずれかの
バックパネルを有し得る。しかしながら、本発明はこの
数に制限されない。図５は、バックパネルブロック（す
なわち、バックパネル−０ ３１８、バックパネル−１
３２０、バックパネル−２ ３２２、およびバックパ
ネル−３ ３２４）の各々に含まれるものを示すブロッ
ク図を含む。バックパネル−０ ３１８は、ストリート
３３８、３４０、３６０、および３６２を介してバック
パネル−１ ３２０に結合される。バックパネル−２
３２２は、ストリート３３４、３３６、３５６および３
５８を介してバックパネル−１ ３２０に接続される。
バックパネル−３ ３２４は、ストリート３３０、３３
２、３５２、および３５４を介してバックパネル−２
３２２に接続される。バックパネル−０ ３１８はさら
にストリート３４２および３４６に結合され、ストリー
ト３４２はストリート３４４を介してストリート３４６
に結合される。同様に、バックパネル−０ ３１８はス
トリート３６８および３６４に結合され、ストリート３
６８はストリート３６６を介してストリート３６４に結
合される。最後に、バックパネル−３ ３２４は、スト
リート３２８、３２６、３４８および３５０に結合され
る。
ロックを詳細に示すブロック図である。アウトバウンド
ファイルキャッシュ２４（図１参照）は、好ましいモー
ドでは、１個（１）ないし１６個（１６）のいずれかの
バックパネルを有し得る。しかしながら、本発明はこの
数に制限されない。図５は、バックパネルブロック（す
なわち、バックパネル−０ ３１８、バックパネル−１
３２０、バックパネル−２ ３２２、およびバックパ
ネル−３ ３２４）の各々に含まれるものを示すブロッ
ク図を含む。バックパネル−０ ３１８は、ストリート
３３８、３４０、３６０、および３６２を介してバック
パネル−１ ３２０に結合される。バックパネル−２
３２２は、ストリート３３４、３３６、３５６および３
５８を介してバックパネル−１ ３２０に接続される。
バックパネル−３ ３２４は、ストリート３３０、３３
２、３５２、および３５４を介してバックパネル−２
３２２に接続される。バックパネル−０ ３１８はさら
にストリート３４２および３４６に結合され、ストリー
ト３４２はストリート３４４を介してストリート３４６
に結合される。同様に、バックパネル−０ ３１８はス
トリート３６８および３６４に結合され、ストリート３
６８はストリート３６６を介してストリート３６４に結
合される。最後に、バックパネル−３ ３２４は、スト
リート３２８、３２６、３４８および３５０に結合され
る。
【００３７】図７は、システムインタフェースブロック
に含まれる２つのＨＵＢエレメントの好ましい構成を示
すブロック図である。ＨＵＢ０ ３６６およびＨＵＢ１
３６８は、同一のゲートアレイ装置である。ＨＵＢゲ
ートアレイは、インデックスプロセッサ（ＩＸＰ）とホ
ストインタフェースアダプタ（ＨＩＡ）と不揮発性メモ
リ（ＮＶＭ）との間の論理相互接続を含む。
に含まれる２つのＨＵＢエレメントの好ましい構成を示
すブロック図である。ＨＵＢ０ ３６６およびＨＵＢ１
３６８は、同一のゲートアレイ装置である。ＨＵＢゲ
ートアレイは、インデックスプロセッサ（ＩＸＰ）とホ
ストインタフェースアダプタ（ＨＩＡ）と不揮発性メモ
リ（ＮＶＭ）との間の論理相互接続を含む。
【００３８】ＨＵＢの各々は、ＨＵＢ自身がそこに情報
パケットを経路付けることができる５つのインタフェー
スを有する。ＨＵＢのタイプが１つしかないため、ＨＵ
Ｂ０３６６とＨＵＢ１ ３６８とを区別するためにＨＵ
Ｂ識別子（ＨＵＢＩＤ）が用いられる。ＨＵＢ０ ３６
６に関しては、５つのインタフェースは、ＩＸＰ３７
６、ＨＩＡ３７４、ＵＰストリート３７０、ＤＯＷＮス
トリート３８０、およびＨＵＢ１へのインタフェース３
８２である。ＨＵＢ１ ３６８に関しては、５つのイン
タフェースは、ＮＶＳ３８４、ＨＵＢ０へのインタフェ
ース３８２、ＵＰストリート３７２、ＤＯＷＮストリー
ト３８６、およびクロスオーバーＨＵＢへのインタフェ
ース３８８である。ＨＵＢ０は、線３８２を介してＨＵ
Ｂ１に結合される。
パケットを経路付けることができる５つのインタフェー
スを有する。ＨＵＢのタイプが１つしかないため、ＨＵ
Ｂ０３６６とＨＵＢ１ ３６８とを区別するためにＨＵ
Ｂ識別子（ＨＵＢＩＤ）が用いられる。ＨＵＢ０ ３６
６に関しては、５つのインタフェースは、ＩＸＰ３７
６、ＨＩＡ３７４、ＵＰストリート３７０、ＤＯＷＮス
トリート３８０、およびＨＵＢ１へのインタフェース３
８２である。ＨＵＢ１ ３６８に関しては、５つのイン
タフェースは、ＮＶＳ３８４、ＨＵＢ０へのインタフェ
ース３８２、ＵＰストリート３７２、ＤＯＷＮストリー
ト３８６、およびクロスオーバーＨＵＢへのインタフェ
ース３８８である。ＨＵＢ０は、線３８２を介してＨＵ
Ｂ１に結合される。
【００３９】ＨＵＢゲートアレイ間のパケットの移動
は、従来のリクエスト−肯定応答プロトコルに従う。利
用可能ライン、ヘッダの行先、アドレスおよび識別スト
ラップにより、経路の選択が決定される。局所化された
制御により、ＨＵＢが欠陥のあるパケットを積重ね、取
除く、または適切なインタフェースに優先順位を与える
ことができるようになる。
は、従来のリクエスト−肯定応答プロトコルに従う。利
用可能ライン、ヘッダの行先、アドレスおよび識別スト
ラップにより、経路の選択が決定される。局所化された
制御により、ＨＵＢが欠陥のあるパケットを積重ね、取
除く、または適切なインタフェースに優先順位を与える
ことができるようになる。
【００４０】図８は、１つのキャビネットに関する好ま
しいＨＵＢ構成を示すブロック図である。ＩＸＰ４０
０、４０８、４４０、４４４、４６６、４７０、４７８
および４８６のボックスの中の数字は、システムインタ
フェース（ＳＩＦ）カードを示している。上述のよう
に、１つのシステムインタフェースカードは、１つのＩ
ＸＰと、１つのＳＩＣＴと、２つのＨＵＢ（ＨＵＢ０お
よびＨＵＢ１）とからなる。ＳＩＦ−０とＳＩＦ−１と
の間の接続はケーブルによって行なわれ、これはＳＩＦ
−２およびＳＩＦ−３に関しても同様である。この構成
は、ストリート（たとえば、ストリート４１６、４１
８、４２０、４２２）が垂直方向に接続されかつｘ−オ
ーバー（たとえば、ｘ−オーバー４０４および４１４）
が横木になった梯子状なっている。左側のＳＩＦは、右
側のＳＩＦとは異なる電源面にある。
しいＨＵＢ構成を示すブロック図である。ＩＸＰ４０
０、４０８、４４０、４４４、４６６、４７０、４７８
および４８６のボックスの中の数字は、システムインタ
フェース（ＳＩＦ）カードを示している。上述のよう
に、１つのシステムインタフェースカードは、１つのＩ
ＸＰと、１つのＳＩＣＴと、２つのＨＵＢ（ＨＵＢ０お
よびＨＵＢ１）とからなる。ＳＩＦ−０とＳＩＦ−１と
の間の接続はケーブルによって行なわれ、これはＳＩＦ
−２およびＳＩＦ−３に関しても同様である。この構成
は、ストリート（たとえば、ストリート４１６、４１
８、４２０、４２２）が垂直方向に接続されかつｘ−オ
ーバー（たとえば、ｘ−オーバー４０４および４１４）
が横木になった梯子状なっている。左側のＳＩＦは、右
側のＳＩＦとは異なる電源面にある。
【００４１】図からわかるように、バックパネル−０
は、ＳＩＦ−０（エレメントＩＸＰ０４４０、ＨＵＢ０
４３２、ＨＵＢ１ ４３４およびＳＩＣＴ４３６を含
む）、ＳＩＦ−１（エレメントＩＸＰ１ ４０８、ＨＵ
Ｂ０ ４１０、ＨＵＢ１ ４１２およびＳＩＣＴ４２４
を含む）、ＳＩＦ−２（エレメントＩＸＰ２ ４７８、
ＨＵＢ０ ４７４、ＨＵＢ１ ４７２、およびＳＩＣＴ
４３８を含む）、ならびにＳＩＦ−３（エレメントＩＸ
Ｐ３ ４７０、ＨＵＢ０ ４６４、ＨＵＢ１４６２、お
よびＳＩＣＴ４２６を含む）に結合される。バックパネ
ル−０もまた、４つのＳＩＦのうちのいずれによっても
アクセスできるそれ自身の不揮発性メモリ４２８を含
む。バックパネル−１はまた４つのＳＩＦ、すなわち、
ＳＩＦ−０（エレメントＩＸＰ０ ４４４、ＨＵＢ０
４４６、ＨＵＢ１ ４４８およびＳＩＣＴ４５０を含
む）、ＳＩＦ−１（エレメントＩＸＰ１ ４００、ＨＵ
Ｂ０３９２、ＨＵＢ１ ３９４、およびＳＩＣＴ３９６
を含む）、ＳＩＦ−２（エレメントＩＸＰ２ ４８６、
ＨＵＢ０ ４８２、ＨＵＢ１ ４８０およびＳＩＣＴ４
５２を含む）、ならびにＳＩＦ−３（エレメントＩＸＰ
３ ４６６、ＨＵＢ０ ４５８、ＨＵＢ１ ４５６、お
よびＳＩＣＴ４０２を含む）を有する。バックパネル−
１はまた、それ自身の不揮発性メモリ３９８を含む。バ
ックパネル−０およびバックパネル−１は、ストリート
の接続（たとえば、ストリート４１６、４１８、４２０
および４２２）によって結合される。
は、ＳＩＦ−０（エレメントＩＸＰ０４４０、ＨＵＢ０
４３２、ＨＵＢ１ ４３４およびＳＩＣＴ４３６を含
む）、ＳＩＦ−１（エレメントＩＸＰ１ ４０８、ＨＵ
Ｂ０ ４１０、ＨＵＢ１ ４１２およびＳＩＣＴ４２４
を含む）、ＳＩＦ−２（エレメントＩＸＰ２ ４７８、
ＨＵＢ０ ４７４、ＨＵＢ１ ４７２、およびＳＩＣＴ
４３８を含む）、ならびにＳＩＦ−３（エレメントＩＸ
Ｐ３ ４７０、ＨＵＢ０ ４６４、ＨＵＢ１４６２、お
よびＳＩＣＴ４２６を含む）に結合される。バックパネ
ル−０もまた、４つのＳＩＦのうちのいずれによっても
アクセスできるそれ自身の不揮発性メモリ４２８を含
む。バックパネル−１はまた４つのＳＩＦ、すなわち、
ＳＩＦ−０（エレメントＩＸＰ０ ４４４、ＨＵＢ０
４４６、ＨＵＢ１ ４４８およびＳＩＣＴ４５０を含
む）、ＳＩＦ−１（エレメントＩＸＰ１ ４００、ＨＵ
Ｂ０３９２、ＨＵＢ１ ３９４、およびＳＩＣＴ３９６
を含む）、ＳＩＦ−２（エレメントＩＸＰ２ ４８６、
ＨＵＢ０ ４８２、ＨＵＢ１ ４８０およびＳＩＣＴ４
５２を含む）、ならびにＳＩＦ−３（エレメントＩＸＰ
３ ４６６、ＨＵＢ０ ４５８、ＨＵＢ１ ４５６、お
よびＳＩＣＴ４０２を含む）を有する。バックパネル−
１はまた、それ自身の不揮発性メモリ３９８を含む。バ
ックパネル−０およびバックパネル−１は、ストリート
の接続（たとえば、ストリート４１６、４１８、４２０
および４２２）によって結合される。
【００４２】図９は、ＨＵＢ０およびＨＵＢ１エレメン
トに関する出力優先順位機構を含む表である。ＨＵＢエ
レメントには５つの優先順位セクションがあり、１つの
インタフェースに関して１つの優先順位セクションであ
る。５つの出力インタフェースの優先順位の各々は、他
のものから独立している。従来のスナップショット優先
順位は、ＨＵＢ０に関してはＩＸＰインターフェースお
よびＨＩＡインタフェースにおいて、ＨＵＢ１に関して
はＮＶＳインターフェースおよびクロスオーバーインタ
フェースにおいて用いられる。スナップショット優先順
位により、同時に受取られるリクエストが、別のスナッ
プショットがとられる前に優先順位の高いものから低い
ものの順にサービスされることができるようになる。
トに関する出力優先順位機構を含む表である。ＨＵＢエ
レメントには５つの優先順位セクションがあり、１つの
インタフェースに関して１つの優先順位セクションであ
る。５つの出力インタフェースの優先順位の各々は、他
のものから独立している。従来のスナップショット優先
順位は、ＨＵＢ０に関してはＩＸＰインターフェースお
よびＨＩＡインタフェースにおいて、ＨＵＢ１に関して
はＮＶＳインターフェースおよびクロスオーバーインタ
フェースにおいて用いられる。スナップショット優先順
位により、同時に受取られるリクエストが、別のスナッ
プショットがとられる前に優先順位の高いものから低い
ものの順にサービスされることができるようになる。
【００４３】ストリート出力ノードにおける優先順位
は、ストリートに最も高い優先順位が与えられるように
設計される。Ｒ−フラグ（ローカルリクエスタをストリ
ートに解放する）が設定されるときにのみ、ストリート
ノードは別のリクエスタがストリートに現われることを
可能にする（図１０のＨＵＢ制御フォーマット参照）。
ここでは、ストリートリクエストトラフィックが絶え間
ないと仮定している。もちろん、ストリートからストリ
ート出力ノードへのリクエストがなければ、ローカルリ
クエスタ（ＩＸＰまたはＨＵＢの内部）がストリートに
アクセスする。
は、ストリートに最も高い優先順位が与えられるように
設計される。Ｒ−フラグ（ローカルリクエスタをストリ
ートに解放する）が設定されるときにのみ、ストリート
ノードは別のリクエスタがストリートに現われることを
可能にする（図１０のＨＵＢ制御フォーマット参照）。
ここでは、ストリートリクエストトラフィックが絶え間
ないと仮定している。もちろん、ストリートからストリ
ート出力ノードへのリクエストがなければ、ローカルリ
クエスタ（ＩＸＰまたはＨＵＢの内部）がストリートに
アクセスする。
【００４４】Ｒ−フラグは、ＩＸＰ、ＨＩＡおよびＮＶ
Ｓを含むすべてのリクエスタによって設定される。スト
リートインタフェースの各々における優先順位は、Ｒ−
フラグが設定されていても設定されていなくても同じま
まであるが、スナップはＲ−フラグの値に依存して変化
する。ストリートリクエストによってＲ−フラグが設定
されれば、１つのローカルリクエスタはストリート出力
ノードからのストリートリクエストに従う。その後、優
先順位は再スナップする。ストリートリクエストがスト
リートノードから出ていくと、Ｒ−フラグがクリアされ
る。ストリートリクエストによってＲ−フラグが設定さ
れなければ、ストリートリクエストはストリート出力ノ
ードに向かい、優先順位が再スナップする。この場合、
Ｒ−フラグはクリアされたままである。ストリートリク
エストのＲ−フラグが設定されかつローカルリクエスタ
がなければ、Ｒ−フラグはストリートノードを出ていく
際に設定されたままである。Ｒ−フラグは設定されたま
まであるか、またはストリートリクエスタによってクリ
アされる。しかしながら、Ｒ−フラグは、ローカルリク
エスタによってはクリアされない。
Ｓを含むすべてのリクエスタによって設定される。スト
リートインタフェースの各々における優先順位は、Ｒ−
フラグが設定されていても設定されていなくても同じま
まであるが、スナップはＲ−フラグの値に依存して変化
する。ストリートリクエストによってＲ−フラグが設定
されれば、１つのローカルリクエスタはストリート出力
ノードからのストリートリクエストに従う。その後、優
先順位は再スナップする。ストリートリクエストがスト
リートノードから出ていくと、Ｒ−フラグがクリアされ
る。ストリートリクエストによってＲ−フラグが設定さ
れなければ、ストリートリクエストはストリート出力ノ
ードに向かい、優先順位が再スナップする。この場合、
Ｒ−フラグはクリアされたままである。ストリートリク
エストのＲ−フラグが設定されかつローカルリクエスタ
がなければ、Ｒ−フラグはストリートノードを出ていく
際に設定されたままである。Ｒ−フラグは設定されたま
まであるか、またはストリートリクエスタによってクリ
アされる。しかしながら、Ｒ−フラグは、ローカルリク
エスタによってはクリアされない。
【００４５】ＨＵＢ０およびＨＵＢ１の内部インタフェ
ースはまた、ストリート（ＵＰ／ＤＯＷＮ）がアクセス
に関する最も高い優先順位を有するように設計される。
ＵＰストリートおよびＤＯＷＮストリートが同時にスナ
ップされれば、優先順位はＤＯＷＮストリートがサービ
スされた後に再スナップする。Ｒ−フラグはこれらのイ
ンタフェースに影響を与えない。図９は、ＨＵＢ０およ
びＨＵＢ１インタフェースに関する出力優先順位を含
む。
ースはまた、ストリート（ＵＰ／ＤＯＷＮ）がアクセス
に関する最も高い優先順位を有するように設計される。
ＵＰストリートおよびＤＯＷＮストリートが同時にスナ
ップされれば、優先順位はＤＯＷＮストリートがサービ
スされた後に再スナップする。Ｒ−フラグはこれらのイ
ンタフェースに影響を与えない。図９は、ＨＵＢ０およ
びＨＵＢ１インタフェースに関する出力優先順位を含
む。
【００４６】図１０は、ＨＵＢ制御フォーマットを規定
する図である。ＨＵＢは、データパケットの転送におい
てリクエスト−肯定応答プロトコルを用いる。ＨＵＢ
は、ＥＸＴＥＮＤラインがハイになったことを検出する
と、リクエストが送られるインターフェースの行先アド
レスを決定する。その出力ノードにおいて競合がなけれ
ば、パケットは出ていき、肯定応答がリクエスタに戻さ
れる。この肯定応答は、リクエスタに別のパケットを送
ってもよいということを知らせる。このリクエストが同
じインタフェースまたはノードに向かおうとしている別
のリクエスタと競合していれば、この新しいリクエスト
がサービスされるまで肯定応答は戻されない。最初のリ
クエストが優先順位を受取ると、応答がリクエスタに戻
され、ＨＵＢはパケットをその行先に伝送し始める。い
ずれかのＨＵＢインタフェースにおいてパケットが受取
られると、このパケットは常にランダムアクセスメモリ
（ＲＡＭ）にストアされる。この出力ノードに関する優
先順位が使用中であれば、一旦その前のリクエストが終
了すると制御が切換わりＲＡＭからそのパケットが取出
される。したがって、ＲＡＭにあるリクエストは、行先
のアドレスおよび利用可能ラインによって決定される出
力ノード優先順位へのリクエストとなる。一旦その前の
リクエストの伝送が終わり、このリクエストが優先順位
の待ち行列のうちのその次のものとなれば、制御はこの
リクエストに作用する。
する図である。ＨＵＢは、データパケットの転送におい
てリクエスト−肯定応答プロトコルを用いる。ＨＵＢ
は、ＥＸＴＥＮＤラインがハイになったことを検出する
と、リクエストが送られるインターフェースの行先アド
レスを決定する。その出力ノードにおいて競合がなけれ
ば、パケットは出ていき、肯定応答がリクエスタに戻さ
れる。この肯定応答は、リクエスタに別のパケットを送
ってもよいということを知らせる。このリクエストが同
じインタフェースまたはノードに向かおうとしている別
のリクエスタと競合していれば、この新しいリクエスト
がサービスされるまで肯定応答は戻されない。最初のリ
クエストが優先順位を受取ると、応答がリクエスタに戻
され、ＨＵＢはパケットをその行先に伝送し始める。い
ずれかのＨＵＢインタフェースにおいてパケットが受取
られると、このパケットは常にランダムアクセスメモリ
（ＲＡＭ）にストアされる。この出力ノードに関する優
先順位が使用中であれば、一旦その前のリクエストが終
了すると制御が切換わりＲＡＭからそのパケットが取出
される。したがって、ＲＡＭにあるリクエストは、行先
のアドレスおよび利用可能ラインによって決定される出
力ノード優先順位へのリクエストとなる。一旦その前の
リクエストの伝送が終わり、このリクエストが優先順位
の待ち行列のうちのその次のものとなれば、制御はこの
リクエストに作用する。
【００４７】特定のインタフェースが利用不可能である
ときにパケットを再び送ることができることが重要であ
るため、ＡＶＡＩＬＡＢＬＥラインは優先順位として特
定のインタフェースへのリクエストの形成にはいる。こ
の能力を有するインタフェースは、ＳＩＣＴブロックを
介するＮＶＳへのインタフェースおよびストリートであ
る。
ときにパケットを再び送ることができることが重要であ
るため、ＡＶＡＩＬＡＢＬＥラインは優先順位として特
定のインタフェースへのリクエストの形成にはいる。こ
の能力を有するインタフェースは、ＳＩＣＴブロックを
介するＮＶＳへのインタフェースおよびストリートであ
る。
【００４８】Ｓ−フラグはリクエスタによって設定さ
れ、これはどの方向のストリートをとるべきであるか
（ＵＰまたはＤＯＷＮ）をＨＵＢに知らせる。Ｓ−フラ
グ＝０は、ＵＰストリートの方向として規定される。Ｓ
−フラグ＝１は、ＤＯＷＮストリートの方向として規定
される。
れ、これはどの方向のストリートをとるべきであるか
（ＵＰまたはＤＯＷＮ）をＨＵＢに知らせる。Ｓ−フラ
グ＝０は、ＵＰストリートの方向として規定される。Ｓ
−フラグ＝１は、ＤＯＷＮストリートの方向として規定
される。
【００４９】上述のように、Ｒ−フラグはすべてのリク
エスタによって設定される。ＨＵＢは、入来ストリート
におけるＲ−フラグのみを認識する。たとえば、ＨＩＡ
が異なるバックパネルのＮＶＳにリクエストを行なえ
ば、隣接するＨＵＢ０がパケットを適切なストリートに
送る。その後、そのストリートにおける受取り手のＨＵ
Ｂ０がＲ−フラグを認識する。その後、この受取り手の
ＨＵＢ０は、１つのローカルリクエスタに出力ノードか
らのストリートに従わせる。Ｒ−フラグはクリアされ、
ローカルリクエスタはストリートにおけるストリートリ
クエスタに従う。このストリートに関する待ち行列に他
のリクエスタがなければ、Ｒ−フラグは設定されたまま
である。
エスタによって設定される。ＨＵＢは、入来ストリート
におけるＲ−フラグのみを認識する。たとえば、ＨＩＡ
が異なるバックパネルのＮＶＳにリクエストを行なえ
ば、隣接するＨＵＢ０がパケットを適切なストリートに
送る。その後、そのストリートにおける受取り手のＨＵ
Ｂ０がＲ−フラグを認識する。その後、この受取り手の
ＨＵＢ０は、１つのローカルリクエスタに出力ノードか
らのストリートに従わせる。Ｒ−フラグはクリアされ、
ローカルリクエスタはストリートにおけるストリートリ
クエスタに従う。このストリートに関する待ち行列に他
のリクエスタがなければ、Ｒ−フラグは設定されたまま
である。
【００５０】Ｃ−フラグは、電源面間でクロスオーバー
経路を用いるときにＨＵＢエレメント間でパケットを経
路付けるために用いられる。これらのフラグは、ＨＵＢ
自身によって設定される。Ｃ０フラグは、ＨＵＢ０が内
部インタフェースを介してパケットをＨＵＢ１に送ると
きに設定される。Ｃ１フラグは、ＨＵＢ１がクロスオー
バーインタフェースを介してパケットを隣接するＨＵＢ
１に送るときに設定される。Ｃ１フラグは、一旦パケッ
トがＨＵＢ１によって伝送されると、受取リ手のＨＵＢ
１によってクリアされる。同様に、Ｃ０フラグは、一旦
パケットが伝送されると、受取り手のＨＵＢ０によって
データが受取られるとクリアされる。
経路を用いるときにＨＵＢエレメント間でパケットを経
路付けるために用いられる。これらのフラグは、ＨＵＢ
自身によって設定される。Ｃ０フラグは、ＨＵＢ０が内
部インタフェースを介してパケットをＨＵＢ１に送ると
きに設定される。Ｃ１フラグは、ＨＵＢ１がクロスオー
バーインタフェースを介してパケットを隣接するＨＵＢ
１に送るときに設定される。Ｃ１フラグは、一旦パケッ
トがＨＵＢ１によって伝送されると、受取リ手のＨＵＢ
１によってクリアされる。同様に、Ｃ０フラグは、一旦
パケットが伝送されると、受取り手のＨＵＢ０によって
データが受取られるとクリアされる。
【００５１】ワードのユニット識別フィールドであるビ
ット８〜１１は、特定のＵＮＩＴをアドレス指定するた
めに用いられる（図１１参照）。バックパネル識別フィ
ールドであるビット１２−１５は、好ましいモードにお
いて用いられる１６個のバックパネルのうちの１つをア
ドレス指定するために用いられる。
ット８〜１１は、特定のＵＮＩＴをアドレス指定するた
めに用いられる（図１１参照）。バックパネル識別フィ
ールドであるビット１２−１５は、好ましいモードにお
いて用いられる１６個のバックパネルのうちの１つをア
ドレス指定するために用いられる。
【００５２】図１１は、ユニット識別フィールドを規定
する図である。すべての関係するＵＮＩＴは、それらに
関連するユニット識別コードを有する。ユニット識別コ
ードは、特定のＵＮＩＴをアドレス指定するために用い
られる（図１０参照）。
する図である。すべての関係するＵＮＩＴは、それらに
関連するユニット識別コードを有する。ユニット識別コ
ードは、特定のＵＮＩＴをアドレス指定するために用い
られる（図１０参照）。
【００５３】図１２は、ＨＵＢエラー状態フォーマット
を規定する図である。「Ｆ」ビット０は、エラーフラグ
を意味する。このビットは、ＨＵＢが最初にエラーの発
生を検出したときに設定される。図１２に示されるフィ
ールドの残りは、ＨＵＢ伝送エラー、パリティエラー、
および時間切れエラーを含む種々のエラーの状態を報告
するために利用できる。しかしながら、このとき、ＨＵ
ＢはＥＲＲ ＳＴＡＴフィールド（４−７）を０に設定
している。
を規定する図である。「Ｆ」ビット０は、エラーフラグ
を意味する。このビットは、ＨＵＢが最初にエラーの発
生を検出したときに設定される。図１２に示されるフィ
ールドの残りは、ＨＵＢ伝送エラー、パリティエラー、
および時間切れエラーを含む種々のエラーの状態を報告
するために利用できる。しかしながら、このとき、ＨＵ
ＢはＥＲＲ ＳＴＡＴフィールド（４−７）を０に設定
している。
【００５４】図１３は、１つの最大長のパケットの伝送
のための基本的なインタフェースのタイミング図であ
る。（ＨＵＢの好ましい実施例に関する）すべてのイン
タフェースのタイミングは、５０ナノ秒（ｎｓ）の時間
段階である。さらに、この図では、リクエストを送られ
たインタフェースは使用中でなかったと仮定する。
のための基本的なインタフェースのタイミング図であ
る。（ＨＵＢの好ましい実施例に関する）すべてのイン
タフェースのタイミングは、５０ナノ秒（ｎｓ）の時間
段階である。さらに、この図では、リクエストを送られ
たインタフェースは使用中でなかったと仮定する。
【００５５】「ＥＸＴＥＮＤ」信号は時間段階０で活性
になり、受取られているデータが今有効であることを示
す。その後、リクエスタＨＵＢは、「データ」ライン上
のデータとともに２つのヘッダワードを送り出し、特に
リクエストがどのユニットとやりとりをしたいかを示
す。ＨＵＢは常にリクエスタに「ＡＣＫ」を送り戻す。
この「ＡＣＫ ｔｏ ＲＥＱ」信号は、受取り手のＨＵ
ＢのＲＡＭに今別のパケットのための余地があることを
リクエスタに示す。「ＡＣＫ ｆｒｏｍ ＲＥＣ」信号
に含まれるパルスは、その次のＨＵＢまたはユニットへ
の連続的なリクエストに関してＨＵＢが肯定応答を受取
ることができる最も遅い限界の時間を表わす。この肯定
応答は、その特定のインタフェースに関連するタイマの
最大限まで受取られることが可能である。
になり、受取られているデータが今有効であることを示
す。その後、リクエスタＨＵＢは、「データ」ライン上
のデータとともに２つのヘッダワードを送り出し、特に
リクエストがどのユニットとやりとりをしたいかを示
す。ＨＵＢは常にリクエスタに「ＡＣＫ」を送り戻す。
この「ＡＣＫ ｔｏ ＲＥＱ」信号は、受取り手のＨＵ
ＢのＲＡＭに今別のパケットのための余地があることを
リクエスタに示す。「ＡＣＫ ｆｒｏｍ ＲＥＣ」信号
に含まれるパルスは、その次のＨＵＢまたはユニットへ
の連続的なリクエストに関してＨＵＢが肯定応答を受取
ることができる最も遅い限界の時間を表わす。この肯定
応答は、その特定のインタフェースに関連するタイマの
最大限まで受取られることが可能である。
【００５６】ＨＵＢが伝送エラーを検出すると、「ＡＶ
ＡＩＬＡＢＬＥ」ライン信号は、「ＥＸＴＥＮＤ」ライ
ンが不活性になってから１００ｎｓ後（この図では、パ
ルス番号９３の１００ｎｓ後」に不活性になる。これに
より、その特定のストリートが閉鎖され、ＨＵＢエレメ
ントにリクエストまたは応答を再経路付けさせる（図１
４参照）。
ＡＩＬＡＢＬＥ」ライン信号は、「ＥＸＴＥＮＤ」ライ
ンが不活性になってから１００ｎｓ後（この図では、パ
ルス番号９３の１００ｎｓ後」に不活性になる。これに
より、その特定のストリートが閉鎖され、ＨＵＢエレメ
ントにリクエストまたは応答を再経路付けさせる（図１
４参照）。
【００５７】図１４は、このシステムの自動再経路付け
能力のうちの１つを示すブロック図である。
能力のうちの１つを示すブロック図である。
【００５８】ＡＶＡＩＬＡＢＬＥラインは、いかなる２
つの構成要素間にも接続される（図１４参照）。たとえ
ばＨＩＡ０ ４４２がＩＸＰ１ ４０８にリクエストを
送りたければ、ＨＵＢ０ ４３２からＨＵＢ０ ４４６
へのＡＶＡＩＬＡＢＬＥラインは、ＨＵＢ０ ４３２が
リクエストを受取る準備ができていることを示す活性で
なければならない。このラインが不活性であれば、ＨＵ
Ｂ０ ４４６はリクエストを送らない。ＨＵＢ０ ４３
２がＨＵＢ０ ４４６からのインタフェースにおいてエ
ラーを検出すると、ＨＵＢ０ ４３２はＡＶＡＩＬＡＢ
ＬＥラインを不活性化し、それによりＨＵＢ０ ４４６
のＵＰストリートポートを閉鎖する。
つの構成要素間にも接続される（図１４参照）。たとえ
ばＨＩＡ０ ４４２がＩＸＰ１ ４０８にリクエストを
送りたければ、ＨＵＢ０ ４３２からＨＵＢ０ ４４６
へのＡＶＡＩＬＡＢＬＥラインは、ＨＵＢ０ ４３２が
リクエストを受取る準備ができていることを示す活性で
なければならない。このラインが不活性であれば、ＨＵ
Ｂ０ ４４６はリクエストを送らない。ＨＵＢ０ ４３
２がＨＵＢ０ ４４６からのインタフェースにおいてエ
ラーを検出すると、ＨＵＢ０ ４３２はＡＶＡＩＬＡＢ
ＬＥラインを不活性化し、それによりＨＵＢ０ ４４６
のＵＰストリートポートを閉鎖する。
【００５９】ＨＵＢ自身は、ストリートまたはＨＵＢ１
／ＳＩＣＴインタフェースにおいてＡＶＡＩＬＡＢＬＥ
ラインがいつ不活性になるかを検出することができ、か
つ、ストリートまたはＨＵＢ１／ＳＩＣＴインタフェー
スにおいてトラフィックの割込がないように異なる経路
に沿ってパケットを再経路付けするための適切な処置を
とることができる。ＨＵＢがパケットを再び送り始める
のには２つの状態がある。その１つは、受取り手のイン
タフェースがエラーを検出し、ＡＶＡＩＬＡＢＬＥライ
ンを送り手に接続するときである。送り手のＨＵＢはそ
の後パケットを再び送る。もう１つは、受取り手のイン
タフェースが特定の時間内に肯定応答を戻さないときで
ある。送り手のＨＵＢはパケットが伝送されるとタイマ
を開始し、このタイマが切れると（肯定応答を受取って
いないため）、ＨＵＢはパケットを再び送り始める。
／ＳＩＣＴインタフェースにおいてＡＶＡＩＬＡＢＬＥ
ラインがいつ不活性になるかを検出することができ、か
つ、ストリートまたはＨＵＢ１／ＳＩＣＴインタフェー
スにおいてトラフィックの割込がないように異なる経路
に沿ってパケットを再経路付けするための適切な処置を
とることができる。ＨＵＢがパケットを再び送り始める
のには２つの状態がある。その１つは、受取り手のイン
タフェースがエラーを検出し、ＡＶＡＩＬＡＢＬＥライ
ンを送り手に接続するときである。送り手のＨＵＢはそ
の後パケットを再び送る。もう１つは、受取り手のイン
タフェースが特定の時間内に肯定応答を戻さないときで
ある。送り手のＨＵＢはパケットが伝送されるとタイマ
を開始し、このタイマが切れると（肯定応答を受取って
いないため）、ＨＵＢはパケットを再び送り始める。
【００６０】ＨＵＢは、パリティエラーからスタック・
エクステンドラインエラーにわたる１１個までの異なる
パケットインタフェースエラーを検出することができ
る。図１４を用いて、ＨＩＡ０ ４４２がパケットをス
トリート４１６に沿って上方向にＩＸＰ１ ４０８に送
ろうとしているが、ＵＰストリート上のその前のパケッ
トにおいてエラーが検出されたかまたはポイント４９０
においてブレークがあり、特定のインタフェースが利用
可能でなくなるとする。そうすると、ＨＵＢ０４４６
は、ＨＩＡ０ ４４２から太い線で示したＵＰ経路４９
２を介してＩＸＰ４０８にパケットを再び送る。パケッ
トをＢパワードメインに再び送ることができるようにす
るのは、そうすればＳＩＣＴカードが電力を失ってもア
ウトバウンドファイルキャッシュが動作できるからであ
る。
エクステンドラインエラーにわたる１１個までの異なる
パケットインタフェースエラーを検出することができ
る。図１４を用いて、ＨＩＡ０ ４４２がパケットをス
トリート４１６に沿って上方向にＩＸＰ１ ４０８に送
ろうとしているが、ＵＰストリート上のその前のパケッ
トにおいてエラーが検出されたかまたはポイント４９０
においてブレークがあり、特定のインタフェースが利用
可能でなくなるとする。そうすると、ＨＵＢ０４４６
は、ＨＩＡ０ ４４２から太い線で示したＵＰ経路４９
２を介してＩＸＰ４０８にパケットを再び送る。パケッ
トをＢパワードメインに再び送ることができるようにす
るのは、そうすればＳＩＣＴカードが電力を失ってもア
ウトバウンドファイルキャッシュが動作できるからであ
る。
【００６１】リクエストストリートだけではなく、応答
ストリートも再経路付け能力を有する。ＨＵＢ１ ４４
８におけるＵＰストリート４２０が利用不可能であり、
不揮発性記憶装置４５４およびＳＩＣＴ４５０がＨＩＡ
１ ４０６に応答を送りたければ、ＨＩＡ１ ４０６へ
の新しい代替経路は、ＨＵＢ１ ４４８で始まる太い線
で示したＵＰ経路４９２に沿う。
ストリートも再経路付け能力を有する。ＨＵＢ１ ４４
８におけるＵＰストリート４２０が利用不可能であり、
不揮発性記憶装置４５４およびＳＩＣＴ４５０がＨＩＡ
１ ４０６に応答を送りたければ、ＨＩＡ１ ４０６へ
の新しい代替経路は、ＨＵＢ１ ４４８で始まる太い線
で示したＵＰ経路４９２に沿う。
【００６２】ＨＵＢ１ ４４８／ＳＩＣＴ４５０インタ
フェースも、ＳＩＣＴ４５０が利用不可能であるような
エラーに遭遇するときにパケットを再び送る能力を有す
る。不揮発性記憶装置４５４への代替経路は、今、隣接
するＨＵＢ１ ４８０、ＳＩＣＴ４５２、および最後に
不揮発性記憶装置４５４へのクロスオーバーを介するも
のである。
フェースも、ＳＩＣＴ４５０が利用不可能であるような
エラーに遭遇するときにパケットを再び送る能力を有す
る。不揮発性記憶装置４５４への代替経路は、今、隣接
するＨＵＢ１ ４８０、ＳＩＣＴ４５２、および最後に
不揮発性記憶装置４５４へのクロスオーバーを介するも
のである。
【００６３】図１５は、本発明の自動再経路付け能力の
ための基本的な方法を説明するブロック図である。図１
５のブロック図は、ＨＵＢ０の再経路付けに対応する。
さらに、この図では、入力リクエスタがＩＸＰインタフ
ェースであり、所望の出力ポートがＵＰストリート（Ｏ
ＵＴＰＵＴ０ ４９４）であると仮定する。最後に、こ
の図では、ＵＰ ＡＶＡＩＬＡＢＬＥライン５１８がＵ
Ｐストリートにおけるその前の障害のため不活性にな
り、したがってその代わりにＨＵＢ０がその入力リクエ
ストを内部インタフェース（ＯＵＴＰＵＴ３ ４９６）
に再経路付けすると仮定する。
ための基本的な方法を説明するブロック図である。図１
５のブロック図は、ＨＵＢ０の再経路付けに対応する。
さらに、この図では、入力リクエスタがＩＸＰインタフ
ェースであり、所望の出力ポートがＵＰストリート（Ｏ
ＵＴＰＵＴ０ ４９４）であると仮定する。最後に、こ
の図では、ＵＰ ＡＶＡＩＬＡＢＬＥライン５１８がＵ
Ｐストリートにおけるその前の障害のため不活性にな
り、したがってその代わりにＨＵＢ０がその入力リクエ
ストを内部インタフェース（ＯＵＴＰＵＴ３ ４９６）
に再経路付けすると仮定する。
【００６４】入力リクエストレジスタ５１６は、ＩＸＰ
からパケットを受取る。入力リクエストはＵＰストリー
ト（ＯＵＴＰＵＴ０ ４９４）へのアクセスをリクエス
トしたが、ＵＰ ＡＶＡＩＬＡＢＬＥラインが不活性に
なったためＣＯＭＰＡＲＥ５０６が不活性化され、した
がって、ＣＯＭＰＡＲＥ５０６はＯＵＴＰＵＴ３ ４９
６が利用可能であればＩＸＰ入力リクエストをＯＵＴＰ
ＵＴ３ ４９６（内部インタフェース）に向ける。ＯＵ
ＴＰＵＴ３ ４９６が使用中であれば、ＯＵＴＰＵＴ３
４９６に関する優先順位がクリアされその次のリクエ
ストを受取る準備ができるようになるまでＩＸＰパケッ
トはＲＡＭ５１４にストアされる。ＵＰＡＶＡＩＬＡＢ
ＬＥライン５１８がローである（エラーのため不活性で
ある）ため、ＩＮＶＥＲＴＥＲ５１２がＣＯＭＰＡＲＥ
５０８を活性化する。ＣＯＭＰＡＲＥ５０８の出力は、
図９において議論した標準の優先順位プロトコルに従う
ＰＲＩＯＲＩＴＹ３ ５０４に与えられる。優先順位が
確立されると、ＳＥＬＥＣＴＯＲ５１０は、ＩＸＰパケ
ットがＯＵＴＰＵＴ３ ４９６インタフェースに向けら
れるようにする。
からパケットを受取る。入力リクエストはＵＰストリー
ト（ＯＵＴＰＵＴ０ ４９４）へのアクセスをリクエス
トしたが、ＵＰ ＡＶＡＩＬＡＢＬＥラインが不活性に
なったためＣＯＭＰＡＲＥ５０６が不活性化され、した
がって、ＣＯＭＰＡＲＥ５０６はＯＵＴＰＵＴ３ ４９
６が利用可能であればＩＸＰ入力リクエストをＯＵＴＰ
ＵＴ３ ４９６（内部インタフェース）に向ける。ＯＵ
ＴＰＵＴ３ ４９６が使用中であれば、ＯＵＴＰＵＴ３
４９６に関する優先順位がクリアされその次のリクエ
ストを受取る準備ができるようになるまでＩＸＰパケッ
トはＲＡＭ５１４にストアされる。ＵＰＡＶＡＩＬＡＢ
ＬＥライン５１８がローである（エラーのため不活性で
ある）ため、ＩＮＶＥＲＴＥＲ５１２がＣＯＭＰＡＲＥ
５０８を活性化する。ＣＯＭＰＡＲＥ５０８の出力は、
図９において議論した標準の優先順位プロトコルに従う
ＰＲＩＯＲＩＴＹ３ ５０４に与えられる。優先順位が
確立されると、ＳＥＬＥＣＴＯＲ５１０は、ＩＸＰパケ
ットがＯＵＴＰＵＴ３ ４９６インタフェースに向けら
れるようにする。
【００６５】リクエストがＨＵＢに入ってくると、ＡＶ
ＡＩＬＡＢＬＥラインが活性であるかどうかが検査され
る。ＡＶＡＩＬＡＢＬＥラインがパケットの始めで活性
であれば、ＡＶＡＩＬＡＢＬＥライン５１８がパケット
の伝送中いつ不活性になってもパケットは伝送される。
ＨＵＢは、リクエストの始めにＡＶＡＩＬＡＢＬＥライ
ン５１８のスナップショットをとり、パケットが伝送さ
れてしまうまでこの情報をデジグネータに保持する。パ
ケットが終了すると、ＨＵＢはＡＶＡＩＬＡＢＬＥライ
ン５１８をＨＵＢ内のデジグネータに接続する。
ＡＩＬＡＢＬＥラインが活性であるかどうかが検査され
る。ＡＶＡＩＬＡＢＬＥラインがパケットの始めで活性
であれば、ＡＶＡＩＬＡＢＬＥライン５１８がパケット
の伝送中いつ不活性になってもパケットは伝送される。
ＨＵＢは、リクエストの始めにＡＶＡＩＬＡＢＬＥライ
ン５１８のスナップショットをとり、パケットが伝送さ
れてしまうまでこの情報をデジグネータに保持する。パ
ケットが終了すると、ＨＵＢはＡＶＡＩＬＡＢＬＥライ
ン５１８をＨＵＢ内のデジグネータに接続する。
【００６６】１つ以上のリクエストがＨＵＢに入り、同
じポートに同時に向かおうとすることが可能である。た
とえば、ＩＸＰとＵＰストリートとからのリクエストが
同時に到着してＵＰストリートを上方向に向かおうとす
ると、（上で議論したような）優先順位により、ＵＰス
トリートリクエストがまず最初に進むことができ、ＩＸ
Ｐは待ち行列（ＲＡＭ）に保持される。ＡＶＡＩＬＡＢ
ＬＥラインが活性である状態で２つのリクエストが同時
に到着するため、デジクネータは、ＰＲＩＯＲＩＴＹＨ
ＯＬＤと呼ばれるＵＰストリートノード優先順位におい
て確立される。ＩＸＰが待ち行列（ＲＡＭ）にあるとき
今ＡＶＡＩＬＡＢＬＥラインが不活性になれば、待ち行
列にあったＩＸＰリクエストが今内部ＯＵＴＰＵＴ３
４９６インタフェースに向かうことができるためＰＲＩ
ＯＲＩＴＹＨＯＬＤデジグネータがクリアされなければ
ならない。
じポートに同時に向かおうとすることが可能である。た
とえば、ＩＸＰとＵＰストリートとからのリクエストが
同時に到着してＵＰストリートを上方向に向かおうとす
ると、（上で議論したような）優先順位により、ＵＰス
トリートリクエストがまず最初に進むことができ、ＩＸ
Ｐは待ち行列（ＲＡＭ）に保持される。ＡＶＡＩＬＡＢ
ＬＥラインが活性である状態で２つのリクエストが同時
に到着するため、デジクネータは、ＰＲＩＯＲＩＴＹＨ
ＯＬＤと呼ばれるＵＰストリートノード優先順位におい
て確立される。ＩＸＰが待ち行列（ＲＡＭ）にあるとき
今ＡＶＡＩＬＡＢＬＥラインが不活性になれば、待ち行
列にあったＩＸＰリクエストが今内部ＯＵＴＰＵＴ３
４９６インタフェースに向かうことができるためＰＲＩ
ＯＲＩＴＹＨＯＬＤデジグネータがクリアされなければ
ならない。
【００６７】ここに記載される開示は、本発明の範囲を
１入力／２入力再経路付け機構に限定するものではな
い。当業者であれば、本発明をマルチ入力／マルチ出力
再経路付け機構に容易に適合できることを認識すること
ができるであろう。
１入力／２入力再経路付け機構に限定するものではな
い。当業者であれば、本発明をマルチ入力／マルチ出力
再経路付け機構に容易に適合できることを認識すること
ができるであろう。
【００６８】図１６は、ＨＵＢストリート優先順位回路
を示すブロック図である。この回路の動作は以下のとお
りである。拡張デジグネータ６４８が入来ストリートパ
ケットから設定されると、ＣＯＭＰＡＲＥ６５２はリク
エストがストリートにあり続けているかどうかを見るよ
うにされる。他のリクエスタがストリートリクエストと
同じ時間フレーム内にあれば、ＰＲＩＯＲＩＴＹＨＯＬ
Ｄレジスタ６５４はこれらのリクエストをすべてストア
する。優先順位エンコーダ６５８は、リクエストがサー
ビスされるべき順番を決定する。ストリート出力ノード
に関する優先順位は、（１）ストリート、（２）ＩＸ
Ｐ、（３）ＨＩＡ、および（４）ＨＵＢ１からのリクエ
ストである。優先順位不能化デジグネータ６６４は、一
旦優先順位エンコーダが活性になれば設定される。この
優先順位不能化デジグネータ６６４の主な目的は、他の
リクエストが存在すれば同じ時間フレーム内にスナップ
されるすべてのリクエストがサービスされるまでそれら
の他のリクエストが優先順位エンコーダ６５８の外に保
持されるように比較論理６５２を不能化することであ
る。
を示すブロック図である。この回路の動作は以下のとお
りである。拡張デジグネータ６４８が入来ストリートパ
ケットから設定されると、ＣＯＭＰＡＲＥ６５２はリク
エストがストリートにあり続けているかどうかを見るよ
うにされる。他のリクエスタがストリートリクエストと
同じ時間フレーム内にあれば、ＰＲＩＯＲＩＴＹＨＯＬ
Ｄレジスタ６５４はこれらのリクエストをすべてストア
する。優先順位エンコーダ６５８は、リクエストがサー
ビスされるべき順番を決定する。ストリート出力ノード
に関する優先順位は、（１）ストリート、（２）ＩＸ
Ｐ、（３）ＨＩＡ、および（４）ＨＵＢ１からのリクエ
ストである。優先順位不能化デジグネータ６６４は、一
旦優先順位エンコーダが活性になれば設定される。この
優先順位不能化デジグネータ６６４の主な目的は、他の
リクエストが存在すれば同じ時間フレーム内にスナップ
されるすべてのリクエストがサービスされるまでそれら
の他のリクエストが優先順位エンコーダ６５８の外に保
持されるように比較論理６５２を不能化することであ
る。
【００６９】Ｒ−フラグデジグネータ６６２は、パケッ
トのヘッダのビット１が可能化されると設定される。Ｒ
−フラグデジグネータは、優先順位不能化デジグネータ
６６４に供給し、いつ優先順位が別の再スナップのため
に開放されるかまたはＰＲＩＯＲＩＴＹＨＯＬＤレジス
タにあるリクエスタをサービスするかを決定する。Ｒ−
フラグはパケットのヘッダにのみ存在する。したがっ
て、パケットが多数の転送の長さであり得るため、Ｒ−
フラグのＳＥＬ６７２への制御は、第１の転送の間にヘ
ッダからＲ−フラグを選択し、その後通常のパケットデ
ータに戻すように切換えるだけである。
トのヘッダのビット１が可能化されると設定される。Ｒ
−フラグデジグネータは、優先順位不能化デジグネータ
６６４に供給し、いつ優先順位が別の再スナップのため
に開放されるかまたはＰＲＩＯＲＩＴＹＨＯＬＤレジス
タにあるリクエスタをサービスするかを決定する。Ｒ−
フラグはパケットのヘッダにのみ存在する。したがっ
て、パケットが多数の転送の長さであり得るため、Ｒ−
フラグのＳＥＬ６７２への制御は、第１の転送の間にヘ
ッダからＲ−フラグを選択し、その後通常のパケットデ
ータに戻すように切換えるだけである。
【００７０】優先順位エンコーダ６５８は、Ｒ−フラグ
がＳＥＬＥＣＴＯＲ６７２およびＳＥＬＥＣＴＯＲ Ｏ
ＵＴ６６８を介してＨＵＢを出ていくときにそのＲ−フ
ラグが設定されたままであるべきであるかまたはクリア
されるべきであるかを決定するＲ−フラグＳＥＬ６７０
を駆動する。４つまでのレジスタ（ストリート、ＩＸ
Ｐ、ＨＩＡ、および内部）がＳＥＬＥＣＴＯＲを介して
ＨＵＢを出ていくことができるため、ＳＥＬＥＣＴＯＲ
ＯＵＴ６６８が必要である。
がＳＥＬＥＣＴＯＲ６７２およびＳＥＬＥＣＴＯＲ Ｏ
ＵＴ６６８を介してＨＵＢを出ていくときにそのＲ−フ
ラグが設定されたままであるべきであるかまたはクリア
されるべきであるかを決定するＲ−フラグＳＥＬ６７０
を駆動する。４つまでのレジスタ（ストリート、ＩＸ
Ｐ、ＨＩＡ、および内部）がＳＥＬＥＣＴＯＲを介して
ＨＵＢを出ていくことができるため、ＳＥＬＥＣＴＯＲ
ＯＵＴ６６８が必要である。
【００７１】優先順位デコードレジスタ６６０は、優先
順位エンコーダ６５８の出力をラッチする。パケットの
伝送が終了すると、優先順位デコードレジスタ６６０は
すべての優先順位レジスタをクリアするために用いられ
る。
順位エンコーダ６５８の出力をラッチする。パケットの
伝送が終了すると、優先順位デコードレジスタ６６０は
すべての優先順位レジスタをクリアするために用いられ
る。
【００７２】図１７〜２２は、ＨＵＢエレメントに関す
る１組の機能ブロック図である。上で議論したように、
ＨＵＢ０エレメントは５つのインタフェース、すなわち
（１）ＩＸＰ、（２）ＨＩＡ、（３）ＵＰストリート、
（４）ＤＯＷＮストリート、および（５）クロスオーバ
ーまたは内部インタフェースを含む。これらの５つのイ
ンタフェースは、図１８〜２２においてそれぞれＰ１、
Ｐ２、ＵＰ、ＤＯＷＮおよびＰ３として示される線によ
って表わされる。これらのインタフェースの各々はイン
タフェース（Ｉ／Ｆ）ブロックに結合される。Ｉ／Ｆブ
ロック５２２、５４８、５７２、５９８および６２２は
入力インタフェースブロックであり、Ｉ／Ｆブロック５
４６、５６８、５９２、６１６、および６４２は出力イ
ンタフェースブロックである。所与のインタフェース信
号に関する入力インタフェースブロックの入力と出力イ
ンタフェースブロックの出力とは結合され、かつそのイ
ンタフェース信号に結合される。たとえば、Ｉ／Ｆブロ
ック５２２の入力とＩ／Ｆブロック５４６の出力とは結
合され、かつＵＰストリートに接続される。同様に、Ｉ
／Ｆブロック５４８の入力とＩ／Ｆブロック５６８の出
力とは結合され、ＤＮストリートに接続される。同じこ
とが、Ｐ１、Ｐ２、およびＰ３のインタフェースブロッ
クに関しても当てはまる。
る１組の機能ブロック図である。上で議論したように、
ＨＵＢ０エレメントは５つのインタフェース、すなわち
（１）ＩＸＰ、（２）ＨＩＡ、（３）ＵＰストリート、
（４）ＤＯＷＮストリート、および（５）クロスオーバ
ーまたは内部インタフェースを含む。これらの５つのイ
ンタフェースは、図１８〜２２においてそれぞれＰ１、
Ｐ２、ＵＰ、ＤＯＷＮおよびＰ３として示される線によ
って表わされる。これらのインタフェースの各々はイン
タフェース（Ｉ／Ｆ）ブロックに結合される。Ｉ／Ｆブ
ロック５２２、５４８、５７２、５９８および６２２は
入力インタフェースブロックであり、Ｉ／Ｆブロック５
４６、５６８、５９２、６１６、および６４２は出力イ
ンタフェースブロックである。所与のインタフェース信
号に関する入力インタフェースブロックの入力と出力イ
ンタフェースブロックの出力とは結合され、かつそのイ
ンタフェース信号に結合される。たとえば、Ｉ／Ｆブロ
ック５２２の入力とＩ／Ｆブロック５４６の出力とは結
合され、かつＵＰストリートに接続される。同様に、Ｉ
／Ｆブロック５４８の入力とＩ／Ｆブロック５６８の出
力とは結合され、ＤＮストリートに接続される。同じこ
とが、Ｐ１、Ｐ２、およびＰ３のインタフェースブロッ
クに関しても当てはまる。
【００７３】図１８は、ＨＵＢエレメント内のＵＰスト
リートデコード回路の機能図である。Ｉ／Ｆ５２２は、
ＲＡＭ５２４、ＳＥＬ５３２、およびＰＡＲＣＨＫ５２
８に結合される。Ｉ／Ｆ５２２は入力信号をＵＰストリ
ートからＨＵＢ回路に与える。ＲＡＭ５２４は、ＵＰイ
ンタフェース５２２を介して受取られるパケットをスト
アする。ＰＡＲＣＨＫ５２８は、Ｉ／Ｆ５２２からの入
来データにパリティチェックを行ない、エラーが検出さ
れると、ＰＡＲＥＲＲ５３０がパリティエラーを発行す
る。ＳＥＬ５３２は、ＲＡＭ５２４、Ｉ／Ｆ５２２、Ｃ
ＴＲＬ５２６、およびＳＥＬ５４４のＵＰ入力ポートに
結合される。ＳＥＬ５３２は、ＣＴＲＬ５２６から受取
った値に依存して、ＲＡＭ５２４からのリクエストかま
たはＩ／Ｆ５２２からの直接のリクエストのいずれかを
選択する。ＣＴＲＬ５２６は、ＳＥＬ５３２の出力、Ｓ
ＥＬ５７６の出力、ＳＥＬ６０２の出力およびＳＥＬ６
２６の出力の信号の値に基づいてどのリクエストを選択
するべきであるかを決定する。ＳＥＬ５３２の出力はま
た、チェックサム検出器５３４、偶数／奇数検出器５３
６およびスタック・エクステンド検出器５３８に結合さ
れる。チェックサム検出器５３４は、最初にリクエスト
の２番めのヘッダがロードされるレジスタを含む。最初
のデータワードはこのチェックサムレジスタでＸＯＲ処
理され、その結果がチェックサムレジスタに置かれる。
この動作は、ＥＸＴＥＮＤラインが不活性になるまで続
く。一旦ＥＸＴＥＮＤラインが不活性になると、ＨＵＢ
はチェックサムワードを受取り、このワードがチェック
サムレジスタの内容と比較される。チェックサムワード
とチェックサムレジスタとが匹敵しなければ、「チェッ
クサムエラー」フラグが設定される。偶数／奇数検出器
５３６は、偶数のサイクルの間ＥＸＴＥＮＤラインが確
実に活性であったかどうかを検査する。もしそうでなけ
れば、エラーフラグが設定される。スタック・エクステ
ンド検出器５３８は、ＥＸＴＥＮＤラインが９４を上回
るサイクルの間活性モードであったかどうかを判定す
る。もしそうであれば、エラーフラグが設定される。Ｓ
ＥＬ５４４は、４つの信号からＵＰストリートに置かれ
るべき１つを選択する。ＳＥＬ５４４はＩ／Ｆ５４６に
結合され、さらに、以下の４つの入力信号、すなわち
（１）ＳＥＬ５３２の出力、（２）ＳＥＬ５７６の出
力、（３）ＳＥＬ６０２の出力、および（４）ＳＥＬ６
２６の出力に結合される。ＰＲＩ５４２は、ＳＥＬ５４
４のセレクトラインに結合される。ＰＲＩ５４２は、４
つの信号のうちのどれに優先順位があるかを決定する。
ＰＲＩ５４２の入力は、ＣＯＭＰＡＲＥ５４０に結合さ
れる。ＣＯＭＰＡＲＥ５４０は、以下に示す４つの信
号、すなわち（１）ＳＥＬ５３２の出力、（２）ＳＥＬ
５７６の出力、（３）ＳＥＬ６０２の出力、および
（４）ＳＥＬ６２６の出力からのある制御ビットをサン
プリングしかつ比較する。その後、ＣＯＭＰＡＲＥ５４
０はその結果をＰＲＩ５４２に与える。
リートデコード回路の機能図である。Ｉ／Ｆ５２２は、
ＲＡＭ５２４、ＳＥＬ５３２、およびＰＡＲＣＨＫ５２
８に結合される。Ｉ／Ｆ５２２は入力信号をＵＰストリ
ートからＨＵＢ回路に与える。ＲＡＭ５２４は、ＵＰイ
ンタフェース５２２を介して受取られるパケットをスト
アする。ＰＡＲＣＨＫ５２８は、Ｉ／Ｆ５２２からの入
来データにパリティチェックを行ない、エラーが検出さ
れると、ＰＡＲＥＲＲ５３０がパリティエラーを発行す
る。ＳＥＬ５３２は、ＲＡＭ５２４、Ｉ／Ｆ５２２、Ｃ
ＴＲＬ５２６、およびＳＥＬ５４４のＵＰ入力ポートに
結合される。ＳＥＬ５３２は、ＣＴＲＬ５２６から受取
った値に依存して、ＲＡＭ５２４からのリクエストかま
たはＩ／Ｆ５２２からの直接のリクエストのいずれかを
選択する。ＣＴＲＬ５２６は、ＳＥＬ５３２の出力、Ｓ
ＥＬ５７６の出力、ＳＥＬ６０２の出力およびＳＥＬ６
２６の出力の信号の値に基づいてどのリクエストを選択
するべきであるかを決定する。ＳＥＬ５３２の出力はま
た、チェックサム検出器５３４、偶数／奇数検出器５３
６およびスタック・エクステンド検出器５３８に結合さ
れる。チェックサム検出器５３４は、最初にリクエスト
の２番めのヘッダがロードされるレジスタを含む。最初
のデータワードはこのチェックサムレジスタでＸＯＲ処
理され、その結果がチェックサムレジスタに置かれる。
この動作は、ＥＸＴＥＮＤラインが不活性になるまで続
く。一旦ＥＸＴＥＮＤラインが不活性になると、ＨＵＢ
はチェックサムワードを受取り、このワードがチェック
サムレジスタの内容と比較される。チェックサムワード
とチェックサムレジスタとが匹敵しなければ、「チェッ
クサムエラー」フラグが設定される。偶数／奇数検出器
５３６は、偶数のサイクルの間ＥＸＴＥＮＤラインが確
実に活性であったかどうかを検査する。もしそうでなけ
れば、エラーフラグが設定される。スタック・エクステ
ンド検出器５３８は、ＥＸＴＥＮＤラインが９４を上回
るサイクルの間活性モードであったかどうかを判定す
る。もしそうであれば、エラーフラグが設定される。Ｓ
ＥＬ５４４は、４つの信号からＵＰストリートに置かれ
るべき１つを選択する。ＳＥＬ５４４はＩ／Ｆ５４６に
結合され、さらに、以下の４つの入力信号、すなわち
（１）ＳＥＬ５３２の出力、（２）ＳＥＬ５７６の出
力、（３）ＳＥＬ６０２の出力、および（４）ＳＥＬ６
２６の出力に結合される。ＰＲＩ５４２は、ＳＥＬ５４
４のセレクトラインに結合される。ＰＲＩ５４２は、４
つの信号のうちのどれに優先順位があるかを決定する。
ＰＲＩ５４２の入力は、ＣＯＭＰＡＲＥ５４０に結合さ
れる。ＣＯＭＰＡＲＥ５４０は、以下に示す４つの信
号、すなわち（１）ＳＥＬ５３２の出力、（２）ＳＥＬ
５７６の出力、（３）ＳＥＬ６０２の出力、および
（４）ＳＥＬ６２６の出力からのある制御ビットをサン
プリングしかつ比較する。その後、ＣＯＭＰＡＲＥ５４
０はその結果をＰＲＩ５４２に与える。
【００７４】図１９は、ＨＵＢエレメント内のＤＯＷＮ
ストリートデコード回路の機能図である。Ｉ／Ｆブロッ
ク５４８は、ＲＡＭ５５０、ＳＥＬ５５２、およびＰＡ
ＲＣＨＫ５５８に結合される。Ｉ／Ｆ５４８は、ＤＯＷ
ＮストリートからＨＵＢ回路に入力信号を与える。ＲＡ
Ｍ５５０は、ＤＯＷＮストリートインタフェース５４８
を介して受取られるパケットをストアする。ＰＡＲＣＨ
Ｋ５５８は、Ｉ／Ｆ５４８からの入来データにパリティ
チェックを行なう。エラーが検出されると、ＰＡＲＥＲ
Ｒ５５６がパリティエラーを発行する。ＳＥＬ５５２
は、ＲＡＭ５５０、Ｉ／Ｆ５４８、ＣＴＲＬ５５４、お
よびＳＥＬ５６６のＤＯＷＮ入力ポートに結合される。
ＳＥＬ５５２は、ＣＴＲＬ５５４から受取った値に依存
して、ＲＡＭ５５０からのリクエストかまたはＩ／Ｆ５
４８からの直接のリクエストのいずれかを選択する。Ｃ
ＴＲＬ５５４は、ＳＥＬ５５２の出力、ＳＥＬ５７６の
出力、ＳＥＬ６０２の出力およびＳＥＬ６２６の出力と
いう信号の値に基づいてどのリクエストを選択するかを
決定する。ＳＥＬ５５２の出力はまた、チェックサム検
出器５６０、偶数／奇数検出器５６２、およびスタック
・エクステンド検出器５６４に結合される。チェックサ
ム検出器５６０は、最初にリクエストの２番めのヘッダ
がロードされるレジスタを含む。最初のデータワード
は、このチェックサムレジスタでＸＯＲ処理され、その
結果はチェックサムレジスタに置かれる。この動作は、
ＥＸＴＥＮＤラインが不活性になるまで続く。一旦ＥＸ
ＴＥＮＤラインが不活性になると、ＨＵＢはチェックサ
ムワードを受取り、このワードはチェックサムレジスタ
の内容と比較される。チェックサムワードとチェックサ
ムレジスタとが匹敵しなければ、「チェックサムエラ
ー」フラグが設定される。偶数／奇数検出器５６２は、
ＥＸＴＥＮＤラインが偶数のサイクルの間確実に活性で
あったかどうかを検査する。もしそうでなければ、エラ
ーフラグが設定される。スタック・エクステンド検出器
５６４は、ＥＸＴＥＮＤラインが９４を上回るサイクル
の間活性モードであったかどうかを判定する。もしそう
であれば、エラーフラグが設定される。ＳＥＬ５６６
は、４つの信号からＤＯＷＮストリートに配置されるべ
き１つを選択する。ＳＥＬ５６６は、Ｉ／Ｆ５６８に結
合され、さらに、以下に示す４つの入力信号、すなわち
（１）ＳＥＬ５５２の出力、（２）ＳＥＬ５７６の出
力、（３）ＳＥＬ６０２の出力、および（４）ＳＥＬ６
２６の出力に結合される。ＰＲＩ５７０は、ＳＥＬ５６
６のセレクトラインに結合される。ＰＲＩ５７０は、４
つの信号のうちのどれに優先順位があるかを決定する。
ＰＲＩ５７０の入力は、ＣＯＭＰＡＲＥ５６８に結合さ
れる。ＣＯＭＰＡＲＥ５６８は、以下に示す４つの信
号、すなわち（１）ＳＥＬ５５２の出力、（２）ＳＥＬ
５７６の出力、（３）ＳＥＬ６０２の出力、および
（４）ＳＥＬ６２６の出力からのある制御ビットをサン
プリングしかつ比較する。ＣＯＭＰＡＲＥ５６８はその
後その結果をＰＲＩ５７０に与える。
ストリートデコード回路の機能図である。Ｉ／Ｆブロッ
ク５４８は、ＲＡＭ５５０、ＳＥＬ５５２、およびＰＡ
ＲＣＨＫ５５８に結合される。Ｉ／Ｆ５４８は、ＤＯＷ
ＮストリートからＨＵＢ回路に入力信号を与える。ＲＡ
Ｍ５５０は、ＤＯＷＮストリートインタフェース５４８
を介して受取られるパケットをストアする。ＰＡＲＣＨ
Ｋ５５８は、Ｉ／Ｆ５４８からの入来データにパリティ
チェックを行なう。エラーが検出されると、ＰＡＲＥＲ
Ｒ５５６がパリティエラーを発行する。ＳＥＬ５５２
は、ＲＡＭ５５０、Ｉ／Ｆ５４８、ＣＴＲＬ５５４、お
よびＳＥＬ５６６のＤＯＷＮ入力ポートに結合される。
ＳＥＬ５５２は、ＣＴＲＬ５５４から受取った値に依存
して、ＲＡＭ５５０からのリクエストかまたはＩ／Ｆ５
４８からの直接のリクエストのいずれかを選択する。Ｃ
ＴＲＬ５５４は、ＳＥＬ５５２の出力、ＳＥＬ５７６の
出力、ＳＥＬ６０２の出力およびＳＥＬ６２６の出力と
いう信号の値に基づいてどのリクエストを選択するかを
決定する。ＳＥＬ５５２の出力はまた、チェックサム検
出器５６０、偶数／奇数検出器５６２、およびスタック
・エクステンド検出器５６４に結合される。チェックサ
ム検出器５６０は、最初にリクエストの２番めのヘッダ
がロードされるレジスタを含む。最初のデータワード
は、このチェックサムレジスタでＸＯＲ処理され、その
結果はチェックサムレジスタに置かれる。この動作は、
ＥＸＴＥＮＤラインが不活性になるまで続く。一旦ＥＸ
ＴＥＮＤラインが不活性になると、ＨＵＢはチェックサ
ムワードを受取り、このワードはチェックサムレジスタ
の内容と比較される。チェックサムワードとチェックサ
ムレジスタとが匹敵しなければ、「チェックサムエラ
ー」フラグが設定される。偶数／奇数検出器５６２は、
ＥＸＴＥＮＤラインが偶数のサイクルの間確実に活性で
あったかどうかを検査する。もしそうでなければ、エラ
ーフラグが設定される。スタック・エクステンド検出器
５６４は、ＥＸＴＥＮＤラインが９４を上回るサイクル
の間活性モードであったかどうかを判定する。もしそう
であれば、エラーフラグが設定される。ＳＥＬ５６６
は、４つの信号からＤＯＷＮストリートに配置されるべ
き１つを選択する。ＳＥＬ５６６は、Ｉ／Ｆ５６８に結
合され、さらに、以下に示す４つの入力信号、すなわち
（１）ＳＥＬ５５２の出力、（２）ＳＥＬ５７６の出
力、（３）ＳＥＬ６０２の出力、および（４）ＳＥＬ６
２６の出力に結合される。ＰＲＩ５７０は、ＳＥＬ５６
６のセレクトラインに結合される。ＰＲＩ５７０は、４
つの信号のうちのどれに優先順位があるかを決定する。
ＰＲＩ５７０の入力は、ＣＯＭＰＡＲＥ５６８に結合さ
れる。ＣＯＭＰＡＲＥ５６８は、以下に示す４つの信
号、すなわち（１）ＳＥＬ５５２の出力、（２）ＳＥＬ
５７６の出力、（３）ＳＥＬ６０２の出力、および
（４）ＳＥＬ６２６の出力からのある制御ビットをサン
プリングしかつ比較する。ＣＯＭＰＡＲＥ５６８はその
後その結果をＰＲＩ５７０に与える。
【００７５】図２０は、ＨＵＢエレメント内のポート−
１（Ｐ１）デコード回路の機能図である。Ｉ／Ｆブロッ
ク５７２は、ＲＡＭ５７４、ＳＥＬ５７６、およびＰＡ
ＲＣＨＫ５８０に結合される。Ｉ／Ｆ５７２は、Ｐ１ポ
ートからＨＵＢ回路に入力信号を与える。ＲＡＭ５７４
は、Ｐ１インタフェース５７２を介して受取られるパケ
ットをストアする。ＰＡＲＣＨＫ５８０は、Ｉ／Ｆ５７
２からの入来データにパリティチェックを行ない、エラ
ーが検出されれば、ＰＡＲＥＲＲ５８２がパリティエラ
ーを発行する。ＳＥＬ５７６は、ＲＡＭ５７４、Ｉ／Ｆ
５７２、およびＣＴＲＬ５７８に結合される。ＳＥＬ５
７６は、ＣＴＲＬ５７８から受取った値に依存して、Ｒ
ＡＭ５７４からのリクエストかまたはＩ／Ｆ５７２から
の直接のリクエストのいずれかを選択する。ＣＴＲＬ５
７８は、ＳＥＬ５３２の出力、ＳＥＬ５５２の出力、Ｓ
ＥＬ６０２の出力およびＳＥＬ６２６の出力という信号
の値に基づいてどのリクエストのいずれかを選択するか
を決定する。ＳＥＬ５７６の出力はまた、チェックサム
検出器５８４、偶数／奇数検出器５８６、およびスタッ
ク・エクステンド検出器５８８に結合される。チェック
サム検出器５８４は、最初にリクエストの２番目のヘッ
ダがロードされるレジスタを含む。最初のデータワード
は、このチェックサムレジスタでＸＯＲ処理され、その
結果がチェックサムレジスタに置かれる。この動作は、
ＥＸＴＥＮＤラインが不活性になるまで続く。一旦ＥＸ
ＴＥＮＤラインが不活性になると、ＨＵＢはチェックサ
ムワードを受取り、このワードはチェックサムレジスタ
の内容と比較される。チェックサムワードおよびチェッ
クサムレジスタが匹敵しなければ、「チェックサムエラ
ー」フラグが設定される。偶数／奇数検出器５８６は、
偶数のサイクルの間ＥＸＴＥＮＤラインが確実に活性で
あったかどうかを検査する。もしそうでなければ、エラ
ーフラグが設定される。スタック・エクステンド検出器
５８８はＥＸＴＥＮＤラインが９４を上回るサイクルの
間活性モードであったかどうかを判定する。もしそうで
あれば、エラーフラグが設定される。ＳＥＬ５９０は、
４つの信号からＰ１インタフェースに置かれるべき１つ
を選択するＳＥＬ５９０はＩ／Ｆ５９２に結合され、さ
らに、以下に示す４つの入力信号、すなわち（１）ＳＥ
Ｌ５３２の出力、（２）ＳＥＬ５５２の出力、（３）Ｓ
ＥＬ６０２の出力、および（４）ＳＥＬ６２６の出力に
結合される。ＰＲＩ５９６は、ＳＥＬ５９０のセレクト
ラインに結合される。ＰＲＩ５９６は、４つの信号のう
ちのどれに優先順位があるかを決定する。ＰＲＩ５９６
の入力は、ＣＯＭＰＡＲＥ５９４に結合される。ＣＯＭ
ＰＡＲＥ５９４は、以下に示す４つの信号、すなわち
（１）ＳＥＬ５３２の出力、（２）ＳＥＬ５５２の出
力、（３）ＳＥＬ６０２の出力、および（４）ＳＥＬ６
２６の出力からのある制御ビットをサンプリングしかつ
比較する。ＣＯＭＰＡＲＥ５９４はその後その結果をＰ
ＲＩ５９６に与える。
１（Ｐ１）デコード回路の機能図である。Ｉ／Ｆブロッ
ク５７２は、ＲＡＭ５７４、ＳＥＬ５７６、およびＰＡ
ＲＣＨＫ５８０に結合される。Ｉ／Ｆ５７２は、Ｐ１ポ
ートからＨＵＢ回路に入力信号を与える。ＲＡＭ５７４
は、Ｐ１インタフェース５７２を介して受取られるパケ
ットをストアする。ＰＡＲＣＨＫ５８０は、Ｉ／Ｆ５７
２からの入来データにパリティチェックを行ない、エラ
ーが検出されれば、ＰＡＲＥＲＲ５８２がパリティエラ
ーを発行する。ＳＥＬ５７６は、ＲＡＭ５７４、Ｉ／Ｆ
５７２、およびＣＴＲＬ５７８に結合される。ＳＥＬ５
７６は、ＣＴＲＬ５７８から受取った値に依存して、Ｒ
ＡＭ５７４からのリクエストかまたはＩ／Ｆ５７２から
の直接のリクエストのいずれかを選択する。ＣＴＲＬ５
７８は、ＳＥＬ５３２の出力、ＳＥＬ５５２の出力、Ｓ
ＥＬ６０２の出力およびＳＥＬ６２６の出力という信号
の値に基づいてどのリクエストのいずれかを選択するか
を決定する。ＳＥＬ５７６の出力はまた、チェックサム
検出器５８４、偶数／奇数検出器５８６、およびスタッ
ク・エクステンド検出器５８８に結合される。チェック
サム検出器５８４は、最初にリクエストの２番目のヘッ
ダがロードされるレジスタを含む。最初のデータワード
は、このチェックサムレジスタでＸＯＲ処理され、その
結果がチェックサムレジスタに置かれる。この動作は、
ＥＸＴＥＮＤラインが不活性になるまで続く。一旦ＥＸ
ＴＥＮＤラインが不活性になると、ＨＵＢはチェックサ
ムワードを受取り、このワードはチェックサムレジスタ
の内容と比較される。チェックサムワードおよびチェッ
クサムレジスタが匹敵しなければ、「チェックサムエラ
ー」フラグが設定される。偶数／奇数検出器５８６は、
偶数のサイクルの間ＥＸＴＥＮＤラインが確実に活性で
あったかどうかを検査する。もしそうでなければ、エラ
ーフラグが設定される。スタック・エクステンド検出器
５８８はＥＸＴＥＮＤラインが９４を上回るサイクルの
間活性モードであったかどうかを判定する。もしそうで
あれば、エラーフラグが設定される。ＳＥＬ５９０は、
４つの信号からＰ１インタフェースに置かれるべき１つ
を選択するＳＥＬ５９０はＩ／Ｆ５９２に結合され、さ
らに、以下に示す４つの入力信号、すなわち（１）ＳＥ
Ｌ５３２の出力、（２）ＳＥＬ５５２の出力、（３）Ｓ
ＥＬ６０２の出力、および（４）ＳＥＬ６２６の出力に
結合される。ＰＲＩ５９６は、ＳＥＬ５９０のセレクト
ラインに結合される。ＰＲＩ５９６は、４つの信号のう
ちのどれに優先順位があるかを決定する。ＰＲＩ５９６
の入力は、ＣＯＭＰＡＲＥ５９４に結合される。ＣＯＭ
ＰＡＲＥ５９４は、以下に示す４つの信号、すなわち
（１）ＳＥＬ５３２の出力、（２）ＳＥＬ５５２の出
力、（３）ＳＥＬ６０２の出力、および（４）ＳＥＬ６
２６の出力からのある制御ビットをサンプリングしかつ
比較する。ＣＯＭＰＡＲＥ５９４はその後その結果をＰ
ＲＩ５９６に与える。
【００７６】図２１は、ＨＵＢエレメント内のポート−
２（Ｐ２）デコード回路の機能図である。Ｉ／Ｆブロッ
ク５９８は、ＲＡＭ６００、ＳＥＬ６０２、およびＰＡ
ＲＣＨＫ６０６に結合される。Ｉ／Ｆ５９８は、Ｐ２イ
ンタフェースからＨＵＢ回路に入力信号を与える。ＲＡ
Ｍ６００は、Ｐ２インタフェース５９８を介して受取ら
れるパケットをストアする。ＰＡＲＣＨＫ６０６は、Ｉ
／Ｆ５９８からの入来データにパリティチェックを行な
い、もしエラーが検出されれば、ＰＡＲＥＲＲ６０８が
パリティエラーを発行する。ＳＥＬ６０２は、ＲＡＭ６
００、Ｉ／Ｆ５９８、およびＣＴＲＬ６０４に結合され
る。ＳＥＬ６０２は、ＣＴＲＬ６０４から受取った値に
依存して、ＲＡＭ６００からのリクエストかまたはＩ／
Ｆ５９８からの直接のリクエストのいずれかを選択す
る。ＣＴＲＬ６０４は、ＳＥＬ５３２の出力、ＳＥＬ５
５２の出力、ＳＥＬ５７６の出力およびＳＥＬ６２６の
出力という信号の値に基づいてどのリクエストを選択す
るかを決定する。ＳＥＬ６０２の出力はまた、チェック
サム検出器６０８、偶数／奇数検出器６１０、およびス
タック・エクステンド検出器６１２に結合される。チェ
ックサム検出器６０８は、最初にリクエストの２番めの
ヘッダがロードされるレジスタを含む。最初のデータワ
ードはこのチェックサムレジスタでＸＯＲ処理され、そ
の結果はチェックサムレジスタに置かれる。この動作
は、ＥＸＴＥＮＤラインが不活性になるまで続く。一旦
ＥＸＴＥＮＤラインが不活性になると、ＨＵＢはチェッ
クサムワードを受取り、このワードはチェックサムレジ
スタの内容と比較される。チェックサムワードおよびチ
ェックサムレジスタが匹敵しなければ、チェックサムエ
ラーフラグが設定される。偶数／奇数検出器６１０は、
ＥＸＴＥＮＤラインが偶数のサイクルの間確実に活性で
あったかどうかを検査する。もしそうでなければ、エラ
ーフラグが設定される。スタック・エクステンド検出器
６１２は、ＥＸＴＥＮＤラインが９４を上回るサイクル
の間活性モードであったかどうかを判定する。もしそう
であれば、エラーフラグが設定される。ＳＥＬ６１４
は、４つの信号からＰ２インタフェースに置かれるべき
１つを選択する。ＳＥＬ６１４はＩ／Ｆ６１６に結合さ
れ、さらに、以下に示す４つの入力信号、すなわち
（１）ＳＥＬ５３２の出力、（２）ＳＥＬ５５２の出
力、（３）ＳＥＬ５７６の出力、および（４）ＳＥＬ６
２６の出力に結合される。ＰＲＩ６２０は、ＳＥＬ６１
４のセレクトラインに結合される。ＰＲＩ６２０は、４
つの信号のうちのどれに優先順位があるかを決定する。
ＰＲＩ６２０の入力は、ＣＯＭＰＡＲＥ６１８に結合さ
れる。ＣＯＭＰＡＲＥ６１８は、以下に示す４つの信
号、すなわち（１）ＳＥＬ５３２の出力、（２）ＳＥＬ
５５２の出力、（３）ＳＥＬ５７６の出力、および
（４）ＳＥＬ６２６の出力からのある制御ビットをサン
プリングしかつ比較する。ＣＯＭＰＡＲＥ６１８はその
後その結果をＰＲＩ６２０に与える。
２（Ｐ２）デコード回路の機能図である。Ｉ／Ｆブロッ
ク５９８は、ＲＡＭ６００、ＳＥＬ６０２、およびＰＡ
ＲＣＨＫ６０６に結合される。Ｉ／Ｆ５９８は、Ｐ２イ
ンタフェースからＨＵＢ回路に入力信号を与える。ＲＡ
Ｍ６００は、Ｐ２インタフェース５９８を介して受取ら
れるパケットをストアする。ＰＡＲＣＨＫ６０６は、Ｉ
／Ｆ５９８からの入来データにパリティチェックを行な
い、もしエラーが検出されれば、ＰＡＲＥＲＲ６０８が
パリティエラーを発行する。ＳＥＬ６０２は、ＲＡＭ６
００、Ｉ／Ｆ５９８、およびＣＴＲＬ６０４に結合され
る。ＳＥＬ６０２は、ＣＴＲＬ６０４から受取った値に
依存して、ＲＡＭ６００からのリクエストかまたはＩ／
Ｆ５９８からの直接のリクエストのいずれかを選択す
る。ＣＴＲＬ６０４は、ＳＥＬ５３２の出力、ＳＥＬ５
５２の出力、ＳＥＬ５７６の出力およびＳＥＬ６２６の
出力という信号の値に基づいてどのリクエストを選択す
るかを決定する。ＳＥＬ６０２の出力はまた、チェック
サム検出器６０８、偶数／奇数検出器６１０、およびス
タック・エクステンド検出器６１２に結合される。チェ
ックサム検出器６０８は、最初にリクエストの２番めの
ヘッダがロードされるレジスタを含む。最初のデータワ
ードはこのチェックサムレジスタでＸＯＲ処理され、そ
の結果はチェックサムレジスタに置かれる。この動作
は、ＥＸＴＥＮＤラインが不活性になるまで続く。一旦
ＥＸＴＥＮＤラインが不活性になると、ＨＵＢはチェッ
クサムワードを受取り、このワードはチェックサムレジ
スタの内容と比較される。チェックサムワードおよびチ
ェックサムレジスタが匹敵しなければ、チェックサムエ
ラーフラグが設定される。偶数／奇数検出器６１０は、
ＥＸＴＥＮＤラインが偶数のサイクルの間確実に活性で
あったかどうかを検査する。もしそうでなければ、エラ
ーフラグが設定される。スタック・エクステンド検出器
６１２は、ＥＸＴＥＮＤラインが９４を上回るサイクル
の間活性モードであったかどうかを判定する。もしそう
であれば、エラーフラグが設定される。ＳＥＬ６１４
は、４つの信号からＰ２インタフェースに置かれるべき
１つを選択する。ＳＥＬ６１４はＩ／Ｆ６１６に結合さ
れ、さらに、以下に示す４つの入力信号、すなわち
（１）ＳＥＬ５３２の出力、（２）ＳＥＬ５５２の出
力、（３）ＳＥＬ５７６の出力、および（４）ＳＥＬ６
２６の出力に結合される。ＰＲＩ６２０は、ＳＥＬ６１
４のセレクトラインに結合される。ＰＲＩ６２０は、４
つの信号のうちのどれに優先順位があるかを決定する。
ＰＲＩ６２０の入力は、ＣＯＭＰＡＲＥ６１８に結合さ
れる。ＣＯＭＰＡＲＥ６１８は、以下に示す４つの信
号、すなわち（１）ＳＥＬ５３２の出力、（２）ＳＥＬ
５５２の出力、（３）ＳＥＬ５７６の出力、および
（４）ＳＥＬ６２６の出力からのある制御ビットをサン
プリングしかつ比較する。ＣＯＭＰＡＲＥ６１８はその
後その結果をＰＲＩ６２０に与える。
【００７７】図２２は、ＨＵＢエレメント内のポート−
３（Ｐ３）デコード回路の機能図である。Ｉ／Ｆブロッ
ク６２２は、ＲＡＭ６２４、ＳＥＬ６２６およびＰＡＲ
ＣＨＫ６３０に結合される。Ｉ／Ｆ６２２は、Ｐ３イン
タフェースからＨＵＢ回路に入力信号を与える。ＲＡＭ
６２４は、Ｐ３インタフェース６２２を介して受取られ
るパケットをストアする。ＰＡＲＣＨＫ６３０は、Ｉ／
Ｆ６２２からの入来データにパリティチェックを行な
い、もしエラーが検出されれば、ＰＡＲＥＲＲ６３２が
パリティエラーを発行する。ＳＥＬ６２６は、ＲＡＭ６
２４、Ｉ／Ｆ６２２、およびＣＴＲＬ６２８に結合され
る。ＳＥＬ６２６は、ＣＴＲＬ６２８から受取った値に
依存して、ＲＡＭ６２４からのリクエストかまたはＩ／
Ｆ６２２からの直接のリクエストのいずれかを選択す
る。ＣＴＲＬ６２８は、ＳＥＬ５３２の出力、ＳＥＬ５
５２の出力、ＳＥＬ５７６の出力およびＳＥＬ６０２の
出力という信号の値に基づいてどのリクエストを選択す
るかを決定する。ＳＥＬ６２６の出力はまた、チェック
サム検出器６３４、偶数／奇数検出器６３６、およびス
タック・エクステンド検出器６３８に結合される。チェ
ックサム検出器６３４は、最初にリクエストの２番めの
ヘッダがロードされるレジスタを含む。最初のデータワ
ードはこのチェックサムレジスタでＸＯＲ処理され、そ
の結果はチェックサムレジスタに置かれる。この動作
は、ＥＸＴＥＮＤラインが不活性になるまで続く。一旦
ＥＸＴＥＮＤラインが不活性になると、ＨＵＢはチェッ
クサムワードを受取り、このワードはチェックサムレジ
スタの内容と比較される。チェックサムワードおよびチ
ェックサムレジスタが匹敵しなければ、「チェックサム
エラー」フラグが設定される。偶数／奇数検出器６３６
は、ＥＸＴＥＮＤラインが偶数のサイクルの間確実に活
性であったかどうかを検査する。もしそうでなければ、
エラーフラグが設定される。スタック・エクステンド検
出器６３８は、ＥＸＴＥＮＤラインが９４を上回るサイ
クルの間活性モードであったかどうかを判定する。もし
そうであれば、エラーフラグが設定される。ＳＥＬ６４
０は、４つの信号からＰ３インタフェースに置かれるべ
き１つ選択する。ＳＥＬ６４０はＩ／Ｆ６４２に結合さ
れ、さらに、以下の４つの入力信号、すなわち（１）Ｓ
ＥＬ５３２の出力、（２）ＳＥＬ５５２の出力、（３）
ＳＥＬ５７６の出力、および（４）ＳＥＬ６０２の出力
に結合される。ＰＲＩ６４６は、ＳＥＬ６４０のセレク
トラインに結合される。ＰＲＩ６４６は、４つの信号の
うちのどれに優先順位があるかを決定する。ＰＲＩ６４
６の入力は、ＣＯＭＰＡＲＥ６４４に結合される。ＣＯ
ＭＰＡＲＥ６４４は、以下の４つの信号、すなわち
（１）ＳＥＬ５３２の出力、（２）ＳＥＬ５５２の出
力、（３）ＳＥＬ５７６の出力、および（４）ＳＥＬ６
０２の出力からのある制御ビットをサンプリングしかつ
比較する。ＣＯＭＰＡＲＥ６４４はその後その結果をＰ
ＲＩ６４６に与える。
３（Ｐ３）デコード回路の機能図である。Ｉ／Ｆブロッ
ク６２２は、ＲＡＭ６２４、ＳＥＬ６２６およびＰＡＲ
ＣＨＫ６３０に結合される。Ｉ／Ｆ６２２は、Ｐ３イン
タフェースからＨＵＢ回路に入力信号を与える。ＲＡＭ
６２４は、Ｐ３インタフェース６２２を介して受取られ
るパケットをストアする。ＰＡＲＣＨＫ６３０は、Ｉ／
Ｆ６２２からの入来データにパリティチェックを行な
い、もしエラーが検出されれば、ＰＡＲＥＲＲ６３２が
パリティエラーを発行する。ＳＥＬ６２６は、ＲＡＭ６
２４、Ｉ／Ｆ６２２、およびＣＴＲＬ６２８に結合され
る。ＳＥＬ６２６は、ＣＴＲＬ６２８から受取った値に
依存して、ＲＡＭ６２４からのリクエストかまたはＩ／
Ｆ６２２からの直接のリクエストのいずれかを選択す
る。ＣＴＲＬ６２８は、ＳＥＬ５３２の出力、ＳＥＬ５
５２の出力、ＳＥＬ５７６の出力およびＳＥＬ６０２の
出力という信号の値に基づいてどのリクエストを選択す
るかを決定する。ＳＥＬ６２６の出力はまた、チェック
サム検出器６３４、偶数／奇数検出器６３６、およびス
タック・エクステンド検出器６３８に結合される。チェ
ックサム検出器６３４は、最初にリクエストの２番めの
ヘッダがロードされるレジスタを含む。最初のデータワ
ードはこのチェックサムレジスタでＸＯＲ処理され、そ
の結果はチェックサムレジスタに置かれる。この動作
は、ＥＸＴＥＮＤラインが不活性になるまで続く。一旦
ＥＸＴＥＮＤラインが不活性になると、ＨＵＢはチェッ
クサムワードを受取り、このワードはチェックサムレジ
スタの内容と比較される。チェックサムワードおよびチ
ェックサムレジスタが匹敵しなければ、「チェックサム
エラー」フラグが設定される。偶数／奇数検出器６３６
は、ＥＸＴＥＮＤラインが偶数のサイクルの間確実に活
性であったかどうかを検査する。もしそうでなければ、
エラーフラグが設定される。スタック・エクステンド検
出器６３８は、ＥＸＴＥＮＤラインが９４を上回るサイ
クルの間活性モードであったかどうかを判定する。もし
そうであれば、エラーフラグが設定される。ＳＥＬ６４
０は、４つの信号からＰ３インタフェースに置かれるべ
き１つ選択する。ＳＥＬ６４０はＩ／Ｆ６４２に結合さ
れ、さらに、以下の４つの入力信号、すなわち（１）Ｓ
ＥＬ５３２の出力、（２）ＳＥＬ５５２の出力、（３）
ＳＥＬ５７６の出力、および（４）ＳＥＬ６０２の出力
に結合される。ＰＲＩ６４６は、ＳＥＬ６４０のセレク
トラインに結合される。ＰＲＩ６４６は、４つの信号の
うちのどれに優先順位があるかを決定する。ＰＲＩ６４
６の入力は、ＣＯＭＰＡＲＥ６４４に結合される。ＣＯ
ＭＰＡＲＥ６４４は、以下の４つの信号、すなわち
（１）ＳＥＬ５３２の出力、（２）ＳＥＬ５５２の出
力、（３）ＳＥＬ５７６の出力、および（４）ＳＥＬ６
０２の出力からのある制御ビットをサンプリングしかつ
比較する。ＣＯＭＰＡＲＥ６４４はその後その結果をＰ
ＲＩ６４６に与える。
【００７８】図１８ないし図２２をまとめて参照するこ
とにより、ＨＵＢエレメントの好ましいモードは規定さ
れていない経路を含むことが認識されるであろう。ＨＵ
Ｂへの拡張入力がすべて拡張出力を有するわけではな
い。理論上では、すべての入力からすべての出力への論
理経路が存在し得るであろう。しかしながら、ＨＵＢの
好ましい実施例では、ある経路に制限が加えられ、した
がって、ＨＵＢ設計はこれらの場合のための論理を設け
ていない。すべてのＨＵＢ０に関して、以下の経路、す
なわち（１）それ自身に対するいかなるリクエスタ、お
よび（２）ＤＯＷＮストリートに向かおうとしているＵ
Ｐストリートのいかなるリクエスタ、またはＵＰストリ
ートに向かおうとしているＤＯＷＮストリートのいかな
るリクエスタは存在しない。すべてのＨＵＢ１に関し
て、以下の経路、すなわち（１）それ自身へのいかなる
リクエスタ、（２）ＨＵＢ０から内部インタフェースを
介してＨＵＢ１においてＵＰまたはＤＯＷＮストリート
に向かおうとしているリクエスタ、および（３）不揮発
性メモリにおける別のポートへのクロスオーバー経路を
介する不揮発性メモリリクエストは存在しない。
とにより、ＨＵＢエレメントの好ましいモードは規定さ
れていない経路を含むことが認識されるであろう。ＨＵ
Ｂへの拡張入力がすべて拡張出力を有するわけではな
い。理論上では、すべての入力からすべての出力への論
理経路が存在し得るであろう。しかしながら、ＨＵＢの
好ましい実施例では、ある経路に制限が加えられ、した
がって、ＨＵＢ設計はこれらの場合のための論理を設け
ていない。すべてのＨＵＢ０に関して、以下の経路、す
なわち（１）それ自身に対するいかなるリクエスタ、お
よび（２）ＤＯＷＮストリートに向かおうとしているＵ
Ｐストリートのいかなるリクエスタ、またはＵＰストリ
ートに向かおうとしているＤＯＷＮストリートのいかな
るリクエスタは存在しない。すべてのＨＵＢ１に関し
て、以下の経路、すなわち（１）それ自身へのいかなる
リクエスタ、（２）ＨＵＢ０から内部インタフェースを
介してＨＵＢ１においてＵＰまたはＤＯＷＮストリート
に向かおうとしているリクエスタ、および（３）不揮発
性メモリにおける別のポートへのクロスオーバー経路を
介する不揮発性メモリリクエストは存在しない。
【００７９】ＨＵＢ設計の好ましい実施例ではいくつか
の規定されていない経路があるが、本発明はこの好まし
い実施例の説明に制限されるのではなく、すべての入力
からすべての出力への論理経路を含むはずである。
の規定されていない経路があるが、本発明はこの好まし
い実施例の説明に制限されるのではなく、すべての入力
からすべての出力への論理経路を含むはずである。
【００８０】以上のように本発明の好ましい実施例を説
明したが、前掲の特許請求の範囲の範囲内で他の実施例
を作りかつ用いることができることが当業者によって容
易に認識されるであろう。
明したが、前掲の特許請求の範囲の範囲内で他の実施例
を作りかつ用いることができることが当業者によって容
易に認識されるであろう。
【図１】拡張プロセッサコンプレックス（ＸＰＣ）のブ
ロック図である。
ロック図である。
【図２】アウトバウンドファイルキャッシュブロックを
示すブロック図である。
示すブロック図である。
【図３】アウトバウンドファイルキャッシュブロックの
相互接続を示すブロック図である。
相互接続を示すブロック図である。
【図４】システムインタフェースカードと不揮発性メモ
リとの間の相互接続を詳細に示すブロック図である。
リとの間の相互接続を詳細に示すブロック図である。
【図５】バックパネルブロックを詳細に示すブロック図
である。
である。
【図６】接続される４つのバックパネルブロックを詳細
に示すブロック図である。
に示すブロック図である。
【図７】システムインタフェースブロックに含まれる２
つのＨＵＢエレメントの好ましい構成を示すブロック図
である。
つのＨＵＢエレメントの好ましい構成を示すブロック図
である。
【図８】１つのキャビネットに関する好ましいＨＵＢ構
成を示すブロック図である。
成を示すブロック図である。
【図９】ＨＵＢ０およびＨＵＢ１エレメントに関する出
力優先順位機構を含む表を示す図である。
力優先順位機構を含む表を示す図である。
【図１０】ＨＵＢ制御フォーマットを規定する図であ
る。
る。
【図１１】ユニット識別フィールドを規定する図であ
る。
る。
【図１２】ＨＵＢエラー状態フォーマットを規定する図
である。
である。
【図１３】１つの最大長のパケットの伝送のための基本
的なインタフェースに関するタイミング図である。
的なインタフェースに関するタイミング図である。
【図１４】このシステムの自動再経路付け能力のうちの
１つを示すブロック図である。
１つを示すブロック図である。
【図１５】このシステムの自動再経路付け能力の基本的
な方法を説明するブロック図である。
な方法を説明するブロック図である。
【図１６】ＨＵＢストリート優先順位回路を示すブロッ
ク図である。
ク図である。
【図１７】図１８ないし図２２に示すＨＵＢエレメント
の機能ブロック図のレイアウトを示す図である。
の機能ブロック図のレイアウトを示す図である。
【図１８】ＨＵＢエレメントの機能ブロック図である。
【図１９】ＨＵＢエレメントに関する機能ブロック図で
ある。
ある。
【図２０】ＨＵＢエレメントに関する機能ブロック図で
ある。
ある。
【図２１】ＨＵＢエレメントに関する機能ブロック図で
ある。
ある。
【図２２】ＨＵＢエレメントに関する機能ブロック図で
ある。
ある。
３９０ ＨＩＡ ３９２ ＨＵＢ ３９６ ＳＩＣＴ ３９８ 不揮発性メモリ ４００ ＩＸＰ ４１６ ストリート ４１８ ストリート
───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 コンピュータアーキテクチャ内の障害を検出しかつそのまわりに再経路付けするための方法およ び複数のコンピュータインタフェースを複数のサポーティング装置インタフェースに結合するた めの装置
Claims (8)
- 【請求項１】 コンピュータアーキテクチャ内の障害を
検出しかつ前記障害のまわりに再経路付けするための方
法であって、 （ａ） 複数の入力ポートと複数の出力ポートとを有す
るＨＵＢエレメントへの入力リクエストを評価し、前記
複数の出力ポートのうちのどれがアクセスされるべきで
あるかを選択するステップと、 （ｂ） 選択された前記出力ポートに対応するＬＩＮＥ
ＡＶＡＩＬライン上の値を測定するステップと、 （ｃ） 前記ＬＩＮＥ ＡＶＡＩＬラインが活性である
と判定されれば前記選択された出力ポートに前記入力リ
クエストを送るステップと、 （ｄ） 予め定められた態様で、前記複数の出力ポート
の中から対応する活性なＬＩＮＥ ＡＶＡＩＬラインを
有する出力ポートを選択するステップと、 （ｅ） （ｃ）において選択された前記複数の出力ポー
トのうちの１つに前記入力リクエストを送るステップ
と、 （ｆ） 予め定められた時間の間、受取り手の装置によ
って肯定応答信号が戻されるのを待つステップと、 （ｇ） 前記予め定められた時間内に前記肯定応答が戻
されれば、前記入力リクエストデータの残りを送るステ
ップと、 （ｈ） 前記予め定められた時間内に前記肯定応答が戻
されなければ、（ｃ）〜（ｆ）のステップを実行するス
テップとを含む、方法。 - 【請求項２】 複数のコンピュータインタフェースを複
数のサポーティング装置インタフェースに結合するため
の装置であって、 （ａ） 前記複数のコンピュータインタフェースからの
複数の入力信号を処理し、かつ前記複数の入力信号を前
記複数のサポーティング装置インタフェースに送るため
の複数のＨＵＢエレメントと、 （ｂ） 前記複数のＨＵＢエレメントを結合し、さら
に、前記複数のコンピュータインタフェースと前記複数
のサポーティング装置インタフェースとを予め定められ
た態様で前記複数のＨＵＢエレメントに結合するための
複数のストリートエレメントと、 （ｃ） 前記複数のＨＵＢエレメント内に配置され、前
記複数のストリートエレメントのいずれかにおいて存在
する複数の予め定められたタイプの障害を検出するため
の複数の検出手段と、 （ｄ） 前記検出された障害を回避するように前記複数
のコンピュータインタフェースからの前記複数の入力信
号を前記複数のサポーティング装置インタフェースに自
動的に経路付けするための自動経路付け手段とを含む、
装置。 - 【請求項３】 複数の入力インタフェースを複数の出力
インタフェースに結合するための装置であって、 （ａ） 前記複数の入力インタフェースからの入力信号
を処理しかつ前記入力信号を前記複数の出力インタフェ
ースに送るための複数の電気素子と、 （ｂ） 前記複数の電気素子を結合し、さらに、前記複
数の入力インタフェースと前記複数の出力インタフェー
スとを予め定められた態様で前記複数の電気素子に結合
するための複数の導電経路と、 （ｃ） 前記複数の導電経路のいずれかにおいて存在す
る複数の予め定められたタイプの障害を検出するための
検出手段と、 （ｄ） 前記検出された障害が回避されるように、前記
複数の入力インタフェースからの前記入力信号を前記複
数の出力インタフェースに自動的に経路付けするための
自動経路付け手段とを含む、装置。 - 【請求項４】 前記検出手段は、前記複数の電気素子の
いずれかにおいて存在する複数の予め定められたタイプ
の障害を検出するための手段をさらに含む、請求項３に
記載の装置。 - 【請求項５】 前記検出手段は、前記複数のＨＵＢエレ
メントのいずれかにおいて存在する複数の予め定められ
たタイプの障害を検出するための手段をさらに含む、請
求項２に記載の装置。 - 【請求項６】 前記検出手段は、 （ａ） 前記複数のＨＵＢエレメントを結合し、さら
に、前記複数のコンピュータインタフェースと前記複数
のサポーティング装置インタフェースとを予め定められ
た態様で前記複数のＨＵＢエレメントに結合する複数の
ＬＩＮＥ ＡＶＡＩＬラインと、 （ｂ） 各々が複数の入力ポートおよび複数の出力ポー
トを有する前記複数のＨＵＢエレメントの各々の中にあ
り、前記ＨＵＢエレメントに接続されている前記複数の
ＬＩＮＥ ＡＶＡＩＬラインのうちの１つが不活性にな
るときを判定するための手段と、前記ＨＵＢエレメント
のどの出力ポートが前記不活性なＬＩＮＥ ＡＶＡＩＬ
ラインに対応するかを判定するためのさらなる手段と、 （ｃ） 前記ＨＵＢエレメントの複数の出力ポートのう
ちの１つを不能化するための手段とをさらに含み、前記
不能化された出力ポートは前記不活性なＬＩＮＥ ＡＶ
ＡＩＬラインに対応し、 （ｄ） 前記ＨＵＢエレメントの前記不能化された出力
ポートに向けられたデータを前記複数のＨＵＢ出力ポー
トのうちの別のポートに再経路付けするための手段をさ
らに含む、請求項２に記載の装置。 - 【請求項７】 前記検出手段は、 （ａ） 前記複数のＨＵＢエレメントを結合し、さら
に、前記複数のコンピュータインタフェースと前記複数
のサポーティング装置インタフェースとを予め定められ
た態様で前記複数のＨＵＢエレメントに結合する複数の
肯定応答ラインと、 （ｂ） 各々が複数の入力ポートおよび複数の出力ポー
トを有する前記複数のＨＵＢエレメントの各々の中にあ
り、前記ＨＵＢエレメントに接続されている前記複数の
肯定応答ラインのうちの１つが予め定められた時間内に
応答しないときを判定するための手段と、前記ＨＵＢエ
レメントのどの出力ポートが前記時間切れ肯定応答ライ
ンに対応するかを判定するためのさらなる手段と、 （ｃ） 前記ＨＵＢエレメントの複数の出力ポートのう
ちの１つを不能化するための手段とをさらに含み、前記
不能化された出力ポートは前記時間切れ肯定応答ライン
に対応し、 （ｄ） 前記ＨＵＢエレメントの前記不能化された出力
ポートに向けられたデータを前記複数のＨＵＢ出力ポー
トのうちの別のポートに再経路付けするための手段をさ
らに含む、請求項２に記載の装置。 - 【請求項８】 コンピュータアーキテクチャ内の障害を
検出しかつ前記障害のまわりに再経路付けするための方
法であって、 （ａ） 複数の入力ポートおよび複数の出力ポートを有
するＨＵＢエレメントへの入力リクエストを評価し、前
記複数の出力ポートのうちのどれがアクセスされるべき
であるかを選択するステップと、 （ｂ） 選択された前記出力ポートに対応するＡＶＡＩ
ＬＡＢＬＥライン上の値を測定するステップと、 （ｃ） 前記ＡＶＡＩＬＡＢＬＥラインが活性であると
判定されると、前記選択された出力ポートに前記入力リ
クエストを送るステップと、 （ｄ） 予め定められた態様で、前記複数の出力ポート
から対応する活性なＡＶＡＩＬＡＢＬＥラインを有する
出力ポートを選択するステップと、 （ｅ） 前記複数の出力ポートのうちでステップ（ｄ）
において選択された出力ポートに前記入力リクエストを
送るステップと、 （ｆ） 予め定められた時間の間、受取り手の装置によ
って肯定応答信号が戻されるのを待つステップと、 （ｇ） 前記予め定められた時間内に前記肯定応答が戻
されると、前記入力リクエストデータの残りを送ステッ
プと、 （ｈ） 前記予め定められた時間内に前記肯定応答が戻
されなければステップ（ｄ）〜（ｇ）を実行するステッ
プとを含む、方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/172,647 US5450578A (en) | 1993-12-23 | 1993-12-23 | Method and apparatus for automatically routing around faults within an interconnect system |
| US172647 | 1993-12-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07295848A true JPH07295848A (ja) | 1995-11-10 |
Family
ID=22628588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6320363A Pending JPH07295848A (ja) | 1993-12-23 | 1994-12-22 | コンピュータアーキテクチャ内の障害を検出しかつそのまわりに再経路付けするための方法および複数のコンピュータインタフェースを複数のサポーティング装置インタフェースに結合するための装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5450578A (ja) |
| JP (1) | JPH07295848A (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5701305A (en) * | 1994-05-04 | 1997-12-23 | Hewlett-Packard Company | Error recovery in a network having cascaded hubs |
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| US6032271A (en) * | 1996-06-05 | 2000-02-29 | Compaq Computer Corporation | Method and apparatus for identifying faulty devices in a computer system |
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| AU1340201A (en) * | 1999-10-21 | 2001-04-30 | Tellabs Operations, Inc. | Reverse notification tree for data networks |
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