JPH07287677A

JPH07287677A - 複数のコンピュータインタフェースを複数のサポーティング装置に結合するための装置およびその方法

Info

Publication number: JPH07287677A
Application number: JP6320311A
Authority: JP
Inventors: L Byers Larry; ラリー・エル・バイヤーズ; Donald W Mackenthun; ドナルド・ダブリュ・マッケンサン; Gregory B Wiedenman; グレゴリー・ビィ・ウィーデンマン; T Price Felis; フェリス・ティー・プライス
Original assignee: Unisys Corp
Current assignee: Unisys Corp
Priority date: 1993-12-23
Filing date: 1994-12-22
Publication date: 1995-10-31
Also published as: US5495589A

Abstract

(57)【要約】【目的】信頼性を向上しなおかつ冗長全体の高いコス
トを軽減するコンピュータアーキテクチャを提供する。【構成】ＨＵＢおよびストリートアーキテクチャは、
ストリートと呼ばれる複数の共通の共有バス（４１６、
４１８…）とＨＵＢと呼ばれる複数のスマートスイッチ
ングエレメント（３９２、３９４…）とを結合する。ス
トリートは、ＨＵＢエレメント間でデータを転送するた
めの双方向バスである。ＨＵＢエレメントは、データを
ストリート構造にわたって送ることができ、かつ、その
データを所望の行先に送る。さらに、ＨＵＢエレメント
は、優先順位のより高いデータが先に転送されることが
可能となる組込み式優先順位機構を有する。システム設
計者は、特定のコンピュータシステムの信頼性およびコ
ストを調整するためにＨＵＢエレメントの数を増やした
り減らしたりすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】本発明は一般に汎用プログラム内蔵式デ
ジタルコンピュータに関し、より特定的には、信頼性を
向上させるために、冗長データ経路を有する効率的なア
ーキテクチャに関する。

【０００２】

【先行技術の説明】デジタルデータ処理装置の設計にお
ける主な要素は信頼性である。信頼性を向上させるため
の１つの方法は、内部的に冗長な構成要素を用いること
である。モール（Moore ）他に発行された米国特許番号
第４，５５１，８１４号および第４，５５１，８１５号
は、内部的に冗長な個々の論理素子へのアプローチを開
示している。しかしながら、この方法では非常にコスト
がかかる。さらに、システムの信頼性は構成要素の全体
の信頼性以上のものに関係するため、最終的にはシステ
ムレベルでの信頼性をシステム設計として取組まなけれ
ばならない。

【０００３】システムレベルの信頼性の向上のためにか
なりの努力がなされてきた１つの分野は、電話交換網の
分野である。ロチト（Lotito）他に発行された米国特許
番号第４，６２５，０８１号は、大規模な近代的な電話
交換網を開示している。自動的に非閉塞的な構成に切換
える能力を幾分有する非閉塞パケット交換網は、ペイン
・III （Payne, III）に発行された米国特許番号第４，
６９６，０００号において議論されている。信頼性を向
上させるための電話データを再経路付けするための方法
および装置は、シェーファ（Sheafor ）他に発行された
米国特許番号第４，６４９，３８４号において提案され
ている。

【０００４】クリスチャンセン（Christiansen）他に発
行された米国特許番号第４，０７４，０７２号は、マル
チプロセッサの制御下で動作する交換網を示している。
高速パケット交換は、ターナー（Turner）に発行された
米国特許番号第４，４９１，９４５号および第４，４９
４，２３０号において議論されている。代替的なパケッ
ト交換システムは、ヘマディ（Hemmady ）他に発行され
た米国特許番号第４，８７２，１５９号およびリー（Le
a ）に発行された米国特許番号第４，６７９，１８６号
に示されている。向上された信頼性の測定は、リー（Le
a ）のアプローチにおいて冗長資源によって得られる。

【０００５】デジタルトーン分配はマグナソン（Magnus
son ）他に発行された米国特許番号第４，４８０，３３
０号によるネットワークによって得られ、カプラン（Ka
plan）に発行された米国特許番号第５，１６３，０８７
号は、自動番号識別を顧客データベースキーに変換する
ネットワークを示している。

【０００６】高速パケット交換網のためのアーキテクチ
ャは、ロエディガ（Roediger）に発行された米国特許番
号第４，８９９，３３３号において議論されている。代
替的な高速経路付け法は、レビザイ（Lebizay ）他に発
行された米国特許番号第５，０３８，３４３号に示され
ている。自己経路付けに対する別のアプローチは、イナ
ガワ（Inagawa ）他に発行された米国特許番号第４，８
６４，５５８号に示されている。バウム（Baum）他に発
行された米国特許番号第５，１６１，１５６号は、エラ
ー訂正および回復の能力を有する高速はパケット交換網
に対するアプローチを与えている。光学ネットワーク
は、アーサー（Arthurs ）他に発行された米国特許番号
第５，００５，１６７号において示されている。自己経
路付けパケット交換網は、ジョンソン・ジュニア（John
son, Jr.）他に発行された米国特許番号第４，８９９，
３３５号において議論されている。アッシュ（Ash ）他
に発行された米国特許番号第５，１３０，９８２号は、
完全に共有の通信網を開示している。

【０００７】データ処理システム内のデータ伝送に関連
する問題点は、データ処理に必要な速度がより高速にな
れば大きくなりやすい。一般のアーキテクチャ上のアプ
ローチは、資源を送ったり受取ったりするときのコスト
を制御するためにデジタルデータの伝送のために共通の
共有バスを用いている。ハレット（Hullett ）他に発行
された米国特許番号第５，０５１，７４２号は、バスア
ーキテクチャを用いるシステムのための待ち行列プロト
コルを開示している。ピカード（Picard）に発行された
米国特許番号第４，７９４，５９４号は、通信網内での
データブロックの転送のために共通バスを用いている。
バスアーキテクチャ内での通信に対するモジュール化さ
れたアプローチは、ストックン（Stokken ）に発行され
た米国特許番号第４，３６５，２９４号に示されてい
る。ロー（Row ）他に発行された米国特許番号第５，１
６３，１３１号は、共通の共有バスを用いるファイルサ
ーバアーキテクチャを示している。

【０００８】ワーグナー（Wagner）他に発行された米国
特許番号第４，６２１，３３９号のベクトルプロセッサ
は、単一命令複数データ（ＳＩＭＤ）アーキテクチャを
用いることにより並列処理を行なう。同様のベクトル処
理アーキテクチャは、コール（Call）他に発行された米
国特許番号第４，８９１，７５１号に示されている。

【０００９】バスは故障の際にいかなるすべてのシステ
ム内通信をも妨げてしまいやすい共有構成要素であるた
め、相互接続素子を効率的に用いながらバスアーキテク
チャを用いると信頼性の問題が生じる。バスアーキテク
チャ内で信頼性を向上するための１つのアプローチで
は、バスと直接相互作用する回路に関して特定の予防措
置を講じることが必要である。リード（Read）に発行さ
れた米国特許番号第４，５５６，９３９号は、ハイウェ
イと呼ばれる、バスと結合するためのインタフェース回
路を開示している。ハイウェイインタフェース内で冗長
を用いることにより、向上したバスの信頼性の測定が得
られる。

【００１０】信頼性の問題に対する代替的なアプローチ
は、バスアーキテクチャではなく二地点間アーキテクチ
ャを用いることによるものである。これは必要とされる
ハードウェアの量がより多いため非常にコストがかかり
やすい。したがって、そのような方法は、通信素子が物
理的に分離されているためどうしてもハードウェアを加
えることが必要とされ得る入力／出力転送のために主に
用いられる。ホーデル（Hodel ）他に発行された米国特
許番号第４，５６２，５３３号は、そのような入力／出
力伝送システムを示している。

【００１１】完全に共有の共通バスと二地点間のアプロ
ーチとの間の中間的な代替物は、カーベイ（Carvey）他
に発行された米国特許番号第５，０４１，９７１号に見
られ、これは、それによって伝送経路が選択され得るス
イッチングエレメントを用いてデータを経路付ける。複
数の独立した経路がいかなる２つのシステム素子間のデ
ータの転送のためにも構成され得るため、信頼性が向上
する。交換システムを確実に非閉塞的にするために、シ
ステム素子のいかなるすべての組合せの間でも同時に通
信ができるようにするのに十分な経路が設けられる。１
つにはこのアプローチにかかる非常に高いコストを低減
するために、同期直列伝送のみが行なわれる。これによ
り、システム内データ伝送のために大きいワード（すな
わち、３２ビット以上）の並列転送を用いるシステムに
比べて、効果的なバンドパスが減少する。

【００１２】

【発明の概要】本発明はシステムエレメント間の信頼性
の高い高速な並列通信を可能にするハブおよびストリー
トアーキテクチャを提供することによって、先行技術に
見られる不利な点を克服する。本発明は信頼性を向上
し、なおかつ、一連の共有バス（ストリートと呼ばれ
る）を、ストリートを介して所望の行先にデータを送る
ことができる一連のスマートスイッチングエレメントに
結合することによって冗長全体の非常に高いコストを低
減する。本発明はまた、最も優先順位の高いデータが最
初に確実に転送されるようにする、バスリクエストに優
先順位を付けるための手段を提供する。

【００１３】先行技術は、いかなる入力からいかなる出
力への複数の経路をも有するため、共有バスのアプロー
チよりも二地点間アーキテクチャの方がより信頼性が高
いことを教示している。しかしながら、二地点間アーキ
テクチャにはより多くのハードウェアが必要であり、し
たがって、それを構成しかつ維持するにはよりコストが
かかる。それとは対照的に、共有の共通バスアーキテク
チャは二地点間アーキテクチャほど信頼性は高くない
が、二地点間アーキテクチャほど多くのハードウェアを
必要とせず、したがってそれを構成しかつ維持するのに
かかるコストがより低い。本発明は、上述の２つのアプ
ローチの中間の代替物を提供する。ＨＵＢおよびストリ
ートアーキテクチャは、所与のシステム内のストリート
の数を増やすことによって二地点間アーキテクチャに非
常に類似した構成にすることができる。逆に、ＨＵＢお
よびストリートアーキテクチャは、システム内のストリ
ートの数を減らすことによって共有の共通バスアーキテ
クチャに非常に類似した構成にすることができる。した
がって、種々の応用に関して、特定の応用に必要な信頼
性およびコストに応じて、このアーキテクチャをこの範
囲内でどのようにでも構成することができる。本発明に
より、システムの設計者はコストに応じた信頼性を得る
ことができるようになる。このように柔軟性が増加する
ため、より信頼性が高くかつコストの効率がよいコンピ
ュータシステムが得られる。

【００１４】ＨＵＢおよびストリートアーキテクチャ
は、１組のＨＵＢエレメントが直接かまたは別の組のＨ
ＵＢエレメントを介してデータを送ったり受取ったりす
ることができるようにする、相互接続されたＨＵＢエレ
メントのネットワークである。好ましい実施例では、Ｈ
ＵＢエレメントは、ＨＵＢ０とＨＵＢ１とからなる対に
グループ分けされる。ＨＵＢ０およびＨＵＢ１の対の各
々は水平方向に接続され、ＨＵＢ１の各々はメモリ素子
等のサポーティング装置に水平方向に接続される。ＨＵ
Ｂ０エレメントは、データの転送と、メモリ素子へのお
よびメモリ素子からのデータの転送のためのリクエスト
とを開始するＩＸＰおよびＨＩＡ処理エレメントに接続
される。

【００１５】ＨＵＢ０エレメントは、リクエスタストリ
ート（ＵＰストリートおよびＤＯＷＮストリート）を介
して、隣接するＨＵＢ０エレメントに垂直方向に接続さ
れる。同様に、ＨＵＢ１エレメントは、リスポンダスト
リートを介して、隣接するＨＵＢ１エレメントに垂直方
向に接続される。ストリートは、そこに接続されるいか
なるＨＵＢエレメントによってもアクセスされ得る双方
向バスであり、ＨＵＢエレメントの各々はデータを適切
な方向にＵＰまたはＤＯＷＮストリートに転送できる。
ストリートの各々は、一度に１つのＨＵＢエレメントに
よってしかアクセスされることができず、したがって、
ＨＵＢエレメントの各々は、優先順位の高いデータが先
に転送されることができるようにする組込み式優先順位
機構を有する。

【００１６】信頼性をより向上し、かつ残りのコンピュ
ータシステムの「パワードメイン」アーキテクチャと調
和させるために、好ましい実施例はまた、全く異なるパ
ワードメインに配置される上述のような冗長な組のＨＵ
Ｂエレメントおよびストリートを含む。好ましい実施例
が設計された特定の応用では、２ストリートアーキテク
チャにすればコストと信頼性とのバランスがうまくとら
れるであろうと考えられた。

【００１７】ここに記載した説明は本発明の範囲を２Ｈ
ＵＢアーキテクチャに限定するものではない。どれほど
の冗長が所望であるか、およびシステムに必要とされる
全コストに応じて、特定のコンピュータシステムにおけ
るＨＵＢエレメントおよびストリートの数を増やしたり
減らしたりすることができる。

【００１８】

【好ましい実施例の詳細な説明】図１は、拡張プロセッ
サコンプレックス（ＸＰＣ）のブロック図である。ＸＰ
Ｃは、命令プロセッサ１２、Ｉ／Ｏプロセッサ１８、デ
ィスク記憶装置２２、アウトバウンドファイルキャッシ
ュ２４、およびホスト主記憶装置１０を含む。命令プロ
セッサ１２は、ホスト主記憶装置１０から線１６を介し
て命令を受取る。ホスト主記憶装置１０は、ＭＢＵＳ１
４にも結合される。Ｉ／Ｏプロセッサ１８は、ＭＢＵＳ
１４に結合され、さらに、線２０を介してディスク記憶
装置２２に結合される。本発明の好ましいモードの主な
焦点であるアウトバウンドファイルキャッシュブロック
２４もＭＢＵＳ１４に結合される。アウトバウンドファ
イルキャッシュブロック２４は、データムーバ２８およ
び不揮発性メモリ３０を含む。データムーバ２８は、光
ファイルケーブル２６を介して不揮発性メモリ３０に結
合される。データは、ディスク記憶装置２２からＩ／Ｏ
プロセッサ１８を介してホスト主記憶装置１０に転送さ
れる。しかしながら、今、データにおいて生じるいかな
る更新も、少なくともわずかな間、ディスク記憶装置２
２の代わりにアウトバウンドファイルキャッシュ２４の
不揮発性メモリ３０にストアされる。その後、それ以降
に参照する場合はすべて不揮発性メモリ３０にあるデー
タにアクセスする。したがって、不揮発性メモリ３０は
ディスクのためのキャッシュのように動作し、データア
クセス速度がかなり向上する。このデータは、システム
によってそれ以上用いられない場合にのみ、ディスク記
憶装置２２に戻される。アウトバウンドファイルキャッ
シュでは、ＭＢＵＳ１４に接続されるデータムーバ２８
は、データをホスト主記憶装置１０から不揮発性メモリ
３０に転送するため、およびデータを不揮発性メモリ３
０からホスト主記憶装置１０に転送するために用いられ
る。図１にはデータムーバ２８を１つしか示していな
い。

【００１９】図２は、アウトバウンドファイルキャッシ
ュブロック２４（図１参照）のブロック図である。アウ
トバウンドファイルキャッシュブロック２４内には、不
揮発性メモリとインタフェースするために付加的な構成
要素が必要とされる。これらの構成要素は、ホストイン
タフェースアダプタ３２およびシステムインタフェース
３６を含む。データムーバ２８はＭＢＵＳ１４に結合さ
れ、さらに、光ファイバインタフェース２６を介してホ
ストインタフェースアダプタ３２に結合される。システ
ムインタフェース３６は、線３４を介してホストインタ
フェースアダプタ３２に結合され、さらに、線３８を介
して不揮発性メモリ３０に結合される。データムーバ２
８の各々に関して、ホストインタフェースアダプタ３２
およびシステムインタフェース３６がシステムに加えら
れる。システムに加えるデータムーバ２８の数が増える
ほど、不揮発性メモリ３０へのリクエストにおいてボト
ルネックが生じ得ることが明らかとなる。したがって、
不揮発性メモリ３０のサイズおよびこのメモリにアクセ
スするのに必要なバンド幅は性能に主に関係するものと
なる。本発明は、複数の不揮発性メモリ素子を並列に接
続できるようにしかつさらにすべての入力ポートからの
すべての不揮発性メモリ素子へのアクセスを可能にする
ことによりこの問題を軽減する。

【００２０】システムインタフェースカード３６の各々
において、インデックスプロセッサ（ＩＸＰ）と呼ばれ
るプロセッサは、キャッシング機能（ＩＸＰの機能のう
ちのほんの１つ）を管理するために用いられる。したが
って、インデックスプロセッサ（たとえば、図５のＩＸ
Ｐ１１９２参照）はまた、不揮発性メモリ３０への経
路を有する。

【００２１】図３は、システム内のアウトバウンドファ
イルキャッシュブロックの相互接続を示すブロック図で
ある。ストリートアーキテクチャは、不揮発性メモリに
アクセスするために１つのＳＩＦカードにおけるリクエ
スタが別のＳＩＦカードに移動することができるように
するシステムインタフェース（ＳＩＦ）カード相互接続
ネットワークである（システムインタフェースカードは
図３において参照番号３６、８０、９６、１１２、４
４、１２０、１３４、および１４８によって示されてい
る）。不揮発性メモリ３０、８４、１００、および１１
６の各々は、互いに独立している。しかしながら、いか
なる不揮発性メモリブロックにも、ストリートを介して
いかなるＳＩＦによってもアクセスできる。

【００２２】データムーバ２８、７２、８８および１０
４は、それぞれ入力ポート１４、７０、８６および１０
２に結合される。同様に、データムーバ５２、１２８、
１４２、および１５６はそれぞれ、入力ポート５４、１
３０、１４４、および１５８に結合される。ホストイン
タフェースアダプタ３２は、光ファイバインタフェース
２６を介してデータムーバ２８に結合され、さらに、線
３４を介してシステムインタフェース３６に結合され
る。ホストインタフェースアダプタ７６は、光ファイバ
インタフェース７４を介してデータムーバ７２に結合さ
れ、さらに、線７８を介してシステムインタフェース８
０に結合される。ホストインタフェースアダプタ９２は
光ファイバインタフェース９０を介してデータムーバ８
８に結合され、さらに、線９４を介してシステムインタ
フェース９６に結合される。ホストインタフェースアダ
プタ１０８は光ファイバインタフェース１０６を介して
データムーバ１０４に結合され、さらに、線１１０を介
してシステムインタフェース１１２に結合される。ホス
トインタフェースアダプタ４８は光ファイバインタフェ
ース５０を介してデータムーバ５２に結合され、さら
に、線４６を介してシステムインタフェース４４に結合
される。ホストインタフェースアダプタ１２４は光ファ
イバインタフェース１２６を介してデータムーバ１２８
に結合され、さらに、線１２２を介してシステムインタ
フェース１２０に結合される。ホストインタフェースア
ダプタ１３８は光ファイバインタフェース１４０を介し
てデータムーバ１４２に結合され、さらに、線１３６を
介してシステムインタフェース１３４に結合される。ホ
ストインタフェースアダプタ１５２は光ファイバインタ
フェース１５４を介してデータムーバ１５６に結合さ
れ、さらに、線１５０を介してシステムインタフェース
１４８に結合される。

【００２３】不揮発性メモリ３０は線３８を介してシス
テムインタフェース３６に結合され、さらに、線４２を
介してシステムインタフェース４４に結合される。不揮
発性メモリ８４は線８２を介してシステムインタフェー
ス８０に結合され、さらに、線１１８を介してシステム
インタフェース１２０に結合される。不揮発性メモリ１
００は線９８を介してシステムインタフェース９６に結
合され、さらに、線１３２を介してシステムインタフェ
ース１３４に結合される。不揮発性メモリ１１６は線１
１４を介してシステムインタフェース１１２に結合さ
れ、さらに、線１４６を介してシステムインタフェース
１４８に結合される。

【００２４】システムインタフェース９６は、線６０を
介してシステムインタフェース１１２に結合され、さら
に、線５８を介してシステムインタフェース８０に結合
される。システムインタフェース３６は線５６を介して
システムインタフェース８０に結合され、さらに、線４
０を介してシステムインタフェース４４に結合される。
システムインタフェース１２０は、線６２を介してシス
テムインタフェース４４に結合され、さらに、線６４を
介してシステムインタフェース１３４に結合される。最
後に、システムインタフェース１４８は線６６を介して
システムインタフェース１３４に結合される。

【００２５】線６０、５８、５６、４０、６２、６４、
および６６は、システムアーキテクチャ内のストリート
を表わす。不揮発性メモリ３０、８４、１００および１
１６がシステムインタフェースカード３６、８０、９
６、１１２、４４、１２０、１３４および１４８の中に
分配されることに注目されたい。システムインタフェー
スカードの各々はそれ自身のローカルメモリを有する
が、他の不揮発性メモリ３０、８４、１００および１１
６のいずれかへの適切なストリートをとることによって
その特定の不揮発性メモリにアクセスし得る。

【００２６】図３に示す構造は、データムーバ２８、７
２、８８、１０４、５２、１２８、１４２および１５６
を除いて「Ａ」パワードメインにある。パワードメイン
は、電源の特定のグループによって駆動されるシステム
の部分として規定される。好ましい実施例では、パワー
ドメインの各々は、２つの異なるＡＣエントランスに接
続される２つの電源を有する。弾力性をもたせるため
に、アウトバウンドファイルキャッシュは２つのパワー
ドメイン、すなわち「Ａ」および「Ｂ」のパワードメイ
ンを有する。

【００２７】好ましい実施例では、「Ｂ」パワードメイ
ンに接続される、図３に含まれる構造と同じ冗長構造
（図３に図示せず）がある。さらに、不揮発性メモリ３
０、８４、１００、１１６の各々は、「Ａ」パワードメ
インにあるデータムーバ２８、７２、８８、１０４、５
２、１２８、１４２および１５６からの２つの経路と、
「Ｂ」パワードメインにあるデータムーバ２８、７２、
８８、１０４、５２、１２８、１４２および１５６から
の２つの経路とを有する（たとえば、ＮＶＭ３０は
「Ａ」パワードメインにあるデータムーバ２８およびデ
ータムーバ５２への経路を有する。ＮＶＭ３０はまた、
「Ｂ」パワードメインにあるデータムーバへの同じ経路
を有するであろう）。

【００２８】図４は、システムインタフェースカードと
不揮発性メモリとの間の相互接続を詳細に示すブロック
図である。図４は、「Ａ」パワードメインシステムイン
タフェースカード、および冗長「Ｂ」パワードメインシ
ステムインタフェースカードを示している。システムイ
ンタフェース１６０はストリート１７６に結合され、さ
らに、ストリート１６８を介してシステムインタフェー
ス１６２に結合される。システムインタフェース１６０
はまた線１７２を介して不揮発性メモリ１８８に結合さ
れる。システムインタフェース１６２はストリート１７
８に結合され、さらに、線１８０を介して不揮発性メモ
リ１８８に結合される。同様に、システムインタフェー
ス１６６はストリート１８６に結合され、さらに、スト
リート１７０を介してシステムインタフェース１６４に
結合される。システムインタフェース１６６はまた、線
１７４を介して不揮発性メモリ１８８に結合される。シ
ステムインタフェース１６４はストリート１８４に結合
され、さらに、線１８２を介して不揮発性メモリ１８８
に結合される。この図から、「Ａ」パワードメインシス
テムカードおよび「Ｂ」パワードメインシステムカード
はともに同じ不揮発性メモリ１８８にアクセスすること
がわかる。

【００２９】図５は、バックパネルブロックを詳細に示
すブロック図である。個々のシステムインタフェース
（ＳＩＦ）カード（図３の参照番号３６、８０、９６、
１１２、４４、１２０、１３４および１４８参照）は、
１つのインデックスプロセッサ（ＩＸＰ）と、２つのＨ
ＵＢ（ＨＵＢ０およびＨＵＢ１）と、１つの記憶インタ
フェースコントローラ（ＳＩＣＴ）とを含む。バックパ
ネルは、図５に示されるように相互接続される４つのＳ
ＩＦカードを有する。

【００３０】図３では、ＳＩＦ３６、８０、９６、１１
２、４４、１２０、１３４および１４８の間のストリー
トを１本のライン６０、５８、５６、４０、６２、６４
および６６によって表わした。実際には、好ましい実施
例は、ＳＩＦカードの各々（したがって、２つのＨＵ
Ｂ）を接続する２対のストリートを含む。ＨＵＢ０およ
びＨＵＢ１は上方向に「ＵＰ」ストリートまたは下方向
に「ＤＯＷＮ」ストリートとやりとりできる。

【００３１】ＨＵＢ０上のストリートは、リクエスタス
トリートと呼ばれる（ＩＸＰおよびＨＩＡのみがこれら
のストリートにリクエストを送り得るため）。ＨＵＢ１
上のストリートは、リスポンダストリートと呼ばれる
（不揮発性メモリのみがこれらのストリートに応答を送
り得るため）。リクエストと応答とに別々のストリート
を設けることによって、ストリートネットワークの全体
的な性能が向上する。しかしながら、この説明が本発明
の範囲をこの構成に限定するものではないことに注目さ
れたい。

【００３２】ＨＵＢ０エレメント２０２、２７８、２５
２、および３０５の各々は、５つのインタフェース、す
なわち（１）ＨＩＡ、（２）ＩＸＰ、（３）ＵＰストリ
ート、（４）ＤＯＷＮストリート、および（５）対応す
るＨＵＢ１エレメントへのインタフェースを有する。Ｈ
ＵＢ１エレメント２１０、２８０、２４０、および３０
６はＨＵＢ０エレメントと同じ電気装置であるが、シス
テム内のインタフェースは、（１）ＳＩＣＴ、（２）Ｕ
Ｐストリート、（３）ＤＯＷＮストリート、（４）他方
のパワードメインへのクロスオーバーインタフェース、
および（５）対応するＨＵＢ０エレメントへのインタフ
ェースである。

【００３３】図５を参照して、ＨＵＢ０２０２は、線
２０６を介してＩＸＰ１１９２に結合され、さらに、
線２０４を介してＨＩＡ１１９０に結合される。ＨＵ
Ｂ０２０２はまたＵＰストリート１９４およびＤＯＷＮ
ストリート１９６に結合され、さらに、ＵＰストリート
２１４およびＤＯＷＮストリート２１６を介してＨＵＢ
０２７８に結合される。ＨＵＢ０２７８は線２６８
を介してＩＸＰ０２７０に結合され、さらに、線２６４
を介してＨＩＡ０２６６に結合される。ＨＵＢ０２
７８はまた、２１８、２２０、１９８、２００、２８
２、２８４、２３４、２４２、２４４、２４６、２９
８、３００、２３６、２６２、２４８、２５０、３０２
および３０８とそれぞれ同様の、ＵＰストリート２７２
およびＤＯＷＮストリート２７４に結合される。ＨＵＢ
１２１０は、線２０８を介してＨＵＢ０２０２に結
合され、さらに、線２１２を介してＳＩＣＴ２２２に結
合される。ＨＵＢ１２１０はまたストリート１９８お
よび２００に結合され、さらに、ストリート２１８およ
び２２０を介してＨＵＢ１２８０に結合される。ＨＵ
Ｂ１２８０は線２７６を介してＨＵＢ０２７８に結
合され、さらに、線２８６を介してＳＩＣＴ２８８に結
合される。ＨＵＢ１２８０はまたストリート２８２お
よび２８４に結合される。ＨＵＢ０２５２は線２５４
を介してＩＸＰ１２５６に結合され、さらに、線２５
８を介してＨＩＡ１２６０に結合される。ＨＵＢ０
２５２はまたストリート２３６および２６２に結合され
る。ＨＵＢ０３０５は、線３１０を介してＩＸＰ１
３１２に結合され、さらに、線３１４を介してＨＩＡ１
３１６に結合される。ＨＵＢ０３０５はまた、スト
リート２４８および２５０を介してＨＵＢ０２５２に
結合される。最後に、ＨＵＢ０３０５は、ストリート
３０２および３０８に結合される。ＨＵＢ１２４０
は、線２３８を介してＨＵＢ０２５２に結合され、さ
らに、線２３２を介してＳＩＣＴ２３０に結合される。
ＨＵＢ１２４０はまた、ストリート２４２、２３４、
２４４、および２４６に結合される。ＨＵＢ１３０６
は、線３０４を介してＨＵＢ０３０５に結合され、さ
らに、線２９６を介してＳＩＣＴ２９４に結合される。
ＨＵＢ１３０６はさらにストリート２４４および２４
６を介してＨＵＢ１２４０に結合される。最後に、Ｈ
ＵＢ１３０６はストリート２９８および３００に結合
される。不揮発性メモリ２２６は線２２４を介してＳＩ
ＣＴ２２２に結合され、線２９０を介してＳＩＣＴ２８
８に接続され、線２２８を介してＳＩＣＴ２３０に結合
され、線２９２を介してＳＩＣＴ２９４に結合される。

【００３４】図６は、４つの接続されたバックパネルブ
ロックを詳細に示すブロック図である。アウトバウンド
ファイルキャッシュ２４（図１参照）は、好ましいモー
ドでは、１個（１）ないし１６個（１６）のいずれかの
バックパネルを有し得る。しかしながら、本発明はこの
数に制限されない。図５は、バックパネルブロック（す
なわち、バックパネル−０３１８、バックパネル−１
３２０、バックパネル−２３２２、およびバックパ
ネル−３３２４）の各々に含まれるものを示すブロッ
ク図を含む。バックパネル−０３１８は、ストリート
３３８、３４０、３６０、および３６２を介してバック
パネル−１３２０に結合される。バックパネル−２
３２２は、ストリート３３４、３３６、３５６および３
５８を介してバックパネル−１３２０に接続される。
バックパネル−３３２４は、ストリート３３０、３３
２、３５２、および３５４を介してバックパネル−２
３２２に接続される。バックパネル−０３１８はさら
にストリート３４２および３４６に結合され、ストリー
ト３４２はストリート３４４を介してストリート３４６
に結合される。同様に、バックパネル−０３１８はス
トリート３６８および３６４に結合され、ストリート３
６８はストリート３６６を介してストリート３６４に結
合される。最後に、バックパネル−３３２４は、スト
リート３２８、３２６、３４８および３５０に結合され
る。

【００３５】図７は、システムインタフェースブロック
に含まれる２つのＨＵＢエレメントの好ましい構成を示
すブロック図である。ＨＵＢ０３６６およびＨＵＢ１
３６８は、同一のゲートアレイ装置である。ＨＵＢゲ
ートアレイは、インデックスプロセッサ（ＩＸＰ）とホ
ストインタフェースアダプタ（ＨＩＡ）と不揮発性メモ
リ（ＮＶＭ）との間の論理相互接続を含む。

【００３６】ＨＵＢの各々は、ＨＵＢ自身がそこに情報
パケットを経路付けることができる５つのインタフェー
スを有する。ＨＵＢのタイプが１つしかないため、ＨＵ
Ｂ０３６６とＨＵＢ１３６８とを区別するためにＨＵ
Ｂ識別子（ＨＵＢＩＤ）が用いられる。ＨＵＢ０３６
６に関しては、５つのインタフェースは、ＩＸＰ３７
６、ＨＩＡ３７４、ＵＰストリート３７０、ＤＯＷＮス
トリート３８０、およびＨＵＢ１へのインタフェース３
８２である。ＨＵＢ１３６８に関しては、５つのイン
タフェースは、ＮＶＳ３８４、ＨＵＢ０へのインタフェ
ース３８２、ＵＰストリート３７２、ＤＯＷＮストリー
ト３８６、およびクロスオーバーＨＵＢへのインタフェ
ース３８８である。ＨＵＢ０は、線３８２を介してＨＵ
Ｂ１に結合される。

【００３７】ＨＵＢゲートアレイ間のパケットの移動
は、従来のリクエスト−肯定応答プロトコルに従う。利
用可能ライン、ヘッダの行先、アドレスおよび識別スト
ラップにより、経路の選択が決定される。局所化された
制御により、ＨＵＢが欠陥のあるパケットを積重ね、取
除く、または適切なインタフェースに優先順位を与える
ことができるようになる。

【００３８】図８は、１つのキャビネットに関する好ま
しいＨＵＢ構成を示すブロック図である。ＩＸＰ４０
０、４０８、４４０、４４４、４６６、４７０、４７８
および４８６のボックスの中の数字は、システムインタ
フェース（ＳＩＦ）カードを示している。上述のよう
に、１つのシステムインタフェースカードは、１つのＩ
ＸＰと、１つのＳＩＣＴと、２つのＨＵＢ（ＨＵＢ０お
よびＨＵＢ１）とからなる。ＳＩＦ−０とＳＩＦ−１と
の間の接続はケーブルによって行なわれ、これはＳＩＦ
−２およびＳＩＦ−３に関しても同様である。この構成
は、ストリート（たとえば、ストリート４１６、４１
８、４２０、４２２）が垂直方向に接続されかつｘ−オ
ーバー（たとえば、ｘ−オーバー４０４および４１４）
が横木になった梯子状なっている。左側のＳＩＦは、右
側のＳＩＦとは異なる電源面にある。

【００３９】図からわかるように、バックパネル−０
は、ＳＩＦ−０（エレメントＩＸＰ０４４０、ＨＵＢ０
４３２、ＨＵＢ１４３４およびＳＩＣＴ４３６を含
む）、ＳＩＦ−１（エレメントＩＸＰ１４０８、ＨＵ
Ｂ０４１０、ＨＵＢ１４１２およびＳＩＣＴ４２４
を含む）、ＳＩＦ−２（エレメントＩＸＰ２４７８、
ＨＵＢ０４７４、ＨＵＢ１４７２、およびＳＩＣＴ
４３８を含む）、ならびにＳＩＦ−３（エレメントＩＸ
Ｐ３４７０、ＨＵＢ０４６４、ＨＵＢ１４６２、お
よびＳＩＣＴ４２６を含む）に結合される。バックパネ
ル−０もまた、４つのＳＩＦのうちのいずれによっても
アクセスできるそれ自身の不揮発性メモリ４２８を含
む。バックパネル−１はまた４つのＳＩＦ、すなわち、
ＳＩＦ−０（エレメントＩＸＰ０４４４、ＨＵＢ０
４４６、ＨＵＢ１４４８およびＳＩＣＴ４５０を含
む）、ＳＩＦ−１（エレメントＩＸＰ１４００、ＨＵ
Ｂ０３９２、ＨＵＢ１３９４、およびＳＩＣＴ３９６
を含む）、ＳＩＦ−２（エレメントＩＸＰ２４８６、
ＨＵＢ０４８２、ＨＵＢ１４８０およびＳＩＣＴ４
５２を含む）、ならびにＳＩＦ−３（エレメントＩＸＰ
３４６６、ＨＵＢ０４５８、ＨＵＢ１４５６、お
よびＳＩＣＴ４０２を含む）を有する。バックパネル−
１はまた、それ自身の不揮発性メモリ３９８を含む。バ
ックパネル−０およびバックパネル−１は、ストリート
の接続（たとえば、ストリート４１６、４１８、４２０
および４２２）によって結合される。

【００４０】図９は、ＨＵＢ０およびＨＵＢ１エレメン
トに関する出力優先順位機構を含む表である。ＨＵＢエ
レメントには５つの優先順位セクションがあり、１つの
インタフェースに関して１つの優先順位セクションであ
る。５つの出力インタフェースの優先順位の各々は、他
のものから独立している。従来のスナップショット優先
順位は、ＨＵＢ０に関してはＩＸＰインターフェースお
よびＨＩＡインタフェースにおいて、ＨＵＢ１に関して
はＮＶＳインターフェースおよびクロスオーバーインタ
フェースにおいて用いられる。スナップショット優先順
位により、同時に受取られるリクエストが、別のスナッ
プショットがとられる前に優先順位の高いものから低い
ものの順にサービスされることができるようになる。

【００４１】ストリート出力ノードにおける優先順位
は、ストリートに最も高い優先順位が与えられるように
設計される。Ｒ−フラグ（ローカルリクエスタをストリ
ートに解放する）が設定されるときにのみ、ストリート
ノードは別のリクエスタがストリートに現われることを
可能にする（図１０のＨＵＢ制御フォーマット参照）。
ここでは、ストリートリクエストトラフィックが絶え間
ないと仮定している。もちろん、ストリートからストリ
ート出力ノードへのリクエストがなければ、ローカルリ
クエスタ（ＩＸＰまたはＨＵＢの内部）がストリートに
アクセスする。

【００４２】Ｒ−フラグは、ＩＸＰ、ＨＩＡおよびＮＶ
Ｓを含むすべてのリクエスタによって設定される。スト
リートインタフェースの各々における優先順位は、Ｒ−
フラグが設定されていても設定されていなくても同じま
まであるが、スナップはＲ−フラグの値に依存して変化
する。ストリートリクエストによってＲ−フラグが設定
されれば、１つのローカルリクエスタはストリート出力
ノードからのストリートリクエストに従う。その後、優
先順位は再スナップする。ストリートリクエストがスト
リートノードから出ていくと、Ｒ−フラグがクリアされ
る。ストリートリクエストによってＲ−フラグが設定さ
れなければ、ストリートリクエストはストリート出力ノ
ードに向かい、優先順位が再スナップする。この場合、
Ｒ−フラグはクリアされたままである。ストリートリク
エストのＲ−フラグが設定されかつローカルリクエスタ
がなければ、Ｒ−フラグはストリートノードを出ていく
際に設定されたままである。Ｒ−フラグは設定されたま
まであるか、またはストリートリクエスタによってクリ
アされる。しかしながら、Ｒ−フラグは、ローカルリク
エスタによってはクリアされない。

【００４３】ＨＵＢ０およびＨＵＢ１の内部インタフェ
ースはまた、ストリート（ＵＰ／ＤＯＷＮ）がアクセス
に関する最も高い優先順位を有するように設計される。
ＵＰストリートおよびＤＯＷＮストリートが同時にスナ
ップされれば、優先順位はＤＯＷＮストリートがサービ
スされた後に再スナップする。Ｒ−フラグはこれらのイ
ンタフェースに影響を与えない。図９は、ＨＵＢ０およ
びＨＵＢ１インタフェースに関する出力優先順位を含
む。

【００４４】図１０は、ＨＵＢ制御フォーマットを規定
する図である。ＨＵＢは、データパケットの転送におい
てリクエスト−肯定応答プロトコルを用いる。ＨＵＢ
は、ＥＸＴＥＮＤラインがハイになったことを検出する
と、リクエストが送られるインターフェースの行先アド
レスを決定する。その出力ノードにおいて競合がなけれ
ば、パケットは出ていき、肯定応答がリクエスタに戻さ
れる。この肯定応答は、リクエスタに別のパケットを送
ってもよいということを知らせる。このリクエストが同
じインタフェースまたはノードに向かおうとしている別
のリクエスタと競合していれば、この新しいリクエスト
がサービスされるまで肯定応答は戻されない。最初のリ
クエストが優先順位を受取ると、応答がリクエスタに戻
され、ＨＵＢはパケットをその行先に伝送し始める。い
ずれかのＨＵＢインタフェースにおいてパケットが受取
られると、このパケットは常にランダムアクセスメモリ
（ＲＡＭ）にストアされる。この出力ノードに関する優
先順位が使用中であれば、一旦その前のリクエストが終
了すると制御が切換わりＲＡＭからそのパケットが取出
される。したがって、ＲＡＭにあるリクエストは、行先
のアドレスおよび利用可能ラインによって決定される出
力ノード優先順位へのリクエストとなる。一旦その前の
リクエストの伝送が終わり、このリクエストが優先順位
の待ち行列のうちのその次のものとなれば、制御はこの
リクエストに作用する。

【００４５】特定のインタフェースが利用不可能である
ときにパケットを再び送ることができることが重要であ
るため、ＡＶＡＩＬＡＢＬＥラインは優先順位として特
定のインタフェースへのリクエストの形成にはいる。こ
の能力を有するインタフェースは、ＳＩＣＴブロックを
介するＮＶＳへのインタフェースおよびストリートであ
る。

【００４６】Ｓ−フラグはリクエスタによって設定さ
れ、これはどの方向のストリートをとるべきであるか
（ＵＰまたはＤＯＷＮ）をＨＵＢに知らせる。Ｓ−フラ
グ＝０は、ＵＰストリートの方向として規定される。Ｓ
−フラグ＝１は、ＤＯＷＮストリートの方向として規定
される。

【００４７】上述のように、Ｒ−フラグはすべてのリク
エスタによって設定される。ＨＵＢは、入来ストリート
におけるＲ−フラグのみを認識する。たとえば、ＨＩＡ
が異なるバックパネルのＮＶＳにリクエストを行なえ
ば、隣接するＨＵＢ０がパケットを適切なストリートに
送る。その後、そのストリートにおける受取り手のＨＵ
Ｂ０がＲ−フラグを認識する。その後、この受取り手の
ＨＵＢ０は、１つのローカルリクエスタに出力ノードか
らのストリートに従わせる。Ｒ−フラグはクリアされ、
ローカルリクエスタはストリートにおけるストリートリ
クエスタに従う。このストリートに関する待ち行列に他
のリクエスタがなければ、Ｒ−フラグは設定されたまま
である。

【００４８】Ｃ−フラグは、電源面間でクロスオーバー
経路を用いるときにＨＵＢエレメント間でパケットを経
路付けるために用いられる。これらのフラグは、ＨＵＢ
自身によって設定される。Ｃ０フラグは、ＨＵＢ０が内
部インタフェースを介してパケットをＨＵＢ１に送ると
きに設定される。Ｃ１フラグは、ＨＵＢ１がクロスオー
バーインタフェースを介してパケットを隣接するＨＵＢ
１に送るときに設定される。Ｃ１フラグは、一旦パケッ
トがＨＵＢ１によって伝送されると、受取リ手のＨＵＢ
１によってクリアされる。同様に、Ｃ０フラグは、一旦
パケットが伝送されると、受取り手のＨＵＢ０によって
データが受取られるとクリアされる。

【００４９】ワードのユニット識別フィールドであるビ
ット８〜１１は、特定のＵＮＩＴをアドレス指定するた
めに用いられる（図１１参照）。バックパネル識別フィ
ールドであるビット１２−１５は、好ましいモードにお
いて用いられる１６個のバックパネルのうちの１つをア
ドレス指定するために用いられる。

【００５０】図１１は、ユニット識別フィールドを規定
する図である。すべての関係するＵＮＩＴは、それらに
関連するユニット識別コードを有する。ユニット識別コ
ードは、特定のＵＮＩＴをアドレス指定するために用い
られる（図１０参照）。

【００５１】図１２は、ＨＵＢエラー状態フォーマット
を規定する図である。「Ｆ」ビット０は、エラーフラグ
を示す。このビットは、ＨＵＢがエラーの発生を最初に
検出したときに設定される。図１２に含まれるその残り
のフィールドは、ＳＩＣＴ、ＮＶＳ等の他の構成要素に
関する種々のエラーの状態を報告するために利用でき
る。

【００５２】図１３は、１つの最大長のパケットの伝送
のための基本的なインタフェースに関するタイミング図
である。（ＨＵＢの好ましい実施例に関する）すべての
インタフェースのタイミングは、５０ナノ秒（ｎｓ）の
時間段階である。さらに、この図では、リクエストが送
られたインタフェースは使用中でなかったと仮定する。

【００５３】「ＥＸＴＥＮＤ」信号は、時間段階０で活
性になり、ストリートがデータ伝送に利用できることを
示す。その後、リクエスタＨＵＢは「データ」ラインに
２つのヘッダワードを送り出し、特に、リクエスタがど
のユニットとやり取りしたいかを示す。そのアドレスが
ヘッダワードにおいてユニットＩＤと一致するユニット
は、その後、利用できるときに「ＡＣＫｔｏＲＥ
Ｑ」信号で応答する。「ＡＣＫｔｏＲＥＱ」信号
は、受取り手のＨＵＢのＲＡＭに今別のパケットのため
の余地があることをリクエスタに示す。「ＡＣＫｆｒ
ｏｍＲＥＣ」信号に含まれるパルスは、ＨＵＢへの連
続するリクエストに関してＨＵＢにおいて肯定応答を受
取ることができる最も遅い限界の時間を示す。この肯定
応答は、その特定のインタフェースに関連するタイマの
最大限まで受取ることができる。

【００５４】ＨＵＢが伝送エラーを検出すると、「ＡＶ
ＡＩＬＡＢＬＥ」ライン信号は、「ＥＸＴＥＮＤ」ライ
ンが不活性になってから１００ｎｓ後（この図では、パ
ルス番号９３の１００ｎｓ後）に不活性になる。これに
より、その特定のストリートが閉鎖され、ＨＵＢエレメ
ントにリクエストまたは応答を再経路付けさせる（図１
４参照）。

【００５５】図１４は、このシステムの自動再経路付け
能力のうちの１つを示すブロック図である。

【００５６】ＬＩＮＥＡＶＡＩＬラインは、いかなる
２つの構成要素間にも接続される（図１４参照）。たと
えばＩＸＰ０４４０がＨＩＡ４０６にリクエストを送
りたければ、ＨＵＢ０４１０からＨＵＢ０４３２へ
のＬＩＮＥＡＶＡＩＬラインは、ＨＵＢ０４１０が
リクエストを受取る準備ができていることを示す活性で
なければならない。このラインが不活性であれば、ＨＵ
Ｂ０４３２はこのストリートに沿って上方向にリクエ
ストを送らない。ＨＵＢ０４１０がＨＵＢ０４３２か
らのインタフェースにおいてエラーを検出すると、ＨＵ
Ｂ０４１０はＬＩＮＥＡＶＡＩＬラインを不活性化
し、それによりそのＵＰストリートポートを閉鎖する。

【００５７】ＨＵＢ自身は、ストリートまたはＨＵＢ１
／ＳＩＣＴインタフェースにおいてＬＩＮＥＡＶＡＩ
Ｌラインがいつ不活性になるかを検出することができ、
かつｗストリートまたはＨＵＢ１／ＳＩＣＴインタフェ
ースにおいてトラフィックの割込みがないように異なる
経路に沿ってパケットを再経路付けするための適切な処
置をとることができる。ＨＵＢがパケットを再び送り始
めるのには２つの状態がある。その１つは、受取り手の
インタフェースがエラーを検出し、利用可能ラインを送
り手に接続するときである。送り手のＨＵＢはその後パ
ケットを再び送る。もう１つは、受取り手のインタフェ
ースが特定の時間内に肯定応答を戻さないときである。
送り手のＨＵＢはパケットが伝送されるとタイマを開始
し、このタイマが切れると（肯定応答を受取っていない
ため）、ＨＵＢはパケットを再び送り始める。

【００５８】ＨＵＢは、パリティエラーからスタック・
エクステンドラインエラーにわたる１１個までの異なる
パケットインタフェースエラーを検出することができ
る。図１４を用いて、ＨＩＡ０４４２がパケットをス
トリート４１６に沿って上方向にＩＸＰ１４０８に送
ろうとしているが、ＵＰストリート上のその前のパケッ
トにおいてエラーが検出されたかまたはポイント４９０
においてブレークがあり、特定のインタフェースが利用
可能でなくなるとする。そうすると、ＨＵＢ０４４６
は、ＨＩＡ０４４２から太い線で示したＵＰ経路４９
２を介してＩＸＰ１４０８にパケットを再び送る。パ
ケットをＢパワードメインに再び送ることができるよう
にするのは、そうすればＳＩＦカードが電力を失うかま
たはダウンしてもＸＰＣが動作できるからである。

【００５９】リクエストストリートだけではなく、応答
ストリートも再経路付け能力を有する。ＨＵＢ１４４
８におけるＵＰストリート４２０が利用不可能であり、
不揮発性記憶装置４５４およびＳＩＣＴ４５０がＨＩＡ
１４０６に応答を送りたければ、ＨＩＡ１４０６へ
の新しい代替経路は、ＨＵＢ１４４８で始まる太い線
で示したＵＰ経路４９２に沿う。

【００６０】ＨＵＢ１４４８／ＳＩＣＴ４５０インタ
フェースも、（ＳＩＣＴ４５０が利用不可能であるよう
な）エラーに遭遇するときにパケットを再び送る能力を
有する。不揮発性記憶装置４５４への代替経路は、今、
隣接するＨＵＢ１４８０、ＳＩＣＴ４５２、および最
後に不揮発性記憶装置４５４へのクロスオーバーを介す
るものである。

【００６１】図１５は、このシステムの自動再経路付け
能力に関する基本的な方法を示すブロック図である。明
瞭にするために、図１５のブロック図は、ＨＵＢ０の再
経路付けに対応する。さらに、この図では、入力リクエ
スタがＨＩＡインタフェースであり、出力ポートが内部
ポートまたはＵＰストリートポートのいずれかであると
仮定する。最後に、この図では、そのストリートにおけ
るその前のエラーのため、ＵＰＬＩＮＥＡＶＡＩＬ
信号が不活性になったと仮定する。

【００６２】入力リクエスト５１６は、ＨＩＡからパケ
ットを受取る。ＯＵＴＰＵＴ３４９６が使用中であれ
ば、ＯＵＴＰＵＴ３４９６に関する優先順位がクリア
されその次のリクエストを受取る準備ができるまで、Ｈ
ＩＡパケットはＲＡＭ５１４にストアされる。ＵＰＡ
ＶＡＩＬＡＢＬＥライン５１８がローである（エラーの
ため不活性である）ため、ＩＮＶＥＲＴＥＲ５１２はＣ
ＯＭＰＡＲＥ５０８を活性化する。ＣＯＭＰＡＲＥ５０
８の出力は、図９で議論した標準の優先順位プロトコル
に従うＰＲＩＯＲＩＴＹ３５０４に与えられる。優先
順位が確立されると、ＳＥＬＥＣＴＯＲ５０２は、ＨＩ
ＡパケットがＯＵＴＰＵＴ３４９６インタフェースに
向かうことができるようにする。

【００６３】リクエストがＨＵＢに入ってくると、利用
可能ラインが活性であるかどうかが検査される。それが
パケットの始めで活性であれば、ＬＩＮＥＡＶＡＩＬ
ラインがパケットの伝送中いつ不活性になってもパケッ
トは伝送される。ＨＵＢは、リクエストの始めにＬＩＮ
ＥＡＶＡＩＬラインのスナップショットをとり、パケ
ットが伝送されてしまうまでこの情報をデジグネータに
保持する。パケットが終了すると、ＨＵＢはＬＩＮＥ
ＡＶＡＩＬラインをＨＵＢ内のデジグネータに接続す
る。

【００６４】１つ以上のリクエストがＨＵＢに入り、同
じポートに同時に向かおうとすることが可能である。た
とえば、ＩＸＰとＵＰストリートからのリクエストが同
時に到着してＵＰストリートを上方向に向かおうとする
と、（上で議論したような）優先順位により、ＵＰスト
リートリクエストがまず最初に進むことができ、ＩＸＰ
は待ち行列（ＲＡＭ）に保持される。ＬＩＮＥＡＶＡ
ＩＬラインが活性である状態で２つのリクエストが同時
に到着するため、デジグネータは、ＰＲＩＯＲＩＴＹＨ
ＯＬＤと呼ばれるＵＰストリートノード優先順位におい
て確立される。ＩＸＰが待ち行列（ＲＡＭ）にあるとき
今ＬＩＮＥＡＶＡＩＬラインが不活性になれば、待ち
行列にあったＩＸＰリクエストが今内部ＯＵＴＰＵＴ３
４９６インタフェースに向かうことができるためＰＲ
ＩＯＲＩＴＹＨＯＬＤデジグネータがクリアされなけれ
ばならない。

【００６５】図１６は、ＨＵＢストリート優先順位回路
を示すブロック図である。この回路の動作は以下のとお
りである。拡張デジグネータ６４８が入来ストリートパ
ケットから設定されると、ＣＯＭＰＡＲＥ６５２はリク
エストがストリートにあり続けているかどうかを見るよ
うにされる。他のリクエスタがストリートリクエストと
同じ時間フレーム内にあれば、ＰＲＩＯＲＩＴＹＨＯＬ
Ｄレジスタ６５４はこれらのリクエストをすべてストア
する。優先順位エンコーダ６５８は、リクエストがサー
ビスされるべき順番を決定する。ストリート出力ノード
に関する優先順位は、（１）ストリート、（２）ＩＸ
Ｐ、（３）ＨＩＡ、および（４）ＨＵＢ１からのリクエ
ストである。優先順位不能化デジグネータ６６４は、一
旦優先順位エンコーダが活性になれば設定される。この
優先順位不能化デジグネータ６６４の主な目的は、他の
リクエストが存在すれば同じ時間フレーム内にスナップ
されるすべてのリクエストがサービスされるまでそれら
の他のリクエストが優先順位エンコーダ６５８の外に保
持されるように比較論理６５２を不能化することであ
る。

【００６６】Ｒ−フラグデジグネータ６６２は、パケッ
トのヘッダのビット１が可能化されると設定される。Ｒ
−フラグデジグネータは、優先順位不能化デジグネータ
６６４に供給し、いつ優先順位が別の再スナップのため
に開放されるかまたはＰＲＩＯＲＩＴＹＨＯＬＤレジス
タにあるリクエスタをサービスするかを決定する。Ｒ−
フラグはパケットのヘッダにのみ存在する。したがっ
て、パケットが多数の転送の長さであり得るため、Ｒ−
フラグのＳＥＬ６７２への制御は、第１の転送の間にヘ
ッダからＲ−フラグを選択し、その後通常のパケットデ
ータに戻すように切換えるだけである。

【００６７】優先順位エンコーダ６５８は、Ｒ−フラグ
がＳＥＬＥＣＴＯＲ６７２およびＳＥＬＥＣＴＯＲＯ
ＵＴ６６８を介してＨＵＢを出ていくときにそのＲ−フ
ラグが設定されたままであるべきであるかまたはクリア
されるべきであるかを決定するＲ−フラグＳＥＬ６７０
を駆動する。４つまでのレジスタ（ストリート、ＩＸ
Ｐ、ＨＩＡ、および内部）がＳＥＬＥＣＴＯＲを介して
ＨＵＢを出ていくことができるため、ＳＥＬＥＣＴＯＲ
ＯＵＴ６６８が必要である。

【００６８】優先順位デコードレジスタ６６０は、優先
順位エンコーダ６５８の出力をラッチする。パケットの
伝送が終了すると、優先順位デコードレジスタ６６０は
すべての優先順位レジスタをクリアするために用いられ
る。

【００６９】図１７〜２２は、ＨＵＢエレメントに関す
る１組の機能ブロック図である。上で議論したように、
ＨＵＢ０エレメントは５つのインタフェース、すなわち
（１）ＩＸＰ、（２）ＨＩＡ、（３）ＵＰストリート、
（４）ＤＯＷＮストリート、および（５）クロスオーバ
ーまたは内部インタフェースを含む。これらの５つのイ
ンタフェースは、図１８〜２２においてそれぞれＰ１、
Ｐ２、ＵＰ、ＤＯＷＮおよびＰ３として示される線によ
って表わされる。これらのインタフェースの各々はイン
タフェース（Ｉ／Ｆ）ブロックに結合される。Ｉ／Ｆブ
ロック５２２、５４８、５７２、５９８および６２２は
入力インタフェースブロックであり、Ｉ／Ｆブロック５
４６、５６８、５９２、６１６、および６４２は出力イ
ンタフェースブロックである。所与のインタフェース信
号に関する入力インタフェースブロックの入力と出力イ
ンタフェースブロックの出力とは結合され、かつそのイ
ンタフェース信号に結合される。たとえば、Ｉ／Ｆブロ
ック５２２の入力とＩ／Ｆブロック５４６の出力とは結
合され、かつＵＰストリートに接続される。同様に、Ｉ
／Ｆブロック５４８の入力とＩ／Ｆブロック５６８の出
力とは結合され、ＤＮストリートに接続される。同じこ
とが、Ｐ１、Ｐ２、およびＰ３のインタフェースブロッ
クに関しても当てはまる。

【００７０】図１８は、ＨＵＢエレメント内のＵＰスト
リートデコード回路の機能図である。Ｉ／Ｆ５２２は、
ＲＡＭ５２４、ＳＥＬ５３２、およびＰＡＲＣＨＫ５２
８に結合される。Ｉ／Ｆ５２２は入力信号をＵＰストリ
ートからＨＵＢ回路に与える。ＲＡＭ５２４は、ＵＰイ
ンタフェース５２２を介して受取られるパケットをスト
アする。ＰＡＲＣＨＫ５２８は、Ｉ／Ｆ５２２からの入
来データにパリティチェックを行ない、エラーが検出さ
れると、ＰＡＲＥＲＲ５３０がパリティエラーを発行す
る。ＳＥＬ５３２は、ＲＡＭ５２４、Ｉ／Ｆ５２２、Ｃ
ＴＲＬ５２６、およびＳＥＬ５４４のＵＰ入力ポートに
結合される。ＳＥＬ５３２は、ＣＴＲＬ５２６から受取
った値に依存して、ＲＡＭ５２４からのリクエストかま
たはＩ／Ｆ５２２からの直接のリクエストのいずれかを
選択する。ＣＴＲＬ５２６は、ＳＥＬ５３２の出力、Ｓ
ＥＬ５７６の出力、ＳＥＬ６０２の出力およびＳＥＬ６
２６の出力の信号の値に基づいてどのリクエストを選択
するべきであるかを決定する。ＳＥＬ５３２の出力はま
た、チェックサム検出器５３４、偶数／奇数検出器５３
６およびスタック・エクステンド検出器５３８に結合さ
れる。チェックサム検出器５３４は、最初にリクエスト
の２番めのヘッダがロードされるレジスタを含む。最初
のデータワードはこのチェックサムレジスタでＸＯＲ処
理され、その結果がチェックサムレジスタに置かれる。
この動作は、ＥＸＴＥＮＤラインが不活性になるまで続
く。一旦ＥＸＴＥＮＤラインが不活性になると、ＨＵＢ
はチェックサムワードを受取り、このワードがチェック
サムレジスタの内容と比較される。チェックサムワード
とチェックサムレジスタとが匹敵しなければ、「チェッ
クサムエラー」フラグが設定される。偶数／奇数検出器
５３６は、偶数のサイクルの間ＥＸＴＥＮＤラインが確
実に活性であったかどうかを検査する。もしそうでなけ
れば、エラーフラグが設定される。スタック・エクステ
ンド検出器５３８は、ＥＸＴＥＮＤラインが９４を上回
るサイクルの間活性モードであったかどうかを判定す
る。もしそうであれば、エラーフラグが設定される。Ｓ
ＥＬ５４４は、４つの信号からＵＰストリートに置かれ
るべき１つを選択する。ＳＥＬ５４４はＩ／Ｆ５４６に
結合され、さらに、以下の４つの入力信号、すなわち
（１）ＳＥＬ５３２の出力、（２）ＳＥＬ５７６の出
力、（３）ＳＥＬ６０２の出力、および（４）ＳＥＬ６
２６の出力に結合される。ＰＲＩ５４２は、ＳＥＬ５４
４のセレクトラインに結合される。ＰＲＩ５４２は、４
つの信号のうちのどれに優先順位があるかを決定する。
ＰＲＩ５４２の入力は、ＣＯＭＰＡＲＥ５４０に結合さ
れる。ＣＯＭＰＡＲＥ５４０は、以下に示す４つの信
号、すなわち（１）ＳＥＬ５３２の出力、（２）ＳＥＬ
５７６の出力、（３）ＳＥＬ６０２の出力、および
（４）ＳＥＬ６２６の出力からのある制御ビットをサン
プリングしかつ比較する。その後、ＣＯＭＰＡＲＥ５４
０はその結果をＰＲＩ５４２に与える。

【００７１】図１９は、ＨＵＢエレメント内のＤＯＷＮ
ストリートデコード回路の機能図である。Ｉ／Ｆブロッ
ク５４８は、ＲＡＭ５５０、ＳＥＬ５５２、およびＰＡ
ＲＣＨＫ５５８に結合される。Ｉ／Ｆ５４８は、ＤＯＷ
ＮストリートからＨＵＢ回路に入力信号を与える。ＲＡ
Ｍ５５０は、ＤＯＷＮストリートインタフェース５４８
を介して受取られるパケットをストアする。ＰＡＲＣＨ
Ｋ５５８は、Ｉ／Ｆ５４８からの入来データにパリティ
チェックを行なう。エラーが検出されると、ＰＡＲＥＲ
Ｒ５５６がパリティエラーを発行する。ＳＥＬ５５２
は、ＲＡＭ５５０、Ｉ／Ｆ５４８、ＣＴＲＬ５５４、お
よびＳＥＬ５６６のＤＯＷＮ入力ポートに結合される。
ＳＥＬ５５２は、ＣＴＲＬ５５４から受取った値に依存
して、ＲＡＭ５５０からのリクエストかまたはＩ／Ｆ５
４８からの直接のリクエストのいずれかを選択する。Ｃ
ＴＲＬ５５４は、ＳＥＬ５５２の出力、ＳＥＬ５７６の
出力、ＳＥＬ６０２の出力およびＳＥＬ６２６の出力と
いう信号の値に基づいてどのリクエストを選択するかを
決定する。ＳＥＬ５５２の出力はまた、チェックサム検
出器５６０、偶数／奇数検出器５６２、およびスタック
・エクステンド検出器５６４に結合される。チェックサ
ム検出器５６０は、最初にリクエストの２番めのヘッダ
がロードされるレジスタを含む。最初のデータワード
は、このチェックサムレジスタでＸＯＲ処理され、その
結果はチェックサムレジスタに置かれる。この動作は、
ＥＸＴＥＮＤラインが不活性になるまで続く。一旦ＥＸ
ＴＥＮＤラインが不活性になると、ＨＵＢはチェックサ
ムワードを受取り、このワードはチェックサムレジスタ
の内容と比較される。チェックサムワードとチェックサ
ムレジスタとが匹敵しなければ、「チェックサムエラ
ー」フラグが設定される。偶数／奇数検出器５６２は、
ＥＸＴＥＮＤラインが偶数のサイクルの間確実に活性で
あったかどうかを検査する。もしそうでなければ、エラ
ーフラグが設定される。スタック・エクステンド検出器
５６４は、ＥＸＴＥＮＤラインが９４を上回るサイクル
の間活性モードであったかどうかを判定する。もしそう
であれば、エラーフラグが設定される。ＳＥＬ５６６
は、４つの信号からＤＯＷＮストリートに配置されるべ
き１つを選択する。ＳＥＬ５６６は、Ｉ／Ｆ５６８に結
合され、さらに、以下に示す４つの入力信号、すなわち
（１）ＳＥＬ５５２の出力、（２）ＳＥＬ５７６の出
力、（３）ＳＥＬ６０２の出力、および（４）ＳＥＬ６
２６の出力に結合される。ＰＲＩ５７０は、ＳＥＬ５６
６のセレクトラインに結合される。ＰＲＩ５７０は、４
つの信号のうちのどれに優先順位があるかを決定する。
ＰＲＩ５７０の入力は、ＣＯＭＰＡＲＥ５６８に結合さ
れる。ＣＯＭＰＡＲＥ５６８は、以下に示す４つの信
号、すなわち（１）ＳＥＬ５５２の出力、（２）ＳＥＬ
５７６の出力、（３）ＳＥＬ６０２の出力、および
（４）ＳＥＬ６２６の出力からのある制御ビットをサン
プリングしかつ比較する。ＣＯＭＰＡＲＥ５６８はその
後その結果をＰＲＩ５７０に与える。

【００７２】図２０は、ＨＵＢエレメント内のポート−
１（Ｐ１）デコード回路の機能図である。Ｉ／Ｆブロッ
ク５７２は、ＲＡＭ５７４、ＳＥＬ５７６、およびＰＡ
ＲＣＨＫ５８０に結合される。Ｉ／Ｆ５７２は、Ｐ１ポ
ートからＨＵＢ回路に入力信号を与える。ＲＡＭ５７４
は、Ｐ１インタフェース５７２を介して受取られるパケ
ットをストアする。ＰＡＲＣＨＫ５８０は、Ｉ／Ｆ５７
２からの入来データにパリティチェックを行ない、エラ
ーが検出されれば、ＰＡＲＥＲＲ５８２がパリティエラ
ーを発行する。ＳＥＬ５７６は、ＲＡＭ５７４、Ｉ／Ｆ
５７２、およびＣＴＲＬ５７８に結合される。ＳＥＬ５
７６は、ＣＴＲＬ５７８から受取った値に依存して、Ｒ
ＡＭ５７４からのリクエストかまたはＩ／Ｆ５７２から
の直接のリクエストのいずれかを選択する。ＣＴＲＬ５
７８は、ＳＥＬ５３２の出力、ＳＥＬ５５２の出力、Ｓ
ＥＬ６０２の出力およびＳＥＬ６２６の出力という信号
の値に基づいてどのリクエストのいずれかを選択するか
を決定する。ＳＥＬ５７６の出力はまた、チェックサム
検出器５８４、偶数／奇数検出器５８６、およびスタッ
ク・エクステンド検出器５８８に結合される。チェック
サム検出器５８４は、最初にリクエストの２番目のヘッ
ダがロードされるレジスタを含む。最初のデータワード
は、このチェックサムレジスタでＸＯＲ処理され、その
結果がチェックサムレジスタに置かれる。この動作は、
ＥＸＴＥＮＤラインが不活性になるまで続く。一旦ＥＸ
ＴＥＮＤラインが不活性になると、ＨＵＢはチェックサ
ムワードを受取り、このワードはチェックサムレジスタ
の内容と比較される。チェックサムワードおよびチェッ
クサムレジスタが匹敵しなければ、「チェックサムエラ
ー」フラグが設定される。偶数／奇数検出器５８６は、
偶数のサイクルの間ＥＸＴＥＮＤラインが確実に活性で
あったかどうかを検査する。もしそうでなければ、エラ
ーフラグが設定される。スタック・エクステンド検出器
５８８はＥＸＴＥＮＤラインが９４を上回るサイクルの
間活性モードであったかどうかを判定する。もしそうで
あれば、エラーフラグが設定される。ＳＥＬ５９０は、
４つの信号からＰ１インタフェースに置かれるべき１つ
を選択するＳＥＬ５９０はＩ／Ｆ５９２に結合され、さ
らに、以下に示す４つの入力信号、すなわち（１）ＳＥ
Ｌ５３２の出力、（２）ＳＥＬ５５２の出力、（３）Ｓ
ＥＬ６０２の出力、および（４）ＳＥＬ６２６の出力に
結合される。ＰＲＩ５９６は、ＳＥＬ５９０のセレクト
ラインに結合される。ＰＲＩ５９６は、４つの信号のう
ちのどれに優先順位があるかを決定する。ＰＲＩ５９６
の入力は、ＣＯＭＰＡＲＥ５９４に結合される。ＣＯＭ
ＰＡＲＥ５９４は、以下に示す４つの信号、すなわち
（１）ＳＥＬ５３２の出力、（２）ＳＥＬ５５２の出
力、（３）ＳＥＬ６０２の出力、および（４）ＳＥＬ６
２６の出力からのある制御ビットをサンプリングしかつ
比較する。ＣＯＭＰＡＲＥ５９４はその後その結果をＰ
ＲＩ５９６に与える。

【００７３】図２１は、ＨＵＢエレメント内のポート−
２（Ｐ２）デコード回路の機能図である。Ｉ／Ｆブロッ
ク５９８は、ＲＡＭ６００、ＳＥＬ６０２、およびＰＡ
ＲＣＨＫ６０６に結合される。Ｉ／Ｆ５９８は、Ｐ２イ
ンタフェースからＨＵＢ回路に入力信号を与える。ＲＡ
Ｍ６００は、Ｐ２インタフェース５９８を介して受取ら
れるパケットをストアする。ＰＡＲＣＨＫ６０６は、Ｉ
／Ｆ５９８からの入来データにパリティチェックを行な
い、もしエラーが検出されれば、ＰＡＲＥＲＲ６０８が
パリティエラーを発行する。ＳＥＬ６０２は、ＲＡＭ６
００、Ｉ／Ｆ５９８、およびＣＴＲＬ６０４に結合され
る。ＳＥＬ６０２は、ＣＴＲＬ６０４から受取った値に
依存して、ＲＡＭ６００からのリクエストかまたはＩ／
Ｆ５９８からの直接のリクエストのいずれかを選択す
る。ＣＴＲＬ６０４は、ＳＥＬ５３２の出力、ＳＥＬ５
５２の出力、ＳＥＬ５７６の出力およびＳＥＬ６２６の
出力という信号の値に基づいてどのリクエストを選択す
るかを決定する。ＳＥＬ６０２の出力はまた、チェック
サム検出器６０８、偶数／奇数検出器６１０、およびス
タック・エクステンド検出器６１２に結合される。チェ
ックサム検出器６０８は、最初にリクエストの２番めの
ヘッダがロードされるレジスタを含む。最初のデータワ
ードはこのチェックサムレジスタでＸＯＲ処理され、そ
の結果はチェックサムレジスタに置かれる。この動作
は、ＥＸＴＥＮＤラインが不活性になるまで続く。一旦
ＥＸＴＥＮＤラインが不活性になると、ＨＵＢはチェッ
クサムワードを受取り、このワードはチェックサムレジ
スタの内容と比較される。チェックサムワードおよびチ
ェックサムレジスタが匹敵しなければ、チェックサムエ
ラーフラグが設定される。偶数／奇数検出器６１０は、
ＥＸＴＥＮＤラインが偶数のサイクルの間確実に活性で
あったかどうかを検査する。もしそうでなければ、エラ
ーフラグが設定される。スタック・エクステンド検出器
６１２は、ＥＸＴＥＮＤラインが９４を上回るサイクル
の間活性モードであったかどうかを判定する。もしそう
であれば、エラーフラグが設定される。ＳＥＬ６１４
は、４つの信号からＰ２インタフェースに置かれるべき
１つを選択する。ＳＥＬ６１４はＩ／Ｆ６１６に結合さ
れ、さらに、以下に示す４つの入力信号、すなわち
（１）ＳＥＬ５３２の出力、（２）ＳＥＬ５５２の出
力、（３）ＳＥＬ５７６の出力、および（４）ＳＥＬ６
２６の出力に結合される。ＰＲＩ６２０は、ＳＥＬ６１
４のセレクトラインに結合される。ＰＲＩ６２０は、４
つの信号のうちのどれに優先順位があるかを決定する。
ＰＲＩ６２０の入力は、ＣＯＭＰＡＲＥ６１８に結合さ
れる。ＣＯＭＰＡＲＥ６１８は、以下に示す４つの信
号、すなわち（１）ＳＥＬ５３２の出力、（２）ＳＥＬ
５５２の出力、（３）ＳＥＬ５７６の出力、および
（４）ＳＥＬ６２６の出力からのある制御ビットをサン
プリングしかつ比較する。ＣＯＭＰＡＲＥ６１８はその
後その結果をＰＲＩ６２０に与える。

【００７４】図２２は、ＨＵＢエレメント内のポート−
３（Ｐ３）デコード回路の機能図である。Ｉ／Ｆブロッ
ク６２２は、ＲＡＭ６２４、ＳＥＬ６２６およびＰＡＲ
ＣＨＫ６３０に結合される。Ｉ／Ｆ６２２は、Ｐ３イン
タフェースからＨＵＢ回路に入力信号を与える。ＲＡＭ
６２４は、Ｐ３インタフェース６２２を介して受取られ
るパケットをストアする。ＰＡＲＣＨＫ６３０は、Ｉ／
Ｆ６２２からの入来データにパリティチェックを行な
い、もしエラーが検出されれば、ＰＡＲＥＲＲ６３２が
パリティエラーを発行する。ＳＥＬ６２６は、ＲＡＭ６
２４、Ｉ／Ｆ６２２、およびＣＴＲＬ６２８に結合され
る。ＳＥＬ６２６は、ＣＴＲＬ６２８から受取った値に
依存して、ＲＡＭ６２４からのリクエストかまたはＩ／
Ｆ６２２からの直接のリクエストのいずれかを選択す
る。ＣＴＲＬ６２８は、ＳＥＬ５３２の出力、ＳＥＬ５
５２の出力、ＳＥＬ５７６の出力およびＳＥＬ６０２の
出力という信号の値に基づいてどのリクエストを選択す
るかを決定する。ＳＥＬ６２６の出力はまた、チェック
サム検出器６３４、偶数／奇数検出器６３６、およびス
タック・エクステンド検出器６３８に結合される。チェ
ックサム検出器６３４は、最初にリクエストの２番めの
ヘッダがロードされるレジスタを含む。最初のデータワ
ードはこのチェックサムレジスタでＸＯＲ処理され、そ
の結果はチェックサムレジスタに置かれる。この動作
は、ＥＸＴＥＮＤラインが不活性になるまで続く。一旦
ＥＸＴＥＮＤラインが不活性になると、ＨＵＢはチェッ
クサムワードを受取り、このワードはチェックサムレジ
スタの内容と比較される。チェックサムワードおよびチ
ェックサムレジスタが匹敵しなければ、「チェックサム
エラー」フラグが設定される。偶数／奇数検出器６３６
は、ＥＸＴＥＮＤラインが偶数のサイクルの間確実に活
性であったかどうかを検査する。もしそうでなければ、
エラーフラグが設定される。スタック・エクステンド検
出器６３８は、ＥＸＴＥＮＤラインが９４を上回るサイ
クルの間活性モードであったかどうかを判定する。もし
そうであれば、エラーフラグが設定される。ＳＥＬ６４
０は、４つの信号からＰ３インタフェースに置かれるべ
き１つ選択する。ＳＥＬ６４０はＩ／Ｆ６４２に結合さ
れ、さらに、以下の４つの入力信号、すなわち（１）Ｓ
ＥＬ５３２の出力、（２）ＳＥＬ５５２の出力、（３）
ＳＥＬ５７６の出力、および（４）ＳＥＬ６０２の出力
に結合される。ＰＲＩ６４６は、ＳＥＬ６４０のセレク
トラインに結合される。ＰＲＩ６４６は、４つの信号の
うちのどれに優先順位があるかを決定する。ＰＲＩ６４
６の入力は、ＣＯＭＰＡＲＥ６４４に結合される。ＣＯ
ＭＰＡＲＥ６４４は、以下の４つの信号、すなわち
（１）ＳＥＬ５３２の出力、（２）ＳＥＬ５５２の出
力、（３）ＳＥＬ５７６の出力、および（４）ＳＥＬ６
０２の出力からのある制御ビットをサンプリングしかつ
比較する。ＣＯＭＰＡＲＥ６４４はその後その結果をＰ
ＲＩ６４６に与える。

【００７５】図１８ないし図２２をまとめて参照するこ
とにより、ＨＵＢエレメントの好ましいモードは規定さ
れていない経路を含むことが認識されるであろう。ＨＵ
Ｂへの拡張入力がすべて拡張出力を有するわけではな
い。理論上では、すべての入力からすべての出力への論
理経路が存在し得るであろう。しかしながら、ＨＵＢの
好ましい実施例では、ある経路に制限が加えられ、した
がって、ＨＵＢ設計はこれらの場合のための論理を設け
ていない。すべてのＨＵＢ０に関して、以下の経路、す
なわち（１）それ自身に対するいかなるリクエスタ、お
よび（２）ＤＯＷＮストリートに向かおうとしているＵ
Ｐストリートのいかなるリクエスタ、またはＵＰストリ
ートに向かおうとしているＤＯＷＮストリートのいかな
るリクエスタは存在しない。すべてのＨＵＢ１に関し
て、以下の経路、すなわち（１）それ自身へのいかなる
リクエスタ、（２）ＨＵＢ０から内部インタフェースを
介してＨＵＢ１においてＵＰまたはＤＯＷＮストリート
に向かおうとしているリクエスタ、および（３）不揮発
性メモリにおける別のポートへのクロスオーバー経路を
介する不揮発性メモリリクエストは存在しない。

【００７６】ＨＵＢ設計の好ましい実施例ではいくつか
の規定されていない経路があるが、本発明はこの好まし
い実施例の説明に制限されるのではなく、すべての入力
からすべての出力への論理経路を含むはずである。

【００７７】以上のように本発明の好ましい実施例を説
明したが、前掲の特許請求の範囲の範囲内で他の実施例
を作りかつ用いることができることが当業者によって容
易に認識されるであろう。

【図面の簡単な説明】

【図１】拡張プロセッサコンプレックス（ＸＰＣ）のブ
ロック図である。

【図２】アウトバウンドファイルキャッシュブロックを
示すブロック図である。

【図３】アウトバウンドファイルキャッシュブロックの
相互接続を示すブロック図である。

【図４】システムインタフェースカードと不揮発性メモ
リとの間の相互接続を詳細に示すブロック図である。

【図５】バックパネルブロックを詳細に示すブロック図
である。

【図６】接続される４つのバックパネルブロックを詳細
に示すブロック図である。

【図７】システムインタフェースブロックに含まれる２
つのＨＵＢエレメントの好ましい構成を示すブロック図
である。

【図８】１つのキャビネットに関する好ましいＨＵＢ構
成を示すブロック図である。

【図９】ＨＵＢ０およびＨＵＢ１エレメントに関する出
力優先順位機構を含む表を示す図である。

【図１０】ＨＵＢ制御フォーマットを規定する図であ
る。

【図１１】ユニット識別フィールドを規定する図であ
る。

【図１２】ＨＵＢエラー状態フォーマットを規定する図
である。

【図１３】１つの最大長のパケットの伝送のための基本
的なインタフェースに関するタイミング図である。

【図１４】このシステムの自動再経路付け能力を示すブ
ロック図である。

【図１５】このシステムの自動再経路付け能力の基本的
な方法を説明するブロック図である。

【図１６】ＨＵＢストリート優先順位回路を示すブロッ
ク図である。

【図１７】図１８ないし図２２に示すＨＵＢエレメント
の機能ブロック図のレイアウトを示す図である。

【図１８】ＨＵＢエレメントの機能ブロック図である。

【図１９】ＨＵＢエレメントに関する機能ブロック図で
ある。

【図２０】ＨＵＢエレメントに関する機能ブロック図で
ある。

【図２１】ＨＵＢエレメントに関する機能ブロック図で
ある。

【図２２】ＨＵＢエレメントに関する機能ブロック図で
ある。

【符号の説明】

３９０ＨＩＡ３９２ＨＵＢ３９６ＳＩＣＴ３９８不揮発性メモリ４００ＩＸＰ４１６ストリート４１８ストリート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｌ 12/28 (72)発明者ドナルド・ダブリュ・マッケンサンアメリカ合衆国、55432 ミネソタ州、フライドレー、メモリー・レーン、7393 (72)発明者グレゴリー・ビィ・ウィーデンマンアメリカ合衆国、55125 ミネソタ州、ウッドベリー、ギャルウェイ・ロード、8144 (72)発明者フェリス・ティー・プライスアメリカ合衆国、55360 ミネソタ州、メイヤー、タコマ・アベニュ、5570

Claims

【特許請求の範囲】

【請求項１】複数のコンピュータインタフェースを複
数のサポーティング装置に結合するための装置であっ
て、（ａ）前記複数のコンピュータインタフェースに結合
され、前記複数のコンピュータインタフェースがリクエ
ストを行なうことができるようにするための複数のコン
ピュータリクエスト手段と、（ｂ）前記複数のコンピュータインタフェースから前
記複数のサポーティング装置に前記複数のコンピュータ
リクエスト手段を経路付けるためのリクエスト経路付け
手段と、（ｃ）前記複数のサポーティング装置に結合され、前
記複数のコンピュータリクエスト手段を受取るための複
数のリクエスト受取り手段とを含む、装置。
【請求項２】（ａ）前記複数のサポーティング装置
に結合され、前記複数のサポーティング装置が前記複数
のコンピュータリクエスト手段に応答できるようにする
ための複数の応答手段と、（ｂ）前記複数のサポーティング装置から前記複数の
コンピュータインタフェースに前記複数の応答手段を経
路付けるための応答経路付け手段と、（ｃ）前記複数のコンピュータインタフェースに結合
され、前記複数の応答手段を受取るための複数の応答受
取り手段とをさらに含む、請求項１に記載の装置。
【請求項３】前記リクエスト経路付け手段は、（ａ）その各々が双方向バスを含む複数のＵＰリクエ
スタストリートと、（ｂ）その各々が双方向バスを含む複数のＤＯＷＮリ
クエスタストリートと、（ｃ）複数のＨＵＢ０装置とを含み、前記複数のＨＵ
Ｂ０装置の各々は、前記複数のコンピュータリクエスト
手段のうちの１つに結合されるコンピュータインタフェ
ース双方向ポートと、複数のＵＰリクエスタストリート
のうちの１つに結合されるＵＰリクエスタストリート双
方向ポートと、複数のＤＯＷＮリクエスタストリートの
うちの１つに結合されるＤＯＷＮリクエスタストリート
双方向ポートと、内部インタフェース双方向ポートとを
有し、（ｄ）複数のＨＵＢ１装置をさらに含み、前記複数の
ＨＵＢ１装置の各々は、内部インタフェースを介して前
記複数のＨＵＢ０装置のうちの１つの前記内部インタフ
ェース双方向ポートに結合され、さらに、サポーティン
グ装置インタフェースを介して前記複数のサポーティン
グ装置のうちの１つだけに結合され、（ｅ）前記複数のＨＵＢ０装置に結合され、前記複数
のコンピュータリクエスト手段のうちの１つをＨＵＢ０
出力に切換えるための複数の第１のスイッチング手段
と、（ｆ）前記複数のＨＵＢ０装置に結合され、ＨＵＢ０
入力から前記複数の内部インタフェースのうちの１つに
切換えるための複数の第２のスイッチング手段と、（ｇ）前記複数の第１のスイッチング手段が前記複数
のコンピュータリクエストを中間インタフェースに送
り、前記複数の第２のスイッチング手段が前記複数の第
１のスイッチング手段によって発生される前記複数のコ
ンピュータリクエストを受取りかつ前記複数のコンピュ
ータリクエストを前記複数の内部インタフェースに送る
ように前記複数の第１のスイッチング手段および前記複
数の第２のスイッチング手段を制御するための制御手段
と、（ｈ）前記複数のＨＵＢ１装置に結合され、前記複数
の内部インタフェースから前記複数のサポーティング装
置に伝送するための伝送手段とをさらに含む、請求項１
に記載の装置。
【請求項４】前記ＨＵＢ０出力は、前記複数のＵＰリ
クエスタストリートのうちの１つを含む、請求項３に記
載の装置。
【請求項５】前記ＨＵＢ０出力は、前記複数のＤＯＷ
Ｎリクエスタストリートのうちの１つを含む、請求項３
に記載の装置。
【請求項６】前記ＨＵＢ０出力は、前記複数の内部イ
ンタフェースのうちの１つを含む、請求項３に記載の装
置。
【請求項７】前記ＨＵＢ０入力は、前記複数のＵＰリ
クエスタストリートのうちの１つを含む、請求項３に記
載の装置。
【請求項８】前記ＨＵＢ０入力は、前記複数のＤＯＷ
Ｎリクエスタストリートのうちの１つを含む、請求項３
に記載の装置。
【請求項９】前記ＨＵＢ０入力は、前記複数のコンピ
ュータインタフェース双方向ポートのうちの１つを含
む、請求項３に記載の装置。
【請求項１０】前記中間インタフェースは、前記複数
の内部インタフェースを含む、請求項３に記載の装置。
【請求項１１】前記中間インタフェースは前記複数の
ＵＰリクエスタストリートを含む、請求項３に記載の装
置。
【請求項１２】前記中間インタフェースは前記複数の
ＤＯＷＮリクエスタストリートを含む、請求項３に記載
の装置。
【請求項１３】前記応答経路付け手段は、（ａ）その各々が双方向バスを含む複数のＵＰリクエ
スタストリートと、（ｂ）その各々が双方向バスを含む複数のＤＯＷＮリ
クエスタストリートと、（ｃ）複数のＨＵＢ１装置とをさらに含み、前記ＨＵ
Ｂ１装置の各々は、前記複数のサポーティング装置イン
タフェース受取り手段のうちの１つに結合されるサポー
ティング装置インタフェース双方向ポートと、ＵＰリス
ポンダストリートに結合されるＵＰリスポンダストリー
ト双方向ポートと、ＤＯＷＮリスポンダストリートに結
合されるＤＯＷＮリスポンダストリート双方向ポート
と、クロスオーバーインタフェースに結合されるクロス
オーバー双方向ポートとを有し、（ｄ）複数のＨＵＢ０装置をさらに含み、前記ＨＵＢ
０装置の各々は、前記内部インタフェースを介して前記
複数のＨＵＢ１装置のうちの１つだけに結合され、さら
に、前記複数のコンピュータ装置インタフェースのうち
の１つだけに結合され、（ｅ）前記複数のＨＵＢ１装置に結合され、前記複数
のサポーティング応答手段をＨＵＢ１出力に切換えるた
めの複数の第１のスイッチング手段と、（ｆ）前記複数のＨＵＢ１装置に結合され、ＨＵＢ１
入力から前記複数の内部インタフェースのうちの１つに
切換えるための複数の第２のスイッチング手段と、（ｇ）前記複数の第１のスイッチング手段が前記複数
のサポーティング装置の応答を中間インタフェースに送
り、前記複数の第２のスイッチング手段が前記複数の第
１のスイッチング手段によって発生される前記複数のサ
ポーティング装置の応答を受取りかつ前記複数のサポー
ティング装置の応答を前記複数の内部インタフェースに
送るように、前記複数の第１のスイッチング手段と前記
複数の第２のスイッチング手段とを制御するための制御
手段と、（ｈ）前記複数のＨＵＢ０装置に結合され、前記複数
の内部インタフェースから前記複数のコンピュータイン
タフェースに伝送するための伝送手段とをさらに備え
る、請求項２に記載の装置。
【請求項１４】前記ＨＵＢ１出力は、前記複数のＵＰ
リスポンダストリートのうちの１つを含む、請求項１３
に記載の装置。
【請求項１５】前記ＨＵＢ１出力は、前記複数のＤＯ
ＷＮリスポンダストリートのうちの１つを含む、請求項
１３に記載の装置。
【請求項１６】前記ＨＵＢ１出力は、前記複数の内部
インタフェースのうちの１つを含む、請求項１３に記載
の装置。
【請求項１７】前記ＨＵＢ１入力は、前記複数のＵＰ
リスポンダストリートのうちの１つを含む、請求項１３
に記載の装置。
【請求項１８】前記ＨＵＢ１入力は、前記複数のＤＯ
ＷＮリスポンダストリートのうちの１つを含む、請求項
１３に記載の装置。
【請求項１９】前記ＨＵＢ１入力は、前記複数のサポ
ーティング装置インタフェース双方向ポートのうちの１
つを含む、請求項１３に記載の装置。
【請求項２０】前記中間インタフェースは、前記複数
の内部インタフェースを含む、請求項１３に記載の装
置。
【請求項２１】前記中間インタフェースは、前記複数
のＵＰリスポンダストリートを含む、請求項１３に記載
の装置。
【請求項２２】前記中間インタフェースは、前記複数
のＤＯＷＮリスポンダストリートを含む、請求項１３に
記載の装置。
【請求項２３】（ａ）第１のパワードメインと、（ｂ）第２のパワードメインと、（ｃ）前記複数のＨＵＢ０装置のうちのいくつかを前
記第１のパワードメインで電力供給し、かつその残りの
前記複数のＨＵＢ０装置を前記第２のパワードメインで
電力供給するための手段とをさらに含む、請求項３に記
載の装置。
【請求項２４】（ａ）第１のパワードメインと、（ｂ）第２のパワードメインと、（ｃ）前記複数のＨＵＢ１装置のうちのいくつかを前
記第１のパワードメインで電力供給し、かつその残りの
前記複数のＨＵＢ１装置を前記第２のパワードメインで
電力供給するための手段とをさらに含む、請求項１３に
記載の装置。
【請求項２５】前記複数の第１のスイッチング手段
は、前記複数のＨＵＢ０装置の出力ポートに優先順位を
付けそれによって予め定められた高い優先順位のポート
が予め定められた低い優先順位のポートよりも前に前記
複数のＵＰリクエスタストリートと前記複数のＤＯＷＮ
リクエスタストリートとへのアクセスが得られるように
する、前記複数のＨＵＢ０装置に結合される優先順位手
段をさらに含む、請求項３に記載の装置。
【請求項２６】前記優先順位手段は、（ａ）前記複数のコンピュータインタフェース受取り
手段のうちの１つに結合される前記コンピュータインタ
フェース双方向ポートが中間の優先順位を有し、かつ前
記複数のＵＰリクエスタストリートのうちの１つに結合
される前記ＵＰリクエスタストリート双方向ポートが最
も高い優先順位を有し、かつ前記複数のＨＵＢ１装置の
うちの１つに結合される前記内部インタフェース双方向
ポートが最も低い優先順位を有するように、前記複数の
ＵＰリクエスタストリートに結合される第１の優先順位
セレクタと、（ｂ）前記複数のコンピュータインタフェース受取り
手段のうちの１つに結合される前記コンピュータインタ
フェース双方向ポートが中間の優先順位を有し、かつ前
記複数のＤＯＷＮリクエスタストリートのうちの１つに
結合される前記ＤＯＷＮリクエスタストリート双方向ポ
ートが最も高い優先順位を有し、かつ前記複数のＨＵＢ
１装置のうちの１つに結合される前記内部インタフェー
ス双方向ポートが最も低い優先順位を有するように、前
記複数のＤＯＷＮリクエスタストリートに結合される第
２の優先順位セレクタと、（ｃ）前記複数のコンピュータインタフェース受取り
手段のうちの１つに結合される前記コンピュータインタ
フェース双方向ポートが低い優先順位を有し、前記複数
のＵＰリクエスタストリートのうちの１つに結合される
前記ＵＰリクエスタストリート双方向ポートが前記最も
高い優先順位を有し、かつ前記ＤＯＷＮリクエスタスト
リートのうちの１つに結合される前記ＤＯＷＮリクエス
タストリート双方向ポートが前記中間の優先順位を有す
るように、前記複数の内部インタフェースに結合される
第３の優先順位セレクタと、（ｄ）前記コンピュータインタフェース受取り手段に
結合される他の前記複数の前記コンピュータインタフェ
ース双方向ポートが前記最も低い優先順位を有し、かつ
前記複数のＵＰリクエスタストリートのうちの１つに結
合される前記ＵＰリクエスタストリート双方向ポートが
前記最も高い優先順位を有し、かつ前記複数のＤＯＷＮ
リクエスタストリートのうちの１つに結合される前記Ｄ
ＯＷＮリクエスタストリート双方向ポートが前記中間の
優先順位を有するように、前記複数のコンピュータイン
タフェース双方向ポートに結合される第４の優先順位セ
レクタとをさらに含む、請求項２５に記載の装置。
【請求項２７】前記第１のスイッチング手段は、前記
複数のＨＵＢ１装置の入力ポートに優先順位を付けそれ
により予め定められた高い優先順位のポートが予め定め
られた低い優先順位のポートよりも前に前記複数のＵＰ
リスポンダストリートおよび前記複数のＤＯＷＮリスポ
ンダストリートにアクセスを得ることができるようにす
る、前記複数のＨＵＢ１装置に結合される優先順位手段
をさらに含む、請求項１３に記載の装置。
【請求項２８】前記優先順位手段は、（ａ）前記複数のサポーティング装置応答手段のうち
の１つに結合される前記サポーティング装置インタフェ
ース双方向ポートが中間の優先順位を有し、かつ前記複
数のＵＰリスポンダストリートのうちの１つに結合され
る前記ＵＰリスポンダストリート双方向ポートが最も高
い優先順位を有し、かつ前記複数のＨＵＢ０装置のうち
の１つに結合される前記内部インタフェース双方向ポー
トが低い優先順位を有し、かつ前記複数のクロスオーバ
ーインタフェースのうちの１つを介して複数の冗長ＨＵ
Ｂ１装置のうちの１つに結合される前記クロスオーバー
双方向ポートが最も低い優先順位を有するように、前記
複数のＵＰリスポンダストリートに結合される第１の優
先順位セレクタと、（ｂ）前記複数のサポーティング装置応答手段のうち
の１つに結合される前記サポーティング装置インタフェ
ース双方向ポートが前記中間の優先順位を有し、かつ前
記複数のＤＯＷＮリスポンダストリートのうちの１つに
結合される前記ＤＯＷＮリスポンダストリート双方向ポ
ートが前記最も高い優先順位を有し、かつ前記複数のＨ
ＵＢ０装置のうちの１つに結合される前記内部インタフ
ェースの双方向ポートが前記低い優先順位を有し、かつ
前記複数のクロスオーバーインタフェースのうちの１つ
を介して前記複数の冗長ＨＵＢ１装置のうちの１つに結
合される複数のＨＵＢ０装置のうちの１つに結合される
前記クロスオーバー双方向ポートが前記最も低い優先順
位を有するように、前記複数のＤＯＷＮリスポンダスト
リートに結合される第２の優先順位セレクタと、（ｃ）前記複数のサポーティング装置応答手段のうち
の１つに結合される前記サポーティング装置インタフェ
ース双方向ポートが前記低い優先順位を有し、かつ前記
複数のＤＯＷＮリスポンダストリートのうちの１つに結
合される前記ＤＯＷＮリスポンダストリート双方向ポー
トが前記中間の優先順位を有し、かつ前記複数のＨＵＢ
０装置のうちの１つに結合される前記内部インタフェー
ス双方向ポートが前記最も低い優先順位を有し、かつ前
記複数のＵＰリスポンダストリートのうちの１つに結合
される前記ＵＰリスポンダストリート双方向ポートが前
記最も高い優先順位を有するように、前記複数のクロス
オーバーインタフェースに結合される第３の優先順位セ
レクタと、（ｄ）前記複数のクロスオーバーインタフェースのう
ちの１つを介して前記複数の冗長ＨＵＢ１装置のうちの
１つに結合される前記クロスオーバーインタフェース双
方向ポートが前記最も低い優先順位を有し、かつ前記複
数のＤＯＷＮリスポンダストリートのうちの１つに結合
される前記ＤＯＷＮリスポンダストリート双方向ポート
が前記中間の優先順位を有し、かつ前記複数のＨＵＢ０
装置のうちの１つに結合される前記内部インタフェース
双方向ポートが前記低い優先順位を有し、かつ前記複数
のＵＰリスポンダストリートのうちの１つに結合される
前記ＵＰリスポンダストリート双方向ポートが前記最も
高い優先順位を有するように、前記複数のサポーティン
グ装置インタフェースに結合される第４の優先順位セレ
クタと、（ｅ）前記複数のクロスオーバーインタフェースのう
ちの１つを介して前記複数の冗長ＨＵＢ１装置のうちの
１つに結合される前記クロスオーバーインタフェース双
方向ポートが前記最も低い優先順位を有し、かつ前記複
数のＤＯＷＮリスポンダストリートのうちの１つに結合
される前記ＤＯＷＮリスポンダストリート双方向ポート
が前記中間の優先順位を有し、かつ前記複数のサポーテ
ィング装置のうちの１つに結合される前記サポーティン
グ装置双方向ポートが前記低い優先順位を有し、かつ前
記複数のＵＰリスポンダストリートのうちの１つに結合
される前記ＵＰリスポンダストリート双方向ポートが前
記最も高い優先順位を有するように、前記複数の内部イ
ンタフェースに結合される第５の優先順位セレクタとを
さらに含む、請求項２７に記載の装置。
【請求項２９】ホストコンピュータシステムおよびイ
ンデックスプロセッサインタフェースをメモリ素子に結
合すための装置であって、（ａ）ＨＩＡインタフェース、ＩＸＰインタフェー
ス、ＵＰストリートインタフェース、ＤＯＷＮストリー
トインタフェースおよび内部インタフェースを含む複数
の入力を有し、前記複数の入力のうちの１つを前記複数
の入力のうちの別の１つに接続するための第１のＨＵＢ
０エレメントと、（ｂ）前記ホストコンピュータインタフェースに結合
され、かつ前記第１のＨＵＢ０エレメントの前記ＨＩＡ
インタフェースにさらに結合され、ホストコンピュータ
データを前記第１のＨＵＢ０エレメントにおよび前記第
１のＨＵＢ０エレメントから転送するためのホストイン
タフェースアダプタと、（ｃ）前記インデックスプロセッサインタフェースに
結合され、さらに前記第１のＨＵＢ０エレメントの前記
ＩＸＰインタフェースに結合され、インデックスプロセ
ッサデータを前記第１のＨＵＢ０エレメントにおよび前
記第１のＨＵＢ０エレメントから転送するためのインデ
ックスプロセッサインタフェースアダプタと、（ｄ）前記第１のＨＵＢ０エレメントの前記ＵＰスト
リートインタフェースに結合され、かつ第２のＨＵＢ０
エレメントの前記ＵＰストリートインタフェースにさら
に結合され、前記ホストコンピュータデータまたは前記
インデックスプロセッサデータを前記第１のＨＵＢ０エ
レメントから前記第２のＨＵＢ０エレメントに転送する
ための双方向バスを含む第１のＵＰストリートと、（ｅ）前記第１のＨＵＢ０エレメントの前記ＤＯＷＮ
ストリートインタフェースに結合され、かつ第３のＨＵ
Ｂ０エレメントの前記ＤＯＷＮストリートインタフェー
スにさらに結合され、前記ホストコンピュータデータま
たは前記インデックスプロセッサデータを前記第１のＨ
ＵＢ０エレメントから前記第３のＨＵＢ０エレメントに
転送するための双方向バスを含む第１のＤＯＷＮストリ
ートと、（ｆ）内部インタフェース、メモリ素子インタフェー
ス、ＵＰストリートインタフェース、ＤＯＷＮストリー
トインタフェースおよびクロスオーバーインタフェース
を含む複数の入力を有し、前記複数の入力のうちの１つ
を前記複数の入力のうちの別の１つに接続するための第
１のＨＵＢ１エレメントと、（ｇ）前記第１のＨＵＢ０エレメントの前記内部イン
タフェースに結合され、かつ前記第１のＨＵＢ１エレメ
ントの前記内部インタフェースにさらに結合され、前記
ホストコンピュータデータおよび前記インデックスプロ
セッサデータを前記第１のＨＵＢ０エレメントから前記
第１のＨＵＢ１エレメントに転送するため、およびメモ
リ応答を前記第１のＨＵＢ１エレメントから前記第１の
ＨＵＢ０エレメントに転送するための双方向バスを含む
内部インタフェースと、（ｈ）前記第１のＨＵＢ１エレメントの前記ＵＰスト
リートインタフェースに結合され、かつ第２のＨＵＢ１
エレメントの前記ＵＰストリートインタフェースにさら
に結合され、前記メモリ素子応答を前記第１のＨＵＢ１
エレメントから前記第２のＨＵＢ１エレメントに転送す
るための双方向バスを含む第２のＵＰストリートと、（ｉ）前記第１のＨＵＢ１エレメントの前記ＤＯＷＮ
ストリートインタフェースに結合され、かつ第３のＨＵ
Ｂ１エレメントの前記ＤＯＷＮストリートインタフェー
スにさらに結合され、前記メモリ素子応答を前記第１の
ＨＵＢ１エレメントから前記第３のＨＵＢ１エレメント
に転送するための双方向バスを含む第２のＤＯＷＮスト
リートと、（ｊ）前記メモリ素子に結合され、かつ前記第１のＨ
ＵＢ１エレメントの前記記憶装置インタフェースにさら
に結合され、前記ホストコンピュータデータおよび前記
インデックスプロセッサデータを前記第１のＨＵＢエレ
メントから前記メモリ素子に転送するため、および前記
メモリ応答を前記メモリ素子から前記第１のＨＵＢ１エ
レメントに転送するための記憶インタフェースコントロ
ーラとを含む、装置。
【請求項３０】ホストコンピュータインタフェースお
よびインデックスプロセッサインタフェースをメモリ素
子に結合するための装置であって、（ａ）ＨＩＡインタフェース、ＩＸＰインタフェー
ス、ＵＰストリートインタフェース、ＤＯＷＮストリー
トインタフェースおよび内部インタフェースを含む複数
の入力を有し、前記複数の入力のうちの１つを前記複数
の入力のうちの別１つに接続するための第１のＨＵＢ０
エレメントと、（ｂ）ＨＩＡインタフェース、ＩＸＰインタフェー
ス、ＵＰストリートインタフェース、ＤＯＷＮストリー
トインタフェースおよび内部インタフェースを含む複数
の入力を有し、前記複数の入力のうちの１つを前記複数
の入力のうちの別の１つに接続するための第２のＨＵＢ
０エレメントと、（ｃ）前記ホストコンピュータインタフェースに結合
され、かつ前記第１のＨＵＢ０エレメントの前記ＨＩＡ
インタフェースにさらに結合され、ホストコンピュータ
データを前記第１のＨＵＢ０エレメントにおよび前記第
１のＨＵＢ０エレメントから転送するための第１のホス
トインタフェースアダプタと、（ｄ）前記ホストコンピュータインタフェースに結合
され、かつ前記第２のＨＵＢ０エレメントの前記ＨＩＡ
インタフェースにさらに結合され、ホストコンピュータ
データを前記第２のＨＵＢ０エレメントにおよび前記第
２のＨＵＢ０エレメントから転送するための第２のホス
トインタフェースアダプタと、（ｅ）前記インデックスプロセッサインタフェースに
結合され、かつ前記第１のＨＵＢ０エレメントの前記Ｉ
ＸＰインタフェースにさらに結合され、インデックスプ
ロセッサデータを前記第１のＨＵＢ０エレメントにおよ
び前記第１のＨＵＢ０エレメントから転送するための第
１のインデックスプロセッサインタフェースアダプタ
と、（ｆ）前記インデックスプロセッサインタフェースに
結合され、かつ前記第２のＨＵＢ０エレメントの前記Ｉ
ＸＰインタフェースにさらに結合され、インデックスプ
ロセッサデータを前記第２のＨＵＢ０エレメントにおよ
び前記第２のＨＵＢ０エレメントから転送するための第
２のインデックスプロセッサインタフェースアダプタ
と、（ｇ）前記第１のＨＵＢ０エレメントの前記ＵＰスト
リートインタフェースに結合され、かつ第２のＨＵＢ０
エレメントの前記ＵＰストリートインタフェースにさら
に結合され、前記ホストコンピュータデータまたは前記
インデックスプロセッサデータを前記第１のＨＵＢ０エ
レメントから前記第２のＨＵＢ０エレメントに転送する
ための双方向バスを含む第１のＵＰストリートと、（ｈ）前記第１のＨＵＢ０エレメントの前記ＤＯＷＮ
ストリートインタフェースに結合され、かつ前記第２の
ＨＵＢ０エレメントの前記ＤＯＷＮストリートインタフ
ェースにさらに結合され、前記ホストコンピュータデー
タおよび前記インデックスプロセッサデータを前記第２
のＨＵＢ０エレメントから前記第１のＨＵＢ０エレメン
トに転送するための双方向バスを含む第１のＤＯＷＮス
トリートと、（ｉ）内部インタフェース、メモリ素子インタフェー
ス、ＵＰストリートインタフェース、ＤＯＷＮストリー
トインタフェースおよびクロスオーバーインタフェース
を含む複数の入力を有し、前記複数の入力のうちの１つ
を前記複数の入力のうちの別の１つに接続するための第
１のＨＵＢ１エレメントと、（ｊ）内部インタフェース、メモリ素子インタフェー
ス、ＵＰストリートインタフェース、ＤＯＷＮストリー
トインタフェースおよびクロスオーバーインタフェース
を含む複数の入力を有し、前記複数の入力のうちの１つ
を前記複数の入力のうちの別の１つに接続するための第
２のＨＵＢ１エレメントと、（ｋ）前記第１のＨＵＢ０エレメントの前記内部イン
タフェースに結合され、かつ前記第１のＨＵＢ１エレメ
ントの前記内部インタフェースにさらに結合され、前記
ホストコンピュータデータまたは前記インデックスプロ
セッサデータを前記第１のＨＵＢ０エレメントから前記
第１のＨＵＢ１エレメントに転送するため、またはメモ
リ応答を前記第１のＨＵＢ１エレメントから前記第１の
ＨＵＢ０エレメントに転送するための双方向バスを含む
第１の内部インタフェースと、（ｌ）前記第２のＨＵＢ０エレメントの前記内部イン
タフェースに結合され、かつ前記第２のＨＵＢ１エレメ
ントの前記内部インタフェースにさらに結合され、前記
ホストコンピュータデータおよび前記インデックスプロ
セッサデータを前記第２のＨＵＢ０エレメントから前記
第２のＨＵＢ１エレメントに転送するため、およびメモ
リ応答を前記第２のＨＵＢ１エレメントから前記第２の
ＨＵＢ０エレメントに転送するための双方向バスを含む
第２の内部インタフェースと、（ｍ）前記第１のＨＵＢ１エレメントの前記ＵＰスト
リートインタフェースに結合され、かつ第２のＨＵＢ１
エレメントの前記ＵＰストリートインタフェースにさら
に結合され、前記メモリ素子応答を前記第１のＨＵＢ１
エレメントから前記第２のＨＵＢ１エレメントに転送す
るための双方向バスを含む第２のＵＰストリートと、（ｎ）前記第１のＨＵＢ１エレメントの前記ＤＯＷＮ
ストリートインタフェースに結合され、かつ第２のＨＵ
Ｂ１エレメントの前記ＤＯＷＮストリートインタフェー
スにさらに結合され、前記メモリ素子応答を前記第２の
ＨＵＢ１エレメントから前記第１のＨＵＢ１エレメント
に転送するための双方向バスを含む第２のＤＯＷＮスト
リートと、（ｏ）前記メモリ素子に結合され、かつ前記第１のＨ
ＵＢ１エレメントの前記メモリ装置インタフェースにさ
らに結合され、前記ホストコンピュータデータまたは前
記インデックスプロセッサデータを前記第１のＨＵＢ１
エレメントから前記メモリ素子に転送するため、また前
記メモリ応答を前記メモリ素子から前記第１のＨＵＢ１
エレメントに転送するための第１の記憶インタフェース
コントローラと、（ｐ）前記メモリ素子に結合され、かつ前記第２のＨ
ＵＢ１エレメントの前記メモリ装置インタフェースにさ
らに結合され、前記ホストコンピュータデータまたは前
記インデックスプロセッサデータを前記第２のＨＵＢ１
エレメントから前記メモリ素子に転送するため、または
前記メモリ応答を前記メモリ素子から前記第２のＨＵＢ
１エレメントに転送するための第２の記憶インタフェー
スコントローラとを含む、装置。
【請求項３１】（ａ）第１のパワードメインと、（ｂ）第２のパワードメインと、（ｃ）前記複数のＨＵＢ０装置のうちのいくつかを前
記第１のパワードメインで電力供給しかつその残りの前
記複数のＨＵＢ０装置を前記第２のパワードメインで電
力供給するための手段と、（ｄ）前記複数のＨＵＢ１装置のうちのいくつかを前
記第１のパワードメインで電力供給し、かつその残りの
前記複数のＨＵＢ１装置を前記第２のパワードメインで
電力供給するための手段とをさらに含む、請求項３０に
記載の装置。
【請求項３２】複数のホストコンピュータインタフェ
ースおよび複数のインデックスプロセッサインタフェー
スを複数のメモリ素子に結合するための装置であって、（ａ）ＨＩＡインタフェース、ＩＸＰインタフェー
ス、ＵＰストリートインタフェース、ＤＯＷＮストリー
トインタフェースおよび内部インタフェースを含む複数
の入力をその各々が有し、前記複数の入力のうちの１つ
を前記複数の入力のうち別の１つに接続するための複数
のＨＵＢ０エレメントと、（ｂ）前記ホストコンピュータインタフェースに結合
され、さらに前記複数のＨＵＢ０エレメントの前記ＨＩ
Ａインタフェースと対にされかつ結合され、ホストコン
ピュータデータを前記複数のＨＵＢ０エレメントにおよ
び前記複数のＨＵＢ０エレメントから転送するための複
数のホストインタフェースアダプタと、（ｃ）前記インデックスプロセッサインタフェースに
結合され、さらに前記複数のＨＵＢ０エレメントの前記
ＩＸＰインタフェースと対にされかつ結合され、インデ
ックスプロセッサデータを前記複数のＨＵＢ０エレメン
トにおよび前記複数のＨＵＢ０エレメントから転送する
ための複数のインデックスプロセッサインタフェースア
ダプタと、（ｄ）前記複数のＨＵＢ０エレメントの前記ＵＰスト
リートインタフェースに結合され、前記ホストコンピュ
ータデータおよび前記インデックスプロセッサデータを
前記複数のＨＵＢ０エレメントのいずれか１つから前記
複数のＨＵＢ０エレメントの他のいずれかに転送するた
めの双方向バスをその各々が有する複数の第１のＵＰス
トリートと、（ｅ）前記複数のＨＵＢ０エレメントの前記ＤＯＷＮ
ストリートインタフェースに結合され、前記ホストコン
ピュータデータまたは前記インデックスプロセッサデー
タを前記複数のＨＵＢ０エレメントのいずれか１つから
前記複数のＨＵＢ０エレメントの他のいずれかに転送す
るための双方向バスをその各々が有する複数の第１のＤ
ＯＷＮストリートと、（ｆ）内部インタフェース、メモリ素子インタフェー
ス、ＵＰストリートインタフェース、ＤＯＷＮストリー
トインタフェースおよびクロスオーバーインタフェース
を含む複数の入力をその各々が有し、前記複数の入力の
うちの１つを前記複数の入力のうちの別の１つに接続す
るための複数のＨＵＢ１エレメントと、（ｇ）前記複数のＨＵＢ０エレメントの前記内部イン
タフェースに結合され、かつ前記複数のＨＵＢ１エレメ
ントの前記内部インタフェースにさらに結合され、前記
ホストコンピュータデータまたは前記インデックスプロ
セッサデータを前記複数のＨＵＢ０エレメントから前記
複数のＨＵＢ１エレメントに転送するため、またはメモ
リ応答を前記複数のＨＵＢ１エレメントから前記複数の
ＨＵＢ０エレメントに転送するための双方向バスをその
各々が有する複数の内部インタフェースと、（ｈ）前記複数のＨＵＢ１エレメントの前記ＵＰスト
リートインタフェースに結合され、前記メモリ素子応答
を前記複数のＨＵＢ１エレメントのいずれか１つから前
記複数のＨＵＢ１エレメントの他のいずれかに転送する
ための双方向バスをその各々が有する複数の第２のＵＰ
ストリートと、（ｉ）前記複数のＨＵＢ１エレメントの前記ＤＯＷＮ
ストリートインタフェースに結合され、前記メモリ素子
応答を前記複数のＨＵＢ１エレメントのいずれか１つか
ら前記複数のＨＵＢ１エレメントの他のいずれかに転送
するための双方向バスをその各々が有する複数の第２の
ＤＯＷＮストリートと、（ｊ）前記複数のメモリ素子に結合され、かつ前記複
数のＨＵＢ１エレメントの前記メモリ素子インタフェー
スにさらに結合され、前記ホストコンピュータデータま
たは前記インデックスプロセッサデータを前記複数のＨ
ＵＢ１エレメントから前記複数のメモリ素子に転送する
ため、または前記複数のメモリ応答を前記複数のメモリ
素子から前記複数のＨＵＢ１エレメントに転送するため
の複数の記憶インタフェースコントローラとを含む、装
置。
【請求項３３】（ａ）第１のパワードメインと、（ｂ）第２のパワードメインと、（ｃ）前記複数のＨＵＢ０装置のうちのいくつかを前
記第１のパワードメインで電力供給し、かつその残りの
前記複数のＨＵＢ０装置を前記第２のパワードメインで
電力供給するための手段と、（ｄ）前記複数のＨＵＢ１装置のうちのいくつかを前
記第１のパワードメインで電力供給し、かつその残りの
前記複数のＨＵＢ１装置を前記第２のパワードメインで
電力供給するための手段とをさらに含む、請求項３２に
記載の装置。
【請求項３４】複数のストリートを介して接続される
複数のＨＵＢエレメントを含むコンピュータアーキテク
チャによって、複数の第１の電気インタフェースから複
数の第２の電気インタフェースにデータを転送するため
の方法であって、（ａ）ヘッダ部分およびボディ部分を含む、前記複数
の第１の電気インタフェースのうちの１つからのリクエ
ストパケットを受取るステップと、（ｂ）前記リクエストパケットの前記ヘッダ部分から
行先アドレスを調べるステップと、（ｃ）前記複数のＨＵＢエレメントのうちのどれにリ
クエストが送られるかを決定するステップと、（ｄ）リクエストが出されたＨＵＢエレメントに接続
される前記複数のストリートのサブセットが使用中であ
るかどうかを判定するステップと、（ｅ）リクエストが出されたストリートが使用中でな
い場合にのみ、前記リクエストが出されたＨＵＢエレメ
ントに接続される前記複数のストリートのうちの１つを
介して前記リクエストを前記リクエストが出されたＨＵ
Ｂエレメントに送るステップと、（ｆ）前記リクエストが出されたストリートが使用中
であれば、前記リクエストが出されたストリートが使用
中でなくなるまで、および前記リクエストが出されたス
トリートにおいて前記リクエストパケットの優先順位が
確立されるまで、メモリに前記リクエストパケットをス
トアするステップと、（ｇ）前記リクエストパケットが受取られたこと、お
よびその次の前記リクエストパケットが、同じ前記リク
エストが出されたストリートにおいて転送されようとし
ている他のより高い優先順位のリクエストと競合してい
ない場合にのみ別のリクエストパケットが送られ得るこ
とを示す肯定応答を前記リクエストが出されたＨＵＢエ
レメントから受取るステップと、（ｈ）前記リクエストが出されたＨＵＢエレメントか
ら前記肯定応答が受取られなければ転送されるべき残り
のリクエストパケットをメモリにストアし、前記リクエ
ストが出されたストリートが使用中でなくなるまで、お
よび前記リクエストが出されたストリートにおいて前記
リクエストパケットの前記優先順位が再び確立されるま
で待つステップと、（ｉ）前記リクエストパケットがすべて転送されてし
まうまでステップ（ｄ）〜（ｈ）に従ってリクエストパ
ケットを前記リクエストが出されたＨＵＢエレメントに
転送し続けるステップと、（ｊ）前記リクエストパケットを前記リクエストが出
されたＨＵＢエレメントから前記複数の第２の電気イン
タフェースのうちの１つに転送するステップとを含む、
方法。