JP3001455B2 - データ転送装置 - Google Patents
データ転送装置Info
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- JP3001455B2 JP3001455B2 JP9107363A JP10736397A JP3001455B2 JP 3001455 B2 JP3001455 B2 JP 3001455B2 JP 9107363 A JP9107363 A JP 9107363A JP 10736397 A JP10736397 A JP 10736397A JP 3001455 B2 JP3001455 B2 JP 3001455B2
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Description
【０００１】
【発明の属する技術分野】本発明は、データ転送装置に
関し、特に、複数の制御装置間で高速な転送を行うデー
タ転送装置に関する。
関し、特に、複数の制御装置間で高速な転送を行うデー
タ転送装置に関する。
【０００２】
【従来の技術】従来の一般的なデータ転送装置に関して
説明する。図１２は、従来のデータ転送装置を示すブロ
ック図である。図１２を参照すると、このデータ転送装
置は、ＣＰＵ側バス接続装置＃０〜＃ｍ［５ａ］〜［８
ａ］と、メモリ側バス接続装置＃０〜＃ｎ［１１ａ］〜
［１４ａ］と、ＣＰＵ側バス接続装置＃０〜＃ｍ［５
ａ］〜［８ａ］およびメモリ側バス接続装置＃０〜＃ｎ
［１１ａ］〜［１４ａ］からの転送データの競合調停を
行う競合調停部［１０ａ］と、ＣＰＵ側バス接続装置＃
０〜＃ｍ［５ａ］〜［８ａ］およびメモリ側バス接続装
置＃０〜＃ｎ［１１ａ］〜［１４ａ］からの転送データ
を転送するバス［９ａ］と、パス［１０１ａ］〜［１３
３ａ］と、ＣＰＵ＃０〜＃ｍ［１ａ］〜［４ａ］と、メ
モリ＃０〜＃ｎ［１５ａ］〜［１８ａ］とから構成され
る。
説明する。図１２は、従来のデータ転送装置を示すブロ
ック図である。図１２を参照すると、このデータ転送装
置は、ＣＰＵ側バス接続装置＃０〜＃ｍ［５ａ］〜［８
ａ］と、メモリ側バス接続装置＃０〜＃ｎ［１１ａ］〜
［１４ａ］と、ＣＰＵ側バス接続装置＃０〜＃ｍ［５
ａ］〜［８ａ］およびメモリ側バス接続装置＃０〜＃ｎ
［１１ａ］〜［１４ａ］からの転送データの競合調停を
行う競合調停部［１０ａ］と、ＣＰＵ側バス接続装置＃
０〜＃ｍ［５ａ］〜［８ａ］およびメモリ側バス接続装
置＃０〜＃ｎ［１１ａ］〜［１４ａ］からの転送データ
を転送するバス［９ａ］と、パス［１０１ａ］〜［１３
３ａ］と、ＣＰＵ＃０〜＃ｍ［１ａ］〜［４ａ］と、メ
モリ＃０〜＃ｎ［１５ａ］〜［１８ａ］とから構成され
る。
【０００３】次にこの従来の技術の動作に関して説明す
る。ＣＰＵ＃０［１ａ］からメモリ＃０［１５ａ］への
ロードリクエスト（以降ＲＱ０１）が発行され、同時に
ＣＰＵ＃１［２ａ］からメモリ＃０［１５ａ］へのロー
ドリクエスト（以降ＲＱ１１）が発行された場合につい
て説明する。その後ＣＰＵ＃１［２ａ］からメモリ＃１
［１６ａ］へのロードリクエスト（以降ＲＱ１２）が発
行される。また、同時にリクエストが競合した場合、Ｃ
ＰＵの装置番号、メモリの装置番号の若い順に優先順位
が高いものとする。また、ＣＰＵ側とメモリ側とではメ
モリ側の優先順位が高いものとする。
る。ＣＰＵ＃０［１ａ］からメモリ＃０［１５ａ］への
ロードリクエスト（以降ＲＱ０１）が発行され、同時に
ＣＰＵ＃１［２ａ］からメモリ＃０［１５ａ］へのロー
ドリクエスト（以降ＲＱ１１）が発行された場合につい
て説明する。その後ＣＰＵ＃１［２ａ］からメモリ＃１
［１６ａ］へのロードリクエスト（以降ＲＱ１２）が発
行される。また、同時にリクエストが競合した場合、Ｃ
ＰＵの装置番号、メモリの装置番号の若い順に優先順位
が高いものとする。また、ＣＰＵ側とメモリ側とではメ
モリ側の優先順位が高いものとする。
【０００４】ＣＰＵ＃０［１ａ］から発行されたＲＱ０
１はパス［１０１ａ］を経由してＣＰＵ側バス接続装置
＃０［５ａ］に転送される。同時に、ＣＰＵ＃１［２
ａ］から発行されたＲＱ１１はパス［１０３ａ］を経由
してＣＰＵ側バス接続装置＃１［６ａ］に転送される。
次に、ＲＱ０１およびＲＱ１１はパス［１３３ａ］を経
由して競合調停部［１０ａ］に送出可能かどうかを通知
する。
１はパス［１０１ａ］を経由してＣＰＵ側バス接続装置
＃０［５ａ］に転送される。同時に、ＣＰＵ＃１［２
ａ］から発行されたＲＱ１１はパス［１０３ａ］を経由
してＣＰＵ側バス接続装置＃１［６ａ］に転送される。
次に、ＲＱ０１およびＲＱ１１はパス［１３３ａ］を経
由して競合調停部［１０ａ］に送出可能かどうかを通知
する。
【０００５】次に、競合調停部［１０ａ］において、優
先順位からＲＱ０１が選択され、ＲＱ０１はパス［１０
９ａ］を経由してバス［９ａ］を経由し、パス［１１７
ａ］を経由してメモリ側バス接続装置＃０［１１ａ］に
転送される。
先順位からＲＱ０１が選択され、ＲＱ０１はパス［１０
９ａ］を経由してバス［９ａ］を経由し、パス［１１７
ａ］を経由してメモリ側バス接続装置＃０［１１ａ］に
転送される。
【０００６】次に、ＲＱ０１はパス［１２５ａ］を経由
してメモリ＃０［１５ａ］をアクセスし、ロードデータ
（以降ＤＴ０１）が読み出される。また、競合調停部
［１０ａ］において競合で敗れたＲＱ１１が選択され、
ＲＱ１１はパス［１１１ａ］を経由してバス［９ａ］を
経由し、パス［１１７ａ］を経由してメモリ側バス接続
装置＃０［１１ａ］に転送される。同時に、ＣＰＵ＃１
［２ａ］から発行されたＲＱ１２はパス［１０３ａ］を
経由してＣＰＵ側バス接続装置＃１［６ａ］に転送され
る。
してメモリ＃０［１５ａ］をアクセスし、ロードデータ
（以降ＤＴ０１）が読み出される。また、競合調停部
［１０ａ］において競合で敗れたＲＱ１１が選択され、
ＲＱ１１はパス［１１１ａ］を経由してバス［９ａ］を
経由し、パス［１１７ａ］を経由してメモリ側バス接続
装置＃０［１１ａ］に転送される。同時に、ＣＰＵ＃１
［２ａ］から発行されたＲＱ１２はパス［１０３ａ］を
経由してＣＰＵ側バス接続装置＃１［６ａ］に転送され
る。
【０００７】次に、ＤＴ０１はパス［１２６ａ］を経由
してメモリ側バス接続装置＃０［１１ａ］に転送され
る。また、ＲＱ１１はパス［１２５ａ］を経由してメモ
リ＃０［１５ａ］をアクセスし、ロードデータ（以降Ｄ
Ｔ１１）が読み出される。同時に、ＲＱ１２はパス［１
３３ａ］を経由して競合調停部［１０ａ］に送出可能か
どうかを通知する。
してメモリ側バス接続装置＃０［１１ａ］に転送され
る。また、ＲＱ１１はパス［１２５ａ］を経由してメモ
リ＃０［１５ａ］をアクセスし、ロードデータ（以降Ｄ
Ｔ１１）が読み出される。同時に、ＲＱ１２はパス［１
３３ａ］を経由して競合調停部［１０ａ］に送出可能か
どうかを通知する。
【０００８】次に、競合調停部［１０ａ］においてＲＱ
１２が選択され、ＲＱ１２はパス［１１１ａ］を経由し
てバス［９ａ］を経由し、パス［１１９ａ］を経由して
メモリ側バス接続装置＃１［１２ａ］に転送される。同
時に、ＤＴ０１はパス［１３３ａ］を経由して競合調停
部［１０ａ］に送出可能かどうかを通知する。
１２が選択され、ＲＱ１２はパス［１１１ａ］を経由し
てバス［９ａ］を経由し、パス［１１９ａ］を経由して
メモリ側バス接続装置＃１［１２ａ］に転送される。同
時に、ＤＴ０１はパス［１３３ａ］を経由して競合調停
部［１０ａ］に送出可能かどうかを通知する。
【０００９】次に、競合調停部［１０ａ］においてＤＴ
０１が選択され、ＤＴ０１はパス［１１８ａ］を経由し
てバス［９ａ］を経由し、パス［１１０ａ］を経由して
ＣＰＵ側バス接続装置＃０［５ａ］に転送される。ま
た、ＤＴ１１はパス［１３３ａ］を経由して競合調停部
［１０ａ］に送出可能かどうかを通知する。同時に、Ｒ
Ｑ１２はパス［１２７ａ］を経由してメモリ＃１［１６
ａ］をアクセスし、ロードデータ（以降ＤＴ１２）が読
み出される。
０１が選択され、ＤＴ０１はパス［１１８ａ］を経由し
てバス［９ａ］を経由し、パス［１１０ａ］を経由して
ＣＰＵ側バス接続装置＃０［５ａ］に転送される。ま
た、ＤＴ１１はパス［１３３ａ］を経由して競合調停部
［１０ａ］に送出可能かどうかを通知する。同時に、Ｒ
Ｑ１２はパス［１２７ａ］を経由してメモリ＃１［１６
ａ］をアクセスし、ロードデータ（以降ＤＴ１２）が読
み出される。
【００１０】次に、ＤＴ０１はパス［１０２ａ］を経由
してＣＰＵ＃０［１ａ］に転送され一連の動作を終了す
る。また、競合調停部［１０ａ］においてＤＴ１１が選
択され、ＤＴ１１はパス［１１８ａ］を経由してバス
［９ａ］を経由し、パス［１１２ａ］を経由してＣＰＵ
側バス接続装置＃１［６ａ］に転送される。同時に、Ｄ
Ｔ１２はパス［１２８ａ］を経由してメモリ側バス接続
装置＃１［１２ａ］に転送される。
してＣＰＵ＃０［１ａ］に転送され一連の動作を終了す
る。また、競合調停部［１０ａ］においてＤＴ１１が選
択され、ＤＴ１１はパス［１１８ａ］を経由してバス
［９ａ］を経由し、パス［１１２ａ］を経由してＣＰＵ
側バス接続装置＃１［６ａ］に転送される。同時に、Ｄ
Ｔ１２はパス［１２８ａ］を経由してメモリ側バス接続
装置＃１［１２ａ］に転送される。
【００１１】次に、ＤＴ１１はパス［１０４ａ］を経由
してＣＰＵ＃１［２ａ］に転送され一連の動作を終了す
る。同時に、ＤＴ１２はパス［１３３ａ］を経由して競
合調停部［１０ａ］に送出可能かどうかを通知する。
してＣＰＵ＃１［２ａ］に転送され一連の動作を終了す
る。同時に、ＤＴ１２はパス［１３３ａ］を経由して競
合調停部［１０ａ］に送出可能かどうかを通知する。
【００１２】次に、競合調停部［１０ａ］においてＤＴ
１２が選択され、ＤＴ１２はパス［１２０ａ］を経由し
てバス［９ａ］を経由し、パス［１１２ａ］を経由して
ＣＰＵ側バス接続装置＃１［６ａ］に転送される。
１２が選択され、ＤＴ１２はパス［１２０ａ］を経由し
てバス［９ａ］を経由し、パス［１１２ａ］を経由して
ＣＰＵ側バス接続装置＃１［６ａ］に転送される。
【００１３】最後に、ＤＴ１２はパス［１０４ａ］を経
由してＣＰＵ＃１［２ａ］に転送され一連の動作を終了
する。
由してＣＰＵ＃１［２ａ］に転送され一連の動作を終了
する。
【００１４】また、次に、「特開平７−３８５９６号公
報」記載の技術に代表されるクロスバを有する従来のデ
ータ転送装置について説明する。図１３は、従来のデー
タ転送装置を示すブロック図である。図１３を参照する
と、このデータ転送装置は、ＣＰＵ側クロスバ接続装置
＃０〜＃ｍ［５ｂ］〜［８ｂ］と、メモリ側クロスバ接
続装置＃０〜＃ｎ［１３ｂ］〜［１６ｂ］と、ＣＰＵ側
クロスバ接続装置＃０〜＃ｍ［５ｂ］〜［８ｂ］メモリ
側クロスバ接続装置＃０〜＃ｎ［１３ｂ］〜［１６ｂ］
への転送データの競合調停を行うクロスバ制御部［９
ｂ］と、クロスバ制御部［９ｂ］の競合調停結果によ
り、ＣＰＵ側クロスバ接続装置＃０〜＃ｍ［５ｂ］〜
［８ｂ］からメモリ側クロスバ接続装置＃０〜＃ｎ［１
３ｂ］〜［１６ｂ］へのデータ転送を行うクロスバ［１
０ｂ］と、メモリ側クロスバ接続装置＃０〜＃ｎ［１３
ｂ］〜［１６ｂ］からＣＰＵ側クロスバ接続装置＃０〜
＃ｍ［５ｂ］〜［８ｂ］への転送データの競合調停を行
うクロスバ制御部［１２ｂ］と、クロスバ制御部［１２
ｂ］の競合調停結果により、前記複数のメモリ側クロス
バ接続装置＃０〜＃ｎ［１３ｂ］〜［１６ｂ］から前記
複数のＣＰＵ側クロス接続装置＃０〜＃ｍ［５ｂ］〜
［８ｂ］へのデータ転送を行うクロスバ［１１ｂ］と、
パス［１０１ｂ］〜［１３４ｂ］と、ＣＰＵ＃０〜＃ｍ
［１ｂ］〜［４ｂ］と、メモリ＃０〜＃ｎ［１７ｂ］〜
［２０ｂ］とから構成される。
報」記載の技術に代表されるクロスバを有する従来のデ
ータ転送装置について説明する。図１３は、従来のデー
タ転送装置を示すブロック図である。図１３を参照する
と、このデータ転送装置は、ＣＰＵ側クロスバ接続装置
＃０〜＃ｍ［５ｂ］〜［８ｂ］と、メモリ側クロスバ接
続装置＃０〜＃ｎ［１３ｂ］〜［１６ｂ］と、ＣＰＵ側
クロスバ接続装置＃０〜＃ｍ［５ｂ］〜［８ｂ］メモリ
側クロスバ接続装置＃０〜＃ｎ［１３ｂ］〜［１６ｂ］
への転送データの競合調停を行うクロスバ制御部［９
ｂ］と、クロスバ制御部［９ｂ］の競合調停結果によ
り、ＣＰＵ側クロスバ接続装置＃０〜＃ｍ［５ｂ］〜
［８ｂ］からメモリ側クロスバ接続装置＃０〜＃ｎ［１
３ｂ］〜［１６ｂ］へのデータ転送を行うクロスバ［１
０ｂ］と、メモリ側クロスバ接続装置＃０〜＃ｎ［１３
ｂ］〜［１６ｂ］からＣＰＵ側クロスバ接続装置＃０〜
＃ｍ［５ｂ］〜［８ｂ］への転送データの競合調停を行
うクロスバ制御部［１２ｂ］と、クロスバ制御部［１２
ｂ］の競合調停結果により、前記複数のメモリ側クロス
バ接続装置＃０〜＃ｎ［１３ｂ］〜［１６ｂ］から前記
複数のＣＰＵ側クロス接続装置＃０〜＃ｍ［５ｂ］〜
［８ｂ］へのデータ転送を行うクロスバ［１１ｂ］と、
パス［１０１ｂ］〜［１３４ｂ］と、ＣＰＵ＃０〜＃ｍ
［１ｂ］〜［４ｂ］と、メモリ＃０〜＃ｎ［１７ｂ］〜
［２０ｂ］とから構成される。
【００１５】次にこの従来の技術の動作について説明す
る。ＣＰＵ＃０［１ｂ］からメモリ＃０［１７ｂ］への
ロードリクエスト（以降ＲＱ０１）が発行され、同時に
ＣＰＵ＃１［２ｂ］からメモリ＃０［１７ｂ］へのロー
ドリクエスト（以降ＲＱ１１）が発行された場合につい
て説明する。
る。ＣＰＵ＃０［１ｂ］からメモリ＃０［１７ｂ］への
ロードリクエスト（以降ＲＱ０１）が発行され、同時に
ＣＰＵ＃１［２ｂ］からメモリ＃０［１７ｂ］へのロー
ドリクエスト（以降ＲＱ１１）が発行された場合につい
て説明する。
【００１６】その後ＣＰＵ＃１［２ｂ］からメモリ＃１
［１８ｂ］へのロードリクエスト（以降ＲＱ１２）が発
行されたものとする。同時にリクエストが競合した場
合、ＣＰＵの装置番号、メモリの装置番号の若い順に優
先順位が高いものとする。
［１８ｂ］へのロードリクエスト（以降ＲＱ１２）が発
行されたものとする。同時にリクエストが競合した場
合、ＣＰＵの装置番号、メモリの装置番号の若い順に優
先順位が高いものとする。
【００１７】ＣＰＵ＃０［１ｂ］から発行されたＲＱ０
１はパス［１０１ｂ］を経由してＣＰＵ側クロスバ接続
装置＃０［５ｂ］に転送される。同時に、ＣＰＵ＃１
［２ｂ］から発行されたＲＱ１１はパス［１０３ｂ］を
経由してＣＰＵ側クロスバ接続装置＃１［６ｂ］に転送
される。
１はパス［１０１ｂ］を経由してＣＰＵ側クロスバ接続
装置＃０［５ｂ］に転送される。同時に、ＣＰＵ＃１
［２ｂ］から発行されたＲＱ１１はパス［１０３ｂ］を
経由してＣＰＵ側クロスバ接続装置＃１［６ｂ］に転送
される。
【００１８】次に、ＲＱ０１はＣＰＵ側クロスバ接続装
置＃０［５ｂ］からパス［１０９ｂ］を経由してｍ×ｎ
クロスバ［１０ｂ］に転送され、同時にＲＱ１１もＣＰ
Ｕ側クロスバ接続装置＃１［６ｂ］からパス［１１１
ｂ］を経由してｍ×ｎクロスバ［１０ｂ］に転送され
る。また、ＣＰＵ＃１［２ｂ］から発行されたＲＱ１２
はパス［１０３ｂ］を経由してＣＰＵ側クロスバ接続装
置＃１［６ｂ］に転送される。
置＃０［５ｂ］からパス［１０９ｂ］を経由してｍ×ｎ
クロスバ［１０ｂ］に転送され、同時にＲＱ１１もＣＰ
Ｕ側クロスバ接続装置＃１［６ｂ］からパス［１１１
ｂ］を経由してｍ×ｎクロスバ［１０ｂ］に転送され
る。また、ＣＰＵ＃１［２ｂ］から発行されたＲＱ１２
はパス［１０３ｂ］を経由してＣＰＵ側クロスバ接続装
置＃１［６ｂ］に転送される。
【００１９】次に、ＲＱ０１とＲＱ１１のアクセス情報
がパス［１３３ｂ］を経由してクロスバ制御部［９ｂ］
に転送される。ＲＱ０１とＲＱ１１が同一メモリにアク
セスするために競合が発生し、優先順位からＲＱ０１が
選択され、競合調停結果がパス［１３３ｂ］を経由して
ｍ×ｎクロスバ［１０ｂ］に転送される。その結果ＲＱ
０１はパス［１１７ｂ］を経由してメモリ側クロスバ接
続装置＃０［１３ｂ］に転送される。同時に、ＲＱ１２
はＣＰＵ側クロスバ接続装置＃１［６ｂ］からパス［１
１１ｂ］を経由してｍ×ｎクロスバ［１０ｂ］に転送さ
れる。
がパス［１３３ｂ］を経由してクロスバ制御部［９ｂ］
に転送される。ＲＱ０１とＲＱ１１が同一メモリにアク
セスするために競合が発生し、優先順位からＲＱ０１が
選択され、競合調停結果がパス［１３３ｂ］を経由して
ｍ×ｎクロスバ［１０ｂ］に転送される。その結果ＲＱ
０１はパス［１１７ｂ］を経由してメモリ側クロスバ接
続装置＃０［１３ｂ］に転送される。同時に、ＲＱ１２
はＣＰＵ側クロスバ接続装置＃１［６ｂ］からパス［１
１１ｂ］を経由してｍ×ｎクロスバ［１０ｂ］に転送さ
れる。
【００２０】次に、ＲＱ０１はパス［１２５ｂ］を経由
してメモリ＃０［１７ｂ］をアクセスし、ロードデータ
（以降ＤＴ０１）が読み出される。また、競合で敗れた
ＲＱ１１の競合調停結果がパス［１３３ｂ］を経由して
ｍ×ｎクロスバ［１０ｂ］に転送される。その結果ＲＱ
１１はパス［１１７ｂ］を経由してメモリ側クロスバ接
続装置＃０［１３ｂ］に転送される。本来はこのタイミ
ングでＲＱ１２はパス［１１９ｂ］を経由してメモリ側
クロスバ接続装置＃１［１４ｂ］に転送されるはずであ
るが、ＲＱ１２の前のリクエストのＲＱ１１が競合で敗
れたために待たされてしまう。
してメモリ＃０［１７ｂ］をアクセスし、ロードデータ
（以降ＤＴ０１）が読み出される。また、競合で敗れた
ＲＱ１１の競合調停結果がパス［１３３ｂ］を経由して
ｍ×ｎクロスバ［１０ｂ］に転送される。その結果ＲＱ
１１はパス［１１７ｂ］を経由してメモリ側クロスバ接
続装置＃０［１３ｂ］に転送される。本来はこのタイミ
ングでＲＱ１２はパス［１１９ｂ］を経由してメモリ側
クロスバ接続装置＃１［１４ｂ］に転送されるはずであ
るが、ＲＱ１２の前のリクエストのＲＱ１１が競合で敗
れたために待たされてしまう。
【００２１】次に、ＤＴ０１はパス［１２６ｂ］を経由
してメモリ側クロスバ接続装置＃０［１３ｂ］に転送さ
れる。また、ＲＱ１１はパス［１２５ｂ］を経由してメ
モリ＃０［１７ｂ］をアクセスし、ロードデータ（以降
ＤＴ１１）が読み出される。同時に、ＲＱ１２のアクセ
ス情報がパス［１３３ｂ］を経由してクロスバ制御部
［９ｂ］に転送される。競合は発生しないため、ＲＱ１
２が選択され、競合調停結果がパス［１３３ｂ］を経由
してｍ×ｎクロスバ［１０ｂ］に転送される。その結果
ＲＱ１２はパス［１１９ｂ］を経由してメモリ側クロス
バ接続装置＃１［１４ｂ］に転送される。
してメモリ側クロスバ接続装置＃０［１３ｂ］に転送さ
れる。また、ＲＱ１１はパス［１２５ｂ］を経由してメ
モリ＃０［１７ｂ］をアクセスし、ロードデータ（以降
ＤＴ１１）が読み出される。同時に、ＲＱ１２のアクセ
ス情報がパス［１３３ｂ］を経由してクロスバ制御部
［９ｂ］に転送される。競合は発生しないため、ＲＱ１
２が選択され、競合調停結果がパス［１３３ｂ］を経由
してｍ×ｎクロスバ［１０ｂ］に転送される。その結果
ＲＱ１２はパス［１１９ｂ］を経由してメモリ側クロス
バ接続装置＃１［１４ｂ］に転送される。
【００２２】次に、ＤＴ０１はパス［１１８ｂ］を経由
してｎ×ｍクロスバ［１１ｂ］に転送される。また、Ｄ
Ｔ１１はパス［１２６ｂ］を経由してメモリ側クロスバ
接続装置＃０［１３ｂ］に転送される。同時に、ＲＱ１
２はパス［１２７ｂ］を経由してメモリ＃１［１８ｂ］
をアクセスし、ロードデータ（以降ＤＴ１２）が読み出
される。
してｎ×ｍクロスバ［１１ｂ］に転送される。また、Ｄ
Ｔ１１はパス［１２６ｂ］を経由してメモリ側クロスバ
接続装置＃０［１３ｂ］に転送される。同時に、ＲＱ１
２はパス［１２７ｂ］を経由してメモリ＃１［１８ｂ］
をアクセスし、ロードデータ（以降ＤＴ１２）が読み出
される。
【００２３】次に、ＤＴ０１のアクセス情報がパス［１
３４ｂ］を経由してクロスバ制御部［１２ｂ］に転送さ
れる。競合は発生しないため、ＤＴ０１が選択され、競
合調停結果がパス［１３４ｂ］を経由してｎ×ｍクロス
バ［１１ｂ］に転送される。その結果ＤＴ０１はパス
［１１０ｂ］を経由してＣＰＵ側クロスバ接続装置＃０
［５ｂ］に転送される。また、ＤＴ１１はパス［１１８
ｂ］を経由してｎ×ｍクロスバ［１１ｂ］に転送され
る。同時に、ＤＴ１２はパス［１２８ｂ］を経由してメ
モリ側クロスバ接続装置＃１［１４ｂ］に転送される。
３４ｂ］を経由してクロスバ制御部［１２ｂ］に転送さ
れる。競合は発生しないため、ＤＴ０１が選択され、競
合調停結果がパス［１３４ｂ］を経由してｎ×ｍクロス
バ［１１ｂ］に転送される。その結果ＤＴ０１はパス
［１１０ｂ］を経由してＣＰＵ側クロスバ接続装置＃０
［５ｂ］に転送される。また、ＤＴ１１はパス［１１８
ｂ］を経由してｎ×ｍクロスバ［１１ｂ］に転送され
る。同時に、ＤＴ１２はパス［１２８ｂ］を経由してメ
モリ側クロスバ接続装置＃１［１４ｂ］に転送される。
【００２４】次に、ＤＴ０１はパス［１０２ｂ］を経由
してＣＰＵ＃０［１ｂ］に転送され一連の動作を終了す
る。また、ＤＴ１１のアクセス情報がパス［１３４ｂ］
を経由してクロスバ制御部［１２ｂ］に転送される。競
合は発生しないため、ＤＴ１１が選択され、競合調停結
果がパス［１３４ｂ］を経由してｎ×ｍクロスバ［１１
ｂ］に転送される。その結果ＤＴ１１はパス［１１２
ｂ］を経由してＣＰＵ側クロスバ接続装置＃１［６ｂ］
に転送される。同時に、ＤＴ１２はパス［１２０ｂ］を
経由してｎ×ｍクロスバ［１１ｂ］に転送される。
してＣＰＵ＃０［１ｂ］に転送され一連の動作を終了す
る。また、ＤＴ１１のアクセス情報がパス［１３４ｂ］
を経由してクロスバ制御部［１２ｂ］に転送される。競
合は発生しないため、ＤＴ１１が選択され、競合調停結
果がパス［１３４ｂ］を経由してｎ×ｍクロスバ［１１
ｂ］に転送される。その結果ＤＴ１１はパス［１１２
ｂ］を経由してＣＰＵ側クロスバ接続装置＃１［６ｂ］
に転送される。同時に、ＤＴ１２はパス［１２０ｂ］を
経由してｎ×ｍクロスバ［１１ｂ］に転送される。
【００２５】次に、ＤＴ１１はパス［１０４ｂ］を経由
してＣＰＵ＃１［２ｂ］に転送され一連の動作を終了す
る。同時に、ＤＴ１２のアクセス情報がパス［１３４
ｂ］を経由してクロスバ制御部［１２ｂ］に転送され
る。競合は発生しないため、ＤＴ１２が選択され、競合
調停結果がパス［１３４ｂ］を経由してｎ×ｍクロスバ
［１１ｂ］に転送される。その結果ＤＴ１２はパス［１
１２ｂ］を経由してＣＰＵ側クロスバ接続装置＃１［６
ｂ］に転送される。
してＣＰＵ＃１［２ｂ］に転送され一連の動作を終了す
る。同時に、ＤＴ１２のアクセス情報がパス［１３４
ｂ］を経由してクロスバ制御部［１２ｂ］に転送され
る。競合は発生しないため、ＤＴ１２が選択され、競合
調停結果がパス［１３４ｂ］を経由してｎ×ｍクロスバ
［１１ｂ］に転送される。その結果ＤＴ１２はパス［１
１２ｂ］を経由してＣＰＵ側クロスバ接続装置＃１［６
ｂ］に転送される。
【００２６】最後に、ＤＴ１２はパス［１０４ｂ］を経
由してＣＰＵ＃１［２ｂ］に転送され一連の動作を終了
する。
由してＣＰＵ＃１［２ｂ］に転送され一連の動作を終了
する。
【００２７】
【発明が解決しようとする課題】上述した従来の技術の
第１の問題点は、バス接続の技術においては、接続する
制御装置の台数に反比例して転送能力が落ちることであ
る。その理由は、あるタイミングにおいて１台の制御装
置しか転送許可を与えられないからである。
第１の問題点は、バス接続の技術においては、接続する
制御装置の台数に反比例して転送能力が落ちることであ
る。その理由は、あるタイミングにおいて１台の制御装
置しか転送許可を与えられないからである。
【００２８】第２の問題点は、クロスバ接続の技術にお
いては、接続する制御装置の台数が違う場合ハードウェ
アのコストが大きくなることである。その理由は、接続
する制御装置の台数に応じてクロスバを開発する場合に
は開発コストが増えるからである。また、最大構成のク
ロスバのみを開発し、最大構成未満の構成に適応する場
合にはハードウェアが冗長になり、ハードウェアの製造
コストが増えるからである。
いては、接続する制御装置の台数が違う場合ハードウェ
アのコストが大きくなることである。その理由は、接続
する制御装置の台数に応じてクロスバを開発する場合に
は開発コストが増えるからである。また、最大構成のク
ロスバのみを開発し、最大構成未満の構成に適応する場
合にはハードウェアが冗長になり、ハードウェアの製造
コストが増えるからである。
【００２９】本発明の目的は、接続する制御装置の台数
に依存してスケーラブルにハードウェアを拡張でき、接
続する制御装置の台数に依存せず転送性能を落とさない
データ転送装置を提供することである。
に依存してスケーラブルにハードウェアを拡張でき、接
続する制御装置の台数に依存せず転送性能を落とさない
データ転送装置を提供することである。
【００３０】
【課題を解決するための手段】本発明の第１のデータ転
送装置は、ＣＰＵ，メモリに代表される複数の各種制御
装置と、転送パスと、ネットワーク接続装置とを備える
データ転送装置であって、前記ネットワーク接続装置
が、前記各種制御装置からの転送データの送信時に前記
転送パスが使用可能かどうかをチェックし、送出先の前
記各種制御装置に対する最短距離の転送パスまたは前記
送出先の前記各種制御装置に対して最短距離の転送パス
が使用中である場合は次に近い転送パスと接続される送
信用パスチェック回路，前記各種制御装置から前記送信
用パスチェック回路へ送出する前記転送データを保持す
る送信用バッファ，前記転送パスからの前記転送データ
を受信時に前記各種制御装置への前記転送データかどう
かを判断し、その結果に基づいて前記転送データを取り
込む受信用マッチング回路，および前記受信用マッチン
グ回路からの前記転送データを保持する受信用バッファ
を有する複数のパス接続部と、前記受信用バッファから
の前記各種制御装置への前記転送データを選択し、前記
各種制御装置に転送する第１の選択回路と、前記各種制
御装置からの前記転送データを前記送信用バッファへ転
送する分配回路とを有する。
送装置は、ＣＰＵ，メモリに代表される複数の各種制御
装置と、転送パスと、ネットワーク接続装置とを備える
データ転送装置であって、前記ネットワーク接続装置
が、前記各種制御装置からの転送データの送信時に前記
転送パスが使用可能かどうかをチェックし、送出先の前
記各種制御装置に対する最短距離の転送パスまたは前記
送出先の前記各種制御装置に対して最短距離の転送パス
が使用中である場合は次に近い転送パスと接続される送
信用パスチェック回路，前記各種制御装置から前記送信
用パスチェック回路へ送出する前記転送データを保持す
る送信用バッファ，前記転送パスからの前記転送データ
を受信時に前記各種制御装置への前記転送データかどう
かを判断し、その結果に基づいて前記転送データを取り
込む受信用マッチング回路，および前記受信用マッチン
グ回路からの前記転送データを保持する受信用バッファ
を有する複数のパス接続部と、前記受信用バッファから
の前記各種制御装置への前記転送データを選択し、前記
各種制御装置に転送する第１の選択回路と、前記各種制
御装置からの前記転送データを前記送信用バッファへ転
送する分配回路とを有する。
【００３１】本発明の第２のデータ転送装置は、前記第
１のデータ転送装置であって、前記ネットワーク接続装
置を順次直列に最短距離で接続する転送パスである複数
のループ型転送パスと、前記ネットワーク接続装置内に
あって、それぞれ各々の前記ループ型転送パスに接続さ
れる前記ループ型転送パスに対応する複数の前記パス接
続部と、を有する。
１のデータ転送装置であって、前記ネットワーク接続装
置を順次直列に最短距離で接続する転送パスである複数
のループ型転送パスと、前記ネットワーク接続装置内に
あって、それぞれ各々の前記ループ型転送パスに接続さ
れる前記ループ型転送パスに対応する複数の前記パス接
続部と、を有する。
【００３２】本発明の第３のデータ転送装置は、前記第
２のデータ転送装置であって、前記ネットワーク接続装
置間を前記転送データが最短距離で転送されていない場
合に、前記ネットワーク接続装置間の前記転送データ
を、より近い前記ループ型転送パスの経路に折り返して
転送するかどうかを判断し、前記出力データを取り込む
前記受信用マッチング回路と、前記ネットワーク接続装
置にあって、前記各種制御装置からの前記転送データと
前記ネットワーク接続装置間を転送される転送データと
のいずれかを選択する第２の選択回路と、前記受信用マ
ッチング回路からの前記転送データを前記第２の選択回
路に送信する折り返し回路と、を有する。
２のデータ転送装置であって、前記ネットワーク接続装
置間を前記転送データが最短距離で転送されていない場
合に、前記ネットワーク接続装置間の前記転送データ
を、より近い前記ループ型転送パスの経路に折り返して
転送するかどうかを判断し、前記出力データを取り込む
前記受信用マッチング回路と、前記ネットワーク接続装
置にあって、前記各種制御装置からの前記転送データと
前記ネットワーク接続装置間を転送される転送データと
のいずれかを選択する第２の選択回路と、前記受信用マ
ッチング回路からの前記転送データを前記第２の選択回
路に送信する折り返し回路と、を有する。
【００３３】本発明の第４のデータ転送装置は、前記第
１、第２、または第３のデータ転送装置であって、第１
の前記ネットワーク接続装置の前記第１の選択回路およ
び第２の前記ネットワーク接続装置の前記分配回路の間
の接続と、前記第１の前記ネットワーク接続装置の前記
分配回路および前記第２の前記ネットワーク接続装置の
前記第１の選択回路の間の接続とを有し、前記第１の前
記ネットワーク接続装置および前記第２の前記ネットワ
ーク接続装置の間で前記転送データを転送する。
１、第２、または第３のデータ転送装置であって、第１
の前記ネットワーク接続装置の前記第１の選択回路およ
び第２の前記ネットワーク接続装置の前記分配回路の間
の接続と、前記第１の前記ネットワーク接続装置の前記
分配回路および前記第２の前記ネットワーク接続装置の
前記第１の選択回路の間の接続とを有し、前記第１の前
記ネットワーク接続装置および前記第２の前記ネットワ
ーク接続装置の間で前記転送データを転送する。
【００３４】［作用］上記構成のネットワーク接続装置
は、データ転送の経路として複数のループ型転送パスを
使用しているため、あるループ型転送パスがビジー状態
の場合、他のループ型転送パスを使って目的とする各種
制御装置に転送できる。さらに、バス接続とは異なり同
一タイミングで複数のデータ転送が可能である。また、
クロスバ接続とは異なりスケーラブルにハードウェアお
よび転送性能を変更できる。
は、データ転送の経路として複数のループ型転送パスを
使用しているため、あるループ型転送パスがビジー状態
の場合、他のループ型転送パスを使って目的とする各種
制御装置に転送できる。さらに、バス接続とは異なり同
一タイミングで複数のデータ転送が可能である。また、
クロスバ接続とは異なりスケーラブルにハードウェアお
よび転送性能を変更できる。
【００３５】
【発明の実施の形態】次に本発明の第１の実施の形態に
ついて図面を参照して説明する。図１は本発明の第１の
実施の形態を示すブロック図である。図１を参照する
と、本発明の第１の実施の形態は、各種制御装置からの
出力データの送信時に転送パスが使用可能かどうかをチ
ェックする送信用パスチェック回路［６ｃ］と、各種制
御装置からの送信用パスチェック回路［６ｃ］へ送出す
る出力データを保持する送信用バッファ［４ｃ］と、他
制御装置からの転送データを受信時に自制御装置への入
力データかどうかを判断し、さらに、自制御装置への入
力データの場合に自ネットワーク接続装置に取り込む受
信用マッチング回路［５ｃ］と、受信用マッチング回路
［５ｃ］からの自制御装置への入力データを保持する受
信用バッファ［３ｃ］を有するパス接続部［７ｃ］を複
数有し、複数のパス接続部［７ｃ］における受信用マッ
チング回路［５ｃ］または受信用バッファ［３ｃ］から
の自制御装置への入力データを選択し、各種制御装置に
転送するセレクタ［１ｃ］と、各種制御装置からの出力
データを、送出先制御装置に対して最短距離の転送パ
ス、または送出先制御装置に対して最短距離の転送パス
が使用中である場合は順次近い転送パスと接続される、
パス接続部［７ｃ］における送信用パスチェック回路
［６ｃ］または送信用バッファ［４ｃ］へ転送する分配
回路［２ｃ］を有するネットワーク接続装置によって接
続されるデータ転送装置である。また、内部は、経路
［１０１ｃ］〜［１０６ｃ］で接続されている。
ついて図面を参照して説明する。図１は本発明の第１の
実施の形態を示すブロック図である。図１を参照する
と、本発明の第１の実施の形態は、各種制御装置からの
出力データの送信時に転送パスが使用可能かどうかをチ
ェックする送信用パスチェック回路［６ｃ］と、各種制
御装置からの送信用パスチェック回路［６ｃ］へ送出す
る出力データを保持する送信用バッファ［４ｃ］と、他
制御装置からの転送データを受信時に自制御装置への入
力データかどうかを判断し、さらに、自制御装置への入
力データの場合に自ネットワーク接続装置に取り込む受
信用マッチング回路［５ｃ］と、受信用マッチング回路
［５ｃ］からの自制御装置への入力データを保持する受
信用バッファ［３ｃ］を有するパス接続部［７ｃ］を複
数有し、複数のパス接続部［７ｃ］における受信用マッ
チング回路［５ｃ］または受信用バッファ［３ｃ］から
の自制御装置への入力データを選択し、各種制御装置に
転送するセレクタ［１ｃ］と、各種制御装置からの出力
データを、送出先制御装置に対して最短距離の転送パ
ス、または送出先制御装置に対して最短距離の転送パス
が使用中である場合は順次近い転送パスと接続される、
パス接続部［７ｃ］における送信用パスチェック回路
［６ｃ］または送信用バッファ［４ｃ］へ転送する分配
回路［２ｃ］を有するネットワーク接続装置によって接
続されるデータ転送装置である。また、内部は、経路
［１０１ｃ］〜［１０６ｃ］で接続されている。
【００３６】次に、本発明の第１の実施の形態の動作に
ついて説明する。先ず、入力データの処理動作に関して
説明する。初めに１つないし複数のパス接続部［７ｃ］
における、受信用マッチング回路［５ｃ］にて自制御装
置への入力データかどうかを判断する。
ついて説明する。先ず、入力データの処理動作に関して
説明する。初めに１つないし複数のパス接続部［７ｃ］
における、受信用マッチング回路［５ｃ］にて自制御装
置への入力データかどうかを判断する。
【００３７】次に、前記入力データが自制御装置への入
力データでない場合、または自制御装置への入力データ
であるが、受信用バッファ［３ｃ］がビジーである場合
には、送信用パスチェック回路［６ｃ］を通じて転送パ
スに送出される。前記入力データが自制御装置への入力
データであり、受信用バッファ［３ｃ］がビジーでない
場合には、以下に示す動作を行う。受信用バッファ［３
ｃ］に入力データが存在する場合は、受信用バッファ
［３ｃ］に経路［１０５ｃ］を通じて前記入力データを
転送する。受信用バッファ［３ｃ］に入力データが存在
しない場合には、以下に示す動作を行う。セレクタ［１
ｃ］では、１つないしは複数のパス接続部［７ｃ］にお
ける、受信用バッファ［３ｃ］を検索し、受信用バッフ
ァ［３ｃ］に入力データが存在しない場合は受信用マッ
チング回路［５ｃ］を検索して、優先順位の高い入力デ
ータを経路［１０３ｃ］を通じて選択し、経路［１０１
ｃ］を通じて自制御装置の読み出しパスに転送する。こ
こで、受信用マッチング回路［５ｃ］で選択されなかっ
た入力データは受信用バッファ［３ｃ］に経路［１０５
ｃ］を通じて転送される。
力データでない場合、または自制御装置への入力データ
であるが、受信用バッファ［３ｃ］がビジーである場合
には、送信用パスチェック回路［６ｃ］を通じて転送パ
スに送出される。前記入力データが自制御装置への入力
データであり、受信用バッファ［３ｃ］がビジーでない
場合には、以下に示す動作を行う。受信用バッファ［３
ｃ］に入力データが存在する場合は、受信用バッファ
［３ｃ］に経路［１０５ｃ］を通じて前記入力データを
転送する。受信用バッファ［３ｃ］に入力データが存在
しない場合には、以下に示す動作を行う。セレクタ［１
ｃ］では、１つないしは複数のパス接続部［７ｃ］にお
ける、受信用バッファ［３ｃ］を検索し、受信用バッフ
ァ［３ｃ］に入力データが存在しない場合は受信用マッ
チング回路［５ｃ］を検索して、優先順位の高い入力デ
ータを経路［１０３ｃ］を通じて選択し、経路［１０１
ｃ］を通じて自制御装置の読み出しパスに転送する。こ
こで、受信用マッチング回路［５ｃ］で選択されなかっ
た入力データは受信用バッファ［３ｃ］に経路［１０５
ｃ］を通じて転送される。
【００３８】次に、出力データの処理動作に関して説明
する。初めに自制御装置の書き込み経路［１０２ｃ］か
ら出力データが分配回路［２ｃ］に転送される。
する。初めに自制御装置の書き込み経路［１０２ｃ］か
ら出力データが分配回路［２ｃ］に転送される。
【００３９】次に、分配回路［２ｃ］では、転送対象と
するパス接続部［７ｃ］における、送信用バッファ［４
ｃ］のビジーを検索し、送信用バッファ［４ｃ］がビジ
ーではない場合、出力データの送出先に対して最短距離
の転送パスに接続されるパス接続部［７ｃ］における、
送信用バッファ［４ｃ］および送信用パスチェック回路
［６ｃ］に経路［１０４ｃ］を通じて、以下に示す動作
で転送する。また、送信用バッファ［４ｃ］の送出先に
対して最短距離の転送パスに接続されるパス接続部［７
ｃ］における、送信用バッファ［４ｃ］がビジーである
場合は、前記最短距離の転送パスの次に近い転送パスに
接続されるパス接続部［７ｃ］における、送信用バッフ
ァ［４ｃ］および送信用パスチェック回路［６ｃ］へ
と、順次転送可能なより近い転送パスに経路［１０４
ｃ］を通じて、以下に示す動作で転送する。さらに、全
てのパス接続部［７ｃ］における、送信用バッファ［４
ｃ］がビジーである場合は、自制御装置に対してビジー
を通知し、書き込み経路［１０２ｃ］からの出力を抑止
する。
するパス接続部［７ｃ］における、送信用バッファ［４
ｃ］のビジーを検索し、送信用バッファ［４ｃ］がビジ
ーではない場合、出力データの送出先に対して最短距離
の転送パスに接続されるパス接続部［７ｃ］における、
送信用バッファ［４ｃ］および送信用パスチェック回路
［６ｃ］に経路［１０４ｃ］を通じて、以下に示す動作
で転送する。また、送信用バッファ［４ｃ］の送出先に
対して最短距離の転送パスに接続されるパス接続部［７
ｃ］における、送信用バッファ［４ｃ］がビジーである
場合は、前記最短距離の転送パスの次に近い転送パスに
接続されるパス接続部［７ｃ］における、送信用バッフ
ァ［４ｃ］および送信用パスチェック回路［６ｃ］へ
と、順次転送可能なより近い転送パスに経路［１０４
ｃ］を通じて、以下に示す動作で転送する。さらに、全
てのパス接続部［７ｃ］における、送信用バッファ［４
ｃ］がビジーである場合は、自制御装置に対してビジー
を通知し、書き込み経路［１０２ｃ］からの出力を抑止
する。
【００４０】次に、送信用パスチェック回路［６ｃ］に
て、転送パスがビジーであるかどうかを判断する。ビジ
ーである場合、分配回路［２ｃ］に出力データが転送対
象とする転送パスに向かう場合は分配回路［２ｃ］から
経路［１０４ｃ］を通じて送信用バッファ［４ｃ］に転
送する。ビジーで無い場合、送信用バッファ［４ｃ］に
出力データが存在する場合は送信用バッファ［４ｃ］か
ら、送信用バッファ［４ｃ］に出力データが存在せず、
分配回路［２ｃ］からの出力データが転送対象とする転
送パスに向かう場合は分配回路［２ｃ］から、送信用パ
スチェック回路［６ｃ］に経路［１０６ｃ］を通じて転
送され、転送パスに送出される。また、送信用バッファ
［４ｃ］から送信用パスチェック回路［６ｃ］に転送さ
れた場合で、分配回路［２ｃ］からの出力データが転送
対象とする転送パスに向かう場合、前記出力データは分
配回路［２ｃ］から経路［１０４ｃ］を通じて送信用バ
ッファ［４ｃ］に転送される。
て、転送パスがビジーであるかどうかを判断する。ビジ
ーである場合、分配回路［２ｃ］に出力データが転送対
象とする転送パスに向かう場合は分配回路［２ｃ］から
経路［１０４ｃ］を通じて送信用バッファ［４ｃ］に転
送する。ビジーで無い場合、送信用バッファ［４ｃ］に
出力データが存在する場合は送信用バッファ［４ｃ］か
ら、送信用バッファ［４ｃ］に出力データが存在せず、
分配回路［２ｃ］からの出力データが転送対象とする転
送パスに向かう場合は分配回路［２ｃ］から、送信用パ
スチェック回路［６ｃ］に経路［１０６ｃ］を通じて転
送され、転送パスに送出される。また、送信用バッファ
［４ｃ］から送信用パスチェック回路［６ｃ］に転送さ
れた場合で、分配回路［２ｃ］からの出力データが転送
対象とする転送パスに向かう場合、前記出力データは分
配回路［２ｃ］から経路［１０４ｃ］を通じて送信用バ
ッファ［４ｃ］に転送される。
【００４１】ここで、受信用マッチング回路［５ｃ］、
受信用バッファ［３ｃ］、送信用バッファ［４ｃ］およ
び、送信用パスチェック回路［６ｃ］で構成されるネッ
トワーク接続装置内のパス接続部［７ｃ］は、接続構成
に応じてスケーラブルに増減できる。
受信用バッファ［３ｃ］、送信用バッファ［４ｃ］およ
び、送信用パスチェック回路［６ｃ］で構成されるネッ
トワーク接続装置内のパス接続部［７ｃ］は、接続構成
に応じてスケーラブルに増減できる。
【００４２】次に本発明の第２の実施の形態について図
面を参照して説明する。図２は本発明の第２の実施の形
態を示すブロック図である。図２を参照すると、ＣＰＵ
＃０〜＃ｍ［１ｄ］〜［４ｄ］は演算器、メモリ＃０〜
＃ｎ［１７ｄ］〜［２０ｄ］は主記憶である。ＣＰＵ側
ネットワーク接続装置＃０〜＃ｍ［５ｄ］〜［８ｄ］
は、それぞれ前記ＣＰＵ＃０〜＃ｍ［１ｄ］〜［４ｄ］
の演算器と接続され、転送パスからの入力データおよび
転送パスへの出力データを制御する。
面を参照して説明する。図２は本発明の第２の実施の形
態を示すブロック図である。図２を参照すると、ＣＰＵ
＃０〜＃ｍ［１ｄ］〜［４ｄ］は演算器、メモリ＃０〜
＃ｎ［１７ｄ］〜［２０ｄ］は主記憶である。ＣＰＵ側
ネットワーク接続装置＃０〜＃ｍ［５ｄ］〜［８ｄ］
は、それぞれ前記ＣＰＵ＃０〜＃ｍ［１ｄ］〜［４ｄ］
の演算器と接続され、転送パスからの入力データおよび
転送パスへの出力データを制御する。
【００４３】同様に、メモリ側ネットワーク接続装置＃
０［１３ｄ］〜メモリ側ネットワーク接続装置＃ｎ［１
６ｄ］は、それぞれメモリ＃０［１７ｄ］〜メモリ＃ｎ
［２０ｄ］の主記憶と接続され、転送パスからの入力デ
ータおよび、転送パスへの出力データを制御する。
０［１３ｄ］〜メモリ側ネットワーク接続装置＃ｎ［１
６ｄ］は、それぞれメモリ＃０［１７ｄ］〜メモリ＃ｎ
［２０ｄ］の主記憶と接続され、転送パスからの入力デ
ータおよび、転送パスへの出力データを制御する。
【００４４】ループ型転送パス＃１〜＃Ｌ［９ｄ］〜
［１２ｄ］はＣＰＵ側ネットワーク接続装置＃０［５
ｄ］〜ＣＰＵ側ネットワーク接続装置＃ｍ［８ｄ］およ
び、メモリ側ネットワーク接続装置＃０〜＃ｎ［１３
ｄ］〜［１６ｄ］を以下の様な接続方法で接続する。
［１２ｄ］はＣＰＵ側ネットワーク接続装置＃０［５
ｄ］〜ＣＰＵ側ネットワーク接続装置＃ｍ［８ｄ］およ
び、メモリ側ネットワーク接続装置＃０〜＃ｎ［１３
ｄ］〜［１６ｄ］を以下の様な接続方法で接続する。
【００４５】図２においては、クロスバ構成と同様な接
続がなされている。ＣＰＵ側ネットワーク接続装置＃０
［５ｄ］はメモリ側ネットワーク接続装置＃０〜＃ｎ
［１３ｄ］〜［１６ｄ］と全て最短距離で接続されてい
る。同様にＣＰＵ側ネットワーク接続装置＃１〜＃ｍ
［６ｄ］〜［８ｄ］のそれぞれもメモリ側ネットワーク
接続装置＃０〜＃ｎ［１３ｄ］〜［１６ｄ］と全て最短
距離で接続されている。
続がなされている。ＣＰＵ側ネットワーク接続装置＃０
［５ｄ］はメモリ側ネットワーク接続装置＃０〜＃ｎ
［１３ｄ］〜［１６ｄ］と全て最短距離で接続されてい
る。同様にＣＰＵ側ネットワーク接続装置＃１〜＃ｍ
［６ｄ］〜［８ｄ］のそれぞれもメモリ側ネットワーク
接続装置＃０〜＃ｎ［１３ｄ］〜［１６ｄ］と全て最短
距離で接続されている。
【００４６】以下に接続例として、ＣＰＵ台数４台、メ
モリ台数４台の場合（ｎ，ｍ＝３）、つまり、ＣＰＵ側
ネットワーク接続装置＃０〜＃３（以降、ＣＰ＃〜ＣＰ
＃３）、メモリ側ネットワーク接続装置＃０〜＃３（以
降、ＭＭ＃０〜ＭＭ＃３）の接続方法を示す。
モリ台数４台の場合（ｎ，ｍ＝３）、つまり、ＣＰＵ側
ネットワーク接続装置＃０〜＃３（以降、ＣＰ＃〜ＣＰ
＃３）、メモリ側ネットワーク接続装置＃０〜＃３（以
降、ＭＭ＃０〜ＭＭ＃３）の接続方法を示す。
【００４７】クロスバ構成と同様な接続を行うために
は、ＣＰ＃０は、ＣＰ＃０→ＭＭ＃０，ＣＰ＃０→ＭＭ
＃１，ＣＰ＃０→ＭＭ＃２，ＣＰ＃０→ＭＭ＃３、ＣＰ
＃１は、ＣＰ＃１→ＭＭ＃０，ＣＰ＃１→ＭＭ＃１，Ｃ
Ｐ＃１→ＭＭ＃２，ＣＰ＃１→ＭＭ＃３、ＣＰ＃２は、
ＣＰ＃２→ＭＭ＃０，ＣＰ＃２→ＭＭ＃１，ＣＰ＃２→
ＭＭ＃２，ＣＰ＃２→ＭＭ＃３、ＣＰ＃３は、ＣＰ＃３
→ＭＭ＃０，ＣＰ＃３→ＭＭ＃１，ＣＰ＃３→ＭＭ＃
２，ＣＰ＃３→ＭＭ＃３、ＭＭ＃０は、ＭＭ＃０→ＣＰ
＃０，ＭＭ＃０→ＣＰ＃１，ＭＭ＃０→ＣＰ＃２，ＭＭ
＃０→ＣＰ＃３、ＭＭ＃１は、ＭＭ＃１→ＣＰ＃０，Ｍ
Ｍ＃１→ＣＰ＃１，ＭＭ＃１→ＣＰ＃２，ＭＭ＃１→Ｃ
Ｐ＃３、ＭＭ＃２は、ＭＭ＃２→ＣＰ＃０，ＭＭ＃２→
ＣＰ＃１，ＭＭ＃２→ＣＰ＃２，ＭＭ＃２→ＣＰ＃３、
ＭＭ＃３は、ＭＭ＃３→ＣＰ＃０，ＭＭ＃３→ＣＰ＃
１，ＭＭ＃３→ＣＰ＃２，ＭＭ＃３→ＣＰ＃３という最
短転送パスが必要である。
は、ＣＰ＃０は、ＣＰ＃０→ＭＭ＃０，ＣＰ＃０→ＭＭ
＃１，ＣＰ＃０→ＭＭ＃２，ＣＰ＃０→ＭＭ＃３、ＣＰ
＃１は、ＣＰ＃１→ＭＭ＃０，ＣＰ＃１→ＭＭ＃１，Ｃ
Ｐ＃１→ＭＭ＃２，ＣＰ＃１→ＭＭ＃３、ＣＰ＃２は、
ＣＰ＃２→ＭＭ＃０，ＣＰ＃２→ＭＭ＃１，ＣＰ＃２→
ＭＭ＃２，ＣＰ＃２→ＭＭ＃３、ＣＰ＃３は、ＣＰ＃３
→ＭＭ＃０，ＣＰ＃３→ＭＭ＃１，ＣＰ＃３→ＭＭ＃
２，ＣＰ＃３→ＭＭ＃３、ＭＭ＃０は、ＭＭ＃０→ＣＰ
＃０，ＭＭ＃０→ＣＰ＃１，ＭＭ＃０→ＣＰ＃２，ＭＭ
＃０→ＣＰ＃３、ＭＭ＃１は、ＭＭ＃１→ＣＰ＃０，Ｍ
Ｍ＃１→ＣＰ＃１，ＭＭ＃１→ＣＰ＃２，ＭＭ＃１→Ｃ
Ｐ＃３、ＭＭ＃２は、ＭＭ＃２→ＣＰ＃０，ＭＭ＃２→
ＣＰ＃１，ＭＭ＃２→ＣＰ＃２，ＭＭ＃２→ＣＰ＃３、
ＭＭ＃３は、ＭＭ＃３→ＣＰ＃０，ＭＭ＃３→ＣＰ＃
１，ＭＭ＃３→ＣＰ＃２，ＭＭ＃３→ＣＰ＃３という最
短転送パスが必要である。
【００４８】これらを並べ変えて、複数本のループ転送
パスを作成すると、 ループ型転送パス＃１：ＣＰ＃０→ＭＭ＃３→ＣＰ＃３
→ＭＭ＃２→ＣＰ＃２→ＭＭ＃１→ＣＰ＃１→ＭＭ＃０
→ＣＰ＃０、 ループ型転送パス＃２：ＣＰ＃０→ＭＭ＃２→ＣＰ＃１
→ＭＭ＃３→ＣＰ＃２→ＭＭ＃０→ＣＰ＃３→ＭＭ＃１
→ＣＰ＃０、 ループ型転送パス＃３：ＣＰ＃０→ＭＭ＃１→ＣＰ＃３
→ＭＭ＃０→ＣＰ＃２→ＭＭ＃３→ＣＰ＃１→ＭＭ＃２
→ＣＰ＃０、 ループ型転送パス＃４：ＣＰ＃０→ＭＭ＃０→ＣＰ＃１
→ＭＭ＃１→ＣＰ＃２→ＭＭ＃２→ＣＰ＃３→ＭＭ＃３
→ＣＰ＃０、 というＬ＝４本のループ型転送パスで接続され、クロス
バ構成と同様な接続を行うことができる。
パスを作成すると、 ループ型転送パス＃１：ＣＰ＃０→ＭＭ＃３→ＣＰ＃３
→ＭＭ＃２→ＣＰ＃２→ＭＭ＃１→ＣＰ＃１→ＭＭ＃０
→ＣＰ＃０、 ループ型転送パス＃２：ＣＰ＃０→ＭＭ＃２→ＣＰ＃１
→ＭＭ＃３→ＣＰ＃２→ＭＭ＃０→ＣＰ＃３→ＭＭ＃１
→ＣＰ＃０、 ループ型転送パス＃３：ＣＰ＃０→ＭＭ＃１→ＣＰ＃３
→ＭＭ＃０→ＣＰ＃２→ＭＭ＃３→ＣＰ＃１→ＭＭ＃２
→ＣＰ＃０、 ループ型転送パス＃４：ＣＰ＃０→ＭＭ＃０→ＣＰ＃１
→ＭＭ＃１→ＣＰ＃２→ＭＭ＃２→ＣＰ＃３→ＭＭ＃３
→ＣＰ＃０、 というＬ＝４本のループ型転送パスで接続され、クロス
バ構成と同様な接続を行うことができる。
【００４９】また、前記最短距離のループ型転送パスが
ビジーである場合には、次に距離が近いループ型転送パ
スによって転送することにより、各種制御装置における
出力ビジーによる性能低下を軽減できる。
ビジーである場合には、次に距離が近いループ型転送パ
スによって転送することにより、各種制御装置における
出力ビジーによる性能低下を軽減できる。
【００５０】次に本発明の第３の実施の形態について図
面を参照して説明する。図３は本発明の第３の実施の形
態を示すブロック図である。図３を参照すると、本発明
の第３の実施の形態は、前記各種制御装置からの出力デ
ータの送信時に転送パスが使用可能かどうかをチェック
する送信用パスチェック回路［８ｅ］と、前記各種制御
装置からの送信用パスチェック回路［８ｅ］へ送出する
出力データを保持する送信用バッファ［６ｅ］と、他制
御装置からの転送データを受信時に自制御装置への入力
データかどうかを判断し、さらに、自制御装置への入力
データの場合に自ネットワーク接続装置に取り込み、ま
た、他ネットワーク接続装置間の転送データが最短距離
で転送されていない場合、前記他ネットワーク接続装置
間の転送データを、より近い転送パスの経路に折り返し
て転送するかどうかを判断し、さらに、より近い転送パ
スの経路に折り返して転送する場合に自ネットワーク接
続装置内に取り込む、受信用マッチング回路［７ｅ］
と、受信用マッチング回路［７ｅ］からの前記自制御装
置への入力データを保持する受信用バッファ［５ｅ］を
有するパス接続部［９ｅ］を複数有し、複数のパス接続
部［９ｅ］における受信用マッチング回路［７ｅ］また
は受信用バッファ［５ｅ］からの前記自制御装置への入
力データを選択し、前記各種制御装置に転送するセレク
タ［３ｅ］と、前記各種制御装置からの出力データを、
送出先制御装置に対して最短距離の転送パス、または前
記送出先制御装置に対して最短距離の転送パスが使用中
である場合は順次近い転送パスと接続される、パス接続
部［９ｅ］における送信用パスチェック回路［８ｅ］ま
たは送信用バッファ［６ｅ］へ転送する分配回路［４
ｅ］と、自制御装置からの出力データ、または前記他ネ
ットワーク接続装置間の転送データを選択するセレクタ
［２ｅ］と、受信用マッチング回路［７ｅ］からの前記
他ネットワーク接続装置間の転送データをセレクタ［２
ｅ］に送信する折り返し回路［１ｅ］を有するネットワ
ーク接続装置によって接続されるデータ転送装置であ
る。また、内部は経路［１０１ｅ］〜［１０９ｅ］で接
続されている。
面を参照して説明する。図３は本発明の第３の実施の形
態を示すブロック図である。図３を参照すると、本発明
の第３の実施の形態は、前記各種制御装置からの出力デ
ータの送信時に転送パスが使用可能かどうかをチェック
する送信用パスチェック回路［８ｅ］と、前記各種制御
装置からの送信用パスチェック回路［８ｅ］へ送出する
出力データを保持する送信用バッファ［６ｅ］と、他制
御装置からの転送データを受信時に自制御装置への入力
データかどうかを判断し、さらに、自制御装置への入力
データの場合に自ネットワーク接続装置に取り込み、ま
た、他ネットワーク接続装置間の転送データが最短距離
で転送されていない場合、前記他ネットワーク接続装置
間の転送データを、より近い転送パスの経路に折り返し
て転送するかどうかを判断し、さらに、より近い転送パ
スの経路に折り返して転送する場合に自ネットワーク接
続装置内に取り込む、受信用マッチング回路［７ｅ］
と、受信用マッチング回路［７ｅ］からの前記自制御装
置への入力データを保持する受信用バッファ［５ｅ］を
有するパス接続部［９ｅ］を複数有し、複数のパス接続
部［９ｅ］における受信用マッチング回路［７ｅ］また
は受信用バッファ［５ｅ］からの前記自制御装置への入
力データを選択し、前記各種制御装置に転送するセレク
タ［３ｅ］と、前記各種制御装置からの出力データを、
送出先制御装置に対して最短距離の転送パス、または前
記送出先制御装置に対して最短距離の転送パスが使用中
である場合は順次近い転送パスと接続される、パス接続
部［９ｅ］における送信用パスチェック回路［８ｅ］ま
たは送信用バッファ［６ｅ］へ転送する分配回路［４
ｅ］と、自制御装置からの出力データ、または前記他ネ
ットワーク接続装置間の転送データを選択するセレクタ
［２ｅ］と、受信用マッチング回路［７ｅ］からの前記
他ネットワーク接続装置間の転送データをセレクタ［２
ｅ］に送信する折り返し回路［１ｅ］を有するネットワ
ーク接続装置によって接続されるデータ転送装置であ
る。また、内部は経路［１０１ｅ］〜［１０９ｅ］で接
続されている。
【００５１】次に、本発明の第３の実施の形態の動作に
ついて説明する。先ず、入力データの処理動作に関して
説明する。初めに１つないし複数のパス接続部［９ｅ］
における、受信用マッチング回路［７ｅ］にて自制御装
置への入力データかどうかを判断する。
ついて説明する。先ず、入力データの処理動作に関して
説明する。初めに１つないし複数のパス接続部［９ｅ］
における、受信用マッチング回路［７ｅ］にて自制御装
置への入力データかどうかを判断する。
【００５２】次に、前記入力データが自制御装置への入
力データでない場合、または自制御装置への入力データ
であるが、受信用バッファ［５ｅ］がビジーである場合
には、送信用パスチェック回路［８ｅ］を通じて転送パ
スに送出される。前記入力データが自制御装置への入力
データであり、受信用バッファ［５ｅ］がビジーでない
場合には、以下に示す動作を行う。
力データでない場合、または自制御装置への入力データ
であるが、受信用バッファ［５ｅ］がビジーである場合
には、送信用パスチェック回路［８ｅ］を通じて転送パ
スに送出される。前記入力データが自制御装置への入力
データであり、受信用バッファ［５ｅ］がビジーでない
場合には、以下に示す動作を行う。
【００５３】受信用バッファ［５ｅ］に入力データが存
在する場合は、受信用バッファ［５ｅ］に経路［１０８
ｅ］を通じて前記入力データを転送する。受信用バッフ
ァ［５ｅ］に入力データが存在しない場合には、以下に
示す動作を行う。
在する場合は、受信用バッファ［５ｅ］に経路［１０８
ｅ］を通じて前記入力データを転送する。受信用バッフ
ァ［５ｅ］に入力データが存在しない場合には、以下に
示す動作を行う。
【００５４】セレクタ［３ｅ］では、１つないし複数の
パス接続部［９ｅ］における、受信用バッファ［５ｅ］
を検索し、受信用バッファ［５ｅ］に入力データが存在
しない場合は受信用マッチング回路［７ｅ］を検索し
て、優先順位の高い入力データを経路［１０６ｅ］を通
じて選択し、経路［１０４ｅ］を通じて折り返し回路
［１ｅ］を通過し、経路［１０１ｅ］を通じて自制御装
置の読み出しパスに転送する。ここで、受信用マッチン
グ回路［７ｅ］で選択されなかった入力データは受信用
バッファ［５ｅ］に経路［１０８ｅ］を通じて転送され
る。
パス接続部［９ｅ］における、受信用バッファ［５ｅ］
を検索し、受信用バッファ［５ｅ］に入力データが存在
しない場合は受信用マッチング回路［７ｅ］を検索し
て、優先順位の高い入力データを経路［１０６ｅ］を通
じて選択し、経路［１０４ｅ］を通じて折り返し回路
［１ｅ］を通過し、経路［１０１ｅ］を通じて自制御装
置の読み出しパスに転送する。ここで、受信用マッチン
グ回路［７ｅ］で選択されなかった入力データは受信用
バッファ［５ｅ］に経路［１０８ｅ］を通じて転送され
る。
【００５５】次に、出力データの処理動作に関して説明
する。初めに自制御装置の書き込み経路［１０２ｅ］か
ら出力データが、セレクタ［２ｅ］で選択され、経路
［１０５ｅ］を通じて分配回路［４ｅ］に転送される。
する。初めに自制御装置の書き込み経路［１０２ｅ］か
ら出力データが、セレクタ［２ｅ］で選択され、経路
［１０５ｅ］を通じて分配回路［４ｅ］に転送される。
【００５６】次に、分配回路［４ｅ］では、転送対象と
するパス接続部［９ｅ］における、送信用バッファ［６
ｅ］のビジーを検索し、送信用バッファ［６ｅ］がビジ
ーではない場合、前記出力データの送出先に対して最短
距離の転送パスに接続されるパス接続部［９ｅ］におけ
る、送信用バッファ［６ｅ］および送信用パスチェック
回路［８ｅ］に経路［１０７ｅ］を通じて、以下に示す
動作で転送する。また、送信用バッファ［６ｅ］の送出
先に対して最短距離の転送パスに接続されるパス接続部
［９ｅ］における、送信用バッファ［６ｅ］がビジーで
ある場合は、前記最短距離の転送パスの次に近い転送パ
スに接続されるパス接続部［９ｅ］における、送信用バ
ッファ［６ｅ］および送信用パスチェック回路［８ｅ］
へと、順次転送可能なより近い転送パスに経路［１０７
ｅ］を通じて、以下に示す動作で転送する。さらに、全
ての送信用バッファ［６ｅ］がビジーである場合は、自
制御装置に対してビジーを通知し、書き込み経路［１０
２ｅ］からの出力を抑止する。
するパス接続部［９ｅ］における、送信用バッファ［６
ｅ］のビジーを検索し、送信用バッファ［６ｅ］がビジ
ーではない場合、前記出力データの送出先に対して最短
距離の転送パスに接続されるパス接続部［９ｅ］におけ
る、送信用バッファ［６ｅ］および送信用パスチェック
回路［８ｅ］に経路［１０７ｅ］を通じて、以下に示す
動作で転送する。また、送信用バッファ［６ｅ］の送出
先に対して最短距離の転送パスに接続されるパス接続部
［９ｅ］における、送信用バッファ［６ｅ］がビジーで
ある場合は、前記最短距離の転送パスの次に近い転送パ
スに接続されるパス接続部［９ｅ］における、送信用バ
ッファ［６ｅ］および送信用パスチェック回路［８ｅ］
へと、順次転送可能なより近い転送パスに経路［１０７
ｅ］を通じて、以下に示す動作で転送する。さらに、全
ての送信用バッファ［６ｅ］がビジーである場合は、自
制御装置に対してビジーを通知し、書き込み経路［１０
２ｅ］からの出力を抑止する。
【００５７】次に、送信用パスチェック回路［８ｅ］に
て、転送パスがビジーであるかどうかを判断する。ビジ
ーである場合、分配回路［４ｅ］に出力データが転送対
象とする転送パスに向かう場合は分配回路［４ｅ］から
経路［１０７ｅ］を通じて送信用バッファ［６ｅ］に転
送する。ビジーで無い場合、送信用バッファ［６ｅ］に
出力データが存在する場合は送信用バッファ［６ｅ］か
ら、送信用バッファ［６ｅ］に出力データが存在せず、
分配回路［４ｅ］からの出力データが転送対象とする転
送パスに向かう場合は分配回路［４ｅ］から、送信用パ
スチェック回路［８ｅ］に経路［１０９ｅ］を通じて転
送され、転送パスに送出される。また、送信用バッファ
［６ｅ］から送信用パスチェック回路［８ｅ］に転送さ
れた場合で、分配回路［４ｅ］からの出力データが転送
対象とする転送パスに向かう場合、出力データは分配回
路［４ｅ］から経路［１０７ｅ］を通じて送信用バッフ
ァ［６ｅ］に転送される。
て、転送パスがビジーであるかどうかを判断する。ビジ
ーである場合、分配回路［４ｅ］に出力データが転送対
象とする転送パスに向かう場合は分配回路［４ｅ］から
経路［１０７ｅ］を通じて送信用バッファ［６ｅ］に転
送する。ビジーで無い場合、送信用バッファ［６ｅ］に
出力データが存在する場合は送信用バッファ［６ｅ］か
ら、送信用バッファ［６ｅ］に出力データが存在せず、
分配回路［４ｅ］からの出力データが転送対象とする転
送パスに向かう場合は分配回路［４ｅ］から、送信用パ
スチェック回路［８ｅ］に経路［１０９ｅ］を通じて転
送され、転送パスに送出される。また、送信用バッファ
［６ｅ］から送信用パスチェック回路［８ｅ］に転送さ
れた場合で、分配回路［４ｅ］からの出力データが転送
対象とする転送パスに向かう場合、出力データは分配回
路［４ｅ］から経路［１０７ｅ］を通じて送信用バッフ
ァ［６ｅ］に転送される。
【００５８】さらに、パス接続部［９ｅ］における、受
信用マッチング回路［７ｅ］にて、転送されてきたデー
タが自制御装置への入力データでは無い場合かつ受信用
バッファ［５ｅ］がビジーで無い場合で、他ネットワー
ク接続装置間の転送データが最短距離で転送されていな
いと判断された場合、より近い転送経路に折り返して転
送するために、下記の様に自ネットワーク接続装置内に
取り込む。
信用マッチング回路［７ｅ］にて、転送されてきたデー
タが自制御装置への入力データでは無い場合かつ受信用
バッファ［５ｅ］がビジーで無い場合で、他ネットワー
ク接続装置間の転送データが最短距離で転送されていな
いと判断された場合、より近い転送経路に折り返して転
送するために、下記の様に自ネットワーク接続装置内に
取り込む。
【００５９】セレクタ［３ｅ］までは、前記入力データ
の処理動作同様に動作し、折り返し回路［１ｅ］にて前
記他ネットワーク接続装置間の転送データは経路［１０
３ｅ］を通じてセレクタ［２ｅ］に転送され、分配回路
［４ｅ］以降は前記出力データの処理動作同様に動作す
る。ここで、セレクタ［２ｅ］で前記他ネットワーク接
続装置間の転送データが選択されているタイミングで
は、自制御装置に対してビジーを通知し、書き込み経路
［１０２ｅ］からの出力を抑止する。
の処理動作同様に動作し、折り返し回路［１ｅ］にて前
記他ネットワーク接続装置間の転送データは経路［１０
３ｅ］を通じてセレクタ［２ｅ］に転送され、分配回路
［４ｅ］以降は前記出力データの処理動作同様に動作す
る。ここで、セレクタ［２ｅ］で前記他ネットワーク接
続装置間の転送データが選択されているタイミングで
は、自制御装置に対してビジーを通知し、書き込み経路
［１０２ｅ］からの出力を抑止する。
【００６０】ここで、受信用マッチング回路［７ｅ］、
受信用バッファ［５ｅ］、送信用バッファ［６ｅ］およ
び、送信用パスチェック回路［８ｅ］で構成されるネッ
トワーク接続装置内のパス接続部［９ｅ］は、接続構成
に応じてスケーラブルに増減できる。
受信用バッファ［５ｅ］、送信用バッファ［６ｅ］およ
び、送信用パスチェック回路［８ｅ］で構成されるネッ
トワーク接続装置内のパス接続部［９ｅ］は、接続構成
に応じてスケーラブルに増減できる。
【００６１】次に本発明の第４の実施の形態について図
面を参照して説明する。図４は本発明の第４の実施の形
態を示すブロック図である。図４を参照すると、本発明
の第４の実施の形態は、各種制御装置（ＣＰＵ等）を接
続しない複数のネットワーク接続装置を追加し、前記追
加したネットワーク接続装置の各種制御装置を接続する
側と、接続対象とする前記データ転送装置の前記追加し
たネットワーク接続装置の各種制御装置を接続する側を
接続することによってマルチノード接続されるデータ転
送装置である。ネットワーク接続装置（第１の実施の形
態のものと同一）は、ノード（ネットワーク接続装置と
その上位を含む）Ｘ、Ｙ側の両方が経路［１０５ｓ］、
［１０６ｓ］を介して接続される。この接続方法によ
り、ノード間接続を本発明のネットワーク接続装置を用
いて実現することができる。
面を参照して説明する。図４は本発明の第４の実施の形
態を示すブロック図である。図４を参照すると、本発明
の第４の実施の形態は、各種制御装置（ＣＰＵ等）を接
続しない複数のネットワーク接続装置を追加し、前記追
加したネットワーク接続装置の各種制御装置を接続する
側と、接続対象とする前記データ転送装置の前記追加し
たネットワーク接続装置の各種制御装置を接続する側を
接続することによってマルチノード接続されるデータ転
送装置である。ネットワーク接続装置（第１の実施の形
態のものと同一）は、ノード（ネットワーク接続装置と
その上位を含む）Ｘ、Ｙ側の両方が経路［１０５ｓ］、
［１０６ｓ］を介して接続される。この接続方法によ
り、ノード間接続を本発明のネットワーク接続装置を用
いて実現することができる。
【００６２】次に本発明の第５の実施の形態について図
面を参照して説明する。図５は本発明の第５の実施の形
態を示すブロック図である。図５を参照すると、本発明
の第５の実施の形態は、各種制御装置を接続しない複数
の前記ネットワーク接続装置（ＣＰＵ等）を追加し、追
加したネットワーク接続装置の各種制御装置を接続する
側と、接続対象とする前記データ転送装置の前記追加し
たネットワーク接続装置の各種制御装置を接続する側を
接続することによってマルチノード接続されるデータ転
送装置である。ネットワーク接続装置（第３の実施の形
態のものと同一）は、ノード（ネットワーク接続装置と
その上位を含む）Ｘ、Ｙ側の両方が経路［１０８ｓ］、
［１０９ｓ］を介して接続される。この接続方法によ
り、ノード間接続を本発明のネットワーク接続装置を用
いて実現することができる。
面を参照して説明する。図５は本発明の第５の実施の形
態を示すブロック図である。図５を参照すると、本発明
の第５の実施の形態は、各種制御装置を接続しない複数
の前記ネットワーク接続装置（ＣＰＵ等）を追加し、追
加したネットワーク接続装置の各種制御装置を接続する
側と、接続対象とする前記データ転送装置の前記追加し
たネットワーク接続装置の各種制御装置を接続する側を
接続することによってマルチノード接続されるデータ転
送装置である。ネットワーク接続装置（第３の実施の形
態のものと同一）は、ノード（ネットワーク接続装置と
その上位を含む）Ｘ、Ｙ側の両方が経路［１０８ｓ］、
［１０９ｓ］を介して接続される。この接続方法によ
り、ノード間接続を本発明のネットワーク接続装置を用
いて実現することができる。
【００６３】次に本発明の第６の実施の形態について図
面を参照して説明する。図６は本発明の第６の実施の形
態を示すブロック図である。図６を参照すると、本発明
の第６の実施の形態は、第２の実施の形態のループ型転
送パスを多重化（パスを複数本平行に設定）し、同時に
使用できるようにしたものである。構成および接続方法
は、第２の実施の形態の「パス＃１，＃２，＃３，＃
４」が多重化され、それぞれ、「＃１１〜＃１ｐ，＃２
１〜＃２ｐ，＃３１〜＃３ｐ，＃４１〜＃４ｐ」となっ
ている。ここで、「＃１１〜＃１ｐ」は「＃１」のルー
プ型転送パスをｐ本用意するという意味である。つま
り、全ループ型転送パスをｐ本ずつ用意するため、Ｌｐ
＝４×ｐ本のループ型転送パスを持つことになる。
面を参照して説明する。図６は本発明の第６の実施の形
態を示すブロック図である。図６を参照すると、本発明
の第６の実施の形態は、第２の実施の形態のループ型転
送パスを多重化（パスを複数本平行に設定）し、同時に
使用できるようにしたものである。構成および接続方法
は、第２の実施の形態の「パス＃１，＃２，＃３，＃
４」が多重化され、それぞれ、「＃１１〜＃１ｐ，＃２
１〜＃２ｐ，＃３１〜＃３ｐ，＃４１〜＃４ｐ」となっ
ている。ここで、「＃１１〜＃１ｐ」は「＃１」のルー
プ型転送パスをｐ本用意するという意味である。つま
り、全ループ型転送パスをｐ本ずつ用意するため、Ｌｐ
＝４×ｐ本のループ型転送パスを持つことになる。
【００６４】競合が無い場合、転送性能は第２の実施の
形態のｐ倍となり、スケーラブルに転送性能を上げるこ
とが可能である。
形態のｐ倍となり、スケーラブルに転送性能を上げるこ
とが可能である。
【００６５】次に本発明の第７の実施の形態について図
面を参照して説明する。図７は本発明の第７の実施の形
態を示すブロック図である。図７を参照すると、本発明
の第７の実施の形態は、第１の実施の形態、または、第
３の実施の形態を複数台接続したものであり、ループ型
転送パスを１本とした最小構成である。
面を参照して説明する。図７は本発明の第７の実施の形
態を示すブロック図である。図７を参照すると、本発明
の第７の実施の形態は、第１の実施の形態、または、第
３の実施の形態を複数台接続したものであり、ループ型
転送パスを１本とした最小構成である。
【００６６】本実施例の構成は、第２の実施の形態と同
一である。ただし、ループ型転送パスの接続方法は以下
に示すようになっている。
一である。ただし、ループ型転送パスの接続方法は以下
に示すようになっている。
【００６７】ループ型転送パス＃１：ＣＰ＃０→ＣＰ＃
１→ＣＰ＃２→ＣＰ＃３→ＭＭ＃３→ＭＭ＃２→ＭＭ＃
１→ＭＭ＃０→ＣＰ＃０という１本のループ型転送パス
で接続され、ＣＰＵおよびメモリ間では転送性能に偏り
が生じるが、性能があまり必要でない場合および、ネッ
トワーク接続装置あるいはループ型転送パスが故障等
で、あるループ型転送パスが使用不能となった場合に
も、最小構成での転送動作が可能である。
１→ＣＰ＃２→ＣＰ＃３→ＭＭ＃３→ＭＭ＃２→ＭＭ＃
１→ＭＭ＃０→ＣＰ＃０という１本のループ型転送パス
で接続され、ＣＰＵおよびメモリ間では転送性能に偏り
が生じるが、性能があまり必要でない場合および、ネッ
トワーク接続装置あるいはループ型転送パスが故障等
で、あるループ型転送パスが使用不能となった場合に
も、最小構成での転送動作が可能である。
【００６８】次に本発明の第８の実施の形態について図
面を参照して説明する。図８は本発明の第８の実施の形
態を示すブロック図である。図８を参照すると、本発明
の第８の実施の形態は、第１の実施の形態、または、第
３の実施の形態を２台接続したものであり、ループ型転
送パスを１本とした最小構成である。
面を参照して説明する。図８は本発明の第８の実施の形
態を示すブロック図である。図８を参照すると、本発明
の第８の実施の形態は、第１の実施の形態、または、第
３の実施の形態を２台接続したものであり、ループ型転
送パスを１本とした最小構成である。
【００６９】ＣＰＵ＃０［１ｆ］および、メモリ＃０
［５ｆ］は各種制御装置に相当し、ＣＰＵ＃０［１ｆ］
は演算器、メモリ＃０［５ｆ］は主記憶である。ＣＰＵ
側ネットワーク接続装置＃０［２ｆ］は、ＣＰＵ＃０
［１ｆ］の演算器と接続され、ループ型転送パス＃１
［３ｆ］からの入力データおよび、ループ型転送パス＃
１［３ｆ］への出力データを制御する。同様に、メモリ
側ネットワーク接続装置＃０［４ｆ］は、メモリ＃０
［５ｆ］の主記憶と接続され、ループ型転送パス＃１
［３ｆ］からの入力データおよび、ループ型転送パス＃
１［３ｆ］への出力データを制御する。ループ型転送パ
ス＃１［３ｆ］は、ＣＰＵ側ネットワーク接続装置＃０
［２ｆ］および、メモリ側ネットワーク接続装置＃０
［４ｆ］を以下の様な接続方法で接続する。
［５ｆ］は各種制御装置に相当し、ＣＰＵ＃０［１ｆ］
は演算器、メモリ＃０［５ｆ］は主記憶である。ＣＰＵ
側ネットワーク接続装置＃０［２ｆ］は、ＣＰＵ＃０
［１ｆ］の演算器と接続され、ループ型転送パス＃１
［３ｆ］からの入力データおよび、ループ型転送パス＃
１［３ｆ］への出力データを制御する。同様に、メモリ
側ネットワーク接続装置＃０［４ｆ］は、メモリ＃０
［５ｆ］の主記憶と接続され、ループ型転送パス＃１
［３ｆ］からの入力データおよび、ループ型転送パス＃
１［３ｆ］への出力データを制御する。ループ型転送パ
ス＃１［３ｆ］は、ＣＰＵ側ネットワーク接続装置＃０
［２ｆ］および、メモリ側ネットワーク接続装置＃０
［４ｆ］を以下の様な接続方法で接続する。
【００７０】 ループ型転送パス＃１：ＣＰ＃０→ＭＭ＃０→ＣＰ＃０ これは、１本のループ型転送パスで接続される、ＣＰＵ
台数１台、メモリ台数１台の最小構成例である。
台数１台、メモリ台数１台の最小構成例である。
【００７１】次に本発明の第９の実施の形態について図
面を参照して説明する。図９は本発明の第９の実施の形
態を示すブロック図である。図９を参照すると、本発明
の実施の形態は、第２の実施の形態のループ型転送パス
を変えたものである。ＣＰＵ＃０〜＃ｍ［１ｄ］〜［４
ｄ］および、メモリ＃０〜＃ｎ［１７ｄ］〜［２０ｄ］
は、各種制御装置に相当し、ＣＰＵ＃０〜＃ｍ［１ｄ］
〜［４ｄ］は演算器、メモリ＃０〜＃ｎ［１７ｄ］〜
［２０ｄ］は主記憶である。ＣＰＵ側ネットワーク接続
装置＃０〜＃ｍ［５ｄ］〜［８ｄ］は、それぞれＣＰＵ
＃０〜＃ｍ［１ｄ］〜［４ｄ］の演算器と接続され、ル
ープ型転送パス＃１〜＃Ｒ［９ｇ］〜［１２ｇ］からの
入力データおよび、ループ型転送パス＃１〜＃Ｒ［９
ｇ］〜［１２ｇ］への出力データを制御する。
面を参照して説明する。図９は本発明の第９の実施の形
態を示すブロック図である。図９を参照すると、本発明
の実施の形態は、第２の実施の形態のループ型転送パス
を変えたものである。ＣＰＵ＃０〜＃ｍ［１ｄ］〜［４
ｄ］および、メモリ＃０〜＃ｎ［１７ｄ］〜［２０ｄ］
は、各種制御装置に相当し、ＣＰＵ＃０〜＃ｍ［１ｄ］
〜［４ｄ］は演算器、メモリ＃０〜＃ｎ［１７ｄ］〜
［２０ｄ］は主記憶である。ＣＰＵ側ネットワーク接続
装置＃０〜＃ｍ［５ｄ］〜［８ｄ］は、それぞれＣＰＵ
＃０〜＃ｍ［１ｄ］〜［４ｄ］の演算器と接続され、ル
ープ型転送パス＃１〜＃Ｒ［９ｇ］〜［１２ｇ］からの
入力データおよび、ループ型転送パス＃１〜＃Ｒ［９
ｇ］〜［１２ｇ］への出力データを制御する。
【００７２】同様に、メモリ側ネットワーク接続装置＃
０〜＃ｎ［１３ｄ］〜［１６ｄ］は、それぞれメモリ＃
０〜＃ｎ［１７ｄ］〜［２０ｄ］の主記憶と接続され、
ループ型転送パス＃１〜＃Ｒ［９ｇ］〜［１２ｇ］から
の入力データおよび、ループ型転送パス＃１〜＃Ｒ［９
ｇ］〜［１２ｇ］への出力データを制御する。ループ型
転送パス＃１〜＃Ｒ［９ｇ］〜［１２ｇ］はＣＰＵ側ネ
ットワーク接続装置＃０〜＃ｍ［５ｄ］〜［８ｄ］およ
び、メモリ側ネットワーク接続装置＃０〜＃ｎ［１３
ｄ］〜［１６ｄ］を以下の様な接続方法で接続する。
０〜＃ｎ［１３ｄ］〜［１６ｄ］は、それぞれメモリ＃
０〜＃ｎ［１７ｄ］〜［２０ｄ］の主記憶と接続され、
ループ型転送パス＃１〜＃Ｒ［９ｇ］〜［１２ｇ］から
の入力データおよび、ループ型転送パス＃１〜＃Ｒ［９
ｇ］〜［１２ｇ］への出力データを制御する。ループ型
転送パス＃１〜＃Ｒ［９ｇ］〜［１２ｇ］はＣＰＵ側ネ
ットワーク接続装置＃０〜＃ｍ［５ｄ］〜［８ｄ］およ
び、メモリ側ネットワーク接続装置＃０〜＃ｎ［１３
ｄ］〜［１６ｄ］を以下の様な接続方法で接続する。
【００７３】ＣＰＵ側ネットワーク接続装置＃０［５
ｄ］は、ＣＰＵ側ネットワーク接続装置＃１〜＃ｍ［６
ｄ］〜［８ｄ］および、メモリ側ネットワーク接続装置
＃０〜＃ｎ［１３ｄ］〜［１６ｄ］と全て最短距離で接
続されている。同様にＣＰＵ側ネットワーク接続装置＃
１〜＃ｍ［６ｄ］〜［８ｄ］および、メモリ側ネットワ
ーク接続装置＃０〜＃ｎ［１３ｄ］〜［１６ｄ］も全て
自制御装置以外の制御装置と最短距離で接続されてい
る。
ｄ］は、ＣＰＵ側ネットワーク接続装置＃１〜＃ｍ［６
ｄ］〜［８ｄ］および、メモリ側ネットワーク接続装置
＃０〜＃ｎ［１３ｄ］〜［１６ｄ］と全て最短距離で接
続されている。同様にＣＰＵ側ネットワーク接続装置＃
１〜＃ｍ［６ｄ］〜［８ｄ］および、メモリ側ネットワ
ーク接続装置＃０〜＃ｎ［１３ｄ］〜［１６ｄ］も全て
自制御装置以外の制御装置と最短距離で接続されてい
る。
【００７４】以下に接続例として、ＣＰＵ台数４台、メ
モリ台数４台の場合（ｎ，ｍ＝３）、つまり、ＣＰＵ側
ネットワーク接続装置＃０〜＃３（以降、ＣＰ＃〜ＣＰ
＃３）、メモリ側ネットワーク接続装置＃０〜＃３（以
降、ＭＭ＃０〜ＭＭ＃３）の接続方法を示す。全て自制
御装置以外の制御装置と最短距離での接続を行うために
は、ＣＰ＃０は、ＣＰ＃０→ＣＰ＃１，ＣＰ＃０→ＣＰ
＃２，ＣＰ＃０→ＣＰ＃３，ＣＰ＃０→ＭＭ＃０，ＣＰ
＃０→ＭＭ＃１，ＣＰ＃０→ＭＭ＃２，ＣＰ＃０→ＭＭ
＃３、ＣＰ＃１は、ＣＰ＃１→ＣＰ＃０，ＣＰ＃１→Ｃ
Ｐ＃２，ＣＰ＃１→ＣＰ＃３，ＣＰ＃１→ＭＭ＃０，Ｃ
Ｐ＃１→ＭＭ＃１，ＣＰ＃１→ＭＭ＃２，ＣＰ＃１→Ｍ
Ｍ＃３、ＣＰ＃２は、ＣＰ＃２→ＣＰ＃０，ＣＰ＃２→
ＣＰ＃１，ＣＰ＃２→ＣＰ＃３，ＣＰ＃２→ＭＭ＃０，
ＣＰ＃２→ＭＭ＃１，ＣＰ＃２→ＭＭ＃２，ＣＰ＃２→
ＭＭ＃３、ＣＰ＃３は、ＣＰ＃３→ＣＰ＃０，ＣＰ＃３
→ＣＰ＃１，ＣＰ＃３→ＣＰ＃２，ＣＰ＃３→ＭＭ＃
０，ＣＰ＃３→ＭＭ＃１，ＣＰ＃３→ＭＭ＃２，ＣＰ＃
３→ＭＭ＃３、ＭＭ＃０は、ＭＭ＃０→ＭＭ＃１，ＭＭ
＃０→ＭＭ＃２，ＭＭ＃０→ＭＭ＃３，ＭＭ＃０→ＣＰ
＃０，ＭＭ＃０→ＣＰ＃１，ＭＭ＃０→ＣＰ＃２，ＭＭ
＃０→ＣＰ＃３、ＭＭ＃１は、ＭＭ＃１→ＭＭ＃０，Ｍ
Ｍ＃１→ＭＭ＃２，ＭＭ＃１→ＭＭ＃３，ＭＭ＃１→Ｃ
Ｐ＃０，ＭＭ＃１→ＣＰ＃１，ＭＭ＃１→ＣＰ＃２，Ｍ
Ｍ＃１→ＣＰ＃３、ＭＭ＃２は、ＭＭ＃２→ＭＭ＃０，
ＭＭ＃２→ＭＭ＃１，ＭＭ＃２→ＭＭ＃３，ＭＭ＃２→
ＣＰ＃０，ＭＭ＃２→ＣＰ＃１，ＭＭ＃２→ＣＰ＃２，
ＭＭ＃２→ＣＰ＃３、ＭＭ＃３は、ＭＭ＃３→ＭＭ＃
０，ＭＭ＃３→ＭＭ＃１，ＭＭ＃３→ＭＭ＃２，ＭＭ＃
３→ＣＰ＃０，ＭＭ＃３→ＣＰ＃１，ＭＭ＃３→ＣＰ＃
２，ＭＭ＃３→ＣＰ＃３、という最短転送パスが必要で
ある。
モリ台数４台の場合（ｎ，ｍ＝３）、つまり、ＣＰＵ側
ネットワーク接続装置＃０〜＃３（以降、ＣＰ＃〜ＣＰ
＃３）、メモリ側ネットワーク接続装置＃０〜＃３（以
降、ＭＭ＃０〜ＭＭ＃３）の接続方法を示す。全て自制
御装置以外の制御装置と最短距離での接続を行うために
は、ＣＰ＃０は、ＣＰ＃０→ＣＰ＃１，ＣＰ＃０→ＣＰ
＃２，ＣＰ＃０→ＣＰ＃３，ＣＰ＃０→ＭＭ＃０，ＣＰ
＃０→ＭＭ＃１，ＣＰ＃０→ＭＭ＃２，ＣＰ＃０→ＭＭ
＃３、ＣＰ＃１は、ＣＰ＃１→ＣＰ＃０，ＣＰ＃１→Ｃ
Ｐ＃２，ＣＰ＃１→ＣＰ＃３，ＣＰ＃１→ＭＭ＃０，Ｃ
Ｐ＃１→ＭＭ＃１，ＣＰ＃１→ＭＭ＃２，ＣＰ＃１→Ｍ
Ｍ＃３、ＣＰ＃２は、ＣＰ＃２→ＣＰ＃０，ＣＰ＃２→
ＣＰ＃１，ＣＰ＃２→ＣＰ＃３，ＣＰ＃２→ＭＭ＃０，
ＣＰ＃２→ＭＭ＃１，ＣＰ＃２→ＭＭ＃２，ＣＰ＃２→
ＭＭ＃３、ＣＰ＃３は、ＣＰ＃３→ＣＰ＃０，ＣＰ＃３
→ＣＰ＃１，ＣＰ＃３→ＣＰ＃２，ＣＰ＃３→ＭＭ＃
０，ＣＰ＃３→ＭＭ＃１，ＣＰ＃３→ＭＭ＃２，ＣＰ＃
３→ＭＭ＃３、ＭＭ＃０は、ＭＭ＃０→ＭＭ＃１，ＭＭ
＃０→ＭＭ＃２，ＭＭ＃０→ＭＭ＃３，ＭＭ＃０→ＣＰ
＃０，ＭＭ＃０→ＣＰ＃１，ＭＭ＃０→ＣＰ＃２，ＭＭ
＃０→ＣＰ＃３、ＭＭ＃１は、ＭＭ＃１→ＭＭ＃０，Ｍ
Ｍ＃１→ＭＭ＃２，ＭＭ＃１→ＭＭ＃３，ＭＭ＃１→Ｃ
Ｐ＃０，ＭＭ＃１→ＣＰ＃１，ＭＭ＃１→ＣＰ＃２，Ｍ
Ｍ＃１→ＣＰ＃３、ＭＭ＃２は、ＭＭ＃２→ＭＭ＃０，
ＭＭ＃２→ＭＭ＃１，ＭＭ＃２→ＭＭ＃３，ＭＭ＃２→
ＣＰ＃０，ＭＭ＃２→ＣＰ＃１，ＭＭ＃２→ＣＰ＃２，
ＭＭ＃２→ＣＰ＃３、ＭＭ＃３は、ＭＭ＃３→ＭＭ＃
０，ＭＭ＃３→ＭＭ＃１，ＭＭ＃３→ＭＭ＃２，ＭＭ＃
３→ＣＰ＃０，ＭＭ＃３→ＣＰ＃１，ＭＭ＃３→ＣＰ＃
２，ＭＭ＃３→ＣＰ＃３、という最短転送パスが必要で
ある。
【００７５】これを並べ変えて、複数本のループ転送パ
スを作成すると、 ループ型転送パス＃１：ＣＰ＃０→ＣＰ＃１→ＣＰ＃２
→ＣＰ＃３→ＭＭ＃０→ＭＭ＃１→ＭＭ＃２→ＭＭ＃３
→ＣＰ＃０、 ループ型転送パス＃２：ＣＰ＃０→ＣＰ＃２→ＭＭ＃０
→ＭＭ＃２→ＣＰ＃１→ＣＰ＃３→ＭＭ＃１→ＭＭ＃３
→ＣＰ＃０、 ループ型転送パス＃３：ＣＰ＃０→ＣＰ＃３→ＭＭ＃３
→ＣＰ＃１→ＭＭ＃０→ＭＭ＃１→ＣＰ＃２→ＭＭ＃２
→ＣＰ＃０、 ループ型転送パス＃４：ＣＰ＃０→ＭＭ＃０→ＭＭ＃３
→ＣＰ＃２→ＣＰ＃３→ＭＭ＃２→ＣＰ＃１→ＭＭ＃１
→ＣＰ＃０、 ループ型転送パス＃５：ＣＰ＃０→ＭＭ＃１→ＣＰ＃１
→ＭＭ＃２→ＣＰ＃３→ＣＰ＃２→ＭＭ＃３→ＭＭ＃０
→ＣＰ＃０、 ループ型転送パス＃６：ＣＰ＃０→ＭＭ＃２→ＣＰ＃２
→ＭＭ＃１→ＭＭ＃０→ＣＰ＃１→ＭＭ＃３→ＣＰ＃３
→ＣＰ＃０、 ループ型転送パス＃７：ＣＰ＃０→ＭＭ＃３→ＭＭ＃１
→ＣＰ＃３→ＣＰ＃１→ＭＭ＃２→ＭＭ＃０→ＣＰ＃２
→ＣＰ＃０、 ループ型転送パス＃８：ＣＰ＃０→ＭＭ＃３→ＭＭ＃２
→ＭＭ＃１→ＭＭ＃０→ＣＰ＃３→ＣＰ＃２→ＣＰ＃１
→ＣＰ＃０、 という８本のループ型転送パスで接続され、ループ型転
送パスを全ての制御装置と最短距離で結ぶことができ
る。
スを作成すると、 ループ型転送パス＃１：ＣＰ＃０→ＣＰ＃１→ＣＰ＃２
→ＣＰ＃３→ＭＭ＃０→ＭＭ＃１→ＭＭ＃２→ＭＭ＃３
→ＣＰ＃０、 ループ型転送パス＃２：ＣＰ＃０→ＣＰ＃２→ＭＭ＃０
→ＭＭ＃２→ＣＰ＃１→ＣＰ＃３→ＭＭ＃１→ＭＭ＃３
→ＣＰ＃０、 ループ型転送パス＃３：ＣＰ＃０→ＣＰ＃３→ＭＭ＃３
→ＣＰ＃１→ＭＭ＃０→ＭＭ＃１→ＣＰ＃２→ＭＭ＃２
→ＣＰ＃０、 ループ型転送パス＃４：ＣＰ＃０→ＭＭ＃０→ＭＭ＃３
→ＣＰ＃２→ＣＰ＃３→ＭＭ＃２→ＣＰ＃１→ＭＭ＃１
→ＣＰ＃０、 ループ型転送パス＃５：ＣＰ＃０→ＭＭ＃１→ＣＰ＃１
→ＭＭ＃２→ＣＰ＃３→ＣＰ＃２→ＭＭ＃３→ＭＭ＃０
→ＣＰ＃０、 ループ型転送パス＃６：ＣＰ＃０→ＭＭ＃２→ＣＰ＃２
→ＭＭ＃１→ＭＭ＃０→ＣＰ＃１→ＭＭ＃３→ＣＰ＃３
→ＣＰ＃０、 ループ型転送パス＃７：ＣＰ＃０→ＭＭ＃３→ＭＭ＃１
→ＣＰ＃３→ＣＰ＃１→ＭＭ＃２→ＭＭ＃０→ＣＰ＃２
→ＣＰ＃０、 ループ型転送パス＃８：ＣＰ＃０→ＭＭ＃３→ＭＭ＃２
→ＭＭ＃１→ＭＭ＃０→ＣＰ＃３→ＣＰ＃２→ＣＰ＃１
→ＣＰ＃０、 という８本のループ型転送パスで接続され、ループ型転
送パスを全ての制御装置と最短距離で結ぶことができ
る。
【００７６】ただし、各種制御装置の合計台数が偶数で
あるため、［ＣＰ＃０→ＭＭ＃３，ＭＭ＃３→ＣＰ＃
０，ＭＭ＃０→ＭＭ＃１，ＭＭ＃１→ＭＭ＃０，ＣＰ＃
２→ＣＰ＃３，ＣＰ＃３→ＣＰ＃２，ＣＰ＃１→ＭＭ＃
２，ＭＭ＃２→ＣＰ＃１］の計８本の最短転送パスが２
本ずつ存在している。
あるため、［ＣＰ＃０→ＭＭ＃３，ＭＭ＃３→ＣＰ＃
０，ＭＭ＃０→ＭＭ＃１，ＭＭ＃１→ＭＭ＃０，ＣＰ＃
２→ＣＰ＃３，ＣＰ＃３→ＣＰ＃２，ＣＰ＃１→ＭＭ＃
２，ＭＭ＃２→ＣＰ＃１］の計８本の最短転送パスが２
本ずつ存在している。
【００７７】ここで、各種制御装置の合計台数が偶数で
ある場合には、合計台数をａ台とした場合、最短転送パ
スはａ×（ａ−１）本必要であるが、ループ型転送パス
はａ本必要となり、２本ずつ存在する最短転送パスがあ
る。ただし、例外として各種制御装置の合計台数が２台
の場合、最短転送パスは２×（２−１）＝２本必要であ
り、ループ型転送パスは（２−１）＝１本で良く、最短
転送パスが２本ずつ存在することは無い。また、各種制
御装置の合計台数が奇数である場合には、合計台数をａ
台とした場合、最短転送パスはａ×（ａ−１）本必要で
あり、ループ型転送パスは（ａ−１）本必要であり、最
短転送パスが２本ずつ存在することは無い。
ある場合には、合計台数をａ台とした場合、最短転送パ
スはａ×（ａ−１）本必要であるが、ループ型転送パス
はａ本必要となり、２本ずつ存在する最短転送パスがあ
る。ただし、例外として各種制御装置の合計台数が２台
の場合、最短転送パスは２×（２−１）＝２本必要であ
り、ループ型転送パスは（２−１）＝１本で良く、最短
転送パスが２本ずつ存在することは無い。また、各種制
御装置の合計台数が奇数である場合には、合計台数をａ
台とした場合、最短転送パスはａ×（ａ−１）本必要で
あり、ループ型転送パスは（ａ−１）本必要であり、最
短転送パスが２本ずつ存在することは無い。
【００７８】次に本発明の第１０の実施の形態について
図面を参照して説明する。図１０は本発明の第１０の実
施の形態を示すブロック図である。図１０を参照する
と、本発明の第１０の実施の形態は、本発明の第９実施
の形態と同様であり、他制御装置＃Ｍ［４ｈ］、他制御
装置側ネットワーク接続装置＃Ｍ［８ｈ］、他制御装置
＃Ｎ［２０ｈ］、他制御装置側ネットワーク接続装置＃
Ｎ［１６ｈ］が追加される。これは、異なる制御装置を
接続したものである。
図面を参照して説明する。図１０は本発明の第１０の実
施の形態を示すブロック図である。図１０を参照する
と、本発明の第１０の実施の形態は、本発明の第９実施
の形態と同様であり、他制御装置＃Ｍ［４ｈ］、他制御
装置側ネットワーク接続装置＃Ｍ［８ｈ］、他制御装置
＃Ｎ［２０ｈ］、他制御装置側ネットワーク接続装置＃
Ｎ［１６ｈ］が追加される。これは、異なる制御装置を
接続したものである。
【００７９】次に本発明の第１１の実施の形態について
図面を参照して説明する。図１１は本発明の第１１の実
施の形態を示すブロック図である。図１１を参照する
と、本発明の第１１の実施の形態は、第１０の実施の形
態の構成を１ノードとして２ノード接続した構成であ
り、「ノードＸの他制御装置＃Ｎ［２０ｈ］」を「ノー
ドＹ」、「ノードＹの他制御装置＃Ｍ［４ｈ］」を「ノ
ードＹ」と置き換えたものである。
図面を参照して説明する。図１１は本発明の第１１の実
施の形態を示すブロック図である。図１１を参照する
と、本発明の第１１の実施の形態は、第１０の実施の形
態の構成を１ノードとして２ノード接続した構成であ
り、「ノードＸの他制御装置＃Ｎ［２０ｈ］」を「ノー
ドＹ」、「ノードＹの他制御装置＃Ｍ［４ｈ］」を「ノ
ードＹ」と置き換えたものである。
【００８０】この方法により、専用設計を必要とせず、
マルチノードの接続も可能である。また、上記のノード
間接続は１組であるが、複数組での接続も可能である。
マルチノードの接続も可能である。また、上記のノード
間接続は１組であるが、複数組での接続も可能である。
【００８１】
【発明の効果】本発明の第１の効果は、各種制御装置の
接続台数に対して転送性能はあまり左右されず、必要と
するハードウェアは接続台数に応じてスケーラブルに変
更できることである。その理由は、ループ型転送パス数
は１本から接続可能、かつネットワーク接続装置内のパ
ス接続部も１台から接続可能であり、ループ型転送パス
数が１本でも各種制御装置間のデータ転送ができるから
である。
接続台数に対して転送性能はあまり左右されず、必要と
するハードウェアは接続台数に応じてスケーラブルに変
更できることである。その理由は、ループ型転送パス数
は１本から接続可能、かつネットワーク接続装置内のパ
ス接続部も１台から接続可能であり、ループ型転送パス
数が１本でも各種制御装置間のデータ転送ができるから
である。
【００８２】第２の効果は、性能があまり必要でない場
合にはループ型転送パスの多重度を下げてハードウェア
のコストを下げることができ、性能が必要な場合には多
重度を上げて性能を優先させる。この様に多重度を増減
することでスケーラブルにネットワーク性能を変化させ
ることができることである。その理由は、第１の効果の
理由と同様である。
合にはループ型転送パスの多重度を下げてハードウェア
のコストを下げることができ、性能が必要な場合には多
重度を上げて性能を優先させる。この様に多重度を増減
することでスケーラブルにネットワーク性能を変化させ
ることができることである。その理由は、第１の効果の
理由と同様である。
【００８３】第３の効果は、クロスバ接続ではハードウ
ェアの制約により多段接続にした場合、最終段以外のク
ロスバにおいて、別々の制御装置に向かう転送データが
同一パスを使用するケースがあり、性能が劣化する可能
性があるが、本発明提案では性能が劣化する可能性がク
ロスバ接続に対して低くなることである。その理由は、
ループ型転送パスがループ構造をとり、複数あるため、
最短ループ型転送パスが使用できない場合は順次近いル
ープ型転送パスを使用すれば良いからである。
ェアの制約により多段接続にした場合、最終段以外のク
ロスバにおいて、別々の制御装置に向かう転送データが
同一パスを使用するケースがあり、性能が劣化する可能
性があるが、本発明提案では性能が劣化する可能性がク
ロスバ接続に対して低くなることである。その理由は、
ループ型転送パスがループ構造をとり、複数あるため、
最短ループ型転送パスが使用できない場合は順次近いル
ープ型転送パスを使用すれば良いからである。
【００８４】第４の効果は、大量のメモリアクセスの
後、各制御装置において演算を行う場合、演算とは関係
の無いメモリアクセス処理が詰まってしまい、演算を待
たなければならないケースが生じるが、本発明提案では
前記のケースの様な演算を待つケースが少なくなること
である。その理由は、ループ型転送パスが転送長や転送
経路によりバッファの役目をするため、演算とは関係の
無いメモリアクセス処理が早めに各制御装置より掃けて
しまうからである。
後、各制御装置において演算を行う場合、演算とは関係
の無いメモリアクセス処理が詰まってしまい、演算を待
たなければならないケースが生じるが、本発明提案では
前記のケースの様な演算を待つケースが少なくなること
である。その理由は、ループ型転送パスが転送長や転送
経路によりバッファの役目をするため、演算とは関係の
無いメモリアクセス処理が早めに各制御装置より掃けて
しまうからである。
【００８５】第５の効果は、ネットワーク接続装置ある
いはループ型転送パスが故障等で、あるループ型転送パ
スが使用不能となった場合にも、データ転送が可能とな
ることである。その理由は、ループ型転送パスがループ
構造をとり、複数あり、使用不能となった転送パス以外
のループ型転送パスを使用できるからである。
いはループ型転送パスが故障等で、あるループ型転送パ
スが使用不能となった場合にも、データ転送が可能とな
ることである。その理由は、ループ型転送パスがループ
構造をとり、複数あり、使用不能となった転送パス以外
のループ型転送パスを使用できるからである。
【００８６】第６の効果は、ノード間接続において設計
の省力化が達成できることである。その理由は、接続対
象とする複数のデータ転送装置に対し、各種制御装置を
接続しない複数のネットワーク接続装置を追加し、ある
データ転送装置の追加したネットワーク接続装置の各種
制御装置を接続する側と、接続対象とするデータ転送装
置の追加したネットワーク接続装置の各種制御装置を接
続する側を接続することによってマルチノード接続がで
きるため、ノード間ネットワーク接続装置の専用設計を
必要としないからである。
の省力化が達成できることである。その理由は、接続対
象とする複数のデータ転送装置に対し、各種制御装置を
接続しない複数のネットワーク接続装置を追加し、ある
データ転送装置の追加したネットワーク接続装置の各種
制御装置を接続する側と、接続対象とするデータ転送装
置の追加したネットワーク接続装置の各種制御装置を接
続する側を接続することによってマルチノード接続がで
きるため、ノード間ネットワーク接続装置の専用設計を
必要としないからである。
【図１】本発明の第１の実施の形態のブロック図であ
る。
る。
【図２】本発明の第２の実施の形態のブロック図であ
る。
る。
【図３】本発明の第３の実施の形態のブロック図であ
る。
る。
【図４】本発明の第４の実施の形態のブロック図であ
る。
る。
【図５】本発明の第５の実施の形態のブロック図であ
る。
る。
【図６】本発明の第６の実施の形態のブロック図であ
る。
る。
【図７】本発明の第７の実施の形態のブロック図であ
る。
る。
【図８】本発明の第８の実施の形態のブロック図であ
る。
る。
【図９】本発明の第９の実施の形態のブロック図であ
る。
る。
【図１０】本発明の第１０の実施の形態のブロック図で
ある。
ある。
【図１１】本発明の第１１の実施の形態のブロック図で
ある。
ある。
【図１２】従来の技術を示すブロック図である。
【図１３】他の従来の技術を示すブロック図である。
１ａ〜４ａ ＣＰＵ＃０〜＃ｍ ５ａ〜８ａ ＣＰＵ側バス接続装置＃０〜＃ｍ ９ａ バス １０ａ 競合調停部 １１ａ〜１４ａ メモリ側バス接続装置＃０〜＃ｎ １５ａ〜１８ａ メモリ＃０〜＃ｎ １０１ａ〜１３３ａ パス １ｂ〜４ｂ ＣＰＵ＃０〜＃ｍ ５ｂ〜８ｂ ＣＰＵ側クロスバ接続装置＃０〜＃ｍ ９ｂ、１２ｂ クロスバ制御部 １０ｂ、１１ｂ クロスバ １３ｂ〜１６ｂ メモリ側クロスバ接続装置＃０〜＃
ｎ １７ｂ〜２０ｂ メモリ＃０〜＃ｎ １０１ｂ〜１３４ｂ パス １ｃ セレクタ ２ｃ 分配回路 ３ｃ 受信用バッファ ４ｃ 送信用バッファ ５ｃ 受信用マッチング回路 ６ｃ 送信用パスチェック回路 ７ｃ パス接続部 １０１ｃ〜１０６ｃ 経路 １ｄ〜４ｄ ＣＰＵ＃０〜＃ｍ ５ｄ〜８ｄ ＣＰＵ側ネットワーク接続装置＃０〜＃
ｍ ９ｄ〜１２ｄ ループ型転送パス＃１〜＃Ｌ １３ｄ〜１６ｄ メモリ側ネットワーク接続装置＃０
〜＃ｎ １７ｄ〜２０ｄ メモリ＃０〜＃ｎ １ｅ 折り返し回路 ２ｅ、３ｅ セレクタ ４ｅ 分配回路 ５ｅ 受信用バッファ ６ｅ 送信用バッファ ７ｅ 受信用マッチング回路 ８ｅ 送信用パスチェック回路 ９ｅ パス接続部 １０１ｅ〜１０９ｅ 経路 １ｆ ＣＰＵ＃０ ２ｆ ＣＰＵ側ネットワーク接続装置＃０ ３ｆ ループ型転送パス＃１ ４ｆ メモリ側ネットワーク接続装置＃０ ５ｆ メモリ＃０ ９ｇ〜１２ｇ ループ型転送パス＃１〜＃Ｒ ４ｈ 他制御装置＃Ｍ ８ｈ 他制御装置側ネットワーク接続装置＃Ｍ １６ｈ 他制御装置側ネットワーク接続装置＃Ｎ ２０ｈ 他制御装置＃Ｎ １０５ｓ、１０６ｓ、１０８ｓ、１０９ｓ 経路
ｎ １７ｂ〜２０ｂ メモリ＃０〜＃ｎ １０１ｂ〜１３４ｂ パス １ｃ セレクタ ２ｃ 分配回路 ３ｃ 受信用バッファ ４ｃ 送信用バッファ ５ｃ 受信用マッチング回路 ６ｃ 送信用パスチェック回路 ７ｃ パス接続部 １０１ｃ〜１０６ｃ 経路 １ｄ〜４ｄ ＣＰＵ＃０〜＃ｍ ５ｄ〜８ｄ ＣＰＵ側ネットワーク接続装置＃０〜＃
ｍ ９ｄ〜１２ｄ ループ型転送パス＃１〜＃Ｌ １３ｄ〜１６ｄ メモリ側ネットワーク接続装置＃０
〜＃ｎ １７ｄ〜２０ｄ メモリ＃０〜＃ｎ １ｅ 折り返し回路 ２ｅ、３ｅ セレクタ ４ｅ 分配回路 ５ｅ 受信用バッファ ６ｅ 送信用バッファ ７ｅ 受信用マッチング回路 ８ｅ 送信用パスチェック回路 ９ｅ パス接続部 １０１ｅ〜１０９ｅ 経路 １ｆ ＣＰＵ＃０ ２ｆ ＣＰＵ側ネットワーク接続装置＃０ ３ｆ ループ型転送パス＃１ ４ｆ メモリ側ネットワーク接続装置＃０ ５ｆ メモリ＃０ ９ｇ〜１２ｇ ループ型転送パス＃１〜＃Ｒ ４ｈ 他制御装置＃Ｍ ８ｈ 他制御装置側ネットワーク接続装置＃Ｍ １６ｈ 他制御装置側ネットワーク接続装置＃Ｎ ２０ｈ 他制御装置＃Ｎ １０５ｓ、１０６ｓ、１０８ｓ、１０９ｓ 経路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/177 676 G06F 13/00 357 G06F 13/36 530
Claims (4)
- 【請求項１】 ＣＰＵ，メモリに代表される複数の各種
制御装置と、転送パスと、ネットワーク接続装置とを備
えるデータ転送装置であって、 前記ネットワーク接続装置が、 前記各種制御装置からの転送データの送信時に前記転送
パスが使用可能かどうかをチェックし、送出先の前記各
種制御装置に対する最短距離の転送パスまたは前記送出
先の前記各種制御装置に対して最短距離の転送パスが使
用中である場合は次に近い転送パスと接続される送信用
パスチェック回路， 前記各種制御装置から前記送信用パスチェック回路へ送
出する前記転送データを保持する送信用バッファ， 前記転送パスからの前記転送データを受信時に前記各種
制御装置への前記転送データかどうかを判断し、その結
果に基づいて前記転送データを取り込む受信用マッチン
グ回路， および前記受信用マッチング回路からの前記転送データ
を保持する受信用バッファを有する複数のパス接続部
と、 前記受信用バッファからの前記各種制御装置への前記転
送データを選択し、前記各種制御装置に転送する第１の
選択回路と、 前記各種制御装置からの前記転送データを前記送信用バ
ッファへ転送する分配回路とを有することを特徴とする
データ転送装置。 - 【請求項２】 前記ネットワーク接続装置を順次直列に
最短距離で接続する転送パスである複数のループ型転送
パスと、前記ネットワーク接続装置内にあって、それぞ
れ各々の前記ループ型転送パスに接続される前記ループ
型転送パスに対応する複数の前記パス接続部と、を有す
ることを特徴とする請求項１記載のデータ転送装置。 - 【請求項３】 前記ネットワーク接続装置間を前記転送
データが最短距離で転送されていない場合に、前記ネッ
トワーク接続装置間の前記転送データを、より近い前記
ループ型転送パスの経路に折り返して転送するかどうか
を判断し、前記出力データを取り込む前記受信用マッチ
ング回路と、前記ネットワーク接続装置にあって、前記
各種制御装置からの前記転送データと前記ネットワーク
接続装置間を転送される転送データとのいずれかを選択
する第２の選択回路と、前記受信用マッチング回路から
の前記転送データを前記第２の選択回路に送信する折り
返し回路と、を有することを特徴とする請求項２記載の
データ転送装置。 - 【請求項４】 第１の前記ネットワーク接続装置の前記
第１の選択回路および第２の前記ネットワーク接続装置
の前記分配回路の間の接続と、前記第１の前記ネットワ
ーク接続装置の前記分配回路および前記第２の前記ネッ
トワーク接続装置の前記第１の選択回路の間の接続とを
有し、前記第１の前記ネットワーク接続装置および前記
第２の前記ネットワーク接続装置の間で前記転送データ
を転送することを特徴とする請求項１または２または３
記載のデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9107363A JP3001455B2 (ja) | 1997-04-24 | 1997-04-24 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9107363A JP3001455B2 (ja) | 1997-04-24 | 1997-04-24 | データ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10301910A JPH10301910A (ja) | 1998-11-13 |
| JP3001455B2 true JP3001455B2 (ja) | 2000-01-24 |
Family
ID=14457192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9107363A Expired - Lifetime JP3001455B2 (ja) | 1997-04-24 | 1997-04-24 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001455B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4408756B2 (ja) | 2004-06-30 | 2010-02-03 | 富士通株式会社 | 経路計算システム |
| JP5076400B2 (ja) * | 2006-08-16 | 2012-11-21 | 富士通株式会社 | データ処理システムおよび情報処理装置 |
| US11196587B2 (en) | 2016-11-23 | 2021-12-07 | DeGirum Corporation | Permutated ring network |
-
1997
- 1997-04-24 JP JP9107363A patent/JP3001455B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10301910A (ja) | 1998-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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