JP2644134B2 - 並列プロセツサ・システム及びこのシステムに使用されるスイツチの待ち行列構造 - Google Patents
並列プロセツサ・システム及びこのシステムに使用されるスイツチの待ち行列構造Info
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- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
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- G06F15/17393—Indirect interconnection networks non hierarchical topologies having multistage networks, e.g. broadcasting scattering, gathering, hot spot contention, combining/decombining
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Description
【０００１】
【産業上の利用分野】本発明は、高度な並列コンピユー
タ・システムと共に使用するための多重ノード相互結合
網アーキテクチヤ、より詳細に言えば、高度な並列コン
ピユータ・システムにおいて多段相互結合網（ＭＩＮ）
の単一のネツトワークだけを用いた時、「デツドロツ
ク」の問題を減少する新規なスイツチの待ち行列構造に
関する。
タ・システムと共に使用するための多重ノード相互結合
網アーキテクチヤ、より詳細に言えば、高度な並列コン
ピユータ・システムにおいて多段相互結合網（ＭＩＮ）
の単一のネツトワークだけを用いた時、「デツドロツ
ク」の問題を減少する新規なスイツチの待ち行列構造に
関する。
【０００２】
【従来の技術】高性能のコンピユータ・システムは、し
ばしば、複数の中央処理装置（ＣＰＵ）を使用してお
り、各処理装置は、独立して動作するけれども、必要に
応じて、相互に通信を行ない、そして、データの交換を
必要とする時にはメモリ・モジユール（ＭＭ）と通信す
る。クロスバー・スイツチのようなスイツチ・システム
がＣＰＵとＭＭとを相互に結合するために用いられてい
る。米国特許第４６０５９２８号は、独立した集積回路
（ＩＣ）上にある小さなクロスバー・スイツチのアレイ
で構成されたクロスバー・スイツチを開示している。米
国特許第４３６００４５号はクロスバー・スイツチのコ
ントローラを記載している。この特定のコントローラ
は、クロスバー・スイツチを通る接続を要求する複数の
ポートに対して直列的に働かねばならない。米国特許第
４８７５７０４号は、通信システム中の１対のポート・
アダプタの間の接続を設定するために、ワンサイド・ク
ロスポイント・スイツチング・マトリツクスを用いたス
イツチング・システムを記載している。このスイツチン
グ・マトリツクスのコントローラは、その時点で使用可
能なポート・アダプタだけしか接続することができず、
待ち行列を設定することはできない。
ばしば、複数の中央処理装置（ＣＰＵ）を使用してお
り、各処理装置は、独立して動作するけれども、必要に
応じて、相互に通信を行ない、そして、データの交換を
必要とする時にはメモリ・モジユール（ＭＭ）と通信す
る。クロスバー・スイツチのようなスイツチ・システム
がＣＰＵとＭＭとを相互に結合するために用いられてい
る。米国特許第４６０５９２８号は、独立した集積回路
（ＩＣ）上にある小さなクロスバー・スイツチのアレイ
で構成されたクロスバー・スイツチを開示している。米
国特許第４３６００４５号はクロスバー・スイツチのコ
ントローラを記載している。この特定のコントローラ
は、クロスバー・スイツチを通る接続を要求する複数の
ポートに対して直列的に働かねばならない。米国特許第
４８７５７０４号は、通信システム中の１対のポート・
アダプタの間の接続を設定するために、ワンサイド・ク
ロスポイント・スイツチング・マトリツクスを用いたス
イツチング・システムを記載している。このスイツチン
グ・マトリツクスのコントローラは、その時点で使用可
能なポート・アダプタだけしか接続することができず、
待ち行列を設定することはできない。
【０００３】ここで説明される形式の並列コンピユータ
・システムの例は、１９８５年８月の並列プロセツサに
関する国際会議の会報の「The IBM Research Parallel
Processor Prototype (RP3) : Introduction and Archi
tecture」と題するフイスター（G.F.Pfister）等の文献
の７６４頁乃至７７１頁に記載されているＩＢＭ社の研
究用並列プロセツサ試作機（ＲＰ３）のシステムであ
る。ＲＰ３はネツトワーク内において相互結合された複
数個のプロセツサ／メモリ・エレメント（ＰＭＥ）を含
んでいる。各ＰＭＥは、現在の技術状態にある高性能３
２ビツト・マイクロプロセツサと、２メガバイト乃至４
メガバイトのメモリと、３２キロバイトの「インテリジ
エント」キヤツシユ・メモリと、浮動小数点をサポート
する機能と、入／出力（Ｉ／Ｏ）インターフエース及び
サポート・プロセツサのインターフエースとを含んでい
る。メモリ参照子は、ネツトワークのインターフエース
に与えられる大域アドレスに変換される。大域アドレス
は、参照されたデータが存在するＰＭＥを特定する部分
を含んでいる。メモリ参照子は、その転送に応答するア
ドレスされたＰＭＥにネツトワークを介して送られる。
この応答は、応答があたかも開始側のＰＭＥのメモリに
よつて発生されたかのように取り扱われる開始側のＰＭ
Ｅに、ネツトワークを通して返還される。
・システムの例は、１９８５年８月の並列プロセツサに
関する国際会議の会報の「The IBM Research Parallel
Processor Prototype (RP3) : Introduction and Archi
tecture」と題するフイスター（G.F.Pfister）等の文献
の７６４頁乃至７７１頁に記載されているＩＢＭ社の研
究用並列プロセツサ試作機（ＲＰ３）のシステムであ
る。ＲＰ３はネツトワーク内において相互結合された複
数個のプロセツサ／メモリ・エレメント（ＰＭＥ）を含
んでいる。各ＰＭＥは、現在の技術状態にある高性能３
２ビツト・マイクロプロセツサと、２メガバイト乃至４
メガバイトのメモリと、３２キロバイトの「インテリジ
エント」キヤツシユ・メモリと、浮動小数点をサポート
する機能と、入／出力（Ｉ／Ｏ）インターフエース及び
サポート・プロセツサのインターフエースとを含んでい
る。メモリ参照子は、ネツトワークのインターフエース
に与えられる大域アドレスに変換される。大域アドレス
は、参照されたデータが存在するＰＭＥを特定する部分
を含んでいる。メモリ参照子は、その転送に応答するア
ドレスされたＰＭＥにネツトワークを介して送られる。
この応答は、応答があたかも開始側のＰＭＥのメモリに
よつて発生されたかのように取り扱われる開始側のＰＭ
Ｅに、ネツトワークを通して返還される。
【０００４】現在のＲＰ３システムにおいては、図１に
示したような２つのネツトワーク１０及び１２はＰＭＥ
１４1乃至ＰＭＥ１４8の間の通信用として使用される。
各ＰＭＥは、上述の文献に記載されているようなネツト
ワーク・インターフエース（ＮＩ）及びメモリ・コント
ローラ（ＭＣ）を含んでいる。順方向ネツトワークと呼
ばれるネツトワーク１０は、開始側のＰＭＥからアドレ
スされた側のＰＭＥへ要求を差し向けるのに使用され、
そして逆方向ネツトワークと呼ばれるネツトワーク１２
はアドレスされた側のＰＭＥから開始側のＰＭＥへ応答
を返還するのに使用される。
示したような２つのネツトワーク１０及び１２はＰＭＥ
１４1乃至ＰＭＥ１４8の間の通信用として使用される。
各ＰＭＥは、上述の文献に記載されているようなネツト
ワーク・インターフエース（ＮＩ）及びメモリ・コント
ローラ（ＭＣ）を含んでいる。順方向ネツトワークと呼
ばれるネツトワーク１０は、開始側のＰＭＥからアドレ
スされた側のＰＭＥへ要求を差し向けるのに使用され、
そして逆方向ネツトワークと呼ばれるネツトワーク１２
はアドレスされた側のＰＭＥから開始側のＰＭＥへ応答
を返還するのに使用される。
【０００５】大型の並列プロセツサ・システムにおいて
は、１つのネツトワークは多数のチツプ、カード及びケ
ージ（cage）を含んでいる。例えば、５１２本のオリジ
ナル通路のＲＰ３システムにおいては、１つのネツトワ
ークは、２３０４個の２×２スイツチング・チツプと、
１１４枚のカード（１枚のカード当り１６個のチツプを
含むとして）と、８個のケージ（１個のケージ当り２０
枚のカードを含むとして）とを必要とする。加えて、こ
れらすべてのチツプ、カード及びケージを接続するため
に、莫大な数に昇る配線が必要である。結局、大型の並
列システムにおいては、ネツトワークそれ自身は、ＰＭ
Ｅと同等、若しくはそれ以上の費用がかかることにな
る。更に、例えば１チツプ当りの電力消費量を１ワツト
として計算してみると、１つのネツトワークは２３００
ワツトの電力を消費することになる。従つて、要求側及
び応答側の両方のＰＭＥに対してただ１つのネツトワー
クを使用することが大変望ましい。
は、１つのネツトワークは多数のチツプ、カード及びケ
ージ（cage）を含んでいる。例えば、５１２本のオリジ
ナル通路のＲＰ３システムにおいては、１つのネツトワ
ークは、２３０４個の２×２スイツチング・チツプと、
１１４枚のカード（１枚のカード当り１６個のチツプを
含むとして）と、８個のケージ（１個のケージ当り２０
枚のカードを含むとして）とを必要とする。加えて、こ
れらすべてのチツプ、カード及びケージを接続するため
に、莫大な数に昇る配線が必要である。結局、大型の並
列システムにおいては、ネツトワークそれ自身は、ＰＭ
Ｅと同等、若しくはそれ以上の費用がかかることにな
る。更に、例えば１チツプ当りの電力消費量を１ワツト
として計算してみると、１つのネツトワークは２３００
ワツトの電力を消費することになる。従つて、要求側及
び応答側の両方のＰＭＥに対してただ１つのネツトワー
クを使用することが大変望ましい。
【０００６】図２は入力バツフア２０（Ｉ＿ＢＵＦ）に
接続されたＩポートと、入力バツフア２１（Ｊ＿ＢＵ
Ｆ）に接続された入力バツフアの接続されたＪポートと
を含む代表的なスイツチの待ち行列構造を示している。
入力バツフア２０は、２つの先入れ先出し（ＦＩＦＯ）
レジスタ２２及び２３に入力を与え、そして、入力バツ
フア２１は２つのＦＩＦＯレジスタ２４及び２５に入力
を与える。ＦＩＦＯレジスタ２２及び２４の出力は第１
のマルチプレクサ（ＭＵＸ）２６に接続され、ＦＩＦＯ
レジスタ２３及び２５の出力は第２のマルチプレクサ２
７に接続されている。ＭＵＸ２６及び２７の出力は、図
２においてＲＥＧ＿Ｐ及びＲＥＧ＿Ｑとして示されてい
る出力バツフア２８及び２９によつて別々にバツフアさ
れる。
接続されたＩポートと、入力バツフア２１（Ｊ＿ＢＵ
Ｆ）に接続された入力バツフアの接続されたＪポートと
を含む代表的なスイツチの待ち行列構造を示している。
入力バツフア２０は、２つの先入れ先出し（ＦＩＦＯ）
レジスタ２２及び２３に入力を与え、そして、入力バツ
フア２１は２つのＦＩＦＯレジスタ２４及び２５に入力
を与える。ＦＩＦＯレジスタ２２及び２４の出力は第１
のマルチプレクサ（ＭＵＸ）２６に接続され、ＦＩＦＯ
レジスタ２３及び２５の出力は第２のマルチプレクサ２
７に接続されている。ＭＵＸ２６及び２７の出力は、図
２においてＲＥＧ＿Ｐ及びＲＥＧ＿Ｑとして示されてい
る出力バツフア２８及び２９によつて別々にバツフアさ
れる。
【０００７】図２に示されているように、若し、従来技
術に従つたネツトワークで使用されているスイツチの待
ち行列構造によつて要求側及び応答側の両方の側が同じ
ネツトワークを介してメツセージを送つたとすれば、デ
ツドロツクの可能性がある。図３は、図２のスイツチの
待ち行列構造で構成された３段のネツトワークにおい
て、１つのデツドロツクが生じた状態を示した図であ
る。デツドロツク問題の説明を簡明にするために、各待
ち行列は２つのメツセージを保持することができるもの
と仮定し、そして、入／出力（Ｉ／Ｏ）バツフア（つま
り、バツフア２０、２１、２８及び２９）はこの説明か
らは除外する。デツドロツクの発生は、４段以上の段を
持ち、かつ、３つ以上のメツセージ待ち行列を持つネツ
トワークにおいても一般化して表わすことができる。
術に従つたネツトワークで使用されているスイツチの待
ち行列構造によつて要求側及び応答側の両方の側が同じ
ネツトワークを介してメツセージを送つたとすれば、デ
ツドロツクの可能性がある。図３は、図２のスイツチの
待ち行列構造で構成された３段のネツトワークにおい
て、１つのデツドロツクが生じた状態を示した図であ
る。デツドロツク問題の説明を簡明にするために、各待
ち行列は２つのメツセージを保持することができるもの
と仮定し、そして、入／出力（Ｉ／Ｏ）バツフア（つま
り、バツフア２０、２１、２８及び２９）はこの説明か
らは除外する。デツドロツクの発生は、４段以上の段を
持ち、かつ、３つ以上のメツセージ待ち行列を持つネツ
トワークにおいても一般化して表わすことができる。
【０００８】従来のネツトワークにおいては、応答は地
域的に発生された要求の結果なので、プロセツサはネツ
トワークから常に応答を受け取ることができる。要求側
は、最終的には受け取るであろう応答のために、要求側
のスペースを保留している。プロセツサは、到来する応
答のために保持しているスペースよりも大きなスペース
の送り出し要求を発生せず、そして、プロセツサは、応
答の到着時間の順序とは無関係で、かつネツトワークの
状態とは独立して、到来する応答を受け取る。
域的に発生された要求の結果なので、プロセツサはネツ
トワークから常に応答を受け取ることができる。要求側
は、最終的には受け取るであろう応答のために、要求側
のスペースを保留している。プロセツサは、到来する応
答のために保持しているスペースよりも大きなスペース
の送り出し要求を発生せず、そして、プロセツサは、応
答の到着時間の順序とは無関係で、かつネツトワークの
状態とは独立して、到来する応答を受け取る。
【０００９】他方、プロセツサのローカル・メモリの機
能は、到来する要求メツセージのパイプライン中のバツ
フアのスペースを制限する。パイプラインが排出される
べき応答メツセージを転送することができない時に、パ
イプラインは、ネツトワーク中に発生された応答メツセ
ージで一時、完全に一杯になつてしまうことがある。
能は、到来する要求メツセージのパイプライン中のバツ
フアのスペースを制限する。パイプラインが排出される
べき応答メツセージを転送することができない時に、パ
イプラインは、ネツトワーク中に発生された応答メツセ
ージで一時、完全に一杯になつてしまうことがある。
【００１０】この事態を考えれば、図３がデツドロツク
の例を示していることが理解できる。プロセツサ４は応
答を受け取り、そして、そのメモリはネツトワークの右
側上のポート４から要求を受け取る。プロセツサ４は要
求を送り、そして、そのメモリはネツトワークの左側の
ポート４の中に応答を送る。図３において、プロセツサ
４のローカル・メモリは、入力ポート４のネツトワーク
に入力するために待機する応答ＲＥＳ45（即ち、ＰＭＥ
4からＰＭＥ5に送られる応答）を持つている。ネツトワ
ーク段０中の待ち行列Ａは、要求ＲＥＱ45（即ち、ＰＭ
Ｅ4からＰＭＥ5への要求）及び前の応答ＲＥＳ45によつ
て占領されているので、入力ポート４は応答を受け取る
ことができない。ネツトワーク段１中の待ち行列Ｂは応
答ＲＥＳ54及び要求ＲＥＱ54によつて占領されているの
で、要求ＲＥＱ45は進むことができない。ネツトワーク
段２中の待ち行列Ｃは要求ＲＥＱ14及び応答ＲＥＳ14に
よつて占領されているので、応答ＲＥＳ54は進むことが
できない。メモリ４の要求パイプラインのスペースは占
領されており、応答ＲＥＳ45がネツトワークにおいて転
送することができるようになるまで、占領を解くことが
できないので、要求ＲＥＱ14はメモリ４により受け取る
ことができない。一たびこの状態になると、出口はな
い。
の例を示していることが理解できる。プロセツサ４は応
答を受け取り、そして、そのメモリはネツトワークの右
側上のポート４から要求を受け取る。プロセツサ４は要
求を送り、そして、そのメモリはネツトワークの左側の
ポート４の中に応答を送る。図３において、プロセツサ
４のローカル・メモリは、入力ポート４のネツトワーク
に入力するために待機する応答ＲＥＳ45（即ち、ＰＭＥ
4からＰＭＥ5に送られる応答）を持つている。ネツトワ
ーク段０中の待ち行列Ａは、要求ＲＥＱ45（即ち、ＰＭ
Ｅ4からＰＭＥ5への要求）及び前の応答ＲＥＳ45によつ
て占領されているので、入力ポート４は応答を受け取る
ことができない。ネツトワーク段１中の待ち行列Ｂは応
答ＲＥＳ54及び要求ＲＥＱ54によつて占領されているの
で、要求ＲＥＱ45は進むことができない。ネツトワーク
段２中の待ち行列Ｃは要求ＲＥＱ14及び応答ＲＥＳ14に
よつて占領されているので、応答ＲＥＳ54は進むことが
できない。メモリ４の要求パイプラインのスペースは占
領されており、応答ＲＥＳ45がネツトワークにおいて転
送することができるようになるまで、占領を解くことが
できないので、要求ＲＥＱ14はメモリ４により受け取る
ことができない。一たびこの状態になると、出口はな
い。
【００１１】半導体技術は微小化され、回路密度は大き
く増加されている。然しながら、Ｉ／Ｏの数は回路密度
の増加と比例して増加することができない。この傾向の
結果として、論理機能を行なわせるためのシリコン領域
は、十分存在するのにも拘らず、それらの論理機能を行
なわせるシリコン領域にアクセスするために必要なＩ／
Ｏの数が形成できない問題が生じる。
く増加されている。然しながら、Ｉ／Ｏの数は回路密度
の増加と比例して増加することができない。この傾向の
結果として、論理機能を行なわせるためのシリコン領域
は、十分存在するのにも拘らず、それらの論理機能を行
なわせるシリコン領域にアクセスするために必要なＩ／
Ｏの数が形成できない問題が生じる。
【００１２】
【００１３】従つて、本発明の目的は、論理機能用の回
路を増加させる利益を享受し、しかもＩ／Ｏをそれ程増
加しない新規なスイツチの待ち行列構造を提供すること
にある。
路を増加させる利益を享受し、しかもＩ／Ｏをそれ程増
加しない新規なスイツチの待ち行列構造を提供すること
にある。
【００１４】本発明の他の目的は、並列プロセツサ・シ
ステムのために、ただ１つのネツトワークしか使用せ
ず、しかも、デツドロツクの可能性を回避する新規なス
イツチの待ち行列構造を提供することにある。
ステムのために、ただ１つのネツトワークしか使用せ
ず、しかも、デツドロツクの可能性を回避する新規なス
イツチの待ち行列構造を提供することにある。
【００１５】
【課題を解決するための手段】本発明に従つて、スイツ
チの待ち行列構造を有する相互結合された複数個のプロ
セツサ／メモリ・エレメント（ＰＭＥ）を含むタイプの
単一のネツトワークの並列プロセツサ・システムのため
のスイツチの待ち行列構造が与えられる。各ＰＭＥはプ
ロセツサ、メモリ及びスイツチの待ち行列構造のインタ
ーフエースを含んでいる。要求側のＰＭＥからのメモリ
参照子は、参照されたデータが存在する特定のＰＭＥに
転送され、そして、その応答メツセージが、あたかも要
求側のメモリによつて発生されたかのように取り扱われ
る要求側のＰＭＥに応答メツセージが返還される。スイ
ツチの待ち行列構造は、並列プロセツサ・システム中の
ＰＭＥの数と等しい数の複数個の入力ポート及び複数個
の出力ポートを含んでいる。複数個の同じ種類の段が入
力ポートと出力ポートを相互接続する。
チの待ち行列構造を有する相互結合された複数個のプロ
セツサ／メモリ・エレメント（ＰＭＥ）を含むタイプの
単一のネツトワークの並列プロセツサ・システムのため
のスイツチの待ち行列構造が与えられる。各ＰＭＥはプ
ロセツサ、メモリ及びスイツチの待ち行列構造のインタ
ーフエースを含んでいる。要求側のＰＭＥからのメモリ
参照子は、参照されたデータが存在する特定のＰＭＥに
転送され、そして、その応答メツセージが、あたかも要
求側のメモリによつて発生されたかのように取り扱われ
る要求側のＰＭＥに応答メツセージが返還される。スイ
ツチの待ち行列構造は、並列プロセツサ・システム中の
ＰＭＥの数と等しい数の複数個の入力ポート及び複数個
の出力ポートを含んでいる。複数個の同じ種類の段が入
力ポートと出力ポートを相互接続する。
【００１６】本発明の実施例においては、ネツトワーク
の段は２×２スイツチを含んでおり、段の数は３であ
る。各段は、応答メツセージをストアするための４個の
先入れ先出し（ＦＩＦＯ）レジスタから成る複数の第１
のグループと、要求メツセージをストアする４個のＦＩ
ＦＯレジスタから成る複数の第２のグループと、夫々が
４つの入力を持つマルチプレクサの複数の対とを含んで
いる。各マルチプレクサは、ＦＩＦＯレジスタの第１の
グループ、即ち要求グループのＦＩＦＯレジスタに接続
された２つの入力と、ＦＩＦＯレジスタの第２のグルー
プ、即ち応答グループのＦＩＦＯレジスタに接続された
２つの入力を持つている。応答グループからの入力は、
要求グループからの入力よりも高い優先度を持たせてあ
り、これにより、デツドロツクの可能性を減少する。同
じグループ内においては、奉仕されるのに同じ機会を与
えるために、ラウンド・ロビン優先を適用するのが望ま
しい。
の段は２×２スイツチを含んでおり、段の数は３であ
る。各段は、応答メツセージをストアするための４個の
先入れ先出し（ＦＩＦＯ）レジスタから成る複数の第１
のグループと、要求メツセージをストアする４個のＦＩ
ＦＯレジスタから成る複数の第２のグループと、夫々が
４つの入力を持つマルチプレクサの複数の対とを含んで
いる。各マルチプレクサは、ＦＩＦＯレジスタの第１の
グループ、即ち要求グループのＦＩＦＯレジスタに接続
された２つの入力と、ＦＩＦＯレジスタの第２のグルー
プ、即ち応答グループのＦＩＦＯレジスタに接続された
２つの入力を持つている。応答グループからの入力は、
要求グループからの入力よりも高い優先度を持たせてあ
り、これにより、デツドロツクの可能性を減少する。同
じグループ内においては、奉仕されるのに同じ機会を与
えるために、ラウンド・ロビン優先を適用するのが望ま
しい。
【００１７】図示し説明する実施例においては、２×２
個のスイツチング・ノードが用いられているが、実施例
の構造は、ｋを２よりも大きな正の整数としてｋ×ｋ個
のスイツチに拡張することができる。
個のスイツチング・ノードが用いられているが、実施例
の構造は、ｋを２よりも大きな正の整数としてｋ×ｋ個
のスイツチに拡張することができる。
【００１８】
【実施例】図４を参照すると、本発明の新規な待ち行列
構造の良好な実施例が示されている。この待ち行列構造
は単一ネツトワークを用いる並列プロセツサ・システム
のために設計されたものである。図示された実施例にお
いては、２×２スイツチが用いられているが、ｋを２よ
りも大きな正の整数とすると、このスイツチ構造はｋ×
ｋスイツチに拡張することができる。
構造の良好な実施例が示されている。この待ち行列構造
は単一ネツトワークを用いる並列プロセツサ・システム
のために設計されたものである。図示された実施例にお
いては、２×２スイツチが用いられているが、ｋを２よ
りも大きな正の整数とすると、このスイツチ構造はｋ×
ｋスイツチに拡張することができる。
【００１９】図４から判るように、図２と同じような入
力バツフア４０及び４１（Ｉ＿ＢＵＦ、Ｊ＿ＢＵＦ）
と、出力バツフア４２及び４３（ＲＥＧ＿Ｐ、ＲＥＧ＿
Ｑ）とがある。然しながら、図２のような入力バツフア
毎に２個のＦＩＦＯレジスタの代わりに、図４において
は４個のＦＩＦＯレジスタがある。これをより特定して
言えば、入力バツフア４０と関連したＦＩＦＯレジスタ
４４、４５、４６及び４７（Ｉ＿ＲＥＳ＿Ｐ、Ｉ＿ＲＥ
Ｑ＿Ｐ、Ｉ＿ＲＥＳ＿Ｑ、Ｉ＿ＲＥＱ＿Ｑ）と、入力バ
ツフア４１に関連したＦＩＦＯレジスタ４８、４９、５
０及び５１（Ｊ＿ＲＥＳ＿Ｐ、Ｊ＿ＲＥＱ＿Ｐ、Ｊ＿Ｒ
ＥＳ＿Ｑ、Ｊ＿ＲＥＱ＿Ｑ）とがある。ＦＩＦＯレジス
タ４４、４５、４８及び４９はマルチプレクサ、ＭＵＸ
５２によつて出力バツフア４２に接続されており、ＦＩ
ＦＯレジスタ４６、４７、５０及び５１はＭＵＸ５３に
よつて出力バツフア４３に接続されている。
力バツフア４０及び４１（Ｉ＿ＢＵＦ、Ｊ＿ＢＵＦ）
と、出力バツフア４２及び４３（ＲＥＧ＿Ｐ、ＲＥＧ＿
Ｑ）とがある。然しながら、図２のような入力バツフア
毎に２個のＦＩＦＯレジスタの代わりに、図４において
は４個のＦＩＦＯレジスタがある。これをより特定して
言えば、入力バツフア４０と関連したＦＩＦＯレジスタ
４４、４５、４６及び４７（Ｉ＿ＲＥＳ＿Ｐ、Ｉ＿ＲＥ
Ｑ＿Ｐ、Ｉ＿ＲＥＳ＿Ｑ、Ｉ＿ＲＥＱ＿Ｑ）と、入力バ
ツフア４１に関連したＦＩＦＯレジスタ４８、４９、５
０及び５１（Ｊ＿ＲＥＳ＿Ｐ、Ｊ＿ＲＥＱ＿Ｐ、Ｊ＿Ｒ
ＥＳ＿Ｑ、Ｊ＿ＲＥＱ＿Ｑ）とがある。ＦＩＦＯレジス
タ４４、４５、４８及び４９はマルチプレクサ、ＭＵＸ
５２によつて出力バツフア４２に接続されており、ＦＩ
ＦＯレジスタ４６、４７、５０及び５１はＭＵＸ５３に
よつて出力バツフア４３に接続されている。
【００２０】ＦＩＦＯレジスタ４４乃至５１は２つのグ
ループに分類することができる。Ｉ＿ＲＥＳ＿Ｐ、Ｉ＿
ＲＥＳ＿Ｑ、Ｊ＿ＲＥＳ＿Ｐ、Ｊ＿ＲＥＳ＿Ｑは第１の
グループ、即ち応答グループに属し、返還された応答メ
ツセージをストアするのに用いられる。Ｉ＿ＲＥＱ＿
Ｐ、Ｉ＿ＲＥＱ＿Ｑ、Ｊ＿ＲＥＱ＿Ｐ及びＪ＿ＲＥＱ＿
Ｑは第２のグループ、即ち要求グループに属し、要求メ
ツセージをストアするのに用いられる。加えて、ＦＩＦ
Ｏレジスタの各グループは、ネツトワークを通してメツ
セージを通過させる前に、ＬＳＳＤ（level sensitive
scan design）ロジツク・チエーンを通してユーザによ
りプログラムすることができる優先度が割り当てられ
る。
ループに分類することができる。Ｉ＿ＲＥＳ＿Ｐ、Ｉ＿
ＲＥＳ＿Ｑ、Ｊ＿ＲＥＳ＿Ｐ、Ｊ＿ＲＥＳ＿Ｑは第１の
グループ、即ち応答グループに属し、返還された応答メ
ツセージをストアするのに用いられる。Ｉ＿ＲＥＱ＿
Ｐ、Ｉ＿ＲＥＱ＿Ｑ、Ｊ＿ＲＥＱ＿Ｐ及びＪ＿ＲＥＱ＿
Ｑは第２のグループ、即ち要求グループに属し、要求メ
ツセージをストアするのに用いられる。加えて、ＦＩＦ
Ｏレジスタの各グループは、ネツトワークを通してメツ
セージを通過させる前に、ＬＳＳＤ（level sensitive
scan design）ロジツク・チエーンを通してユーザによ
りプログラムすることができる優先度が割り当てられ
る。
【００２１】図４の左側に示されたＩ＿ＲＴＲ＿ＲＥ
Ｓ、Ｉ＿ＲＴＲ＿ＲＥＱ、Ｊ＿ＲＴＲ＿ＲＥＳ、Ｊ＿Ｒ
ＴＲ＿ＲＥＱは、対応するＦＩＦＯレジスタがそれ以上
のメツセージを受け取るための十分なスペースを持つて
いることを知らせるために、前の段に送られる受信準備
完了（ready-to-receive-RTR）プロトコルを表示する。
Ｉ＿ＲＴＲ＿ＲＥＳのアサートは、Ｉ＿ＲＥＳ＿ＰのＦ
ＩＦＯレジスタ及びＩ＿ＲＥＳ＿ＱのＦＩＦＯレジスタ
の使用可能なスペースによつて決定される。同様に、Ｉ
＿ＲＴＲ＿ＲＥＱはＩ＿ＲＥＱ＿Ｐ及びＩ＿ＲＥＱ＿Ｑ
のＦＩＦＯレジスタにより決定され、Ｊ＿ＲＴＲ＿ＲＥ
Ｓは、Ｊ＿ＲＥＳ＿Ｐ及びＪ＿ＲＥＳ＿ＱのＦＩＦＯレ
ジスタによつて決定され、そして、Ｊ＿ＲＴＲ＿ＲＥＱ
はＪ＿ＲＥＱ＿Ｐ及びＪ＿ＲＥＱ＿ＱのＦＩＦＯレジス
タによつて決定される。
Ｓ、Ｉ＿ＲＴＲ＿ＲＥＱ、Ｊ＿ＲＴＲ＿ＲＥＳ、Ｊ＿Ｒ
ＴＲ＿ＲＥＱは、対応するＦＩＦＯレジスタがそれ以上
のメツセージを受け取るための十分なスペースを持つて
いることを知らせるために、前の段に送られる受信準備
完了（ready-to-receive-RTR）プロトコルを表示する。
Ｉ＿ＲＴＲ＿ＲＥＳのアサートは、Ｉ＿ＲＥＳ＿ＰのＦ
ＩＦＯレジスタ及びＩ＿ＲＥＳ＿ＱのＦＩＦＯレジスタ
の使用可能なスペースによつて決定される。同様に、Ｉ
＿ＲＴＲ＿ＲＥＱはＩ＿ＲＥＱ＿Ｐ及びＩ＿ＲＥＱ＿Ｑ
のＦＩＦＯレジスタにより決定され、Ｊ＿ＲＴＲ＿ＲＥ
Ｓは、Ｊ＿ＲＥＳ＿Ｐ及びＪ＿ＲＥＳ＿ＱのＦＩＦＯレ
ジスタによつて決定され、そして、Ｊ＿ＲＴＲ＿ＲＥＱ
はＪ＿ＲＥＱ＿Ｐ及びＪ＿ＲＥＱ＿ＱのＦＩＦＯレジス
タによつて決定される。
【００２２】図４に示された構造の機能は以下の通りで
ある。Ｉ及びＪは入力ポートであり、Ｐ及びＱは出力ポ
ートである。メツセージはＩポート及びＪポートの何れ
にでも入力することができ、出力ポートＰ、またはＱの
何れにも経路指定されることができる。各メツセージ
は、幾つかの経路指定ビツト（経路指定ビツトの数はネ
ツトワークの大きさに依存する）と、そのヘツダ中の１
つのＦ−Ｒ（順方向−逆方向）ビツトを持つている。ヘ
ツダが入力バツフアの１つ（Ｉ＿ＢＵＦ、またはＪ＿Ｂ
ＵＦ）にラツチされた時、この段に対応する経路指定ビ
ツトは、メツセージがＰ出力ポートか、またはＱ出力ポ
ートの何れに経路指定されるのかを調べるためにチエツ
クされる。加えて、メツセージが順方向の要求メツセー
ジなのか、あるいは逆方向の応答メツセージなのかを調
べるためにＦ−Ｒビツトもチエツクされる。次に、その
メツセージは、上述した経路指定ビツト及びＦ−Ｒビツ
トに従つて入力ポートと関連した４個のＦＩＦＯレジス
タの１つに経路指定される。
ある。Ｉ及びＪは入力ポートであり、Ｐ及びＱは出力ポ
ートである。メツセージはＩポート及びＪポートの何れ
にでも入力することができ、出力ポートＰ、またはＱの
何れにも経路指定されることができる。各メツセージ
は、幾つかの経路指定ビツト（経路指定ビツトの数はネ
ツトワークの大きさに依存する）と、そのヘツダ中の１
つのＦ−Ｒ（順方向−逆方向）ビツトを持つている。ヘ
ツダが入力バツフアの１つ（Ｉ＿ＢＵＦ、またはＪ＿Ｂ
ＵＦ）にラツチされた時、この段に対応する経路指定ビ
ツトは、メツセージがＰ出力ポートか、またはＱ出力ポ
ートの何れに経路指定されるのかを調べるためにチエツ
クされる。加えて、メツセージが順方向の要求メツセー
ジなのか、あるいは逆方向の応答メツセージなのかを調
べるためにＦ−Ｒビツトもチエツクされる。次に、その
メツセージは、上述した経路指定ビツト及びＦ−Ｒビツ
トに従つて入力ポートと関連した４個のＦＩＦＯレジス
タの１つに経路指定される。
【００２３】既に説明したように、ＦＩＦＯレジスタの
各グループに対して優先度を割り当てることができる。
１つのネツトワークが転送方向の要求と返還方向の応答
との両方のために使用される場合には、ＦＩＦＯレジス
タの応答グループに対して高い優先度を割り当て、そし
て、ＦＩＦＯレジスタの要求グループに対しては低い優
先度を割り当てる。このようにして、返還される応答
は、常に、転送方向の要求よりも優先的に取り扱われ
る。ＦＩＦＯレジスタの要求グループがメツセージで一
杯にされたとしても、返還される応答は別個のＦＩＦＯ
レジスタに入れられており、かつより高い優先度を持つ
ているので、返還される応答は阻止されることなくプロ
セツサに到達することができる。このことはデツドロツ
クの可能性を除去することを意味する。図５を参照する
と、マルチプレクサ１８11、１８12乃至１８81、１８82
を通つてＰＭＥ１４1乃至１４8と通信する１つのネツト
ワーク・スイツチ１６を含む単一の相互結合網システム
が示されている。この単一の相互結合網は図４に示した
本発明の新規な待ち行列構造を使用している。
各グループに対して優先度を割り当てることができる。
１つのネツトワークが転送方向の要求と返還方向の応答
との両方のために使用される場合には、ＦＩＦＯレジス
タの応答グループに対して高い優先度を割り当て、そし
て、ＦＩＦＯレジスタの要求グループに対しては低い優
先度を割り当てる。このようにして、返還される応答
は、常に、転送方向の要求よりも優先的に取り扱われ
る。ＦＩＦＯレジスタの要求グループがメツセージで一
杯にされたとしても、返還される応答は別個のＦＩＦＯ
レジスタに入れられており、かつより高い優先度を持つ
ているので、返還される応答は阻止されることなくプロ
セツサに到達することができる。このことはデツドロツ
クの可能性を除去することを意味する。図５を参照する
と、マルチプレクサ１８11、１８12乃至１８81、１８82
を通つてＰＭＥ１４1乃至１４8と通信する１つのネツト
ワーク・スイツチ１６を含む単一の相互結合網システム
が示されている。この単一の相互結合網は図４に示した
本発明の新規な待ち行列構造を使用している。
【００２４】デツドロツクの可能性を除去するために、
ネツトワークの段の間のインターフエース・プロトコル
について注意を払うことは重要なことである。ＦＩＦＯ
レジスタの２つのグループは異なつた優先度を割り当て
て使用されるから、ＦＩＦＯレジスタの各グループに対
する１つの入力ポートの各々に関連して少なくとも２つ
のプロトコル信号が必要である。このようにして、ＦＩ
ＦＯレジスタの１つのグループの満杯の状態は、他のグ
ループに属するメツセージを、スイツチにタイミング付
けするのを妨害しない。このことは、Ｉ入力ポートのた
めのＩ＿ＲＴＲ＿ＲＥＳ及びＩ＿ＲＴＲ＿ＲＥＱのプロ
トコルと、Ｊ入力ポートのためのＪ＿ＲＴＲ＿ＲＥＳ及
びＪ＿ＲＴＲ＿ＲＥＱのプロトコルとが何故存在するの
かという理由である。若し、ＦＩＦＯレジスタの要求グ
ループ（Ｉ＿ＲＥＱ＿Ｐ及び／又はＩ＿ＲＥＱ＿Ｑ）が
一杯ならば、Ｉ＿ＲＴＲ＿ＲＥＱは不活性である。然し
ながら、ＦＩＦＯレジスタの応答グループ（Ｉ＿ＲＥＳ
＿Ｐ及びＩ＿ＲＥＳ＿Ｑ）は別個のＲＴＲ（受信準備完
了）プロトコルを使用しているので、応答メツセージは
問題なく受信することができる。このことは、図３に示
したデツドロツクが発生しないことを保障している。ス
イツチの待ち行列をより良く利用するために、レジスタ
のグループの代わりに、各ＦＩＦＯレジスタを個々に制
御するためのより複雑なプロトコルを使用することが可
能であるけれども、何れにしてもアイデアは同じであ
る。加えて、出力レジスタが次段からアサートされたＲ
ＴＲ信号を受け取り、かつ、それが対応するＦＩＦＯレ
ジスタ中で待機しているメツセージを持つている時だけ
に限つて、出力レジスタは、次段へのメツセージの送信
を開始する。
ネツトワークの段の間のインターフエース・プロトコル
について注意を払うことは重要なことである。ＦＩＦＯ
レジスタの２つのグループは異なつた優先度を割り当て
て使用されるから、ＦＩＦＯレジスタの各グループに対
する１つの入力ポートの各々に関連して少なくとも２つ
のプロトコル信号が必要である。このようにして、ＦＩ
ＦＯレジスタの１つのグループの満杯の状態は、他のグ
ループに属するメツセージを、スイツチにタイミング付
けするのを妨害しない。このことは、Ｉ入力ポートのた
めのＩ＿ＲＴＲ＿ＲＥＳ及びＩ＿ＲＴＲ＿ＲＥＱのプロ
トコルと、Ｊ入力ポートのためのＪ＿ＲＴＲ＿ＲＥＳ及
びＪ＿ＲＴＲ＿ＲＥＱのプロトコルとが何故存在するの
かという理由である。若し、ＦＩＦＯレジスタの要求グ
ループ（Ｉ＿ＲＥＱ＿Ｐ及び／又はＩ＿ＲＥＱ＿Ｑ）が
一杯ならば、Ｉ＿ＲＴＲ＿ＲＥＱは不活性である。然し
ながら、ＦＩＦＯレジスタの応答グループ（Ｉ＿ＲＥＳ
＿Ｐ及びＩ＿ＲＥＳ＿Ｑ）は別個のＲＴＲ（受信準備完
了）プロトコルを使用しているので、応答メツセージは
問題なく受信することができる。このことは、図３に示
したデツドロツクが発生しないことを保障している。ス
イツチの待ち行列をより良く利用するために、レジスタ
のグループの代わりに、各ＦＩＦＯレジスタを個々に制
御するためのより複雑なプロトコルを使用することが可
能であるけれども、何れにしてもアイデアは同じであ
る。加えて、出力レジスタが次段からアサートされたＲ
ＴＲ信号を受け取り、かつ、それが対応するＦＩＦＯレ
ジスタ中で待機しているメツセージを持つている時だけ
に限つて、出力レジスタは、次段へのメツセージの送信
を開始する。
【００２５】受信装置がプロトコルをアサートすること
によつて、他のメツセージを取るために十分なスペース
を持つている旨の信号を送信装置に送つた時、最初のパ
ケツトが取り上げられた後にメツセージ全体を取り上げ
ることが要求される。このことは、メツセージが２段以
上に亙つて散布されないことを保障する。これは、送信
要求メツセージの残留部分が応答メツセージの通過を阻
止するのを回避し、また、この逆も真、つまり、応答メ
ツセージの残留部分が送信要求メツセージの通過を阻止
するのを回避する。更に、若し、入力及び出力バツフア
が図４のように用いられたならば、それらのレジスタは
メツセージの流れの間だけで使用される。これらのレジ
スタは待ち行列の一部であつてはならない。例えば、若
し、要求パケツトが入力バツフアの中に残留したなら
ば、その入力バツフアは、そのスイツチング・ノード中
に応答パケツトを完全に入れない。
によつて、他のメツセージを取るために十分なスペース
を持つている旨の信号を送信装置に送つた時、最初のパ
ケツトが取り上げられた後にメツセージ全体を取り上げ
ることが要求される。このことは、メツセージが２段以
上に亙つて散布されないことを保障する。これは、送信
要求メツセージの残留部分が応答メツセージの通過を阻
止するのを回避し、また、この逆も真、つまり、応答メ
ツセージの残留部分が送信要求メツセージの通過を阻止
するのを回避する。更に、若し、入力及び出力バツフア
が図４のように用いられたならば、それらのレジスタは
メツセージの流れの間だけで使用される。これらのレジ
スタは待ち行列の一部であつてはならない。例えば、若
し、要求パケツトが入力バツフアの中に残留したなら
ば、その入力バツフアは、そのスイツチング・ノード中
に応答パケツトを完全に入れない。
【００２６】図４の出力ＭＵＸ５２及び５３は以下のよ
うに動作する。２つの入力が応答グループからの入力で
あり、２つの入力が要求グループからの入力である４つ
の入力が各ＭＵＸ５２及び５３に設けられている。応答
グループからの入力は要求グループからの入力よりも高
い優先度を持つている。同じグループの中では、サービ
スするための機会を同等にするために、ラウンド・ロビ
ン優先が適用される。ＦＩＦＯレジスタの各グループと
関連した優先度はユーザによつてプログラムすることが
できるので、チツプが２つのネツトワーク構成の中で使
用することができるように、すべてのＦＩＦＯレジスタ
に対して同じ優先度を割り当てることが可能である。更
に、必要があれば、ＦＩＦＯレジスタの要求グループに
対してより高い優先度を割り当てることも可能である。
うに動作する。２つの入力が応答グループからの入力で
あり、２つの入力が要求グループからの入力である４つ
の入力が各ＭＵＸ５２及び５３に設けられている。応答
グループからの入力は要求グループからの入力よりも高
い優先度を持つている。同じグループの中では、サービ
スするための機会を同等にするために、ラウンド・ロビ
ン優先が適用される。ＦＩＦＯレジスタの各グループと
関連した優先度はユーザによつてプログラムすることが
できるので、チツプが２つのネツトワーク構成の中で使
用することができるように、すべてのＦＩＦＯレジスタ
に対して同じ優先度を割り当てることが可能である。更
に、必要があれば、ＦＩＦＯレジスタの要求グループに
対してより高い優先度を割り当てることも可能である。
【００２７】図６の３段相互結合網は、図４に示した本
発明の待ち行列構造の実施例を適用している。図６のネ
ツトワーク中の待ち行列は１つのメツセージ・スペース
に制限されており、従つて図３の従来例と対等に比較す
ることができる。両者の相異は、待ち行列Ａ−ＲＥＳ、
Ｂ−ＲＥＳ及びＣ−ＲＥＳは応答メツセージしか含むこ
とができず、待ち行列Ａ−ＲＥＱ、Ｂ−ＲＥＱ及びＣ−
ＲＥＱは要求メツセージしか含むことができないことで
ある。図３において用いられたメツセージと同じメツセ
ージの組が図６の中の待ち行列に割り当てられており、
図６では更に１つの応答（ＲＥＳ04）が加えられてい
る。上述したように、プロセツサ４は出力ポート４を介
してネツトワークから常に応答を受け取ることができ
る。これは、応答ＲＥＳ14をネツトワークから排出させ
て、待ち行列Ｃ−ＲＥＳを自由にする。次のサイクルに
おいて、応答ＲＥＳ54は待ち行列Ｃ−ＲＥＳに進むこと
ができ、待ち行列Ｂ−ＲＥＳを自由にする。この処理
は、待ち行列Ａ−ＲＥＳが自由になり、メモリ４におけ
る応答がネツトワークに入力可能になるまで続く。この
時点で、要求ＲＥＱ14はネツトワークを離れることがで
き、以下同様である。
発明の待ち行列構造の実施例を適用している。図６のネ
ツトワーク中の待ち行列は１つのメツセージ・スペース
に制限されており、従つて図３の従来例と対等に比較す
ることができる。両者の相異は、待ち行列Ａ−ＲＥＳ、
Ｂ−ＲＥＳ及びＣ−ＲＥＳは応答メツセージしか含むこ
とができず、待ち行列Ａ−ＲＥＱ、Ｂ−ＲＥＱ及びＣ−
ＲＥＱは要求メツセージしか含むことができないことで
ある。図３において用いられたメツセージと同じメツセ
ージの組が図６の中の待ち行列に割り当てられており、
図６では更に１つの応答（ＲＥＳ04）が加えられてい
る。上述したように、プロセツサ４は出力ポート４を介
してネツトワークから常に応答を受け取ることができ
る。これは、応答ＲＥＳ14をネツトワークから排出させ
て、待ち行列Ｃ−ＲＥＳを自由にする。次のサイクルに
おいて、応答ＲＥＳ54は待ち行列Ｃ−ＲＥＳに進むこと
ができ、待ち行列Ｂ−ＲＥＳを自由にする。この処理
は、待ち行列Ａ−ＲＥＳが自由になり、メモリ４におけ
る応答がネツトワークに入力可能になるまで続く。この
時点で、要求ＲＥＱ14はネツトワークを離れることがで
き、以下同様である。
【００２８】本発明の新規な別個の待ち行列構造によつ
て要求メツセージ及び応答メツセージは常に、すべての
段とネツトワークの入力及び出力ポートとにおいて、独
立してアクセスが可能である。これは、要求メツセージ
及び応答メツセージの間のインターフエースの妨害を生
じる可能性を軽減する。応答メツセージは、ＰＭＥによ
つてネツトワークから常に排出させることができる。こ
れは、メモリの要求パイプラインを適宜に空にすること
ができ、これは転じて、要求ネツトワークを改良する。
て要求メツセージ及び応答メツセージは常に、すべての
段とネツトワークの入力及び出力ポートとにおいて、独
立してアクセスが可能である。これは、要求メツセージ
及び応答メツセージの間のインターフエースの妨害を生
じる可能性を軽減する。応答メツセージは、ＰＭＥによ
つてネツトワークから常に排出させることができる。こ
れは、メモリの要求パイプラインを適宜に空にすること
ができ、これは転じて、要求ネツトワークを改良する。
【００２９】本発明の新規な待ち行列構造が従来の待ち
行列構造を越えた利点は以下のように要約することがで
きる。 １． 返還された応答メツセージをストアするために使
用されるＦＩＦＯレジスタに高い優先度を割り当てるこ
とにより、そして、ＦＩＦＯレジスタの各グループのた
めに別個のプロトコルを使用することによつてデツドロ
ツクが減少される。 ２． 並列コンピユータ・システムに対して、単一のネ
ツトワークの使用を可能とする。これによつて、このネ
ツトワークに関連した（Ｎ／Ｋ）logK（Ｎ）個のチツプ
と、すべての配線、カード及びケージとを節約すること
ができる。この場合、Ｎはネツトワークのサイズであ
り、Ｋはスイツチング・ノードのサイズである。例え
ば、Ｎ＝５１２で、Ｋ＝２の場合には、２３０４個のチ
ツプと、１４４枚のカード（１枚のカード当り１６個の
チツプとして）と、２３０４ワツトの電力（１チツプ当
りの消費電力を１ワツトとして）と、８個のケージ（１
ケージ当り２０枚のカードとして）と、これらに関連し
た配線とを節約することができる。
行列構造を越えた利点は以下のように要約することがで
きる。 １． 返還された応答メツセージをストアするために使
用されるＦＩＦＯレジスタに高い優先度を割り当てるこ
とにより、そして、ＦＩＦＯレジスタの各グループのた
めに別個のプロトコルを使用することによつてデツドロ
ツクが減少される。 ２． 並列コンピユータ・システムに対して、単一のネ
ツトワークの使用を可能とする。これによつて、このネ
ツトワークに関連した（Ｎ／Ｋ）logK（Ｎ）個のチツプ
と、すべての配線、カード及びケージとを節約すること
ができる。この場合、Ｎはネツトワークのサイズであ
り、Ｋはスイツチング・ノードのサイズである。例え
ば、Ｎ＝５１２で、Ｋ＝２の場合には、２３０４個のチ
ツプと、１４４枚のカード（１枚のカード当り１６個の
チツプとして）と、２３０４ワツトの電力（１チツプ当
りの消費電力を１ワツトとして）と、８個のケージ（１
ケージ当り２０枚のカードとして）と、これらに関連し
た配線とを節約することができる。
【００３０】以上、本発明の１実施例について説明を行
なつてきたが、当業者であれば、この実施例に自明な幾
多の変更を施すことができる。例えば、図７は従来の出
力スイツチの待ち行列構造を示しており、図８は本発明
に従つて修正された出力スイツチの待ち行列構造を示し
ている。図８において、ＲＥＳ＿Ｐ及びＲＥＳ＿ＱのＦ
ＩＦＯレジスタは返還されたメツセージをストアするの
に用いられ、ＲＥＱ＿Ｐ及びＲＥＱ＿ＱのＦＩＦＯレジ
スタは要求メツセージをストアするのに用いられる。経
路指定ビツト及びＦ−Ｒビツトの両方は、スイツチの待
ち行列の入力においてチエツクされる。
なつてきたが、当業者であれば、この実施例に自明な幾
多の変更を施すことができる。例えば、図７は従来の出
力スイツチの待ち行列構造を示しており、図８は本発明
に従つて修正された出力スイツチの待ち行列構造を示し
ている。図８において、ＲＥＳ＿Ｐ及びＲＥＳ＿ＱのＦ
ＩＦＯレジスタは返還されたメツセージをストアするの
に用いられ、ＲＥＱ＿Ｐ及びＲＥＱ＿ＱのＦＩＦＯレジ
スタは要求メツセージをストアするのに用いられる。経
路指定ビツト及びＦ−Ｒビツトの両方は、スイツチの待
ち行列の入力においてチエツクされる。
【００３１】図９は従来の入力待ち行列構造を示してお
り、図１０は、本発明の入力スイツチの待ち行列構造の
他の実施例を示している。図１０において、Ｉ＿ＲＥＳ
及びＪ＿ＲＥＳのＦＩＦＯレジスタは応答メツセージを
ストアするのに用いられており、Ｉ＿ＲＥＱ及びＪ＿Ｒ
ＥＱのＦＩＦＯレジスタは要求メツセージをストアする
のに用いられている。更に、Ｆ−Ｒビツトは入力におい
てチエツクされ、そして、経路指定ビツトは、ＦＩＦＯ
レジスタから出る時にチエツクされる。また、本発明の
技術思想は図１１及び図１２に示した共有待ち行列にも
拡張することができる。
り、図１０は、本発明の入力スイツチの待ち行列構造の
他の実施例を示している。図１０において、Ｉ＿ＲＥＳ
及びＪ＿ＲＥＳのＦＩＦＯレジスタは応答メツセージを
ストアするのに用いられており、Ｉ＿ＲＥＱ及びＪ＿Ｒ
ＥＱのＦＩＦＯレジスタは要求メツセージをストアする
のに用いられている。更に、Ｆ−Ｒビツトは入力におい
てチエツクされ、そして、経路指定ビツトは、ＦＩＦＯ
レジスタから出る時にチエツクされる。また、本発明の
技術思想は図１１及び図１２に示した共有待ち行列にも
拡張することができる。
【００３２】再言すると、２×２個のスイツチング・ノ
ードがこれらの実施例に用いられているけれども、ｋを
２よりも大きな正の整数とした場合、これらの構造は任
意のｋ×ｋ個のスイツチ・ノードに拡張することができ
る。
ードがこれらの実施例に用いられているけれども、ｋを
２よりも大きな正の整数とした場合、これらの構造は任
意のｋ×ｋ個のスイツチ・ノードに拡張することができ
る。
【００３３】
【発明の効果】本発明は、並列プロセツサ・システムの
ために、ただ１つのネツトワークしか使用せず、しか
も、デツドロツクの可能性を回避する新規なスイツチの
待ち行列構造を与えて、ネツトワークに必要とするハー
ドウエアを大幅に節約することができる。
ために、ただ１つのネツトワークしか使用せず、しか
も、デツドロツクの可能性を回避する新規なスイツチの
待ち行列構造を与えて、ネツトワークに必要とするハー
ドウエアを大幅に節約することができる。
【図１】並列コンピユータ・システム用の従来の双方向
相互結合網を示すブロツク図である。
相互結合網を示すブロツク図である。
【図２】図１に示した相互結合網中で使用されるスイツ
チの待ち行列構造を示すブロツク図である。
チの待ち行列構造を示すブロツク図である。
【図３】従来のスイツチの待ち行列構造におけるデツド
ロツクの問題を説明するための図であつて、図２に示し
た待ち行列構造に基づく３段の相互結合網を示すブロツ
ク図である。
ロツクの問題を説明するための図であつて、図２に示し
た待ち行列構造に基づく３段の相互結合網を示すブロツ
ク図である。
【図４】単一の相互結合網に適用した本発明のスイツチ
の待ち行列構造の実施例を示すブロツク図である。
の待ち行列構造の実施例を示すブロツク図である。
【図５】並列コンピユータ・システムに用いた単一結合
網を示す図１と同様のシステムのブロツク図である。
網を示す図１と同様のシステムのブロツク図である。
【図６】図４に示したスイツチの待ち行列構造に基づい
て構成された３段の相互結合網のブロツク図である。
て構成された３段の相互結合網のブロツク図である。
【図７】従来の出力スイツチの待ち行列構造を示すブロ
ツク図である。
ツク図である。
【図８】本発明に従つた出力スイツチの待ち行列構造を
示すブロツク図である。
示すブロツク図である。
【図９】従来のスイツチの入力待ち行列構造を示すブロ
ツク図である。
ツク図である。
【図１０】本発明に従つた入力スイツチの待ち行列構造
を示すブロツク図である。
を示すブロツク図である。
【図１１】従来の共有スイツチの待ち行列構造を示すブ
ロツク図である。
ロツク図である。
【図１２】本発明に従つた共有スイツチの待ち行列構造
を示すブロツク図である。
を示すブロツク図である。
１０ 順方向ネツトワーク １２ 逆方向ネツトワーク １４1、１４8 プロセツサ／メモリ・エレメント（ＰＭ
Ｅ） １８11、１８12、１８81、１８82、５２、５３ マルチ
プレクサ（ＭＵＸ） ４０、４１ 入力バツフア ４２、４３ 出力バツフア ４４、４５、４６、４７ 入力バツフアに関連した先入
れ先出しレジスタ ４８、４９、５０、５１ 出力バツフアに関連した先入
れ先出しレジスタ
Ｅ） １８11、１８12、１８81、１８82、５２、５３ マルチ
プレクサ（ＭＵＸ） ４０、４１ 入力バツフア ４２、４３ 出力バツフア ４４、４５、４６、４７ 入力バツフアに関連した先入
れ先出しレジスタ ４８、４９、５０、５１ 出力バツフアに関連した先入
れ先出しレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロリイ・ダナ・ジャックソン アメリカ合衆国ニューヨーク州、イース トチェスター、ローレェイン・ドライブ 17番地 (56)参考文献 特開 昭63−172362（ＪＰ，Ａ)
Claims (7)
- 【請求項１】複数個のプロセツサ／メモリ・エレメント
がスイツチの待ち行列構造によつて相互結合されたタイ
プの単一ネツトワークを用いる並列プロセツサ・システ
ムにおいて、各プロセツサ／メモリ・エレメントはプロ
セツサ、メモリ及び上記スイツチの待ち行列のインター
フエースを含んでおり、要求側のプロセツサ／メモリ・
エレメントからのメモリ参照は、参照されたデータが存
在する特定のプロセツサ／メモリ・エレメントに転送さ
れ、かつ、あたかも上記参照されたデータがローカル・
メモリによつて発生されたかのように取り扱われる上記
要求側のプロセツサ／メモリ・エレメントに応答が返還
される、上記単一ネツトワークを用いる並列プロセツサ
・システムのためのスイツチの待ち行列構造であって並
列プロセツサ・システム中のプロセツサ／メモリ・エレ
メントの数と同じ数の複数個の入力ポート及び複数個の
出力ポートと、 上記複数個の入力ポート及び上記複数個の出力ポートを
相互結合する複数個の同一の段とから成り、各段は、 応答メツセージをストアするための先入れ先出しレジス
タの複数個の第１のグループと、 要求メツセージをストアするための先入れ先出しレジス
タの複数個の第２のグループと、 先入れ先出しレジスタの上記第１及び第２のグループの
各々は別個のプロトコルを使用することと、 アドレスされたプロセツサ／メモリ・エレメントからメ
モリ要求に対する応答を要求側のプロセツサ／メモリ・
エレメントへ経路指定し、かつ、プロセツサ／メモリ・
エレメントからメモリ要求をアドレスされたプロセツサ
／メモリ・エレメントへ経路指定するために、上記第１
及び第２のグループの各々の先入れ先出しレジスタに接
続された入力を有する複数個のマルチプレクサとを含む
ことを特徴とするスイツチの待ち行列構造。 - 【請求項２】 デツドロツクの可能性を減少させるため
に、先入れ先出しレジスタの上記第１のグループからの
入力は、先入れ先出しレジスタの上記第２のグループか
らの入力よりも高い優先度を持たせたことを特徴とする
請求項１に記載のスイツチの待ち行列構造。 - 【請求項３】 先入れ先出しレジスタの上記第１及び第
２のグループの間の優先度はプログラム可能であること
を特徴とする請求項１に記載のスイツチの待ち行列構
造。 - 【請求項４】 上記同一の複数個の段の各段は、 先入れ先出しレジスタの上記第１及び第２のグループ選
択された１つのグループにメツセージをバツフアするた
めに接続された複数個の入力バツフアと、 先入れ先出しレジスタの上記第１及び第２のグループの
選択された１つのグループからのメツセージをバツフア
するために上記マルチプレクサの出力に接続された複数
個の出力バツフアとを含むことを特徴とする請求項１に
記載のスイツチの待ち行列構造。 - 【請求項５】 上記複数個の同じ段は、複数個の２×２
スイツチで構成され、上記スイツチの各々は上記第１の
グループの４個の先入れ先出しレジスタ、上記第２のグ
ループの４個の先入れ先出しレジスタ、及び２個のマル
チプレクサを含み、該マルチプレクサの各々は上記第１
のグループの２個の先入れ先出しレジスタに接続された
２入力及び上記第２のグループの２個の先入れ先出しレ
ジスタに接続された２入力を持つていることを特徴とす
る請求項１に記載のスイツチの待ち行列構造。 - 【請求項６】 デツドロツクの可能性を減少させるため
に、先入れ先出しレジスタの上記第１のグループからの
入力は、先入れ先出しレジスタの上記第２のグループよ
りも高い優先度を持つていることを特徴とする請求項５
に記載のスイツチの待ち行列構造。 - 【請求項７】プロセツサ、メモリ及びインターフエース
を含む複数個のプロセツサ／メモリ・エレメントと、上
記インターフエースを介して上記複数個のプロセツサ／
メモリ・エレメントを相互結合するとともに、要求側の
プロセツサ／メモリ・エレメントからのメモリ参照を、
参照されたデータが存在する特定のプロセツサ／メモリ
・エレメントに転送し、かつ、参照されたデータがあた
かもローカル・メモリにおいて発生されたかのように取
り扱われる上記要求側のプロセツサ／メモリ・エレメン
トに応答を返還する、スイツチの待ち行列構造に基づい
て構築される単一の結合網と、を有する並列プロセツサ
・システムにおいて、 上記スイツチの待ち行列構造に基づいて構築される単一
の結合網は、 上記並列プロセツサ・システム中のプロセツサ／メモリ
・エレメントの数と各々同じ数の複数個の入力ポート及
び複数個の出力ポートと、 上記複数個の入力ポート及び上記複数個の出力ポートを
相互結合する複数個の同一段と、を備え、 上記の各段が、応答メツセージをストアするための先入
れ先出し手段の複数個の第１のグループと、要求メツセ
ージをストアするための先入れ先出し手段の複数個の第
２のグループを有することと、先入れ先出し手段の上記
第１及び第２のグループの各々は別個のプロトコルを使
用することと、アドレスされたプロセツサ／メモリ・エ
レメントからメモリ要求に対する応答を要求側のプロセ
ツサ／メモリ・エレメントへ経路指定し、プロセツサ／
メモリ・エレメントからのメモリ要求をアドレスされた
プロセツサ／メモリ・エレメントへ経路指定し、かつ要
求よりも高い優先度で応答を経路指定することを特徴と
する並列プロセツサ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US706136 | 1991-05-28 | ||
| US07/706,136 US5313649A (en) | 1991-05-28 | 1991-05-28 | Switch queue structure for one-network parallel processor systems |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189391A JPH05189391A (ja) | 1993-07-30 |
| JP2644134B2 true JP2644134B2 (ja) | 1997-08-25 |
Family
ID=24836355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4099550A Expired - Lifetime JP2644134B2 (ja) | 1991-05-28 | 1992-04-20 | 並列プロセツサ・システム及びこのシステムに使用されるスイツチの待ち行列構造 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5313649A (ja) |
| JP (1) | JP2644134B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5453978A (en) * | 1994-04-04 | 1995-09-26 | International Business Machines Corporation | Technique for accomplishing deadlock free routing through a multi-stage cross-point packet switch |
| US5790848A (en) * | 1995-02-03 | 1998-08-04 | Dex Information Systems, Inc. | Method and apparatus for data access and update in a shared file environment |
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| FR2890766B1 (fr) * | 2005-09-12 | 2007-11-30 | Arteris Sa | Systeme et procede de communication asynchrone sur circuit, entre des sous-circuits synchrones |
| FR2899413B1 (fr) * | 2006-03-31 | 2008-08-08 | Arteris Sa | Systeme de commutation de message |
| FR2900017B1 (fr) * | 2006-04-12 | 2008-10-31 | Arteris Sa | Systeme d'interconnexions de blocs fonctionnels externes sur puce muni d'un unique protocole parametrable de communication |
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| FR2902957B1 (fr) * | 2006-06-23 | 2008-09-12 | Arteris Sa | Systeme et procede de gestions de messages transmis dans un reseau d'interconnexions |
| FR2904445B1 (fr) * | 2006-07-26 | 2008-10-10 | Arteris Sa | Systeme de gestion de messages transmis dans un reseau d'interconnexions sur puce |
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- 1991-05-28 US US07/706,136 patent/US5313649A/en not_active Expired - Fee Related
-
1992
- 1992-04-20 JP JP4099550A patent/JP2644134B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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