JP3206126B2 - 分散クロスバー・スイッチ・アーキテクチャにおけるスイッチング・アレイ - Google Patents
分散クロスバー・スイッチ・アーキテクチャにおけるスイッチング・アレイInfo
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Description
【０００１】
【産業上の利用分野】本発明はクロスバー及びクロスポ
イント・スイッチに関し、特にデータの径路指定成分の
分散及び独立的な制御を明示する上記スイッチのアーキ
テクチャに関する。
イント・スイッチに関し、特にデータの径路指定成分の
分散及び独立的な制御を明示する上記スイッチのアーキ
テクチャに関する。
【０００２】
【従来の技術】クロスバー・スイッチはディジタル・シ
ステムにおいて、データの送信元と受信先との間の通信
に使用される。図１は典型的なクロスバー環境を示し、
ＮｘＮクロスバー・スイッチによりＮ個の情報送信元と
Ｎ個の情報受信先とが接続される。データ送信元は、指
定されたときは何時でもデータ送信のため、データ受信
先に対して交換または接続（以下、接続という）を設定
することができる。その接続は送信元か又は受信先のど
ちらか側からでも終了又は除去することができ、クロス
バー・スイッチは数個の同時接続を行うことができる。
クロスバー・スイッチは、又１つの送信元と複数の受信
先との間の接続を設定する能力を有する。
ステムにおいて、データの送信元と受信先との間の通信
に使用される。図１は典型的なクロスバー環境を示し、
ＮｘＮクロスバー・スイッチによりＮ個の情報送信元と
Ｎ個の情報受信先とが接続される。データ送信元は、指
定されたときは何時でもデータ送信のため、データ受信
先に対して交換または接続（以下、接続という）を設定
することができる。その接続は送信元か又は受信先のど
ちらか側からでも終了又は除去することができ、クロス
バー・スイッチは数個の同時接続を行うことができる。
クロスバー・スイッチは、又１つの送信元と複数の受信
先との間の接続を設定する能力を有する。
【０００３】クロスバー・スイッチは多くのコンピュー
タ適用業務においてもその使用を見ることができる。メ
モリーを共用するある並列コンピュータにおいて、その
プロセッサはクロスバー・スイッチの一方の側に配置さ
れ（送信側として動作する）、メモリー・バンクが他方
の側に配置される（受信側として動作する）。そのよう
にして、スイッチはどのプロセッサでもどのメモリー・
バンクに対してもアクセスすることを許容し、更に複数
のプロセッサ／メモリー・バンク接続を行って同時に動
作することを可能にする。そのようなシステムにおい
て、１つのプロセッサが屡々複数のメモリー・バンクの
データに対して同時アクセスを希望するので、クロスバ
ー・スイッチは、それに対処するため、１つの送信元を
複数の受信先に対し同時に接続するという要求を支援し
なければならない。
タ適用業務においてもその使用を見ることができる。メ
モリーを共用するある並列コンピュータにおいて、その
プロセッサはクロスバー・スイッチの一方の側に配置さ
れ（送信側として動作する）、メモリー・バンクが他方
の側に配置される（受信側として動作する）。そのよう
にして、スイッチはどのプロセッサでもどのメモリー・
バンクに対してもアクセスすることを許容し、更に複数
のプロセッサ／メモリー・バンク接続を行って同時に動
作することを可能にする。そのようなシステムにおい
て、１つのプロセッサが屡々複数のメモリー・バンクの
データに対して同時アクセスを希望するので、クロスバ
ー・スイッチは、それに対処するため、１つの送信元を
複数の受信先に対し同時に接続するという要求を支援し
なければならない。
【０００４】クロスバー・スイッチは、又分散メモリー
及び並列コンピュータ・システムのノード等にも見るこ
とができる。そのようなシステムにおける各ノードはデ
ータ・リンクを使用して数々の他のノードにも直接使用
される。各ノードにおけるクロスバー・スイッチはイン
バウンド・データ・リンクを介して着信したメッセージ
を如何なる一組のアウトバウンド・データ・リンクを介
しても送出することができるようにする。そのようなシ
ステムでは、開始ノードは単にメッセージが受信ノード
に受信されたかどうかを知るだけでよく、メッセージの
複写の１つが受信された限りにおいて、その複写の幾つ
が受信されなかったかについては無関心である。
及び並列コンピュータ・システムのノード等にも見るこ
とができる。そのようなシステムにおける各ノードはデ
ータ・リンクを使用して数々の他のノードにも直接使用
される。各ノードにおけるクロスバー・スイッチはイン
バウンド・データ・リンクを介して着信したメッセージ
を如何なる一組のアウトバウンド・データ・リンクを介
しても送出することができるようにする。そのようなシ
ステムでは、開始ノードは単にメッセージが受信ノード
に受信されたかどうかを知るだけでよく、メッセージの
複写の１つが受信された限りにおいて、その複写の幾つ
が受信されなかったかについては無関心である。
【０００５】ＮｘＮクロスバー・スイッチの属性を下記
に示す。 １．接続の割振り及び割振解除の要求は非相関関係で送
信元及び受信先から着信することができなければならな
い。送信元は接続割当要求を発生することができなけれ
ばならず、ひとたび接続が設定されると、送信元又は受
信先のどちらでもその接続を終了することが自由であ
る。又、多重又は複数接続は同時に処理されるべきであ
る。送信元及び受信先は接続要求の完了に対し数クロッ
ク・サイクルも待つよう要求されない。
に示す。 １．接続の割振り及び割振解除の要求は非相関関係で送
信元及び受信先から着信することができなければならな
い。送信元は接続割当要求を発生することができなけれ
ばならず、ひとたび接続が設定されると、送信元又は受
信先のどちらでもその接続を終了することが自由であ
る。又、多重又は複数接続は同時に処理されるべきであ
る。送信元及び受信先は接続要求の完了に対し数クロッ
ク・サイクルも待つよう要求されない。
【０００６】２．このような接続アーキテクチャは如何
なるサイズのクロスバー・スイッチでも包含しうるよう
スケールしなければならない。物理的制約が設計におけ
るスケールの可能性を極度に制限するようなことがあっ
ても、アーキテクチャそれ自体は如何なる限定をも課さ
れるべきでない。
なるサイズのクロスバー・スイッチでも包含しうるよう
スケールしなければならない。物理的制約が設計におけ
るスケールの可能性を極度に制限するようなことがあっ
ても、アーキテクチャそれ自体は如何なる限定をも課さ
れるべきでない。
【０００７】３．クロスバー・スイッチ・アーキテクチ
ャはパイプライン方式で実行することができなければな
らない。
ャはパイプライン方式で実行することができなければな
らない。
【０００８】４．クロスバー・スイッチ・アーキテクチ
ャは代替接続制御径路を要求するべきでなく、むしろデ
ータ及び制御の両信号のために主データ径路を使用する
べきである。換言すると、接続の割振りは主データ径路
を介して送信される信号によって実行されるべきであ
る。
ャは代替接続制御径路を要求するべきでなく、むしろデ
ータ及び制御の両信号のために主データ径路を使用する
べきである。換言すると、接続の割振りは主データ径路
を介して送信される信号によって実行されるべきであ
る。
【０００９】５．クロスバー・スイッチ・アーキテクチ
ャは送信元と受信先間の１対１通信と、送信元と一組の
受信先との間の１対多数通信との両方を支援するべきで
ある。
ャは送信元と受信先間の１対１通信と、送信元と一組の
受信先との間の１対多数通信との両方を支援するべきで
ある。
【００１０】従来技術は多数の設計アーキテクチャを通
して上記の目標を達成するよう試みてきた。数々の商業
用ディジタル・クロスバー・スイッチは構成マップによ
って制御されるデータ径路指定機能を提供する。そのよ
うなスイッチの例としては、テキサス・インスツルーメ
ント７４ＡＣＴ８８４１及び７４ＡＳ８８４０がある。
それらスイッチの構成マップは、どの送信元がどの受信
先に接続されるかを詳細に表した接続情報を記憶する。
この構成マップは接続の割振り又は割振解除を処理する
際に予めてリロードされなければならない。このタスク
は設計者が集中制御装置を操作することによって処理さ
れる。しかし、構成マップのリロードは数クロック・サ
イクルの時間がかかり、そのためデータ通信機能を遅く
する。
して上記の目標を達成するよう試みてきた。数々の商業
用ディジタル・クロスバー・スイッチは構成マップによ
って制御されるデータ径路指定機能を提供する。そのよ
うなスイッチの例としては、テキサス・インスツルーメ
ント７４ＡＣＴ８８４１及び７４ＡＳ８８４０がある。
それらスイッチの構成マップは、どの送信元がどの受信
先に接続されるかを詳細に表した接続情報を記憶する。
この構成マップは接続の割振り又は割振解除を処理する
際に予めてリロードされなければならない。このタスク
は設計者が集中制御装置を操作することによって処理さ
れる。しかし、構成マップのリロードは数クロック・サ
イクルの時間がかかり、そのためデータ通信機能を遅く
する。
【００１１】一般に、集中制御装置及びデータ径路指定
マップはその実施が高価であり、それ自体、割振り及び
割振解除要求を非相関関係に受信する動的スイッチング
環境に対してよく適合しない。大きなスイッチを構築す
るため、複数のクロスバー・スイッチをカスケード接続
することはできるが、集中制御装置は容易にスケールす
ることはできない。
マップはその実施が高価であり、それ自体、割振り及び
割振解除要求を非相関関係に受信する動的スイッチング
環境に対してよく適合しない。大きなスイッチを構築す
るため、複数のクロスバー・スイッチをカスケード接続
することはできるが、集中制御装置は容易にスケールす
ることはできない。
【００１２】「ディジタル・クロスバー・スイッチ」と
称するニーホースほかによる米国特許第４，８５２，０
８３号におけるクロスバー・スイッチは、スイッチ全体
に亘り分散方式でスイッチの状態を記憶するものとして
開示されている。このスイッチは、一度に１マルチプレ
クサがリロードされる構成マップを使用して、そのクロ
スバー内における単一マルチプレクサの動作を変更す
る。複数のマルチプレクサ論理装置はその構成マップの
関係部分を記憶し、相互接続の発生を可能にする。集中
制御装置はそのスイッチの再構成に使用される。
称するニーホースほかによる米国特許第４，８５２，０
８３号におけるクロスバー・スイッチは、スイッチ全体
に亘り分散方式でスイッチの状態を記憶するものとして
開示されている。このスイッチは、一度に１マルチプレ
クサがリロードされる構成マップを使用して、そのクロ
スバー内における単一マルチプレクサの動作を変更す
る。複数のマルチプレクサ論理装置はその構成マップの
関係部分を記憶し、相互接続の発生を可能にする。集中
制御装置はそのスイッチの再構成に使用される。
【００１３】「分散メモリー付クロスバー・スイッチ」
と称するリンほかによる米国特許第４，９７３，９５６
号はクロスバー・スイッチ環境におけるクロスポイント
・ネットワークの使用を開示する。各クロスポイントの
状態はそのクロスポイントにおいて記憶され、新たな状
態を各クロスポイントに直列にリロードするか、列アド
レスの制御の下にクロスポイント・スイッチの後続行を
直列にリロードすることによって変更される。新マップ
のロードに使用する手法は入力データ線の使用を含み、
更に新たな状態の入力を可能にするためデータ伝送が割
込みされ、その後データ伝送を継続するということを要
求する。
と称するリンほかによる米国特許第４，９７３，９５６
号はクロスバー・スイッチ環境におけるクロスポイント
・ネットワークの使用を開示する。各クロスポイントの
状態はそのクロスポイントにおいて記憶され、新たな状
態を各クロスポイントに直列にリロードするか、列アド
レスの制御の下にクロスポイント・スイッチの後続行を
直列にリロードすることによって変更される。新マップ
のロードに使用する手法は入力データ線の使用を含み、
更に新たな状態の入力を可能にするためデータ伝送が割
込みされ、その後データ伝送を継続するということを要
求する。
【００１４】「プログラマブル・クロスバー・マルチプ
レクサ」と称するマレイによる米国特許第４，５９９，
７２１号は１つの送信元を多数の受信先に接続するか、
複数の送信元を１つの受信先に接続することができるデ
ータ径路指定要素として使用されるクロスバー・マルチ
プレクサを記述している。マルチプレクサの接続は分散
（または分配）状態の指示によって構成されるが、その
状態指示は、如何にロードされ、変更され、リロードさ
れるかについては僅かしか言及していない。
レクサ」と称するマレイによる米国特許第４，５９９，
７２１号は１つの送信元を多数の受信先に接続するか、
複数の送信元を１つの受信先に接続することができるデ
ータ径路指定要素として使用されるクロスバー・マルチ
プレクサを記述している。マルチプレクサの接続は分散
（または分配）状態の指示によって構成されるが、その
状態指示は、如何にロードされ、変更され、リロードさ
れるかについては僅かしか言及していない。
【００１５】「衝突クロスバー・スイッチ」と称するフ
ラナスゼックほかによる米国特許第４，９２９，９４０
号は着信先において競合検知を行うようにしたクロスバ
ー・ネットワークを解説している。メッセージの衝突が
発生したとき、代替径路に対する再径路指定はそれ自体
競合解決能力を有する第２の相互接続ネットワークによ
って与えられる。しかし、マルチプレクサ・ネットワー
クにおいて、初期相互接続を設定する制御装置が想定さ
れていない。
ラナスゼックほかによる米国特許第４，９２９，９４０
号は着信先において競合検知を行うようにしたクロスバ
ー・ネットワークを解説している。メッセージの衝突が
発生したとき、代替径路に対する再径路指定はそれ自体
競合解決能力を有する第２の相互接続ネットワークによ
って与えられる。しかし、マルチプレクサ・ネットワー
クにおいて、初期相互接続を設定する制御装置が想定さ
れていない。
【００１６】クロスバー・スイッチの状態を制御する集
中制御装置は多数の特許にその使用を見ることができ
る。ポリによる米国特許第４，９７５，９０１号、バー
マほかによる米国特許第４，９２９，９３９号、及びペ
ツィンガほかによるヨーロッパ特許出願第０ ３１５
５５０号等がある。その他、多数の特許が各種システム
に対するクロスバー・スイッチの使用について記述して
いる。
中制御装置は多数の特許にその使用を見ることができ
る。ポリによる米国特許第４，９７５，９０１号、バー
マほかによる米国特許第４，９２９，９３９号、及びペ
ツィンガほかによるヨーロッパ特許出願第０ ３１５
５５０号等がある。その他、多数の特許が各種システム
に対するクロスバー・スイッチの使用について記述して
いる。
【００１７】かかる開示はピータによるヨーロッパ特許
出願第０ ３５６ １１０号、テラピンによる米国特許
第４，６３３，３８６号、チンナスワミイほかによる米
国特許第４，９６８，９７７号，ケントほかによる米国
特許第４，８４５，７２２号、ホックスほかによる米国
特許第４，０７５，６９３号、タンゴナンによる米国特
許第４，９０１，３０５号、バーバーほかによる米国特
許第４，８４９，７５１号、及び下記のＩＢＭ技術公開
ブリテンの論文、ミランカによる「論理シミュレーショ
ン機械用サンプル並列アダプタ」（Ｖｏｌ．２５，Ｎ
ｏ．３Ａ，１９８２年８月，１２７４−１２７５頁）、
及びチャンほかによる「スーパーコンピュータ用データ
／テスト−制御メモリー・アーキテクチャ」（Ｖｏｌ．
２８，Ｎｏ．３，１９８５年８月，１２９３−１２９５
頁）に見ることができる。
出願第０ ３５６ １１０号、テラピンによる米国特許
第４，６３３，３８６号、チンナスワミイほかによる米
国特許第４，９６８，９７７号，ケントほかによる米国
特許第４，８４５，７２２号、ホックスほかによる米国
特許第４，０７５，６９３号、タンゴナンによる米国特
許第４，９０１，３０５号、バーバーほかによる米国特
許第４，８４９，７５１号、及び下記のＩＢＭ技術公開
ブリテンの論文、ミランカによる「論理シミュレーショ
ン機械用サンプル並列アダプタ」（Ｖｏｌ．２５，Ｎ
ｏ．３Ａ，１９８２年８月，１２７４−１２７５頁）、
及びチャンほかによる「スーパーコンピュータ用データ
／テスト−制御メモリー・アーキテクチャ」（Ｖｏｌ．
２８，Ｎｏ．３，１９８５年８月，１２９３−１２９５
頁）に見ることができる。
【００１８】
【発明が解決しようとする課題】しかしながら、上記の
各開示のどれもクロスバーそれ自体、如何に構成される
かについて特に説明がない。
各開示のどれもクロスバーそれ自体、如何に構成される
かについて特に説明がない。
【００１９】従って、本発明の目的は、非相関方式で到
着する割振りの要求及び割振解除要求の処理に適応する
よう改良されたクロスバー・スイッチを提供することで
ある。
着する割振りの要求及び割振解除要求の処理に適応する
よう改良されたクロスバー・スイッチを提供することで
ある。
【００２０】本発明の他の目的は、クロスバー・スイッ
チの状態及び制御がクロスバー・スイッチ全体に亘り分
散されるよう改良されたクロスバー・スイッチを提供す
ることである。
チの状態及び制御がクロスバー・スイッチ全体に亘り分
散されるよう改良されたクロスバー・スイッチを提供す
ることである。
【００２１】本発明の更に他の目的は、制御信号とデー
タ信号とが共通径路を介して送信されるよう改良された
クロスバー・スイッチ・アーキテクチャを提供すること
である。
タ信号とが共通径路を介して送信されるよう改良された
クロスバー・スイッチ・アーキテクチャを提供すること
である。
【００２２】本発明の更に他の目的は、送信元と受信先
との間の１対１通信を支援し、及び送信元と一組の受信
先との間の１対多数通信を支援する能力を有するよう改
良されたクロスバー・スイッチ・アーキテクチャを提供
することである。
との間の１対１通信を支援し、及び送信元と一組の受信
先との間の１対多数通信を支援する能力を有するよう改
良されたクロスバー・スイッチ・アーキテクチャを提供
することである。
【００２３】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、接続された送信元からデータ・ワード、
接続マスク、及び接続指定機能を送信する送信元データ
・バスを含み、複数のデータ送信元の１つを複数のデー
タ受信先の１つに接続するスイッチング・アレイを提供
する。その接続マスクは個々のデータ受信先に対してマ
ップするビット位置を持つ。マルチプレクサ／制御回路
モジュールは各個々のデータ受信先と共同して送信元デ
ータ・バスに対するデータ受信先の相互接続を制御す
る。
達成するため、接続された送信元からデータ・ワード、
接続マスク、及び接続指定機能を送信する送信元データ
・バスを含み、複数のデータ送信元の１つを複数のデー
タ受信先の１つに接続するスイッチング・アレイを提供
する。その接続マスクは個々のデータ受信先に対してマ
ップするビット位置を持つ。マルチプレクサ／制御回路
モジュールは各個々のデータ受信先と共同して送信元デ
ータ・バスに対するデータ受信先の相互接続を制御す
る。
【００２４】各マルチプレクサ／制御回路モジュールは
各送信元データ・バスに接続され、活動状態の接続マス
ク・ビットと第１の送信元データ・バスの接続指定機能
とに従い、接続された受信先と第１の送信元データ・バ
スとの間の接続を設定する。この構成は、マルチプレク
サ／制御回路モジュールが他のマルチプレクサ／制御回
路を参照せずに接続の設定を可能にする。
各送信元データ・バスに接続され、活動状態の接続マス
ク・ビットと第１の送信元データ・バスの接続指定機能
とに従い、接続された受信先と第１の送信元データ・バ
スとの間の接続を設定する。この構成は、マルチプレク
サ／制御回路モジュールが他のマルチプレクサ／制御回
路を参照せずに接続の設定を可能にする。
【００２５】
【実施例】以下、添付図面を参照して本発明の実施例を
詳細に説明する。アーキテクチャ 先ず、図２のブロック図に基づき、本発明の一実施例に
よる分散クロスバー・スイッチ・アーキテクチャについ
て説明する。複数のデータ送信元１０，１２，１４等
（以下、送信元という）はクロスバー・バス（送信元デ
ータ・バス）１６に接続される。クロスバー・バス１６
の幅は送信元データ・ワード当たりのビットの数によっ
て多重化されるバスに接続される送信元の数に等しい。
詳細に説明する。アーキテクチャ 先ず、図２のブロック図に基づき、本発明の一実施例に
よる分散クロスバー・スイッチ・アーキテクチャについ
て説明する。複数のデータ送信元１０，１２，１４等
（以下、送信元という）はクロスバー・バス（送信元デ
ータ・バス）１６に接続される。クロスバー・バス１６
の幅は送信元データ・ワード当たりのビットの数によっ
て多重化されるバスに接続される送信元の数に等しい。
【００２６】かくして、クロスバー・バス１６は本質的
に、その各々が送信元に接続され、接続された送信元か
ら一度に１ワード、広い側に搬送するよう適応されたサ
ブバスのグループである。複数のＮｘ１スイッチ・モジ
ュール１８、２０、２２は複数のデータ受信先２４、２
６、２８等（以下、受信先という）をクロスバー・バス
１６に接続する。各Ｎｘ１スイッチ・モジュールはクロ
スバー制御回路の部分を含む。図２に見られるように、
１つのＮｘ１スイッチ・モジュールはそのシステムの各
受信先に接続される。クロスバー・スイッチは全体的に
Ｎｘ１スイッチ・モジュールから成り、他の制御回路は
要求されない。
に、その各々が送信元に接続され、接続された送信元か
ら一度に１ワード、広い側に搬送するよう適応されたサ
ブバスのグループである。複数のＮｘ１スイッチ・モジ
ュール１８、２０、２２は複数のデータ受信先２４、２
６、２８等（以下、受信先という）をクロスバー・バス
１６に接続する。各Ｎｘ１スイッチ・モジュールはクロ
スバー制御回路の部分を含む。図２に見られるように、
１つのＮｘ１スイッチ・モジュールはそのシステムの各
受信先に接続される。クロスバー・スイッチは全体的に
Ｎｘ１スイッチ・モジュールから成り、他の制御回路は
要求されない。
【００２７】各Ｎｘ１スイッチ・モジュールはＮ−１マ
ルチプレクサ３０及び制御モジュール３２から成る。Ｎ
−１マルチプレクサ３０は、クロスバー・バス１６のＮ
個のサブバスの各々から１つ接続されたＮ個の入力バス
を有する。制御モジュール３２は、受信先２４に接続す
るため、クロスバー・バス１６から１サブバスを選択す
るようマルチプレクサ３０を作動する。下記の如く、制
御モジュール３２はクロスバー・バス１６内の各サブバ
スから２線を抽出し、その２線に供給された信号レベル
からその主制御機能を引出す。クロスバー・バス１６内
のサブバスはクロスバー構成データのみでなく、送信元
と受信先間の他のデータ全てを搬送する。
ルチプレクサ３０及び制御モジュール３２から成る。Ｎ
−１マルチプレクサ３０は、クロスバー・バス１６のＮ
個のサブバスの各々から１つ接続されたＮ個の入力バス
を有する。制御モジュール３２は、受信先２４に接続す
るため、クロスバー・バス１６から１サブバスを選択す
るようマルチプレクサ３０を作動する。下記の如く、制
御モジュール３２はクロスバー・バス１６内の各サブバ
スから２線を抽出し、その２線に供給された信号レベル
からその主制御機能を引出す。クロスバー・バス１６内
のサブバスはクロスバー構成データのみでなく、送信元
と受信先間の他のデータ全てを搬送する。
【００２８】送信元が１受信先又は一組の受信先に対し
データの送信を希望するときは、先ず受信先（複数も
可）に対して接続を設定する。接続を設定した後、送信
元はクロック・サイクル毎にＭビットのデータ・ワード
を送信する。クロスバー・スイッチは送信元に接続され
ている全ての受信先に対しＭビットのデータ・ワードを
同報通信する。
データの送信を希望するときは、先ず受信先（複数も
可）に対して接続を設定する。接続を設定した後、送信
元はクロック・サイクル毎にＭビットのデータ・ワード
を送信する。クロスバー・スイッチは送信元に接続され
ている全ての受信先に対しＭビットのデータ・ワードを
同報通信する。
【００２９】１受信先又は一組の受信先に対して接続を
設定するため、送信元は「接続割振サイクル」（ＣＡ
Ｃ）を実行する。ＣＡＣは１クロック・サイクルのみを
専有し、各Ｎｘ１スイッチ・モジュールに対する特定の
接続マスク・ワードを送信することにより、接続割振り
の仕方を供給する。その送信がＣＡＣを示すものである
ということを表示するため、接続マスク・ワードに「接
続割振ビット」（ＣＡ）が追加される。図３はＭ個の個
々のデータ・ビット４０から成るＭビットの接続マスク
・ワードを示す。
設定するため、送信元は「接続割振サイクル」（ＣＡ
Ｃ）を実行する。ＣＡＣは１クロック・サイクルのみを
専有し、各Ｎｘ１スイッチ・モジュールに対する特定の
接続マスク・ワードを送信することにより、接続割振り
の仕方を供給する。その送信がＣＡＣを示すものである
ということを表示するため、接続マスク・ワードに「接
続割振ビット」（ＣＡ）が追加される。図３はＭ個の個
々のデータ・ビット４０から成るＭビットの接続マスク
・ワードを示す。
【００３０】ＣＡビット４２は接続マスク・ワード４０
の終端に付加され、それが発生した（例えば、“１”で
示す）場合、その接続マスク・ワード４０は事実上各ビ
ット位置が特に割当てられた受信先に対してマップする
ようにした接続マスクであるということを示す。例え
ば、送信元が受信先２，４，８に対する割振りを希望す
る場合、ＣＡビットを発生して第１レベルに設定し、ワ
ード４０の第２、第４、第８ビット位置にデータ・ビッ
トを設定したＣＡＣを発行する。
の終端に付加され、それが発生した（例えば、“１”で
示す）場合、その接続マスク・ワード４０は事実上各ビ
ット位置が特に割当てられた受信先に対してマップする
ようにした接続マスクであるということを示す。例え
ば、送信元が受信先２，４，８に対する割振りを希望す
る場合、ＣＡビットを発生して第１レベルに設定し、ワ
ード４０の第２、第４、第８ビット位置にデータ・ビッ
トを設定したＣＡＣを発行する。
【００３１】クロスバー・バス１６に送出されたワード
がＣＡビットを発生しなかった場合、前から存在する接
続とは無関係に１受信先又は一組の受信先に対して予め
定められている標準データ・ワードとして取扱われる。
後述の如く、このクロスバー・スイッチに使用される接
続割振機構はＣＡビット以外の特別な制御信号を要求し
ない。同様に、各Ｎｘ１スイッチ・モジュールは全て他
のスイッチ・モジュールとは無関係に動作し、相互の通
信は要求されない。
がＣＡビットを発生しなかった場合、前から存在する接
続とは無関係に１受信先又は一組の受信先に対して予め
定められている標準データ・ワードとして取扱われる。
後述の如く、このクロスバー・スイッチに使用される接
続割振機構はＣＡビット以外の特別な制御信号を要求し
ない。同様に、各Ｎｘ１スイッチ・モジュールは全て他
のスイッチ・モジュールとは無関係に動作し、相互の通
信は要求されない。
【００３２】Ｎｘ１スイッチ・モジュール（例えば１
８）の各制御モジュール３２はクロスバー・バス１６内
の全てのサブバスの２線の状態を監視する。かくして、
制御モジュール３２は（ａ）クロスバー・バス１６のサ
ブバス毎にＣＡビットを搬送しているか否かのラインま
たは線の状態、及び（ｂ）接続マスクがそれぞれのデー
タ受信先に対してマップするビットを表示しているか否
かの線の状態を監視する。制御モジュール３２は受信先
１に接続されているから、サブバス毎に、ＣＡビットを
搬送する線同様、ビット位置１を搬送する線の状態を監
視する。
８）の各制御モジュール３２はクロスバー・バス１６内
の全てのサブバスの２線の状態を監視する。かくして、
制御モジュール３２は（ａ）クロスバー・バス１６のサ
ブバス毎にＣＡビットを搬送しているか否かのラインま
たは線の状態、及び（ｂ）接続マスクがそれぞれのデー
タ受信先に対してマップするビットを表示しているか否
かの線の状態を監視する。制御モジュール３２は受信先
１に接続されているから、サブバス毎に、ＣＡビットを
搬送する線同様、ビット位置１を搬送する線の状態を監
視する。
【００３３】クロスバー・バス線の割当て 図４は４ｘ４クロスバー・スイッチのクロスバー・バス
１６に与えられた線の割当を例示する。これは４ビット
・データ・サブバスを例示する場合であるが、如何なる
ビット数のデータ・バスでもよい。
１６に与えられた線の割当を例示する。これは４ビット
・データ・サブバスを例示する場合であるが、如何なる
ビット数のデータ・バスでもよい。
【００３４】各送信元“Ｐ”は、以下に示すように、ク
ロスバー・スイッチに対し５データ信号及び消去信号を
供給する（図４の例えば、“Ｐ”は１乃至４）。 ＣＡ−ｐ： 送信元ｐからの接続割振ビット。 接続割振サイクル中、ＣＡ−ｐビットは送信元が一組の受信先の割 振りを意図しているということをクロスバー・スイッチに表示する ために（ある数のデータ・ビットと共に）発生する。 データ送信サイクル中、ＣＡ−ｐはクリヤである。
ロスバー・スイッチに対し５データ信号及び消去信号を
供給する（図４の例えば、“Ｐ”は１乃至４）。 ＣＡ−ｐ： 送信元ｐからの接続割振ビット。 接続割振サイクル中、ＣＡ−ｐビットは送信元が一組の受信先の割 振りを意図しているということをクロスバー・スイッチに表示する ために（ある数のデータ・ビットと共に）発生する。 データ送信サイクル中、ＣＡ−ｐはクリヤである。
【００３５】 ＤＡＴＡ−ｐ（１）： 送信元ｐからのデータ・ビット１。 接続割振サイクル中、ＤＡＴＡ−ｐ（１）ビットは送信元が受信先 １の割振りを意図しているということをクロスバー・スイッチに表 示するために（ＣＡ−ｐビットと共に）発生する。 データ送信サイクル中、ＤＡＴＡ−ｐ（１）ビットは、クロスバー ・スイッチを介し、送信元ｐに対し割振られた受信先に対して送信 される。
【００３６】 ＤＡＴＡ−ｐ（２）： 送信元ｐからのデータ・ビット２。 接続割振サイクル中、ＤＡＴＡ−ｐ（２）ビットは送信元が受信先 ２の割振りを意図しているということをクロスバー・スイッチに表 示するために（ＣＡ−ｐビットと共に）発生する。 データ送信サイクル中、ＤＡＴＡ−ｐ（２）ビットは、クロスバー ・スイッチを介し、送信元ｐに対し割振られた受信先に対して送信 される。
【００３７】 ＤＡＴＡ−ｐ（３）： 送信元ｐからのデータ・ビット３。 接続割振サイクル中、ＤＡＴＡ−ｐ（３）ビットは送信元が受信先 ３の割振りを意図しているということをクロスバー・スイッチに表 示するために（ＣＡ−ｐビットと共に）発生する。 データ送信サイクル中、ＤＡＴＡ−ｐ（３）ビットは、クロスバー ・スイッチを介し、送信元ｐに対し割振られた受信先に対して送信 される。
【００３８】 ＤＡＴＡ−ｐ（４）： 送信元ｐからのデータ・ビット４。 接続割振サイクル中、ＤＡＴＡ−ｐ（４）ビットは送信元が受信先 ４の割振りを意図しているということをクロスバー・スイッチに表 示するために（ＣＡ−ｐビットと共に）発生する。 データ送信サイクル中、ＤＡＴＡ−ｐ（４）ビットは、クロスバー ・スイッチを介し、送信元ｐに対し割振られた受信先に対して送信 される。
【００３９】 ＳＲＣ＿ＣＬＲ−ｐ： 送信元ｐからの接続消去信号。 送信元ｐが一組の受信先に対する接続の除去を意図する場合、１ク ロック・サイクルに対しＳＲＣ＿ＣＬＲ−ｐ信号を発生する。この とき、送信元ｐに接続されている受信先はそれらに対する接続が除 去される。
【００４０】各送信元はクロスバー・バス１６に対して
６信号を供給するので、バスの合計幅は２４信号であ
る。このクロスバー・スイッチ・アーキテクチャを実施
するとき、モジュール間で送信しなければならない物理
的バスの幅を減少するため、時分割多重化を使用するこ
とができる。（図１５に対する説明にもある）。
６信号を供給するので、バスの合計幅は２４信号であ
る。このクロスバー・スイッチ・アーキテクチャを実施
するとき、モジュール間で送信しなければならない物理
的バスの幅を減少するため、時分割多重化を使用するこ
とができる。（図１５に対する説明にもある）。
【００４１】図５は下記のように、Ｎｘ１スイッチ・モ
ジュールが使用するクロスバー・バス１６に供給される
信号を示す。それら信号ＣＡ−１、ＣＡ−２、ＣＡ−
３、ＣＡ−４は各モジュールの調停ビットの取出しに使
用される。
ジュールが使用するクロスバー・バス１６に供給される
信号を示す。それら信号ＣＡ−１、ＣＡ−２、ＣＡ−
３、ＣＡ−４は各モジュールの調停ビットの取出しに使
用される。
【００４２】図２及び図６−１０に示す実施例におい
て、送信元は接続割振サイクルを実行するときにそのＣ
Ａビットを発生する。２以上の送信元が同一クロック・
サイクル中に接続割振りを実行しようとする場合、２以
上のＣＡビットを発生する。この状況において、どの送
信元がその接続割振りの試みに成功してそれが許される
べきかの決定に調停機構が使用される。
て、送信元は接続割振サイクルを実行するときにそのＣ
Ａビットを発生する。２以上の送信元が同一クロック・
サイクル中に接続割振りを実行しようとする場合、２以
上のＣＡビットを発生する。この状況において、どの送
信元がその接続割振りの試みに成功してそれが許される
べきかの決定に調停機構が使用される。
【００４３】調停は送信元を優先順位づけすることによ
って行われる。この例において、送信元はその優先権の
順序に従い順次番号づけされる（例えば、送信元４は最
高優先権を有する）。かくして、送信元の番号を知る
と、その優先権を直接知ることができる。そこで、引受
けられる受信先の割振りを最高優先権送信元が試みられ
る回路を提供する。発生したＣＡビットに応答して調停
（ＡＲＢ）ビットを発生し、どの送信元が調停に勝った
かを表示する。。調停（ＡＲＢ）ビットの発生は図１０
に基づき説明する。
って行われる。この例において、送信元はその優先権の
順序に従い順次番号づけされる（例えば、送信元４は最
高優先権を有する）。かくして、送信元の番号を知る
と、その優先権を直接知ることができる。そこで、引受
けられる受信先の割振りを最高優先権送信元が試みられ
る回路を提供する。発生したＣＡビットに応答して調停
（ＡＲＢ）ビットを発生し、どの送信元が調停に勝った
かを表示する。。調停（ＡＲＢ）ビットの発生は図１０
に基づき説明する。
【００４４】図５は送信元１−４からの各表示線を受信
先３が監視することを示す。かくして、受信先３は送信
元１−４から発するサブバスの各々のビット３（ＤＡＴ
Ａ−１（３）、ＤＡＴＡ−２（３）、ＤＡＴＡ−３
（３）、ＤＡＴＡ−４（３））位置におけるレベルを監
視する。ＣＡ−１を伴い、送信元１からビット３位置が
発生すると、その信号は受信先３に接続されているＮｘ
１スイッチ・モジュールにより、その送信元１は受信先
３を割振り接続しようとしていることを表示する信号と
解釈する。送信元２、３、４のビット３線（及びＣＡ−
２、ＣＡ−３、ＣＡ−４線）に現れる類似するレベルも
明確にそれを示す類似する信号となる。受信先３は、又
送信元がその接続の終了を望むときを知るために、消去
線を監視する。
先３が監視することを示す。かくして、受信先３は送信
元１−４から発するサブバスの各々のビット３（ＤＡＴ
Ａ−１（３）、ＤＡＴＡ−２（３）、ＤＡＴＡ−３
（３）、ＤＡＴＡ−４（３））位置におけるレベルを監
視する。ＣＡ−１を伴い、送信元１からビット３位置が
発生すると、その信号は受信先３に接続されているＮｘ
１スイッチ・モジュールにより、その送信元１は受信先
３を割振り接続しようとしていることを表示する信号と
解釈する。送信元２、３、４のビット３線（及びＣＡ−
２、ＣＡ−３、ＣＡ−４線）に現れる類似するレベルも
明確にそれを示す類似する信号となる。受信先３は、又
送信元がその接続の終了を望むときを知るために、消去
線を監視する。
【００４５】Ｎ−１マルチプレクサ 図６は各Ｎｘ１スイッチ・モジュールにおけるＮ−１マ
ルチプレクサの実施に使用する回路を例示する。Ｎ−１
マルチプレクサは接続割振サイクルの後、特定の受信先
に対するサブバスの接続に使用される。ＣＡＣにおい
て、接続された制御モジュール（例えば、３２）はマル
チプレクサ制御（ＭＣ）ビットを発生する。制御モジュ
ール３２はシステムの各送信元に対して１つのＭＣビッ
トを発生することができるが、ＭＣビットは１つのみを
発生する。受信先が送信元に接続されるべき場合、その
送信元に対するＭＣビットが設定される。本質的に、Ｍ
Ｃビットは制御モジュールに対するＣＡビット及び接続
ビット・マスク入力の複合化版である。
ルチプレクサの実施に使用する回路を例示する。Ｎ−１
マルチプレクサは接続割振サイクルの後、特定の受信先
に対するサブバスの接続に使用される。ＣＡＣにおい
て、接続された制御モジュール（例えば、３２）はマル
チプレクサ制御（ＭＣ）ビットを発生する。制御モジュ
ール３２はシステムの各送信元に対して１つのＭＣビッ
トを発生することができるが、ＭＣビットは１つのみを
発生する。受信先が送信元に接続されるべき場合、その
送信元に対するＭＣビットが設定される。本質的に、Ｍ
Ｃビットは制御モジュールに対するＣＡビット及び接続
ビット・マスク入力の複合化版である。
【００４６】図６はオア・ツリー５４に構成されるマル
チプレクサ３０を示す。複数のアンド・ゲート５０、５
２等がそこに接続される。各アンド・ゲートはクロスバ
ー・バス１６内のサブバスに接続され、サブバスに挿入
されたデータ・ワードをアクセスする。各アンド・ゲー
ト５０のゲート入力にはＭＣビットが接続される。かく
して、接続された制御モジュールによってどのＭＣビッ
トが発生したかに従い、Ｎ個のアンド・ゲートの１つが
使用可能にされ、それによって、接続されたサブバスか
らのデータがＮ−入力オア・ゲートを介して、接続され
た受信先に対し送信可能となる。
チプレクサ３０を示す。複数のアンド・ゲート５０、５
２等がそこに接続される。各アンド・ゲートはクロスバ
ー・バス１６内のサブバスに接続され、サブバスに挿入
されたデータ・ワードをアクセスする。各アンド・ゲー
ト５０のゲート入力にはＭＣビットが接続される。かく
して、接続された制御モジュールによってどのＭＣビッ
トが発生したかに従い、Ｎ個のアンド・ゲートの１つが
使用可能にされ、それによって、接続されたサブバスか
らのデータがＮ−入力オア・ゲートを介して、接続され
た受信先に対し送信可能となる。
【００４７】マルチプレクサ／制御モジュールの例 図７はマルチプレクサ／制御モジュールの動作の理解を
完全にすることができる例を提供する。以下に示す接続
は４ｘ４クロスバー・スイッチに存在するものと仮定
し、送信元１は受信先２及び４に接続され、送信元３は
受信先７に接続されるものと仮定する。この状況下にお
いて、受信先２及び４に接続された制御モジュールから
ＭＣ１ビットを発生する。これは、受信先２は送信元１
に接続され、受信先４は送信元１に接続されるというこ
とを示す。
完全にすることができる例を提供する。以下に示す接続
は４ｘ４クロスバー・スイッチに存在するものと仮定
し、送信元１は受信先２及び４に接続され、送信元３は
受信先７に接続されるものと仮定する。この状況下にお
いて、受信先２及び４に接続された制御モジュールから
ＭＣ１ビットを発生する。これは、受信先２は送信元１
に接続され、受信先４は送信元１に接続されるというこ
とを示す。
【００４８】更に、図７は受信先１の制御モジュールが
ＭＣ３ビットを発生して受信先１が送信元３に接続され
るということを表示する。図７は各マルチプレクサに対
するＭＣビットの値を示して、接続されている制御モジ
ュールからどのＭＣビットが発生するか、その例を示
す。例えば、受信先２に対してはＭＣ１ビットが設定さ
れ、受信先４に対してもＭＣ１ビットが設定されるが、
受信先３に対してはＭＣビットが設定されないことを示
す。すなわち、図７に示すように、各制御モジュールは
それ自体の組のＭＣビットを維持して、クロスバー制御
回路の分散特性を表す。
ＭＣ３ビットを発生して受信先１が送信元３に接続され
るということを表示する。図７は各マルチプレクサに対
するＭＣビットの値を示して、接続されている制御モジ
ュールからどのＭＣビットが発生するか、その例を示
す。例えば、受信先２に対してはＭＣ１ビットが設定さ
れ、受信先４に対してもＭＣ１ビットが設定されるが、
受信先３に対してはＭＣビットが設定されないことを示
す。すなわち、図７に示すように、各制御モジュールは
それ自体の組のＭＣビットを維持して、クロスバー制御
回路の分散特性を表す。
【００４９】ＭＣ信号の発生 上記の如く、各制御モジュールはそれ自体の組のＭＣビ
ットを維持する。ＭＣビットを発生する回路は図８に示
し、活動状態のＭＣビットを明示するラッチ回路６０を
含む。各制御モジュール内で使用されるその他の信号と
しては、ＭＡＳＫ ｊ、ＡＶＡＩＬ、ＡＲＢ ｊ、及び
ＣＬＲ ｊ信号がある。更に、監視するサブバス・ビッ
ト線から受信したＭＡＳＫ １、ＭＡＳＫ ２、 ＭＡ
ＳＫ ３、・・・、及びＭＡＳＫ Ｎ、と番号が付され
たＮ個のＭＡＳＫ ｊ信号がある。それと類似して、各
モジュールには、Ｎ個のＡＲＢ ｊ信号とＮ個のＣＬＲ
ｊ信号とがある。これら信号はモジュール間で共用又は
交換されない。
ットを維持する。ＭＣビットを発生する回路は図８に示
し、活動状態のＭＣビットを明示するラッチ回路６０を
含む。各制御モジュール内で使用されるその他の信号と
しては、ＭＡＳＫ ｊ、ＡＶＡＩＬ、ＡＲＢ ｊ、及び
ＣＬＲ ｊ信号がある。更に、監視するサブバス・ビッ
ト線から受信したＭＡＳＫ １、ＭＡＳＫ ２、 ＭＡ
ＳＫ ３、・・・、及びＭＡＳＫ Ｎ、と番号が付され
たＮ個のＭＡＳＫ ｊ信号がある。それと類似して、各
モジュールには、Ｎ個のＡＲＢ ｊ信号とＮ個のＣＬＲ
ｊ信号とがある。これら信号はモジュール間で共用又は
交換されない。
【００５０】ＭＣビットは、送信元が接続割振サイクル
を実行し、受信先に接続される接続マスク・ビットを発
生するときはいつでも設定される。特に、次の３つの条
件が割振られるべき受信先に対して真実でなければなら
ない。受信先が使用可能（既に使用中ではない）でなけ
ればならず、送信元はその接続マスク・ビットが設定さ
れるよう受信先の割振りを試みなければならず、受信先
を割振るよう試みた送信元はそれを行うよう試みるため
最高優先権の送信元でなければならず、それによってそ
れに対する調停ビットＡＲＢを設定することが可能とな
る。
を実行し、受信先に接続される接続マスク・ビットを発
生するときはいつでも設定される。特に、次の３つの条
件が割振られるべき受信先に対して真実でなければなら
ない。受信先が使用可能（既に使用中ではない）でなけ
ればならず、送信元はその接続マスク・ビットが設定さ
れるよう受信先の割振りを試みなければならず、受信先
を割振るよう試みた送信元はそれを行うよう試みるため
最高優先権の送信元でなければならず、それによってそ
れに対する調停ビットＡＲＢを設定することが可能とな
る。
【００５１】これら信号の各々はアンド・ゲート６２に
供給され、その活性出力は接続されているラッチ６０を
設定してＭＣビットを発生する。明らかに、接続割振サ
イクル中、１つのアンド・ゲート６０のみがＮｘ１スイ
ッチ・モジュールのラッチ６０に対して出力を供給す
る。その結果、１つのＭＣビットのみを接続割振サイク
ル中に発生することができる。
供給され、その活性出力は接続されているラッチ６０を
設定してＭＣビットを発生する。明らかに、接続割振サ
イクル中、１つのアンド・ゲート６０のみがＮｘ１スイ
ッチ・モジュールのラッチ６０に対して出力を供給す
る。その結果、１つのＭＣビットのみを接続割振サイク
ル中に発生することができる。
【００５２】ＡＶＡＩＬ信号の発生 ＭＣ信号を発生するため、受信先は割振信号発生のとき
に使用可能でなければならない。受信先が使用可能であ
れば、そのＡＶＡＩＬ信号が発生する。現在、受信先が
使用可能でないと、接続された制御モジュールはその接
続割振サイクルを無視し、そのＭＣビットは変更せずに
保持される。図９の回路はＡＶＡＩＬ信号の発生を表す
回路である。受信先はそのＮｘ１スイッチ・モジュール
内の全てのＭＣビットの現行状態を検査することにより
ＡＶＡＩＬ信号を発生する。かかるビットはＮ入力オア
回路７０に供給され、その出力は反転してアンド・ゲー
ト７２に供給される。
に使用可能でなければならない。受信先が使用可能であ
れば、そのＡＶＡＩＬ信号が発生する。現在、受信先が
使用可能でないと、接続された制御モジュールはその接
続割振サイクルを無視し、そのＭＣビットは変更せずに
保持される。図９の回路はＡＶＡＩＬ信号の発生を表す
回路である。受信先はそのＮｘ１スイッチ・モジュール
内の全てのＭＣビットの現行状態を検査することにより
ＡＶＡＩＬ信号を発生する。かかるビットはＮ入力オア
回路７０に供給され、その出力は反転してアンド・ゲー
ト７２に供給される。
【００５３】図９はＡＶＡＩＬ回路に対し使用可能信号
が入力されることを示す。その信号は単にネットワーク
全体に対し受信先を接続するか接続解除するかを示すレ
ベルである。使用可能信号の活動に従い、ＭＣビットが
設定されていた場合はオア回路７０からの反転出力がア
ンド・ゲート７２がレジスタ７４の設定を防止し、ＭＣ
ビットが設定されていない場合はＡＶＡＩＬビットを明
示するためにレジスタ７４が設定され、受信先は如何な
る送信元にも接続されておらず、割振りのために使用可
能であることを示す。
が入力されることを示す。その信号は単にネットワーク
全体に対し受信先を接続するか接続解除するかを示すレ
ベルである。使用可能信号の活動に従い、ＭＣビットが
設定されていた場合はオア回路７０からの反転出力がア
ンド・ゲート７２がレジスタ７４の設定を防止し、ＭＣ
ビットが設定されていない場合はＡＶＡＩＬビットを明
示するためにレジスタ７４が設定され、受信先は如何な
る送信元にも接続されておらず、割振りのために使用可
能であることを示す。
【００５４】最後に、ＭＣビットを設定するため、受信
先を割振るよう試みる送信元は、調停が行われるクロッ
クと同一のクロック・サイクル中に、２以上の送信元が
接続割振サイクルを実行する場合、接続割振りを実行す
る権利を勝ち取らなければならない。図２に示すアーキ
テクチャにおいて、システム内の送信元を優先順位づけ
することにより調停を行い、接続割振サイクル中、最高
優先権送信元のみが受信先を割振ることを可能にする。
ＡＲＢ ｊ信号は、送信元ｊがクロック・サイクル中、
受信先を割振るべき権利を勝ち取ったということの表示
に使用される。
先を割振るよう試みる送信元は、調停が行われるクロッ
クと同一のクロック・サイクル中に、２以上の送信元が
接続割振サイクルを実行する場合、接続割振りを実行す
る権利を勝ち取らなければならない。図２に示すアーキ
テクチャにおいて、システム内の送信元を優先順位づけ
することにより調停を行い、接続割振サイクル中、最高
優先権送信元のみが受信先を割振ることを可能にする。
ＡＲＢ ｊ信号は、送信元ｊがクロック・サイクル中、
受信先を割振るべき権利を勝ち取ったということの表示
に使用される。
【００５５】図１０は、何れかのＮｘ１スイッチ・モジ
ュールにおいて、ＡＲＢ ｊ信号を発生するに必要な論
理回路を示す。各制御モジュールは接続割振サイクルに
おいて、各接続割振ＣＡビットを検査する。各ＣＡビッ
トはアンド・ゲート８０の１つの入力に供給され、より
高位のＣＡビットはノア・ゲート８２に供給される。か
くして、ノア・ゲート８２には送信元２、３、４、５等
ＣＡビットが供給され、アンド・ゲート８０には送信元
１からのＣＡビットが供給される。
ュールにおいて、ＡＲＢ ｊ信号を発生するに必要な論
理回路を示す。各制御モジュールは接続割振サイクルに
おいて、各接続割振ＣＡビットを検査する。各ＣＡビッ
トはアンド・ゲート８０の１つの入力に供給され、より
高位のＣＡビットはノア・ゲート８２に供給される。か
くして、ノア・ゲート８２には送信元２、３、４、５等
ＣＡビットが供給され、アンド・ゲート８０には送信元
１からのＣＡビットが供給される。
【００５６】ノア・ゲート８２に対するＣＡ入力が活性
（例えば、“ハイ”）であると、その出力は「ロー」状
態に落ち、アンド・ゲート８０を使用不可にする。かく
して、１以上のより高位なＣＡビットが活性であると仮
定すると、ノア・ゲート８２からの「ロー」状態がアン
ド・ゲート８０からのＡＲＢ−１信号の発生を防止す
る。その結果、最高位送信元のみが使用可能とされ、制
御モジュールからＡＲＢｊ信号を発生させることができ
ることになる。そこで、ｊは送信元の最高位優先権の番
号に対応する。発生した他のＣＡビットからＡＲＢ信号
を発生させるためにも、類似する論理回路が使用され
る。
（例えば、“ハイ”）であると、その出力は「ロー」状
態に落ち、アンド・ゲート８０を使用不可にする。かく
して、１以上のより高位なＣＡビットが活性であると仮
定すると、ノア・ゲート８２からの「ロー」状態がアン
ド・ゲート８０からのＡＲＢ−１信号の発生を防止す
る。その結果、最高位送信元のみが使用可能とされ、制
御モジュールからＡＲＢｊ信号を発生させることができ
ることになる。そこで、ｊは送信元の最高位優先権の番
号に対応する。発生した他のＣＡビットからＡＲＢ信号
を発生させるためにも、類似する論理回路が使用され
る。
【００５７】その結果、クロスバー・バス１６において
使用可能なデータ信号及びモジュールの内部使用可能状
態のみを検査することによって、３つの信号、ＭＡＳ
Ｋ、ＡＶＡＩＬ、ＡＲＢがそれぞれＮｘ１スイッチ・モ
ジュールから内部的に発生することができるということ
がわかる。制御信号の発生に中央制御送信元は使用する
必要がない。
使用可能なデータ信号及びモジュールの内部使用可能状
態のみを検査することによって、３つの信号、ＭＡＳ
Ｋ、ＡＶＡＩＬ、ＡＲＢがそれぞれＮｘ１スイッチ・モ
ジュールから内部的に発生することができるということ
がわかる。制御信号の発生に中央制御送信元は使用する
必要がない。
【００５８】Ｎ−１パイプライン・マルチプレクサ 図６に示すＮ−１マルチプレクサはパイプライン方式で
構成することができる。図１１はかかるパイプライン配
列のブロック図を例示し、４つのパイプライン段、すな
わち入力レジスタ、マスク・レジスタ、オア・レジス
タ、及び出力レジスタを持つよう実施される。図１１は
次に述べるように動作する。各送信元からのデータはク
ロスバー・バス１６を介して供給され、各クロック・サ
イクルにおいて、入力レジスタに１ワードがラッチされ
る。次のクロック・サイクルにおいて、各送信元のデー
タ・ワードがＭＣ制御ビットに従ってマスクされ、マス
ク・レジスタにラッチされる。何時でも１つのＭＣビッ
トのみが発生可能であるから（１−多数通信を仮定す
る）、１送信元のデータ・ワードのみがマスク段を通過
する。
構成することができる。図１１はかかるパイプライン配
列のブロック図を例示し、４つのパイプライン段、すな
わち入力レジスタ、マスク・レジスタ、オア・レジス
タ、及び出力レジスタを持つよう実施される。図１１は
次に述べるように動作する。各送信元からのデータはク
ロスバー・バス１６を介して供給され、各クロック・サ
イクルにおいて、入力レジスタに１ワードがラッチされ
る。次のクロック・サイクルにおいて、各送信元のデー
タ・ワードがＭＣ制御ビットに従ってマスクされ、マス
ク・レジスタにラッチされる。何時でも１つのＭＣビッ
トのみが発生可能であるから（１−多数通信を仮定す
る）、１送信元のデータ・ワードのみがマスク段を通過
する。
【００５９】図１１に示すオアの実施において、２つの
部分に設計されたパイプラインを使用する。第１部分に
おいて、送信元１及び２からのマスクされたデータは組
合わされてオア・レジスタにラッチされる。同様に、送
信元３及び４からのマスクされたデータは組合わされて
それぞれのオア・レジスタにラッチされる。この処理は
オア・ツリー・パイプラインの第２部分を通る各送信元
データにも適用される。オア・レジスタの各々からのデ
ータは組合わされて出力レジスタにラッチされる。出力
レジスタからのデータは受信先に送信される。
部分に設計されたパイプラインを使用する。第１部分に
おいて、送信元１及び２からのマスクされたデータは組
合わされてオア・レジスタにラッチされる。同様に、送
信元３及び４からのマスクされたデータは組合わされて
それぞれのオア・レジスタにラッチされる。この処理は
オア・ツリー・パイプラインの第２部分を通る各送信元
データにも適用される。オア・レジスタの各々からのデ
ータは組合わされて出力レジスタにラッチされる。出力
レジスタからのデータは受信先に送信される。
【００６０】各クロック・サイクルにおいて、更に、新
たな一組のデータ・ワードを入力レジスタにラッチする
ことができる。パイプラインの各段は独立であり、同一
クロック・サイクル中で異なる組のデータを計算するこ
とができる。例えば、図１１に示す回路は４つのパイプ
ライン段を有する。かくして、回路全体は指定した時
間、各段において一組づつ、４つの異なる組のデータを
計算する。パイプラインは各クロック・サイクル毎に、
スイッチのかかる４段を通過した後（すなわち、４クロ
ック・サイクルのデータ遅延）、１データ・ワードを受
信先に送信することができる（各クロック・サイクル毎
に１ワードのデータ処理量）。
たな一組のデータ・ワードを入力レジスタにラッチする
ことができる。パイプラインの各段は独立であり、同一
クロック・サイクル中で異なる組のデータを計算するこ
とができる。例えば、図１１に示す回路は４つのパイプ
ライン段を有する。かくして、回路全体は指定した時
間、各段において一組づつ、４つの異なる組のデータを
計算する。パイプラインは各クロック・サイクル毎に、
スイッチのかかる４段を通過した後（すなわち、４クロ
ック・サイクルのデータ遅延）、１データ・ワードを受
信先に送信することができる（各クロック・サイクル毎
に１ワードのデータ処理量）。
【００６１】パイプラインの各段は制御回路がマルチプ
レクサの動作と同期した状態に維持されるよう類似的に
パイプライン化される限り、Ｎ−１マルチプレクサのデ
ータ径路に自由に（又は少なくともそうではなく）挿入
することができる。図１１のこの時点に対し、受信先が
１つの送信元に接続されているということが想定され
る。かくして、１ＭＣビットのみが各モジュールに設定
される。受信先がどの送信元にも接続されていない場
合、ＭＣビットは発生せず、送信元データはＭＣビット
・ゲート段を通過せず、受信先に対し全０ビットのデー
タ・ワードが送信される。
レクサの動作と同期した状態に維持されるよう類似的に
パイプライン化される限り、Ｎ−１マルチプレクサのデ
ータ径路に自由に（又は少なくともそうではなく）挿入
することができる。図１１のこの時点に対し、受信先が
１つの送信元に接続されているということが想定され
る。かくして、１ＭＣビットのみが各モジュールに設定
される。受信先がどの送信元にも接続されていない場
合、ＭＣビットは発生せず、送信元データはＭＣビット
・ゲート段を通過せず、受信先に対し全０ビットのデー
タ・ワードが送信される。
【００６２】有効ビット 本発明の実施例において 要求されるものではないが、本
発明のクロック・サイクル・アーキテクチャの実施にお
いてはデータ・ワードの有効ビットを使用することがで
きる。送信元がその組の受信先に対して有効データ・ワ
ードの送信を希望する場合、有効ビットの発生に対応す
るビットを持つデータ・ワードを送信する。受信先は有
効ビットの状態を検査することによって、有効データ・
ワードを認識することができる。受信先が全０ビットの
データ・ワードを受信した場合（如何なる送信元にも接
続されず、ＭＣビットを発生しない場合）、データ・ワ
ードの有効ビットは発生せず、受信先はそのデータ・ワ
ードを無効として取扱うことができる。
発明のクロック・サイクル・アーキテクチャの実施にお
いてはデータ・ワードの有効ビットを使用することがで
きる。送信元がその組の受信先に対して有効データ・ワ
ードの送信を希望する場合、有効ビットの発生に対応す
るビットを持つデータ・ワードを送信する。受信先は有
効ビットの状態を検査することによって、有効データ・
ワードを認識することができる。受信先が全０ビットの
データ・ワードを受信した場合（如何なる送信元にも接
続されず、ＭＣビットを発生しない場合）、データ・ワ
ードの有効ビットは発生せず、受信先はそのデータ・ワ
ードを無効として取扱うことができる。
【００６３】ＭＣ信号のリセット 図８に戻り、接続割振サイクルにおいてＭＣ信号が設定
されている場合、それら信号は２つの方法の１つにより
消去することができる。その第１は、受信先自体が接続
の終了を希望することができ、第２は送信元がその接続
を終了することができる方法である。ＣＬＲ ｊ信号は
受信先からの「接続消去信号」（Ｄｒｏｐ Ｃｏｎｎｅ
ｃｔｉｏｎ Ｓｉｇｎａｌ）と送信元からの「接続消去
信号」との論理オアを表す。ＭＣ信号が消去されると、
モジュールのＡＶＡＩＬ信号は再び発生して、モジュー
ルが割振りのために使用可能であることを示す。
されている場合、それら信号は２つの方法の１つにより
消去することができる。その第１は、受信先自体が接続
の終了を希望することができ、第２は送信元がその接続
を終了することができる方法である。ＣＬＲ ｊ信号は
受信先からの「接続消去信号」（Ｄｒｏｐ Ｃｏｎｎｅ
ｃｔｉｏｎ Ｓｉｇｎａｌ）と送信元からの「接続消去
信号」との論理オアを表す。ＭＣ信号が消去されると、
モジュールのＡＶＡＩＬ信号は再び発生して、モジュー
ルが割振りのために使用可能であることを示す。
【００６４】多重受信先割振り 接続割振サイクル中、送信元が一組の受信先の割振りを
試みたとき、ある又はすべてのこれら受信先は他の送信
元に割振られるかもしれない。そのような場合、その送
信元はそれが要求したどの受信先も得られなかったとい
う場合でもその事実を無視して、自由である全ての受信
先に対し接続を試みる。送信元が全て現在割振られてい
る一組の受信先に対して接続割振サイクルを実行する
と、その送信元はそれらの受信先に接続されない。送信
元がどの受信先の割振りにも失敗したことを認識させる
ため、タイムアウト機構又は制御機構を使用することが
できる。
試みたとき、ある又はすべてのこれら受信先は他の送信
元に割振られるかもしれない。そのような場合、その送
信元はそれが要求したどの受信先も得られなかったとい
う場合でもその事実を無視して、自由である全ての受信
先に対し接続を試みる。送信元が全て現在割振られてい
る一組の受信先に対して接続割振サイクルを実行する
と、その送信元はそれらの受信先に接続されない。送信
元がどの受信先の割振りにも失敗したことを認識させる
ため、タイムアウト機構又は制御機構を使用することが
できる。
【００６５】 図１０に戻り、如何なる接続割振サイクル
においても、前述の如く、１ＡＲＢビットのみを発生す
ることができる。かくして、接続割振ビットを発生した
如何なるサイクルにおいても、最高優先権送信元のみが
それぞれアドレス指定した受信先に対して相互接続を行
うことに成功する。この活動が、如何なるクロック・サ
イクル中でも、受信先が２以上の接続要求に対して応答
することができないということを保証する。その上、ア
ドレス指定されない受信先は、より高い優先権送信元が
その接続割振サイクルを完了するまで、より低い優先権
送信元に対する応答を防止する。
においても、前述の如く、１ＡＲＢビットのみを発生す
ることができる。かくして、接続割振ビットを発生した
如何なるサイクルにおいても、最高優先権送信元のみが
それぞれアドレス指定した受信先に対して相互接続を行
うことに成功する。この活動が、如何なるクロック・サ
イクル中でも、受信先が２以上の接続要求に対して応答
することができないということを保証する。その上、ア
ドレス指定されない受信先は、より高い優先権送信元が
その接続割振サイクルを完了するまで、より低い優先権
送信元に対する応答を防止する。
【００６６】しかし、本発明はクロック・サイクル当た
り多重の受信先割振りを処理するよう変更することがで
きる。変更の目標は送信元Ｎが一組の受信先を割振可能
にし、送信元Ｎが異なる組の受信先（重複も可）を割振
可能にすることである。より高い優先権を持つ送信元は
その組の全ての使用可能な受信先に接続されるのに対
し、低い優先権を持つ送信元もその組の全ての使用可能
な受信先に接続される。ある受信先が２以上の送信元か
ら要求された場合、それは優先権が高い方の送信元に割
振られる。
り多重の受信先割振りを処理するよう変更することがで
きる。変更の目標は送信元Ｎが一組の受信先を割振可能
にし、送信元Ｎが異なる組の受信先（重複も可）を割振
可能にすることである。より高い優先権を持つ送信元は
その組の全ての使用可能な受信先に接続されるのに対
し、低い優先権を持つ送信元もその組の全ての使用可能
な受信先に接続される。ある受信先が２以上の送信元か
ら要求された場合、それは優先権が高い方の送信元に割
振られる。
【００６７】図１２、１３、１４は上記の割振拡張を可
能にする回路を示す。ここで、多重割振りを発生可能に
する追加割振信号（ＡＬＬＯＣ）を発生する。図１２に
示す如く、各受信先に接続されたＮｘ１スイッチ・モジ
ュールは複数のアンド・ゲート８０を有し、その各々は
クロスバー・バス１６のサブバスの各々からそこに供給
されたＣＡビット・レベル及びＭＡＳＫビット・レベル
が入力される。かくして、各アンド・ゲートはサブバス
のＣＡビットの状態及び特定の受信先に対応する各サブ
バスのマスク・ビットを監視する。
能にする回路を示す。ここで、多重割振りを発生可能に
する追加割振信号（ＡＬＬＯＣ）を発生する。図１２に
示す如く、各受信先に接続されたＮｘ１スイッチ・モジ
ュールは複数のアンド・ゲート８０を有し、その各々は
クロスバー・バス１６のサブバスの各々からそこに供給
されたＣＡビット・レベル及びＭＡＳＫビット・レベル
が入力される。かくして、各アンド・ゲートはサブバス
のＣＡビットの状態及び特定の受信先に対応する各サブ
バスのマスク・ビットを監視する。
【００６８】例えば、図１２−１４に示す調停回路がデ
ータ受信先３に接続されるものと仮定すると、アンド・
ゲート８０に対する各マスク入力は接続マスク・ワード
のビット３を明示する。更に、４本のサブバスのみがあ
ると仮定すると、最上部のアンド・ゲート８０はサブバ
ス４から接続割振ビットと、サブバス４のマスク・ビッ
ト位置３とを受信する。
ータ受信先３に接続されるものと仮定すると、アンド・
ゲート８０に対する各マスク入力は接続マスク・ワード
のビット３を明示する。更に、４本のサブバスのみがあ
ると仮定すると、最上部のアンド・ゲート８０はサブバ
ス４から接続割振ビットと、サブバス４のマスク・ビッ
ト位置３とを受信する。
【００６９】同様に、他のアンド・ゲートの各々も表示
されたマスク・ビット線に対するマスク・ビット接続に
対応するバスに接続される。（この接続は図５にも例示
する。）前述の接続の結果、アンド・ゲート８０は特定
のサブバスに接続されているどの送信元が受信先３に対
する割振りを試みているか否かを示す割振信号（ＡＬＬ
ＯＣ）を明示する。
されたマスク・ビット線に対するマスク・ビット接続に
対応するバスに接続される。（この接続は図５にも例示
する。）前述の接続の結果、アンド・ゲート８０は特定
のサブバスに接続されているどの送信元が受信先３に対
する割振りを試みているか否かを示す割振信号（ＡＬＬ
ＯＣ）を明示する。
【００７０】図１３はアンド・ゲート８０からのＡＬＬ
ＯＣ信号に応答してＡＲＢ信号を発生する回路を示す図
である。この回路は図１０に示すものと大体類似する。
前述の如く、図１０の回路はデータ受信先の割振りを行
おうとする最高優先権の送信元に対応するＡＲＢ信号を
発生するのみである。しかし、図１０−１４の回路にお
いて、他のデータ受信先（受信先３以外の）を割振りし
ようとしているより高い優先権のデータ送信元は、他の
より高い優先権のデータ送信元が受信先３を割振りしよ
うとしていない限り、他のデータ送信元によるデータ受
信先３の割振りを禁止しない。
ＯＣ信号に応答してＡＲＢ信号を発生する回路を示す図
である。この回路は図１０に示すものと大体類似する。
前述の如く、図１０の回路はデータ受信先の割振りを行
おうとする最高優先権の送信元に対応するＡＲＢ信号を
発生するのみである。しかし、図１０−１４の回路にお
いて、他のデータ受信先（受信先３以外の）を割振りし
ようとしているより高い優先権のデータ送信元は、他の
より高い優先権のデータ送信元が受信先３を割振りしよ
うとしていない限り、他のデータ送信元によるデータ受
信先３の割振りを禁止しない。
【００７１】かくして、優先権状態をデータ送信元間で
維持しながら並列割振りを実行することができる。図１
３の回路はデータ受信先３（この例において）を割振り
しようといている最高優先権のデータ送信元に対応する
ＡＲＢレベルを発生することを保証する。如何なる他の
データ受信先を割振りしようとしているデータ送信元は
この動作に影響を及ぼさない。
維持しながら並列割振りを実行することができる。図１
３の回路はデータ受信先３（この例において）を割振り
しようといている最高優先権のデータ送信元に対応する
ＡＲＢレベルを発生することを保証する。如何なる他の
データ受信先を割振りしようとしているデータ送信元は
この動作に影響を及ぼさない。
【００７２】図１４に示す変更した論理回路は図１３の
回路から発生したＡＲＢレベルに応答する。図１４の回
路は接続されたデータ受信先を割振りしようとしている
最高優先権のデータ送信元に対応するＭＣ信号を供給す
る。ＡＲＢ信号が既にＭＡＳＫビットからの情報を含む
場合、ＭＡＳＫビットからの入力は要求されず、ＭＣビ
ットはＡＲＢ及びＡＶＡＩＬレベルのみを検査すること
によって設定することができる。
回路から発生したＡＲＢレベルに応答する。図１４の回
路は接続されたデータ受信先を割振りしようとしている
最高優先権のデータ送信元に対応するＭＣ信号を供給す
る。ＡＲＢ信号が既にＭＡＳＫビットからの情報を含む
場合、ＭＡＳＫビットからの入力は要求されず、ＭＣビ
ットはＡＲＢ及びＡＶＡＩＬレベルのみを検査すること
によって設定することができる。
【００７３】多重クロスバー・バス 図１５のタイミング図はクロスバー・バス１６の各サブ
バスの幅を狭くする方式で構成することができることを
示すものである。図２に示すアーキテクチャに対するス
ケール可能性の主な強制はスイッチング・モジュールの
入／出力（Ｉ／Ｏ）要求にある。Ｎｘ１スイッチ・モジ
ュールのすべては、すべてのクロック・サイクルにおい
て、クロスバー・バス１６内の各サブバスに供給された
データを検査しなければならない。かくして、Ｎｘ１ス
イッチ・モジュールに対する入／出力（Ｉ／Ｏ）要求は
システム内の多数の送信元と直列にスケールすることで
ある。
バスの幅を狭くする方式で構成することができることを
示すものである。図２に示すアーキテクチャに対するス
ケール可能性の主な強制はスイッチング・モジュールの
入／出力（Ｉ／Ｏ）要求にある。Ｎｘ１スイッチ・モジ
ュールのすべては、すべてのクロック・サイクルにおい
て、クロスバー・バス１６内の各サブバスに供給された
データを検査しなければならない。かくして、Ｎｘ１ス
イッチ・モジュールに対する入／出力（Ｉ／Ｏ）要求は
システム内の多数の送信元と直列にスケールすることで
ある。
【００７４】各スイッチ・モジュールの入／出力要求を
縮減するため、時分割多重化を使用して各データ・サブ
バスの物理的幅を狭くすることができる。特に、クロッ
ク・サイクル（ワード・クロックと呼ばれる）は位相ク
ロックと呼ばれる数個の位相に分割される。各位相クロ
ック中、１ビットの情報が各物理的バス線を介してスイ
ッチ・モジュールに送信される
縮減するため、時分割多重化を使用して各データ・サブ
バスの物理的幅を狭くすることができる。特に、クロッ
ク・サイクル（ワード・クロックと呼ばれる）は位相ク
ロックと呼ばれる数個の位相に分割される。各位相クロ
ック中、１ビットの情報が各物理的バス線を介してスイ
ッチ・モジュールに送信される
【００７５】図１５は３本の物理的線に沿って４位相に
時分割多重化された１２ビット・データ・バスに対する
タイミング図を示す。単一ワードのクロック時における
４つの位相クロックの各々中において、３本の物理的線
に３つのデータ・ビットが配置される。従って、単一ク
ロック中に３本の物理的線を介して１２ビットが供給さ
れる。
時分割多重化された１２ビット・データ・バスに対する
タイミング図を示す。単一ワードのクロック時における
４つの位相クロックの各々中において、３本の物理的線
に３つのデータ・ビットが配置される。従って、単一ク
ロック中に３本の物理的線を介して１２ビットが供給さ
れる。
【００７６】クロスバー・アーキテクチャは時分割方式
で動作するよう拡張され、チップ内でデータ・バスを多
重化解除することを要求しない。前述のパイプラインＮ
−１マルチプレクサは変更することなく時分割多重化デ
ータを処理する。パイプラインの各レジスタはワード・
クロックではなく、位相クロックによって刻時される。
で動作するよう拡張され、チップ内でデータ・バスを多
重化解除することを要求しない。前述のパイプラインＮ
−１マルチプレクサは変更することなく時分割多重化デ
ータを処理する。パイプラインの各レジスタはワード・
クロックではなく、位相クロックによって刻時される。
【００７７】同様に、各スイッチ・モジュールの制御回
路は時分割多重化データを処理する。ただ１つ複雑化と
なるのはＡＬＬＯＣ ｊ信号の発生である。信号ＡＬＬ
ＯＣｊは送信元ｊに対応する接続割振データ・ワードの
ビットに対応するので、信号ＡＬＬＯＣ ｊは各ワード
・クロック内の位相クロックの１位相中に抽出されなけ
ればならない。同様に、ＣＡビットも、又各ワード・ク
ロック内の１位相クロック中に抽出されなければならな
い。
路は時分割多重化データを処理する。ただ１つ複雑化と
なるのはＡＬＬＯＣ ｊ信号の発生である。信号ＡＬＬ
ＯＣｊは送信元ｊに対応する接続割振データ・ワードの
ビットに対応するので、信号ＡＬＬＯＣ ｊは各ワード
・クロック内の位相クロックの１位相中に抽出されなけ
ればならない。同様に、ＣＡビットも、又各ワード・ク
ロック内の１位相クロック中に抽出されなければならな
い。
【００７８】クロスバー・スイッチの例 下記の例は図２に示すクロスバー・スイッチ・ネットワ
ークの動作の理解を助けるものである。送信元１は受信
先２及び４を割振り、クロスバー・スイッチは遊休中で
あり、送信元は何れの受信先にも送話していないものと
仮定する。かくして、各受信先は割振りに対し使用可能
である。
ークの動作の理解を助けるものである。送信元１は受信
先２及び４を割振り、クロスバー・スイッチは遊休中で
あり、送信元は何れの受信先にも送話していないものと
仮定する。かくして、各受信先は割振りに対し使用可能
である。
【００７９】送信元１はクロスバー・バス１６に接続割
振データ・ワードを印加することにより、割振りの試み
を開始する。特に、送信元１はクロスバー・バス１６に
下記のデータ・ワードを送信する。 ＣＡ−１ 接続割振りの試みを示すため１に設定する。 ＤＡＴＡ−１（１） 受信先１は割振りを試みようとする受信先の組にはないの で０に設定する。
振データ・ワードを印加することにより、割振りの試み
を開始する。特に、送信元１はクロスバー・バス１６に
下記のデータ・ワードを送信する。 ＣＡ−１ 接続割振りの試みを示すため１に設定する。 ＤＡＴＡ−１（１） 受信先１は割振りを試みようとする受信先の組にはないの で０に設定する。
【００８０】 ＤＡＴＡ−１（２） 受信先２は割振りを試みようとする受信先の組にあるので １に設定する。 ＤＡＴＡ−１（３） 受信先３は割振りを試みようとする受信先の組にはないの で０に設定する。
【００８１】 ＤＡＴＡ−１（４） 受信先４は割振りを試みようとする受信先の組にあるので １に設定する。 ＳＲＣ＿ＣＬＲ−１ 送信元１は一組の受信先を割振るよう試みているので０に 設定する。この信号は送信元１が受信先に対する接続を終 了したい場合に使用される。
【００８２】同時に、各受信先はクロスバー・バス１６
に供給されたＣＡビットからＡＲＢビットを計算する。
送信元１のみがこのクロック・サイクルで接続割振りを
実行するものと仮定して、ＣＡ−１ビットのみを発生す
る。かくして、ＡＲＢビットは下記のようにして計算さ
れる。 ＡＲＢ−１ １に設定 ＡＲＢ−２ ０に設定 ＡＲＢ−３ ０に設定 ＡＲＢ−４ ０に設定
に供給されたＣＡビットからＡＲＢビットを計算する。
送信元１のみがこのクロック・サイクルで接続割振りを
実行するものと仮定して、ＣＡ−１ビットのみを発生す
る。かくして、ＡＲＢビットは下記のようにして計算さ
れる。 ＡＲＢ−１ １に設定 ＡＲＢ−２ ０に設定 ＡＲＢ−３ ０に設定 ＡＲＢ−４ ０に設定
【００８３】ＡＲＢビットはクロスバー・スイッチのす
べてのスイッチ・モジュールにおいて同一方法により計
算される。受信先１において、ＭＡＳＫビットはすべて
消去される。かくして、受信先１のＭＣビットはこのク
ロック・サイクルで変更されず、接続割振りの試みに応
答しない。
べてのスイッチ・モジュールにおいて同一方法により計
算される。受信先１において、ＭＡＳＫビットはすべて
消去される。かくして、受信先１のＭＣビットはこのク
ロック・サイクルで変更されず、接続割振りの試みに応
答しない。
【００８４】受信先２において、送信元１が受信先２に
対する割振りを試みているので、ＭＡＳＫ−１ビットが
発生する。ＡＲＢ−１ビットが設定されており、ＭＡＳ
Ｋ−１ビットが設定されたので、受信先は使用可能であ
り、受信先２のＭＣ−１ビットが設定される。かくし
て、受信先２は送信元１に割振られることになる。
対する割振りを試みているので、ＭＡＳＫ−１ビットが
発生する。ＡＲＢ−１ビットが設定されており、ＭＡＳ
Ｋ−１ビットが設定されたので、受信先は使用可能であ
り、受信先２のＭＣ−１ビットが設定される。かくし
て、受信先２は送信元１に割振られることになる。
【００８５】受信先３において、ＭＡＳＫビットはすべ
て消去されている。かくして、受信先３のＭＣビットは
このクロック・サイクルで変更されず、受信先は接続割
振りの試みに応答しない。
て消去されている。かくして、受信先３のＭＣビットは
このクロック・サイクルで変更されず、受信先は接続割
振りの試みに応答しない。
【００８６】受信先４において、送信元１が受信先４に
対する割振りを試みているので、ＭＡＳＫ−１ビットが
発生する。ＡＲＢ−１ビットが設定され、ＭＡＳＫ−１
ビットが設定されたので、受信先は使用可能であり、受
信先４のＭＣ−１ビットが設定される。かくして、受信
先４は送信元１に割振られることになる。
対する割振りを試みているので、ＭＡＳＫ−１ビットが
発生する。ＡＲＢ−１ビットが設定され、ＭＡＳＫ−１
ビットが設定されたので、受信先は使用可能であり、受
信先４のＭＣ−１ビットが設定される。かくして、受信
先４は送信元１に割振られることになる。
【００８７】上記の各工程は、同一のクロック・サイク
ルの中で行われることに留意する。かくして、クロスバ
ー・スイッチは１クロック・サイクルで再構成される。
送信元１は受信先２及び４に割当てられると、その受信
先にデータの送信を開始することができる。送信元１は
各クロック・サイクルにおいてデータ・ワードをクロス
バー・バス１６に印加することによって受信先にデータ
を送信することができる。データ・ワードはＣＡビット
を設定していないので、クロスバー・スイッチにそれ以
上の割振りの試みを行わせることはない。
ルの中で行われることに留意する。かくして、クロスバ
ー・スイッチは１クロック・サイクルで再構成される。
送信元１は受信先２及び４に割当てられると、その受信
先にデータの送信を開始することができる。送信元１は
各クロック・サイクルにおいてデータ・ワードをクロス
バー・バス１６に印加することによって受信先にデータ
を送信することができる。データ・ワードはＣＡビット
を設定していないので、クロスバー・スイッチにそれ以
上の割振りの試みを行わせることはない。
【００８８】最初、受信先を割振るよう送信元１から送
信された接続割振データ・ワードはクロスバー・スイッ
チを通して受信先に送信されない。接続が設定される
と、クロスバー・スイッチは無判断で送信元からその受
信先にデータ・ワードを送信する。
信された接続割振データ・ワードはクロスバー・スイッ
チを通して受信先に送信されない。接続が設定される
と、クロスバー・スイッチは無判断で送信元からその受
信先にデータ・ワードを送信する。
【００８９】この時点において、受信先２は送信元１に
対するその接続の除去を決定する。そして、下記の工程
が発生する。受信先２はそこに接続されているモジュー
ルに連絡するようＳＩＮＫ＿ＣＬＲ信号を発生して、現
在接続されている送信元に対する接続を終了する。
対するその接続の除去を決定する。そして、下記の工程
が発生する。受信先２はそこに接続されているモジュー
ルに連絡するようＳＩＮＫ＿ＣＬＲ信号を発生して、現
在接続されている送信元に対する接続を終了する。
【００９０】受信先２に対する制御回路はクロスバー・
バス１６からのＳＲＣ ＣＬＲ信号とＳＩＮＫ＿ＣＬＲ
信号との論理オアを実行して消去信号ＣＬＲを発生す
る。受信先２のモジュールにおいて計算されるＣＬＲ信
号は次の如くである。
バス１６からのＳＲＣ ＣＬＲ信号とＳＩＮＫ＿ＣＬＲ
信号との論理オアを実行して消去信号ＣＬＲを発生す
る。受信先２のモジュールにおいて計算されるＣＬＲ信
号は次の如くである。
【００９１】 ＣＬＲ−１ １に設定 ＣＬＲ−２ １に設定 ＣＬＲ−３ １に設定 ＣＬＲ−４ １に設定 ＣＬＲ−１信号が発生したので、受信先２のモジュール
のＭＣビットは０にリセットされる。
のＭＣビットは０にリセットされる。
【００９２】受信先２の制御回路のＭＣビットが０にリ
セットされると、受信先は将来の割振りの試みに対して
再び使用可能となる。接続割振オペレーションにおける
場合と同様に、接続除去オペレーションもその完了のた
めにかかる時間は１クロック・サイクルのみである。
セットされると、受信先は将来の割振りの試みに対して
再び使用可能となる。接続割振オペレーションにおける
場合と同様に、接続除去オペレーションもその完了のた
めにかかる時間は１クロック・サイクルのみである。
【００９３】送信元１と受信先４との間の接続は上記の
動作により干渉されないということに留意する。送信元
１は受信先２がその接続を除去するクロック・サイクル
中にも受信先４に対して情報を送信することができる。
その上、受信先２が他の送信元に割振られるようになっ
た場合でも、送信元１と受信先４との間の接続は干渉さ
れずに維持される。
動作により干渉されないということに留意する。送信元
１は受信先２がその接続を除去するクロック・サイクル
中にも受信先４に対して情報を送信することができる。
その上、受信先２が他の送信元に割振られるようになっ
た場合でも、送信元１と受信先４との間の接続は干渉さ
れずに維持される。
【００９４】次に、送信元１が受信先に対するそのデー
タの送信を終了して、その受信先に対する接続を除去し
たいものと想定すると、下記の工程が発生する。送信元
１はクロスバー・バス１６に対してＳＲＬＣ ＣＬＲ信
号を発生する。この信号は送信元１に接続されている受
信先に対しその接続を除去するよう作用する。
タの送信を終了して、その受信先に対する接続を除去し
たいものと想定すると、下記の工程が発生する。送信元
１はクロスバー・バス１６に対してＳＲＬＣ ＣＬＲ信
号を発生する。この信号は送信元１に接続されている受
信先に対しその接続を除去するよう作用する。
【００９５】受信先４に提供された制御回路において、
ＳＲＣ ＣＬＲ−１信号はＳＩＮＫ＿ＣＬＲ信号と論理
オア結合されて消去信号ＣＬＲを計算する。受信先４の
制御回路において計算されたＣＬＲ信号は下記のとおり
である。
ＳＲＣ ＣＬＲ−１信号はＳＩＮＫ＿ＣＬＲ信号と論理
オア結合されて消去信号ＣＬＲを計算する。受信先４の
制御回路において計算されたＣＬＲ信号は下記のとおり
である。
【００９６】 ＣＬＲ−１ １に設定 ＣＬＲ−２ ０に設定 ＣＬＲ−３ ０に設定 ＣＬＲ−４ ０に設定 信号ＣＬＲ−１が発生するので、受信先４のモジュール
のＭＣ−１ビットは０にリセットされる。
のＭＣ−１ビットは０にリセットされる。
【００９７】この時点において、送信元１と受信先４と
の間の接続は除去される。かくして、送信元１は他の受
信先に対する割振りは自由であり、受信先４は他の送信
元からの割振りの試みに対し自由に応答することができ
る。上記の処理において、他の送信元及び受信先は割振
要求及び割振解除要求をいつでも実行することができ
る。クロスバー・スイッチは既に設定されている接続を
中断せずに、要求に対しサービスすることができる。
の間の接続は除去される。かくして、送信元１は他の受
信先に対する割振りは自由であり、受信先４は他の送信
元からの割振りの試みに対し自由に応答することができ
る。上記の処理において、他の送信元及び受信先は割振
要求及び割振解除要求をいつでも実行することができ
る。クロスバー・スイッチは既に設定されている接続を
中断せずに、要求に対しサービスすることができる。
【００９８】以上の説明は本発明の単なる例示であり、
本発明を単にクロスバー・スイッチについて説明した
が、クロスポイント・スイッチ・ネットワークについて
も等しく、十分に動作するだろうことは当業者の良く理
解するところである。その上、受信先の数は送信元の数
と等しくても等しくなくてもよく、その他本発明の範囲
内で種々代替、変化、変更することができることは当業
者の認めるところであって、それらは本発明の範囲内に
含まれるものである。
本発明を単にクロスバー・スイッチについて説明した
が、クロスポイント・スイッチ・ネットワークについて
も等しく、十分に動作するだろうことは当業者の良く理
解するところである。その上、受信先の数は送信元の数
と等しくても等しくなくてもよく、その他本発明の範囲
内で種々代替、変化、変更することができることは当業
者の認めるところであって、それらは本発明の範囲内に
含まれるものである。
【００９９】
【発明の効果】本発明は、以上の如く構成したことによ
り、非相関方式で到着する割振要求及び割振解除要求の
処理に適応し、状態及び制御がクロスバー・スイッチ全
体に亘り分散され、制御信号及びデータ信号が共通径路
を介して送信され、送信元と受信先との間の１対１通信
を支援し、及び送信元と一組の受信先との間の１対多数
通信を支援するよう改良したクロスバー・スイッチを提
供することができた。
り、非相関方式で到着する割振要求及び割振解除要求の
処理に適応し、状態及び制御がクロスバー・スイッチ全
体に亘り分散され、制御信号及びデータ信号が共通径路
を介して送信され、送信元と受信先との間の１対１通信
を支援し、及び送信元と一組の受信先との間の１対多数
通信を支援するよう改良したクロスバー・スイッチを提
供することができた。
【図１】複数のデータ送信元を複数のデータ受信先に接
続するクロスバー・スイッチのブロック図
続するクロスバー・スイッチのブロック図
【図２】本発明の一実施例によるクロスバー・スイッチ
・アーキテクチャのブロック図
・アーキテクチャのブロック図
【図３】本発明によって使用される接続マスクのビット
位置の割振りを例示するための説明図
位置の割振りを例示するための説明図
【図４】４ｘ４クロスバー・スイッチを有し、本発明で
使用するクロスバー入力バスを示すブロック図
使用するクロスバー入力バスを示すブロック図
【図５】受信先３が受信する信号を示すクロスバー入力
バスの説明図
バスの説明図
【図６】各受信先で使用されるＮ−１マルチプレクサの
ブロック図
ブロック図
【図７】マルチプレクサ制御（ＭＣ）ビットの使用を説
明するためのブロック図
明するためのブロック図
【図８】受信先制御回路のブロック図
【図９】受信先制御モジュールにおいて使用可能なビッ
トを発生する論理回路のブロック図
トを発生する論理回路のブロック図
【図１０】受信先に対し競合する送信元間を調停する論
理回路の回路図
理回路の回路図
【図１１】４パイプライン段により実施されるＮ−１マ
ルチプレクサを例示するブロック図
ルチプレクサを例示するブロック図
【図１２】本発明の第２実施例により、受信先において
割振信号を発生する論理回路のブロック図
割振信号を発生する論理回路のブロック図
【図１３】図１２において発生した信号により競合する
データ送信元間を調停する調停の仕方を例示するブロッ
ク図
データ送信元間を調停する調停の仕方を例示するブロッ
ク図
【図１４】図１３の回路から発生した信号を使用する受
信先制御回路のブロック図
信先制御回路のブロック図
【図１５】狭い幅のバス構造を可能にするよう各送信元
データ・バスを如何に時分割多重化するかを示すタイミ
ング図
データ・バスを如何に時分割多重化するかを示すタイミ
ング図
１０、１２、１４ データ送信元 １６ クロスバー・バス １８、２０、２２ Ｎｘ１スイッチ・モジュール ２４、２６、２８ データ受信先 ３０ マルチプレクサ ３２ 制御モジュール ４０ 接続マスク・ワード ４２ ＣＡビット ５０、５２、６２、７２、８０ アンド・ゲート ５４ オア・ツリー ６０ ラッチ ７０ Ｎ入力オア回路 ７４ レジスタ ８２ ノア・ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョウエル・エム・グールド アメリカ合衆国01890、マサチューセッ ツ州、ウインチェスター、ツォーンベリ イ・ロード、50番地 (72)発明者 ネール・エム・ラックリッツ アメリカ合衆国01803、マサチューセッ ツ州、バーリントン、アーボーレタム・ ウェイ、235番地 (56)参考文献 特開 平３−5863（ＪＰ，Ａ) 国際公開89／9521（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/06 530 G06F 15/167
Claims (3)
- 【請求項１】複数のデータ送信元を１または複数のデー
タ受信先に同時に接続する分散クロスバー・スイッチン
グ・アレイであって、 接続されたデータ送信元からデータ・ワードと、接続マ
スク・ワードと、および接続割振ビットを送信するため
に、前記データ送信元の各々を接続する送信元データ・
バスであって、前記接続マスク・ワードは複数のデータ
受信先にマップする複数のビット位置を有し、前記接続
割振ビットは接続マスク・ワードに付加されて該接続マ
スク・ワードと並列かつ同時に送信されるものと、 接続された送信元データ・バスへ関連するデータ受信先
を接続するために、各データ受信先及び各送信元データ
・バスに接続されたマルチプレクサ／制御手段であっ
て、各前記マルチプレクサ／制御手段は、各前記接続さ
れた送信元データバスを同時に監視し、かつ接続された
送信元データ・バスにおける接続割振ビットと前記マル
チプレクサ／制御手段に接続されたデータ受信先に対し
てマップする活性状態の接続マスク・ビット位置の表示
に応答して、前記接続されたデータ受信先を前記送信元
データ・バスに接続するものと、 を有するスイッチング・アレイ。 - 【請求項２】各前記マルチプレクサ／制御手段は、 前記データ受信先に接続され、該接続されたデータ受信
先と前記接続された送信元データ・バスとの間の接続を
実行するマルチプレクサ手段と、 前記送信元データ・バスに接続され、該接続された送信
元データ・バスから前記接続されたデータ受信先に対し
て接続を行うための相互接続信号を前記マルチプレクサ
手段に対して発行する論理手段とを含み、 前記相互接続信号は前記接続されたデータ受信先に対し
マップする活性状態の接続マスク・ビットと接続割振ビ
ットの前記送信データ・バスにおける表示に応答して発
行され、及び前記論理手段が前記接続されたデータ受信
先から使用可能信号を受信したときに発行する請求項１
記載のスイッチング・アレイ。 - 【請求項３】前記マルチプレクサ／制御手段は前記接続
割振ビットが発生されない場合は所定のデータ・ワード
として取り扱う請求項１記載のスイッチング・アレイ。
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|---|---|---|---|
| US75604791A | 1991-09-06 | 1991-09-06 | |
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| Publication Number | Publication Date |
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Family
ID=25041807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22355192A Expired - Fee Related JP3206126B2 (ja) | 1991-09-06 | 1992-07-31 | 分散クロスバー・スイッチ・アーキテクチャにおけるスイッチング・アレイ |
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| EP (1) | EP0531243A1 (ja) |
| JP (1) | JP3206126B2 (ja) |
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| US6847658B1 (en) * | 1998-12-10 | 2005-01-25 | Qualcomm, Incorporated | Demultiplexer for channel interleaving |
| US6504495B1 (en) * | 1999-02-17 | 2003-01-07 | Arm Limited | Clipping data values in a data processing system |
| AUPQ193399A0 (en) * | 1999-07-30 | 1999-08-26 | Nokia Telecommunications Oy | Cross-connecting sub-time slot data rates |
| US6618698B1 (en) * | 1999-08-12 | 2003-09-09 | Quickturn Design Systems, Inc. | Clustered processors in an emulation engine |
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| US7447778B2 (en) * | 2002-05-06 | 2008-11-04 | Qlogic, Corporation | System and method for a shared I/O subsystem |
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| WO2007095996A1 (en) * | 2006-02-23 | 2007-08-30 | Mentor Graphics Corp. | Cross-bar switching in an emulation environment |
| US11531619B2 (en) * | 2019-12-17 | 2022-12-20 | Meta Platforms, Inc. | High bandwidth memory system with crossbar switch for dynamically programmable distribution scheme |
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| US4014005A (en) * | 1976-01-05 | 1977-03-22 | International Business Machines Corporation | Configuration and control unit for a heterogeneous multi-system |
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| EP0097351A3 (en) * | 1982-06-21 | 1986-02-26 | Nec Corporation | Router unit and routing network for determining an output port by detecting a part of an input packet |
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| GB8329728D0 (en) * | 1983-11-08 | 1983-12-14 | Cripps M D | Interconnection networks |
| US4599721A (en) * | 1984-04-02 | 1986-07-08 | Tektronix, Inc. | Programmable cross bar multiplexer |
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| IT1188561B (it) * | 1986-03-05 | 1988-01-20 | Italtel Spa | Rete per la commutazione dei messaggi tra una pluralita' diunita' di elaborazione |
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-
1991
- 1991-11-06 US US08/109,400 patent/US5410300A/en not_active Expired - Fee Related
-
1992
- 1992-07-31 JP JP22355192A patent/JP3206126B2/ja not_active Expired - Fee Related
- 1992-08-14 EP EP92480114A patent/EP0531243A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0531243A1 (en) | 1993-03-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |