JPH0630520B2

JPH0630520B2 - 自己経路指示多段パケット交換相互接続ネツトワークのための交換素子

Info

Publication number: JPH0630520B2
Application number: JP28230087A
Authority: JP
Inventors: ジアンパオロ・バルボーニ; ジウゼツペ・ジアンドナート; リツカルド・メレン; ヴイニシオ・ヴエルセローネ
Original assignee: KUSERUTO CHENTORO SUTEYUDEI E LAB TEREKOMYUNIKATSUIOONI SpA
Current assignee: KUSERUTO CHENTORO SUTEYUDEI E LAB TEREKOMYUNIKATSUIOONI SpA
Priority date: 1986-11-18
Filing date: 1987-11-10
Publication date: 1994-04-20
Anticipated expiration: 2009-04-20
Also published as: EP0268259A2; DE268259T1; IT8667854A0; IT1196791B; US4890281A; DE3787153D1; EP0268259B1; DE3787153T2; JPS63136860A; EP0268259A3

Description

【発明の詳細な説明】本発明はパケツト交換相互接続ネツトワークに関し、よ
り詳細には自己経路指示多段相互接続ネツトワークのた
めのパケツト交換素子に関する。

広い多段パケツト交換相互接続ネツトワークグループに
は、どの入力からでもどんなネツトワーク出力へも到達
できるように接続された複数の同一素子から成るネツト
ワークが含まれることは周知である。そのようなネツト
ワークの実施例には、いわゆるオメガ，デルタ，ベネス
(Benes)ネツトワーク等がある。自己経路指示ネツトワ
ークの場合、前記素子は − パケツト宛先を識別するタグを解析し、従つて適切
な出力に向つてそのパケツトの経路を指示し、 − 起り得る経路指示上の対立を解決し、 − 経路指示上の対立あるいは、次のネツトワーク段す
なわち宛先デバイスの無効性のために直接、転送できな
いパケツトを緩衝することができる。

後者の機能は一般に実行されて、ネツトワークにおける
パケツト永続時間に上限を設定する。これによつてネツ
トワーク効率を増加する。

幾つかの応用例では、例えば分散アルゴリズムを実施す
る並列処理構成において、あるいは電気通信網におい
て、同じメツセージを複数の宛先に放送することのでき
る性能のような他の機能が望まれるようになり、その結
果、１素子入力の複数の出力との接続が可能でなければ
ならない。

また、別の性能を有する素子から成るネツトワークが、
H.J.ジーゲル(Siegel)とR.Jマクミラン(McMillen)によ
つて、「多段キユーブ：多目的相互接続ネツトワーク」
という論文（IEEEコンピユータ、１９８１年１２月、６
５〜７６ページ）に開示されている。このネツトワーク
は２つの入力と２つの出力を有する素子から成るが、こ
の素子は各々、経路指示タグに含まれる情報に基づい
て、１入力の１つまたは多くの出力との適切な接続を設
定する制御部を有するスイツチを備えている。後者の場
合、そのアドレスが所定の関係に置かれている２つの出
力、あるいは、その数が２の累乗になつているような、
より大きい数の出力との接続が設定され得る。このこと
は、各ネットワーク段において、放送すべきメッセージ
を伝送し得るすべての素子は、前記の目的のために同一
の形状を有する。これによつてネツトワーク効率は限定
されるが、それは多くの宛先デバイスが何の情報も受信
しないか、あるいは関心のないそして排除されるべき情
報を受信することもあり得るからでらう。

さらに、この論文は、ネツトワークの内部ブロツキング
が情報放送の場合にいかにして回避され得るか、あるい
はネツトワークにおいていかにしてパケット永続時間の
上限が設定されるかについて説明していない。

これらの諸問題は、この発明による素子を交換すること
によつて解決されるが、この発明によつてネツトワーク
の常時の内部ブロツキングを引き起すことなく放送が実
行され、そしていずれの数の宛先へも到達できて（素子
の出力数の累乗でない数でも）、さらにそれは、経路指
示上の対立を、ネットワークにおけるパケット永続時間
に上限が設定されるよな方法で解決する手段を備えてい
る。ここに“経路指示上の対立”は、前記の素子の複数
の入力に同時に到着した複数のパケットを１つの出力に
転送するかまたは放送しなければならない場合における
これらのパケットに対する経路指示上の対立を意味し、
この対立を解決するために、後記のごとくこれらのパケ
ットのうちの１つに伝送の優先権を与えそして他のパケ
ットは伝送を遅延させるのである。ただしこの遅延は、
後で説明するように決して過度に長い時間ではない。

この発明によれば、ネツトワークを介して転送されるパ
ケツトの放送を可能にする自己経路指示多段相互接続ネ
ツトワークのためのパケツト交換素子が提供されてお
り、それは − 素子入力と同数の部分から成り、各部分は出力に向
つてのパケツト転送に先立つパケツト緩衝するFIFOメモ
リを備える。入力装置と、 − 制御装置に関連するスイツチであつて、転送される
べき各パケツトに対して、各パケツトに関連し、かつ通
常の経路指示および異なるネツトワーク段における放送
に関して、それぞれ、第１と第２の部分から成る経路選
択タグに含まれる情報に基づいて、素子の１入力と１つ
以上の出力の間でそのパケツトに対して要求される接続
を設定し、そして別々の入力に同時に到着するパケツト
間に起り得る経路指示上の対立と解決する、前記制御装
置に関するスイツチと、 − 素子出力と同数の部分から成り、そして宛先に向つ
ての正確なパケツト転送に必要な機能の全部を実行する
出力装置と、を備えており、なお前記パケツト交換素子は、 − スイツチ制御装置に属する手段であつて、放送の要
請を検出すると、パケツトが放送されるべき宛先の数に
関する第１パラメータと、放送が要請される全段の中か
らこの素子が属す段の位置に関連する第２パラメータと
を比較し、かつ特定メツセージを放送するために恐らく
捕捉され得るネツトワーク出力の最大数を表示すること
によつて前記要請を受容する可能性を評価すること、第
１パラメータが第２のそれより大きいかあるいはそれに
等しい場合に放送の要請を受容すること、その要請が受
容される場合、放送されるべきパケツトを格納するメモ
リにこの条件を伝える信号を発生すること、および放送
によつて関連する素子出力の１つを介して伝送されるべ
き少なくとも１つの修正した経路指示タグをも発生する
ことに対して配置された前記手段と、放送の要請は、段
内の素子において、同じ段の素子における他の放送要請
の処理とは独立して、処理されるが、および − スイツチ制御装置によつて発生された前記信号のあ
る場合、同じパケツトの複数の連続読出しによつて実際
のパケツト放送を実行する、各入力装置部分のメモリに
属す手段と、を備えていることを特徴としている。

パケツトをその複数の連続的読出しによつて放送するこ
とは、ネツトワークの内部ブロツキングを回避する特徴
である。

次に、より良好に理解されるために、図面を参照して説
明する。

第１図は並列処理構成でのこの発明の応用例を例示して
いるが、それは、本発明の主題である複数の同一素子EC
Pから成る自己経路指示多段のパケツト交換ネツトワー
クRCを介して、可変長メツセージを相互に交換する複数
の処理装置E₁,E₂…E_nを備えている。例えば、以下の説
明において、そのような素子は２入力と２出力を有する
と考えられる。前述のように、各素子は次の段の１素子
に向つてすなわち１ネツトワーク出力に向つて（あるい
は放送の場合には、２素子すなわち２出力に向つて）、
受信したパケツトの経路を指示し、経路指示上の対立を
解決し、そしてすぐ転送できないパケツトを一時的に格
納することができる。さらに素子ECPは１入力をネツト
ワークRCの１出力あるいは複数の出力（放送）と接続さ
せることができる。放送に関しては、各素子ECPは同じ
段の他の全素子と独立に動作することができ、その結
果、メツセージの到達するユーザの数は２の累乗とは異
なることもあり得る。

ネツトワークを介して転送されるメツセージは多くのパ
ケツトから成るが、それは最も一般の場合、それぞれ、
１方（通常伝送タグ）は実際の経路指示情報を有し、他
方（放送伝送タグ）は放送情報を有する２つのビツトグ
ループから成るタグと、パケツトの長さを示すワード
と、可変数のデータワードと、固有のネツトワーク動作
をチエツクするチエツクワード（巡回冗長コード）とを
備えている。タグに関して云えば、以下で開示されるネ
ットワークＲＣにおいて、両グループの各ビットはネッ
トワーク段に関しており、通常伝送タグビットの論理値
０または１は、放送の要請がない場合において、メッセ
ージが転送されるべき素子の出力チャンネルを表示し
（たとえば、０＝上部の出力チャネル、１＝下部の出力
チャネル）、そして放送用の伝送タグのビットの値１
は、放送の要請があることを表わす。この２つのビット
グループはそれぞれ通常の転送タグおよび放送用の転送
タグを表わし、そしてこれらは、該ネットワーク内を転
送される間は常にメッセージを伴っている。２グループ
の尚位置のビツトは同じ段に関する。

第２図では、交換素子ECPは、パケツトワードにおける
全ビツトの並列伝送を可能にするような数のワイヤを有
する２つの入力バスIDA,IDBおよび２つの出力バスUD0,U
D1と、その制御装置SCUを有する実際のスイツチSWと、
２つの同一部分から成る入力装置（２つの入力IDA,IDB
の各々にとつて１つ）およびそれぞれ出力UD0,UD1に関
連する２つの同一部分RU0,RU1から成る出力装置と、２
入力部分をスイツチSWに接続する内部データバスBDA,BD
B、およびスイツチSWを出力部分RU0,RU1に接続するDB0,
DB1とを備えている。以下の説明において参照記号の最
後の文字Ａ，Ｂはいずれの入力に関するデバイスおよび
信号を特徴づけており、そして最後の数字０，１はいず
れの出力に関連する素子を示している。混乱の生ずるお
それがない場合には、参照記号の最後の文字は省略され
る。

各入力部分は論理ネツトワークIMA（およびIMB、それぞ
れ）ならびにバツフアFIFA(FIFB)を備えている。

論理ネツトワークIMは各自のバツフアへの、バスIDA,ID
Bを介してECPに到着するデータの書込みを、それが満た
されるまで制御し、そして、上流へのデバイス（例え
ば、前のネツトワーク段の素子ECP）とのハンドシエイ
クプロトコルを管理する。

バツフアFIFは、次の段にすぐに転送できないパケツト
を一時的に格納する先入れ、先出し(FIFD)メモリとなつ
ている。さらに論理SCUの制御を受けて、そのようなバ
ツフアは２つの連続的メツセージ読出しによつて、メツ
セージの放送を可能にする。種々の長さのメッセージが
ネットワーク内で取扱われる場合には、放送を前記の方
法により実施することによってネットワークの永久的閉
塞が防止できる。ネットワークの永久的閉塞は、パケッ
トを当該素子の２つの出力の両者に同時に転送すること
によって放送を行った場合に起り得るものである。この
ように２つの出力側へのパケットの同時転送を行った場
合には、放送すべきメッセージのために利用できないリ
ソース(resource)が生じることがあり得る。なぜならば
これは常に別のメッセージの転送のために使用され、か
つ同時に、前記の第１のメッセージの停止が強制的に前
記他のメッセージの転送停止をもたらすからである。メ
ッセージがＦＩＦＯの緩衝容量を超える長さのものであ
る場合には、たとえば、連続状態の２つの段の同じ素子
を介して２つのメッセージが放送されるときに、上記の
ごとき好ましくない事態が生じることがあり得る。

SWのような並列パケツトスイツチの構造は当業者におい
て周知であり、詳細な説明は必要ではない。しかし、C.
ミード(Mead),L.コンウエイ(Conway)による「VLSIシス
テム入門」アデイソンウエズレイ(Addison Wesley)出
版，１５８ページに１実施例が見られる。

スイツチSWの制御装置SCUは、通常の経路指示タグに含
まれる経路指示の要請を解析し、従つてスイツチSWの入
力BDA,BDBと出力DB1,DB2間の接続を設定し（たとえば、
１つの入力を１つの出力と接続し、そして第２の入力を
別の出力と接続し、あるいは、１つの入力を最初に或１
つの出力と接続し、次いで別の出力と接続する）、経路
指示の対立を解決してネツトワークにおけるパケツトの
永続時間に上限を設立し、そしてその段における他の全
素子とは独立の方法でメツセージ放送アルゴリズムを管
理することができる。

対立の解決について述べると、対立が発生した場合、遅
延したメッセージ付パケットが存在する素子の入力に該
パケットの特性(identity)が記憶され、そして次の対立
では、前記の遅延したパケットのために出力チャネルが
利用可能となり、したがって、どのパケットでも、（２
×２素子からなる実施態様の場合には）対立のために遅
延するのは唯１回だけである。これによって、ネットワ
ークにおける転送の過度の遅延が防止され、また、種々
のパケットの遅延時間のばらつきも抑制される。

放送アルゴリズムは、その位置が放送が発生すべき位置
および段の数に依存するどんな数の宛先にでも（２の累
乗とは異なつても）メツセージが放送され得るという原
理に基礎を置いている。所定のネツトワーク段におい
て、メツセージが放送されるべき宛先の数に関する第１
パラメータが、素子の属する段のネツトワークにおける
位置に関する（より詳細には、放送が発生するはずの段
の中の前記段のその位置に関する）第２パラメータより
大きいかまたはそれに等しい場合に、放送の要請は受容
されるのであるが、前記第２パラメータは、メツセージ
放送に対して恐らく捕捉され得る段出力の最大数を表示
する。

より詳細には、ネツトワーク段ｊにおける動作は下記の
通りである。BRD＝b(n)…b(j)…b(1)放送伝送タグ；BU
M,BU(M-1)…BU/BRDにおける論理レベル１でのｍビツ
ト；TAG通常伝送タグ；TUM,TU(M-1)…TU/TAGにおける、
BRDのビツトBUM…BU1と対応するビツト、とする。明ら
かに、放送が発生することになつている段に関するTAG
のビツトTU(i)は、経路指示にとつて有意ではないが、
それはメツセージは両出力にわたつて経路指示されるこ
とになつているからである。ビットＴＵＭ，ＴＵ（Ｍ−
１）…ＴＵ１は２進数Ｔｃ＝ＴＵＭ，ＴＵ（Ｍ−１）…
ＴＵ１の形成のために使用される。これは、放送の要請
に応じる可能性の有無の評価の際に考慮すべき２つのパ
ラメータのうちの第１のパラメータである。数Ｔｃを実
際に形成する方法は、第１１図以下の図面の参照下に後
記の文節において詳細に説明する。ビツトTUMの元の値
は、放送可能性の評価後、メツセージの経路指示に利用
されるが、それは以下で開示されよう。段ｊが、放送を
要請されたｋ番目の段であれば第２パラメータは2^kである。

前述のように、Ｔｃ−２^ｋである場合のみ放送の要請
が受け入れられる。この場合には、出力のうちの１つを
経由して伝送されるパケットは、元の通常の伝送タグを
付けたまま残留し、別の出力を経由して伝送されるパケ
ツトは、別の通常の伝送タグを有する。後者の伝送タグ
は、本来の通常の伝送タグの中の数Ｔｃの形成のために
使用されるビットを、Ｔｃ−２^ｋの差の値を表わす２進
数ＮＴｃのビットで置換することによって形成された通
常の伝送タグである。この差の値が負である場合には、
通常伝送がビツトTUMの補数によつて識別された出力チ
ヤネルを介して実行され、通常伝送タグを変更しないま
まにする。上記アルゴリズムの結果として、そのアドレ
スがBRDのn-mビツト、すなわち０、において一致する2^m
のユニツトＥのセツト（第１図）を考えてみると、この
発明によれば、ビツトTUMの値に依存して、そのセツト
における最初のあるいは最後のTc＋１ユニツトに（それ
ぞれ、最小のあるいは最大のアドレスを有するユニツ
ト）メツセージを放送することができる。上記アルゴリ
ズムは、同じネツトワーク段において関連するいずれの
他のメツセージとも独立して、所与のメツセージに対し
て実行される。

第３図には、４段ネツトワークのための、タグ部分TAG
およびBRD（それぞれＴ，Ｂで示される）が１０００お
よび１１０１となつているメツセージの場合の、上記ア
ルゴリズムの応用例が示されている。従つてTcのビツト
は１００であり、放送は５出力に関連する。放送が実行
されている素子からの出力におけるタグ部分TAGと５つ
のネツトワーク出力のアドレスは上記条件を満足させる
ことはすぐ理解できる。

ネットワークの第１番目の段において、ｂ(1)が１であ
り、すなわち、この段に放送の要請があった場合につい
て説明する。明らかにこれは、放送の要請を受けた最初
の段であり、したがってｋ＝０，２^ｋ＝１であり、Ｔｃ
は前記のごとく１００であり（十進法表示では４）、Ｎ
Ｔｃ＝Ｔｃ−２^ｋ＝３〔０１１（二進法表示）〕であ
る。この段では放送が実施できる。なぜならばＮＴｃ＞
０であるからである。パケットを最初に１つの出力に伝
送し次いで別の出力に伝送することによって放送が行わ
れる。上部の出力に転送されるパケットＰ１（「上部パ
ケット」と称する）は、本来の通常の転送タグＴ＝1000
を有しており、下部の出力に転送されるパケットＰ２
（「下部パケット」と称する）には、通常の伝送タグの
修正によって形成されたタグ、すなわち修正された通常
の伝送タグ２が付随している。修正された通常の伝送タ
グＴ２は、タグＴ中のビットｔ（４），ｔ（３），ｔ
（１）をＮＴｃのビットで置換することによって形成さ
れたタグである。したがって、下部パケットＰ２に付随
するタグＴ２は０１０１である。放送用の伝送タグＢは
無変化のまま維持され、そしてこれは両方のパケットに
付随している。記載の簡単化のために、その詳細な説明
は省略する。

第２段には放送の要請はない〔ｂ(2)＝０〕。パケット
Ｐ１，Ｐ２中の通常の伝送タグＴ１，Ｔ２の中のビット
ｔ（２）は０であり、したがってこれらのパケットは当
該素子の上部の出力に伝送される。この伝送タグは変化
しない。

第３段は放送の要請を受けた〔ｂ(3)＝１〕。これは放
送の要請を受けた段のうちの第２番目のものであり、し
たがって、Ｋ＝１，２^ｋ＝２である。この要請を受け入
れる可能性の有無を評価する操作は、パケットＰ１，Ｐ
２の各々について個別的に行われる。パケットＰ１で
は、Ｔｃは前記のごとく１００（＝４）であり、ＮＴｃ
は０１０（＝２）であり、したがってパケット１は放送
でき、そしてこれは上部パケットＰ３を形成する。上部
パケットＰ３は、元のタグＴと同一のタグＴ１を維持し
ている。下部パケットＰ４にはタグＴ４＝０１００が付
随している。下部パケットＴ４は、既述のごとく、Ｔｃ
を構成するビットをＮＴｃのビットで置換することによ
って形成されたものである。パケットＰ２ではＴｃは０
１１であり（すなわちＴｃは、タグＴ２のビットｔ
（４），ｔ（３），ｔ（１）によって形成されたもので
ある）、十進法表示では３であり、したがってＮＴｃ＝
１（二進法表示では０１１）である。パケットＰ２もま
た放送でき、上部パケットＰ５を形成し（上部パケット
Ｐ５はパケットＰ２の場合と同じタグＴ２を維持してい
る）、さらにまた、下部パケットＰ６を形成する。下部
パケットＰ６には、タグＴ６＝０００１（既述の方法に
よって形成されたもの）が付随している。

第４段では、２^ｋ＝４であり、Ｔｃは、Ｐ３の場合は１
００（＝４）であり、Ｐ４の場合は０１０（＝２）であ
り、Ｐ５の場合は０１１（＝３）であり、Ｐ６の場合は
００１（＝１）である。したがってＮＴｃはそれぞれ
０、−２、−１、−３であり、それゆえにＰ３の場合の
み放送が行われ、Ｐ３はパケットＰ７およびＰ８を形成
し、パケットＰ７はタグＴ１を維持している。パケット
Ｐ８のタグは００００である（なぜならばＮＴｃ＝００
０であるからである）。パケットＰ４，Ｐ５，Ｐ６は放
送されず、そしてこれらは、ビットＴＵＭによって識別
された出力に転送される。

第２図に戻つてみると、出力装置RU0(RU1)はパケツトの
宛先デバイスへの転送に関する全機能を実行する。それ
（それら）との接続を設定し、従つてハンドシエイクプ
ロトコルを管理することの他に、出力装置はまた、伝送
しようとするパケツトの長さを識別し、そして巡回冗長
コードを発生しそして／またはチエツクすることもでき
る。後者が関連する限り、発明の良好な実施態様におい
て、前記コードはネツトワークRCの第１段において発生
され（第１図）、中間段においてチエツクされ、そして
最後の段においてチエツクされ、かつ排除される。その
手順を可能にするために、出力装置は、それが第１ネツ
トワーク段に属するか、あるいは中間段に、あるいは最
後の段に属するかを示す信号を受信するであろう。その
コードは、ネツトワークに到来するパケツトの中にすで
に存在することができる。この場合、全段は中間段とし
て作用し、かつチエツクだけを実行するであろう。冗長
コードを利用する必要のない応用例では、そのような情
報は出力装置にとつて利用できるようにされ、次いで出
力装置は多くの動作から自由にされる。

出力装置の各部分はここでは下記によつて組織的に配列
される、すなわち − 出力装置を制御し、かつ素子ECPの他のデバイスと
対話することのできる論理ネツトワークOM(OM0,OM1)
と、 − 素子ECPの出力レジスタとして作用するブロツクRL
と、 − パケツトの長さを符号化するワードをロードし、か
つ論理ネツトワークOMの制御を受けて、伝送されたワー
ドの数をカウントするカウンタCNと、 − 巡回冗長コードを発生しそして／またはチエツクす
る回路CRC、である。この回路は基本的にはレジスタ
と、コードに対して選択された特定の多項式を実現す
る、EX-ORゲートの組合わせネツトワークを備えてい
る。データが並列で伝送される場合、（例えば、８ビツ
ト並列で）有利なことにコードもまた並列で計算され
る。可能な実施態様はエフ・エフ・セラーズ、エム・ワ
イ・サオ、エル・ダヴリユー・バーンソン(F.F.Seller
s,M.Y.Sao,L.W.Bearnson.)による「デイジタルコンピユ
ータ用誤り検出論理(Error Detecting Logic For Digit
al Computers)」（マグロウヒル出版、２５８ページ）
に開示されている。

ブロツクFIF,SCU,RU,OMの構成は第５図から第１５図に
ついてより詳細に開示されている。第２図に示される種
々の信号の意味は、前記詳細な図の説明から明らかにな
るであろう。そこにはまた異なるブロツクのためのタイ
ミング信号も示される。論理ネツトワークIMに対しては
状態図だけ与えられる。そのような図に従つて動作する
ネツトワークの回路設計は、当業者にとつては問題では
ない。

入力装置の論理ネツトワークIMの動作は、次に、第４図
に関して開示される。ネツトワークIMは以下の信号を受
信し、 − REQIN、これは上流に向う段の出力装置の部分RUの
論理ネツトワークOM（第２図）によつて、あるいはユニ
ツトＥ（第１図）によつて発信され、IMがその一部とな
つている交換素子に伝えられるべきデータワードの存在
を表示する。

− FPI、これはメモリFIF（第２図）によつて発信さ
れ、メモリが一杯であることを表示する。そして以下の
信号を発信する。

− ACKIN、これは、信号REQINを発したデバイスに送信
され、データ受信に対する利用可能度を確認する。

− LOAD、メモリFIFに送信されて、メモリへのデータ
書込みを制御する。

図の記述では、前記信号は論理値１にある場合、アクテ
イブであると考えられる。各種の状態の推移に対応し
て、異なる入力信号の論理値は、信号が上述されたと同
じ順位で与えられる。通常、記号「Ｘ」は信号値に対す
る「ドントケア」状態を示す。同じ表現の特徴は、他の
状態図に対しても同様である。

REQINの値が何であつても、メモリがフル（Ｘ，１）で
あるか、または何の要請も到着していない（０，Ｘ）場
合には、論理IMは最初に、それがあるままのアイドル状
態AIに置かれる。メモリがフルでない場合、データワー
ドの転送が要請されるならば、IMは状態AIをやめ、そし
て信号LOADおよびACKINを発生するアクテイブ状態BIに
入る。データローデイングが終ると、IMは状態AIに戻
り、それはREQINが再び０になることによつて表示され
る。IMが状態BIにある限り、信号ACKINはアクテイブの
ままであるが、それは、また、メモリに書込むのに必要
な全時間にわたつて、メモリFIFの入力に存在するデー
タを「凍結する」からである。

第５図は出力装置の部分RUをより詳細に示す。ブロツク
CRC,CNおよびRLは、第２図に示されたものと同じであ
る。残りの回路は第２図のブロツクOMを形成し、下記を
含む、 − 順次制御論理ネツトワークOMCと、 − 出力装置をスイツチ制御装置と同期させ、かつパケ
ツトワード伝達のために後者とのハンドシエークを管理
するフリツプフロツプとゲート(FF2,FF3,FF4,AND1)の第
１グループと、このグループの素子の特定機能は以下で
明らかになるであろうが、 − カウンタCNとブロツクCRCに関連して、異なるパケ
ツトのワード長の可能性、チエツクワードの存在あるい
は不在、および素子ECPがその一部となつている段のネ
ツトワーク内の位置、伝送されるべきワード数をカウン
トし、SCU（第２図）を促進させるために起り得る誤り
の信号送信、を考慮に入れるフリツプフロツプとゲート
(FF5,FF6,FF8,AND2,ADN3,NOR1,MX1)の第２グループと、
このグループの素子の機能は制御論理ネツトワークの動
作の説明から、明らかになるであろうが、および − データ出力同期のためのフリツプフロツプとゲート
(FF7,OR1)の第３グループ。

別のマルチプレクサMX2が設けられており、出力バスUD
を介して、バスDBに存在するデータあるいはCRCによつ
て発生されたチエツクワードのどちらかを転送する。幾
つかのフリツプフロツプ入力によつて必要とされる論理
レベルを考慮に入れるために必要な各種インバータに
は、参照記号は割当てられていない。図を単純化するた
めに、一般のリセツト信号および動作に関連しないフリ
ツプフロツプの入力／出力は図示されていない。量的時
間表示が必要な場合は、５０nsの周期を有するクロツク
信号を参照することになろう。

論理ネツトワークOMCの組合わせ部分は実行される動作
の複雑性のために、プログラムできる論理アレーによつ
て構成されるが、それは第６図の状態図によつて説明す
る。

RUとスイツチ制御装置SCUとの間の対話に関して、その
管理は、OMCとSCUの外部回路（すなわちフリツプフロツ
プと論理ゲートの第１グループ）に割当てられていて、
前記装置の構造に負担をかけ過ぎないようにしている。
対話プロトコルは、SCUによつて発生されるメツセージ
伝送開始の指令(START)、およびOMCによつて発生される
メツセージの終了信号(FCSCU)に基礎を置いている。フ
リツプフロツプFF2によつてクロツク信号CKの１周期の
間だけ、信号FCSCUを高に留まらせる。FF3によつて、信
号FCSCUはまた信号ABSTARTに変換され、その信号はフリ
ツプフロツプFF4およびゲートAND1を介して、信号START
のOMCへの伝送を可能にしており、従つて信号STARTを推
進させる。

論理ネツトワークOMCは下記の信号を受信する。

− FSTG,LSTGはECPが最初のあるいは最後のネツトワー
ク段に属していることを示すが、これらの信号はまた、
ゲートNOR1によつて結合されて、段が中間段(INTSTG)で
あることを表示するが、一方、ゲートAND2によつて実行
されたその論理積は、その特定応用例でのメツセージは
冗長ワードを含まないことを表示する信号(NO CRC)とな
つている。

− START、すでに述べた。

− FC、これはCNによつて発生され、OMCによつて利用
されるカウントの終了信号であつて、メツセージの全ワ
ードが伝送されたことを検出する。FCは信号INTSTGによ
つて制御されるマルチプレクサMX1を介してOMCに供給さ
れる。FCは、最初のあるいは最後のネツトワーク段にお
ける素子にとつて、あるいはチエツクワードを使用しな
い応用にとつて、CNの実際の実行信号であるが、中間ネ
ツトワーク段の場合に、FCはフリツプフロツプFF6にお
いて１周期の間だけ遅延したCNの実行である。実際に
は、後者の場合、バスDBにあるメツセージは他の場合に
は失くなつている余分の１ワード（巡回冗長コード）を
備えている。

− FNV、これはスイツチSWを介して、出力装置のその
部分と接続された入力装置部分のバツフアFIF（第２
図）によつて供給され、そしてそれはバツフアそれ自体
がからでないことを表示する。

− ACKOUT、は下流に向うデバイスによるデータの受信
を確認する（この信号は、第２図のIMによつて発せられ
た信号ACKINに対応する） − SECBYTE、はパケツト長ワードの第２バイトの存在
を表示する。

そして以下の信号を発信する。

− LOADCT、これはCNに送信されてメツセージの長さワ
ードをロードさせ、そしてRUの内部タイミング信号に依
存して、論理ネツトワークOMCがバスDB上にその信号の
存在を確認する場合に、発生される。信号LOADCTはまた
フリツプフロツプFF6をクリアし、FF3をプリセツトし、
そしてそれはＴ型フリツプフロツプFF8を介して、信号S
ECBYTEに変換される。

− DECR、これはCNに送信されて、メツセージの各ワー
ドの伝送後、その内容を１だけ減少させる。この信号は
また、FF6に対するクロツク信号を構成する。

− FCSCU、すでに述べたが、これはFCの受信後OMCによ
つて発生される。

− UNLOAD、これはワードの受信後、SWを介して、RUが
接続しているバツフアFIFに送信され、次のワードの読
出しを開始する。

− REQOUT、は下流に向うデバイスに、伝送しようとす
るメツセージのあることを知らせる（この信号は、第２
図のIMに入る信号REQUINに対応する）。

− CLCRC、はCRCに送信されてその内容をリセツトす
る。そのような信号はまた、CRCによるチエツクがうま
く行かないことを表示する信号ERRCRCを発信するフリツ
プフロツプFF5（NO CRCによつてリセツトされる）に対
するクロツク信号となつている。

− OUTCRC、はマルチプレクサMX2をスイツチして、メ
ツセージの終了時に、第１ネツトワーク段に属するECP
の場合にはCRCによつて発生されたワードを、UDに転送
する。

次に、第６図の状態図の説明をする。

システムを付勢する場合、一般リセツト信号（図示され
ていない）によつて、論理ネツトワークOMCはその初期
（アイドル）状態A2に入るようにされて、信号CLCRCを
アクテイブに保つ信号STARTが到着するまで、この状態
のままである。

START信号が到着すると、信号ACKOUTが０である場合に
は、論理ネツトワークOMCは状態B2に移行する。これは
次のデバイスが新らしいデータワードを、この場合メツ
セージの第１ワードを、受信できる可能性を表わす。信
号UNLOADおよびREQOUTが発信され、そして信号CLCRCは
この推移ではアクテイブに保持される。信号REQOUTは論
理OMCが状態B2のままである間はアクテイブに保持さ
れ、そして下流に向つて送信されるべきデータの存在を
信号で知らせることの外に、それはその瞬間にバスDBに
存在するワードを出力レジスタRLに保持し、入力／出力
プロトコルによつて必要とされる間はその安定度を確保
する。反対に、信号UNLOADは単一クロツク信号周期の間
アクテイブに保たれ、そして伝送されるべき次のワード
がすでに利用可能である場合、適切なメモリFIF（第２
図）においてそのワードの読出しを生じさせる。これら
の２つの信号の同時発生のおかげで、新規ワードのメモ
リFIFへの読出しが、下流に向うデバイスとの対話と同
時に行なわれて、それを前のワードに送信する。これに
よつて作業周期を最適化する。

論理OMCは信号ACKOUTが０である間は状態B2のままであ
る。ACKOUTが１になる場合、ネツトワークOMCは状態C2
（FNVを待つ）に移行し、信号REQOUTとCLCRCをリセツト
する。状態C2において、信号ACKOUTのリセツトおよび、
メモリFIFが空ではないということを表示する信号FNVの
到着を待つている。これらは、メツセージの長さとなつ
ている次のワードの伝送を可能にする２つの条件であ
る。そのような条件が満たされる場合、信号SECBYTEが
０であれば、OMCは状態B2を再び取り、そして、SECBYTE
が１であれば、状態H2（ACKOUTを待つ）に移行する。ど
のような推移であつても、信号UNLOAD,REQOUTおよびLOA
DCTが発信される。後者によつてメツセージの長さの値
のCN（第５図）へのローデイングを生じさせる。その瞬
間から、信号CLCRC＝０であるので、信号UNLOADはま
た、巡回冗長コードを発生しそして／またはチエツクす
る回路CRCに作用して、そのようなコードの計算の部分
的結果を格納させる。

状態H2において、OMCはACKOUTがアクテイブになるのを
待ち、かつREQOUTをアクテイブに保持する。ACKOUTが到
着する場合、４つの異なる動作が信号FSTG,LSTGおよびF
Cの値に依存して可能となつている。

ACKOUTが１である場合にFCが１でなければ、メツセージ
はまだ終りに達せず、そして伝送すべき他のワードがあ
る。OMCは次のワードを伝送する状態G2に移行し、そし
て指令DECRをCNに向つて発信するが、それは従つて常に
伝送すべき次のワードの通し番号を表わす。この方法に
おいて、OMCはできるだけ早く「メツセージの終了」条
件を検出し、そしてそれをSCU（第２図）に伝え、その
結果、SCUは出力装置によるメツセージの最後のワード
の伝送が行なわれている時間をも、その動作に対して利
用することができる。状態G2において、OMCは、状態C2
におけるように、条件ACKOUT＝１、FNV＝１を持ち、そ
して状態H2を再び新規ワードの伝送を開始する。この推
移の間、信号REQOUTおよびUNLOADのみが発生されて、FC
＝０（伝送すべき次のワードは最後ではない）である場
合、すなわち素子ECPが最後のネツトワーク段に属する
場合、通常伝送周期で進行する。反対に、FC＝１および
ECPが最後のネツトワーク段に属さない場合、あるいは
冗コードが備えられていない場合、OMCはまた信号FCSCU
を発生して、SCU（第２図）にメツセージ伝送が現在の
ワードで終了することを知らせる。

ACKOUTが１になる場合にFCが１であれば、OMCの次の状
態はFSTGおよびLSTGに依存する。

より詳細には下記の通りである。

a)素子ECPは第１ネツトワーク段に属する（FSTG＝１，L
STG＝０）。OMCは、マルチプレクサMX2をセツトする指
令OUTCRCを付勢する状態L2（CRC発生）に移行すし、冗
長コードを出力バスUDに転送するが、それは前記コード
が第１ネツトワーク段においてのみ発生され、かつメツ
セージの他のワードに対して待ち行列に並ぶことができ
るからである。OMCはACKOUTのリセツトまでこの状態の
ままで、次にそれはコード伝送を始め、適切な信号REQO
UTを付勢し、そして状態M2（ACKOUT CRCを待つ）に移行
するが、この場合、冗長コードに関連する確認信号を下
流に向うデバイスが待つている。ACKOUTが１になるとす
ぐメツセージ伝送は終了し、かつOMCはその初期状態A2
を再び取り、信号CLCRCを付勢し、新らしいメツセージ
の伝送可の状態になる。

b)素子ECPはネツトワークの最後の段に属する（FSTG＝
０，LSTG＝１）。OMCは指令を発生することなく状態J2
（CRC排除）に移行する。この状態において、メモリFIF
（第２図）における冗長コードの存在はチエツクされ、
そして肯定の場合には、そのコードはメモリFIFに向つ
て指令UNLOADを発生することによつて、データを出力バ
スUDに伝達することなく、排除される。同時に、伝送終
了（FCSCU＝１）がSCUに信号により知らされる。初期状
態A2に戻る間、信号UNLOADおよびFCSCUが、CLCRCと共に
発生される。

c)素子ECPは中間ネツトワーク段（FSTG＝０，LSTG＝
０）に属する、すなわちこのネツトワークは冗長コード
（FSTG＝１，LSTG＝１）を使用しない。OMCはその初期
状態A2を回復し、信号CLCRCを付勢する。

第７図では、ブロツクFIFは機能的に、下記から成る。

− 読取りおよび書込みポインタPL,PSを有するメモリ
マトリツクスMF（これは例えば、６４の８ビツトワード
の容量を有すると考えられる）と、 − メモリMFはフルであることを表示する信号FPIを発
生する論理ネツトワークLFSと、 − 基本的には、アイドル時間おび有意でないデータの
読取りの両方を回避するよう読取りポインタの動作を管
理し、関連する出力部分の論理ネツトワークOMC（第５
図）にバスBD上の有効データの存在を信号で知らせ、お
よび素子の入力と出力部分とによつて、MFの同じセルへ
の起り得るアクセスの対立を解決することができる論理
ネツトワークLFC、とである。

マトリツクスMFは２つの異なる経路からパイプライン式
にアクセスすることができ、異なるセルでの読取りと書
込み動作を同時に可能にしているが、それは有利なこと
に、別々の入力／出力バス（それぞれバスID,BD）およ
び、信号UNLOADあるいはLFCの制御装置FCUによつて発信
された信号CREADから得た明確な読取り指令(READ)を種
々の形式で有する２ポートメモリとなつているが、以下
で明らかになろう。

マトリクッスMFのFIFOとしての管理は、ポインタPL,PS
によつて実現される循環バツフアアドレス技術によつて
行なわれる。前記ポインタは、MFが６４ワードを格納す
るとの仮定の下で６ビツトカウンタであるカウンタCT
と、減結合レジスタRDと、および６ビツトのカウントを
デコードして要求された動作によつて関連する行を選択
するデコーダDE1を備えている。前記素子は読出しポイ
ンタPLに対してのみ示される。PLはまた、放送伝送に対
してCTと交互に利用される第２カウンタCTDおよびどち
らかのカウンタをRDに接続するためのマルチプレクサMX
3とを備えている。

二重の読取りポインタの存在は、両方の出力ゲートにメ
ツセージを順次送ることによつて、メツセージの放送を
可能にする構造的な解決となつている。全メツセージの
第１伝送（CTDによつて制御される）およびその再伝送
（CTによつて制御される）は相互に、順次続いており、
そして論理的に見ると、それらは一連の２つの通常の
（放送でない）伝送として考えることができる。

この特定の放送伝送の実行のために何の特定のスイツチ
SWの構成も要求されないことに注目すべきである。その
上、２つの入力チヤネルの１つに関連する放送伝送を管
理すると同時に、もう１つの両立し得る伝送、これもま
た放送伝送であるかも知れないが、行なわれることもで
きる。

減結合レジスタRDは各ポインタのカウンタとデコーダを
パイプライン式に動作させ、従つてメモリの読取り／書
込み指令およびカウンタ増分信号の同時発信を可能にす
る。読取り／書込みはこのようにMFのセルＮについて実
行されるが、カウンタはすでにN+1にスイツチしてお
り、従つて、与えられるべき次のセルのアドレスを準備
する。読出しポインタにおいては、レジスタRDによつて
カウンタとデコーダのスイツチング遅延の重ね合わせも
可能となり、そしてレジスタRDはデコード動作にとつて
ある最小時間を確保するために欠くことができない。実
際に、データ要請信号UNLOADは、動作シーケンスとし
て、第１にカウンタの増分を、次に新データの読取りを
要求するであろう。前記動作が連続する時間で実行され
る場合、読取り動作の前にカウンタ出力信号をデコード
するために残された時間は短かすぎる。この問題は書込
みに対しては存在しないが、それは、ロード信号LOADは
逆シーケンス（新データの書込み、カウンタ増分）を要
求し、これは所望の読取り／書込み周波数によつてすで
に与えられたもの（例えば、ここで検討されるクロツク
信号の典型的値を有する、１００nsごとの動作）とは異
なりアドレスデコード化についての時間要件を与えない
からである。

ポインタの構造をより詳細に吟味することによると、カ
ウンタCTは、信号UNLOADあるいは、FCUによつて発信さ
れる信号INCTのいずれかから成る信号INCRDによつて増
分される。マルチプレクサMX4は、信号SELB、これもま
たFCUによつて発生されるが、によつて制御されてお
り、CTにその信号を供給する。

信号INCTは、論理ネツトワークOM（第２図）から来る信
号UNLOADの存在とは独立して、CTを増分する。これは、
データが空のFIFOメモリに書込まれる場合に必要であ
る。その場合、MFにおける読出しと対応するポインタCT
の増分との両者は、LCFによつて直接発生される信号（C
READとINCT、それぞれ）によつて制御されることになる
が、それらはこれらの条件の下では、信号UNLOADは、
「空でないメモリ」を表示する信号が０である場合には
発生されないので、動作は信号UNLOADによつて制御され
ないからである。

カウンタCTDはCTと同じ信号INCRDによつて増分され、そ
してそれは後者の内容を、放送伝送が所望される場合、
スイツチSWの制御装置SCU（第２図）によつて発信され
る信号DEFOISの指令により、ロードする。このために信
号DEFOISは、フリツプフロツプFF9とFF10（後者はCKに
よつてクロツクされる）および、▲▼によつて可能
化されるゲートAND3から成る回路によつて、適切な持続
時間を有するパルスに変換される。同じ信号DEFOISはMX
3に対する選択を形成し、かつCKによつてクロツクされ
る別のフリツプフロツプFF11において遅延されて、その
相補出力で信号DEFOISDを発生するが、この信号はCTに
供給されて、放送伝送中、そのカウンテイングを不動作
にする。

CTあるいはCTDによつて発信されるアドレスは、信号CK
の指令に基づいてRDにロードされる。

書込みポインタPSのデバイスは、放送でない伝送の場合
における読取りポインタに対して検討したと全く類似し
た方法で動作する。カウンタ増分指令はこの場合、IM
（第２図）によつて発信される信号LOADである。

カウンタCTおよびCTDの内容は、論理ネツトワークLFSの
一部である、２つの比較器CU,CUDにそれぞれ供給され
る。前記比較器は書込みポインタPSのカウンタの内容も
受信し、かつ両入力に存在する値が等しい場合に１であ
る信号を発信する。比較器出力はマルチプレクサMX5の
２入力に接続しており、このマルチプレクサはその瞬間
にアクテイブとなつているカウンタ（放送されるべきメ
ツセージの通常の伝送または再伝送に対してはCT、放送
されるべきメツセージの最初の伝送に対してはCTD）に
接続した比較器によつて行なわれた比較の結果を出力に
伝達する。CUDに接続した入力にMX5を位置ぎめする選択
信号は、FF11の真の出力を介してMX5に伝達される信号D
EFOISである。MX5の相補出力信号は信号EQUCであつて、
これは論理ネツトワークFCUに転送されるが、論理ネツ
トワークFCUはそれを利用して、装置SCU（第２図）に、
およびSWを介して関連の論理ネツトワークOMに送信され
るべき空でないFIFOメモリの信号FNV（有効データ）を
発生する。前記信号FNVはフリツプフロツプFF13の出力
に存在する。

CUの出力信号（信号EQU）もまたLFSの装置FSUに送信さ
れるが、FSUはそのような信号および信号LOADに基づい
て、信号FPIを発生する。FSUの動作は、状態図の形式に
なつている第８図を参照して、以下で説明する。回路の
実施は、当業者に対して、何の問題も提起しない。

前記第８図に示されるように、FSUは２状態論理ネツト
ワークとなつている。それはEQUの論理値が何であつて
も、信号LOADの到着までその最初の状態（A3，アイド
ル）のままである。IMから信号LOADを受信すると、FSU
はその第２状態（B3,EQUチエツク）に移行し、次のクロ
ツク信号パルスでEQUの値をチエツクする。EQUが０であ
る場合、FSUはその初期状態に戻る。反対に、EQUが１に
なると、信号FP1が発信され、かつEQU値が同じである間
はアクテイブに保たれる。

「フルメモリ」信号FP1を発生するよう設計された信号E
QUはいつも、書込みポインタカウンタとカウンタCT（第
７図）との間の比較の結果として得られることは注目す
る価値がある。放送すべきメツセージの最初の伝送中、
カウンタCTは「凍結され」そしてMFに書込む限定アドレ
スを決定する。実際には、CTで表示される値が超過する
場合、すでに伝送したデータも消去され、しかも第２の
伝送として再び利用することができる。従つて放送すべ
きメツセージの長さはMFの容量を超えることはなく、し
かしこれは厳しい制限ではない。

第７図に戻つて見ると、ブロツクLFCは制御装置FCUおよ
び、他のFIFの素子とあるいは外部とLFCをインタフエー
スさせる１セツトの論理回路を備えている。

装置FCUは下記の信号を受信する。

− DEFPLA、放送伝送を表示するパルス信号 − LOAD,UNLOAD,EQUC、すでに検討した。

そして下記の信号を発信する。

− SELB、すでに検討した。

− SELC、これは有効データの信号FNVを更新する。

CREAD、読出しがLFCによつて制御される場合、MFに対す
る読出し指令を発生し、そしてSELCによつてFNVの更新
を制御する。

− INCT、すでに検討した。

信号DEFPLAは、CTDに対するローデイング指令がそれに
よつてDEFOISから得られるのと同様な様式で、信号▲
▼から得られる。信号CREADは、信号UNLOAD
も受信するゲートOR2の２入力の１つに供給される。OR2
の出力は、SELC（インバータINV2で表示される）の不在
の際に可能化されるゲートAND4の入力に接続されて信号
READを発生し、そしてタイミング素子すなわちラツチL6
および、▲▼によつて可能化されるゲートAND5を介
して、FNVの更新を制御する。

この図はまた、信号INCRD,UNLOAD,READ,EQUC,およびEQU
に対する適切な時間位相を判定する別のタイミング素子
すなわちラツチL1…L5をも示す。L6はFF13に対するクロ
ツク信号を適切に時間合わせする。

次にFCUの動作を第９図を参照して説明する。

装置FCUは先ず、空きメモリMFの条件に対応する状態A4
に置かれている。この条件では、両ポインタPL,PSによ
つて発生されたアドレスは明確に一致しており、そして
メモリマトリツクスMFの出力バスBDには非有意データが
存在する。それは信号FNV（有効データ信号）が０であ
るからである。FCUは、それが入力部分によるMFへのロ
ーデイング（LOAD信号がIMから来て、第２図、１にな
る）を検出するまでその状態のままである。この条件の
下で、FCUは状態B4（メモリにおける第１データ）に移
行し、信号SELBおよびCREADを発信する。信号SELBはマ
ルチプレクサMX4に作用するので、読取りポインタ増分
はFCUによつて制御される。SELC＝０（従つて▲
▼＝１）であるので、信号CREADはAND4を介してL3に
転送され、MFにロードされたばかりのデータの読取りを
制御し、この動作は次の周期において実行されるであろ
う。L6およびAND5を介する同じ信号CREADによつて、信
号▲▼を、有効データFNVの信号として、FF13
の出力へ転送させる。

CKの次の周期では、FCUは状態B4から状態C4（最後のデ
ータ）へ移行する。実際には、設定された前提のため
に、MFにロードされるべき２つのデータはCKの隣接サイ
クルに到着することはあり得ない。B4-＞C4推移におい
て、制御信号SELBはメモリ読取りをLFCに接続するため
にそのままに保たれ、そしてINCTはカウンタCTを増分す
るために発進され、そしてそれにMTにおいて読取られる
べき次のセルを指示させるが、このセルは、この場合、
何ら有意データをまだ含んでいない。また信号SELCが発
信され、その結果、OMから来て、L2,OR2,L6およびAND5
を介してFF13に供給される次の信号UNLOADはFNVをリセ
ツトする。

FCUは、単一の有効データがMFに存在する間状態C4のま
まである。信号LOADがIMから到着する、あるいは信号UN
LOADがOMから到着するとすぐ、FCUは状態に入る。

信号UNLOADが最初に到着する場合、MFは再び空になり、
そしてFCUは状態A4を再び取る。信号LOADが最初に到着
する場合、MFは２データ以上を有しており、そしてFCU
は状態D4に移行する。

信号LOADと信号UNLOADが同時に到着する場合、これはMF
の出力に存在するデータ（メモリマトリツクスに存在す
る唯一のデータ）は出力装置によつてすでに利用されて
いて、出力装置は現在、次のデータを必要としている
が、これは目下、IMによつてMFに書込まれている、とい
うことを意味する。これは、同じセルについてパイプラ
イン動作をしようとする場合である。そのような対立
は、FUCが状態C4に留まる間アクテイブである信号SELC
が、INV2およびAND4を介して、メモリマトリツクスの実
際の読取り動作を抑止し、一方FNVをリセツトするとい
う事態のおかげで、解決される。読取り動作の結果とし
て、OMはBDから、信号FNV＝０に関連する非有意データ
を受信する。FCUは状態B4を回復し、かつ信号CREADを付
勢し、それによつて次の周期の間、MFにおける読取り動
作を指令する。その結果、新らしいデータが出力バスに
伝達され、そして有効データの存在が信号で知らされ
る。次の段階において、FUCはC4に戻り、前述の周期を
繰り返す。

状態D4は、幾つかのデータがMFに存在しているという条
件に対応する。これは、FCUが基本的にはインアクテイ
ブな状態である。現在、MFは少なくとも２つのデータを
有しているので、ポインタ間にこれ以上対立の可能性は
なく、そしてMFについての動作は、IMおよびOMの両者に
よつて、並列で、かつ非同期的方法で実行することがで
きる。MFが再び単一データを格納する場合に、FCUの新
規アクテイブ干渉を要求するものを検出するために、FC
Uが同時に書込み（UNLOAD＝１，LOAD＝０）のない読取
りの存在を検出する場合は何時でも、FCUは状態E4（終
りから２番目のデータの読取り）に移行する。E4では、
FCUは、２つのポインタによつて発生されたアドレス間
の比較の結果として得られた信号EQUを考慮に入れる。E
QUがUNLOADイベントに続く周期で１になる場合、MFは最
後の有効データだけを有していることになるが、一方読
取りポインタはすでに空のセルにアドレスしている。す
なわちFCUは状態C4を回復する。そうでなければ、FCUは
何の動作も実行せずに状態D4を再び取る。

FCUがいずれの状態にあつても、放送伝送を表示する、D
EFPLAの１への推移によつて、状態D4への推移を生じ
る。実際には、メツセージの再伝送に対して、FCUは、
あたかもMFが２以上のデータを有しているかのように、
最初の伝送の終りに到達したメモリの充填の実際の限界
とは独立して、動作することができる。実際には、論理
的に見れば、MFは少なくとも伝送しようとするメツセー
ジの全データを有している。

次に、スイツチSWの制御装置SCUを表わす第１０図を参
照する。明らかにするために、この図においてBD′，B
D″は第２図の内部データチヤネルBDの入力と出力部分
を示す。ブロツクSCUは基本的には下記から成る。

− 有限状態オートマトン（すなわち制御論理）SCUBR
D、この入力／出力信号は以下で特定されるが、その動
作リストは追加１として添付されている。

− 経路指示タグを処理するデバイスMANET。その段に
おける放送伝送要請の場合には、MANETはタグビツトに
基づいて前述の計算アルゴリズムを操作して、その伝送
を実行することが可能か不可能かを判定し、そして肯定
の場合には、タグそれ自体を修正する。MANETの構造は
以下で、第１２図から第１５図を参照して説明を行な
う。

− MANETによつて修正されたタグおよびバスBD′に存
在する元のタグをそれぞれ格納する２つのレジスタRTMO
D,RT。

− BD′，RTMODおよびRTにそれぞれ接続した３入力
と、BD″に接続した出力を有するマルチプレクサMX6。MX
6は１組のビツトS1,S0によつて制御されるが、その第１
はデータすなわち経路指示タグがBD″に転送されるかど
うかを表示し、一方その第２はタグを転送する場合、２
つのレジスタのどちらからタグが抽出されることになる
かを表示する。

− 経路指示上の対立の結果を格納する第１フリツプフ
ロツプFF14。

− 放送メツセージの二重伝送の条件を格納する第２フ
リツプフロツプFF15。

− なお１対のフリツプフロツプFF16,FF17。このうち
のFF16はビツトS1を発信し、一方FF17は信号UNLOADの指
令に基づいて、タグ伝送後、S1をスイツチさせる。

論理SCUBRDおよびフリツプフロツプFF14は両チヤネルに
対して共通である。反対に、その他の素子は各スイツチ
入力チヤネルに関連していて、簡略にするために、図で
は１つだけ表わされる。その上、２つのタグ部分の各々
におけるSCUBRDにとつて問題となるビツトは、図中、タ
グ部分全体に対してすでに使用された参照記号で示され
る。

論理SCUBRDは下記の信号を受信する。

− TAG(A,B)：入力チヤネルＡまたはＢからいずれの出
力チヤネルにメツセージが到来するかをそれぞれ表示す
る通常伝送のタグのビツトは、その段で経路指示される
ことになつている。例えば、TAGの値０と１はそれぞ
れ、チヤネル０と１への経路指示に対する、と考えられ
る。伝送は並列で実行されるので、ビツトTAGは段ごと
に異なるBD′の線上にある。いずれの段ｊにおいても、
信号コード化段の数ｊによつて制御されるマルチプレク
サ（図示されていない）を介して、適切な線が選択され
る。

− BRD(A,B)：１の場合、入力チヤネルの１つから、そ
の段における放送伝送要請を表示する放送伝送タグのビ
ツトである。ビツトBRDは、TAGと同様にしてバスBD′か
ら抽出される。

− FNV(A,B)：入力チヤネルの１つに対する有効データ
信号である。

− FCSCU(0,1)：出力チヤネル０または１それぞれにつ
いての伝送終了を表示する信号である。

− DEFOIS(A,B)：伝送を繰り返して入力チヤネルの１
つに存在するメツセージを放送する必要性を表示する信
号である。

− FFPR：FF14によつて発生され、経路指示の対立を解
決するのに利用される優先順位信号であつて、その論理
値は前の対立の際に遅延メツセージの到来したチヤネル
を表示する。

− TUM(A,B)：放送伝送タグにおけるビツトBUM(A,B)に
対応する通常伝送タグのビツトである。ビツトTUMはMAN
ETによつてタグから抽出され、そしてSCUBRDに供給され
て、放送伝送要請の際に、経路指示を決定する。

− MINUS(A,B)：MANETによつて供給され、実行された
減算Tc-2^kの負の結果を表示する信号であつて、関連す
る入力チヤネルからの放送伝送が実行されることになる
かどうかを決定する。

制御論理SCUBRDの出力信号は以下である。

− SWSET：スイツチSWのための制御信号である。SWSET
＝０は、例えばスイツチを介するストレート接続を意味
する（それぞれ、出力０，１に接続した入力Ａ，Ｂ。第
２図参照）。SWSET＝１は交換接続を意味する（それぞ
れ、出力１，０に接続した入力Ａ，Ｂ）。

− START(0,1)：出力装置の１つを付勢する信号。

− TOGGLE：フリツプフロツプFF14をスイツチする信
号。それは、経路指示上の対立のためにSCUBRDがメツセ
ージの伝送を遅延させる時はいつでもセツトされる。

− TOBR(A,B)：放送伝送位相の開始を表示する信号で
ある。そのような信号はフリツプフロツプFF15によつて
信号DEFOISに、そしてフリツプフロツプFF16によつてビ
ツトS1に変換される。

− ENREG(A,B)：対応する入力チヤネルに対してタグの
２つのレジスタRTMOD,RTへの書込みを可能にする信号で
ある。

− ABMOD(A,B)：MX6の制御ビツトS0を形成する信号で
ある。

次にSCUBRDの動作原理を簡潔に示して、最も典型的な特
徴を指摘する。SCUBRDの動作の詳細なアルゴリズムの説
明は、追加１として与えられる。この説明は状態図のテ
キスト形式のバージヨンであつて、非常に大きい数の状
態、状態間の推移およびそのような推移をひき起す条件
のために、前記図を理解することは不可能であろうとの
理由から、図示されていない。

SCUBRDの動作の開始状態はアイドル状態A5(WAIT)であ
る。それは素子初期化の結果として、および素子自体が
伝送するメツセージを持つていない場合はいつでも到達
される。

論理SCUBRDは、この状態において、伝送要請（通常伝送
あるいは放送伝送）のいずれが、素子入力装置によつて
提出され得るかを解析する。要請のない場合は、SCUBRD
はWAITの状態のままである。１つ以上の経路指示要請が
ある場合には、SCUBRDは要請の種類により異なる動作を
する。説明を簡略にするために、実際には２つの伝送形
式は共存できるとしても、通常伝送と放送伝送を別々に
検討する。

信号FNVAあるいはFNVBが１であることによつて表示され
る。通常伝送要請を論理SCUBRDが認識する場合、それは
所属する段に関連する経路指示ビツト（TAGAあるいはTA
GB）を解析する。明らかに、その要請が１つだけのチヤ
ネルから到着する場合には、そのチヤネルに関連するビ
ツトTAGだけが有意である。その要請の生じたチヤネル
および要求されたスイツチ位置に依存して、SCUBRDは状
態B5,C5,D5あるいはE5のうちの１つに入つて、信号SWSE
Tを適切な値にセツトし、かつ所望の出力チヤネルに関
連する信号STARTを付勢する。両信号FNVA,FNVBが１であ
る場合には、ビツトTAGA,TAGBは比較されて、２つの伝
送が両立し得るかどうか、すなわち２つのメツセージが
別々のチヤネルで転送されるべきかどうかを確認するこ
とができる。２つのビツトTAGAとTAGBが異なる場合は、
この２つの伝送は両立できて、SCUBRDは要請されたスイ
ツチ位置によつて、状態F5あるいは状態G5に移行し、そ
して両出力チヤネルにおいて動作を開始する。２つの伝
送が両立できない場合、どちらのメツセージがフリツプ
フロツプFF14によつて優先順位を割当てられるか、およ
びどちらの出力ポートが前記メツセージによつて利用さ
れることになるかによつて、単一要請の場合のように、
４状態B5,C5,D5あるいはE5のうちの１つにSCUBRDは移行
する。前記推移の間、他方を遅延させて１方のメツセー
ジを伝送することに対応して、信号TOGGLEが付勢され、
それは遅延されたメツセージの生じたチヤネルと同一の
ものをFF14に格納させるので、もし生じたとしても、次
の対立はそのおかげで解決される。第１の対立において
遅延されるべきメツセージの選択は一般に任意であり、
そして初期化位相中、フリツプフロツプFF14によつてと
られた状態に依存する。

状態B5,C5,D5,E5,F5,G5においては、SCUBRDの動作原理
は同じである、しかし動作信号FCSCU0あるいはFCSCU1の
（出力チヤネル０および１をそれぞれ制御する論理ネツ
トワークOM0,OM1からの）受信によつて開始されるので
あるが、この信号は前のメツセージが、関連のチヤネル
に完全に伝送されたことを表示する。次いでSCUBRDは、
もはや伝送には関係しない入力装置部分に関する信号TA
GおよびFNVを吟味し、かつ新らしい入力／出力関係を成
立し、そして必要なSTART信号を付勢し、SWSETによつて
スイツチをセツトしさらに都合のよい状態に向かつて推
移を実行する、すなわちそれはアイドル状態WAITを回復
する。

SCUBRDが単一のアクテイブ入出力関係によつて特徴づけ
られる状態（状態B5,C5,D5,E5）の１つに置かれている
場合、新規の経路指示要請が現在インアクテイブな入力
チヤネルで発生すれば、それは絶えずチエツクし、関連
信号TAGおよびFNVを解析することを理解されたい。その
新規要請がすでに存在する関係と両立できる場合には、
それは直ちに満足され、そしてSCUBRDは二重伝送状態
（F5あるいはG5）に入る。この新規要請が現存の関係と
対立する場合、メツセージは遅延され、そしてそれの生
じたチヤネルの同一性がFF14に格納されて、要請が再び
解析される場合、前記メツセージに優先順位を与える。

放送伝送要請の場合、それは１となつている段に関連す
るビツトBRDによつて示されるが、２つの位相が与えら
れるので、SCUBRDによつて実行される動作はより複雑で
ある。すなわち、 1)前に説明したアルゴリズムに基づいた、放送伝送要請
の許容可能性のチエツク、その計算はMANETによつて実
行される。

2)FIFOメモリの説明に関連してすでに説明したように、
２つの通常伝送のシーケンスとしての放送伝送の制御。

すなわち、この要請がアイドル状態において識別される
場合、ビツトTUMの値に従つてSCUBRDは、要請妥当性の
チエツクの２状態のうちの１つ（BRFROMAあるいはBRFRO
MB）に移行する。そのようなビツトは、実際には、いず
れの場合にも、すなわち、放送要請が、検討されている
素子ECPにとつて許容できないものであつても、メツセ
ージが伝送されることになつている出力チヤネルを識別
する。１状態から他状態への推移中、２つのレジスタRT
とRTMODのローデイングは、信号ENREG(A,B)によつて可
能となる。RTMODは数Tcからパラメータ2^kを減算した結
果を格納するが、そのビツトは前述のように、経路指示
タグ内に分散されている。

要請妥当性をチエツクする状態において、 MANETから生ずる信号MINUSが検討される。

MINUSが１（Tc-2^k＜０）である場合、放送は可能となら
ず、そしてSCUBRDは、相補ビツトTUMによつて表示され
るチヤネルにおける通常伝送に対応する状態に移行す
る。MINUSが０である場合には、伝送は放送伝送の第１
段階として処理されることができ、そしてSCUBRDは、所
定入力チヤネル（入力Ａあるいは入力Ｂに対応する１に
おけるそれぞれTOBRAまたはTOBRB）に対して「放送伝送
は開始した」のフラグを付勢することによつて、および
タグ伝送のために、レジスタRTに接続した入力に（信号
ABMOD＝０）MX6を位置ぎめすることによつて、同じ状態
に再び入る。

所定の入力チヤネルに対する放送伝送要請はなお、第３
の伝送位相を必要とする、という事情がフリツプフロツ
プFF15に格納される。伝送が終了する時はいつでも、SC
UBRDはそのようなフリツプフロツプの状態をチエツクし
（入力DEFOIS(A/B)，但しDEFOIS＝１は第２伝送位相が
なお発生するはずであることを示す）、その結果、修正
されたタグをタグとして伝送するようMX6を位置ぎめす
ることによつて、かつ伝送が他の出力チヤネルで行なわ
れるよう信号SWSETをスイツチすることによつて動作す
る。

SCUBRDのアイドル状態(WAIT)において、放送伝送の要請
が両入力チヤネルに同時に現われる場合、優先順位の選
択はフリツプフロツプFF14の値に基づいて行なわれる。
この優先順位は順次にスイツチされないが、通常伝送に
とつて妥当な代りの優先順位メカニズムは影響されな
い。このことは、放送しようとするメツセージ間におけ
る経路指示上の対立の場合、メツセージに対して任意の
優先順位を割当てることに相当する。

通常伝送が行なわれている間（状態B5,C5,D5,E5におけ
るSCUBRD）に放送伝送要請が生ずる場合のSCUBRDの動作
は次の通りである。未決定伝送の終り（事情によりFCSC
U0あるいはFCSCU1により信号発信される）を待つて、次
いで放送伝送を実行することの可能性が、状態WAITに対
して開示されたと同じ手順で解析される。これは、前の
放送伝送の第２位相中に新規放送伝送要請が現われると
いう例外はあるが、すべての場合に可能である（前記例
外の場合には、コードPRIMOBR(A,B)によつて識別された
要請は、コードSECONBR(B,A)によつて識別された要請
と、上記状態のCASE部分で特定された条件のもとで共存
する。追加１参照）。この場合、先ず第２伝送の位相が
終了し、その後、新規放送伝送要請が提供される。他の
すべての場合には、論理SCUBRDは状態BRFROM(A/B)に移
行し、次いでそれは放送伝送要請を行なう。

放送伝送要請が状態F5あるいはG5において、すなわち２
つの同時通常伝送に対応する状態の１つにおいて現われ
る場合に、論理SCUBRDは状態B5,C5,D5,E5のうちの１
つ、すなわちまだ進行中の伝送を規則的に終了させるも
のに入る。その状態は、信号SWSETが同じ値を保ち、か
つ出力ポートに関連するなおアクテイブな信号STARTは
１に保たれるものであろう。

第１１図はブロツクMANETの構造を示す。それは優先順
位エンコーダPE、２つのビツト抽出器EB1とEB2、ビツト
再結合デバイスRB、論理演算装置ALU、ｎ入力と１出力
を有するマルチプレクサMX7（ｎ＝タグ部分の各々のビ
ツト数、例えば４）、論理SCUBRDに送信されるべきビツ
トTUMを格納するレジスタFFT、およびｎ出力デコーダDE
2を備えている。

優先順位エンコーダPEは放送伝送タグBRDを解析し、か
つ論理値１を有する最上位ビツト（ビツトBUM）によつ
てBRDにおいて占有する位置を符号化する２進数を発生
する。この符号化値は制御信号としてMX7に送信され、
通常伝送タグの対応するビツトTUMを選択し、かつ前記
ビツトをレジスタFFTに送信するが、ここではそれは論
理SCUBRDにとつて利用できるように保持される、さらに
前記ビツトをデコーダDE2に送信するが、このデコーダ
は１ビツトだけが所定の論理値を有するビツトパターン
deを発信する。このパターンでの前記ビツトの位置はビ
ツトBUMの位置を同定する。再結合デバイスに対してこ
こで説明される構造による理由のために、この同一とさ
れるビツトの論理値は０であるとされる。

ビツト抽出器ＦＢ１は通常の伝送タグＴＡＧからビツト
ＴＵＭ，ＴＵ（Ｍ−１），…ＴＵ(1)を抽出することが
でき、かつそれを右へ（より下位の位置に向って）シフ
トして、数Ｔｃを形成する。その上、ＦＢ１はＴＡＧの
ビツトを再発信し、それはＲＢで利用される。ＦＢ１の
構造は第１２図に詳細に示されている。

ビツト抽出器EB2は放送伝送のタグのビツトおよびその
段の数ｊを符号化する信号を受信し、そして検討された
数ｋを発生し、一方、放送アルゴリズムを説明する。

ブロツクALUはTc-2^kの減算を実行し、かつ減算結果を表
わす新規ビツトパターンNTcおよび信号MINUSを発信する
が、この信号は論理SCUBRDに供給され、SCUBRDは前述の
ようにそれを利用して放送伝送周期を開始するか否かを
決定する。

ビツト再結合デバイスRBは通常伝送タグTAGのビツト、
ビツトNTcおよびDE2によつて発信されたビツトを受信
し、そして必要であれば、NTcのビツトをTcのビツトの
代りとする。DE2によつて発信されるビツトは、ビツトT
UNを変えないで伝送させるのに必要な情報である。

第１２図では、TAGおよびBRDが４ビツトづつを備える場
合を例として開示されているビツト抽出器EB1が、OR-AN
D-ORゲートから成るグループPOAの次に、スイツチング
回路DECの三角マトリツクスMDEを備えている。前記グル
ープはビツトTUMによつて占有されている位置を同定
し、かつ数Tcを構成するためにそのようなビツトを１に
セツトすることができる。このために、TAGえのビツトt
(3)…t(0)はそれぞれ、各自のORゲートPOR3…POR0の入
力に供給される。ゲートPOR3は第２入力でBRDのビツトb
(3)を受信するが、一方、ゲートPOR2…POR0はBRDの各自
のビツトb(2)…b(0)を、より上位のビツトｂのどれもが
１でない場合に各自のインバータIV2…IV0を介して可能
化された各自のANDゲートPA2…PA0を介して受信する。
後者の情報は縦続接続ORゲートPOR32およびPOR21によつ
て供給される。

回路DECのマトリツクスMDEはビツトb(i)によつて制御さ
れ、ビツトt(i)からTcを形成するよう設計されたビツト
を抽出し、そして簡約化されたそれらを最下位のビツト
に向つて発信する。

MDEと同様なマトリクツスが抽出器EB2を形成する。

各素子EDCは２つのデータ入力(Ide,Pin)２つのデータ出
力(Ude,Pou)および制御入力(Ice)を有しており、この制
御入力においてそれは、１列の全回路にとつて同じであ
る適切なBRDのビツトを受信する。データ入力IdeはMDE
の同じ行にある前の回路（EB1の入出力方向に関連し
て）の出力Udeに、あるいは１行の最初の回路の場合に
は各自のORゲートPOR3…POR0の出力に接続している。デ
ータ入力Pinは同列の前の行における回路の出力Pouに、
あるいは最初の行の場合には論理値０（アース）に接続
している。

第１３図に示されるように、回路DECは、２入力と１出
力を有し、両者とも同じビツトb(i)によつて制御されて
いる２つのマルチプレクサMX8,MX9から成つている。例
えば、ビツトb(i)が１である場合、MX8,MX9の入力１は
出力に接続し、そして出力は入力１に接続している。MX
8,MX9の出力はそれぞれ、回路の出力Ude,Pouを形成す
る。それらの選択入力Ｓは両方ともIceに接続し、そし
てデータ入力はPinおよびIdeに反転的であるが接続して
いる。例えばPinは、MX8の入力０にそしてMX9の入力１
に接続し、そしてIdeに対してはその逆になつている。
従つて、選択ビツトの所定値に対しては２つのマルチプ
レクサは異なる入力をそれらの出力に接続する。

回路DECの動作は第１３図から次のように推論される。B
RDの適切なビツトが存在する場合、制御入力Iceの値に
依存して、回路は下方向シフトあるいは同じ行に沿つた
伝搬を行なう。より詳細には、Ice＝０であれば、入力I
deに存在する信号は出力Pouに伝搬し、そして入力Pinに
存在する論理０は出力Udeに伝搬する。Ice＝１であれ
ば、入力Ideは出力Udeに伝搬し、そして入力Pinは出力P
ouに伝搬するが、後者は利用されない。そこですぐマト
リクツスMEDは、ビツトb(i)が０である時はいつでも下
方向シフトを行ない、その結果Tcのビツトは実際にはそ
の出力で簡約されることに気がつくはずである。

第１４図では、各タグ部分に対して４ビツトの場合を検
討すると、再結合デバイスRBは下記を備えている。

− ４行と４列のスイツチング回路RICを有する三角マ
トリツクスMDRであるが、このスイツチング回路RICはNT
cのビツトct(i)に基づいて、MDEの素子DECによつてTAG
のビツトについて実行された動作に関して二重の動作を
実行する。

− BRDにおける３つの可能なサブパターンのビツトに
基づいてタリー(TALLY)動作を実行する３素子TA1,TA2,T
A3バンクであるが、第１サブパターンは最下位ビツトを
含んでおり、そして他の２つは左側にビツトを加えるこ
とによつてあるいはそれぞれすぐ上の重みのある２ビツ
トによつて得られる。タリー機能は、周知のようにビツ
トパターンにおいて存在する１におけるビツトの数をカ
ウントし、そして前記数を完全にデコードして表わす。
そのような機能を実行する回路の構成は、例えば、前述
のMeadとConwayによる書物の７８ページffで説明されて
いる。前記ブロツクTAの出力はANDゲートのBRDのビツト
と１つづつ正当に結合しているが、制御信号として、MD
Rの素子RICに送られる。TA1に関連するANDゲートだけが
示されており、ABTと称される。TAの出力はtt(11)…tt
(33)で表示される。第１の数字はタリー機能が与えられ
ているサブパターンのサイズを示し、そしてマトリツク
スMDRの行の指標と一致しており、一方、第２の数字は
解析されたサブパターンに見られる１でのビツト数を表
わし、かつマトリツクスMDRの列の指標と一致する。全
ビツトが０であると表示する出力は（MDRの第１の列の
素子RICに供給されるべき）利用されないが、それは前
記情報は正確にビツトct(0)を位置ぎめするために不必
要だからである。この情報は第１マトリツクス列に沿つ
てただ上方に移動することができて、BRDにおける１で
の第１ビツトによつて制御されるブロツクRICにおける
固有の行に沿つて伝搬する。

− ２入力と１出力を有する４つのマルチプレクサMXUB
…MXUOのバンク。各マルチプレクサMUX(i)は１行のMDR
の出力に接続した入力を有し、他の入力でビツトt(i)を
受信し、そしてビツトb(i)とDE2（第１１図）の対応す
る出力de(i)との間の論理ANDの値に基づいて、TAGの新
ビツトとして、関連するマトリツクスMDR行の出力に存
在する信号、すなわち古いビツトt(i)を発信する。各回
路RICは２つのデータ入力IdrとSin、２つの出力UdrとSo
u、および制御入力Ierを有する。データ入力Idrは同じM
DEの行における前のブロツク（RBの入出力方向に関し
て）の出力Udrに、あるいは第１列の場合はアースに接
続している。データ入力Sinは同じ列の下の行に位置す
る回路の出力Souに接続しているか、あるいはそれはNTc
のビツトctの１つを受信する。前述のように、個々の素
子RICの制御信号は、第１列を除いて、BRDのビツトb(i)
とタリー関数の結果との間の論理ANDとして取得される
が、その第１列の回路は直接、ビツトb(i)によつて制御
されるからである。

各素子RICは２入力と１出力を有する２つのマルチプレ
クサMX10とMX11から成つている（第１５図）。MX10とMX
11の出力は素子の出力UdrとSouを形成する。両マルチプ
レクサの入力はIdr得とSinに、この場合にもまた相補接
続によつて、接続されている。より詳細には、制御入力
に存在するビツトが０であれば、SinとSouの間およびId
rとUdrの間の接続がセツトアツプされ、一方、制御ビツ
トが１であれば、IdrとSouおよびSinとUdrの間に接続が
生ずる。

この構成によつて、NTcの最下位ビツトct(0)は、b(0)が
１である場合、MXU0に向つて伝搬する。そうでなけれ
ば、それはマトリツクスの第１列に沿つて、１における
第１ビツトｂに対応する行まで、情報にシフトし、次い
でそれは、その行の出力マルチプレクサMXUの入力ま
で、マトリツクスにおける水平軌道をたどる。第２のビ
ツトct(1)は、b(1)とtt(11)が１である場合（従つてま
たb(0)が１）、水平方向に伝搬する。そうでなければ、
それは１における第２ビツトｂに対応する行まで、上方
にシフトされ、次いでそれは水平方向に伝搬し、以下の
NTcのビツトに対しても同様に、BRDの１においてそれ以
上ビツトがなくなるまで続く。このような条件の下で
は、明らかに、それはTAのブロツクの出力信号の関数と
なつており、その信号はそれぞれ、BRDにおいて幾つの
先行ビツトが１であるかを示す。マルチプレクサMXUに
おいて、MDRによつて与えられるビツトct(i)は、１にお
けるビツトb(i)に対応するTAGのビツトを、TUMに対応す
るものだけを除いて、取り代える。実際には、BUMに対
応するビツトde(i)が０であると仮定すると、RBの対応
する行にあるマルチプレクサの制御ビツトは０であり従
つて、TUMは変更されないままである。ビツトｂが０に
あるすべての行に対して、同じことが適用される。

説明して来たことは非限定的実施例として与えられてお
り、当業者の能力内での変更によつて、本発明は異なる
形式のネツトワークあるいは異なる数の入出力を有する
素子にも適用され得ることは明らかである。

付表１付表にはASMA言語によるSCUBRDプログラムが含まれる。
プログラムを理解するために、下記に述べる。

− パラグラフ「MACRO」に含まれる用語は状態の推移を
判定する論理表現である。そのような表現では記号
「！」はNOT機能、「＆」はAND機能、“ ”はOR機能を
指示する。

− 与えられた状態で実行される動作は、“ ”が後に
続く状態名で明らかにされる。そのような動作の終りは
“ ”で示される。幾つかの推移の可能性のある状態に
対してもまた、“ ”の後および“ ”の前にそれぞ
れ、ラベル「CASE」「ENDCASE」が与えられ、そして論理
式、アクテイブ出力および次の状態（GOTO…）が各推移
に対して与えられる。状態の全推移に共通のアクテイブ
出力はCASE外にリストされる。唯一の推移可能性のある
状態に対しては、アクテイブ出力のリストと次の状態の
みが与えられる。

− 記号「♯」は状態に関するコメントを表わす。

入力／出力はここで小文字で書いてあるが、図面では大
文字で示されていることを理解されたい。

【図面の簡単な説明】

第１図はこの発明によるパケツト交換素子から成る相互
接続ネツトワークを利用する並列処理構造の概略図、第２図はパケツト交換素子のブロツク図、第３図はメツセージ放送アルゴリズムを示す図、第４図は入力装置の論理ネツトワークの動作線図、第５図は素子の出力装置の論理ネツトワークの詳細図、第６図は第５図の論理ネツトワークの制御装置の動作線
図、第７図はFIFOメモリの１つの構成図、第８図と第９図は第７図のFIFOの２つの論理ネツトワー
クの動作線図、第１０図はスイツチ制御装置のブロツク図、第１１図はスイツチ制御装置における経路指示タグ処理
回路のブロツク図、および第１２図から第１５図は第１１図の幾つかの回路の詳細
図である。図中、ECPはパケツト交換素子、IMA,IMBは入力装置、FI
FA,FIFBはFIFOメモリ、SWはスイツチ、SCUはスイツチ制
御装置、RU0,RU1は、出力装置、をそれぞれ示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ヴイニシオ・ヴエルセローネイタリー国ヴエナリア・レアレ（トリノ）、ヴイア・ベリノ 42／３ (56)参考文献特開昭60−232743（ＪＰ，Ａ) 特開昭58−19059（ＪＰ，Ａ) 特開昭57−197943（ＪＰ，Ａ) 特開昭55−67262（ＪＰ，Ａ) 国際公開86／3355（ＷＯ，Ａ) ＩＥＥＥＰｒｏｃ．Ｉｎｔ．Ｃｏｎｆ．ＰａｒａｌｌｅｌＰｒｏｃｅｓｓ．”ＰｅｒｆｏｒｍａｎｃｅａｎｄＩｍｐｌｅｍｅｎｔａｔｉｏｎｏｆ４ ×４ＳｗｉｔｃｈｉｎｇＮｏｄｅｓｉｎａｎＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎＮｅｔｗｏｒｋｆｏｒＰＡＳＭ” ＰＰ．229〜233 1981．（Ｐ．232 左欄１，１〜32 Ｐ．233左欄１，４〜25)

Claims

【特許請求の範囲】

【請求項１】ネットワークを介して転送されるパケット
の放送を可能にする自己経路指示多段相互接続ネットワ
ークのためのパケット交換素子であって、 − 素子（ＥＣＰ）の入力と同数だけの部分から成り、
各部分は出力に向ってのパケット転送の前にパケット緩
衝するＦＩＦＯメモリ（ＦＩＦＡ，ＦＩＦＢ）を備える
入力装置（ＩＭＡ，ＩＭＢ）と、 − 転送されるべき各パケットに対して、素子（ＥＣ
Ｐ）の１入力（ＩＤＡ，ＩＤＢ）と１つ以上の出力（Ｕ
Ｄ０，ＵＤ１）との間で前記パケットに要請される接続
を、各パケットに付随する伝送タグを構成するビットの
論理値に基いて設定し、該伝送タグは第１部分と第２部
分（ＴＡＧ，ＢＲＤ）とを有し、第１部分のビットは通
常の経路指示に関するビットであり、第２部分のビット
は種々のネットワーク段における放送に関するビットで
あり、別々の入力に同時に到着した複数のパケットを１
つの出力に転送するかまたは放送しなければならない場
合におけるこれらのパケットに対する経路指示上の対立
を解決するために、これらのパケットのうちの１つに伝
送の優先権を与えそして他のパケットは伝送を遅延させ
る機能を有する、制御装置（ＳＣＵ）を備えたスイッチ
（ＳＷ）と、 − 素子出力と同数だけの部分から成り、かつ宛先に存
在するデバイスへのパケット転送を管理する出力装置
（ＲＵ０，ＲＵ１）と、を備えているパケット交換素子において、 − スイッチ（ＳＷ）の制御装置（ＳＣＵ）に属する手
段(SCUBRD,MANET)であって、この手段は、当該スイッチ
ング素子が属するネットワーク段に存在する伝送タグの
第２部分（ＢＲＤ）の中のビットの論理値によって検知
された放送の要請を受け入れる可能性の有無を評価し、
この手段が放送の要請を検出すると、パケットが放送さ
れるべき宛先の数に関する第１パラメータと、放送が要
請されるすべての段の中から該素子が属する段の位置に
関する第２パラメータを比較することによっておよび特
定メッセージを放送するために捕捉される可能性のある
ネットワーク出力の最大数を表示することによって前記
要請を受け入れる可能性の有無を評価し、第１パラメー
タが第２のそれより大きいかあるいはそれと同じ場合に
放送の要請を受け入れ、その要請が受け入れられる場合
に、放送しようとするパケットを記憶しているメモリ
（ＦＩＦＡ，ＦＩＦＢ）にこの状態を通知する信号(DEF
OISA,DEFOISB)を発信し、そしてまた、放送が関係する
素子出力の１つを介して送られるべき少なくとも１つの
修正された経路指示タグを発生するように構成されてい
て、前記要請を受け入れる可能性の有無の評価と、受け
入れた場合の受け入れ通知信号の発信と、修正されたタ
グの形成とが段の中の素子において行われ、しかしてこ
れらの操作は、同じ段の中の別の素子において行われる
種々の放送要請処理操作とは無関係に行われる、前記手
段(SCUBRD,MANET)と、 − 各入力装置部分のメモリ（ＦＩＦＡ，ＦＩＦＢ）に
属し、スイッチ（ＳＷ）の制御装置（ＳＣＵ）によって
発生される前記信号(DEFOISA,DEFOISB)のある場合、同
じパケットの複数の連続的読出しによって、パケットの
実際の放送を実行する手段（ＣＴＤ，ＣＴ）と、を備えていることを特徴とする前記パケット交換素子。
【請求項２】特許請求の範囲第１項記載の素子であっ
て、２入力および２出力素子の場合、前記第１パラメー
タ（Ｔｃ）は、放送の要請があった段に関連する前記タ
グの第１部分（ＴＡＧ）のビットによって示された２進
数であり、そして前記第２パラメータは２^ｋによって与
えられ、ｋは放送が要請されている段のシーケンスにお
いて、素子が属する段の通し番号であり、しかして該通
し番号は０から始まる通し番号であることを特徴とする
前記パケット変換素子。
【請求項３】特許請求の範囲第２項記載の素子であっ
て、前記修正されたタグは、第１タグ部分において、前
記第１パラメータを形成するのに利用されたビットを、
第１と第２のパラメータ間の減算の結果のビツトに置き
換えることによって得られることを特徴とする前記パケ
ット交換素子。
【請求項４】特許請求の範囲第１項記載の素子であっ
て、前記スイッチ（ＳＷ）の制御装置（ＳＣＵ）は − スイッチ（ＳＷ）の各入力に関連し、かつ２つのパ
ラメータ間の前記減算を実行するよう配置されて、前記
減算が負の結果を与えるか否かを表示する信号(MINUS)
を発生し、そして前記修正されたタグを構成するタグ処
理デバイス(MANET)と、 − これもまたスイッチ（ＳＷ）の各入力に関連し、か
つ修正タグおよびオリジナルタグをそれぞれ格納する第
１と第２のレジスタ(RTMOD,RT)と、 − 修正タグあるいはオリジナルタグのいずれかを交換
されたパケットと関連させる第１マルチプレクサ（ＭＸ
６）と、 − スイッチ（ＳＷ）の入力と出力との間の接続を、経
路指示タグ、減算により起り得る負の結果を表示する信
号(MINUS)および第１パラメータを形成するために利用
されるものの中の最上位ビット（ＴＵＭ）を利用するこ
とによって設立し、第１マルチプレクサ（ＭＸ６）を制
御して、タグ伝送を予定する時間位相において、スイッ
チ（ＳＷ）に第１あるいは第２のレジスタ(RTMOD,RT)の
内容を供給し、対応する要請が受け入れられる場合に、
パケットの放送伝送の条件を格納し、そして関連の出力
部分（ＲＵ０，ＲＵ１）によって宛先に転送するパケッ
トを制御する制御論理ネットワーク(SCUBRD)と、を備えていることを特徴とする前記パケット交換素子。
【請求項５】特許請求の範囲第４項記載の素子であっ
て、前記タグ処理デバイス(MANET)は − ２つのタグ部分（ＴＡＧ，ＢＲＤ）を形成するビッ
トを受信し、かつ前記第１パラメータ（Ｔｃ）を形成す
る第１ビット抽出器（ＥＢ１）と、 − 第２タグ部分（ＢＲＤ）のビットおよび、それが属
するネットワーク段の通し番号を表示する第１ビツトパ
ターン(j)を受信し、そして放送が要請されている段シ
ーケンスにおけるそのような段の通し番号(k)を表わす
第２ビットパターンを発生する第２ビット抽出器（ＥＢ
２）と、 − 前記第１パラメータ（Ｔｃ）と第２ビットパターン
(k)を受信し、第２パラメータ（２^ｋ）を計算し、２つ
のパラメータ間の減算を実行し、そして第１出力におい
て減算それ自体の結果(NTc)および減算により起り得る
負の結果を表わす前記信号(MINUS)を発信する演算論理
装置（ＡＬＵ）と、 − 第２タグ部分（ＢＲＤ）を形成するビットを受信
し、かつ前記第２タグ部分（ＢＲＤ）において放送の要
請を表わす第１論理値を有するものの中から最上位ビッ
ト（ＢＵＭ）の位置を符号化する第３ビットパターンを
供給する優先順位エンコーダ（ＰＥ）と、 − 優先順位エンコーダ（ＰＥ）の出力に接続されて、
単一ビットが所定の論理値を有し、そしてその位置によ
って、第２タグ部分（ＢＲＤ）における前記第１論理値
を有するものの中から前記最上位ビット（ＢＵＭ）の位
置を表示する場合、第４ビットパターン（ｄｅ）を発生
するデコーダ（ＤＥ２）と、 − 両タグ部分（ＴＡＧ，ＢＲＤ）のビット、減算の結
果（ＮＴｃ）および第４ビットパターン（ｄｅ）を受信
し、そして前記修正タグを発するビット再結合デバイス
（ＲＢ）と、 − 前記第３ビットパターンによって制御され、かつ第
１タグ部分（ＴＡＧ）のビットから前記第１パラメータ
（Ｔｃ）を形成しようとするものの中の前記最上位ビッ
ト（ＴＵＭ）を選択する第２マルチプレクサ（ＭＸ７）
と、 − 前記第２マルチプレクサ（ＭＸ７）によって選択さ
れたビットを前記制御論理ネットワーク(SCUBRD)にとっ
て利用できるように格納し、そして保持するよう配置さ
れたレジスタ（ＦＥＴ）と、を備えていることを特徴とする前記パケット交換素子。
【請求項６】特許請求の範囲第５項記載の素子であっ
て、前記第１と第２のビット抽出器（ＥＢ１，ＥＢ２）
は第１スイッチング回路（ＤＥＣ）の三角マトリックス
（ＭＤＥ）を備えており、第１ビット抽出器（ＥＢ１）
のマトリックス行はそれぞれ第１タグ部分（ＴＡＧ）の
１ビット（ｔ(i)）に関連し、そして第２ビット抽出器
のマトリックス行は前記第１ビットパターン(j)の１ビ
ットに関連しており、両抽出器（ＥＢ１，ＥＢ２）のマ
トリックス列はそれぞれ第２タグ部分（ＢＲＤ）の１ビ
ット（ｂ(i)）に関連しており、各回路（ＤＥＣ）は第
１入力（Ｉｄｅ）と第１出力（Ｕｄｅ）を有するが、こ
れらは接続されて、回路が属す列に関連する第２タグ部
分（ＢＲＤ）のビットが前記第１論理値を有する場合
に、回路が属す行に関連する第１タグ部分（ＴＡＧ）あ
るいは前記第１パターンのそれぞれのビットを、ビット
抽出器出力に向かって転送しており、さらに前記回路は
第２入力（Ｐｉｎ）と第２出力（Ｐｏｕ）を有してい
て、この両者間で第１のものに対する相補論理値は反対
の場合に伝搬されることを特徴とする前記パケット変換
素子。
【請求項７】特許請求の範囲第５項記載の素子であっ
て、前記第１スイッチング回路（ＤＥＣ）の各々は − 第１と第２の入力を第１と第２の回路入力（Ｉｄ
ｅ，Ｐｉｎ）にそれぞれ接続され、かつ出力を第１回路
出力（Ｕｄｅ）に接続されており、制御信号として前記
第２タグ部分（ＢＲＤ）のビットを受信し、そして前記
制御ビットが第１論理値を有する場合、その第１入力と
出力の間に接続を達成する第３マルチプレクサ（ＭＸ
８）と、 − 第１と第２の入力を第２と第１の回路入力（Ｐｉ
ｎ，Ｉｄｅ）にそれぞれ接続され、かつ出力を第２回路
出力（Ｐｏｕ）に接続されており、制御信号として第３
マルチプレクサ（ＭＸ８）と同じ前記第２タグ部分（Ｂ
ＲＤ）のビットを受信し、そして前記制御ビットが第１
論理値に対する相補論理値を有する場合に、その第１入
力と出力間に接続を達成する第４マルチプレクサ（ＭＸ
９）と、を備えていることを特徴とする前記パケット交換素子。
【請求項８】特許請求の範囲第６項記載の素子であっ
て、前記第１ビット抽出器（ＥＢ１）はなお、前記第１
パラメータ（Ｔｃ）を形成するよう設計されたものの中
から前記最上位ビット（ＴＵＭ）の位置を識別する論理
ゲート（ＰＯＡ）のグループを備えており、前記ゲート
グループの出力は第１スイッチング回路（ＤＥＣ）のマ
トリックス（ＭＤＥ）の各行の第１回路に接続されてい
ることを特徴とする前記パケット交換素子。
【請求項９】特許請求の範囲第５項記載の素子であっ
て、前記ビット再結合デバイス（ＲＢ）は、 − その数が１単位だけ縮小された前記第２タグ部分
（ＢＲＤ）のビット数に等しいカウンテイング回路（Ｔ
Ａ１…ＴＡ３）バンクであって、各回路（ＴＡ１…ＴＡ
３）は、第２タグ部分（ＢＲＤ）の少なくとも１ビット
を備える各ビットグループにおける第１論理値を有する
ビットをカウントし、そしてカウンテイング結果をデコ
ードして表示する出力信号を発信するが、第１グループ
は前記第２のタグ部分（ＢＲＤ）の最下位ビットから成
り、一方各々次のグループは、最上位のものを例外とし
て、第２タグ部分の全ビットから成る最後のグループま
で、より上位のビットを漸次加算することによって得ら
れる、前記カウンテイング回路バンクと、 − その行はそれぞれ第１と第２のタグ部分（ＴＡＧ，
ＢＲＤ）のビットに関連し、そして列は第１と第２のパ
ラメータ間の減算の結果（ＮＴｃ）のビットに関連す
る、第２スイッチング回路（ＲＩＣ）の三角マトリック
ス（ＭＤＲ）であって、各第２スイッチング回路（ＲＩ
Ｃ）は第１入力（Ｓｉｎ）と第１出力（Ｓｏｕ）を有し
ており、これらは接続されて、前記減算結果ビットを、
この回路が一部となっている（第１マトリックス列にお
ける回路にとっての）行と関連する第２タグ部分（ＢＲ
Ｄ）のビット、あるいはそのようなビットと前記カウン
テイング回路（ＴＡ１…ＴＡ３）の出力信号との間の
（他のマトリックス列における回路にとっての）論理
積、にある制御信号が前記第１論理値に対する相補論理
値を有する場合に、回路が属す列に沿って伝搬させてお
り、さらに各第２スイッチング回路（ＲＩＣ）は第２入
力（Ｉｄｒ）と第２出力（Ｕｄｒ）を有しており、これ
らは、前記制御信号が前記第１論理値を有する場合に、
それぞれ第１出力（Ｓｏｕ）と第１入力（Ｓｉｎ）に接
続されて、アースに対応する論理値をマトリックス列に
沿って伝搬させ、そして前記減算結果ビットをマトリッ
クス（ＭＤＲ）の行に沿って伝搬させている、前記三角
マトリックスと、 − 第２スイッチング回路（ＲＩＣ）のマトリックス
（ＭＤＲ）の行と各々が関連し、第２スイッチング回路
（ＲＩＣ）のマトリックス（ＭＤＲ）の関連する行の出
力に存在する信号と第１タグ部分（ＴＡＧ）のビットを
それぞれ受信する２入力を有し、そして制御信号として
第２タグ部分と前記第４パターンの対応するビット間の
論理積を受信する、マルチプレクサ（ＭＸＵ０…ＭＸＵ
３）バンクであって、各マルチプレクサは、第２タグ部
分のビットが放送の要請を表示し、かつ最上位ビットで
ない場合、各自のマトリックス行によって供給される信
号（ｃｔ(i)）を出力に伝達し、そして他の全条件の下
では第１タグ部分のビット（ｔ(i)）を出力に伝達す
る、前記マルチプレクサバンクと、を備えていることを特徴とする前記パケット変換素子。
【請求項１０】特許請求の範囲第９項記載の素子であっ
て、前記第２スイッチング回路（ＲＩＣ）の各々は − 第１と第２の入力を第１と第２の回路入力（Ｓｉ
ｎ，Ｉｄｒ）にそれぞれ接続され、そして出力を第２の
回路出力（Ｕｄｒ）に接続されており、そして前記制御
信号が第１論理値を有する場合に、その第１入力と出力
との間に接続を達成する第５マルチプレクサ（ＭＸ１
０）と、 − 第１と第２の入力を第２と第１の回路入力（Ｉｄ
ｒ，Ｓｉｎ）にそれぞれ接続され、そして出力を回路の
第１出力（Ｓｏｕ）に接続されており、そして前記制御
信号が第１のものに対する相補論理値を有する場合に、
その第２入力と出力との間に接続を達成する第６マルチ
プレクサ（ＭＸ１１）と、を備えていることを特徴とする前記パケット変換素子。
【請求項１１】特許請求の範囲第１項記載の素子であっ
て、２入力と２出力を有する素子の場合、入力装置（Ｉ
ＭＡ，ＩＭＢ）のメモリ（ＦＩＦＡ，ＦＩＦＢ）におい
て放送伝送用の同じパケットの複数の連続読出しを可能
にする手段は、同じ歩進信号(INCRD)によって増分され
る１組の読出しアドレスカウンタ（ＣＴＤ，ＣＴ）を備
えており、第１カウンタ（ＣＴＤ）はスイッチ制御装置
（ＳＣＵ）によって発信された信号(DEFOIS)の到着に対
応して第２カウンタ（ＣＴ）のカウントをロードして、
実行されるべき読出しが放送伝送の最初であることを表
示するが、一方、第２カウンタはそのような信号が存在
する間、不動作のままであって、２つのカウンタの出力
は、スイッチ（ＳＷ）の制御装置（ＳＣＵ）によって発
信される前記信号(DEFOIS)のそれぞれ、存在あるいは不
在における第１カウンタ（ＣＴＤ）のあるいは第２カウ
ンタ（ＣＴ）のカウントを、読出しアドレスとして、通
過させているマルチプレクサ（ＭＸ３）の２入力に接続
されていることを特徴とする前記パケット交換素子。
【請求項１２】特許請求の範囲第１項記載の素子であっ
て、前記スイッチ（ＳＷ）の制御装置（ＳＣＵ）はさら
に、経路指示対立の場合、この対立のために遅延したパ
ケットが存在していた素子（ＥＣＰ）の入力の同一性を
格納し、そのようなパケットがそれに関連する次の対立
時にまた遅延しないようにするメモリデバイス（ＦＦ１
４）を備えていることを特徴とする前記パケット変換素
子。
【請求項１３】特許請求の範囲第１項記載の装置であっ
て、それはさらに、出力装置の各部分（ＲＵ０，ＲＵ
１）において、第１ネットワーク段においてそのネット
ワークを介して転送されるべき各パケットに対して、伝
送規則性をチェックするチェックワードを発生し、かつ
パケットワード伝送後にそれを伝送し、後続の段におい
ては前記チェックワードの正確さをチェックし、そして
最後の段においては前記チェックワードの正確さをチェ
ックし、かつ、パケット伝送前にそれを排除する手段
（ＣＲＣ）と、およびチェックワードの正確さがチェッ
クされている段に対して、１ワード伝送周期に等しい時
間周期だけ、パケット転送の終りを素子出力に表示する
信号を遅延させることができる手段（ＦＦ６）とを備え
ていることを特徴とする前記パケット変換素子。
【請求項１４】特許請求の範囲第１３項記載の素子であ
って、前記チェックワードは並列で計算される巡回冗長
コードであることを特徴とする前記パケット変換素子。