JPH0799831B2 - Ａｔｍ通信システム用単位セルスイッチ - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ATM通信システムで使用されるセルスイッチ
に関し、特に、非同期ルーティング網で効率良く動作す
るセルスイッチに関する。

（従来技術） 従来、既存の電話網で使用される伝送モードとして、通
信端末が必要な時に通信網の情報伝送能力を使用るATM
（Asynchronous Transfer Mode）がある。このATMは、
セルと呼ばれる固定長の短パケットを用いて情報を伝送
し、各通信端末は必要に応じて通信網にセルを渡すこ
と、即ち、通信端末が必要な時に通信網の情報伝送能力
を使用することを特徴とする伝送モードである。

ATM通信網を構成するためには、複数の入力通信路から
配送されるセルを所望の通信路に出力する機能、則ち、
セルスイッチを実現する必要がある。この際、通信端末
が必要な時に通信網の情報伝送能力を適宜使用するた
め、同時に同一の出力通信路に複数セルが向かう事態、
即ちブロッキングが発生する。この様な事態が発生した
場合には、複数セルのうち１つを出力通信路に転送し、
残ったセルはバッファに一旦蓄積うることによりブロッ
キングを回避することが行なわれる。

このブロッキングの具体的な回避手法には種々の方法が
考えられるが、ブロッキング回避手法はスイッチの性能
に大きく影響を与えるため、効率的なブロッキング回避
手法を適用したセルスイッチの開発が望まれている。

従来から提案されてきたセルスイッチの中で、本発明者
らが「ATMスイッチアーキテクチャの比較検討」（電子
情報通信学会技術研究報告、情報ネットワーク研究会IN
88−119、pp13−17、平元年）で報告した分散衝突回避
型入力バッファ方式と呼ばれるクラスのセルスイッチ
は、セルスイッチ内部でブロッキングが発生する位置に
バッファを空間分割して設け、該バッファによりブロッ
キングを回避することを特徴とするセルスイッチであ
る。このセルスイッチは、一般的には、バッファ付き多
段自己ルーティング網として既知であるスイッチ網によ
り構成されている。ここに、バッファ付き多段自己ルー
ティング網とは、多段自己ルーティング網の各２入力２
出力の単位スイッチ（以後、単位スイッチと呼ぶ）にお
いて、ブロッキングを回避可能なようにバッファを設け
たスイッチ網である。良く知られているように、この多
段自己ルーティング網は、複数の単位スイッチを網状に
結合し、セルの持つ方路情報の内、予め定められた位置
のビットの値に従って、各セルをスイッチングすること
により、入力通進路より入力されたセルを所望の出力通
信路に導くことができるスイッチ網である。

従来のバッファ付き多段自己ルーティング網構造に基づ
くセルスイッチは、網を構成する全ての単位スイッチが
同期して動作する方式（以後、同期式と呼ぶ）である
が、同期式では、単位スイッチ間におけるセル1bitを伝
送するのに必要な時間（以後、スイッチ間セル伝送遅延
時間と呼ぶ）が、セル伝送クロック信号の最大周波数Ft
rnsを規定する。第７図、及び第８図は、単位スイッチ
（ｘ）から単位スイッチ（ｘ＋１）に、セルのｉ番目の
bitをシリアル転送するときのスイッチ間セル伝送遅延
時間を説明する図、及びそのタイミングチャートであ
る。同図で使用している記号の意味を以下に示す。

ck:セル伝送クロック信号 ck（ｘ）：単位スイッチ（ｘ）内部のセル伝送クロック
信号。

ck（ｘ＋１）：単位スイッチ（ｘ＋１）内部のセル伝送
クロック信号。

Tstr:ck（ｘ）立ち上がり時刻からノードｄにセルのデ
ータが出力されるまでの時間。

Topb:出力バッファ内部遅延時間。

Tlin:セル伝送路遅延時間。

Tipb:入力バッファ内部遅延時間。

Tset:DFF（データタイプ・フリップフロップ）のセット
アップ時間。

Ts（x,x＋１）:ck（ｘ）とck（ｘ＋１）間のスキュー
（位相ズレ）。

Tcyc:ck、ck（ｘ）、ck（ｘ＋１）のサイクル時間。

Ftrns:ck、ck（ｘ）、ck（ｘ＋１）の周波数。

ここで、スイッチ間セル伝送遅延時間をTdlyとすると、
第８図より、 Tdly＝Tcyc ＝Tstr＋Topb＋Tlin＋Tipb＋Tset＋Ts（x,x＋１） で与えられる。

また、各遅延時間を例えば以下の値とした場合のTdly＝
Tcycを求めると、次のようになる。

Tstr＝1ns Topp＝3ns Tlin＝1ns Tibp＝3ns Tset＝1ns Ts（x,x＋１）＝1ns ∴Tdly＝Tcyc＝11ns これより、シリアル転送時の最高セル伝送レートは、 Ftrns＝1/Tcyc＝90.9Mbps に律速される。

一方、スイッチ規模を大きくしていくと（例えば、入出
力チャネル数を256〜1024規模にすると）、第８図でい
うTlin、Ts（x,x＋１）が大きくなる。これにより、ス
イッチ規模の拡大に応じてFtrnsが小さくなってしま
い、従来の同期動作方式では、所望のセル転送レートを
保ったままでスイッチの大規模化を図ることが非常に困
難であった。

また、本発明者らが開示した特願平１−135819のセルス
イッチは、セルがスイッチに入力されてから出力される
までの時間（以後、セル遅延時間と呼ぶ）を短縮する目
的で、単位スイッチ内部でセルを分割転送することを利
用して、単位スイッチでセルの入出力を同時に行なう機
能（以後、セル入出力同時転送機能と呼ぶ）を実現する
ものである。しかし、同期動作方式では、単位スイッチ
がセルの入出力を必ず行なうため、ある単位スイッチだ
けがセル入出力同時転送機能でセルを他の単位スイッチ
より先に出すことができず、事実上、セル入出力同時転
送機能が有効に機能しないという重大な問題があった。

また、従来技術によるセル入出力同時転送機能の実現方
法は、同期のルーティングスイッチ網に適用することを
前提とし、セル蓄積手段（バッファ）を経由せずに行な
っていた。しかし、非同期のルーティング網では、出力
先の単位スイッチの入力準備が完了しないと、自身の単
位スイッチはセルを出力できない。よって、従来技術の
セル入出力同時転送の実現方法は、非同期のルーティン
グ網には適用できないという重体な問題があった。

一般的に、ディジタル情報処理システムで非同期方式を
取り入れた場合、非同期動作する機能ブロック間の同期
合わせ処理のため、ハードウェアが複雑になり、タイミ
ング設計が困難になるという問題があった。また、同期
合わせ処理で発生するオーバーヘッド時間によるセル遅
延時間増加の問題があった。

更に、従来技術のバッファ付き多段自己ルーティング網
構造に基づくセルスイッチで、網を構成する単位スイッ
チは、セルの入出力を行なわない場合に、セル入出力手
段を駆動するクロック信号の発信を停止する手段を持っ
ていないため、網全体の消費電力を著しく不必要にい増
大させていた。

（発明が解決しようとする課題） 以上の様に、従来のセルスイッチでは、 （１）同期動作方式において、所望のセル転送レートを
保ったままでスイッチの大規模化を図ることが非常に困
難である。

（２）同期動作方式において、単位スイッチがセルの入
出力を必ず同時に行なうため、事実上、セル入出力同時
転送機能が有効に機能しない。

（３）従来技術によるセル入出力同時転送機能の実現方
法は、非同期のルーティング網には適用できない。

（４）ルーティング網の非同期化は、ハードウェアが複
雑になり、タイミング設計が困難である。

（５）網を構成する単位スイッチは、網全体の消費電力
を著しく不必要に増大させる。

という欠点があった。

本発明は、上記問題点を解決するもので、その目的は、
単位スイッチで形成するバッファ付き多段自己ルーティ
ング網構造に基づくセルスイッチにおいて、網上の各単
位スイッチが非同期転送可能で、セル転送レートが極め
て高いセルスイッチの構成技術を簡単なハードウェアで
実現する技術を提供することである。

また、本発明の他の目的は、当該セルスイッチにおい
て、セル入出力同時転送機能を有し、セル遅延時間が小
さなセルスイッチの構成技術を提供し、更に、非同期の
ルーティング網で動作するセルスイッチに適用できるセ
ル入出力同時転送機能の実現技術を提供することであ
る。

更に、本発明の目的には、セル転送クロック信号をセル
転送時のみ発信させるようにし、消費電力の小さいセル
スイッチの実現技術を提供することがある。

［発明の構成］ （課題を解決するための手段） 上記課題を解決するために本発明では、複数の単位セル
スイッチを組み合わせてなるATM用多段自己ルーティン
グ網において、前記単位セルスイッチの各々は、複数の
入力通信路と複数の出力通信路を有し、前記入力通信路
の夫々から入力同期用クロックと共に方路情報を含んだ
セルを受け、前記入力同期用クロックに同期して前記セ
ルを前記単位セルスイッチ内部に取り込み、夫々のセル
を出力同期用クロックと共に前記出力同期用クロックに
同期して前記方路情報で指定された前記出力通信路から
出力することを特徴とする。

（作用） 従って、本発明による単位セルスイッチによれば、夫々
の単位セルスイッチで、セルの入力と共に同期用クロッ
クも入力し、内部のクロックではなく入力通信路から入
力した同期用クロックに同期してセルの入力を行うこと
により、伝搬遅延があっても確実に同期がとれ、動作周
波数を十分多角設定することが出来る。

（実施例） ここでは、本発明者らが開示した特願平１−135819の従
来技術のセルスイッチに対して、非同期転送機能を加え
た一実施例の詳細動作を説明する。

先ず最初に、特願平１−135819の従来技術のセルスイッ
チの構成を直接引用して説明する。

第９図は従来技術によるセルスイッチの構成を示すブロ
ック図である。同図に示したセルスイッチは２本の入力
通信路51A、51Bと２本の出力通信路52A、52Bを収容する
バッファ付き多段自己ルーティング網を構成するのに好
適なセルスイッチとなっている。

同図において、53はセルスイッチ、54A、54Bは入力通信
路51A、51Bに対応して設けられたセル入力手段、55A、5
5Bは前記セル入力手段54A、54Bに対応して設けられたセ
ル蓄積手段、56は前記２個のセル蓄積手段55A、55Bに蓄
積されているセルの持つ方路情報を保持し、該保持して
いる方路情報を参照してそれぞれのセル蓄積手段55A、5
5Bから出力すべきセルを指定し、所定のセル蓄積手段55
A、55Bから所定のセルを出力させる転送制御手段であ
る。また、57A、57Bはセルスイッチ53の収容している２
個の出力通信路52A、52Bにセルを出力するセル出力手
段、58は前記転送制御手段56の制御を受け、前記セル蓄
積手段55A、55Bから出力されたセルを所望のセル出力手
段57A、57Bへと導くスイッチ手段である。

前記セル蓄積手段55A、55Bは、予め定められた個数のセ
ルを蓄積できる記憶領域59を持つ。この記憶領域59に
は、該セル蓄積手段55A、55Bが１回の書き込み及び又は
読み出しサイクルにより書き込み及び又は読み出しサイ
クルにより書き込み及び又は読み出し可能な単位毎にア
ドレスが付けられ、該アドレスによってセル蓄積手段55
A、55Bの書き込み及び又は読み出し領域が指定される。
この様な記憶領域59は、例えばLSI技術を用いた半導体
メモリにより容易に実現できる。

前記セル蓄積手段55A、55Bは予め定められた回数の書き
込みサイクルを実行することにより、１つのセルを入力
することを特徴とする。これは、該セル蓄積手段55A、5
5Bが１回の書き込みサイクルによって入力できるビット
幅をセル60を構成するビット列の長さよりも短くしてい
ることと等価である。セル60を入力する際には、該セル
60を入力する複数回の書き込みサイクルに対して連続し
たアドレスを与えるものとする。

また、本例のセル蓄積手段55A、55Bは予め定められた回
数の複数回の読み出しサイクルを実行することにより、
１つのセル60を出力することを特徴とする。これは、該
セル蓄積手段55A、55Bが１回の読み出しサイクルによっ
て出力できるビット幅をセル60を構成するビット列の長
さよりも短くしていることと等価である。セル60を出力
する際には、該セル60を出力する複数回の読み出しサイ
クルに対して連続したアドレスを与えるものとする。

以上述べたようにセルの入力及び又は出力を行なうと、
前記セル蓄積手段55A、55Bの記憶領域59上でのセル60の
指定又はセル60を書き込む領域の指定は、１つのセル60
を保持している連続したアドレスに対して新たな識別子
を導入することにより行なうことができる。該連続した
アドレスに対して導入する新たな識別子をエントリと呼
ぶ。例えば、アドレスが２進数により表現されるよく知
られているLSI技術による半導体メモリを記憶領域とし
て使用し、更に読み出しサイクル及び又は書き込みサイ
クルの回数を２のべき数の中から選択するならば、記憶
領域に与えるアドレス信号の内いくつかに前記エントリ
を指定するためのビット列を与え、エントリを指定する
ために使用したアドレス信号の残りのアドレス信号に、
１つのセルを入力及び又は出力が開始された時点でクリ
アされ、１つのセルを入力及び又は出力するために行な
われる複数回の書き込みサイクル及び又は読み出しサイ
クル毎にインクリメントされるカウンタにより発生させ
られるビット列を与えることにより、前記記憶領域59に
与えるアドレス信号を作成することもできる。

入力通信路51A、若しくは51Bより入力されるセル60は、
対応するセル入力手段54A、54Bを通過してセル蓄積手段
55A、55Bへと蓄積される。セル入力手段54A、54Bは前記
入力通信路51A、51Bがビット列を転送する並列度を、セ
ル蓄積手段55A、55Bが前記ビット列を入力する並列度に
変換するデマルチプレクサ61を含み、セル蓄積手段55
A、55Bの連続する複数の書き込みサイクルをとらえてセ
ル60のビット列をセル蓄積手段55A、55Bに書き込むと共
に、入力しているセル60の持つ方路情報のうち、自己ル
ーティング機能により要求されるところの該セルスイッ
チ53を含みスイッチ網の中での該セルスイッチ53の位置
によって指定されるビットを転送制御手段56に渡す。

前記転送制御手段56は、それぞれのセル蓄積手段55A、5
5Bでのセル蓄積状況を把握しており、それぞれのセル入
力手段54A、54Bから新たにセル60が入力されるとき、新
たに入力されるセル60を書き込むセル蓄積手段55A、55B
のエントリを決める。また、該転送制御手段56は、それ
ぞれのセル入力手段54A、54Bからのセル入力時に渡され
る方路情報を記憶部62に蓄積しており、セル出力時に出
力するためのセル蓄積手段55A、55Bのエントリを決め
る。更に、該転送制御手段56は、それぞれのセル蓄積手
段55A、55Bからのセル60の出力の開始タイミングを決定
する。これは、ある転送制御手段56を含むセルスイッチ
53がセル60を出力する先のセル蓄積手段（55A、55B）の
状態を見て決めることが望ましい。即ち、該転送制御手
段56は、出力先のセル蓄積手段（55A、55B）が新たにセ
ル60を書き込むことのできるエントリがある場合の該出
力先のセル蓄積手段（55A、55B）へセル60を出力するよ
うにセル蓄積手段55A、55Bを制御する。

これは、出力先のセル蓄積手段（55A、55B）に新たにセ
ル60を蓄積可能なエントリがあることを、該出力先のセ
ル蓄積手段（55A、55B）を制御する転送制御手段（56）
が、該転送制御手段（56）が出力するレディ信号をアク
ティブにすることで実現し、該レディ信号を出力通信路
52A、52Bを通じてセル出力元の転送制御手段56が参照す
ることにより可能になる。

更に、前記転送制御手段56においては、前記入力通信路
51A、51Bから入力されるセル60を、該セル60の持つ方路
情報が前記セル蓄積手段55A、55Bに入力された時点から
出力する候補のセルとしてもよい。このことにより、前
記セル蓄積手段55A、55Bに他のセル60が保持されていな
かった場合には、セル60を一旦全てセル蓄積手段55A、5
5Bに入力した後出力することに比べ、セル遅延時間を小
とすることができる。

前記スイッチ手段58は、２つのセル蓄積手段55A、55Bか
ら出力されるセル60を構成するビット列を所望のセル出
力手段57A、57Bへと転送制御手段56の制御を受けながら
導く働きを行なう。該スイッチ手段58は、セル蓄積手段
55A、55Bが１つの出力サイクルで出力するビット列の並
列度を、当時にスイッチングできるように並列に構成さ
れたクロスバスイッチで構成される。よく知られている
ように、このクロスバスイッチは、例えば、２本の入力
信号線と２本の出力信号線を直行させ、これらの入力信
号線と出力信号線が交わった点に入力信号線から出力信
号線に信号を導くスイッチを置き、該スイッチの開閉を
外部から制御可能とすることによって構成可能である。
これを複数個設けることによってセル蓄積手段55A、55B
が出力するビット列の並列度を同時にスイッチング可能
とすることができる。

セル出力手段57A、57Bは、前記セル蓄積手段55A、55Bが
ビット列を出力する並列度を、前記出力通信路52A、52B
が前記ビット列を転送する並列度に変換するためのマル
チプレクサを含み、セル蓄積手段55A、55Bが連続して出
力するセル60を途切れることなく出力通信路52A、52BT
に送り出す。

セル入力手段54A、54Bの含むデマルチプレクサ61とセル
出力手段57A、57Bの含むマルチプレクサ63の構成例を第
10図（ａ）、（ｂ）に示す。

同図において、FFはＤタイプのフリップフロップ、STは
２入力１出力のセレクタである。

第10図（ａ）は直列−並列変換シフトレジスタとして、
第10図（ｂ）は並列−直列変換シフトレジスタとして既
知である構成である。これらのシフトレジスタを入力通
信路51A、51B又は出力通信路52A、52Bがビット列を転送
する並列度と等しい数準備することにより、デマルチプ
レクサ61若しくはマルチプレクサ63を構成することが可
能である。

ここで、これらのシフトレジスタを構成するレジスタに
は、入力通進路51A、51B若しくは出力通信路52A、52Bで
転送されるビット列をサンプル可能なクロックがビット
クロックとして与えられる。例えば、現在考えられてい
る150MbpsというUNIのインタフェース速度を持つＢ−IS
DN網で、入力通信路51A、51B若しくは出力通信路52A、5
2Bがビット列を転送する並列度が１、即ち完全にシリア
ルでビット列を転送する場合には、150MHzという周波数
を持つクロックが与えられることになる。

本例のセルスイッチ53の消費電力の大部分は、前記デマ
ルチプレクサ61若しくはマルチプレクサ61である。ここ
で該デマルチプレクサ61及び又はマルチプレクサ63を構
成しているときレジスタに与えるビットクロックを、セ
ル60が入力又は出力されていないときは与えないことに
すると、これらのレジスタはセル60が入力されている間
しか動作しない。即ち、デマルチプレクサ61及び又はマ
ルチプレクサ63をセル60が到着しているとき又はセル60
が出力されているときのみ動作させることができる。こ
のことにより、本例のセルスイッチ53は消費電力を低減
することができる。これは、デマルチプレクサ61及びマ
ルチプレクサ63の構成が第10図（ａ）、（ｂ）に示すも
のと別の構成、例えば、セレクタとカウンタを組み合わ
せたようなものであっても有効である。

更に、本例のセルスイッチ53においては、スイッチ手段
58並びにセル出力手段57A、57B内にセルを１つ以上蓄積
することができないので、２つのセル蓄積手段55A、55B
からのセル出力は同時に開始されることが望ましい。

また、本例のセルスッチ53では、前記セル蓄積手段55
A、55Bに対して同時にセル60の入力と出力が起こる可能
性がある。しかしながら、出力されるセル60はセル入力
手段54A、54Bによってセル蓄積手段55A、55Bに入力され
たセル60の中から転送制御手段56が選択するので、セル
蓄積手段55A、55Bのセル60の入力速度と該セル蓄積手段
55A、55Bからのセル60の出力速度が等しい場合、又はセ
ル60の入力速度がセル60の出力速度より早い場合は、同
じアドレスに対する書き込みサイクルと読み出しサイク
ルが発生することはない。

このため、本例のセルスイッチ53では、前記セル蓄積手
段55A、55Bに含まれる記憶領域59として、異なるアドレ
スに対するデータ入力とデータ出力とを同時に実行する
ことができる２ポートRAMとして既知であるLSI技術によ
る半導体メモリを使用するとよい。このように２ポート
RAMを使用することにより書き込み又は読み出しサイク
ルを不必要に高速にする必要はなくなる。

セル60の入力速度が出力速度より遅い場合は、本例によ
るセルスイッチ53の場合には、同じアドレスに対する書
き込みサイクルと読み出しサイクルが発生する可能性が
ある。この欠点は、セル60の入出力の複数の書き込み又
は読み出しサイクルに分割し、１つのセル60の入力終了
を待たずに該セル60の出力開始が可能であるように構成
したことが原因である。しかしながら、セル60の入出力
を複数の書き込み又は読み出しサイクルに分割したこと
により、前述のように入力通信路51A、51Bから入力され
るセル60を、該セル60の持つ方路情報が前記セル蓄積手
段55A、55Bに入力された時点から出力するセル60の候補
とすることによって、該セルスイッチ53内での遅延時間
を減少する効果を得ることができるので、本例ではセル
60の入出力を複数の書き込み又は読み出しサイクルに分
割することにしている。セル蓄積手段55A、55Bへのセル
60の入力速度がセル蓄積手段55A、55Bからのセルの出力
速度より遅い場合、即ち、該セルスイッチ53の入力通信
路51A、51Bでのセル転送速度が出力通信路52A、52Bでの
セル転送速度より遅い場合には、該セルスイッチ53の入
力部に速度変換のためのデュアルバッファを準備するこ
とにより、該セルスイッチ53へのセル60の入力速度を等
しくすることができるので、この欠点は容易に回避する
ことができる。

又は、入力通進路51A、51Bから入力されるセル60を該セ
ル60の持つ方路情報が前記セル蓄積手段55A、55Bに入力
された時点からではなく、該セル60の入力が終了した時
点から出力するセル60の候補とすることによっても衝突
回避可能である。出力するセル60の候補とする時点をセ
ルスイッチ53が選択できるとなおよい。

次に、前記転送制御手段56で行なわれる出力セルの選択
の原理について説明する。

第11図に示すように、前記転送手段56は、少なくとも、
それぞれセル蓄積手段55A、55Bがセル60を保持するエン
トリ64に対応して、該エントリ64がセル60を保持してい
るか否かを保持するセル蓄積フラグ65と、該エントリ64
が保持しているセル60が該セル蓄積手段55A、55Bに到達
した順序を保持する到着順カウンタ66、更に該エントリ
64が保持しているセル60の方路情報を保持する方路情報
レジスタ67とを含んでいる。

セル入力時には、セル入力手段54A、54Bから入力されて
いるセル60の持つ方路情報の内の１ビットが入力された
とき、該１ビットは方路情報レジスタ67に入力される。
該方路情報レジスタ67は、ここでは１ビットの情報を保
持するレジスタである。更に一般的に言うと、該方路情
報レジスタ67は、セルスイッチ53の収容している出力通
信路Ｎの底が２である対数を越える最も小さな整数に等
しいビット長を持つビット列の長さを持てばよい。

セル入力時には該入力されているセル60の保持されるセ
ル蓄積手段55A、55Bのエントリ64に対応する方路情報レ
ジスタ67の設定と同時に、該エントリに対応するセル蓄
積フラグ65がセットされる。その後、該セル60が入力さ
れているセル蓄積手段55A、55Bに対応する到着順カウン
タ66の内、対応するセル蓄積フラグ65がセットされてい
るものをインクリメントする。

一方、セル出力時には、セル60が出力されたエントリ64
に対応する、到着順カウンタ66の保持している値より大
きな値を保持しているセル60が出力されたセル蓄積手段
55A、55Bに対応する到着順カウンタ66をデクリメントす
る。その後、セル60が出力されたエントリ64に対応する
到着順カウンタ66を０にリセットし、かつ、エントリ64
に対応するセル蓄積フラグ65をリセットする。

以上の様に、到着順カウンタ66の保持する値を変化させ
ることにより、前記セル蓄積手段55A、55Bに蓄積されて
いるセル60の到着順が到着順カウンタ66の保持する値に
反映されることになる。保持する値が最も大きな到着順
カウンタ66に対応するエントリ64に蓄積されるセル60が
最も古くから蓄積されているセルである。ここで、セル
出力時に、方路情報による優先順位により、最も古くか
ら蓄積されているセル以外のセル60が出力された場合、
出力されたセルより古くから蓄積されているセル60に対
応する到着順カウンタ66をデクリメントするので、特開
昭63−64056号において開示した通信バッファ装置の構
成より複雑な構成が必要になるが、到着順を保持するカ
ウンタ66がオーバーフローしないという利点がある。

前記転送制御手段56は、それぞれのセル蓄積手段55A、5
5Bから出力させるセル60として、それぞれのセル蓄積手
段55A、55B毎に、対応する到着順カウンタ66の内、保持
する値が最も大きなものに対応するエントリ64に蓄積さ
れているセル60を選択しようとする。ここで、これらの
２つのセル60の向かう方路を、方路情報レジスタ67の値
を参照し、もし一致していたなら、次に述べる手順によ
り、それぞれのセル蓄積手段55A、55Bから出力するセル
60を決定する。

ここで、一方の出力通信路52Aに向かうセルをＵ、他方
の出力通信路52Bに向かうセルをＤで表すことにする
と、前記転送制御手段56は第12図に示すように両セル蓄
積手段55A、55Bの先頭セルＵ又はＤが同一であることで
ブロッキングを判別する。

そして、ブロッキングが判別されると、少なくともトグ
ル動作を行なう優先セル蓄積手段表示フリップフロップ
68をトグルさせることにより、両セル蓄積手段55A、55B
に蓄積されている同一出力通信路52A又は52B方向に向か
うセルＵ（又はＤ）を交互に順次出力させる。この時、
一方側のセル蓄積手段が一方向に向かうセルＵ又はＤを
出力している間、他方側のセル蓄積手段55A又は55Bから
は他方向に向かうセルＤ又はＵを出力させることができ
る。

更に、両セル蓄積手段55A又は55Bの先頭セルの方路がそ
れぞれ異なる場合には、前記フリップフロップ68をトグ
ル動作させることなく、通常通り並列的にセルＵ又はＤ
を出力させるものである。

以上により、バッファの先頭セルがブロッキングしたと
き先頭セルを出力することについて、セルスイッチ53に
含まれるバッファ全てを公平に扱うことができるので、
方路情報による優先制御を行なうセルスイッチにおい
て、セルがバッファに蓄積されている時間の上限を有限
値に抑えることができる。

以上説明したように、従来技術によるセルスイッチで
は、セル遅延時間を小さくすることができ、また、セル
がバッファに蓄積されている時間の上限を有限値に抑え
ることができ、更に、セルの到着順序の保持を行なうカ
ウンタがオーバーフローすることがないという効果があ
る。

しかしながら、セルスイッチがセルの入出力を必ず同時
に行なうため、事実上、セル入出力同時転送機能が有効
に機能しないといった問題や、従来技術によるセル入出
力同時転送機能の実現方法を、非同期のルーティング網
に適用できないという問題がある。そこで、従来技術の
セルスイッチに対して非同期転送機能を加えたものが本
発明であり、続いて、本発明の実施例を詳細に説明す
る。

第１図は、本発明の一実施例に係る２入力２出力単位セ
ルスイッチの構成図を示す。この単位スイッチは64bit
長のセルを扱い、セルは4bitのルーティング・タグ部と
60bitの情報部よりなっている。単位スイッチは、４セ
ルを格納できるバッファを２個内蔵し、入力通信路Ａ、
Ｂ、出力通信路Ｕ、Ｄを備え、バッファ付き多段自己ル
ーティング網を構成するのに好適なセルスイッチとなっ
ている。

同図において、１は単位セルスイッチ、SP_A及びSP_B
は、入力通信路Ａ及びＢのそれぞれに対応して設けら
れ、該入力通信路から入力されるセルを受け取るセル入
力部データ・フォーマット変換手段、PS_U及びPS_Dは、
出力通信路Ｕ及びＤのそれぞれに対応して設けられ、該
出力通信路にセルを出力する２個のセル出力部データ・
フォーマット変換手段、BUF_A及びBUF_Bは、セル入力部
データ・フォーマット変換手段SP_A及びSP_Bのそれぞれ
に対応して設けられ、該セル入力部データ・フォーマッ
ト手段から入力されるセルを受け取り一旦蓄積しておく
もので、アドレス情報に基づいてセルの書き込み、読み
出しが管理されるセル蓄積手段、TCTRは、前記セル蓄積
手段BUF_A及びBUF_Bに蓄積されているセルの持つ方路情
報と、該セルを蓄積しているセル蓄積手段BUF_A及びBUF
_Bの該セルの書き込みいアドレス情報を保持し、セル蓄
積手段BUF_A及びBUF_Bのアドレスを一元的に管理し、前
記方路情報とアドレス情報に基づき、例えば、セル入力
部データ・フォーマット変換手段SP_Aから当該セル入力
部データ・フォーマット手段SP_Aに対応するセル蓄積手
段BUF_Aに入力されるセルの蓄積手段の書き込みアドレ
スWAA4−０を決定し、セル蓄積手段BUF_Aから後記セル
スイッチ手段CRSBSWに出力されるセルの該セル蓄積手段
BUF_Aの読み出しアドレスRAA4−０を決定するセル転送
制御手段、CRSBSWは、前記転送制御手段TCTRの制御を受
け、前記２個のセル蓄積手段BUF_A及びBUF_Bから出力さ
れるセルを所望のセル出力部データ・フォーマット変換
手段PS_U及びPS_Dへ導くセルスイッチ手段、OCTRは、例
えば、セル通信路Ｕからのセルの出力があり、セル通信
路Ｄからはセルの出力はない場合には、クロック信号SC
Kをセル出力部データ・フォーマット変換手段PS_Uにの
み供給してこれを駆動させ、セル出力部データ・フォー
マット変換手段PS_Dにはクロック信号SCKの供給はせず
電力消費を抑えるように夫々のセルの出力を制御するセ
ル出力制御手段である。又、このセル出力制御手段は、
セルの出力がある場合にのみ対応するセル出力クロック
信号を出力する。

以下、各機能ブロックを詳細に説明する。

先ず、セル入力部データ・フォーマット変換手段（シリ
アル−パラレル変換手段）SP_A及びSP_Bは、それぞれ、
入力通信路Ａ及びＢからの1bitシリアルのセル入力デー
タDATAA及びDATABを、8bitに変換し、セル蓄積手段（バ
ッフア）BUF_A及びBUF_Aに変換したデータSPOA7−０及
びSPOB7−０を出力する。

次に、セル入力制御手段ICTR_A及びICTR_Bは、それぞ
れ、SP_A、BUF_A及びSP_B、BUF_Bの書き込み系ハードウ
ェアと転送制御手段TCTRを制御し、入力通信路Ａ及びＢ
から入力されたセルのバッファBUF_A及びBUF_Bへの書き
込みと、同セルの持つルーティング・タグの転送制御手
段TCTRへの書き込みを制御する。また、セル入力制御手
段ICTR_A及びICTR_B内には、それぞれ、３種の記憶手段
及び計数手段を有しており、その第１は、タグ・レジス
タTAGREG_A及びTAGREG_Bで、入力したセルのルーティン
グ・タグ4bitから選択された1bitを格納する1bit長レジ
スタであり、4bitから1bitを選択するセレクタを含んで
いる。第２は、セル書き込み用カウンタWCNT_A及びWCNT
_Bで、セル書き込みタイミングを作る3bitバイナリ・カ
ウンタである。これらは、それぞれ、バッファBUF_A及
びBUF_Bの書き込みオフセット・アドレス（下位3bit）W
AA2−０及びWAB2−０を生成するもので、それぞれ、セ
ル入力用クロック信号BTCKA及びBTCKBで駆動され、セル
入力先頭指示信号STBA及びSTBBでリセットされる。第３
は、書き込み用ベース・アドレス・レジスタWBA_A及びW
BA_Bで、それぞれ、バッファBUF_A及びBUF_Bの書き込み
ベース・アドレス（上位2bit）WAB4−３及びWAB4−３を
格納する2bit長レジスタである。

また、セル蓄積手段（バッファ）BUF_A及びBUF_Bは、２
ポートRAMで、64bit長のセルは、BUF_A又はBUF_Bに8bit
×８ワードに変換されて格納される。BUF_A及びBUF_B
は、それぞれ、４セル蓄積できるように8bit×８ワード
×４セル＝8bit×32ワードの記憶容量を持つ。アドレス
5bit中、上位2bitをベース・アドレスと呼び、下位3bit
をオフセット・アドレスと呼ぶ。また、ベース・アドレ
スは、セル格納アドレスとして使用する。バッファBUF_
A及びBUF_Bは、第５図に示すように、それぞれ、クロッ
クに同期して動作し、書き込みポート１個、読み出しポ
ート１個の２ポート構造になっている。また、RAM内部
で、書き込み系のハードウェアと読み出し系のハードウ
ェアを駆動するクロックが分離しており、それぞれのハ
ードウェアを異なるクロック信号で駆動する構造になっ
ている。即ち、バッファBUF_A及びBLF_Bは、それぞれ、
書き込み系のハードウェアを、セル入力用クロック信号
であるBTCKA及びBTCKBを８分周した信号B8CKA及びB8CKB
で駆動し、読み出し系のハードウェアを、スイッチ内部
クロック信号発生手段CLOCK_GENにより単位スイッチ駆
動クロック信号SYSCKをバッファリングして生成された
信号SCKを８分周した信号S8CKで駆動する。

また、転送制御手段TCTRは、セルの入出力を制御する手
段で、前段の単位スイッチに対するセル入力要求信号
（セル入力許可信号又はセル入力準備完了信号）RDYA及
びRDYBを生成し、前段の単位スイッチにこれらの信号を
出力する。即ち、前段の単位スイッチでは、転送制御手
段TCTRが本段のセル入力要求信号RDYA及びRDYBをセル出
力要求信号RDYU又はRDYDとして入力する。また、バッフ
ァBUF_A及びBUF_Bに格納されているセルの出力を指示す
る信号OUTA及びOUTBと、セルスイッチ手段CRSBSWが直行
モードか交差モードを指定する信号STRAT1を生成し、セ
ル出力制御手段OCTRに出力する。更に、バッファBUF_A
及びBUF_Bの書き込みに使用するセル格納アドレスWBA4
−３及びWBB4−３、並びに読み出しに使用するセル格納
アドレスRBA4−３及びRBB4−３を一元的に管理、生成
し、これらをセル入力制御手段ICTR_A並びにICTR_Bに出
力する。

転送制御手段TCTR内には、バッファ情報管理手段BINFO_
A及びBINFO_Bを有しており、それぞれ、バッファBUF_A
及びBUF_Bの４個のセル格納アドレスに対応した４個の
カウントアップ、カウントダウン可能な3bitバイナリ・
カウンタTIMECNT_A3−０及びTIMECNT_B3−０と、同じく
４個のセル格納アドレスに対応した４個の5bit長レジス
タBREG_A3−０及びBREG_B3−０とを備えている。これら
の各レジスタは、フラグ情報部（1bit）、ルーティング
・タグ情報部（1bit）、及びセル到着準情報部（3bit）
で構成されている。尚、セルの到着順情報部は、上記3b
itバイナリ・カウンタTIMECNT_A3−０及びTIMECNT_B3−
０のカウント値を保持する3bit長レジスタで構成されて
いる。

ここで、各情報部の意味を説明する。先ず、フラグ情報
部は、０値で、対応するバッファのセル格納アドレスに
セルが格納されておらず、空いていることを示し、１値
で、対応するバッファのセル格納アドレスにセルが格納
されていることを示す。また、ルーティング・タグ情報
部は、０値で、対応するバッファのセル格納アドレスに
格納されているセルが出力通信路Ｕ向けであることを示
し、１値で、対応するバッファのセル格納アドレスに格
納されているセルが出力通信路Ｄ向けであることを示
す。また、セル到着順情報部は、セルが単位スイッチに
到着した順番を表し、数値が大きいほど到着順が早いこ
とを示す。

次に、セル出力制御手段OCTRは、バッファBUF_A及びBUF
_B、セル出力部データ・フォーマット変換手段PS_A及び
PS_B、並びにセルスイッチ手段CRSBSWを制御し、セルの
出力を制御する。セル出力制御手段OCTRは、セル読み出
し用カウンタRCNT並びにバッファ読み出し用ベース・ア
ドレス・レジスタRBA_A及びRBA_Bを有しており、セル読
み出し用カウンタRCNTはセル読み出しタイミングを作る
3bitバイナリ・カウンタで、バッファBUF_A及びBUF_Bの
読み出しオフセット・アドレスRAA2−０及びRAB2−０を
生成し、また、バッファ読み出し用ベース・アドレス・
レジスタRBA_A及びRBA_Bは、それぞれ、バッファ読み出
しベース・アドレスRAA4−３及びRAB4−３を格納するレ
ジスタである。

また、セルスイッチ手段CRSBSWは、バッファBUF_A及びB
UF_Bから出力されたセルの通信路を切り換える手段で、
スイッチ切り換え信号STCRS1がセル出力手段OCTRでタイ
ミング調整された信号STCRS2の値によって、セルの通信
路を切り換える。即ち、信号STCRS2が１の場合、バッフ
ァBUF_Aからの出力データが出力通信路Ｕに、バッファB
UF_Bからの出力データが出力通信路Ｄに出力され（直行
モード）、信号STCRS2が０の場合、バッファBUF_Aから
の出力データが出力通信路Ｄに、バッファBUF_Bからの
出力データが出力通信路Ｕに出力される（交差モー
ド）。

更に、セル出力部データ・フォーマット変換手段（パラ
レル−シリアル変換手段）PS_U及びPS_Bは、セルスイッ
チ手段CRSBSWから出力された8bitのセル入力データを1b
itシリアルに変換し、それぞれ、出力通信路Ｕ及びＤ
に、変換したセル出力データDATAU及びDATADを出力す
る。

尚、同図において、左斜線を施したブロックは、BTCKA
系のクロック信号（BTCKAをバッファリングした信号及
びBTCKAを分周／バッファリングした信号）で駆動さ
れ、また、右斜線を施したブロックは、BTCKB系のクロ
ック信号で駆動され、更に、斜線を施していないブロッ
クは、SCK系のクロック信号で駆動される。

次に、第２図は、本発明のバッファ付き多段自己ルーテ
ィング網構造を持つ８入力８出力のセルスイッチの一実
施例である。バンヤン網を構成する12個の単位スイッチ
（00）〜（30）、（01）〜（31）、及び（02）〜（3
2）、入力側の入力バッファIB0〜IB7、出力側の出力バ
ッファOB0〜OB7で構成されている。また、第３図に単位
スイッチ（01）を中心とした他の単位スイッチ（00）、
（02）、及び（12）との接続関係を示しているが、他の
各単位スイッチの接続関係も同様である。尚、網を形成
する各単位スイッチは、それぞれ非同期で動作すること
が可能で、よって、それぞれの各単位スイッチは、非同
期でセルを転送することが可能である。

以下、本実施例におけるセル入出力動作を、第４図のタ
イミング・チャートを用いて説明する。同図における信
号名は、各単位スイッチの内部信号名を表している。以
下の説明は、単位スイッチ（01）のクロック信号S8CKの
サイクル番号（ｎ−１、ｎ、ｎ＋１、・・・）を基準に
して行なう。また、各単位スイッチ内部の機能ブロック
には、その単位スイッチの番号を付加して識別する。例
えば、単位スイッチ（00）内部のセル入力部データ・フ
ォーマット変換手段SP_AはSP_A（00）と表現する。

第４図は、第２図に示す単位スイッチ（01）が、前段の
単位スイッチ（00）からセルを受け取り、セル入出力同
時転送機能を使って、受け取ったセルを次段の単位スイ
ッチ（12）に送る一連の動作のタイミング・チャートを
示している。ここで、単位スイッチ（00）、（01）、及
び（12）は、それぞれ非同期で動作している。

クロック信号S8CKのサイクル番号がｎ−１の時、単位ス
イッチ（12）、（01）、及び（00）は、以下の状況にあ
る。

単位スイッチ（12）は、セルが１個も蓄積されておら
ず、セル入力要求信号RDYA（12）＝１（セル出力要求信
号RDYD（01）＝１）にして単位スイッチ（01）にセル出
力を要求している。

また、単位スイッチ（01）は、セルが１個も蓄積されて
おらず、セル入力要求信号RDYA（01）＝１（RDYU（00）
＝１）にして、単位スイッチ（00）にセル出力を要求し
ている。尚、この時点で、単位スイッチ（01）はすでに
セル入力準備を終えているが、例えばバッファBUF_A（0
1）へのセル入力準備は、以下の処理が行なわれる。即
ち、バッファBUF_A（01）に空きがあり、セル入力が可
能であることを前段の単位スイッチ（00）に指示するた
めに、転送制御手段TCTR（01）が、セル入力要求信号RD
YA（01）＝１にする。また、転送制御手段TCTR（01）
が、バッファBUF_A（01）のどのセル格納アドレスにセ
ルを書き込むかを、つまり、書き込み用セル格納アドレ
スWBA4−３（01）を、所定のアルゴリズムによって決定
する。この場合、セル格納アドレス０を選択し、WBA4
（01）＝０、WBA3（01）＝０にする。

また、単位スイッチ（00）では、今まで出力通信路Ｕ向
けのセルが蓄積されていない状況で、新たに出力方路Ｕ
向けのcell0が蓄積された状況にある。尚、cell0は、単
位スイッチ（00）内では出力通信路Ｕ向けのセルで、単
位スイッチ（01）内では出力通信路Ｄのセル向けとなる
ルーティング・タグを持っている。

先ず、セル入力動作を説明する。

クロック信号S8CKのサイクル番号がｎの時、単位スイッ
チ（00）は、セル出力要求信号RDYD（00）＝１で、かつ
出力通信路Ｕ向けのセルcell0を蓄積しているので、セ
ル出力動作を開始する。

次に、ｎ＋１において、単位スイッチ（00）が、セル出
力用クロックBTCKU（00）の発振を開始し、続くｎ＋２
において、セル出力データDATAU（00）を通じてcell0の
出力を開始する。先頭の4bit（bit番号０−３）はルー
ティング・タグ部になっている。この時、セル出力デー
タDATAU（00）の先頭のbit（bit番号０）の出力と同時
にセル出力先頭指示信号STBU（00）＝１にする。

同時にｎ＋１において、単位スイッチ（01）では、セル
入力用クロックBTCKA（01）の発振が開始され、続くｎ
＋２において、セル入力データDATAA（01）の入力が開
始される。この時、セル入力データDATAA（01）の先頭
のビットの入力と同時にセル入力先頭指示信号はSTBA
（01）＝１になる。STBA（01）＝１になることで、セル
入力制御手段ICTR_A（01）が起動される。この時のセル
入力制御手段ICTR_A（01）の動作を以下に示す。

（１）セル書き込み用カウンタWCNT_A（01）を起動す
る。

（２）転送制御手段TCTR（01）から書き込みセル格納ア
ドレスWBA4−３を、書き込み用ベース・アドレス・レジ
スタWBA_Aに取り込む。

（３）バッファBUF_A（01）に、書き込み許可信号WENA
（01）及び書き込みアドレスWAA4−０（01）を出力す
る。

（４）セル入力部データ・フォーマット変換手段SP_A
（01）に各種制御信号を出力する。

（５）転送制御手段TCTR（01）にルーティング・タグを
出力する。

クロック信号S8CKのサイクル番号がｎ＋２〜ｎ＋９の
間、単位スイッチ（01）において、セル入力部データ・
フォーマット変換手段SP_A（01）は、セル入力データDA
TAA （01）を8bitデータに変換し、バッファBUF_A（01）に
変換した8bitデータを書き込みデータとして出力する。
また、ｎ＋３〜ｎ＋10の８サイクルをかけて、cell0の
全データが、セル入力部データ・フォーマット変換手段
SP_A（01）を介してバッファBUF_A（01）に書き込まれ
る。

次に、クロック信号S8CKのサイクル番号がｎ＋２の時、
セル入力部データ・フォーマット変換手段SP_A（01）か
らタグ・レジスタTAGREG_A（01）に4bitの中から選択さ
れた1bitのルーティング・タグTAG1Aが書き込まれる。
続くｎ＋３において、タグ・レジスタTAGREG_A（01）の
保持データTAG2Aが、転送制御手段TCTR（01）内部のバ
ッファ情報管理手段BINFO_A（01）に取り込まれる。セ
ル入力制御手段ICTR_A（01）と転送制御手段TCTR_A（0
1）は異なるクロック信号で駆動されているため、この
信号TAG2Aの引き渡しは、同期問い合わせ処理を用いて
行なわれる。信号TAG2Aの受け渡しの手順を以下に示
す。

（１）セル入力制御手段ICTR_A（01）は、タグ・レジス
タTAGREG_A（01）に信号TAG1Aを取り込んだ後、TAGWGOA
＝１とし、転送制御手段TCTR（01）に信号TAG2Aがバリ
ッドであることを知らせる。

（２）転送制御手段TCTR（01）は、TAGWGOA（01）＝１
を受信すると、バッファ情報管理手段BINFO_A（01）に
信号TAG2Aを取り込む。この後、TAGACK（01）＝１に
し、セル入力制御手段ICTR_A（01）に信号TAG2Aを取り
込んだことを知らせる。

尚、TAG2Aは、次のセル入力におけるタグ・レジスタTAG
REG_Aの書き換えまでバリッドであるので、ルーティン
グ・タグの受け渡しに対して十分な時間をかけることが
できる。このため、処理に時間を必要とする従来技術に
よる同期合わせの手法を用いても、セル遅延時間の増加
は小さく抑えることができる。

次に、クロック信号S8CKのサイクル番号がｎ＋３の時、
バッファ情報管理手段BINFO_A（01）の内容が更新され
る。更新手続きを以下に示す。

（１）cell0の持つルーティング・タグ4bitに中から選
択された1bitがレジスタBREG_A0（01）のルーティング
・タグ情報部に書き込まれる。この場合、ルーティング
・タグ情報部＝１（出力通信路Ｄ向けセル）になる。

（２）レジスタBREG_A0（01）のフラグ情報に１が書き
込まれる。

（３）レジスタBREG_A0（01）のセル到着順情報部の値
がインクリメントされる。

レジスタBREG_A0（01）の更新がｎ＋３で終了し、フラ
グ情報部＝１になった時点で、cell0のレジスタRBEG_A0
（01）への登録が終了し、これ以後、単位スイッチ（0
1）内において、cell0の全データがバッファBUF_A（0
1）に入力済みと認識される（実際は、cell0はバッファ
BUF_A（01）に入力中である）。

次に、セル出力動作について説明する。

クロック信号S8CKのサイクル番号がｎ＋４の時に、単位
スイッチ（01）の転送制御手段TCTR（01）は、セル出力
要求信号RDYD（01）＝１で、かつ出力通信路Ｄ向けのセ
ルをバッファBUF_A（01）に蓄積していることを示す情
報（バッファ情報管理手段BINFO_A（01）のレジスタBRE
G_A0（01）のフラグ情報部＝１の情報）により、セル出
力動作を開始する。転送制御手段TCTR（01）の動作を以
下に示す。

（１）所定のアルゴリズムによって、出力するセルを決
定する。この場合、バッファBUF_A（01）に入力中のcel
l0の出力を決定する（即ち、入力中のcell0をセル入出
力同時転送機能を使って出力する）。cell0は、セル格
納アドレス00に格納されているので、読み出し用セル格
納アドレスRBA4（01）＝０、RBA3（01）＝０に決定す
る。

（２）セル出力制御手段OCTR（01）に、スイッチ切り換
え信号STCRS1（01）＝１（交差モード指定）を出力す
る。

（３）セル出力制御手段OCTR（01）に、起動信号を含む
各種制御信号を出力する。

次に、転送制御手段TCTR（01）からの制御信号により、
セル出力制御手段OCTR（01）が起動される。セル出力制
御手段OCTR（01）の動作を以下に示す。

（１）セル読み出し用カウンタRCNT（01）を起動する。

（２）転送制御手段TCTR（01）からの読み出しに使用す
るセル格納アドレスRBA4−３を、バッファ読み出し用ベ
ース・アドレス・レジスタRBA_A（01）に取り込む。

（３）サイクル番号＝ｎ＋４において、セル出力用クロ
ックBTCKD（01）を発振させる。

（４）サイクル番号＝ｎ＋５において、セル出力部デー
タ・フォーマット変換手段PS_D（01）出力するセルの先
頭bitと同時にセル出力先頭指示信号STBD（01）＝１に
する。

（５）バッファBUF_A（01）に、書き込み許可信号WENA
（01）及び書き込みアドレスWAA4−０（01）を出力す
る。

（６）セルスイッチ手段CRSBSW（01）に、スイッチ切り
換え信号STCRS2（01）＝１を出力する。

（７）セル出力部データ・フォーマット変換手段PS_D
（01）に、起動信号を含む各種制御信号を出力する。

セル出力制御手段OCTR（01）からの制御信号により、セ
ル出力部データ・フォーマット変換手段PS_D（01）が起
動される。PS_D（01）は、セルスイッチ手段CRSBSW（0
1）の8bitの出力データを入力し、シリアル・データに
変換し、出力通信路Ｄ（01）から変換したデータを出力
する。

同時に、サイクル番号＝ｎ＋５において、単位スイッチ
（12）では、セル入力用クロークBTCKA（12）の発振が
開始され、続いてセル入力データDATAA（12）を介し
て、cell0の入力が開始される。この時、DATAA（12）の
先頭のビットの入力と同時に、セル入力先頭指示信号ST
BA（12）＝１になる。そして、単位スイッチ（12）にお
いて、同様の処理を行なう。

以上説明したように、64bit長のセルは、単位スイッチ
内部のセル入力部データ・フォーマット変換手段SP、バ
ッファBUF、セルスイッチ手段CRSBSW、及びセル出力部
データフォーマット変換手段PSにおいて、8bit単位で８
ワードに分割されて処理される。また、転送制御手段TC
TRは、入力中のセルのルーティング・タグを、セル入力
開始直後にい取り込むことにより、入力中のセルの出力
通信路を早く認識し、入力中のセルを入力終了前に出力
可能にする。これらにより、セル出力同時転送機能を実
現している。

単位スイッチ（00）及び（01）間の非同期動作、非同期
転送は、上述のようにして実現されるが、ここで、非同
期ルーティング網の実現方法及び単位スイッチ間同期合
わせ方法についてまとめる。

（１）単位スイッチ（00）及び（01）間のハンドシェー
ク処理は、入力許可信号RDYA（01）及びセル出力先頭指
示信号STBU（00）では行なわれる。

（２）単位スイッチ（00）は、単位スイッチ（01）に、
STBU（00）を使って、セル先頭情報を与える。

（３）単位スイッチ（00）が、セルとセル出力用クロッ
ク信号BTCKU（00）を、単位スイッチ（01）に出力す
る。

（４）セル入力制御手段ICTR_A（01）は、セル入力用ク
ロック信号BTCKA（00）を分周する分周器を具備する。

（５）セル入力用クロック信号BTCKA（00）（セル出力
用クロック信号BTCKU（00））系のクロック信号が、セ
ル入力制御手段ICTR_A（01）、セル入力部データ・フォ
ーマット変換手段SP_A、バッファBUF_Aの書き込み系の
ハードウェアを駆動する。

（６）単位スイッチ駆動クロック信号SYSCK（01）系の
クロック信号が、バッファBUF_Aの読み出し系のハード
ウェアと転送制御手段TCTR（01）、セルスイッチ手段CR
SBSW（01）、セル出力制御手段OCTR（01）、及びセル出
力部データ・フォーマット変換手段PS_D（01）を駆動す
る。よって、セル入力用クロック信号BTCKA（01）と単
位スイッチ駆動クロック信号SYSCK（01）の同期合わせ
は、バッファBUF_A内部で行なわれる。第５図にバッフ
ァBUFの概略構成図を示す。

次に、第６図のタイミング・チャートを用いて、単位ス
イッチ（00）が単位スイッチ（01）にセルを転送すると
きのタイミングについて説明する。単位スイッチ（00）
は、セル出力データDATAU（00）とセル出力用クロック
信号BTCKU（00）を共に単位スイッチ（01）に送る。DAT
AU（00）とBTCKU（00）は、ほぼ同一の伝送路を通って
単位スイッチ（01）に到達する。よって、単位スイッチ
（00）におけるBTCKU（00）とDATAA（00）の位相関係と
単位スイッチ（00）におけるBTCKU（00）とDATAA（01）
の位相関係が保存される（同図で、Ｔ（00）とＴ（01）
がほぼ等しい）。

［発明の効果］ 以上の様に本発明によれば、伝送路の遅延時間による単
位セルスイッチの入力でのクロックのずれがなくなるた
めセルスイッチのセル転送レートFtrnsは、PS、SP等の
ハードウェアの最高動作周波数によってのみ規定され
る。よって、本発明の非同期ルーティング網構造のセル
スイッチは、従来のルーティング網構造のセルスイッチ
に比べ、セル転送レートが極めて高いセルスイッチを構
成することができる。

また、本発明によれば、非同期ルーティング網を構成す
る単位スイッチに対して、セル入出力同時転送機能を有
しており、この機能を有効に働かせることにより、セル
遅延時間が極めて小さいセルスイッチを構成することが
できる。

また、本発明によれば、セル入出力同時転送機能におい
て、入力されたセルが必ずバッファBUFに書き込まれ、
続いて次段のセル出力要求に応じて、入力中のセルがバ
ッファBUFから読み出される。よって、非同期のルーテ
ィング網で必要になるタイミング調整を、バッファBUF
にセルを蓄積する時間を調整することで容易に行なうこ
とができる。しかも、セル入出力同時転送方法を実現す
るための専用の記憶手段を必要とせず、コストパフォー
マンスにも優れている。更に、転送制御手段TCTRが、バ
ッファBUFの書き込み、読み出しアドレスを一元的に管
理するため、セル入出力同時転送時におけるバッファBU
Fの書き込み、読み出しアドレスの衝突を容易に回避す
ることができる。

また、本発明によれば、単位スイッチ間の同期合わせ
（例えば、クロック信号B8CKA（01）とクロック信号S8C
K（01）間の同期合わせ）は、バッファBUF内で自動的に
行なわれるが、これにより、スイッチ構造の簡単化、同
期合わせに伴うクリティカルなタイミングの削除を図る
ことができる。よって、セル遅延時間が小さく、安定動
作するセルスイッチを構成することができる。

更に、本発明によれば、セルスイッチにおいて、網を構
成する単位スイッチは、セルの出力を行なわない場合、
自信の備えるセル出力手段を駆動するクロック信号及び
セル出力信号の発振を停止するこができる。このため、
セル転送の行なわれていない通信路のセル入出力手段で
の電力の消費を大幅に低減できる。よって、網全体の消
費電力を著しく低減できる。

まとめると、本発明によれば、セル転送レートが極めて
高く、セル遅延時間が小さく、安定動作し、消費電力の
小さなセルスイッチを構成することができ、更に、該セ
ルスイッチを非常に簡素なハードウェアで実現すること
ができる。

【図面の簡単な説明】

第１図は本発明に従う２入力２出力単位スイッチの構成
図、 第２図は本発明に従う８入力８出力ATMスイッチの構成
図、 第３図は第２図の単位スイッチ間の接続信号を説明する
図、 第４図は第２図の動作を説明するタイミング・チャー
ト、 第５図はバッファBUFの概略構成図、 第６図は単位スイッチのセル転送時のタイミング・チャ
ート 第７図は同期式ルーティング網で動作する単位スイッチ
間のインタフェース説明図、 第８図は第７図の動作を説明するタイミグ・チャート、 第９図は従来のセルスイッチの構成を示すブロック図、 第10図は従来例のデマルチプレクサ及びマルチプレクサ
の構成例を示す図、 第11図はセル蓄積方式を説明する図、 第12図はセル出力方式を説明する図である。 １……単位セルスイッチ SP_A、SP_B……入力部データ・フォーマット変換手段 ICTR_A、ICTR_B……セル入力制御手段 TAGREG_A、TAGREG_B……タグ・レジスタ WBA_A、WBA_B……書き込み用ベース・アドレス・レジス
タ WCNT_A、WCNT_B……セル書き込み用カウンタ BUF_A、BUF_B……セル蓄積手段（バッファ） TCTR……転送制御手段 BINFO_A、BINFO_B……バッファ情報管理手段 OCTR……セル出力制御手段 RCNT……セル読み出し用カウンタ RBA_A、RBA_B……バッファ読み出し用ベース・アドレス
・レジスタ CRSBSW……セルスイッチ手段 PS_A、PS_B……出力部データ・フォーマット変換手段 CLOCK_GEN……スイッチ内部クロック信号発生手段 DATAA、DATAB……セル入力データ BTCKA、BTCKB……セル入力用クロック信号 RDYA、RDYB……セル入力要求信号 STBA、STBB……セル入力先頭指示信号 DATAU、TATAD……セル出力データ BTCKU、BTCKD……セル出力用クロック信号 RDYU、RDYD……セル出力要求信号 STBU、STBD……せる出力先頭指示信号 SYSCK……単位スイッチ駆動クロック信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 本山 雅彦 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 (72)発明者 熊木 良成 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 (56)参考文献 特開 昭62−247653（ＪＰ，Ａ) 特開 平１−256246（ＪＰ，Ａ) 特開 平１−226250（ＪＰ，Ａ) 特開 平２−13155（ＪＰ，Ａ) 特開 昭60−154736（ＪＰ，Ａ) 米国特許4813037（ＵＳ，Ａ) 欧州特許出願公開268259（ＥＰ，Ａ)

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数の単位セルスイッチを組み合わせてな
   るATM用多段自己ルーティング網において、前記単位セ
   ルスイッチの各々は、複数の入力通信路と複数の出力通
   信路を有し、前記入力通信路の夫々から入力同期用クロ
   ックと共に方路情報を含んだセルを受け、前記入力同期
   用クロックに同期して前記セルを前記単位セルスイッチ
   内部に取り込み、夫々のセル出力同期用クロックと共に
   前記出力同期用クロックに同期して前記方路情報で指定
   された前記出力通信路から出力することを特徴とするAT
   M通信システム用単位セルスイッチ。
2. 【請求項２】前記単位セルスイッチは、前記入力通信路
   の夫々に対して設けられた複数のバッファと、これらの
   バッファからセルを読みだし、その方路情報に従って前
   記出力通信路の夫々に分配するスイッチ手段を備え、前
   記バッファはセルを前記入力同期用クロックに同期して
   入力し、前記出力同期用クロックに同期して出力するこ
   とを特徴とする請求項１に記載のATM通信システム用単
   位セルスイッチ。
3. 【請求項３】前記バッファは、セルを保持することので
   きるエントリを複数個持ち、前記単位セルスイッチは、
   前記エントリに保持されたセルの方路情報とと共にこの
   エントリのアドレスを保持する手段を更に有することを
   特徴とする請求項２に記載のATM通信システム用単位セ
   ットスイッチ。
4. 【請求項４】前記エントリアドレス保持手段からの情報
   に従って、前記バッファからセルを読みだして、前記ス
   イッチ手段を介して、方路情報で指定された前記出力通
   信路からセルの出力を行う制御手段を更に有することを
   特徴とする請求項３に記載のATM通信システム用単位セ
   ルスイッチ。