KR960001051B1 - 비동기 전송모드 통신스위치 - Google Patents

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Description

비동기 전송모드 통신스위치

제1도는 본 발명에 따른 2입력 2출력 단위스위치의 구성도.

제2도는 본 발명에 따른 8입력 8출력 ATM(Asynchronous Transfer Mode) 스위치의 구성도.

제3도는 제2도에 도시한 단위스위치간의 접속신호를 설명하기 위한 도면.

제4도는 제2도의 동작을 설명하기 위한 타이밍차트.

제5도는 버퍼(BUF)의 개략구성도.

제6도는 단위스위치의 셀전송시의 타이밍챠트.

제7도는 동기식 루팅망에서 동작하는 단위스위치간의 인터페이스설명도.

제8도는 제7도의 동작을 설명하기 위한 타이밍차트.

제9도는 종래의 셀스위치의 구성을 도시한 블록도.

제10도는 종래예의 디멀티플렉서 및 멀티플렉서의 구성예를 나타낸 도면.

제11도는 셀축적방식을 설명하기 위한 도면.

제12도는 셀출력방식을 설명하기 위한 도면이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 단위셀스위치

SP_A,SP_B : 입력부 데이터포맷 변환수단

ICTR_A,ICTR_B : 셀입력 제어수단

TAGREG_A,TAGREG_B : 태그 레지스터

WBA_A,WBA_B : 기록 베이스어드레스 렌지스터

WCNT_A,WCNT_B : 셀기록용 카운터 BUF_A,BUF_B : 셀축적수단(버퍼)

TCTR : 전송제어수단

BINFO_A,BINFO_B : 버퍼정보 관리수단

OCTR : 셀출력 제어수단 RCNT : 셀독출용 카운터

RBA_A,RBA_B :버퍼독출용 베이스어드레스 레지스터

CRSBSW : 셀스위치수단 PS_U,PS_D : 출력부 데이터포맷 변환수단

CLOCK_GEN : 스위치 내부클럭신호 발생수단

DATAA,DATAB : 셀입력 데이터

BTCKA,BTCKB : 셀입력용 클럭신호

RDYA,RDYB : 셀입력 요구신호 STBA,ST8B : 셀입력 선두지시신호

DATAU,DATAO : 셀출력 데이터 BTCKU,BTCKD : 셀출력용 클럭신호

RDYU,ROYD : 셀출력 요구신호 STBU,STBD : 셀출력 선두지시신호

SYSCK : 단위스위치 구동클럭신호

[산업상의 이용분야]

본 발명은 ATM 통신시스템에서 사용되는 셀스위치에 관한 것으로, 특허 비동기 루팅망에서 효율적으로 동작하는 비동기 전송모드 통신스위치에 관한 것이다.

[종래의 기술 및 그 문제점]

종래, 기존의 전화망에서 사용되는 전송모드로서 통신단말이 필요한 때에 통신망의 정보전송능력을 사용하는 ATM(Asynchronous Transfer Mode)이 있다. 이 ATM은 셀이라 칭하는 고정된 길이의 짧은 패킷 (packet)을 이용하여 정보를 전송하고, 각 통신단말은 필요에 따라 통신망으로 셀을 넘겨 주는 것, 즉 통신단말이 필요한 때에 통신망의 정보전송능력을 사용하는 것을 특징으로 하는 전송모드이다.

ATM 통신망을 구성하기 위해서는 복수의 입력통신로로부터 배송(配送)되는 셀을 희망하는 통신로에 출력하는 기능, 즉 셀스위치를 실현할 필요가 있다. 이때 통신단말이 필요시에 통신망의 정보전송능력을 적당하게 사용하기 위해, 동시에 동일한 출력통신로에 복수셀이 향하는 사태, 즉 블로킹(blocking)이 발생하게 되는 바, 이와 같은 사태가 발생한 경우에는 복수셀중 1개를 출력통신로에 전송하고 나머지 셀은 버퍼에 일단 축적함으로써 블로킹을 회피하게 된다.

이 볼로킹의 구체적인 회피방법에는 여러가지의 방법이 고려되지만, 볼로킹 회피방법은 스위치의 성능에 큰 영향을 주기 때문에 효율적인 블로킹 회피방법을 적용시킨 셀스위치의 개발이 요망되고 있다.

종래에 제안되었던 셀스위치중에서, 본 발명자들지 'ATM 스위치아키텍쳐의 비교검토' (전자정보통신학회 기술연구보고, 정보네트워크연구회 IN88-119, pp13-17, 1989년)에서 보고한 분산충돌회피형 입력버퍼 방식이라 칭하는 종류의 셀스위치는 셀스위치내부에서 블로킹이 발생하는 위치에 버퍼를 공간분할하여 설치하고, 이 버퍼로 블로킹을 회피시키는 것을 특징으로 하는 셀스위치키다. 이 셀스위치는 일반적으로, 버퍼부가(buffer 附加) 다단(多段) 자기루팅망으로서 이미 알려져 있는 스위치망으로 구성되어 있다. 여기서,버퍼 부가 다단 자기루팅망이라는 것은 다단 자기루팅망의 각 2입력 2출력의 단위스위치(이하, 단위스위치라 칭함)에 대해, 볼로킹을 회피할 수 있도록 버퍼를 설치한 스위치망이다. 잘 알려진 바와 같이, 상기 다단 자기루팅망은 복수의 단위스위치를 망(網)형태로 결합하고, 셀이 갖는 통신로정보내의 미리 정해진 위치의 비트값에 따라 각 셀을 스위칭시킴으로써 입력통신로에 의해 입력된 셀을 희망하는 출력통신로로 유도할 수 있는 스위치망이다.

그런데, 종래의 버퍼 부가 다단 자기루팅망수조에 근거한 셀스위치는 망을 구성하는 모든 단위스위치가 동기하여 동작하는 방식(이하, 동기식이라 칭함)으로 되어 있는 바, 이와 같은 동기식에서는 단위스위치 사이에 셀1비트를 전송하는데에 필요한 시간(이하, 스위치간 셀전송지연시간이라 칭함)이 셀전송클럭신호의 최대주파수(Ftrn)를 규정하게 된다. 제7도 및 제8도는 단위스위치(x)로부터 단위스위치(x+1)로 셀의 i번째 비트를 직렬전송할 때의 스위치간 셀전송지연시간을 설명하기 위한 도면 및 그 타이밍챠트로서, 이 도면에서 사용하고 있는 부호의 의미는 다음과 같다.

CK : 셀전송를럭 신호,

CK(x) : 단위스위치 (x)내부의 셀전송클럭신호,

CK(x+1) : 단위스위치(x+1)내부의 셀전송클럭신호,

Tstr . CK(x)의 상승시각으로부터 노드(d)에 셀의 데이터가 출력되기까지의 시간,

Topb : 출력버퍼 내부지연시간,

Tlin : 셀전송 지연시간,

Tipb : 입력버퍼 내부지연시간,

Tset : DFF(데이터타입 플립플롭)의 셋업시간,

Ts(x,x+1) : CK(x)와 CK(x+1)간의 스큐(skew ; 위상오차),

Tcyc : CK, CK(x), CK(x+1)의 싸이클시간,

Ftrn : CK. CK(x). CK(x+1)의 주파수.

여기서 스위치간 셀전송 지연시간을 Tdly로 하면, 제8도에 따라

Tdly= Tcyc=Tstr + Topb + Tlin + Tipb + Test + Ts(x,x+1)

로 주어 진다.

또, 각 지연시간을 예컨대 다음의 값으로 잔 경우의 Tdly=Tcyc를 구하면 다음과 같이 된다.

Tstr = Ins,

Topb = 3ns,

Tlin = Ins,

Tipb= 3ns

Tset = Ins,

Ts(x.x+1) = Ins,

∴Tdly=Tcyc= llns.

이에 따라, 직렬전송시의 최고 셀전송레이트는 Ftrn=1/Tcyc=90.9Mbps 의 일정한 속도로 된다.

한편, 스위치 규모를 크게 하게 되연(예컨대, 입출력 채널수를 256-1024규모로 하면) 제8도에서 밝힌 Tlin, Ts(x,x+1)가 크게 되어 스위치규모의 확대에 따라 Ftrn이 작아지게 되므로, 종래의 동기동작방식에서는 회망하는 셀전송레이트를 유지하면서 스위치의 대규모화를 도모하는 것이 상당히 곤란하였다.

또. 본 발명자들이 개시(開示)한 일본국 특허출원 평1-135819의 셀스위치는 셀이 스위치에 입력되고부터 출력되기까지의 시간(이하. 셀지연시간이라 칭함)을 단축시킬 목적으로, 단위스위치내부에서 셀을 분할전송하는 것을 이용하여 단위스위치에서 셀의 입출력을 동시에 행하는 기능(이하, 셀입출력 동시전송기능이라 칭함)을 실현한 것이다. 그러나, 동기동작방식에서는 단위스위치가 셀의 입출력을 반드시 동시에 행하기 때문에, 어느 하나의 단위스위치가 셀입출력 동시전송기능으로 셀을 다른 단위스위치보다 먼저 송출하는 것이 불가능하여 사실상 셀입출력 동시전송기능이 유효하게 기능하지 않는다고 하는 중대한 문제가 있었다.

또, 종래기술에 따른 셀입출력 동시전송기능의 실현방법은 동기식 루팅스위치망에 적용하는 것을 전제로 하여, 셀축적수단(버퍼)을 경유시키지 않고 행하고 있었다. 그러나, 비동기식 루팅망에서는 출력처의 단위 스위치의 입력준비가 완료되지 않으면 자신의 단위스위치는 셀을 출력할 수 없기 때문에, 종래기술의 셀입 출력 동시전송의 실현방법은 비동기식 루팅망에는 적용할 수 없다고 하는 중대한 문제가 있었다.

일반적으로, 디지탈정보처리시스템에서 비동기방식을 도입한 경우에는 비동기 동작되는 기능블록간의 동기맞춤처리 애문에 하드웨어가 복잡하게 되어 타이밍설계가 곤란하게 된다는 문제가 있었다. 또, 동기 맞춤처리에서 발생하는 오버헤드 시간에 의해 셀지연시간이 중가한다는 문제가 있었다.

더욱이, 종래기술의 버퍼 부가 다단 자기루팅망구조에 근거한 셀스위치에서는 망을 구성하는 단위스위치가 셀의 입출력을 행하지 않는 졍우에 셀입출력수단을 구동하는 클럭신호의 발신을 정지시키는 수단을 갖고 있지 않기 때문에, 망전체의 소비전력을 불필요하게 현저히 증대시킨다고 하는 문제도 있었다.

이상과 같이 종래의 셀스위치에서는,

(1) 동기동작방식에 있어서, 희망하는 셀전송레이트를 유지하면서 스위치의 대규모화를 도모하는 것이 매우 곤란하고,

(2) 동기동작방식에 있어서, 단위스위치가 셀의 입출력을 반드시 동시에 행하기 때문에 사실상 셀입출력 동시전송기능이 유효하게 기능하지 않으며,

(3) 종래기술에 의한 셀입출력 동시전송기능의 실현방법은 비동기식 루팅망에는 적용할 수 없고,

(4) 루팅망의 비동기화는 하드웨어가 복잡하게 되어 타이밍설계가 곤란하며,

(5) 망을 구성하는 단위스위치가 망전체의 소비전력을 불필요하게 현저히 중대시킨다고 하는 결점이 있었다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로 단위스위치로 형성되는 버퍼부가 다단 자기루팅망구조를 갖는 비동기 전송모드 통신스위치에 있어서 루팅망상의 각 단위스위치가 비동기전송이 가능하고, 셀전송레이트가 매우 높은 비동기 전송모드 통신스위치의 구성기술을 간단한 하드웨어로 실현할 수 있는 기술을 제공함에 그 목적이 있다.

또한, 본 발명은 비동기 전송모드 통신스위치에 있어서 셀입출력 동시전송기능을 갖추고 있어 셀지연시간이 작은 셀스위치의 구성기술을 제공함과 더불어, 비동기식 루팅망에서 동작하는 비동기 전송모드 통신스위치에 적용할 수 있는 셀입출력 동시전송기능의 실현기술을 제공함에 그 목적이 있으며, 더욱이 셀전송 클럭 신호를 셀전송시에만 발신시키도록 함으로써 소비전력이 작은 비동기 전송모드 통신스위치의 실현기술을 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명에 따른 비동기 전송모드 통신스위치는, 입력통신로에 연결된 다수의 입력버퍼 (IBO-lB7)와, 출력통신로에 연결된 다수의 출력버퍼 (OBO-OB7) 및, 각각 2개과 입력포트 양쪽을 통해 각 셀을 수신할 수 있고, 2개의 출력포트로부터 셀을 선택적으로 출력하며, 소정의 입력통신로로부터 소정의 출력통신로로 셀을 전송하기 위해 상기 입력 및 출력버퍼 (IBO-lB7,OBO-087)를 매개로 상기 입력 및 출력통신로 사이에서 서로 직렬 및 병렬로 결합된 다수의 셀스위치 ((00)∼(32))를 구비하여 이루어지고, 상기 다수의 셀스위치 ((00)∼(32))가, 각각 상기 입력버퍼 (IBO∼IB7)를 매개로 상기 입력통신로와 연결된 입력셀스위치 ((00)∼ (30))와, 상기 출력버퍼 (OBO∼OB7)를 매개로 상기 출역통신로와 연결된 출력 셀스위치 (02)∼(32)) 및, 상기 입력셀스위치 ((00)∼(30))와 상기 출력셀스위치 ((02)∼ (32)) 사이에 위치한 중간셀스위치((01)∼(31))를 포함하며, 각 셀에 주어진 목적지에 따라 다수의 입력통신로로부터 다수의 출력통신로로 셀을 선택적으로 전송하기 위한 비동기 전송모드 통신스위치에 있어서, 상기 다수의 셀스위치 ((00)-(32))중 제1 및 제2전단 셀스위치((00)-(30))와 제1 및 제2후단 셀스위치((02)∼(32) 사이에 연결된 각 중간셀 스위치 ((01)-(31))가, 기본클럭신호를 발생시키기 위한 클럭발생수단(CLOCK_GEN)과, 제1전단셀로부터 전송된 제1클럭신호와 동기하여 제1전단셀로부터 셀을 수신하기 위해 제1전단셀의 출력포트를 갖춘 상기 각 중간셀 스위치의 상기 입력포트중 하나를 매개로 연결된 제1셀입력수단(SP_A, ICTR A), 제2전단셀로부터 전송된 제2클럭신호와 동기하여 제2전단셀로부터 셀을 수신하기 위해 제2전단셀의 출력포트를 갖춘 상기 각 중간셀 스위치의 상기 입력포트중 하나를 매개로 연결된 제2셀입력수단(SP_B,ICTR_B), 상기 제1셀입력수단(SP_A,ICTR_A)으로부터 셀을 수신 및 저장하기 위해 상기 제1셀입 력수단(SP_A. ICTR_A)파 연결된 제1 셀저장수단(BUF_A) , 상기 제2셀입력수단(SP_B,ICTR_B)으로부터 셀을 수신 및 저장하기 위해 상기 제2셀입력수단(SP_B,ICTR_B)과 연결된 제2셀저장수단(BUF_B), 제1전단셀의 제1클럭신호와 동기하여 상기 제1셀저장수단(BUF_A)에 대한 상기 제1입력수단(SP_A,ICTR_A)으로부터의 셀의 전송과, 제2전단셀의 제2클럭신호와 동기하여 상기 제2셀저장수단(BUF_B)에 대한 상기 제2입력수단(SP_B,ICTR_B)으로부터의 셀의 전송을 제어하기 위해 상기 제1 및 제2입력수단(SP_A,ICTR_A,SP_B,ICTR_B)과 제1 및 제2셀저장수단(BUP_A, BUF_B)에 연결된 셀전송제어 수단(TCTR) 및, 상기 각 중간셀 스위치의 기본클럭신호를 출력함과 더불어 상기 각 중간셀 스위치의 기 본클럭신호에 동기하여 각 셀의 목적지에 따라 제1 및 제2후단 셀스위치에 대해 상기 제1 및 제2저장수단 (BUL_A,BUF_B)에 저장된 셀을 출력하기 위해 상기 제1 및 제2셀저장수단(BUF_A,BUF_B)에 연결된 셀출력수단(OCTR,CRSBSW,PS_U,PS_D)을 구비하여 구성된 것을 특징으로 한다.

또한 본 발명은, 각각 제1 및 제2입력축 데이터 포매트 변환수단(SP_A,SP_B)을 매개로 제1 및 제2전단 셀스위치로부터 셀을 수신하기 위한 상기 제1 및 제2셀입력수단(SP_A,ICTR_A,SP_B,ICTR_B)이 셀에 대응하는 직렬데이터를 대응하는 병렬 데이터로 변환시키도록 구성된다.

또한 본 발명은, 제1 및 제2입력측 데이터 포매트 변환수단(SP_A,SP_B)이 셀에 대응하는 직렬데이터를 블럭에서 대응하는 병렬데이터로 변환시키도록 구성된다.

또한 본 발명은, 상기 셀스위치((00)-(32))가 매트릭스형태로 결합된다.

또한 본 발명은, 각 셀저장수단이 다수의 셀을 저장하는 것을 특징으로 한다.

또한 본 발명은, 포매트 변환수단미 단위셀의 직렬데이터를 가각 병렬데이터로 구성된 다수의 워드로 변환시키도륵 구성되고, 분리적으로 그 내에 각 워드를 저장하는 것을 특징으로 한다.

또한 본 발명은, 포매트 변환수단과 셀저장수단이 각각 제1 및 제2클럭신호와 동기하여 제어된다.

또한 본 발명은, 전송제어수단이 셀저장수단내의 적절한 어드페스에서 포매트 변환수단으로부터 주어진 각 워드를 저장하기 위해 가 셀저장수단의 어드레스를 제어하도록 동작할 수 있도록 된다.

또한 본 발명은, 전송제어가 셀저장수단내의 셀용량에 응답하여 입력통신로에 대해 셀요청신호를 출력하도록 구성된다.

또한 본 발명은, 제1 및 제2셀입력수단이 셀출력수단에 대해 셀상의 경로정보를 전송하도록 구성된다.

또한 본 발명은. 셀출력이 경로정보를 기초로 출력통신로에 대해 셀저장수단에 저장된 셀을 출력하도록 구성된다.

또한 본 발명은, 셀출력수단이 셀출력 통신로 스위치수단을 포함한다.

또한 본 발명은, 셀출력수단이 직렬셀을 병렬셀로 변환시키기 위한 포매드 변환수단을 포함한다.

[작용]

상기와 같이 구성된 된 발명의 단위셀스위치에서는 예컨대, 셀입력부 데이터 포맷 변환수단(SP_A)이 이 단(SP_A)에 대응하는 셀입력통신로(A)로부터 입력된 셀을 8개의 볼록데이터로 변환하여 그 변환된 8개의 블록데이터로 이루어진 셀을 상기 수단(PS_A)에 대응하는 셀축적수단(BUF_A)에 볼록데이터단위로 8회로 나누어 순차 출력한다. 셀축적수단(BUF_A)은 볼록데이터단위마다 어드레스가 할당되어 볼록데이터 단위로 억세스하는 수단을 구비하고서, 셀축적수단(BUF_A)에 대응하는 셀입력부 데이터포맷 변환수단(SP_)으로부터 입력된 8개의 볼록데이터로 변환된 셀을 8회로 나누어 순차 기록하는 한편, 셀축적수단(BUF_A)에 블록데이터단위포 축적되어 있는 셀을 셀스위치수단(CRSBSW)에 상기 볼록데이터단위로 순차 출력한다. 한편, 셀출력부 데이터포맷 변환수단(PS_U)은 소정의 셀축적수단(BUF_A 혹은 BUF_B)이 출력하는 상기 8개의 블록데이터로 이루어진 셀을 셀스위치수단(CRSBSW)을 통해 블록데이터단위로 순차입력하는 한편, 입력된 볼록데이터를 상기 셀출력부 데이터포맷 변환수단(PS_U)에 대응하는 셀출력통신로(U)에 순차 출렬한다. 이때, 셀전송제어수단(TCTR)은 예컨대 상기 셀축적수단(BUF_A)이 입력중인 셀이 갖고 있는 통신로정보를 그 셀의 셀축적수단(BUF_A)으로의 기록이 종료되기 전에 미리 받아 들인 후, 필요에 따라 그 셀의 셀축적수단(BUF_A)으로부터의 출력동작을 그 셀의 셀축적수단(BUF_A)으로의 기록이 종료되기 전에 미리 개시한다. 또, 제어수단(OCTR)은 예컨대, 셀출력통신로(U)로부터 셀을 출력하는지의 여부에 따라 셀출력통신로(U)에 대응하는 셀출력부 데이터포맷 변환수단(PS_U)을 구동하는 클럭신호(SCK) 및 출력 클럭신호(BTCKU)를 발진시킬 것인지의 여부를 제어한다.

한편, 예컨대 상기 셀입력부 데이터포맷 변환수단(SP_A)은 셀입력부 데이터포맷 변환수단에 대응하는 셀입력 클럭신호 입력단자(BTCK_A단자)로부터 입력되는 클럭신호(BTCK_A)에 근거한 클럭신호(BCK_A)에 동기하여 동작되고, 상기 셀전송 제어수단(TCTR)과 셀출력부 데이터포맷 변환수단(PS_U 및 PS_D) 및 셀스위치수단(CRSBSW)은 상기 기본클럭신호 입력단자(SYSCK단자)로부터 입력되는 클럭신호(SYSCK)에 근거한 클럭신호(SCK 및 S8CK)에 동기하여 동작되며, 상기 단위셀스위치는 기본클럭신호 입력단자 (SYSCK단자)로부터 입력되는 클럭신호(SYSCK)에 근거한 클럭신호인 셀출력 클럭신호(BTCKU 및 BTCKD)를 출력한다.

또한, 본 발명의 셀스위치에서는 반얀망을 형성하는 각각의 단위셀스위치에 갖추어져 있는 기본클럭신호 입력단자(SYSCK단자)에 입력되는 각각의 클럭신호(SYSCK)가 독립적으로 비동기로 공급되어 상기 단위 셀스위치가 비동기적으로 독립되어 상술한 동작을 실행한다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.

여기서는, 본 발명자들이 개시한 일본국 특허출원 평1-135819호의 종래기술의 셀스위치에 대해 비동기전송기능을 더한 1실시예의 상세동작을 설명한다.

먼저, 일본국 특허출원 평1-135819호에 개시된 종래기술의 셀스위치의 구성을 직접 인용하여 설명한다.

제9도는 종래기술에 따른 셀스위치의 구성을 도시한 블록도로서, 도면에 도시한 셀스위치는 2개의 입력통신로(51A,515)와 2개의 출력통신로(52A.S2B)를 수용하는 버퍼부가 다단 자기루팅망을 구성하기에 적합한 셀스위치로 되어 있다.

제9도에서, 참조부호 53은 셀스위치, 54A와 54B는 입력통신로(51A,51B)에 대응되게 설치된 셀입력수단, 55A와 55B는 상기 셀입력수단(54A,54B)에 대응되게 설치된 셀축적수단, 56은 상기 2개의 셀축적수단 (55A,55B)에 축적되어 있는 셀이 갖는 통신로정보를 보유하는 한편 그 보유하고 있는 통신로정보를 참조하여 각각의 셀축적수단(55A,55B)으로부터 출력할 셀을 지정하여 소정 셀축적수단(55A,55B)으로부터 소정 셀을 출력시키는 전송제어수단이다. 또, 57A와 57B는 셀스위치(53)가 수용하고 있는 2개의 출력통신로(52A,52B)에 셀을 출력하는 셀출력수단, 58은 상기 전송제어수단(56)의 제어를 받아 상기 셀축적수단(55A,55B)으로부터 출력된 셀을 회망하는 셀출력수단(57A,57B)으로 인도하는 스위치수단이다.

상기 셀축적수란(55A,55B)은 미리 정해진 개수의 셀을 축적시킬 수 있는 기억영역(59)을 갖고 있는데, 이 기억영역(59)에는 셀축적수단(55A,55B)이 1회의 기록 또는 독출싸이클에 의해 기록 또는 독출이 가능한 단위마다 어드레스가 부여되고, 이 어드레스에 의해 셀축적수단(55A,55B)의 기록 또는 독출영역이 지정된다. 이와 같은 기억영역(59)은 예컨대 LSI 기술을 이용한 반보체 메모리에 의해 용이하게 실현할 수 있다.

상기 셀축적수단(55A,55B)은 미리 정해진 횟수의 기록사이클을 실행함으로써 1개의 셀을 입력하는 것을 특징으로 한다. 이것은 셀축적수단(55A,55B)이 1회의 기록싸이클에 의해 입력할 수 있는 비트폭을 셀(60)을 구성하고 있는 비트열의 길이보다도 짧게 하고 있는 것과 등가이다. 또, 셀(60)을 입력칼 때에는 그 셀(60)을 입력하는 복수회의 기록싸이클에 대해 연속된 어드레스를 공급하는 것으로 한다.

또, 본 실시예의 셀축적수단(55A.55B)은 미리 정해진 횟수의 복수회의 독출싸이클을 실행함으로써 1개의 셀(60)을 출력하는 것을 특징으로 한다. 이것은 셀축적수단(55A,55B)이 1회의 독출싸이클에 의해 출력 할 수 있는 비트폭을 셀(60)을 구성하는 비트열의 길이보다도 짧게 하고 있는 것과 등가이다. 그리고, 셀(60)을 출력할 때에는 그 셀(60)을 출력하는 복수회의 독출싸이클에 대해 연속된 어드레스를 공급하는 것으로 한다.

이상 설명한 바와 같이 셀의 입력 또는 출력을 행하면, 상기 셀축적수단(55A,55B)의 기억영역 (59)상에서의 셀(60)의 지정 또는 셀(60)의 기록영역의 지정은 1개의 셀(60)을 유지하고 있는 연속된 어드레스에 대해 새로운 식별자(識別子)를 도입함으로써 행할 수가 있다. 상기 연속된 어드레스에 대해 도입하는 새로운 식별자를 엔트리라고 칭한다. 예컨대, 어드레스가 2진수로 표현되는 잘 알려져 있는 LSI 기술에 따른 반도체 메모리를 기억영역으로서 사용하고. 더욱이 독출싸이클 또는 기록싸이클의 횟수를 2의 누승수중에서 선택하게 되면 기억영역에 부여되는 어드레스신호내에 몇개로 상기 엔트리를 지정하기 위한 비트열을 공급하며, 엔트리를 지정하기 위해 사용된 어드레스신호의 나머지 어드레스신호로, 1개의 셀을 입력 또는 출력이 개시된 시점에서 클리어시켜 1개의 셀을 입력 또는 출력하기 위해 행해지는 복수회의 기록싸이클 또는 독출싸이클마다 증분되는 카운터에 의해 발생되게 되는 비트열을 공급함으로써 상기 기억영역(59)에 공급되는 어드레스신호를 만들 수도 있다.

입력통신로(51A 혹은 51B)로부터 입력되는 셀(60)은 대응되는 셀입력수단(54A.54B)을 통과하여 셀축적수단(55A,55B)에 축적된다. 셀입력수단(54A,54B)은 상기 입력통신로(51A,51B)가 비트열을 전송하는 병렬도(幷列度)를 셀축적수단(55A,55B)이 상기 비트열을 입력하는 병렬도로 변환하는 디멀티플렉서(61)를 포함하고 있고, 셀축적수단(55A.55B)의 연속하는 복수의 기록싸이클을 취하여 셀(60)의 비트열을 셀축적 수단(55A,55B)에 기록함과 더불어 입력하고 있는 셀(60)이 갖는 통신로정보중 자기루팅기능에 의해 요구되는 부분의 셀프위치(53)를 포함하는 스위치망중에서의 셀스위치(53)의 위치에 따라 지정되는 비트를 전송제언수단(56)으로 넘긴다.

이 전송제어수단(56)은 각각의 셀축적수단(55A,55B)에서의 셀의 축적상황을 파악해 두고서, 각각의 셀 입력수단(54A,54B)으로부터 새로운 셀(60)이 입력될 때 새로 입력되는 셀(60)을 기록하는 기록셀축적수단 (55A,55B)의 엔트리를 별정한다. 또, 상기 전송제어수단(56)은 각각의 셀입력수단(54A,54B)으로부터의 셀입력시에 넘겨지는 통신로정보를 기억부(62)에 축적해 두고, 셀출력시에 출력하기 위한 셀축적수단(55A, 55B)의 엔트리를 결정한다. 더욱이, 상기 전송제어수단(56)은 각각의 셀축적수단(55A.55B) 로부터의 셀 (60)의 출력개시타이밍을 결정한다. 이것은 전송제어수단(56)을 포함하는 셀스위치(53)가 셀(60)을 출력하기 전의 셀축적수단(55A,55B)의 상태를 보고 결정하는 것이 바람직하다. 즉, 상기 전송제어수단(56)은 출력전의 셀축적수단(55A,55B)이 새롭게 셀(60)을 기록할 수 있는 엔트리가 있는 경우에만 상기 출력전의 셀축적수단(55A,55B)으로 셀(60)을 출력하도록 셀축적수단(55A,55B)을 제어한다.

이것은 상기 출력전의 셀축적수단(55A,55B)을 제어하는 전송제어수단(56)이 출력전의 셀축적수단에 새롭게 셀(60)을 축적할 수 있는 엔트리가 있다는 것을 그 전송제어수단(56)이 출력하는 준비신호를 활성화함으로써 실현하고, 출력통신로(52A,52B)를 통하여 셀출력처의 전송제어수단(56)이 상기 준비신호를 참조함으로써 가능하게 된다.

그리고 상기 전송제어수단(56)에 있어서는, 상지 입력통신로(51A,51B)로부터 입력되는 셀(60)을 그 셀(60)이 갖는 통신로정보가 상기 셀축적수단(55A,55B)으로 입력된 시점으로부터 출력하는 후보셀이라고 해도 된다. 그렇게 함으로써 상기 셀축적수단(55A,55B)에 다른 셀(60)이 보유되지 않은 경우에는 셀(60)을 일단 모두 셀축적수단(55A,55B)에 입력한 후 출력하는 것에 비해 셀지연시간을 줄일 수 있게 된다.

상기 스위치수단(58)은 2개의 셀축적수단(55A,55B)으로부터 출력되는 셀(60)을 구성하는 비트열을 소정의 셀출력수단(57A,57B)으로 전송제어수단(56)의 제어를 받으면서 안내하는 동작을 행한다. 그 스위치수단(58)은 셀축적수단(55A,558)이 1개의 출력싸이클로 출력하는 비트열의 병렬도를, 동시에 스위칭할 수 있도록 병렬로 구성된 크로스바 스위치(crossbar switch)로 구성된다. 잘 알려진 바와 같이, 이 크로스바 스위치는 예컨대 2개의 입력신호선과 2개의 출력신호선을 직행시켜 이들 입력신호선과 출력신호선이 교차하는 지점에 입력신호선으로부터 출력신호선으로 신호를 안내하는 스위치를 설치하고, 그 스위치의 개폐를 외부에서 제어할 수 있게 함으로써 구성할 수 있다. 그리고, 이것을 복수개 설치하여 셀축적수단(55A,55B)이 출력하는 비트열의 병렬도를 동시에 스위칭할 수 있게 된다.

셀출력수단(57A,57B)은 상기 셀축적수단(55A,55B)이 비트열을 출력하는 병렬도를 상기 출력통신로(52A,52B)가 상기 비트열을 전송하는 병렬도로 변환시키기 위한 멀티플렉서를 포함하고, 상기 셀축적수단(55A,55B)은 연속하여 출력하는 셀(50)을 절단하지 않고 출력통신로(52A,52B)로 송출하게 된다.

셀입력수단(54A,54B)이 포함하는 디멀티플렉서(61)와 셀출력수단(57A.57B)이 포함하는 멀티플렉서(63)의 구성예를 제10도(a)(b)에 나타낸다.

제10도에 있어서, FF는 D타입 플립플롭, ST는 2입력 1출력의 셀렉터이다.

제10도(a)는 직렬-병렬변환 시프트 레지스터로서, 그리고 제10도(b)는 병렬-직렬변환 시프트 레지스터로서 이미 알려진 구성이다. 이들 시프트 레지스터를 입력통신로(51A,51B) 또는 출력통신로(52A,52B)가 비트열을 전송하는 병렬도와 같은 수로 준비함으로써, 디멀티플렉서(61) 또는 멀티플렉서(63)를 구성할 수 있게 된다.

그리하여 이들 시프트 레지스터를 구성하는 레지스터에는 입력통신로(51A.51B) 또는 출력통신로(52A,52B)로 전송되는 비트열을 샘플할 수 있는 클럭이 비트클럭으로서 인가된다. 예컨대, 현재 고안되고 있는 150Mbps와 같은 UNI의 인터페이스 속도를 갖는 R-ISDN망에서, 입력통신로(51A,51B) 또는 출력통신로(52A,52B)가 비트열을 전송하는 병렬도가 1일 때, 즉 완전히 직렬로 비트열을 전송하는 경우에는 150MHz라고 하는 주파수를 갖는 클럭이 인가되게 된다.

본 발명에 따른 셀스위치(53)의 소기전력의 대부분은 상기 디멀티플렉서(61) 또는 멀티플렉서(63)에서 소용되게 된다. 여기서, 이 디멀티플렉서 (61)나 멀티플렉서 (63)를 구성하고 있는 레지스터에 인가되는 비트클럭을 셀(60)이 입력 또는 출력되고 있지 않을 때에는 인가되지 않는 것으로 하면, 이들 레지스터는 셀(60)이 입력되고 있을 동안에만 동작하게 된다. 즉, 셀(60)이 도착하고 있을 때 또는 셀(60)이 출력되고 있을 때에만 디멀티플렉서(61) 또는 멀티플렉서(63)를 동작시킬 수 있게 된다. 따라서, 본 예의 셀스위치(53)는 소비전력을 저감시킬 수 있게 된다. 이러한 효과는 디멀티플렉서 (61) 및 멀티플렉서 (63)의 구성이 제10도 (a)(b)에 나타낸 것과 다른 구성, 예컨대 셀렉터와 카운터를 결합시킨 것과 같은 것으로도 실면되게 된다.

그리고 본 예에 따른 셀스위치(53)에 있어서는 스위치수단(58) 및 셀출력수단(57A,57B)내에 셀이 1개 이상 축적될 수 없으므로 2개의 셀축적수단(55A,55B)으로부터의 셀출력은 동시에 개시되는 것이 바람직하다.

또, 본 예의 셀스위치 (53)에서는 상기 셀축적수단(55A,55B)에 대하여 동시에 셀(60)의 입력과 출력이 발생할 가능성이 있다. 그러나, 출력되는 셀(60)은 셀입력수단(54A,54B)에 의해 셀축적수단(55A.55B)에 입력된 셀(60)내에서 전송제어수단(56)에 의해 선택되므로 셀축적수단(55A,55B)의 셀(60)의 입력-속도와 그 셀축적수단(55A,55B)으로부터의 셀(60)의 출력속도가 같을 경우, 또는 셀(60)의 입력속도가 셀(60)의 출력속도보다 빠를 경우에는 같은 어드레스에 대한 기록싸이클과 독출싸이클은 발생하지 않게 된다.

이 때문에, 본 예의 셀스위치(53)에서는 상기 셀축적수단(55A,55B)에 포함되는 기억영역(59)으로서, 다른 어드레스에 대한 데이터입력과 데이터출력을 동시에 실행할 수 있는 2포트 RAM으로서 이미 알려진 바 있는 LSI 기술에 의한 반도체 메모리를 사용하면 바람직하다. 이와 같이 2포트 RAM을 사용함으로써 기록 또는 독출 싸이클을 불필요하게 고속으로 할 필요가 없어지게 된다.

셀(60)의 입력속도가 출력속도보다 느린 경우에는 본 예에 따른 셀스위치 (53)의 경우에 동일한 어드레스에 대한 기록싸이클과 독출싸이를이 발생할 가능성이 있게 된다. 이러한 결점은, 셀(60)을 입출력하는 복수의 기록싸이클 또는 독출싸이클로 분할하여 셀1개의 입력이 종료되기를 기자리지 않고도 그 셀(60)의 출력 개시가 가능해지도록 구성한 것이 그 원인이다. 그러나 셀(60)의 입출력을 복수의 기록싸이클 또는 독출싸이클로 분할함으로써, 상술한 바와 같이 입력통신로(51A,51B)로부터 입력되는 셀(60)을 그 셀(60)이 갖는 통신로정보가 상기 셀축적수단(55A,55B)에 입력된 시점으로부터 출력할 셀(60)의 후보로 함으로써 그 셀스위치(53)내에서의 지연시간을 감소시키는 효과를 얻을 수 있으므로. 본 예에서는 셀(60)의 입출력을 복수의 기록싸이클 또는 독출싸이클로 분할하도록 하고 있다. 그리고, 셀축적수단(55A,55B)으로의 셀(60)의 입력속도가 셀축적수단(55A.S5B)으로부터 셀의 출력속도보다 느린 경우, 즉 그 셀스위치 (53)의 입력통신로(51A,51B)에서의 셀전송속도가 출력통닌로(52A,52B)에서의 셀전송속도보다 느린 경우에는 그 셀스위치 (53)의 입력부에 속도변환을 위한 듀얼버퍼를 준비함으로써 그 셀스위치(53)로의 셀(60)의 입력속도를 같게하는 것이 가능하므로 상기한 결점을 용이하게 회피할 수 있게 된다 .

또는, 입력통신로(51A,51B)로부터 입력되는 셀(60)을 그 셀(60)이 갖는 통신로 정보가 상기 셀축적수단 (55A,55B)에 입력된 시점으로부터가 아니라, 그 셀(60)의 입력이 종료한 시점으로부터 출력할 셀(60)의 후보로 함으로써 충돌을 피할 수 있게 된다. 또한, 출력하는 셀(60)의 후보로 하는 시점을 셀스위치(53)가 선택할 수 있도록 하면 더욱 바람직하다.

다음으로 상기 전송제어수단(56)에서 행해지는 출력셀의 선택원리에 관하여 설명한다.

제11도에 나타낸 바와 같이, 상기 전송수단(56)은 적어도 각각 셀축적수단(55A,55B)이 셀(60)을 보유하는 엔트리(64)에 대응하여 그 엔트리(64)가 셀(60)을 보유하고 있는지 아닌지에 관한 정보를 보유하는 셀축적 플래그(65)와, 그 엔트리(64)가 보유하고 있는 셀(60)이 그 셀축적수단(55A,558)에 도달한 순서를 보유하는 도착순 카운터(66) 및, 그 엔트리(64)가 보유하고 있는 셀(60)의 통신로정보를 보유하는 통신로정보 레지스터(67)를 포함하여 구성되어 있다.

셀입력시에는 셀입력수단(54A,54B)으로부터 입력되고 있는 셀(60)이 갖는 통신로정보중의 1비트가 입력되었을 때, 그 1비트는 통신로정보 레지스터(67)에 입력된다. 이 통신로정보 레지스터(67)는 여기에서는 1비트의 정보를 보유하는 레지스터이다. 그리고 일반적으로 말하자면, 상기 통신로정보 레지스터(67)는 셀스위치(53)가 수용하고 있는 출력통신로(N)의 밀수가 2인 대수(對數)를 넘는 최소의 정수와 같은 비트길이를 갖는 비트열의 길이를 가지면 되게 된다.

셀입력시에는 그 입력되고 있는 셀(60)이 보유되는 셀축적수단(55A,55B)의 엔트리(64)에 대응하는 통신로정보 레지스터(67)의 설정과 동시에 그 엔트리(64)에 대응하는 셀축적 플래그(65)가 셋트된다. 그후에 그셀(60)이 입력되고 있는 셀축적수단(55A,55B)에 대응하는 도착순 카운터(66)내에 대응하는 셀축적 플래그(65)가 셋트되어 있는 것을 인크리멘트하게 된다.

한편, 셀출력시에는 셀(60)이 출력된 엔트리(64)에 대응하는, 도착순 카운터(66)가 보유하고 있는 값보다 큰 값을 보유하고 있는 셀(60)이 출력된 셀축적수단(55A,55B)에 대응하는 도착순 카운터(66)를 디크리멘트하게 된다. 그후에 셀(60)이 출력된 엔트리(64)에 대응하는 도착순 카운터(66)를 0으로 리셋트하고, 엔트리(64)에 대응하는 셀축적 플래그(65)를 리셋트하게 된다.

이상 설명한 바와 같이, 도착순 카운터(66)가 보유하는 값을 변화시킴으로써 상기 셀축적수단(55A,55B)에 축적되어 있는 셀(60)의 도착순이 도착순 카운터(66)가 보유하는 값에 반영되게 된다. 즉. 보유하는 같이 최대인 도착순 카운터(66)에 대응하는 엔트리(64)에 축적된 셀(60)이 가장 먼저 축적된 셀이다. 여기에서 셀출력시에 통신로정보에 의한 우선순위에 의해 가장 먼저 축적된 셀 이외의 셀(60)이 출력된 경우, 출력된 셀보다 먼저 축적된 셀(60)에 대응하는 도착순 카운터(66)를 디크리멘트하게 되므로, 일본국 특개소(特開昭) 63-64056호에 개시(開示)된 통신버퍼장치의 구성보다는 복잡한 구성이 필요하게 되지만, 도착순에 관한 정보를 보유하는 카운터(66)가 오버플로우되지 않는다는 이점이 있다.

상기 전송제어수단(56)은 각각의 셀축적수단(55A,55B)으로부터 출력되는 셀(60)로서, 각각의 셀축적수단(55A,558)마다 대응하는 도착순 카운터(66)내에 보유하는 값이 최대인 것에 대응하는 엔트리(64)에 축적되어 있는 셀(60)을 선택하려오 한다. 여기에서, 통신로정보 레지스터(67)의 값을 참조했을 때 이들 2개의 셀(60)이 향하는 통신로가 만약 일치할 경우지는 다음으로 이어지는 순서에 의해 각각의 셀축적수단(55A,55B)으로부터 출력하는 셀(60)을 결정하게 된다.

여기에서, 한 쪽의 출력통신로(52A)로 향하는 셀을 Ⅱ, 다른 쪽의 출력통신로(52B)로 향하는 셀 D로 표시하게 되면 상기 전송제어수단(56)은 제12도에 나타낸 바와 같이 양쪽 셀축적수단(5SA,55B)의 선두셀 U또는 D가 동일한 것으로 볼로킹을 판별하게 된다.

그리고, 볼로킹이 판별되면 적어도 토글(toggle)동작을 행하는 우선 셀축적수단표시 플립플롭(68)을 토글시킴으로써 양쪽 셀축적수단(55A,55BA)에 축직되어 있는 동일 출력통신로(51A 또는 52B)방향으로 향하는 셀(U 또는 0)을 교대로 순차 출력시킨다. 이때, 한 쪽의 셀축적수단이 한 쪽 방향으로 향하는 셀(U 또는 D)을 출력하고 있는 동안에 다른 쪽의 셀축적수단(55A 또는 55B)으로부터 다른 방향으로 향하는 셀(D 또는 U)을 출력시킬 수 있게 된다.

또, 양쪽 셀축적수단(55A 또는 55B)의 선두셀의 통신로가 각각 다른 경우에는 상기 플립플롭(68)을 토글동작시키지 않고 고통때처럼 병렬적으로 셀(U 또는 D)을 출력시키는 것이다.

이상 설명한 바에 의해 버퍼의 선두셀이 볼로킹된 때 선두셀을 출력하는 것에 관하여 셀스위치(53)에 포함되는 버퍼 모두를 공평하게 취급할 수 있게 되므로 통신로정보에 의한 우선제어를 행하는 셀스위치에 있어서 셀이 버퍼에 축적되는 시간의 상한을 유한치로 억제할 수 있게 된다.

이상 설명한 바와 같이 종래의 기술에 의한 셀스위치에서는 셀지연시간을 작게할 수 있고, 또 셀이 버퍼에 축적되는 시간의 상한을 유한치로 억제할 수 있게며, 셀의 도착순서에 관한 정보를 보유하는 카운터가 오버플로우하지 않는다는 효과가 있다.

그러나, 셀스위치가 셀의 입출력을 반드시 동시에 행하기 때문에 사실상 셀입출력 동시전송기능이 유효하게 기능하지 않는다는 문제와, 종래의 기술에 의한 셀입출력 동시전송기능의 실현방법을 비동기의 루팅망에 적용할 수 없다는 문제가 있다. 따라서 종래기술의 셀스위치에 대하여 비동기전송기능을 부가한 것이 본 발명으로서, 이하 본 발명의 실시폐를 상세히 설명한다.

제1도는 본 발명의 제1실시예에 따른 2입력 2출력 단위셀스위치의 구성도를 나타낸 것이다. 이 단위스위치는 64비트 길이의 셀을 취급하고. 셀은 4비트의 루팅 태그부(部)와 60비트의 정보부로 이루어져 있다.

단위스위치는 4개의 셀을 격납할 수 있는 버퍼를 2개 내장하고 있고, 입력통신로(A,B), 출력통신로(U,D)를 구비하고 버퍼부가 다단 자기루팅망을 구성하는데 적당한 셀스위치로 되어 있다.

제1도에 있어서, 참조부호 1은 단위셀스위치이고, SP_A 및 SP_B는 입력통신로(A, B)의 각각에 대응되게 설치되어 그 입력통신로로부터 입력되는 셀을 받아서 취하는 셀입력부 데이터포맷 변환수단이며, PS U 및 PS_D는 출력통신로(U 및 D)의 각각에 대응되게 설치되어 그 출력통신로에 셀을 출력하는 2개의 셀출력부 데이터포맷 변환수단이다. 또, BUF_A 및 BUF_B는 셀입력부 데이터포맷 변환수단(SP_A 및 SP_B)의 각각에 대응되게 설치되어 그 셀입력부 데이터포맷 변환수단으로부터 입력되는 셀을 취득하여 일단 축적해 두는 것으로, 이는 어드레스정보에 기초하여 셀의 기록, 독출이 분리되는 셀축적수단이다. 그리고, TCTR은 상기 셀축적수단(BUF_A,BUF_B)에 축적되어 있는 셀이 갖는 통신로정보와 그 셀을 축적하고 있는 셀축적수단(BUF_A,BUF_B)의 해당 셀의 기록어드레스정보를 보유하여 셀축적수단(BUF_A,BUF_B)의 어드레스를 일원적으로 관리하고, 상기 통신로정보와 어드레스정보에 기초하여 예컨대 셀입력부 데이터포맷 변환수단(SP_A)으로부터 해당 셀입력부 데이터포맷 변환수단(SP_A)에 대응하는 셀축적수단(BUF_A)에 입력되는 셀축적수단의 기록 어드레스(WAA4-0)를 결정하며, 셀축적수단(BUF_A)으로부터 뒤에 서술할 셀스위칙수단(CRSBSW)으로 출력되는 셀의 셀축적수단(BUF_A)의 독출어드레스(RAA4-0)를 결정하는 샐전송제어수단이다. 또, CRSBSW는 상기 전송제어수단(TCTR)의 제어를 받아 상기 두개의 셀축적수단(BUF_A,BUF_B)으로부터 출력되는 셀을 소정의 셀출력부 데이터포맷 변형수단(PS U,PS D)으로 인도하는 셀스위칙수단이고, OCTR은 예컨대 셀출력통신로(U)로부터 셀을 출력하는지의 여부에 따라 해당 셀통신로(U)에 대응하는 셀출력부 데이터포맷 변환수단(PS_U)을 구동하는 클럭신호(SCK) 및 셀출력 클럭신호(BTCKU)를 발진시킬지의 여부를 제어하는 셀출력 제어수단이다.

이하, 상기 각 기능볼록을 상세하게 설명한다.

우선, 셀입력부 데이터포맷 변환수단(직렬-병렬변환수단 : SP_A, SP_B)은 각각 입력통신로(A,B)로부터의 1비트 직렬셀입력 데이터 (DATA_A,DATA_B)를 8비트로 변환시켜 셀축적수단(버퍼 ; BUF_A, BUF_B)으로 그 변환시킨 데이터(SPOA7-0,SPOB7-0)를 출력하게 된다.

다음에, 셀입력 제어수단(ICTR_A,ICTR_B)은 각각 SP_A, BUF_A 및 SP_B. BUF_B의 기록계 하드웨어와 전송제어수단(TCTR)을 제어하고 입력통신로(A, B)로부터 입력된 셀의 버퍼 (BUF_A.BUF_B)로의 기록과, 그 셀이 갖는 루팅 태그의 전송제어수단(TCTR)으로의 기록을 제어한다. 그리고 셀입력 제어수단(ICTR_A,ICTR_B)내에는 각각 3종의 기억수단 및 제수수단을 갖추어져 있는 바, 그 제1은 태그 레지스터 (TAGREG_A,TAGREG_B)로서, 이는 입력시킨 셀의 루팅 태그 4비트로부터 선택된 1비트클 격납하는 1비트 길이의 레지스터로서 4비트로부터 1비트를 선택하는 셀렉터를 포함하고 있다. 또, 제2는 셀기록용카운터(WCNT_A,WCNT_B)로서 셀기록타이밍을 만드는 3비트 바이너리 카운터인 바, 이들은 각각 버퍼(BUF_A,BUF_B)의 기록옵셋어드레스(하위 3비트) (WAA2-0,WAB2-0)를 생성하는것으로서 각각 셀입력용 클럭신호(BTCK_A,BTCK_B)로 구동되고 셀입력 선두지시신호(STBA,STBB)로 리넷트된다 그리고, 제3은 기록용 베이스어드레스 레지스터 (WBA_A,WBA_B)로서, 이는 각각 버퍼(BUF_A. BUF_B)의 기록베이스 어드레스(상위 2비트 : WAB4-3, WAB4-3)를 격납하는 2비트 길이의 레지스터이다.

또, 셀축적수단(버퍼 , BUF_A,BUF_B)은 2포트 RAM으로서, 64비트 길이의 셀은 BUF_A 또는 BUF_B에 8비트×8워드로 변환되어 격납된다. 이 BUF_A, 및 BUF_B는 각각 4개의 셀을 축적할 수 있도록 8비트×8워드×4셀=8비트×32워드의 기억용량을 갖고 있는데, 이때 어드레스 5비트중, 상위 2비트를 베이스어드레스라고 부르고 하위 3비트를 옵셋어드레스라고 부른다. 또, 베이스 어드레스는 셀격납 어드레스로서 사용된다. 버퍼(BUF_A,BUF_B)는 제5도에 나타낸 바와 같이 각각 클럭에 동기하여 동작하고, 기록포트 1개, 독출포트 1개의 2포트 구조로 되어 있다 또, RAM내부에서 기록계의 하드웨어와 독출계의 하드웨어를 구동하는, 클럭이 분류되어 있어 각각의 하드웨어를 다른 를럭신호로서 구동하는 구조로 되어 있다. 즉, 버퍼(BUF_A,BUF_B)는 기록계 하드웨어가 셀입력용 를럭신호인 BTCK_A 및 BTCK_B를 8분 주한 신호 (BSCK_A 및 BSCK_B)로 구동되고, 독출계 하드웨어가 스위치 내부클럭신호 발생수단(CLOCK GEH)에 의해 단위스위치 구동클럭신호(SYSCK)을 버퍼링하여 생성된 신호(SCK)를 8분주한 신호(S8CK)로 구동된다.

또, 전송제어수단(TCTR)은 셀의 입출력을 제어하는 수단으로서, 전단계의 단위 스위치에 대한 셀입력 요구신호(셀입력허가신호 또는 셀입력 준비완료신호 ; RDYA 및 RDYB)를 생성하고 전단계의 단위스위치에 이들 신호를 출력하게 된다. 즉, 전단계의 단위스위치에서는 전송제어수단(TCTR)이 본단계의 셀입력 요구신호(RDYA,RDYB)를 셀출력 요구신호(RDYU,RDYD)로서 입력하게 된다. 또, 버퍼(BUF_A,BUF_B)에 격납되어 있는 셀의 출력을 지시하는 신호(OUTA,OUTB)와, 셀스위치수단(CRSBSW)이 직행모드인지 교차모드인지를 지정하는 신호(STRATI)를 생성하여 셀출력제어수단(OCTR)으로 출력하게 된다. 그리고 버퍼(BUF_A,BUF_B)의 기록에 사용하는 셀격납 어드레스(WBA4-3,WBB4-3) 및 독출시에 사용하는 셀격납 어드레스(RBA4-3,RBB4-3)를 일원적으로 관리, 생성하여 이것들을 셀입력 제어수단(ICTR_A,ICTR_B)으로 출력하게 된다.

전송제어수단(TCTR)내에는 버퍼정보 관리수단(BITNFO_A,BINFO_B)을 갖추고 있고, 각각 버퍼 (BUF_A,BUF_B)의 4개의 셀격납 어드레스에 대응하는 4개의 카운트업, 카운트다운이 가능한 3비트 바이너리 카운터(TIMECNT_A3-0,TIMECNT_B3-0)와, 마찬가지로 4개의 셀격납 어드레스에 대응하는 4개의 5비트 길이 레지스터(BREG A3-0,BREG B3-0)를 구비하고 있다. 이들 각 레지스터는 플래그정보부(1비트), 루팅 태그정보부(1비트) 및, 셀도착순정보부(3비트)로 구성되어 있다. 또한, 셀도착순정보부는 상기 3비트 바이너리 카운터(TIMECNT A3-0,TIMECNT B3-0)의 카운트값을 보유하는 3비트 길이 레지스터로 구성되어 있다.

이하, 각 정보부의 의미를 설명한다.

우선, 플래그정보부의 값이 0인 경우에는 대응하는 버퍼의 셀격납 어드레스에 셀이 격납되어 있지 않고 비어 있는 것을 나타내고, 1인 경우에는 대응하는 버퍼의 셀격납 어드레스에 셀이 격납되어 있는 것을 나타낸다. 또, 루팅 태그정보부의 값이 0인 경우에는 대응하는 버퍼의 셀격납 어드레스의 격납되어 있는 셀이출력통신로(U)를 향하는 것을 나타내고, 1인 경우에는 대응하는 버퍼의 셀격납 어드레스의 격납되어 있는 셀이 출력통신로(D)를 향하고 있는 것을 나타낸다. 또, 셀도착순정보부는 셀이 단위스위치에 도착한 순번을 표시하게 되는데, 이때 수치가 클수록 도착순이 바른 것을 나타낸다.

그리고, 셀출력 제어수단(OCTR)은 버퍼 (BUF_A,BUF_B)와 셀출력부 데이터포맷 변환수단(PS_A,PD_B) 및 셀스위치수단(CRSBSW)을 제어하여 셀의 출력을 제어하게 되는데, 이 셀출력 제어수단(OCTR)은 셀독출용 카운터(RCNT) 및 버퍼독출용 베이스 어드레스 레지스터(RBA_A,RBA_B)를 구비하고, 셀독출용 카운터(RCNT)는 셀독출타이밍을 조작하는 3비트 바이너리 카운터로서 버퍼 (BUF_A,BUF_B)의 독출 옵셋어드레스(RAA2-0, RAB2-0)를 생성하며, 버퍼독출용 베비스어드레스 레지스터 (RBA_A, RBA_B)는 각각 버퍼독출베이스 어드레스(RAA4-3, RAB4-3)를 격납하는 레지스터이다.

또, 셀스위치수단(CRSBSW)은 버퍼(BUF_A,BUF_B)로부터 출력된 셀의 신로를 절환하는 수단으로서, 이는 스위치절환신호(STRSI)가 셀출력수단(OCTR)에서 타이밍이 조정된 신호(STCRS2)의 값에 따라 셀의 통신로를 절환하게 된다. 즉, 신호(STCRS2)가 1인 경우, 버퍼 (BUF_A)로부터의 출력데이어는 출력통신로(U)로, 버퍼(BUF_B)로부터의 출력데이터는 출력통신로(D)로 출력되고(직행모드), 신호(STCRS2)가 0인 경우 버퍼 (BUF_A)로부터의 출력데이터는 출력통신로(D)로, 버퍼 (BUF_B)로부터의 출력데이터는 출력통신로(U)로 출력되게 된다(교차모드).

다음에, 셀출력부 데이터포맷 변환수단(병렬-직렬변환수단 , PS_U,PS_D)은 셀스위치수단(CRSBSW)으로부터 출력된 8비드의 셀입력 데이타를 1비트 직렬로 변환시켜, 그 변환된 셀출력 데이터 (DATAU, DATAD)를 각가 출력통신로(U,D)로 출력하게 된다.

그리고, 제1도에 있어서 왼쪽 사선으로 나타낸 블록은 BTCKA계의 클럭신호(BTCKA를 버퍼링한 신호 및 BTCKA를 분주/버퍼링한 신호)로 구성되고, 오른쪽 사선으로 나타낸 블록은 BTCKB계의 클럭신호로 구동되며, 또 사선으로 나타내지 않은 블록은 SCK계의 클럭신호로 구동되게 된다.

다음에 제2도는 본 발명의 버퍼가 부가된 다단 자기루팅망구조를 갖는 8입력 8출력 셀스위치의 제1실시예로, 반얀망(Banyan Network)을 구성하는 12개의 단위스위치[(00)∼(30), (01)∼(31), 및 (02)∼(32)]와, 입력측의 입력버퍼 (IBO-lB7) 및, 출력측의 출력버퍼(OBO-OB7)로 구성되어 있다. 또, 제3도에 단위스위치(01)를 중심으로 한 다음 단위스위치[(00), (02) 및 (12)]와의 접속관계를 나타내었는바, 다른 각단위스위치의 접속관계의 경우도 마찬가지이다. 그리고 망을 형성하는 각 단위스위치는 각각 비동기로 동작할 수 있게 되어 있어서, 각각의 각 단위스위치는 비동기로 셀을 전송할 수 있게 된다.

이하, 본 실시예에서의 셀입출력동작을 제4도의 타이밍챠트를 참조하여 설명한다. 제4도에서의 신호명은 각 단위스위치의 내부신호명을 나타내고 있다. 이하의 설명은 단위스위치(01)의 클럭신호(S8CK)의 싸이클번호(n-1,n,n+1‥‥)를 기준으로 하여 행한다. 또, 각 단위스위치내부의 기능블록에는 그 단위스위치의 번호를 부가하여 식별하게 된다. 예컨대, 단위스위치(00) 내부의 셀입력부 데이터포맷 변환수단(SP_A)은 SP_A(00)라고 표현한다.

제4도는 제2도에 나타낸 단위스위치(01)가 전단계의 단위스위치(00)로부터 셀을 받아서 그 받은 셀을 셀입출력 동시전송기능을 사용하여 다음 단계의 단위스위치(12)로 보내는 일련의 동작의 타이밍차트를 나타내고 있다. 여기에서 단위스위치(00), (01) 및 (12)는 각각 비동기로 동작하게 된다.

클럭신호(S8CK)의 싸이클번호가 n-1일때, 단위츠위치(12), (01) 및 (00)은 다음과 같은 상황에 있게 된다.

단위스위치(12)는 셀이 1개도 축적되어 있지 않고 셀입력 요구신호[RDYA(11)]=1[셀출력 요구신호RDYD(01)=1]로 하여 단위스위치(01)에 셀출력을 요구하게 된다.

또, 단위스위치(01)는 셀이 1개도 축직되어 있지 않고 셀입력 요구신호[RDYA(01)=1, [RDYU(00)=1]로 하여 단위스위치(00)에 셀출력을 요구하게 된다.

또한, 이 시점에서 단위스위치(01)는 이미 셀입력준비가 종료되어 있는바, 예컨대 버퍼[BUF_A(01)]로의 셀입력준비에는 이하의 처리가 행해지게 된다. 즉, 버퍼[BUF_A(01)]에 여백이 있어 셀입력이 가능하다는 것을 전단계의 단위스위치(00)레 지시하기 위하여 전송제어수단[TCTR(01)]이 셀입력 요구신호[RDYA(01)]=1로 하게 된다. 또, 전송제어수단[TCTR(01)]이 버퍼[BUF_A(01)]의 어느 셀격납 어드레스에 셀을 기록할 것긴가를, 즉 기록용 셀격납 어드레스[WBA4-3(01)]를 소정의 알고리즘에 따라 결정하게 된다. 이 경우에, 셀격납 어드레스 0을 선택하여 WBA4(01)=0, WBA3(01)=0으로 한다.

그리고, 단위스위치(00)에서는 지금까지 출력통신로(U)를 향한 셀이 축직되어 있지 않은 상황에서 새롭게 출력통신로(U)를 향한 Cell 0이 축적된 상황에 있게 된다. 또한 Cell 0은 단위스위치(00)내에서는 출력통신로(U)를 향한 셀이 되고, 단위스위치(01)내에서는 출력통신로(D)를 향한 셀이 되는 루팅태그를 가지고 있다.

우선, 셀입력동작을 설명한다.

클럭신호(S8CK)의 싸이를번호가 n일때, 단위스위치(00)는 셀출력 요구신호[RDYD(00)]=1이고, 또 출력통신로(U)를 향한 cell0을 축적하고 있으므로 셀출력동작을 개시하게 된다.

다음에, n+1에 있어서 단위스위치(00)가 셀출력용 클럭[BTCKU(00)]의 발진을 개시하게 되고, 계속되는 n+2에 있어서 셀출력 데이터[DATAU(00)]를 통하여 cell 0의 출력을 개시한다. 여기서, 선두의 4비트(비트번호 0-3)는 루팅 태그부로 되어 있고, 이때에 셀출력 데이터[DATAU(00)]의 선두비트(비트번호0)의 출력과 동시에 셀출력 선두지시신호[STBU(00)]=1로 된다.

동시에 n+1에 있어서 단위스위치(01)에서는 셀입력용 클럭[BTCKA(01)]의 발진이 개시되고, 계속되는n+1에 있어서 셀입력 데이터[DATAA(01)]의 입력이 개시된다.

이때에, 셀입력 데이터[DATAA(01)]의 선두비트의 입력과 동시에 셀입력 선두지시신호[STBA(01)]=1로 된다. 또, ST8A(01)=1이 됨으로써 셀입력 제어수단[ICTR_A(01)]이 기동된다. 이때의 셀입력 제어수단[ICTR_A(01)]의 동작을 아래에 설명한다.

(1) 셀기록용 카운터[WCNT_A(01)]를 기동한다.

(2) 전송제어수단(TCTR(01)]으로부터 기록용 셀격납 어드레스(WBA4-3)를 기록용 베이스어드레스 레지스터 (WBA_A)에 취입한다.

(3) 버퍼[BUF_A(01)]로 기록허가신호(WENA(01) 및 기록어드레스[WAA4-0(01)]를 출력한다.

(4) 셀입련부 데이터포맷 변환수단[SP_A(01)]으로 각종 제어신호를 출력한다.

(5) 전송제어수단[TCTR(01)]으로 루팅태그를 출력한다.

클럭신호(S8CK)의 싸이를번호가 n+2-n+9일때. 단위스위치(01)에 있어서 셀입력부데이터포맷 변환수단[SP_A(01)]은 셀입력 데이터[DATAA(01)를 8비트 데이터로 변환하고, 버퍼[BUf_A(01)]로 변환시킨8비트 데이터를 기록데이터로서 출력한다. 또, n+3-n+1O인 8싸이클에 걸쳐 cell 0의 모든 데이터가 셀입력부 데이터포맷 변환수단[SP_A(01))을 통해서 버퍼[BUF_A(01)]로 기록된다.

이어, 클록신호(SSCIC)의 싸이클번호가 n+2인때, 셀입력부 데이터포맷 변환수단[SP_A(01)1으로부터 태그 레지스터[TAGREG_A(01)]로 4비트중에서 선택된 1비트의 루팅 태그(TAGIA)가 기입된다. 그리고, n+3에서 태그 레지스터[TAGREG_A(01)]의 보유데이터(TAGEA)가 전송제어수단[TCTR(01)] 내부의 버퍼정보 관리구단[BINFO_A(01)]에˝ 취입된다. 여기서, 셀입력 제어수단[TCTR_A(01)]과 전송제어수단[TCTR_A(01)]은 다른 클록신호로 구동되기 때문에 이 신호(TAG2A)의 인도는 동기간부합처리를 이용하여 행해지는바, 이 신호(TAGEA)의 인도수순을 이하에 나타내었다.

(1) 셀입력 제어수단[ICTR_A(01)]은 태그 레지스터[TAGREG_A(01)]에 신호(TAGIA)를 취입한 후, TAGWGOA=1로 하여 전송제어수단[TCTR(01)]에 신호(TAGEA)가 유효인 것을 알린다.

(2) 전송제어수단[TCTR(01)]은 TAGWGOA(01)=1을 수신하게 되면, 버퍼정보 관리수단[BINFO_A(01)]에 신호(TAGEA)를 취입한다. 그후 TAGACK(01)=1로 하여 셀입력 제어수단[ICTR_A(01)]에 신호(TAG2A)를 취입한 것을 알린다.

또, TAG2A는 다음의 셀입력에서의 태그 레지스터(TAGREG_A)의 바꿔 기입까지 유효하므로, 루팅 태그의 인도에 대하여 충분한 시간을 설정하는 것이 가능하게 된다. 이 때문에, 처리에 시간을 필요로 하는 종래기술에 따른 동기알치방법을 이용해도 셀지연시간의 증가를 작게 억제할 수 있게 된다.

이어, 클록신호(S8CK)의 싸이클번호가 n+3인때, 버퍼정보 관리수단[BINFO_A(01)]의 내용이 갱신되는바, 이 갱신수순은 이하와 같다.

(1) cell 0이 갖는 루팅 태그 4비트에서 선택된 1비트가 레지스터[BREG_AO(01)]의 루팅 태그정보부에 기입된다. 이 경우, 루팅 태그정보부=1[출력통신로 D를 향한 셀]로 된다.

(2) 레지스터[BREG_AO(01)]의 플래그정보부에 1이 기입된다.

(3) 레지스터[BREG_AO(01)]의 셀도착순서 정보부의 값이 인크리멘트된다.

레지스터[BREG_AO(01)]의 갱신이 n+3에서 종료하여 플래그정보부=1로 된 시점에서 cell 0의 레지스터[BREG_AO(01)]로의 등록이 종료하고, 이 이후 단위스위치 (01)내에서 cell 0의 모든 데이터가 버퍼[BUF_A(01)]에 입력되는 것으로 인식된다[실제로는 cell 0은 버퍼 BUF_A(01)에 입력중이다].

이어, 셀출력동작에 대해서 설명한다.

클록신호(S8CK)의 싸이클번호가 n+4인때, 단위스위치(01)의 전송제어수단[TCTR(01)]은 셀출력 요구신호[RDYD(01)]=1이고, 또 출력통신로(D)를 향하는 셀을 버퍼[BUF_A(01)]에 축척하고 있는 것을 나타내는 정보[버퍼정보 관리수단 BINFO_A(01)의 레지스터 BREG_AO(01)의 플래그정보부=1인 정보]에 의해 셀출력동작을 개시한다. 전송제어수단[TCTR(01)]의 동작을 이하에 나타내었다.

(1) 소정의 알고리즘에 따라 출력할 셀을 결정한다. 이 경우 버퍼[BUF_A(01)]에 입력중인 cell 0의 출력을 결정한다[즉, 입력중인 cell 0을 셀입력 동시전송기능을 사용하여 출력한다]. Cell 0은 셀격납 어드레스(00)에 격납되어 있으므로 독출용 셀격납 어드레스 RBA4(01)=0, RBA3(01)=0으로 결정한다.

(2) 셀출력 제어수단[OCTR(01)]에 스위치전환신호[STCRSI(01)]=1(교차모드지정)을 출력하다.

(3) 셀출력 제어수단[OCTR(01)]에 기동신호를 포함하는 각종 제어신호를 출력한다.

이어, 전송제어수단[TCTR(01)]로부터의 제어신호에 따라 셀출력 제어수단[OCTR(01)]이 기동된다. 셀출력 제어수단[OCTR(01)]의 동작을 이하에 나타내었다.

(1) 셀독출용 카운터[RCNT(01)]를 기동시킨다.

(2) 전송제어수단[TCTR(01)]으로부터의 독출에 사용할 셀격납 어드레스(RBA4-3)을 버퍼독출용 베이스어드레스 레지스터[RBA_A(01)]에 취입한다.

(3) 싸이클번호=n-4에서 셀출력용 클록[BTCKD(01)]를 발진시킨다.

(4) 싸이클번호=n+5에서 셀출력부 데이터포맷 변환수단[PS_D(01)]의 출력할 셀의 선두비트와 동시에 셀출력 선두지시신호[STBD(01)]=1로 한다.

(5) 버퍼[BUF_A(01)]에 기입허가신호[WENA(01)] 및 기입어드레스[WAA4-0(01)]를 출력한다.

(6) 셀스위칭수단[(CRSBSW (01)]에 스위치전환신호[STCRS2 (01)]=1을 출력한다.

(7) 셀출력부 데이터포맷 변환수단[PS_D(Ol)]에 기동신호를 포함하는 각종 제어신호를 출력한다.

셀출력 제어수단[OCTR(01)]으로부터 제어신호에 따라 셀출력부 데이터포맷 변환수단[PS_D(01)]이 기동된다. PS_D(01)은 셀스위칭수단[CRSBSW(01)]의 8비트의 출력데이터를 입력하여 직렬데이터로 변환하고, 출력통신로[D(01)]로부터 변환된 데이터를 출력한다.

동시에 싸이클번호=n+5에서, 단위스위치(12)에서는 셀입력용 클록[BTCKA(12)]의 발진이 개시되고, 이어서 셀입력 데이터 [DATAA(12)]를 통해서 cell 0의 입력이 개시된다. 이때, DATAA(12)의 선두비트의 입력과 동시에 셀입력 선두지시신호[STBA(12)]=1로 된다. 그리고, 단위스위치(12)에서 마찬가지의 처리를 행하게 된다.

이상 설명한 바와 같이, 64비트 길이의 셀은 단위스위치내부의 셀입력부 데이터포맷 변환수단(SP), 버퍼(BUF), 셀스위치수단(CRSBSW) 및 셀출력부 데이터포맷 변환수단(PS)에서 8비트 단위로 워드로 분할되어 처리된다. 또, 전송제어수단(TCTR)은 입력중의 셀의 루팅 태그를 셀입력 개시직후에 취입하는 것에 의해 입력중인 셀의 출력통신로를 빨리 인식하여 입력중인 셀을 입력종료전에 출력할 수 있게 된다. 이것에 의해 셀출력 동시전송기능을 실현하게 된다.

단위스위치 (00) 및 (01) 사이의 비동기동작, 비동기전송은 상술한 바와 같이 하여 실현되지만, 여기서 비동기루팅망의 실현방법 및 단위스위치동기구하방법에 대해서 정리한다.

(1) 단위스위치 (00) 및 (01) 사이의 핸드셰이크처리는 입력허가신호[RDTA(01)] 및 셀출력 선두지시신호[STBU (00) ]에서 행해진다.

(2) 단위스위치(00)는 단위스위치(01)에서 STBU(00)을 사용하여 셀선두정보를 인가한다.

(3) 단위스위치 (00)가 셀과 셀출력용 클록신호[BTCKU(00)]를 단위스위치(01)로 출력한다.

(4) 셀입력 제어수단[ICTR_A(01)]은 셀입력용 클록신호[BTCKA(0)]를 분주하는 분주기를 구비한다.

(5) 셀입력용 클록신호 BTCKA(00)[셀출력용 클록신호 BTCKU(00)]계의 클록신호가 셀입력 제어수단[ICTR_A(01)], 셀입력부 데이터포맷 변환수단(SP_A), 버퍼 (BUF_A)의 기록계 하드웨어를 구동한다.

(6) 단위스위치 구동클록신호[SYSCK(01)]계 클록신호가 버퍼(BUF_A)의 독출계 하드웨어와 전송제어수단[TCTR(01)], 셀스위치수단[CRSBSW(01)], 셀출력 제어수단[OCTR(01)] 및 셀출력부 데이터포맷변환수단[PS_D(01)]를 구동한다. 따라서, 셀입력용 클록신호[BTCKA(01)]와 단위스위치 구동클록신호[SYSCK(01)]의 동기맞춤은 버퍼 (RUF_A) 내부에서 행해지게 된다. 제5도에 버퍼 (BUF)의 개략구성도를 나타내었다.

이어, 제6도의 타이밍챠트를 이용하여 단위스위치(00)가 단위스위치(01)에 셀을 전송할때의 타이밍에 대해서 설명한다.

단위스위치(00)는 셀출력 데이터(DTATU(00)]와 셀출력용 클록신호[BTCKU(00)]를 함께 단위스위치(01)로 보낸다. DATAU(00)와 BTCKU(00)는 거의 동일한 전송로를 통해서 단위스위치 (01)에 도달된다.

따라서 단위스위치 (00)에서의 BTCKU(00)와 DATAA(01)의 위상관계와, 단위스위치 (00)에서의 BTCKU(00)와 DATAA(01)의 위상관계가 보존된다[제6도에서 T(00)와 T(01)이 거의 동일함]. 한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도를 병기한 것은 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 전송로의 지연시간과 단위스위치사이의 클록스큐가 보여지지않기 때문에 셀스위치치 셀전송속도 Ftrns는 PS, SP 등의 하드웨어의 최고동작주파수에 의해서만 규정된다. 따라서. 본 발명의 비동기루팅구조의 셀스위치는 종래의 루팅망구조의 셀스의치에 비해서 셀전송속도가 극히 높은 셀스위치를 구성하는 것이 가능하게 된다.

또, 본 발명에 의하면, 셀입력 동시전송기능에 있어서, 입력된 셀이 반드시 버퍼 (BUF)에 기입되고, 이어서 다음 단의 셀출력 요구에 따라서 입력중인 셀이 버퍼(BUF)로부터 독출된다. 따라서, 비동기루팅당에서 필요로 되는 타이밍조정을 버퍼(BUF)에 셀을 출력하는 시간을 조정하는 것으로 용이하게 행할 수 있게된다.

더욱이, 셀입력 동기전송방법을 실현하기 위한 전용의 기억수단을 필요로 하지 않고, 비용대 성능비율도 우수하게 된다. 또, 전송제어수단(TCTR)이 버퍼(BUP)의 기입, 독출 어드레스를 일원적으로 관리하기 때문에 셀입출력 동시전송에서의 버퍼(BUF)의 기입, 독출 어드레스의 충돌을 용이하게 회피할 수 있게 된다.

또, 본 발명에 의하면, 단위스위치간의 동기맞춤[예컨대, 클록신호 BSCKA(01)과 클록신호 S8CK(01)사이의 동기맞춤]은 버퍼 (BUF) 내에서 자동적으로 행해지는 바, 이것에 의해 스위치구조의 단순화, 동기 맞춤에 수반하는 대폭적인 타미밍의 삭제를 도모할 수 있게 된다. 따라서. 셀지연시간이 작게 되고 안정동작하는 셀스위치를 구성할 수 있게 된다.

또, 본 발명에 의하면, 셀스위치에 있어서 망을 구성하는 단위스위치는 셀의 출력을 행하지 않는 경우, 자신이 구비하는 셀출력수단을 추동하는 클록신호 및 셀출력신도의 발진을 정지할 수 있게 된다. 이 때문에 셀전송이 행해지지 않는 통신로의 셀입력수단에서의 전력의 소비를 대폭 저감할 수 있게 된다. 따라서 망전체의 소비전력을 현저히 줄일 수 있게 된다.

즉 본 발명에 의하면, 셀전송속도가 극히 높아 셀지연시간이 작고, 안정동작하며, 소비전력이 작은 셀스위치를 구성할 수 있게 된다. 또, 고 셀스위치를 매우 간단한 하드웨어로 실현할 수 있게 된다.

Claims (13)

1. 입력통신로에 연결된 다수의 입력버퍼(IBO∼IB7)와, 출력통신로에 연결된 다수의 출력버퍼(OBO∼OB7) 및, 각각 2개의 입력포트 양쪽을 통해 각 셀을 수신할 수 있고, 2개의 출력포트로부터 셀을 선택적으로 출력하며, 소정의 입력통신로로부터 소정의 출력통신로로 셀을 전송하기 위해 상기 입력 및 출력버퍼(IBO∼IB7,OBO∼OB7)를 매개로 상기 입력 및 출력통신로 사이에서 서로 직렬 및 병렬로 결합된 다수의 셀스위치((00)∼(32))를 구비하여 이루어지고, 상기 다수의 셀스위치((00) ∼(32))가, 각각 상기 입력버퍼 (IBO∼IB7)를 매개로 상기 입력통신로와 연결된 입력셀스위치 ((00) ∼ (30))와, 상기 출력버퍼 (080∼0B7)를 매개로 상기 출력통인로와 연결된 출력셀스위치 ((02) ∼ (32)) 및, 상기 입력셀스위치 ((00)∼(30))와 상기 출력셀스위치((02)∼(32)) 사이에 위치한 중간셀스위치 ((01)∼(31))를 포함하며, 각 셀에 주어진 목적지에 따라 다수의 입력통신로로부터 다수의 출력통신로로셀을 선택적으로 전송하기 위한 비동기 전송모드 통신스위치에 있어서, 상기 다수의 셀스위치 ((00)∼(32)) 중 제1 및 제2전단 셀스위치 ((00)∼(30))와 제1및 제2후단 셀스위치((02)∼(32)) 사이에 연결된 각 중간셀 스위치((01)∼(31))가, 기본클럭신호를 발생시키기 위한 클럭발생수단(CLOCK_GEN)과, 제1전단셀로부터 전송된 제1클럭신호와 동기하여 제1전단셀로부터 셀을 수신하기 위해 전단셀의 출력포트를 갖춘 상기 각 중간셀 스위치의 상기 입력포트중 하나를 매개로 연결된 제1셀입력수단(SP_A,ICTR_A), 제2전단셀로부터 전송된 제2클럭신호와 동기하여 제2전단셀로부터 셀을 수신하기 위해 제2전단셀의 출력포트를 갖춘 상기 각 중간셀 스위치의 상기 입력포트중 하나를 매개로 연결된 제2셀입력수단(SP_B,ICTR_B). 상기 제1셀입력수단(SP_A,ICTR_A)으로부터 셀을 수신 및 저장하기 위해 상기 제1셀입력수단(SP_A.ICTR_A)과 연결된 제1셀저장수단(BUF_A), 상지 제2셀입력수단(SP_B.ICTR_B)으로부터 셀을 수신 및 저장하기 위해 상기 제2셀입력수단(SP_B,ICTRB)과 연결된 제2셀저장수단(BUF_B), 제1전단셀의 제1클럭신호와 동기하여 상기 제1셀저장수단(BUFA)에 대한 상기 제1입력수단(SP_A,ICTR_A)으로부터의 셀의 전송과, 제2전단셀의 제2를럭신호와 동기 하여 상기 제2셀저장수단(BUF_B)에 대한 상기 제2입력수단(SP_B.ICTR_B)으로부터의 셀의 전송을 제어하기 위해 상기 제1 및 제2입력수단(SP_A,ICTR_4,SP_B,ICTR_B)과 제1 및 제2셀저장수단(BUFA, (BUF_B)에 연결된 셀전송제어수단(ICTR) 및, 상기 각 중간셀 스위치의 기본클럭신호를 출력함과 더불어 상기 각 중간셀 스위치의 기본 클럭신호에 동기하여 각 셀의 목적지에 따라 제1 및 제2후단 셀스위치에 대해 상기 제1 및 제2저장수단(BUF_A,BUF_B)에 저장된 셀을 출력하기 위해 상피 제1 및 제2셀저장수단(BUF_A,BUF_B)에 연결된 셀출력수단(OCTR,CRSBSW,PS_U,PS_D)을 구비하여 구성된 것을 특징으로 하는 비동기 전송모드 통신스위치.
2. 제1항에 있어서, 각각 제1 및 제2입력측 데이터 포매트 변환수단(SP_A,SP_B)을 매개로 제1 및 제2전단 셀스위치로부터 셀을 수신하기 위한 상기 제1 및 제2셀입력수단(SP_A,ICTR_A,SP_B,ICTRB)이 셀에 대응하는 직렬데이터를 대응하는 병렬데이서로 변환시키도록 구성된 것을 특징으로 하는 비동기전송모드 통신스위치.
3. 제2항에 있어서, 상기 제1 및 제2입력측 데이터 포매트 변환수단(SP_A,SP_B)이 셀에 대응하는 직렬데이터를 블럭에서 대응하는 병렬데이터로 변환시키도록 구성된 것을 특징으로 하는 비동기 전송모드통신스위치.
4. 제1항에 있어서, 상기 셀스위치((00)-(32))가 매트릭스형태로 결합된 것을 특징으로 하는 비동기전송모드 통신스위치.
5. 제1항 내지 제4항중 어느 한항에 있어서, 각 셀저장수단이 다수의 셀을 저장하는 것을 특징으로 하는 비동기 전송모드 통신스위치.
6. 제2항에 있어서, 포매트 변환수단이 단위셀의 직렬데이터를 각각 병렬데이터로 구성된 다수의 워드로 변환시키도록 구성되고, 분리적으로 그 내에 각 워드를 저장하는 것을 특징으로 하는 비동기 전송모드 통신스위치 .
7. 제2항에 있어서, 포매트 변환수단과 셀저장수단이 각 제1 및 제2클럭신호와 동기하여 제어되는 것을 특징으로 하는 비동기 전송모드 통신스위치.
8. 제4항에 있어서, 전송제어수단이 셀저장수단내의 적절한 어드레스에서 포매트변환수단으로부터 주어진 각 워드를 저장하기 위해 각 셀저장수단의 어드레스를 제어하도록 동작할 수 있는 것을 특징으로 하는 비동기 전송모드 통신스위치.
9. 제8항에 있어서, 전송제어가 셀저장수단내의 셀용량에 응답하여 입력통신로애 대해 셀요청신호를 출력하도록 구성된 것을 특징으로 하는 비동기 전송모드 통신스위치.
10. 제9항에 있어서, 제1 및 제2셀 입력수단이 셀출력수단에 대해 셀상의 경로정보를 전송하도록 구성된 것을 특징으로 하는 비동기 전송모드 통신스위치.
11. 제10항에 있어서, 셀출력이 경로정보를 기초로 출력통신로에 대해 셀저장수단에 저장된 셀을 출력하도록 구성된 것을 특징으로 하는 비동기 전송모드 통신스위치.
12. 제11항에 있어서, 셀출력수단이 셀출력 통신로 스위치수단을 포함하는 것을 특징으로 하는 비동기 전송모드 통신스위치.
13. 제12항에 있어서, 셀출력수단이 직렬셀을 병렬셀로 변환시키기 위한 포매트변환수단을 포함하는 것을 특징으로 하는 비동기 전송모드 통신스위치.