JP2845180B2 - Ａｔｍセル多重化装置 - Google Patents
Ａｔｍセル多重化装置Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/24—Time-division multiplex systems in which the allocation is indicated by an address the different channels being transmitted sequentially
- H04J3/247—ATM or packet multiplexing
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
Description
【０００１】
【発明の属する技術分野】本発明はＡＴＭ（Asynchrono
us Transfer Mode）セル多重化装置に関し、特にＡＴＭ
通信システムにおける一定長のセルを伝送するセルスト
リムが複数存在する場合にこれ等複数のセルストリーム
を多重化するＡＴＭセル多重化装置に関するものであ
る。
us Transfer Mode）セル多重化装置に関し、特にＡＴＭ
通信システムにおける一定長のセルを伝送するセルスト
リムが複数存在する場合にこれ等複数のセルストリーム
を多重化するＡＴＭセル多重化装置に関するものであ
る。
【０００２】
【従来の技術】この様なＡＴＭセル多重化装置は、例え
ば、特開平４−４０７１８号公報に記載されている。上
記装置のセル多重化方法は、図１１に示されるように、
セルストリームを持つ入力信号１１−１，１１−２，
…，１１−ｎ中の情報データが夫々ＦＩＦＯ（Ｆｉｒｓ
ｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）メモリ１２−１，１２
−２，…，１２−ｎにバイト単位で書込まれる。各ＦＩ
ＦＯ内に情報データが蓄積されてセルを構成し、そのセ
ルを単位として読出し可能な状態になると、セル送出要
求信号１３−１，１３−２，…，１３−ｎが各ＦＩＦＯ
よりセル送出調停回路（Ａｒｂｉｔｅｒ）１５へ出力さ
れる。
ば、特開平４−４０７１８号公報に記載されている。上
記装置のセル多重化方法は、図１１に示されるように、
セルストリームを持つ入力信号１１−１，１１−２，
…，１１−ｎ中の情報データが夫々ＦＩＦＯ（Ｆｉｒｓ
ｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）メモリ１２−１，１２
−２，…，１２−ｎにバイト単位で書込まれる。各ＦＩ
ＦＯ内に情報データが蓄積されてセルを構成し、そのセ
ルを単位として読出し可能な状態になると、セル送出要
求信号１３−１，１３−２，…，１３−ｎが各ＦＩＦＯ
よりセル送出調停回路（Ａｒｂｉｔｅｒ）１５へ出力さ
れる。
【０００３】セル送出調停回路１５では、セル送出要求
信号１３−１，１３−２，…，１３−ｎの処理を行い１
つのＦＩＦＯ（１２−ｎ）に対しセル送出許可信号を発
行し、その権利を与えられたＦＩＦＯより蓄積されたセ
ル情報が読出される。
信号１３−１，１３−２，…，１３−ｎの処理を行い１
つのＦＩＦＯ（１２−ｎ）に対しセル送出許可信号を発
行し、その権利を与えられたＦＩＦＯより蓄積されたセ
ル情報が読出される。
【０００４】この様な動作により、各ＦＩＦＯ（１２−
１，…，１２−ｎ）からのセル情報データが信号（１６
Ａ，１６Ｂ，１６Ｃ，１６Ｄ）として送出されバイト多
重並列／直列変換回路１７にてバイト多重されて直列信
号１８が送出される。尚、１９はタイミング信号発生回
路であり、伝送クロック２０及びセル送出開始タイミン
グ信号Ａ〜Ｄを生成する。
１，…，１２−ｎ）からのセル情報データが信号（１６
Ａ，１６Ｂ，１６Ｃ，１６Ｄ）として送出されバイト多
重並列／直列変換回路１７にてバイト多重されて直列信
号１８が送出される。尚、１９はタイミング信号発生回
路であり、伝送クロック２０及びセル送出開始タイミン
グ信号Ａ〜Ｄを生成する。
【０００５】次に、セル送出調停回路１５について図１
２及び図１３を用いて説明する。今、選択回路６０−３
の記憶回路７４（図１３参照）がハイレベルで、ＥＮ０
信号６２−３がハイレベルである場合を考える。
２及び図１３を用いて説明する。今、選択回路６０−３
の記憶回路７４（図１３参照）がハイレベルで、ＥＮ０
信号６２−３がハイレベルである場合を考える。
【０００６】この状態の時に、全ての選択回路にハイレ
ベルのＲＤＹ信号（１３−１，…，１３−ｎ）が入力さ
れていない時には、選択回路６０−３以外の選択回路
は、いずれも、ＡＮＤ回路７１及びＯＲ回路７２の出力
がハイレベルになり、ＥＮ０信号もハイレベルになって
いる。この状態をセル送出権転送状態と名付ける。
ベルのＲＤＹ信号（１３−１，…，１３−ｎ）が入力さ
れていない時には、選択回路６０−３以外の選択回路
は、いずれも、ＡＮＤ回路７１及びＯＲ回路７２の出力
がハイレベルになり、ＥＮ０信号もハイレベルになって
いる。この状態をセル送出権転送状態と名付ける。
【０００７】この時、選択回路６０−３を含むいずれか
のセル送出権転送状態の選択回路、例えば選択回路６０
−８にハイレベルのＲＤＹ信号１３−８が入力された時
には、その選択回路６０−８は、ＡＮＤ回路７１及びＯ
Ｒ回路７２がローレベルの信号を出力し、ＥＮ０信号６
２−８がローレベルになる。この状態をセル送出権獲得
状態と名付ける。
のセル送出権転送状態の選択回路、例えば選択回路６０
−８にハイレベルのＲＤＹ信号１３−８が入力された時
には、その選択回路６０−８は、ＡＮＤ回路７１及びＯ
Ｒ回路７２がローレベルの信号を出力し、ＥＮ０信号６
２−８がローレベルになる。この状態をセル送出権獲得
状態と名付ける。
【０００８】この時、セル送出権獲得状態になった選択
回路６０−８より下流側の選択回路は、いずれも待機状
態になる。その時、選択回路６０−８がセル送出権獲得
状態であっても、セル送出権発行状態の選択回路６０−
３から選択回路６０−８までの間のセル送出権転送状態
の選択回路、例えば選択回路６０−５にハイレベルのＲ
ＤＹ信号１３−５が入力されると、即時にその選択回路
６０−５がセル送出権獲得状態になって、選択回路６０
−５より下流側の選択回路は全て待機状態になる。
回路６０−８より下流側の選択回路は、いずれも待機状
態になる。その時、選択回路６０−８がセル送出権獲得
状態であっても、セル送出権発行状態の選択回路６０−
３から選択回路６０−８までの間のセル送出権転送状態
の選択回路、例えば選択回路６０−５にハイレベルのＲ
ＤＹ信号１３−５が入力されると、即時にその選択回路
６０−５がセル送出権獲得状態になって、選択回路６０
−５より下流側の選択回路は全て待機状態になる。
【０００９】従って、選択回路６０−８のセル送出権は
なくなる。すなわち、セル送出権発行状態の選択回路６
０−３に近い選択回路ほど高い優先権が与えられる。
なくなる。すなわち、セル送出権発行状態の選択回路６
０−３に近い選択回路ほど高い優先権が与えられる。
【００１０】
【発明が解決しようとする課題】第１の問題点は、従来
の技術において、図１１に示されるように、入力ポート
１１−ｎ（ｎは整数）の数が増えれば増える程セル送出
の調停を行うためのセル送出調停回路１５内の回路６０
が増大してしまうことである。その理由は、各入力ポー
ト１１−ｎに対してのＦＩＦＯへの読出しコントロール
を個別に独立した回路構成で行うために、１つの入力ポ
ートが増えると全く同じコントロール回路を持つ必要が
あるからである。
の技術において、図１１に示されるように、入力ポート
１１−ｎ（ｎは整数）の数が増えれば増える程セル送出
の調停を行うためのセル送出調停回路１５内の回路６０
が増大してしまうことである。その理由は、各入力ポー
ト１１−ｎに対してのＦＩＦＯへの読出しコントロール
を個別に独立した回路構成で行うために、１つの入力ポ
ートが増えると全く同じコントロール回路を持つ必要が
あるからである。
【００１１】第２の問題点は、前述したセル送出調停回
路１５において、その構成が図１２で示されるようにデ
ィジーチェン（回路網と回路網が直鎖状につながってい
る構成）構成となっているため、常に上位入力ポート
（１１−ｎのｎの位が小さいポート）にのみしかデータ
送出権が与えられず、よって上位ポートにセルが頻繁に
到着し、下位ポートにも同様に頻繁にセルが到着する
と、そのポートのＦＩＦＯ容量をよほど大きくとらない
と、そのＦＩＦＯがオーバーフローしてしまうことであ
る。その理由は、前述したようにセル送出調停回路の構
成が直鎖状であるためである。
路１５において、その構成が図１２で示されるようにデ
ィジーチェン（回路網と回路網が直鎖状につながってい
る構成）構成となっているため、常に上位入力ポート
（１１−ｎのｎの位が小さいポート）にのみしかデータ
送出権が与えられず、よって上位ポートにセルが頻繁に
到着し、下位ポートにも同様に頻繁にセルが到着する
と、そのポートのＦＩＦＯ容量をよほど大きくとらない
と、そのＦＩＦＯがオーバーフローしてしまうことであ
る。その理由は、前述したようにセル送出調停回路の構
成が直鎖状であるためである。
【００１２】本発明の目的は、上記の点に鑑みなされた
ものであり、セル多重化するべき入力ポートが多数存在
した場合、セル多重化を多段階（少なくとも２回）にて
行うことにより、簡易化された回路・装置構成にて効率
良くセル多重化し、伝送効率の向上を図ることを目的と
している。
ものであり、セル多重化するべき入力ポートが多数存在
した場合、セル多重化を多段階（少なくとも２回）にて
行うことにより、簡易化された回路・装置構成にて効率
良くセル多重化し、伝送効率の向上を図ることを目的と
している。
【００１３】
【課題を解決するための手段】本発明によれば、複数の
伝送路からのセルストリームを入力としてこれ等複数の
セルストリームの各セルの多重化を行うＡＴＭセル多重
化装置であって、複数の入力セルストリームを複数の入
力セルストリーム群に分割してこれ等分割された入力セ
ルストリーム群の各々に対応して設けられ対応群の入力
セルストリームの各セルの多重化を行う第１段目の複数
のセル多重化手段と、これ等第１段目の複数のセル多重
化手段の各多重化出力を更に多重化する第２段目のセル
多重化手段とを含み、 前記第１段目のセル多重化手段の
各々は、 入力セルストリーム群の各入力セルストリーム
に夫々対応して設けられ対応入力セルストリームのセル
を格納可能な複数の記憶手段と、これ等記憶手段に有効
セルが少なくとも１セル分格納される毎にこれに応答し
て当該記憶手段から所定時間間隔をもって順次当該格納
有効セルを１セルずつ順次読出すよう制御する読出し手
段とを有し、 前記第２段目のセル多重化手段は、 前記第
１段目のセル多重化装置の各多重化出力に夫々対応して
設けられ対応多重化出力をセル単位に一時格納する複数
の記憶手段と、これ等記憶手段のうち有効セルが格納さ
れていない記憶手段をとばして有効セルが格納されてい
る記憶手段から当該有効セルを読出しつつセル多重化を
なす制御手段とを有することを特徴とするＡＴＭセル多
重化装置が得られる。
伝送路からのセルストリームを入力としてこれ等複数の
セルストリームの各セルの多重化を行うＡＴＭセル多重
化装置であって、複数の入力セルストリームを複数の入
力セルストリーム群に分割してこれ等分割された入力セ
ルストリーム群の各々に対応して設けられ対応群の入力
セルストリームの各セルの多重化を行う第１段目の複数
のセル多重化手段と、これ等第１段目の複数のセル多重
化手段の各多重化出力を更に多重化する第２段目のセル
多重化手段とを含み、 前記第１段目のセル多重化手段の
各々は、 入力セルストリーム群の各入力セルストリーム
に夫々対応して設けられ対応入力セルストリームのセル
を格納可能な複数の記憶手段と、これ等記憶手段に有効
セルが少なくとも１セル分格納される毎にこれに応答し
て当該記憶手段から所定時間間隔をもって順次当該格納
有効セルを１セルずつ順次読出すよう制御する読出し手
段とを有し、 前記第２段目のセル多重化手段は、 前記第
１段目のセル多重化装置の各多重化出力に夫々対応して
設けられ対応多重化出力をセル単位に一時格納する複数
の記憶手段と、これ等記憶手段のうち有効セルが格納さ
れていない記憶手段をとばして有効セルが格納されてい
る記憶手段から当該有効セルを読出しつつセル多重化を
なす制御手段とを有することを特徴とするＡＴＭセル多
重化装置が得られる。
【００１４】
【００１５】また、本発明によれば、前記第２段目のセ
ル多重化装置の制御手段は、これ等記憶手段に格納され
た各有効セルの読出しを行う手段と、ある記憶手段から
の読出し中に次の記憶手段からの読出しが可能かどうか
を検索する検索手段とを有することを特徴とするＡＴＭ
セル多重化装置が得られる。
ル多重化装置の制御手段は、これ等記憶手段に格納され
た各有効セルの読出しを行う手段と、ある記憶手段から
の読出し中に次の記憶手段からの読出しが可能かどうか
を検索する検索手段とを有することを特徴とするＡＴＭ
セル多重化装置が得られる。
【００１６】更にはまた、本発明によれば、ある記憶手
段のセル読出し中における前記検索手段の検索により検
索対象の記憶手段が空きであった場合、次の記憶手段の
検索を行い、全ての記憶手段が空きあったとき、当該あ
る記憶手段に対して検索を再び行うようにしたことを特
徴とするＡＴＭセル多重化装置が得られる。
段のセル読出し中における前記検索手段の検索により検
索対象の記憶手段が空きであった場合、次の記憶手段の
検索を行い、全ての記憶手段が空きあったとき、当該あ
る記憶手段に対して検索を再び行うようにしたことを特
徴とするＡＴＭセル多重化装置が得られる。
【００１７】
【発明の実施の形態】本発明の作用を述べる。セル多重
化すべき入力ポートが多数存在した場合、その多重化の
過程を複数段階に分けて行うことにより、装置構成をユ
ニット単位にブロック化を行うことができ、そのブロッ
ク単位で入力ポート数の増減を図ることができるため
に、装置全体の構成が簡略化される。
化すべき入力ポートが多数存在した場合、その多重化の
過程を複数段階に分けて行うことにより、装置構成をユ
ニット単位にブロック化を行うことができ、そのブロッ
ク単位で入力ポート数の増減を図ることができるため
に、装置全体の構成が簡略化される。
【００１８】また、初段のセル多重化ユニットにおい
て、バス型の多重化を行う際に、各入力ポートよりＦＩ
ＦＯに書込まれたセルを読出すのに、トラヒックシュー
ピングを行うようにしているので、他の入力チャネルに
対し影響を及ぼさないようにすることができる。
て、バス型の多重化を行う際に、各入力ポートよりＦＩ
ＦＯに書込まれたセルを読出すのに、トラヒックシュー
ピングを行うようにしているので、他の入力チャネルに
対し影響を及ぼさないようにすることができる。
【００１９】更に、次段でのセル多重化回路は、１つの
ＦＩＦＯからセルを読出している時間に、次の読出し可
能なＦＩＦＯを検索し、そのＦＩＦＯを検出して読出し
を行うようにしたので、最終的に出力されるＡＴＭセル
ストリームのスループットを向上させることができる。
ＦＩＦＯからセルを読出している時間に、次の読出し可
能なＦＩＦＯを検索し、そのＦＩＦＯを検出して読出し
を行うようにしたので、最終的に出力されるＡＴＭセル
ストリームのスループットを向上させることができる。
【００２０】次に、本発明の実施例について図面を参照
して説明する。図１を参照すると、本発明の一実施例に
よるＡＴＭセル多重化装置は、ＡＴＭセルストリームを
運ぶ複数の入力信号を１つのＡＴＭセルストリームを運
ぶ出力信号にＡＴＭセルインターリービングによってセ
ル多重化を行うＡＴＭセル多重化装置である。尚、ここ
で１セルの長さは５３バイトを全ての場合において仮定
するものとする。
して説明する。図１を参照すると、本発明の一実施例に
よるＡＴＭセル多重化装置は、ＡＴＭセルストリームを
運ぶ複数の入力信号を１つのＡＴＭセルストリームを運
ぶ出力信号にＡＴＭセルインターリービングによってセ
ル多重化を行うＡＴＭセル多重化装置である。尚、ここ
で１セルの長さは５３バイトを全ての場合において仮定
するものとする。
【００２１】図示されているように、１ユニット（例え
ば、ユニットＡ〜ＬのうちユニットＡ）に互いにセルの
到着時間が同期していない８本のＡＴＭセルストリーム
１０１Ａ〜１０８Ａが入力され対応して設けられたＦＩ
ＦＯ２０１Ａ〜２０８Ａに夫々一時貯えられる。
ば、ユニットＡ〜ＬのうちユニットＡ）に互いにセルの
到着時間が同期していない８本のＡＴＭセルストリーム
１０１Ａ〜１０８Ａが入力され対応して設けられたＦＩ
ＦＯ２０１Ａ〜２０８Ａに夫々一時貯えられる。
【００２２】ここで、各チャネル１０１Ａ〜１０８Ａに
入力されたセルが等間隔をあけるようにシェーパ（ＳＨ
ＡＰＥＲ）ブロック４０１Ａにてトラヒックシェーピン
グがなされて初段ユニットＡで多重化された信号５０Ａ
として出力される。他の初段ユニットＢ〜Ｌ（全体でＡ
〜Ｌの１２個のユニットがあるものとする）において
も、各８本のＡＴＭセルストリームが、夫々多重化され
て出力５０Ｂ〜５０Ｌとなっている。
入力されたセルが等間隔をあけるようにシェーパ（ＳＨ
ＡＰＥＲ）ブロック４０１Ａにてトラヒックシェーピン
グがなされて初段ユニットＡで多重化された信号５０Ａ
として出力される。他の初段ユニットＢ〜Ｌ（全体でＡ
〜Ｌの１２個のユニットがあるものとする）において
も、各８本のＡＴＭセルストリームが、夫々多重化され
て出力５０Ｂ〜５０Ｌとなっている。
【００２３】ここで、ユニットＡのより詳細な実施例に
ついて図２を参照して説明する。尚、他のユニットＢ〜
ＬについてはユニットＡと同一構成であるものとする。
ついて図２を参照して説明する。尚、他のユニットＢ〜
ＬについてはユニットＡと同一構成であるものとする。
【００２４】例えば、ある速度でチャネル１０１Ａより
入力されたＡＴＭセルストリームは空のセルを除いて一
度２０１ＡのＦＩＦＯ（本ＦＩＦＯの容量は最低１セル
以上あるものとする）に貯えられる。
入力されたＡＴＭセルストリームは空のセルを除いて一
度２０１ＡのＦＩＦＯ（本ＦＩＦＯの容量は最低１セル
以上あるものとする）に貯えられる。
【００２５】シェーパブロックは、各ＦＩＦＯについ
て、セルが（最低１セル分）貯まったことを示すセルア
ベイラブル信号ＣＡ１，ＣＡ２，…，ＣＡ８を一つづつ
チェックしていき、それらがアクティブになっていれ
ば、その時点でＦＩＦＯ（２０ＮＡ，Ｎは１≦Ｎ≦８な
る整数）の出力に夫々設けられたトライステートバッフ
ァ５０ＮＡへのイネーブル信号ＥＮＭ（Ｍは１≦Ｍ≦８
なる整数）をアクティブとし、他のＦＩＦＯからの出力
をハイインピーダンスとして１セル分読出す。この場合
ＦＩＦＯ２０１Ａの信号ＣＡ１がアクティブであれば、
イネーブル信号ＥＮ１をアクティブとし、本ＦＩＦＯよ
り１セル分が読出されることになる。
て、セルが（最低１セル分）貯まったことを示すセルア
ベイラブル信号ＣＡ１，ＣＡ２，…，ＣＡ８を一つづつ
チェックしていき、それらがアクティブになっていれ
ば、その時点でＦＩＦＯ（２０ＮＡ，Ｎは１≦Ｎ≦８な
る整数）の出力に夫々設けられたトライステートバッフ
ァ５０ＮＡへのイネーブル信号ＥＮＭ（Ｍは１≦Ｍ≦８
なる整数）をアクティブとし、他のＦＩＦＯからの出力
をハイインピーダンスとして１セル分読出す。この場合
ＦＩＦＯ２０１Ａの信号ＣＡ１がアクティブであれば、
イネーブル信号ＥＮ１をアクティブとし、本ＦＩＦＯよ
り１セル分が読出されることになる。
【００２６】ここで、図３を用いて更に説明すると、Ｆ
ＩＦＯ２０１Ａより１セル分を読出す場合、５１．８４
Ｍｂ／ｓの速度（各セルは、オクテット多重分離されて
いるのでバイト毎に読出され、その速度は６．４８Ｍｂ
／ｓとなる）で読出すが、本ＦＩＦＯに割り当てられて
いる時間は、３セル分であり、有効セルを挟み込むよ
うに空セル，の時間を２セル持たせている。
ＩＦＯ２０１Ａより１セル分を読出す場合、５１．８４
Ｍｂ／ｓの速度（各セルは、オクテット多重分離されて
いるのでバイト毎に読出され、その速度は６．４８Ｍｂ
／ｓとなる）で読出すが、本ＦＩＦＯに割り当てられて
いる時間は、３セル分であり、有効セルを挟み込むよ
うに空セル，の時間を２セル持たせている。
【００２７】尚、図３において、はＦＩＦＯ２０４Ａ
から有効セルが読出される位置を示している。ＦＩＦＯ
２０２Ａ〜２０８Ａからセルを読出す場合も同様であ
り、再びＦＩＦＯ２０１Ａに戻って有効セルを読出す
迄、２３セル分の間隔が開くことになる。ここで、１チ
ャネル分のＦＩＦＯよりセルを読出すスループットは５
１．８４（Ｍｂ／ｓ）÷（８×３）＝２．１６（Ｍｂ／
ｓ）となる。
から有効セルが読出される位置を示している。ＦＩＦＯ
２０２Ａ〜２０８Ａからセルを読出す場合も同様であ
り、再びＦＩＦＯ２０１Ａに戻って有効セルを読出す
迄、２３セル分の間隔が開くことになる。ここで、１チ
ャネル分のＦＩＦＯよりセルを読出すスループットは５
１．８４（Ｍｂ／ｓ）÷（８×３）＝２．１６（Ｍｂ／
ｓ）となる。
【００２８】以上記述したように、各チャネル入力１０
１Ａ〜１０８Ａに対してトラヒックのシェーピングを行
ってＡＴＭセル多重化されて本ユニットＡより信号５０
Ａとして出力される。
１Ａ〜１０８Ａに対してトラヒックのシェーピングを行
ってＡＴＭセル多重化されて本ユニットＡより信号５０
Ａとして出力される。
【００２９】他の初段ユニットＢ〜Ｌにおいても、全く
同様の方法によりＡＴＭ入力セルストリームがＡＴＭセ
ル多重化されて出力５０Ｂ〜５０Ｌとなる。
同様の方法によりＡＴＭ入力セルストリームがＡＴＭセ
ル多重化されて出力５０Ｂ〜５０Ｌとなる。
【００３０】次に、第２番目のユニットＭでのＡＴＭセ
ル多重化方法について図４〜６を参照して説明する。ユ
ニットＡ〜Ｌにおいてセル多重化された出力５０Ａ〜５
０Ｌが入力され、夫々対応するＦＩＦＯ６０Ａ〜６０Ｌ
に書込まれる。
ル多重化方法について図４〜６を参照して説明する。ユ
ニットＡ〜Ｌにおいてセル多重化された出力５０Ａ〜５
０Ｌが入力され、夫々対応するＦＩＦＯ６０Ａ〜６０Ｌ
に書込まれる。
【００３１】コントローラ８０１は、ユニットＡでの動
作と同様に、各ＦＩＦＯについてセルが（最低１セル
分）貯まったことを示すセルアベイラブル信号ＣＡＡ〜
ＣＡＬをひとつずつチェックしていき、それらがアクテ
ィブになっていれば、その時点でＦＩＦＯ（６０Ｎ，Ｎ
はＡ〜Ｌの１つ）の出力に夫々対応して設けられたトラ
イステートバッファ６０１ＮへのＥＮＭ（ＭはＡ〜Ｌの
１つ）をアクティブとし、他のＦＩＦＯからの出力をハ
イインピーダンスとして１セル分読出す。
作と同様に、各ＦＩＦＯについてセルが（最低１セル
分）貯まったことを示すセルアベイラブル信号ＣＡＡ〜
ＣＡＬをひとつずつチェックしていき、それらがアクテ
ィブになっていれば、その時点でＦＩＦＯ（６０Ｎ，Ｎ
はＡ〜Ｌの１つ）の出力に夫々対応して設けられたトラ
イステートバッファ６０１ＮへのＥＮＭ（ＭはＡ〜Ｌの
１つ）をアクティブとし、他のＦＩＦＯからの出力をハ
イインピーダンスとして１セル分読出す。
【００３２】例えば、ＦＩＦＯ６０Ａから１つのセル
（５３バイト）を読出している際に、その隣のＦＩＦＯ
６０Ｂ，６０Ｃ，…，６０Ｌと順々に信号ＣＡＮをチェ
ックしていき、これ等信号ＣＡＮがアクティブとなって
いる所でその検索カウンタを止め、そのＦＩＦＯ６０Ｎ
よりセルを読出す。
（５３バイト）を読出している際に、その隣のＦＩＦＯ
６０Ｂ，６０Ｃ，…，６０Ｌと順々に信号ＣＡＮをチェ
ックしていき、これ等信号ＣＡＮがアクティブとなって
いる所でその検索カウンタを止め、そのＦＩＦＯ６０Ｎ
よりセルを読出す。
【００３３】ここで、信号ＣＡＮを受け取りＦＩＦＯへ
の読出し命令であるイネーブル信号ＥＮＭを出力するコ
ントローラについて図５及び図６を参照して記述する。
の読出し命令であるイネーブル信号ＥＮＭを出力するコ
ントローラについて図５及び図６を参照して記述する。
【００３４】図５において、カウンタ１００１は５３分
周カウンタであり、クロックＣＬＫ０００１を分周して
１セル周期に相当するパルス２００６を作る。カウンタ
１００２は１２分周カウンタであり、セレクタ１００３
は信号ＣＡＡ，ＣＡＢ，…，ＣＡＬをカウンタ１００２
からの４ビットの制御信号２００２に基づいてその値に
対応する信号ＣＡＮを信号２００１として出力する。
周カウンタであり、クロックＣＬＫ０００１を分周して
１セル周期に相当するパルス２００６を作る。カウンタ
１００２は１２分周カウンタであり、セレクタ１００３
は信号ＣＡＡ，ＣＡＢ，…，ＣＡＬをカウンタ１００２
からの４ビットの制御信号２００２に基づいてその値に
対応する信号ＣＡＮを信号２００１として出力する。
【００３５】デコーダ１００５は、カウンタ１００２の
４ビット制御信号２００２をラッチしたＤＦＦ（Ｄタイ
プフリップフロップ）１００８の４ビット出力２０１０
についてコード化された信号をデコード化し、信号ＥＮ
Ａ，ＥＮＢ，…，ＥＮＬを出力する。
４ビット制御信号２００２をラッチしたＤＦＦ（Ｄタイ
プフリップフロップ）１００８の４ビット出力２０１０
についてコード化された信号をデコード化し、信号ＥＮ
Ａ，ＥＮＢ，…，ＥＮＬを出力する。
【００３６】ここで、図４においてＦＩＦＯ６０Ａのみ
に連続して有効なセル（本ＦＩＦＯには空セルは貯えら
れない）が書込まれたことを想定して説明すると（詳細
タイミングチャートは図６参照）、先ず、ＦＩＦＯ６０
Ａからの信号ＣＡＡがアクティブとなり、ＣＬＫ０００
１がカウンタ１００１で分周されて５３分周となり、本
カウンタ１００１がカウントアップ（１から５３迄カウ
ントアップする）して、値１２にて信号２００８（アク
ティブ“Ｈｉｇｈ”なる信号）を出力しこれがＯＲゲー
ト１００６に入力され、その論理和信号２００９が出力
される。本信号はカウンタ１００２へのカウントアップ
イネーブル信号として入力され、カウンタ１００２はＣ
ＬＫ０００１により１つカウントアップされる。
に連続して有効なセル（本ＦＩＦＯには空セルは貯えら
れない）が書込まれたことを想定して説明すると（詳細
タイミングチャートは図６参照）、先ず、ＦＩＦＯ６０
Ａからの信号ＣＡＡがアクティブとなり、ＣＬＫ０００
１がカウンタ１００１で分周されて５３分周となり、本
カウンタ１００１がカウントアップ（１から５３迄カウ
ントアップする）して、値１２にて信号２００８（アク
ティブ“Ｈｉｇｈ”なる信号）を出力しこれがＯＲゲー
ト１００６に入力され、その論理和信号２００９が出力
される。本信号はカウンタ１００２へのカウントアップ
イネーブル信号として入力され、カウンタ１００２はＣ
ＬＫ０００１により１つカウントアップされる。
【００３７】この時、カウンタ１００２のコード化され
た４ビット出力２００２がセレクタ１００３へのコント
ロール信号として入力され、１つの選択信号であるＣＡ
Ａを選択したとすると、その出力は、前記したようにＦ
ＩＦＯ６０Ａからセルが読出すことが可能な状態にある
ので、セレクタ１００３からの出力信号ＣＡＡのアクテ
ィブな状態が出力される。
た４ビット出力２００２がセレクタ１００３へのコント
ロール信号として入力され、１つの選択信号であるＣＡ
Ａを選択したとすると、その出力は、前記したようにＦ
ＩＦＯ６０Ａからセルが読出すことが可能な状態にある
ので、セレクタ１００３からの出力信号ＣＡＡのアクテ
ィブな状態が出力される。
【００３８】この信号２００１はインバータ１００７に
より反転されてＡＮＤゲート１００４に入力され、カウ
ンタ１００１からの出力２００６と論理積がとられて信
号２００７が出力される。ここで、信号２００６はカウ
ンタ１００１の１から１２迄アクティブ状態である“Ｈ
ｉｇｈ”となっている信号である。
より反転されてＡＮＤゲート１００４に入力され、カウ
ンタ１００１からの出力２００６と論理積がとられて信
号２００７が出力される。ここで、信号２００６はカウ
ンタ１００１の１から１２迄アクティブ状態である“Ｈ
ｉｇｈ”となっている信号である。
【００３９】ここで、インバータ１００７の出力は“Ｌ
ｏｗ”であり、ＡＮＤゲート１００４の出力は“Ｌｏ
ｗ”となり、そしてＯＲゲート１００６の出力２００９
も“Ｌｏｗ”となる。本信号２００９はカウンタ１００
２のカウントイネーブル端子に入力されているので、カ
ウンタ１００２は本信号２００９を受けて、直ちにその
カウントアップを停止する。
ｏｗ”であり、ＡＮＤゲート１００４の出力は“Ｌｏ
ｗ”となり、そしてＯＲゲート１００６の出力２００９
も“Ｌｏｗ”となる。本信号２００９はカウンタ１００
２のカウントイネーブル端子に入力されているので、カ
ウンタ１００２は本信号２００９を受けて、直ちにその
カウントアップを停止する。
【００４０】その時点の４ビットコード出力２００２
は、この場合ＥＮＡを出力するようにコード化されてお
り、次のセル読出しのタイミング時に、ＤＦＦ１００８
に保持され、デコーダ１００５よりＥＮＡが“Ｈｉｇ
ｈ”として出力され、ＦＩＦＯ６０Ａよりセルが読出さ
れることになる。
は、この場合ＥＮＡを出力するようにコード化されてお
り、次のセル読出しのタイミング時に、ＤＦＦ１００８
に保持され、デコーダ１００５よりＥＮＡが“Ｈｉｇ
ｈ”として出力され、ＦＩＦＯ６０Ａよりセルが読出さ
れることになる。
【００４１】この様子を前述したようにタイミングチャ
ートとして図６に示しているが、ここで、ＦＩＦＯ６０
Ａ〜６０Ｌにおいて、前述したようにＦＩＦＯ６０Ａの
みに有効セルが到着し、書込まれている場合を想定して
いるので、信号２００８が出力されて、カウンタ１００
２がカウントアップしてセレクタ１００３に対して信号
ＣＡＢを選択する様指示するが、信号２００１は“Ｌｏ
ｗ”が出力され、再びカウンタ１００１が信号２００６
を出力しても、カウンタ１００２はストップされず、そ
のままセレクタ１００３への４ビットコントロール信号
２００２は、インクリメントされる。よって、信号ＣＡ
Ｎの“Ｈｉｇｈ”なるものが検索されていくことになる
が、信号ＣＡＡを選択した時点で、前述したようにカウ
ンタ１００２が再び停止し、デコーダ１００５より信号
ＥＮＡがアクティブ“Ｈｉｇｈ”として出力され、連続
してＦＩＦＯ６０Ａのセルが読出されることになる。
ートとして図６に示しているが、ここで、ＦＩＦＯ６０
Ａ〜６０Ｌにおいて、前述したようにＦＩＦＯ６０Ａの
みに有効セルが到着し、書込まれている場合を想定して
いるので、信号２００８が出力されて、カウンタ１００
２がカウントアップしてセレクタ１００３に対して信号
ＣＡＢを選択する様指示するが、信号２００１は“Ｌｏ
ｗ”が出力され、再びカウンタ１００１が信号２００６
を出力しても、カウンタ１００２はストップされず、そ
のままセレクタ１００３への４ビットコントロール信号
２００２は、インクリメントされる。よって、信号ＣＡ
Ｎの“Ｈｉｇｈ”なるものが検索されていくことになる
が、信号ＣＡＡを選択した時点で、前述したようにカウ
ンタ１００２が再び停止し、デコーダ１００５より信号
ＥＮＡがアクティブ“Ｈｉｇｈ”として出力され、連続
してＦＩＦＯ６０Ａのセルが読出されることになる。
【００４２】また、各ＦＩＦＯ６０Ａからの読出しセル
が全く存在しない場合、ＤＦＦ１００８は任意の値を保
持しているが、ＤＦＦで“Ｌｏｗ”が保持されており、
デコーダ１００５へは禁止信号（ＩＮＨ）２０１４が出
力されるので、信号ＥＮＭは全て“Ｌｏｗ”となり、い
ずれのＦＩＦＯからもセルは出力されない。
が全く存在しない場合、ＤＦＦ１００８は任意の値を保
持しているが、ＤＦＦで“Ｌｏｗ”が保持されており、
デコーダ１００５へは禁止信号（ＩＮＨ）２０１４が出
力されるので、信号ＥＮＭは全て“Ｌｏｗ”となり、い
ずれのＦＩＦＯからもセルは出力されない。
【００４３】ここで、各ＦＩＦＯからの読出し速度は１
５５．５２Ｍｂ／ｓの速度（各セルは、オクテット多重
分離されているのでバイト毎に読出されその速度は１
９．４４Ｍｂ／ｓ）である。
５５．５２Ｍｂ／ｓの速度（各セルは、オクテット多重
分離されているのでバイト毎に読出されその速度は１
９．４４Ｍｂ／ｓ）である。
【００４４】以上のような手順でユニットＡ，…，Ｌか
らのＡＴＭセルストリームは多重化されてユニットＭよ
り１５５．５２（Ｍｂ／ｓ）のスループットで出力され
ることになる。また、ＦＩＦＯ６０Ａ〜６０Ｌについ
て、読出される平均のスループットは１２．９６Ｍｂ／
ｓとなる。
らのＡＴＭセルストリームは多重化されてユニットＭよ
り１５５．５２（Ｍｂ／ｓ）のスループットで出力され
ることになる。また、ＦＩＦＯ６０Ａ〜６０Ｌについ
て、読出される平均のスループットは１２．９６Ｍｂ／
ｓとなる。
【００４５】尚、図４のコントローラ８０１の具体例を
示した図５のブロック及び図６の動作タイミングチャー
トは単に一例を示すものにすぎず、種々の変更が可能で
ある。
示した図５のブロック及び図６の動作タイミングチャー
トは単に一例を示すものにすぎず、種々の変更が可能で
ある。
【００４６】次に、本発明の実施例の動作について説明
する。本実施例においてＡＴＭセル多重化されて出力さ
れるＡＴＭセルストリーム信号速度は１５５．５２Ｍｂ
／ｓであり、図７に示される通りである。
する。本実施例においてＡＴＭセル多重化されて出力さ
れるＡＴＭセルストリーム信号速度は１５５．５２Ｍｂ
／ｓであり、図７に示される通りである。
【００４７】ここで、初段のセル多重化ユニットＡ〜Ｌ
に９６本（８×１２）のＡＴＭセルの入力があり、各入
力の平均の有効セルとしてのビットレートを、１．６２
Ｍｂ／ｓとして考えて図に示すと、図７のような入力が
考えられる。数字のついたセルが有効セル、そうでない
ものを空セルとする。
に９６本（８×１２）のＡＴＭセルの入力があり、各入
力の平均の有効セルとしてのビットレートを、１．６２
Ｍｂ／ｓとして考えて図に示すと、図７のような入力が
考えられる。数字のついたセルが有効セル、そうでない
ものを空セルとする。
【００４８】そこで、本初段のセル多重化がなされた後
のセルストリームは図８のようになりその平均の有効セ
ルとしてのビットレートは１２．９６Ｍｂ／ｓとなる。
本セルストリームが次段のセル多重化ユニットにて多重
化されたセルストリームは前述したように図７に示され
るセルストリームとなる。
のセルストリームは図８のようになりその平均の有効セ
ルとしてのビットレートは１２．９６Ｍｂ／ｓとなる。
本セルストリームが次段のセル多重化ユニットにて多重
化されたセルストリームは前述したように図７に示され
るセルストリームとなる。
【００４９】ここで、図９において、初段のセル多重化
されたセルストリームは各入力チャネルに対しシューピ
ングがかけられ、その平均の最高速度は２．１６Ｍｂ／
ｓとなる。
されたセルストリームは各入力チャネルに対しシューピ
ングがかけられ、その平均の最高速度は２．１６Ｍｂ／
ｓとなる。
【００５０】また、次段のセル多重化においては、各入
力チャネルに対しシェーピングがかけられることなく図
１のＦＩＦＯ６０Ａ〜６０Ｌを順番にチェックし有効セ
ルが格納されたＦＩＦＯのみから優先的にセルを読出し
て、図７に示した１５５．５２Ｍｂ／ｓのセルレートを
持つ多重化されたセルストリームを作ることができる。
力チャネルに対しシェーピングがかけられることなく図
１のＦＩＦＯ６０Ａ〜６０Ｌを順番にチェックし有効セ
ルが格納されたＦＩＦＯのみから優先的にセルを読出し
て、図７に示した１５５．５２Ｍｂ／ｓのセルレートを
持つ多重化されたセルストリームを作ることができる。
【００５１】次に、本発明の第２の実施例について説明
する。第１の実施例の場合、図１において各入力チャネ
ル（１０１Ａ，１０２Ａ，…，１０７Ｌ，１０８Ｌ）に
対し割り当てられている帯域（有効セルのビットレー
ト）は２．１６Ｍｂ／ｓであるが、これは計９６ポート
あるために、９６×２．１６（Ｍｂ／ｓ）＝２０７．３
６（Ｍｂ／ｓ）となり、９６ポート同時に有効セルレー
ト２．１６（Ｍｂ／ｓ）にて入力されると仮定すると、
初段のセル多重化ユニットＡ〜Ｌにおいて、１７．２８
（Ｍｂ／ｓ）の有効セルレートを持つセルストリームが
次段のＡＴＭ多重化ユニットＭに入力され、本セルスト
リーム９ポート分で９×１７．２８（Ｍｂ／ｓ）＝１５
５．５２（Ｍｂ／ｓ）となる。よって１２ポートがこの
有効セルレートとして入力されると、次段のセル多重化
ユニット中のＦＩＦＯがオーバーフローしてしまうこと
になる。
する。第１の実施例の場合、図１において各入力チャネ
ル（１０１Ａ，１０２Ａ，…，１０７Ｌ，１０８Ｌ）に
対し割り当てられている帯域（有効セルのビットレー
ト）は２．１６Ｍｂ／ｓであるが、これは計９６ポート
あるために、９６×２．１６（Ｍｂ／ｓ）＝２０７．３
６（Ｍｂ／ｓ）となり、９６ポート同時に有効セルレー
ト２．１６（Ｍｂ／ｓ）にて入力されると仮定すると、
初段のセル多重化ユニットＡ〜Ｌにおいて、１７．２８
（Ｍｂ／ｓ）の有効セルレートを持つセルストリームが
次段のＡＴＭ多重化ユニットＭに入力され、本セルスト
リーム９ポート分で９×１７．２８（Ｍｂ／ｓ）＝１５
５．５２（Ｍｂ／ｓ）となる。よって１２ポートがこの
有効セルレートとして入力されると、次段のセル多重化
ユニット中のＦＩＦＯがオーバーフローしてしまうこと
になる。
【００５２】このことを防ぐために、全ての初段のセル
多重化ユニットＡ〜Ｌの各入力ポートチャネルに割り当
てられた有効セルレートの合計が１５５．５２（Ｍｂ／
ｓ）になるように管理し、各ユニットに個別に異なるレ
ートのシェーピング機能を持たせるようにしておけば、
次段のセル多重化ユニット中のＦＩＦＯがオーバーフロ
ーすることなくセル多重化を行うことができる。この場
合、異なるレートのシェーピング機能とするには、各ユ
ニットのＦＩＦＯの読出しレート（クロックレート）を
互いに異なる様に設定すれば良い。
多重化ユニットＡ〜Ｌの各入力ポートチャネルに割り当
てられた有効セルレートの合計が１５５．５２（Ｍｂ／
ｓ）になるように管理し、各ユニットに個別に異なるレ
ートのシェーピング機能を持たせるようにしておけば、
次段のセル多重化ユニット中のＦＩＦＯがオーバーフロ
ーすることなくセル多重化を行うことができる。この場
合、異なるレートのシェーピング機能とするには、各ユ
ニットのＦＩＦＯの読出しレート（クロックレート）を
互いに異なる様に設定すれば良い。
【００５３】この様な例について、初段のセル多重化ユ
ニットＡ〜Ｌにて多重化された信号出力９０１を図１０
に示す。本図において、各入力チャネルに対し５セル分
の時間を割り当てた場合が示されており、各チャネルに
割り当てられたビットレートは先の実施例の２．１６
（Ｍｂ／ｓ）に対して２．１６（Ｍｂ／ｓ）×３／５＝
１．２９６（Ｍｂ／ｓ）となる。
ニットＡ〜Ｌにて多重化された信号出力９０１を図１０
に示す。本図において、各入力チャネルに対し５セル分
の時間を割り当てた場合が示されており、各チャネルに
割り当てられたビットレートは先の実施例の２．１６
（Ｍｂ／ｓ）に対して２．１６（Ｍｂ／ｓ）×３／５＝
１．２９６（Ｍｂ／ｓ）となる。
【００５４】以上述べたように初段のセル多重化ユニッ
トＡ〜Ｌにおいて、各ユニット毎に異なるレートのシェ
ーピング機能を持たせることによって、同時に全ての入
力チャネルの有効セルのビットレートが夫々のチャネル
に割り当てられたピークレートに達していたとしても次
段のセル多重化ユニットＭにてセルのオーバーフローを
招くことなく、１５５．５２（Ｍｂ／ｓ）のスループッ
トで出力されることになる。
トＡ〜Ｌにおいて、各ユニット毎に異なるレートのシェ
ーピング機能を持たせることによって、同時に全ての入
力チャネルの有効セルのビットレートが夫々のチャネル
に割り当てられたピークレートに達していたとしても次
段のセル多重化ユニットＭにてセルのオーバーフローを
招くことなく、１５５．５２（Ｍｂ／ｓ）のスループッ
トで出力されることになる。
【００５５】また、前述したように、各入力チャネルの
有効セルレートが２．１６（Ｍｂ／ｓ）であって入力ポ
ートの全ての合計が９６本より少ない、例えば７２本あ
った場合、７２×２．１６（Ｍｂ／ｓ）＝１５５．５２
（Ｍｂ／ｓ）となり、次段のＡＴＭセル多重化ユニット
にてオーバーフローすることはないので、ビルディング
ブロック形式で初段のＡＴＭセル多重化ユニットの増減
（この場合は初段のユニットは９つとなる）を行えば、
小さいシステムを構成することができる。
有効セルレートが２．１６（Ｍｂ／ｓ）であって入力ポ
ートの全ての合計が９６本より少ない、例えば７２本あ
った場合、７２×２．１６（Ｍｂ／ｓ）＝１５５．５２
（Ｍｂ／ｓ）となり、次段のＡＴＭセル多重化ユニット
にてオーバーフローすることはないので、ビルディング
ブロック形式で初段のＡＴＭセル多重化ユニットの増減
（この場合は初段のユニットは９つとなる）を行えば、
小さいシステムを構成することができる。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
ＡＴＭセル多重化の過程を複数段に分けて行うことによ
り、入力ポートが増大（あるいは増減したとしても）装
置の構成がブロック化されているので、回路装置構成の
簡略化及びビルディングブロック形式で装置を構成する
ことができるという効果がある。
ＡＴＭセル多重化の過程を複数段に分けて行うことによ
り、入力ポートが増大（あるいは増減したとしても）装
置の構成がブロック化されているので、回路装置構成の
簡略化及びビルディングブロック形式で装置を構成する
ことができるという効果がある。
【００５７】また、初段のセル多重化ユニットにおいて
トラヒックシェーピング機能を持たせることにより、他
の入力チャネルである入力ポートからのＡＴＭセル出力
に影響を与えることがないという効果もある。
トラヒックシェーピング機能を持たせることにより、他
の入力チャネルである入力ポートからのＡＴＭセル出力
に影響を与えることがないという効果もある。
【００５８】更に、次段でのセル多重化回路は、１つの
ＦＩＦＯからセルを読出している時間に次の読出し可能
なＦＩＦＯを検索し、そのＦＩＦＯを検索して読出しを
行うようにすることにより、最終的に出力されるＡＴＭ
セルストリームのスループットを上げることができる。
ＦＩＦＯからセルを読出している時間に次の読出し可能
なＦＩＦＯを検索し、そのＦＩＦＯを検索して読出しを
行うようにすることにより、最終的に出力されるＡＴＭ
セルストリームのスループットを上げることができる。
【図１】本発明の実施例の全体構成を示すブロック図で
ある。
ある。
【図２】図１の初段ユニットＡの具体例を示すブロック
図である。
図である。
【図３】初段ユニットＡによりＡＴＭセル多重化された
出力フォーマットを示す図である。
出力フォーマットを示す図である。
【図４】図１の２段目ユニットＭの具体例を示すブロッ
ク図である。
ク図である。
【図５】図４のコントローラ８０１の具体例を示すブロ
ック図である。
ック図である。
【図６】図５のブロックの動作を示すタイミングチャー
トである。
トである。
【図７】図１のブロックにおける２段目ユニットＭによ
る１５５．５２Ｍｂ／ｓに多重化されたセルストリーム
の例を示す図である。
る１５５．５２Ｍｂ／ｓに多重化されたセルストリーム
の例を示す図である。
【図８】図７のセルストリームを生成する場合の初段ユ
ニットＡ〜Ｌへの入力セルストリームの例を示す図であ
る。
ニットＡ〜Ｌへの入力セルストリームの例を示す図であ
る。
【図９】図７の入力セルストリームを初段ユニットＡ〜
Ｌにて多重化した場合のセルストリームの例を示す図で
ある。
Ｌにて多重化した場合のセルストリームの例を示す図で
ある。
【図１０】本発明の他の実施例を説明するための初段ユ
ニットＡの多重化セルストリームの例を示す図である。
ニットＡの多重化セルストリームの例を示す図である。
【図１１】従来のセル多重化装置のブロック図である。
【図１２】図１１のブロックの一部具体例を示す図であ
る。
る。
【図１３】図１２のブロックの一部具体例を示す図であ
る。
る。
Ａ〜Ｌ 初段ユニット Ｍ ２段目ユニット ６０Ａ〜６０Ｌ，２０１Ａ〜２０８Ａ， ２０１Ｌ〜２０８Ｌ ＦＩＦＯ ４０１Ａ〜４０１Ｌ シェーパブロック ８０１ コントローラ １００１，１００２ カウンタ １００３ セレクタ １００４ アンドゲート １００５ デコーダ １００６ オアゲート １００７ インバータ １００８，１００９ ＤＦＦ
フロントページの続き (56)参考文献 特開 平７−193583（ＪＰ，Ａ) 特開 平５−83284（ＪＰ，Ａ) 特開 平２−161841（ＪＰ，Ａ) 特開 平５−260071（ＪＰ，Ａ) 特開 平４−176229（ＪＰ，Ａ) 特開 平５−211519（ＪＰ，Ａ) 電子情報通信学会技術研究報告，ＩＮ 88−36（1988−７−20），中島 隆 他，セル多重伝送系における加入者収容 法の検討，ｐ．25−30 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56
Claims (5)
- 【請求項１】 複数の伝送路からのセルストリームを入
力としてこれ等複数のセルストリームの各セルの多重化
を行うＡＴＭセル多重化装置であって、 複数の入力セルストリームを複数の入力セルストリーム
群に分割してこれ等分割された入力セルストリーム群の
各々に対応して設けられ対応群の入力セルストリームの
各セルの多重化を行う第１段目の複数のセル多重化手段
と、 これ等第１段目の複数のセル多重化手段の各多重化出力
を更に多重化する第２段目のセル多重化手段とを含み、 前記第１段目のセル多重化手段の各々は、 入力セルストリーム群の各入力セルストリームに夫々対
応して設けられ対応入力セルストリームのセルを格納可
能な複数の記憶手段と、これ等記憶手段に有効セルが少
なくとも１セル分格納される毎にこれに応答して当該記
憶手段から所定時間間隔をもって順次当該格納有効セル
を１セルずつ順次読出すよう制御する読出し手段とを有
し、 前記第２段目のセル多重化手段は、 前記第１段目のセル多重化装置の各多重化出力に夫々対
応して設けられ対応多重化出力をセル単位に一時格納す
る複数の記憶手段と、これ等記憶手段のうち有効セルが
格納されていない記憶手段をとばして有効セルが格納さ
れている記憶手段から当該有効セルを読出しつつセル多
重化をなす制御手段 とを有することを特徴とするＡＴＭ
セル多重化装置。 - 【請求項２】 前記読出し手段の読出し速度は各第１段
目のセル多重化装置毎に設定されていることを特徴とす
る請求項１記載のＡＴＭセル多重化装置。 - 【請求項３】 前記第２段目のセル多重化装置の制御手
段は、これ等記憶手段の格納された各有効セルの読出し
を行う手段と、ある記憶手段からの読出し中に次の記憶
手段からの読出しが可能かどうかを検索する検索手段と
を有することを特徴とする請求項１，２いずれか記載の
ＡＴＭセル多重化装置。 - 【請求項４】 ある記憶手段のセル読出し中における前
記検索手段の検索により検索対象の記憶手段が空きであ
った場合、次の記憶手段の検索を行い、全ての記憶手段
が空きであったとき、当該ある記憶手段に対して検索を
再び行うよう にしたことを特徴とする請求項３記載のＡ
ＴＭセル多重化装置。 - 【請求項５】 前記第１段目及び第２段目の各記憶手段
は先入れ先出しメモリであることを特徴とする請求項２
〜４いずれか記載のＡＴＭセル多重化装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26891195A JP2845180B2 (ja) | 1995-10-18 | 1995-10-18 | Ａｔｍセル多重化装置 |
| US08/734,017 US5995507A (en) | 1995-10-18 | 1996-10-18 | ATM cell multiplexing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26891195A JP2845180B2 (ja) | 1995-10-18 | 1995-10-18 | Ａｔｍセル多重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116545A JPH09116545A (ja) | 1997-05-02 |
| JP2845180B2 true JP2845180B2 (ja) | 1999-01-13 |
Family
ID=17464987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26891195A Expired - Fee Related JP2845180B2 (ja) | 1995-10-18 | 1995-10-18 | Ａｔｍセル多重化装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5995507A (ja) |
| JP (1) | JP2845180B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100258355B1 (ko) * | 1997-12-26 | 2000-06-01 | 김영환 | 8 비트 병렬 셀 단위 인터리버 |
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