JPH04145744A

JPH04145744A - Ａｔｍ通信システム用単位セルスイッチ

Info

Publication number: JPH04145744A
Application number: JP2268549A
Authority: JP
Inventors: Kenji Sakagami; 健二坂上; Yasuro Shohata; 康郎正畑; Masahiko Motoyama; 雅彦本山; Yoshinari Kumaki; 良成熊木
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1990-10-08
Filing date: 1990-10-08
Publication date: 1992-05-19
Anticipated expiration: 2010-10-25
Also published as: JPH0799831B2; EP0480368A1; KR920009123A; EP0480368B1; KR960001051B1; DE69124329D1; US5414703A; DE69124329T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、ＡＴＭ通信システムで使用されるセルスイッチに関し、特に、非同期ルーティング
網で効率良く動作するセルスイッチに関する。

（従来技術）従来、既存の電話網で使用される伝送モードとして、通信端末が必要な時に通信網の情報伝送
能力を使用するＡ　Ｔ　Ｍ　（Ａ＋ｙｎｃｂ＋ｏｎｏｕ
ｓ　Ｔｅａｎｓｆｅ＋　Ｍｏｄｅ）がある。このＡＴＭ
は、セルと呼ばれる固定長の短パケットを用いて情報を
伝送し、各通信端末は必要に応じて通信網にセルを渡す
こと、即ち、通信端末が必要な時に通信網の情報伝送能
力を使用することを特徴とする伝送モードである。

ＡＴＭ通信網を構成するためには、複数の入力通信路か
ら配送されるセルを所望の通信路に出力する機能、即ち
、セルスイッチを実現する必要がある。この際、通信端
末が必要な時に通信網の情報伝送能力を適宜使用するた
め、同時に同一の出力通信路に複数セルが向かう事態、
即ちブロッキングが発生する。この様な事態が発生した
場合には、複数セルのうち１つを出力通信路に転送し、
残っタセルはバッファに一旦蓄積することによりブロッ
キングを回避することが行なわれる。

このブロッキングの具体的な回避手法には種々の方法が
考えられるが、ブロッキング回避手法はスイッチの性能
に大きく影響を与えるため、効率的なブロッキング回避
手法を適用したセルスイッチの開発が望まれている。

従来から提案されてきたセルスイッチの中で、本発明者
らがｒＡＴＭスイッチアーキテクチャの比較検討」　（
電子情報通信学会技術研究報告、情報ネットワーク研究
会ｌＮ８８−１１９、ｐｐ１３−１７、平元年）で報告
した分散衝突回避型入力バッファ方式と呼ばれるクラス
のセルスイッチは、セルスイッチ内部でブロッキングが
発生する位置にバッファを空間分割して設け、該バッフ
ァによりブロッキングを回避することを特徴とするセル
スイッチである。このセルスイッチは、一般的には、バ
ッファ付き多段自己ルーティング網として既知であるス
イッチ網により構成されている。ここに、バッファ付き
多段自己ルーティング網とは、多段自己ルーティング網
の各２入力２出力の単位スイッチ（以後、単位スイッチ
と呼ぶ）において、ブロッキングを回避可能なようにバ
ッファを設けたスイッチ網である。良く知られているよ
うに、この多段自己ルーティング網は、複数の単位スイ
ッチを網状に結合し、セルの持つ方路情報の内、予め定
められた位置のビットの値に従って、各セルをスイッチ
ングすることにより、入力通信路より入力されたセルを
所望の出力通信路に導くことができるスイッチ網である
。

従来のバッファ付き多段自己ルーティング網構造に基づ
くセルスイッチは、網を構成する全ての単位スイッチが
同期して動作する方式（以後、同期式と呼ぶ）であるが
、同期式では、単位スイッチ間におけるセル１ｂｉｔを
伝送するのに必要な時間（以後、スイッチ間セル伝送遅
延時間と呼ぶ）が、セル伝送りロック信号の最大周波数
ＦｔｒｎＳを規定する。′１ｇ７図、及び第８図は、単
位スイッチ（Ｘ）から単位スイッチ（ｘ＋１）に、セル
のｉ番目のｂｉｔをシリアル転送するときのスイッチ間
セル伝送遅延時間を説明する図、及びそのタイミングチ
苓−トである。同図で使用している記号の意味を以下に
示す。

ｃｋ：セル伝送りロック信号ｃｋ　（ｘ）：単位スイッチ（Ｘ）内部のセル伝送りロ
ック信号。

ｃｋ　（ｘ＋１）：単位スイッチ（ｘ＋１）内部のセル
伝送りロック信号。

Ｔｓ　ｔｂ　：　ｃｋ　（ｘ）立ち上がり時刻からノー
ドｄにセルのデータが出力されるまでの時間。

Ｔｏｐｂ：出力バッファ内部遅延時間。

Ｔｌ１ｎ：セル伝送路遅延時間。

Ｔｉｐｂ：入力バッファ内部遅延時間。

Ｔｓｅｔ：ＤＦＦ、（データタイプ・フリップフロップ
）のセットアツプ時間。

Ｔｓ　（ｘ、ｘ＋１）：　ｃｋ　（ｘ）とｃｋ（ｘ＋１
）間のスキュー（位相ズレ）。

Ｔｃｙｃ　：　ｃｋＳｃｋ　（＊）　、ｃｋ　（ｘ＋１
）のサイクル時間。

Ｆ　ｔ　ｒｎｓ　：　ｃｋ、ｃｋ　（ｘ）　、ｃｋ　（
ｘ＋１）の周波数。

ここで、スイッチ間セル伝送遅延時間をＴｄｌｙとする
と、第８図より、Ｔｄｌｙ＝Ｔｃｙｃ＝Ｔｓ　ｔ　ｒ＋Ｔｏｐｂ＋Ｔ　ｌ　ｉｎ＋Ｔｉｐｂ＋
Ｔｓｅｔ＋Ｔｓ　　（ｘ、！＋１）で与えられる。

また、各遅延時間を例えば以下の値とした場合のＴｄｌ
ｙ＝Ｔｃｙｃを求めると、次のようになる。

Ｔｓ　ｔ　ｒ＝ｉｎｓＴｏｐｂ＝３ｎｓＴｌｉｎ＝ＩｎｓＴｉｐｂ＝’３ｎｓＴｓｅｔ＝１ｎｓＴｓ　　（ｘ、　　ｘ＋１）＝１ｎｓ、、Ｔｄ　１ｙ＝Ｔｃｙ、ｃ　＝１１ｎｓこれより、シ
リアル転送時の最高セル伝送レートは、Ｆｔｒｎｓ＝１／Ｔｃｙ　Ｃ＝９０．　９Ｍｂｐｓに律
速される。

一方、スイッチ規模を太き（していくと（例えば、入出
力チャネル数を２５６〜１０２４規模にすると）、第８
図でいうＴｌ　１ｎＳＴｓ　（ｘ、ｘ＋１）が大きくな
る。これにより、スイッチ規模の拡大に応じてＦ　ｔ　
ｒｎｓが小さくなってしまい、従来の同期動作方式では
、所望のセル転送レートを保ったままでスイッチの大規
模化を図ることが非常に困難であった。

また、本発明者らが開示した特願平１ −１３５８１９のセルスイッチは、セルがスイッチに入
力されてから出力されるまでの時間（以後、セル遅延時
間と呼ぶ）を短縮する目的で、単位スイッチ内部でセル
を分割転送することを利用して、単位スイッチでセルの
入出力を同時に行なう機能（以後、セル入出力同時転送
機能と呼ぶ）を実現するものである。しかし、同期動作
方式では、単位スイッチがセルの入出力を必ず同時に行
なうため、ある単位スイッチだけがセル入出力同時転送
機能でセルを他の単位スイッチより先に出すことかでき
ず、事実上、セル入出力同時転送機能が有効に機能しな
いという重大な問題があった。

また、従来技術によるセル入出力同時転送機能の実現方
法は、同期のルーティングスイッチ網に適用することを
前提とし、セル蓄積手段（）（ツファ）を経由せずに行
なっていた。しかし、非同期のルーティング網では、出
力光の単位スイッチの入力準備が完了しないと、自身の
単位スイッチはセルラ出力できない。よって、従来技術
のセル入出力同時転送の実現方法は、非同期のルーティ
ング網には適用てきないという重大な問題があった。

一般的に、ディジタル情報処理システムで非同期方式を
取り入れた場合、非同期動作する機能ブロック間の同期
合わせ処理のため、ハードウェアが複雑になり、タイミ
ング設計が困難になるという問題があらた。また、同期
合わせ処理で発生するオーバーヘッド時間によるセル遅
延時間増加の間謹があった。

更に、従来技術のバッファ付き多段自己ルーティング網
構造に基づくセルスイッチで、網を構成する単位スイッ
チは、セルの入出力を行なわない場合に、セル入出力手
段を駆動するクロック信号の発信を停止する手段を持っ
ていないため、網全体の消費電力を著しく不必要に増大
させていた。

（発明が解決しようとする課題）以上の様に、従来のセルスイッチでは、（１）同期動作
方式において、所望のセル転送レートを保ったままでス
イッチの大規模化を図ることが非常に困難である。

（２）同期動作方式において、単位スイッチがセルの入
出力を必ず同時に行なうため、事実上、セル入出力同時
転送機能が有効に機能しない。

（３）従来技術によるセル入出力同時転送機能の実現方
法は、非同期のルーティング網には適用できない。

（４）ルーティング網の非同期化は、ハードウェアが複
雑になり、タイミング設計が困難である。

（５）網を構成する単位スイッチは、網全体の消費電力
を著しく不必要に増大させる。

という欠点があった。

本発明は、上記問題点を解決するもので、その目的は、
単位スイッチで形成するバッファ付き多段自己ルーティ
ング網構造に基づくセルスイッチにおいて、網上の各単
位スイッチが非同期転送可能で、セル転送レートが極め
て高いセルスイッチの構成技術を簡単なハードウェアで
実現する技術を提供することである。

また、本発明の他の目的は、当該セルスイッチにおいて
、セル入出力同時転送機能を有し、セル遅延時間が小さ
なセルスイッチの構成技術を提供し、更に、非同期のル
ーティング網で動作するセルスイッチに適用できるセル
入出力同時転送機能の実現技術を提供することである。

更に、本発明の目的には、セル転送りロック信号をセル
転送時のみ発信させるようにし、消費電力の小さいセル
スイッチの実現技術を提供することがある。

［発明の構成］（課題を解決するための手段）前記課題を解決するために、本発明の特徴は、２個の入力通信路Ａ及びＢと２個の出力通信路
Ｕ及びＤを有し、入力通信路がら方路情報を備えたセル
を入力し、入力したセルを当該セルが備える前記方路情
報に従って、２個の出力通信路Ｕ及びＤのうち一つから
出力する単位セルスイッチにおいて、第１図に示す如く
、前記２個の入力通信路Ａ及びＢのそれぞれに対応して
設けられ、該入力通信路から入力されるセルを受け取る
２個のセル入力部データ・フォーマット変換手段ｓＰＡ
及びＳＰ　　Ｂと、前記２個の出力通信路Ｕ及びＤのそ
れぞれに対応して設Ｃすられ、該出力通信路にセルを出
力する２個のセル出力部データ・フォーマット変換手段
ＰＳ　　Ｕ及びＰＳ　　Ｄと、前記２個のセル入力部デ
ータ・フォーマット変換手段ＳＰ　　Ａ及びＳＰ　　Ｂ
のそれぞれに対応して設けられ、該セル入力部データ・
フォーマット手段から入力されるセルを受け取り一旦蓄
積しておくもので、アドレス情報に基づいてセルの書き
込み、読み出しが管理される２個のセル蓄積手段ＢＵＦ
Ａ及びＢＵＦ　　Ｂと、前記２個のセル蓄積手段ＢＵＦ
　　Ａ及びＢＵＦ　　Ｂに蓄積されているセルの持つ方
路情報と、該セルを蓄積しているセル蓄積手段ＢＵＦ　
　Ａ及びＢＵＦ　　Ｂの該セルの書き込みアドレス情報
を保持し、２個のセル蓄積手段ＢＵＦ　　Ａ及びＢＵＦ
　　Ｂのアドレスを一元的に管理し、前記方路情報とア
ドレス情報に基づき、例えば、セル入力部データ・フォ
ーマット変換手段ＳＰ　　Ａから当該セル入力部データ
・フォーマット手段ＳＰ　　Ａに対応するセル蓄積手段
ＢＵＦＡに入力されるセルの蓄積手段の書き込みアドレ
スＷＡＡ４−０を決定し、セル蓄積手段ＢＵＦ−Ａから
後記セルスイッチ手段ＣＲ３ＢＳＷに出力されるセルの
該セル蓄積手段ＢＵＦ　　Ａの読み出しアドレスＲＡＡ
４−０を決定するセル転送制御手段ＴＣＴＲと、前記転
送制御手段ＴＣＴＲの制御を受け、前記２個のセル蓄積
手段ＢＵＦ　　Ａ及びＢＵＦ　　Ｂから出力されるセル
を所望のセル出力部データ・フォーマット変換手段ＰＳ
　　Ｕ及びＰＳ　　Ｄへ導くセルスイッチ手段ＣＲ３Ｂ
ＳＷとをとを具備することである。

また、本発明の策２の特徴は、請求項１に記載の単位セ
ルスイッチにおいて、第１図に示す如く、例えば、前記
セル入力部データ・フォーマット変換手段ＳＰ　　Ａは
、当該手段ＳＰ　　Ａに対応するセル入力通信路Ａから
入力したセルを８個のブロック・データに変換し、当該
の変換した８個のブロック・データよりなるセルを、当
該手段ＳＰ　　Ａに対応するセル蓄積手段ＢＵＦ　　Ａ
に、ブロック・データ単位で８回に分けて順次出力する
ものであり、例えば、前記セル蓄積手段ＢＵＦＡは、ブ
ロック・データ単位毎にアドレスが割り当てられ、ブロ
ック・データ単位でアクセスする手段を備え、当該セル
蓄積手段ＢＵＦ　　Ａに対応するセル入力部データ・フ
ォーマット変換手段ＳＰ　　Ａから入力した８個のブロ
ック・データに変換されたセルを、８回に分けて順次書
き込み、当該セル蓄積手段ＢＵＦ　　Ａにブロック・デ
ータ単位で蓄積されているセルを、前記セルスイッチ手
段ＣＲ３ＢＳＷに、前記ブロック・データ単位で順次出
力するものであり、例えば、前記セル出力部データ・フ
ォーマット手段ＰＳ　　Ｕは、所定のセル蓄積手段ＢＵ
Ｆ　　Ａ或いはＢＵＦ　　Ｂが出力する前記８個のブロ
ック・データよりなるセルを、セルスイッチ手段ＣＲ５
ＢＳＷを通してブロック・データ単位で順次入力し、入
力したブロック・データを、当該セル出力部データ・フ
ォーマット変換手段ＰＳ　　Ｕに対応するセル出力通信
路Ｕに順次出力するものであり、前記セル転送手段ＴＣ
ＴＲは、例えば、前記セル蓄積手段ＢＵＦＡが入力中の
セルが備える方路情報を、該セルのセル蓄積手段ＢＵＦ
　　Ａへの書き込みが終了する前に予め取り込み、必要
に応じて、該セルのセル蓄積手段ＢＵＦ　　Ａからの出
力動作を、該セルのセル蓄積手段ＢＵＦ　　Ａへの書き
込みが終了する前に予め開始することである。

また、本発明の第３の特徴は、２個の入力通信路Ａ及び
Ｂと２個の出力通信路Ｕ及びＤを有し、入力通信路から
方路情報を備えたセルを入力し、入力したセルを当該セ
ルが備える前記方路情報に従って、２個の出力通信路Ｕ
及びＤのうち一つから出力する単位セルスイッチにおい
て、第１図に示す如く、基本クロック信号入力端子５Ｙ
ＳＣＫ端子を有し、入力通信路毎に、例えば、対応する
入力通信路Ａからのセルを入力するセル入力端子ＤＡＴ
ＡＡと、対応する入力通信路Ａからのセルを転送するク
ロック信号であるセル入力クロック信号ＢＴＣＫＡを入
力するセル入力クロック信号入力端子ＢＴＣＫＡ端子と
、対応する入力通信路Ａからのセルの入力を要求する信
号であるセル入力要求信号ＲＤＹＡを出力するセル入力
要求信号出力端子ＲＤＹＡ端子と、対応する入力通信路
Ａからのセルの入力が開始されたことを示す信号である
セル入力開始信号５ＴＢＡを入力するセル入力開始信号
入力端子５ＴＢＡ端子とを有し、出力通信路毎に、例え
ば、対応する出力通信路Ｕヘセルを出力するセル出力端
子ＤＡＴＡＵ端子と、対応する出力通信路Ｕヘセルを転
送するクロック信号であるセル出力クロック信号ＢＴＣ
ＫＵを出力するセル出力クロツク信号入力端子ＢＴＣＫ
Ｕ端子と、対応する出力通信路Ｕヘセルの出力を要求す
る信号であるセル出力要求信号ＲＤＹＵを入力するセル
出力要求信号入力端子ＲＤＹＵ端子と、対応する出力通
信路Ｕヘセルの出力が開始されたことを示す信号である
セル出力開始信号５ＴＢＵを出力するセル出力開始信号
出力端子５ＴＢＵ端子とを具備し、請求項２に記載の単
位セルスイッチにおいて、例えば、前記セル入力部デー
タ・フォーマット変換手段ＳＰ　　Ａは、当該セル入力
部データ・フォーマット変換手段に対応するセル入力ク
ロツク信号入力端子ＢＴＣＫＡ端子がら入力されるクロ
ック信号ＢＴＣＫＡに基づくクロック信号ＢＣＫＡに同
期して動作し、前記セル出力部データ・フォーマット変
換手段ＰＳ　　Ｕは、前記基本クロック信号入力端子５
ＹＳＣＫ端子から入力されるクロック信号５ＹＳＣＫに
基づくクロック信号ＳＣＫに同期して動作することであ
る。

また、本発明の第４の特徴は、請求項３に記載の単位セ
ルスイッチにおいて、第１図に示す如く、例えば、前記
セル蓄積手段ＢＵＦ　　Ａは、（第５図に示す如く、）
単位メモリセル１０に対して書き込み専用ビット線ＷＥ
ＮＡ及び読み出し専用ビット線ＲＥＮＡと、単位メモリ
セル１０に対して書き込み専用ワード線ＷＡＡ４−０及
び読み出し専用ワード線ＲＡＡ４−０と、書き込みセル
及び読み出しセルをそれぞれ独立に選択指示する書き込
み指定手段１１及び読み出し指定手段１２と、相互に非
同期で独立した第１及び第２のクロック信号Ｂ８ＣＫＡ
及び５８ＣＫのうち、第１のクロック信号Ｂ８ＣＫＡに
より前記セルの書き込み動作を制御し、第２のクロック
信号３８ＣＫにより前記セルの読み出し動作を制御し、
書き込み動作と読み出し動作をそれぞれ独立に行なわし
める手段とを有する２ボ一トＲＡＭで構成し、例えば、
前記セル入力部データ・フォーマット変換手段ＳＰ　　
Ａは、当該セル入力部データ・フォーマット変換手段Ｓ
Ｐ　　Ａに対応するセル人カクロック信号入力端子ＢＴ
ＣＫＡ端子から入力されるクロック信号ＢＴＣＫＡに同
期して動作し、前記第１のクロック信号は、当該セル入
力部データ・フォーマット変換手段ＳＰ　　Ａに対応す
るセル蓄積手段ＢＵＦ　　Ａにおいて、当該セル入力部
データ・フォーマット変換手段ＳＰ　　Ａに対応す−る
セル入力クロツク信号入力端子ＢＴＣＫＡ端子から入力
されるクロック信号ＢＴＣＫＡに基づくクロック信号Ｂ
８ＣＫＡであり、前記第２のクロック信号は、当該セル
入力部データ・フォーマット変換手段ＳＰ　　Ａに対応
するセル蓄積手段ＢＵＦＡにおいて、前記基本クロック
信号入力端子５ＹＳＣＫ端子から入力されるクロック信
号５ｙｓｃＫに基づ（クロック信号Ｓ８０にであり、前
記セル転送制御手段ＴＣ・、ＴＲ，セル出力部データ・
）オーマット変換手段ＰＳ　　Ｕ及びＰＳ−Ｄｌ及びセ
ルスイッチ手段ＣＲ３ＢＳＷは、前記基本クロック信号
入力端子５ＹＳＣＫ端子より入力されるクロック信号５
ＹＳＣＫに基づくクロック信号ＳＣＫ及び５８ＣＫに同
期して動作し、当該単位セルスイッチが出力するセル出
力クロック信号ＢＴＣＫＵ及びＢＴＣＫＤは、前記基本
クロック信号入力端子５ＹＳＣＫ端子から入力されるク
ロック信号５ＹＳＣＫに基づくクロック信号であること
である。

また、本発明の第５の特徴は、請求項４に記載の単位セ
ルスイッチにおいて、第１図に示す如く、例えば、セル
出力通信路Ｕからセルを出力するか否かによって、当該
セル通信路Ｕに対応するセル出力部データ・フォーマッ
ト変換手段ＰＳＵを駆動するクロック信号ＳＣＫ及びセ
ル出力クロック信号ＢＴＣＫＵを発振させるか否かを制
御する手段０ＣＴＲを具備することである。

また、本発明の第６の特徴は、第２図に示す如く、８個
の入力通信路と８個の出力通信路を有し、入力通信路か
ら方路情報を備えたセルを入力し、入力したセルを当該
セルが備える前記方路情報に従って、８個の出力通信路
のうち一つから出力する請求項１に記載の単位セルスイ
ッチを１２個備えたセルスイッチ、或いは請求項２に記
載の単位セルスイッチを１２個備えたセルスイッチ、或
いは請求項３に記載の単位セルスイッチを１２個備えた
セルスイッチ、或いは請求項４に記載の単位セルスイッ
チを１２個備えたセルスイッチ、或いは請求項５に記載
の単位セルスイッチを１２個備えたセルスイッチにおい
て、前記各単位スイッチの出力通信路と入力通信路を所
定の規則に基づき互いに結合することによりバンヤン網
を形成することである。

また、本発明の第７の特徴は、纂２図に示す如く、８個
の入力通信路と８個の出力通信路を有し、入力通信路か
ら方路情報を備えたセルを入力し、入力したセルを当該
セルが備える前記方路情報に従って、８個の出力通信路
のうち一つから出力する請求項１に記載の単位セルスイ
ッチを１２個備えたセルスイッチ、或いは請求項２に記
載の単位セルスイッチを１２個備えたセルスイッチ、或
いは請求項りに記載の単位セルスイッチを１２個備えた
セルスイッチ、或いは請求項４に記載の単位セルスイッ
チを１２個備えたセルスイッチ、或いは請求項５に記載
の単位セルスイッチを１２個備えたセルスイッチにおい
て、前記各単位スイッチが非同期で独立に動作すること
である。

また、本発明の第８の特徴は、第２図及び第３図に示す
如く、８個の入力通信路と８個の出力通信路を有し、入
力通信路から方路情報を備えたセルを入力し、入力した
セルを当該セルが備える前記方路情報に従って、８個の
出力通信路のうち一つから出力する請求項３に記載の単
位セルスイッチを１２個備えたセルスイッチ、或いは請
求項４に記載の単位セルスイッチを１２個備えたセルス
イッチ、或いは請求項５に記載の単位セルスイッチを１
２個備えたセルスイッチにおいて、前記各単位スイッチ
の出力通信路と入力通信路を所定の規則に基づき互いに
結合することによりバンヤン網を形成し、互いの出力通
信路と入力通信路が結合関係にある単位セルスイッチ（
００）と単位セルスイッチ（０１）の間で、単位セルス
イッチ（００）の１つの出力通信路Ｕに対応して備えら
れた各端子と、単位セルスイッチ（０１）の１つの入力
通信路Ａに対応して備えられた各端子の接続関係は、単
位セルスイッチ（００）の出力通信路Ｕのセル出力端子
ＤＡＴＡＵ端子と、単位セルスイッチ（０１）の入力通
信路Ａのセル入力端子ＤＡＴＡＡ端子とを互いに接続し
、単位セルスイッチ（００）の出力通信路Ｕのセル出力
クロツク信号出力端子ＢＴＣＫＵ端子と、単位セルスイ
ッチ（０１）の入力通信路Ａのセル人カクロツク信号入
力端子ＢＴＣＫＡ端子とを互いに接続し、単位セルスイ
ッチ（００）の出力通信路Ｕのセル出力要求信号入力端
子ＲＤＹＵ端子と、単位セルスイッチ（０１）の入力通
信路Ａのセル入力要求信号出力端子ＲＤＹＡ端子とを互
いに接続し、単位セルスイッチ（００）の所定の出力通
信路Ｕのセル出力開始信号出力端子５ＴＢＵ端子と、単
位セルスイッチ（０１）の入力通信路Ａのセル入力開始
信号入力端子５ＴＢＡ端子とを互いに接続することであ
る゛。

更に、本発明の第９の特徴は、請求項８に記載のセルス
イッチにおいて、第２図及び第３図に示す如く、それぞ
れの単位セルスイッチが備える基本クロック信号端子５
ＹＳＣＫ端子に入力されるそれぞれのクロック信号５Ｙ
ＳＣＫが、独立で非同期であることである。

（作用）本発明の第１、第２、第３、第４、第５の単位セルスイッチでは、例えば、セル入力部データ
・フォーマット変換手段ＳＰ　　Ａは、当該手段ＳＰ　
　Ａに対応するセル入力通信路Ａから入力したセルを８
個のブロック・データに変換し、当該の変換した８個の
ブロック・データよりなるセルを、当該手段ＳＰ　　Ａ
に対応するセル蓄積手段ＢＵＦ　　Ａに、ブロック−デ
ータ単位で８回に分けて順次出力する。セル蓄積手段Ｂ
ＵＦ　　Ａは、ブロック・データ単位毎にアドレスが割
り当てられ、ブロック・データ単位でアクセスする手段
を備えており、当該セル蓄積手段ＢＵＦ　　Ａに対応す
るセル入力部データ・フォーマット変換手段ＳＰＡから
入力した８個のブロック・データに変換されたセルを、
８回に分けて順次書き込み、当該セル蓄積手段ＢＵＦ　
　Ａにブロック・データ単位で蓄積されているセルを、
セルスイッチ手段ＣＲ３ＢＳＷに、前記ブロック・デー
タ単位で順次出力する。一方、セル出力部データ・フォ
ーマット手段ＰＳ　　Ｕは、所定のセル蓄積手段ＢＵＦ
Ａ或いはＢＵＦ　　Ｂが出力する前記８個のブロック・
データよりなるセルを、セルスイッチ手段ＣＲ３ＢＳＷ
を通してブロック・データ単位で順次入力し、入力した
ブロック・データを、当該セル出力部データ・フォーマ
ット変換手段ＰＳ　　Ｕに対応するセル出力通信路Ｕに
順次出力する。この時、セル転送手段ＴＣＴＲは、例え
ば、前記セル蓄積手段ＢＵＦ　　Ａが入力中のセルが備
える方路情報を、該セルのセル蓄積手段ＢＵＦ　　Ａへ
の書き込みが終了する前に予め取り込み、必要に応じて
、該セルのセル蓄積手段ＢＵＦ　　Ａからの出力動作を
、該セルのセル蓄積手段ＢＵＦ　　Ａへの嘗き込みが終
了゛する前に予め開始する。また、制御手段０ＣＴＲは
、例えば、セル出力通信路Ｕからセルを出力するか否か
によって、当該セル通信路Ｕに対応するセル出力部デー
タ・フォーマット変換手段ＰＳ　　Ｕを駆動するクロッ
ク信号ＳＣＫ及びセル出力クロック信号ＢＴＣＫＵを発
振させるか否かを制御する。尚、例えば、前記セル入力
部データ・フォーマット変換手段ＳＰ　　Ａは、当該セ
ル入力部データ・フォーマット変換手段に対応するセル
入力クロツク信号入力端子ＢＴＣＫＡ端子から入力され
るクロック信号ＢＴＣＫＡに基づくクロック信号ＢＣＫ
Ａに同期して動作し、前記セル転送制御手段ＴＣＴＲ，
セル出力部データ・フォーマット変換手段ＰＳ　　Ｕ及
びＰＳ　　Ｄ、及びセルスイッチ手段ＣＲ５ＢＳＷは、
前記基本クロック信号入力端子５ＹＳＣＫ端子より入力
されるクロック信号５ＹＳＣＫに基づくクロック信号Ｓ
ＣＫ及び５８ＣＫに同期して動作し、当該単位セルスイ
ッチは、基本クロック信号入力端子５ＹＳＣＫ端子から
入力されるクロック信号５ｙｓｃＫに基づくクロック信
号であるセル出力クロック信号ＢＴＣＫＵ及びＢＴＣＫ
Ｄを出力する。

本発明の第６、第７、第８、第９のセルスイッチでは、
バンヤン網を形成するそれぞれの単位セルスイッチが備
える基本クロック信号端子５ＹＳＣＫ端子に入力される
それぞれのクロック信号５ＹＳＣＫが、独立で非同期に
与えられて、前記各単位スイッチが非同期で独立に上述
した動作を行なう。

（実施例）ここでは、本発明者らが開示した特願平１−１３５８１９の従来技術のセルスイッチに対して
、非同期転送機能を加えた一実施例の詳細動作を説明す
る。

先ず最初に、特願平１−１３５８１９の従来技術のセルスイッチの構成を直接引用して説明す
る。

第９図は従来技術によるセルスイッチの構成を示すブロ
ック図である。同図に示したセルスイッチは２本の入力
通信路５１Ａ、５１Ｂと２本の出力通信路５２Ａ、５２
Ｂを収容するバッファ付き多段自己ルーティング網を構
成するのに好適なセルスイッチとなっている。

同図において、５３はセルスイッチ、５４Ａ、５４Ｂは
入力通信路５１Ａ、５１Ｂに対応して設けられたセル入
力手段、５５Ａ、５５Ｂは前記セル入力手段５４Ａ、５
４Ｂに対応して設けられたセル蓄積手段、５６は前記２
個のセル蓄積手段５５Ａ、５５Ｂに蓄積されているセル
の持つ方路情報を保持し、該保持している方路情報を参
照してそれぞれのセル蓄積手段５５Ａ、５５Ｂから出力
すべきセルを指定し、所定のセル蓄積手段５５Ａ、５５
Ｂから所定のセルを出力させる転送制御手段である。ま
た、５７Ａ、５７Ｂはセルスイッチ５３の収容している
２個の出力通信路５２Ａ１５２Ｂにセルを出力するセル
出力手段、５８は前記転送制御手段５６の制御を受け、
前記セル蓄積手段５５Ａ、５５Ｂから出力されたセルを
所望のセル出力手段５７Ａ、５７Ｂへと導くスイッチ手
段である。

前記セル蓄積手段５５Ａ、５５Ｂは、予め定められた個
数のセルを蓄積できる記憶領域５９を持つ。この記憶領
域５９には、該セル蓄積手段５５Ａ、５５Ｂが１回の書
き込み及び又は読み出しサイクルにより書き込み及び又
は読み出しサイクルにより書き込み及び又は読み出し可
能な単位毎にアドレスが付けられ、該アドレスによって
セル蓄積手段５５Ａ、５５Ｂの書き込み及び又は読み出
し領域が指定される。この様な記憶領域５９は、例えば
ＬＳＩ技術を用いた半導体メモリにより容易に実現でき
る。

前記セル蓄積手段５５Ａ、５５Ｂは予め定められた回数
の書き込みサイクルを実行することにより、１つのセル
を入力することを特徴とする。これは、該セル蓄積手段
５５Ａ、５５Ｂが１回の書き込みサイクルによって入力
できるビット幅をセル６０を構成するビット列の長さよ
りも短くしていることと等価である。セル６０を入力す
る際には、該セル６０を入力する複数回の書き込みサイ
クルに対して連続したアドレスを与えるものとする。

また、本例のセル蓄積手段５５Ａ、５５Ｂは予め定めら
れた回数の複数回の読み出しサイクルを実行することに
より、１つのセル６０を出力することを特徴とする。こ
れは、該セル蓄積手段５５Ａ、５５Ｂか１回の読み出し
サイクルによって出力できるビット幅をセル６０を構成
するビット列の長さよりも短くしていることと等価であ
る。セル６０を出力する際には、該セル６０を出力する
複数回の読み出しサイクルに対して連続したアドレスを
与えるものとする。

以上述べたようにセルの入力及び又は出力を行なうと、
前記セル蓄積手段５５Ａ、５５Ｂの記憶領域５９上での
セル６０の指定又はセル６０を書き込む領域の指定は、
１つのセル６０を保持している連続したアドレスに対し
て新たな識別子を導入することにより行なうことかでき
る。該連続したアドレスに対して導入する新たな識別子
をエントリと呼ぶ。例えば、アドレスが２進数により表
現されるよく知られているＬＳＩ技術による半導体メモ
リを記憶領域として使用し、更に読み出しサイクル及び
又は書き込みサイクルの回数を２のへき数の中から選択
するならば、記憶領域に与えるアドレス信号の内いくつ
かに前記エントリを指定するためのビット列を与え、エ
ントリを指定するために使用したアドレス信号の残りの
アドレス信号に、１つのセルを入力及び又は出力が開始
された時点でクリアされ、１つのセルを入力及び又は出
力するために行なわれる複数回の書き込みサイクル及び
又は読み出しサイクル毎にインクリメントされるカウン
タにより発生させられるビット列を与えることにより、
前記記憶領域５９に与えるアドレス信号を作成すること
もできる。

入力通信路５１Ａ１若しくは５１Ｂより入力されるセル
６０は、対応するセル入力手段５４Ａ１５４Ｂを通過し
てセル蓄積手段５５Ａ、５５Ｂへと蓄積される。セル入
力手段５４Ａ、５４Ｂは前記入力通信路５１Ａ、５１Ｂ
がビット列を転送する並列度を、セル蓄積手段５５Ａ、
５５Ｂが前記ヒツト列を入力する並列度に変換するデマ
ルチプレクサ６１を含み、セル蓄積手段５５Ａ、５５Ｂ
の連続する複数の書き込みサイクルをとらえてセル６０
のビット列をセル蓄積手段５５Ａ、５５Ｂに書き込むと
共に、入力しているセル６０の持つ方路情報のうち、自
己ルーティング機能により要求されるところの該セルス
イッチ５３を含むスイッチ網の中での該セルスイッチ５
３の位置によって指定されるビットを転送制御手段５６
に渡す。

前記転送制御手段５６は、それぞれのセル蓄積手段５５
Ａ、５５Ｂでのセルの蓄積状況を把握しており、それぞ
れのセル入力手段５４Ａ、５４Ｂから新たにセル６０が
入力されるとき、新たに入力されるセル６０を書き込む
セル蓄積手段５５Ａ１５５Ｂのエントリを決める。また
、該転送制御手段５６は、それぞれのセル入力手段５４
Ａ、５４Ｂからのセル入力時に渡される方路情報を記憶
部６２に蓄−積しており、セル出力時に出力するための
セル蓄積手段５５Ａ、５５Ｂのエントリを決める。更に
、該転送制御手段５６は、それぞれのセル蓄積手段５５
Ａ、５５Ｂからのセル６０の出力の開始タイミングを決
定する。これは、ある転送制御手段５６を含むセルスイ
ッチ５３かセル６０を出力する先のセル蓄積手段（５５
Ａ、５５Ｂ）の状態を見て決めることか望ましい。即ち
、該転送制御手段５６は、出力光のセル蓄積手段（５５
Ａ、５５Ｂ）が新たにセル６０を書き込むことのできる
エントリがある場合のみ該出力光のセル蓄積手段（５５
Ａ、５５Ｂ）へセル６０を出力するようにセル蓄積手段
５５Ａ、５５Ｂを制御する。

これは、出力光のセル蓄積手段（５５Ａ、５５Ｂ）に新
たにセル６０を蓄積可能なエントリがあることを、該出
力光のセル蓄積手段（５５Ａ、５５Ｂ）を制御する転送
制御手段（５６）が、該転送制御手段（５６）が出力す
るレディ信号をアクティブにすることで実現し、該レデ
ィ信号を出力通信路５２Ａ、５２Ｂを通じてセル出力光
の転送制御手段５６が参照することにより可能になる。

更に、前記゛転送制御手段５６においては、前記入力通
信路５１Ａ、５１Ｂから入力されるセル６０を、該セル
６０の持つ方路情報が前記セル蓄積手段５５Ａ、５５Ｂ
に入力された時点から出力する候補のセルとしてもよい
。このことにより、前記セル蓄積手段５５Ａ、５５Ｂに
他のセル６０が保持されていなかった場合には、セル６
０を一旦全てセル蓄積手段５５Ａ、５５Ｂに入力した後
出力することに比べ、セル遅延時間を小とすることがで
きる。

前記スイッチ手段５８は、２つのセル蓄積手段５５Ａ、
５５Ｂから出力されるセル６０を構成するビット列を所
望のセル出力手段５７Ａ、５７Ｂへと転送制御手段５６
の制御を受けながら導く働きを行なう。該スイッチ手段
５８は、セル蓄積手段５５Ａ、５５Ｂが１つの出力サイ
クルで出力するビット列の並列度を、同時にスイッチン
グできるように並列に構成されたクロスバスイッチで構
成される。よく知られているように、このクロスバスイ
ッチは、例えば、２本の入力信号線と２本の出力信号線
を直行させ、これらの入力信号線と出力信号線が交わっ
た点に入力信号線から出力信号線に信号を導くスイッチ
を置き、該スイッチの開閉を外部から制御可能とするこ
とによって構成可能である。これを複数個設けることに
よってセル蓄積手段５５Ａ、５５Ｂが出力するビット列
の並列度を同時にスイッチング可能とすることができる
。

セル出力手段５７Ａ１５７Ｂは、前記セル蓄積手段５５
Ａ、５５Ｂがビット列を出力する並列度を、前記出力通
信路５２Ａ１５２Ｂが前記ビット列を転送する並列度に
変換するためのマルチプレクサを含み、セル蓄積手段５
５Ａ、５５Ｂが連続して出力するセル６０を途切れるこ
となく出力通信路５２Ａ、５２Ｂに送り出す。

セル入力手段５４Ａ、５４Ｂの含むデマルチプレクサ６
１とセル出力手段５７Ａ、５７Ｂの含むマルチプレクサ
６３の構成例を第１０図（ａ）、（ｂ）に示す。

同図において、ＦＦはＤタイプのフリップフロップ、Ｓ
Ｔは２入力１出力のセレクタである。

第１０図（ａ）は直列−並列変換シフトレジスタ止して
、第１０図（ｂ）は並列−直列変換シフトレジスタとし
て既知である構成である。これらのシフトレジスタを入
力通信路５１Ａ、５１Ｂ又は出力通信路５２Ａ、５２Ｂ
がビット列を転送する並列度と等しい数準備することに
より、デマルチプレクサ６１若しくはマルチプレクサ６
３を構成することが可能である。

ここで、これらのシフトレジスタを構成するレジスタに
は、入力通信路５１Ａ、５１Ｂ若しくは出力通信路５２
Ａ、５２Ｂで転送されるビット列をサンプル可能なりロ
ックがビットクロックとして与えられる。例えば、現在
考えられている１５０Ｍｂ　ｐ　ｓというＵＮＩのイン
タフェース速度を持つＢ−ＩＳＤＮ網で、入力通信路５
１Ａ、５１Ｂ若しくは出力通信路５２Ａ、５２Ｂがビッ
ト列を転送する並列度が１、即ち完全にシリアルでビッ
ト列を転送する場合には、１５０ＭＨｚという周波数を
持つクロックが与えられることになる。

本例のセルスイッチ５３の消費電力の大部分は、前記デ
マルチプレクサ６１若しくはマルチプレクサ６１である
。ここで該デマルチプレクサ６１及び又はマルチプレク
サ６３を構成しているときレジスタに与えるビットクロ
ックを、セル６０が入力又は出力されていないときは与
えないことにすると、これらのレジスタはセル６０が入
力されている間しか動作しない。即ち、デマルチプレク
サ６１及び又はマルチプレクサ６３をセル６０が到着し
ているとき又はセル６０が出力されているときのみ動作
させることができる。このことにより、本例のセルスイ
ッチ５３は消費電力を低減することができる。これは、
デマルチプレクサ６１及びマルチプレクサ６３の構成が
第１０図（ａ）、（ｂ）に示すものと別の構成、例えば
、セレクタとカウンタを組み合わせたようなものであっ
ても有効である。

更に、本例のセルスイッチ５３においては、スイッチ手
段５８並びにセル出力手段５７Ａ、５７Ｂ内にセルを１
つ以上蓄積することかできないので、２つのセル蓄積手
段５５Ａ、５５Ｂからのセル出力は同時に開始されるこ
とが望ましい。

また、本例のセルスッチ５３では、前記セル蓄積手段５
５　Ａ１５５　Ｂに対して同時にセル６０の入力と出力
が起こる可能性がある。しかしなから、出力されるセル
６０はセル入力手段５４Ａ、５４Ｂによってセル蓄積手
段５！５Ａ、５５Ｂに入力されたセル６０の中から転送
制御手段５６が選択するので、セル蓄積手段５５Ａ、５
５Ｂのセル６０の入力速度と該セル蓄積手段５５Ａ、５
５Ｂからのセル６０の出力速度が等しい場合、又はセル
６０の入力速度がセル６０の出力速度より早い場合は、
同しアドレスに対する書き込みサイクルと読み出しサイ
クルが発生することはない。

このため、本例のセルスイッチ５３では、前記セル蓄積
手段５５Ａ、５５Ｂに含まれる記憶領域５９として、異
なるアドレスに対するデータ入力とデータ出力とを同時
に実行することができる２ポートＲＡＭとして既知であ
るＬＳＩ技術による半導体メモリを使用するとよい。こ
のように２ポートＲＡ、Ｍを使用することにより書き込
み又は読み出しサイクルを不必要に高速にする必要はな
くなる。

セル６０の入力速度が出力速度より遅い場合は、本例に
よるセルスイッチ５３の場合には、同じアドレスに対す
る書き込みサイクルと読み出しサイクルが発生する可能
性がある。この欠点は、セル６０の入出力の複数の書き
込み又は読み出しサイクルニ分割し、１つのセル６０の
入力終了を待たずに該セル６０の出力開始が可能である
ように構成したことか原因である。しかしながら、セル
６０の入出力を複数の書き込み又は読み出しサイクルに
分割したことにより、前述のように入力通信路５１Ａ、
５１Ｂから入力されるセル６０を、該セル６０の持つ方
路情報が前記セル蓄積手段５５Ａ、５５Ｂに入力された
時点から出力するセル６０の候補とすることによって、
該セルスイッチ５３内での遅延時間を減少する効果を得
ることができるので、本例ではセル６０の入出力を複数
の書き込み又は読み出しサイクルに分割することにして
いる。セル蓄積手段５５Ａ、５５Ｂへのセル６０の入力
速度かセル蓄積手段５５Ａ、、５５Ｂからのセルの出力
速度より遅い場合、即ち、該セルスイッチ５３の入力通
信路５１Ａ、５１Ｂでのセル転送速度か出力通信路５２
Ａ、５２Ｂでのセル転送速度より遅い場合には、該セル
スイッチ５３の入力部に速度変換のためのデュアルバッ
ファを準備することにより、該セルスイッチ５３へのセ
ル６０の入力速度を等しくすることができるので、この
欠点は容易に回避することができる。

又は、入力通信路５１Ａ、５１Ｂから入力されるセル６
０を該セル６０の持つ方路情報が前記セル蓄積手段５５
Ａ、５５Ｂに入力された時点からではなく、該セル６０
の入力が終了した時点から出力するセル６０の候補とす
ることによっても衝突回避可能である。出力するセル６
０の候補とする時点をセルスイッチ５３が選択できると
なおよい。

次に、前記転送制御手段５６で行なわれる出力セルの選
択の原理について説明する。

第１１図に示すように、前記転送手段５６は、少なくと
も、それぞれセル蓄積手段５５Ａ、５５Ｂかセル６０を
保持するエントリ６４に対応して、該エントリ６４がセ
ル６０を保持しているか否かを保持するセル蓄積フラグ
６５と、該エントリ６４が保持しているセル６０が該セ
ル蓄積手段５５Ａ、５５Ｂに到達した順序を保持する到
着順カウンタ６６、更に該エントリ６４が保持している
セル６０の方路情報を保持する方路情報レジスタ６７と
を含んでいる。

セル入力時には、セル入力手段５４Ａ、５４Ｂから入力
されているセル６０の持つ方路情報の内の１ビツトが入
力されたとき、該１ビツトは方路情報レジスタ６７に入
力される。該方路情報レジスタ６７は、ここでは１ビツ
トの情報を保持するレジスタである。更に一般的に言う
と、該方路情報レジスタ６７は、セルスイッチ５３の収
容している出力通信路Ｎの底が２である対数を越える最
も小さな整数に等しいビット長を持つビット列の長さを
持てばよい。

セル入力時には該入力されているセル６０の保持される
セル蓄積手段５５Ａ、５５Ｂのエントリ６４に対応する
方路情報レジスタ６７の設定と同時に、該エントリに対
応するセル蓄積フラグ６５がセットされる。その後、該
セル６０が入力されているセル蓄積手段５５Ａ、５５Ｂ
に対応する到着順カウンタ６６の内、対応するセル蓄積
フラグ６５がセットされているものをインクリメントす
る。

一方、セル出力時には、セル６０が出力されたエントリ
６４に対応する、到着順カウンタ６６の保持している値
より大きな値を保持しているセル６０が出力されたセル
蓄積手段５５Ａ、５５Ｂに対応する到着順カウンタ６６
をデクリメントする。

その後、セル６０が出力されたエントリ６４に対応する
到着順カウンタ６６を０にリセットし、かつ、エントリ
６４に対応するセル蓄積フラグ６５をリセットする。

以上の様に、到着順カウンタ６６の保持する値を変化さ
せることにより、前記セル蓄積手段５５Ａ、５５Ｂに蓄
積されているセル６０の到着順が到着順カウンタ６６の
保持する値に反映されることになる。保持する値が最も
大きな到着順カウンタ６６に対応するエントリ６４に蓄
積さるセル６０か最も古くから蓄積されているセルであ
る。ここで、セル出力時に、方路情報による優先順位に
より、最も古くから蓄積されているセル以外のセル６０
が出力された場合、出力されたセルより古くから蓄積さ
れているセル６０に対応する到着順カウンタ６６をデク
リメントするので、特開昭６３−６４０５６号において
開示した通信バッファ装置の構成よりは複雑な構成が必
要になるが、到着順を保持するカウンタ６６がオーバー
フローしないという利点がある。

前記転送制御手段５６は、それぞれのセル蓄積手段５５
Ａ、５５Ｂから出力させるセル６０として、それぞれの
セル蓄積手段５５　Ａ、　５５　Ｂ毎ｔ：、対応する到
着順カウンタ６６の内、保持する値が最も大きなものに
対応するエントリ６４に蓄積されているセル６０を選択
しようとする。ここで、これらの２つのセル６０の向か
う方路を、方路情報レジスタ６７の値を参照し、もし一
致していたなら、次に述へる手順により、それぞれのセ
ル蓄積手段５５Ａ、５５Ｂから出力するセル６０を決定
する。

ここで、一方の出力通信路５２Ａに向かうセルをＵ１他
方の出力通信路５２Ｂに向かうセルをＤで表すことにす
ると、前記転送制御手段５６は第１２図に示すように両
セル蓄積手段５５Ａ、５５Ｂの先頭セルＵ又はＤが同一
であることでブロッキングを判別する。

そして、ブロッキングが判別されると、少なくともトグ
ル動作を行なう優先セル蓄積手段表示フリップフロップ
６８をトグルさせることにより、両セル蓄積手段５５Ａ
、５５Ｂに蓄積されている同一出力通信路５２Ａ又は５
２Ｂ方向に向かうセルＵ（又はＤ）を交互に順次出力さ
せる。この時、−刃側のセル蓄積手段が一方向に向かう
セルＵ又はＤを出力している間、他方側のセル蓄積手段
５５Ａ又は５５Ｂからは他方向に向かうセルＤ又はＵを
出力させることができる。

更に、両セル蓄積手段５５Ａ又は５５Ｂの先頭セルの方
路かそれぞれ異なる場合には、前記フリップフロップ６
８をトグル動作させることなく、通常通り並列的にセル
Ｕ又はＤを出力させるものである。

以上により、バッファの先頭セルがブロッキングしたと
き先頭セルを出力することについて、セルスイッチ５３
に含まれるバッファ全てを公平に扱うことができるので
、方路情報による優先制御を行なうセルスイッチにおい
て、セルがバッファに蓄積されている時間の上限を有限
値に抑えることができる。

以上説明したように、従来技術によるセルスイッチでは
、セル遅延時間を小さくすることができ、また、セルか
バッファに蓄積されている時間の上限を有限値に抑える
ことができ、更に、セルの到着順序の保持を行なうカウ
ンタがオーバーフローすることがないという効果がある
。

しかしながら、セルスイッチがセルの入出力を必ず同時
に行なうため、事実上、セル入出力同時転送機能が有効
に機能しないといった問題や、従来技術によるセル入出
力同時転送機能の実現方法を、非同期のルーティング網
に適用できないという問題かある。そこで、従来技術の
セルスイッチに対して非同期転送機能を加えたものが本
発明であり、続いて、本発明の実施例を詳細に説明する
。

第１図は、本発明の一実施例に係る２入力２出力単位セルスイッチの構成図を示す。この単位
スイッチは６４ｂ　ｉ　を長のセルを扱い、セルは４ｂ
ｉｔのルーティング・タグ部と６０ｂ　ｉｔの情報部よ
りなっている。単位スイッチは、４セルを格納できるバ
ッファを２個内蔵し、入力通信路Ａ、Ｂ、出力通信路Ｕ
、Ｄを備え、バッファ付き多段自己ルーティング網を構
成するのに好適なセルスイッチとなっている。

同図において、１は単位セルスイッチ、ＳＰＡ及びＳＰ
　　Ｂは、入力通信路Ａ及びＢのそれぞれに対応して設
けられ、該入力通信路から入力されるセルを受け取るセ
ル入力部データ・フォーマット変換手段、ＰＳ　　Ｕ及
びＰＳ　　Ｄは、出力通信路Ｕ及びＤのそれぞれに対応
して設けられ、該出力通信路にセルを出力する２個のセ
ル出力部データ・フォーマット変換手段、ＢＵＦ　　Ａ
及びＢＵＦ　　Ｂは、セル入力部データ・フォーマット
変換手段ＳＰ　　Ａ及びＳＰ　　Ｂのそれぞれに対応し
て設けられ、該セル入力部データ・フォーマット手段か
ら入力されるセルを受け取り一旦蓄積しておくもので、
アドレス情報に基づいてセルの書き込み、読み出しが管
理されるセル蓄積手段、ＴＣＴＲは、前記セル蓄積手段
ＢＵＦ　　Ａ及びＢＵＦＢに蓄積されているセルの持つ
方路情報と、該セルを蓄積しているセル蓄積手段ＢＵＦ
　　Ａ及びＢＵＦ　　Ｂの該セルの書き込みアドレス情
報を保持し、セル蓄積手段ＢＵＦ　　Ａ及びＢＵＦ　　
Ｂのアドレスを一元的に管理し、前記方路情報とアドレ
ス情報に基つき、例えば、セル入力部データ・フォーマ
ット変換手段ＳＰ　　Ａから当該セル入力部データ・フ
ォーマット手段ＳＰ　　Ａに対応するセル蓄積手段ＢＵ
Ｆ　　Ａに入力されるセルの蓄積手段の書き込みアドレ
スＷＡＡ４−０を決定し、セル蓄積手段ＢＵＦ　　Ａか
ら後記セルスイッチ手段ＣＲＳＢＳＷに出力されるセル
の該セル蓄積手段ＢＵＦ　　Ａの読み出しアドレスＲＡ
Ａ４−０を決定するセル転送制御手段、ＣＲＳＢＳＷは
、前記転送制御手段ＴＣＴＲの制御を受け、前記２個の
セル蓄積手段ＢＵＦ　　Ａ及びＢＵＦ　　Ｂから出力さ
れるセルを所望のセル出力部データ・フォーマット変換
手段ＰＳ　　Ｕ及びＰＳ　　Ｄへ導くセルスイッチ手段
、０ＣＴＲは、例えば、セル出力通信路Ｕからセルを出
力するか否かによって、当該セル通信路Ｕに対応するセ
ル出力部データ・フォーマット変換手段ＰＳ　　Ｕを駆
動するクロック信号ＳＣＫ及びセル出力クロック信号Ｂ
ＴＣＫＵを発振させるか否かを制御するセル出力制御手
段である。

以下、各機能ブロックを詳細に説明する。

先ず、セル入力部データ・フォーマット変換手段（シリ
アル−パラレル変換手段）ＳＰＡ及びＳＰ　　Ｂは、そ
れぞれ、入力通信路Ａ及びＢからの１ｂｉｔシリアルの
セル入力データＤＡＴＡＡ及びＤＡＴＡＢを、８ｂｉｔ
に変換し、セル蓄積手段（バッファ）ＢＵＦＡ及びＢＵ
Ｆ　　Ａに変換したデータ５ＰＯＡ７−０及び５ＰＯＢ
７０を出力する。

次に、セル入力制御手段ＩＣＴＲＡ及びＩＣＴＲＢは、
それぞれ、ＳＰ　　Ａ、ＢＵＦＡ及びＳＰ　　Ｂ、ＢＵ
Ｆ　　Ｂの書き込み系ハードウェアと転送制御手段ＴＣ
ＴＲを制御し、入力通信路Ａ及びＢから入力されたセル
のバッファＢＵＦＡ及びＢＵＦ　　Ｂへの書き込みと、
同セルの持つルーティング・タグの転送制御手段ＴＣＴ
Ｒへの書き込みを制御する。また、セル入力制御手段Ｉ
ＣＴＲＡ及びＩＣＴＲＢ内には、それぞれ、３種の記憶
手段及び計数手段を有しており、その第１は、タグ・レ
ジスタＴＡＧＲＥＧ　　Ａ及びＴＡＧＲＥＧ　　Ｂで、
入力したセルのルーティタグ・タグ４ｂｉｔから選択さ
れた１ｂｉｔを格納する１ｂｉｔ長レジスタであり、４
ｂｉｔから１ｂｉｔを選択するセレクタを含んでいる。

第２は、セル書き込み用カウンタＷＣＮＴ　　Ａ及びＷ
ＣＮＴ　　Ｂで、セル書き込みタイミングを作る３ｂｉ
ｔバイナリ・カウンタである。これらは、それぞれ、バ
ッファＢＵＦＡ及びＢＵＦ　　Ｂの書き込みオフセット
・アドレス（下位３ｂｉｔ）ＷＡＡ２＝Ｏ及びＷＡＢ２
−０を生成するもので、それぞれ、セル入力用クロック
信号ＢＴＣＫＡ及びＢＴＣＫＢで駆動され、セル大刃先
頭指示信号５ＴＢＡ及び５ＴＢＢでリセットされる。第
３は、書き込み用ベース・アドレス・レジスタＷＢＡ−
Ａ及びＷＢＡ　　Ｂで、それぞれ、バッファＢＵＦＡ及
びＢＵＦ　　Ｂの書き込みベース・アドレス（上位２ｂ
ｉｔ）ＷＡＢ４−３及びＷＡＢ４−３を格納する２ｂｉ
ｔ長レジスタである。

また、セル蓄積手段（バッファ）ＢＵＦ。

Ａ及びＢＵＦ　　Ｂは、２ポートＲＡＭで、６４ｂｔ長
のセルは、ＢＵＦ　　Ａ又はＢＵＦ　　Ｂに８ｂｉｔｘ
ｓワードに変換されて格納される。ＢＵＦＡ及びＢＵＦ
　　Ｂは、それぞれ、４セル蓄積できるように８ｂｉｔ
ｘ３ワード×４セル−８ｂｔ×３２ワードの記憶容量を
持つ。アドレス５ｂｉｔ中、上位２ｂｉｔをベース・ア
ドレスと呼び、下位３ｂｉｔをオフセット・アドレスと
呼ぶ。

また、ベース・アドレスは、セル格納アドレスとして使
用する。バッファＢＵＦ　　Ａ及びＢＵＦＢは、第５図
に示すように、それぞれ、クロックに同期して動作し、
書き込みボート１個、読み出しポート１個の２ボート構
造になっている。また、ＲＡＭ内部で、書き込み系のハ
ードウェアと読み出し系のハードウェアを駆動するクロ
ックが分離しており、それぞれのハードウェアを異なる
クロック信号で駆動する構造になっている。即、ち、バ
ッファＢＵＦ　　Ａ及びＢＵ、Ｆ　　Ｂは、それぞれ、
書き込み系のハードウェアを、セル入力用クロック信号
であるＢＴＣＫＡ及びＢＴＣＫＢを８分周した信号Ｂ８
ＣＫＡ及びＢ８ＣＫＢで駆動し、読み出し系のハードウ
ェアを、スイッチ内部クロック信号発生手段ＣＬＯＣＫ
、　　ＧＥＮにより単位スイッチ駆動クロック信号５Ｙ
ＳＣＫをバンファリングして生成された信号ＳＣＫを８
分周した信号５８ＣＫで駆動する。

また、転送制御手段ＴＣＴＲは、セルの入出力を制御す
る手段で、前段の単位スイッチに対するセル入力要求信
号（セル入力許可信号又はセル入力準備完了信号）ＲＤ
ＹＡ及びＲＤＹＢを生成し、前段の単位スイッチにこれ
らの信号を出力する。即ち、前段の単位スイッチでは、
転送制御手段ＴＣＴＲが本設のセル入力要求信号ＲＤＹ
Ａ及びＲＤＹＢをセル出力要求信号ＲＤ　Ｙ　Ｕ又はＲ
ＤＹＤとして入力する。また、バッファＢＵＦＡ及びＢ
ＵＦ　　Ｂに格納されているセルの出力を指示する信号
０ＵＴＡ及び０ＵＴＢと、セルスイッチ手段ＣＲ３ＢＳ
Ｗが直行モードか交差モードを指定する信号５ＴＲＡＴ
Ｉを生成し、セル出力制御手段０ＣＴＲに出力する。更
に、バッファＢＵＦ　　Ａ及びＢＵＦ　　Ｂの書き込み
に使用するセル格納アドレスＷＢＡ４−３及びＷＢＢ４
−３、並びに読み出しに使用するセル格納アドレスＲＢ
Ａ４−３及びＲＢＢ４−３を一元的に管理、生成し、こ
れらをセル入力制御手段ＩＣＴＲＡ並びに［ＣＴＲＢに
出力する。

転送制御手段ＴＣＴＲ内には、バッフ、情報管理手段Ｂ
ＩＮＦＯＡ及びＢＩＮＦＯＢを有しており、それぞれ、
バッファＢＵＦ　　Ａ及びＢＵＦＢの４個のセル格納ア
ドレスに対応した４個のカウントアツプ、カウントダウ
ン可能な３ｂｉｔバイナリ・カウンタＴＩＭＥＣＮＴ　
　Ａ３−０及びＴＩ−、ＭＥＣＮＴ　　Ｂ５−０と、同
じく４個のセル格納アドレスに対応した４個の５ｂｉｔ
長レジスタＢＲＥＧ　　Ａ３−０及びＢＲＥＧ　　Ｂ５
−０とを備えている。これらの各レジスタは、フラグ情
報部（ｌｂｉｔ）、ルーティング・タグ情報部（ｌｂｉ
ｔ）、及びセル到着順情報部（３ｂｉｔ）で構成されて
いる。尚、セル到着順情報部は、上記３ｂｉｔバイナリ
・カウンタＴ　ＩＭＥＣＮＴＡ３−０及びＴＩＭＥＣＮ
Ｔ　　Ｂ５−０のカウント値を保持する３ｂｉｔ長レジ
スタで構成されている。

ここで、各情報部の意味を説明する。先ず、フラグ情報
部は、０値で、対応するバッファのセル格納アドレスに
セルか格納されておらず、空いていることを示し、１値
で、対応するバッファのセル格納アドレスにセルが格納
されていることを示す。また、ルーティング・タグ情報
部は、０値で、対応するバッファのセル格納アドレスに
格納されているセルが出力通信路Ｕ向けであることを示
し、１値で、対応するバッファのセル格納アドレスに格
納されているセルが出力通信路り向けであることを示す
。また、セル到着順情報部は、セルが単位スイッチに到
着した順番を表し、数値が大きいほど到着順が早いこと
を示す。

次に、セル出力制御手段○ＣＴＲは、バッファＢＵＦ　
　Ａ及びＢＵＦ　　Ｂ、セル出力部データ・フォーマッ
ト変換手段ＰＳ−Ａ及びＰｓ　　Ｂ。

並びにセルスイッチ手段ＣＲ８ＢＳＷを制御し、セルの
出力を制御する。セル出力制御手段０ＣＴＲは、セル読
み出し用カウンタＲＣＮＴ並びにバッファ読み出し用ベ
ース・アドレス・レジスタＲＢＡ−Ａ及びＲＢＡ　　Ｂ
を有しており、セル読み出し用カウンタＲＣＮＴはセル
読み出しタイミングを作る３ｂｉｔバイナリ・カウンタ
で、バッファＢＵＦ　　Ａ及びＢＵＦ　　Ｂの読み出し
オフセット・アドレスＲＡＡ２−０及びＲＡＢ２−０を
生成し、また、バッファ読み出し用ベース・アドレス・
レジスタＲＢＡ　　Ａ及びＲＢＡ　　Ｂは、それぞれ、
バッファ読み出しベース・アドレスＲＡＡ４−３及びＲ
ＡＢ４−３を格納するレジスタである。

また、セルスイッチ手段ＣＲ８ＢＳＷは、バンファＢＵ
Ｆ　　Ａ及びＢＵＦ　　Ｂから出力されたセルの通信路
を切り換える手段で、スイッチ切り換え信号５ＴＣＲ３
１がセル出力手段０ＣＴＲでタイミング調整された信号
５ＴＣＲ８２の値によって、セルの通信路を切り換える
。即ち、信号Ｓ　Ｔ　ＣＲＳ、　２が１の場合、バッフ
ァＢＵＦ　　Ａからの出力データか出力通信路Ｕに、バ
ッファＢＵＦＢからの出力データが出力通信路りに出力
され（直行モード）、信号５ＴＣＲ８２かＯの場合、バ
ッファＢＵＦ　　Ａからの出力データが出力通信路りに
、バッファＢＵＦ　　Ｂからの出力データが出力通信路
Ｕに出力される（交差モード）。

更に、セル出力部データ・フォーマット変換手段（パラ
レル−シリアル変換手段）ＰＳＵ及びＰＳ　　Ｂは、セ
ルスイッチ手段ＣＲ３ＢＳＷから出力された８ｂｉｔの
セル入力データを１ｂｉｔシリアルに変換し、それぞれ
、出力通信路Ｕ及びＤに、変換したセル出力データＤＡ
ＴＡＵ及びＤＡＴＡＤを出力する。

尚、同図において、左斜線を施したブロックは、ＢＴＣ
ＫＡ系のクロック信号（ＢＴＣＫＡをバッファリングし
た信号及びＢＴＣＫＡを分周／バッファリングした信号
）で駆動され、また、右斜線を施したブロックは、ＢＴ
ＣＫＢ系のクロック信号で駆動され、更に、斜線を施し
ていないブロックは、ＳＣＫ系のクロック信号で駆動さ
れる。

次に、第２図は、本発明のバッファ付き多段自己ルーティング網構造を持つ８入力８出力のセ
ルスイッチの一実施例である。バンヤン網を構成する１
２個の単位スイッチ（００）〜（３０）、（０１）〜（
３１）　、及び（０２）〜（３２）、入力側の入力バン
ファＩＢＯ〜ＩＢ７、出力側の出力バッフｙＯＢＯ〜Ｏ
Ｂ７で構成されている。また、第３図に単位スイッチ（
０１）を中心とした他の単位スイッチ（００）、（０２
）、及び（１２）との接続関係を示しているが、他の各
単位スイッチの接続関係も同様である。尚、網を形成す
る各単位スイッチは、それぞれ非同期で動作することが
可能で、よって、それぞれの各単位スイッチは、非同期
でセルを転送することが可能である。

以下、本実施例におけるセル入出力動作を、第４図のタ
イミング・チャートを用いて説明する。

同図における信号名は、各単位スイッチの内部信号名を
表している。以下の説明は、単位スイッチ（０１）のク
ロック信号５８ＣＫのサイクル番号（ｎ−１、ｎ、ｎ＋
１、　　・・〕を基準にして行なう。また、各単位スイ
ッチ内部の機能ブロックには、その単位スイッチの番号
を付加して識別する。例えば、単位スイッチ（００）内
部のセル入力部データ・フォーマット変換手段ＳＰ　　
ＡはＳＰ　　Ａ（００）と表現する。

第４図は、第２図に示す単位スイッチ（０１）が、前段
の単位スイッチ（００）からセルを受け取り、セル入出
力同時転送機能を使って、受け取ったセルを次段の単位
スイッチ（１２）に送る一連の動作のタイミング・チャ
ートを示している。ここで、単位スイッチ（００）、（
０１）、及び（１２）は、それぞれ非同期で動作してい
る。

クロック信号３８ＣＫのサイクル番号がｎ−１の時、単
位スイッチ（１２）、（０１）、及び（００）は、以下
の状況にある。

単位スイッチ（１２）は、セルが１個も蓄積されておら
ず、セル入力要求信号ＲＤＹＡ　（１２）＝１（セル出
力要求信号ＲＤ、ＹＤ　（０１）　−１）にして単位ス
イッチ（０１）にセル出力を要求している。

また、単位スイッチ（０１）は、セルが１個も蓄積され
ておらず、セル入力要求信号ＲＤＹＡ（Ｏｆ）＝１　（
ＲＤＹＵ　ＣＯＯ’）＝１）にして、単位スイッチ（０
０）にセル出力を要求している。

尚、この時点で、単位スイッチ（０１）はすでにセル入
力準備を終えているが、例えばバッファＢＵＦ　　Ａ（
０１）へのセル入力準備は、以下の処理が行なわれる。

即ち、バッファＢＵＦ　　Ａ（０１）に空きがあり、セ
ル入力が可能であることを前段の単位スイッチ（００）
に指示するために、転送制御手段ＴＣＴＲ（０１）が、
セル入力要求信号ＲＤＹＡ　（０１）＝１にする。また
、転送制御手段ＴＣＴＲ（０１）が、バッファＢＵＦ　
　Ａ（０１）のどのセル格納アドレスにセルを書き込む
かを、つまり、書き込み用セル格納アドレスＷＢＡ４−
３　（０１）を、所定のアルゴリズムによって決定する
。この場合、セル格納アドレス０を選択し、ＷＢＡ４　
（０１）＝Ｏ１ＷＢＡ３　（０１）−〇にする。

また、単位スイッチ（００）では、今まで出力通信路Ｕ
向けのセルが蓄積されていない状況で、新たに出力方路
Ｕ向けのｃｅｌｌｏが蓄積された状況にある。尚、ｃｅ
ｌｌｏは、単位スイッチ（００）内では出力通信路Ｕ向
けのセルで、単位スイッチ（０１）内では出力通信路り
のセル向けとなるルーティング・タグを持っている。

先ず、セル入力動作を説明する。

クロック信号３８ＣＫのサイクル番号がｎの時、単位ス
イッチ（００）は、セル出力要求信号ＲＤＹＤ　（００
）＝１で、かつ出力通信路Ｕ向けのセルｃｅｌｌｏを蓄
積しているので、セル出力動作を開始する。

次に、ｎ＋−１において、単位スイッチ（００）が、セ
ル出力用クロックＢＴＣＫＵ　（００）の発振を開始し
、続くｎ＋２において、セル出力データＤＡＴＡＵ　（
００）を通じてｃｅｌｌｏの出力を開始する。先頭の４
ｂｉｔ（ｂｉｔ番号〇−３）はルーティング・タグ部に
なっている。この時、セル出力データＤＡＴＡＵ　（０
０）の先頭のｂｉｔ（ｂｉｔ番号０）の出力と同時にセ
ル出刃先頭指示信号５ＴＢＵ　（００）＝１にする。

同時にｎ＋１において、単位スイッチ（ｏｌ）では、セ
ル入力用クロックＢＴＣＫＡ　（０１）の発振が開始さ
れ、続くｎ＋２において、セル入力データＤＡＴＡＡ　
（０１）の入力が開始される。

この時、セル入力データＤＡＴＡＡ　（０１）の先頭の
ビットの入力と同時にセル入力先頭指示信号ｉ；！５Ｔ
ＢＡ　（０１）＝１１：なる。５ＴＢＡ　（０１）１に
なることで、セル入力制御手段Ｉ　ＣＴＲＡ（０１）が
起動される。この時のセル入力制御手段ＩＣＴＲＡ　（
０１）の動作を以下に示す。

（１）セル書き込み用カウンタＷＣＮＴ　　Ａ　（０１
）を起動する。

（２）転送制御手段ＴＣＴＲ（０１）がら書き込みセル
格納アドレスＷＢＡ４−３を、書き込み用ベース・アド
レス・レジスタＷＢＡ　　Ａに取り込む。

（３）バッファＢＵＦ　　Ａ　（０１）に、書き込み許
可信号ＷＥＮＡ　（０１）及び書き込みアドレスＷＡＡ
４−０　（０１）を出力する。

（４）セル入力部データ・フォーマット変換手段ＳＰ　
　Ａ（０１）に各種制御信号を出力する。

（５）転送制御手段ＴＣＴＲ（０１）にルーティング・
タグを出力する。

クロック信号３８ＣＫのサイクル番号がｎ＋２〜ｎ＋９
の間、単位スイッチ（０１）において、セル入力部デー
タ・フォーマット変換手段ＳＰ　　Ａ（０１）は、セル
入力データＤＡＴＡＡ（０１）を８ｂｉｔデータに変換
し、バッファＢＵＦ　　Ａ（０１）に変換した８ｂｉｔ
データを書き込みデータとして出力する。また、ｎ＋３
〜ｎ＋１０の８サイクルをかけて、ｃｅｌｌＯの全デー
タが、セル入力部データ・フォーマット変換手段ＳＰ　
　Ａ（０１）を介してバッファＢＵＦ　　Ａ（０１）に
書き込まれる。

次に、クロック信号５８ＣＫのサイクル番号がｎ＋２の
時、セル入力部データ・フォーマット変換手段ＳＰ　　
Ａ（０１）からタグ・レジスタＴＡＧＲＥＧ　　Ａ　（
０１）に４ｂｉｔの中から選択された１ｂｉｔのルーテ
ィング・タグＴＡＧ　ＩＡが書き込まれる。続くｎ＋３
において、タグ・レジスタＴＡＧＲＥＧ　　Ａ　（０１
）の保持データＴＡＧ２Ａが、転送制御手段ＴＣＴＲ（
０１）内部のバッファ情報管理手段ＢｒＮＦ○−Ａ（０
１）に取り込まれる。セル入力制御手段ＩＣＴＲＡ（０
１）と転送制御手段ＴＣＴＲＡ　（０１）は異なるクロ
ック信号で駆動されているため、この信号ＴＡＧ２Ａの
引き渡しは、同期間い合わせ処理を用いて行なわれる。

信号ＴＡＧ２Ａの受け渡しの手順を以下に示す。

（１）セル入力制御手段ＩＣＴＲＡ（０１）は、タグ・
レジスタＴＡＧＲＥＧ　　Ａ　（０１）に信号ＴＡＧＩ
Ａを取り込んだ後、ＴＡＧＷＧＯＡ＝１とし、転送制御
手段ＴＣＴＲ（０１）に信号ＴＡＧ２Ａがバリッドであ
ることを知らせる。

（２）転送制御手段ＴＣＴＲ（０１）は、ＴＡＧＷＧＯ
Ａ　（０１）＝１を受信すると、バッファ情報管理手段
ＢＩＮＦＯＡ（０１）に信号ＴＡＧ２Ａを取り込む。こ
の後、ＴＡＧＡＣＫ　（０１）　−１にし、セル入力制
御手段ＩＣＴＲＡ（０１）に信号ＴＡＧ２Ａを取り込ん
だことを知らせる。

尚、ＴＡＧ２Ａは、次のセル入力におけるタグ−レジス
タＴＡＧＲＥＧ　　Ａの書き換えまでバリッドであるの
で、ルーティング・タグの受け渡しに対して十分な時間
をかけることができる。このため、処理に時間を必要と
する従来技術による同期合わせの手法を用いても、セル
遅延時間の増加は小さく抑えることができる。

次に、クロック信号８８ＣＫのサイクル番号がｎ＋３の
時、バッファ情報管理手段ＢＩＮＦＯＡ（０１）の内容
が更新される。更新手続きを以下に示す。

（１）ｃｅｌｌｏの持つルーティング・タグ４ｂｉｔに
中から選択された１ｂｉｔがレジスタＢＲＥＧ　　ＡＯ
（０１）のルーティング・タグ情報部に書き込まれる。

この場合、ルーティング・タグ情報部＝１（出力通信路
り向はセル）になる。

（２）レジスタＢＲＥＧ　　ＡＯ（０１）のフラグ情報
部に１が書き込まれる。

（３）レジスタＢＲＥＧ　　ＡＯ（０１）のセル到着順
情報部の値がインクリメントされる。

レジスタＢＲＥＧ　　ＡＯ（０１）の更新がｎ＋３で終
了し、フラグ情報部＝１になった時点で、ｃｅｌｌｏの
レジスタＢＲＥＧ　　ＡＯ（０１）　への登録が終了し
、これ以後、単位スイッチ（０１）内において、ｃｅｌ
ｌＯの全データがバッファＢＵＦ　　Ａ（０１）に入力
済みと認識される（実際は、ｃｅｌｌｏはバッフｙＢＵ
Ｆ　　Ａ（０１）に入力中である）。

次に、セル出力動作について説明する。

クロック信号３８ＣＫのサイクル番号がｎ＋４の時、単
位スイッチ（０１）の転送制御手段ＴＣＴＲ（０１）は
、セル出力要求信号ＲＤＹＤ（０１）＝１で、かつ出力
通信路り向けのセルをバッファＢＵＦ　　Ａ（０１）に
蓄積していることを示す情報（バッファ情報管理手段Ｂ
ＩＮＦＯＡ（０１）のレジスタＢＲＥＧ　　ＡＯ（０１
）のフラグ情報部＝１の情報）により、セル出力動作を
開始する。転送制御手段ＴＣＴＲ（０１）の動作を以下
に示す。

（１）所定のアルゴリズムによって、出力するセルを決
定する。この場合、バッファＢＵＦ　　Ａ（Ｑｌ）に入
力中のｃｅ　ｌ　１０の出力を決定する（即ち、入力中
のｃｅｌｌｏをセル入出力同時転送機能を使って出力す
る）。ｃｅｌｌｏは、セル格納アドレス００に格納され
ているので、読み出し用セル格納アドレスＲＢＡ４　（
０１）＝Ｏ１ＲＢＡ３　（０１）＝０に決定する。

（２）セル出力制御手段○ＣＴＲ（０１）に、スイッチ
切り換え信号５ＴＣＲ８Ｉ　（０１）＝１　（交差モー
ド指定）を出力する。

（３）セル出力制御手段０ＣＴＲ（０１）に、起動信号
を含む各種制御信号を出力する。

次に、転送制御手段ＴＣＴＲ（０１）からの制御信号に
より、セル出力制御手段０ＣＴＲ（０１）が起動される
。セル出力制御手段０ＣＴＲ（０１）の動作を以下に示
す。

（１）セル読み出し用カウンタＲＣＮＴ　（０１）を起
動する。

（２）転送制御手段ＴＣＴＲ（０１）からの読み出しに
使用するセル格納アドレスＲＢＡ４−３を、バッファ読
み出し用ベース・アドレス・レジスタＲＢＡ　　、Ａ（
０１）に取り込む。

（３）サイクル番号＝ｎ＋４において、セル出力用クロ
ックＢＴＣＫＤ　（０１）を発振させる。

（４）サイクル番号＝ｎ＋５において、セル出力部デー
タ・フォーマット変換手段ＰＳ　　Ｄ（０１）の出力す
るセルの先頭ｂｉｔと同時にセル出刃先頭指示信号５Ｔ
ＢＤ　（０１）＝１にする。

（５）バッファＢＵＦ　　Ａ（０１）に、書き込み許可
信号ＷＥＮＡ　（０１）及び書き込みアドレスＷＡＡ４
−０　（０１）を出力する。

（６）セルスイッチ手段ＣＲ８ＢＳＷ（０１）に、スイ
ッチ切り換え信号５ＴＣＲ８２（０１）＝１を出力する
。

（７）セル出力部データ・フォーマット変換手段ＰＳ　
　Ｄ（０１）に、起動信号を含む各種制御信号を出力す
る。

セル出力制御手段０ＣＴＲ（０１）からの制御信号によ
り、セル出力部データ・フォーマット変換手段ＰＳ　　
Ｄ（０１）が起動される。ＰＳ　　Ｄ（０１）は、セル
スイッチ手段ＣＲ５ＢＳＷ（０１）の８ｂｉｔの出力デ
ータを入力し、シリアル・データに変換し、出力通信路
Ｄ（０１）から変換したデータを出力する。

同時に、サイクル番号＝ｎ＋５において、単位スイッチ
（１２）では、セル入力用クロックＢＴＣＫＡ　（１２
）の発振が開始され、続いてセル入力データＤＡＴＡＡ
　（１２）を介して、ｃｅｌｌＯの入力が開始される。

この時、ＤＡＴＡＡ　（１２）の先頭のビットの入力と
同時に、セル大刃先頭指示信号５ＴＢＡ、（１２）＝１
になる。そして、単位スイッチ（１２）において、同様
の処理を行なう。

以上説明したように、６４ｂｉｔ長のセルは、単位スイッチ内部のセル入力部データ・フォー
マット変換手段ＳＰ１バッファＢＵＦ、セルスイッチ手
段ＣＲＳＢＳＷ、及びセル出力部データ・フォーマット
変換手段ＰＳにおいて、８ｂｔ単位で８ワードに分割さ
れて処理される。また、転送制御手段ＴＣＴＲは、入力
中のセルのルーティング・タグを、セル入力開始直後に
取り込むことにより、入力中のセルの出力通信路を早く
認識し、入力中のセルを入力終了前に出力可能にする。

これらにより、セル出力同時転送機能を実現している。

単位スイッチ（００）及び（０１）間の非同期動作、非同期転送は、上述のようにして実現さ
れるが、ここで、非同期ルーティング網の実現方法及び
単位スイッチ間同期合わせ方法についてまとめる。

（１）単位スイッチ（００）及び（０１）間のハンドシ
ェーク処理は、入力許可信号ＲＤＹＡ　（０１）及びセ
ル出刃先頭指示信号５ＴＢＵ　（００）で行なわれる。

（２）単位スイッチ（００）は、単位スイッチ（０１）
に、５ＴＢＵ　（００）を使って、セル先頭情報を与え
る。

（３）単位スイッチ（００）が、セルとセル出力用クロ
ック信号ＢＴＣＫＵ　（００）を、単位スイッチ（０１
）に出力する。

（４）セル入力制御手段ＩＣ４ＲＡ（０１）は、セル入
力用クロック信号ＢＴＣＫＡ　（００）を分周する分周
器を具備する。

（５）セル入力用クロック信号ＢＴＣＫＡ　（００）（
セル出力用クロック信号ＢＴＣＫＵ　（００））系のク
ロック信号が、セル入力制御手段Ｉ　ＣＴＲＡ　（０１
）　、セル入力部データ・フォーマット変換手段ＳＰ　
　Ａ、バッファＢＵＦ　　Ａの書き込み系のハードウェ
アを駆動する。

（６）単位スイッチ駆動クロック信号５ＹＳＣＫ（０１
）系のクロック信号が、バッファＢＵＦ−Ａの読み出し
系のハードウェアと転送制御手段ＴＣＴＲ（０１）　、
セルスイッチ手段ＣＲ８ＢＳＷ（０１）、セル出力制御
手段０ＣＴＲ（０１）、及びセル出力部データ・フォー
マット変換手段ＰＳ　　Ｄ（０１）を駆動する。よって
、セル入力用クロック信号ＢＴＣＫＡ（０１）と単位ス
イッチ駆動クロック信号５ＹＳＣＫ　（０１）の同期合
わせは、バッファＢＵＦ　　Ａ内部で行なわれる。第５
図にバッファＢＵＦの概略構成図を示す。

次に、第６図のタイミング・チャートを用いて、単位スイッチ（００）が単位スイッチ（０１
）にセルを転送するときのタイミングについて説明する
。単位スイッチ（００）は、セル出力データＤＡＴＡＵ
　（００）とセル出力用クロック信号ＢＴＣＫＵ　（０
０）を共に単位スイッチ（０１）に送る。ＤＡＴＡＵ（
００）とＢＴＣＫＵ（００）は、はぼ同一の伝送路を通
って単位スイッチ（０１）に到達する。よって、単位ス
イッチ（００）におけるＢＴＣＫＵ　（００）とＤＡＴ
ＡＡ（００）の位相関係と単位スイッチ（００）におけ
るＢＴＣＫＵ　（００）とＤＡＴＡＡ　（０１）の位相
関係が保存される（同図で、Ｔ（，００）とＴ（０１）
がほぼ等しい）。

［発明の効果］以上の様に本発明によれば、伝送路の遅延時間と単位スイッチ間のクロックスキューが見えな
くなるため、セルスイッチのセル転送レートＦｔｒｎｓ
は、ｐｓ、ｓｐ等のハードウェアの最高動作周波数によ
ってのみ規定される。よって、本発明の非同期ルーティ
ング網構造のセルスイッチは、従来のルーティング網構
造のセルスイッチに比べ、セル転送レートが極めて高い
セルスイッチを構成することができる。

また、本発明によれば、非同期ルーティング網を構成す
る単位スイッチに対して、セル入出力同時転送機能を有
しており、この機能を有効に働かせることにより、セル
遅延時間が極めて小さいセルスイッチを構成することが
できる。

また、本発明によれば、セル入出力同時転送機能におい
て、入力されたセルが必ずバッファＢＵＦに書き込まれ
、続いて次段のセル出力要求に応じて、入力中のセルか
バッファＢＵＦから読み出される。よって、非同期のル
ーティング網で必要になるタイミング調整を、バッファ
ＢＵＦにセルを蓄積する時間を調整することで容易に行
なうことかできる。しかも、セル入出力同時転送方法を
実現するための専用の記憶手段を必要とせず、コストパ
フォーマンスにも優れている。更に、転送制御手段ＴＣ
ＴＲが、バッファＢＵＦの書き込み、読み出しアドレス
を一元的に管理するため、セル入出力同時転送字におけ
るバッファＢＵＦの書き込み、読み出しアドレスの衝突
を容易に回避することができる。

また、本発明によれば、単位スイッチ間の同期合わせ（
例えば、クロック信号Ｂ８ＣＫＡ（０１）とクロック信
号５８ＣＫ（０１）間の同期合わせ）は、バッファＢＵ
Ｆ内で自動的に行なわれるが、これにより、スイッチ構
造の簡単化、同期合わせに伴うクリティカルなタイミン
グの削除を図ることができる。よって、セル遅延時間が
小さく、安定動作するセルスイッチを構成することがで
きる。

更に、本発明によれば、セルスイッチにおいて、網を構
成する単位スイッチは、セルの出力を行なわない場合、
自身の備えるセル出力手段を駆動するクロック信号及び
セル出力信号の発振を停止することができる。このため
、セル転送の行なわれていない通信路のセル入出力手段
での電力の消費を大幅に低減できる。よって、網全体の
消費電力を著しく低減できる。

まとめると、本発明によれば、セル転送レートが極めて
高く、セル遅延時間が小さく、安定動作し、消費電力の
小さなセルスイッチを構成することができ、更に、該セ
ルスイッチを非常に簡第１図は本発明に従う２入力２出
力単位スイッチの構成図、第２図は本発明に従う８入力８出力ＡＴＭスイッチの構
成図、第３図は第２図の単位スイッチ間の接続信号を説明する
図、第４図は第２図の動作を説明するタイミング・チャート
、第５図はバッファＢＵＦの概略構成図、第６図は単位ス
イッチのセル転送時のタイミング・チャート第７図は同期式ルーティング網で動作する単位スイッチ
間のインタフェース説明図、第８図は第７図の動作を説明するタイミング・チャート
、第９図は従来のセルスイッチの構成を示すブロック図、第１０図は従来例のデマルチプレクサ及びマルチプレク
サの構成例を示す図、第１１図はセル蓄積方式を説明する図、第１２図はセル
出力方式を説明する図である。

１　・・・　単位セルスイッチＳＰ　　Ａ、ＳＰ　　Ｂ　　・・・　入力部データ・フ
ォーマット変換手段ＩＣＴＲＡ、ＩＣＴＲＢ・・・セル入力制御手段ＴＡＧＲＥＧ　　　Ａ、ＴＡＧＲＥＧ　　　Ｂ・・・　
タグ・レジスタＷＢＡ　　Ａ、ＷＢＡ　　Ｂ　　・・・　書き込み用ベ
ース・アドレス・レジスタＷＣＮＴ−Ａ、ＷＣＮＴ　Ｂ・・・セル書き込み用カウンタＢＵＦ　　Ａ、ＢＵＦ　　Ｂ　　・・・　セル蓄積手段
（バッフアンＴＣＴＲ・・・　転送制御手段ＢＩＮＦＯＡ、ＢＩＮＦＯＢ　　・・・バッファ情報管
理手段０ＣＴＲ・・・　セル出力制御手段ＲＣＮＴ　　・・・　セル読み出し用カウンタＲＢＡ　　Ａ、ＲＢＡ　　Ｂ　　・・・　バッファ読み
出し用ベース・アドレス・レジスタＣＲＳＢＳＷ　　・
・・　セルスイッチ手段ＰＳ　　　Ａ、ＰＳ　　　Ｂり・フォーマット変換手段出力部デーＣＬＯＣＫ　　ＧＥＮ　　・・・　スイッチ内部クロッ
ク信号発生手段ＤＡＴＡＡ、ＤＡＴＡＢ　　・・・　セル入力データＢＴＣＫＡ、ＢＴＣＫＢ　　・・・　セル入力用クロッ
ク信号ＲＤＹＡ、ＲＤＹＢ　　・・・　セル入力要求信号５ＴＢＡ、５ＴＢＢ　　・・・　セル大刃先頭指示信号ＤＡＴＡＵ、ＤＡＴＡＤ　　・・・　セル出力データＢＴＣＫＵ、ＢＴＣＫＤ　　・・・　セル出力用クロッ
ク信号ＲＤＹＵ、ＲＤＹＤ　　・・・　セル出力要求信号５ＴＢＵ、５ＴＢＤ　　・・・　セル出刃先頭指示信号５ＹＳＣＫ　　・・・　単位スイッチ駆動クロック信号

Claims

【特許請求の範囲】（１）複数の入力通信路と複数の出力通信路を有し、入
力通信路から方路情報を備えたセルを入力し、入力した
セルを当該セルが備える前記方路情報に従って、複数の
出力通信路のうち一つから出力する単位セルスイッチに
おいて、前記複数の入力通信路のそれぞれに対応して設
けられ、該入力通信路から入力されるセルを受け取る複
数のセル入力部データ・フォーマット変換手段と、前記
複数の出力通信路のそれぞれに対応して設けられ、該出
力通信路にセルを出力する複数のセル出力部データ・フ
ォーマット変換手段と、前記複数のセル入力部データ・
フォーマット変換手段のそれぞれに対応して設けられ、
該セル入力部データ・フォーマット手段から入力される
セルを受け取り一旦蓄積しておくもので、アドレス情報
に基づいてセルの書き込み、読み出しが管理される複数
のセル蓄積手段と、前記複数のセル蓄積手段に蓄積され
ているセルの持つ方路情報と該セルを蓄積しているセル
蓄積手段の該セルの書き込みアドレス情報を保持し、複
数のセル蓄積手段のアドレスを一元的に管理し、前記方
路情報とアドレス情報に基づきセル入力部データ・フォ
ーマット変換手段から当該セル入力部データ・フォーマ
ット手段に対応するセル蓄積手段に入力されるセルの蓄
積手段の書き込みアドレスを決定し、セル蓄積手段から
後記セルスイッチ手段に出力されるセルの該セル蓄積手
段の読み出しアドレスを決定するセル転送制御手段と、
前記転送制御手段の制御を受け、前記複数のセル蓄積手
段から出力されるセルを所望のセル出力部データ、フォ
ーマット変換手段へ導くセルスイッチ手段とを有するこ
とを特徴とする単位セルスイッチ。（２）前記セル入力部データ・フォーマット変換手段は
、当該手段に対応するセル入力通信路から入力したセル
をｎ個のブロック・データに変換し、当該の変換したｎ
個のブロック・データよりなるセルを当該手段に対応す
るセル蓄積手段にブロック・データ単位でｎ回に分けて
順次出力するものであり、前記セル蓄積手段は、ブロッ
ク・データ単位毎にアドレスが割り当てられ、ブロック
・データ単位でアクセスする手段を備え、当該セル蓄積
手段に対応するセル入力部データ・フォーマット変換手
段から入力したｎ個のブロック・データに変換されたセ
ルをｎ回に分けて順次書き込み、当該セル蓄積手段にブ
ロック・データ単位で蓄積されているセルを前記セルス
イッチ手段に前記ブロック・データ単位で順次出力する
ものであり、前記セル出力部データ・フォーマット手段
は、所定のセル蓄積手段が出力する前記ｎ個のブロック
・データよりなるセルをセルスイッチ手段を通してブロ
ック・データ単位で順次入力し、入力したブロック・デ
ータを当該セル出力部データ・フォーマット手段に対応
するセル出力通信路に順次出力するものであり、前記セ
ル転送手段は、前記セル蓄積手段が入力中のセルが備え
る方路情報を該セルのセル蓄積手段への書き込みが終了
する前に予め取り込み、必要に応じて、該セルのセル蓄
積手段からの出力動作を該セルのセル蓄積手段への書き
込みが終了する前に予め開始するものであることを特徴
とする請求項１に記載の単位セルスイッチ。（３）複数の入力通信路と複数の出力通信路を有し、入
力通信路から方路情報を備えたセルを入力し、入力した
セルを当該セルが備える前記方路情報に従って、複数の
出力通信路のうち一つから出力する単位セルスイッチに
おいて、基本クロック信号入力端子を有し、複数の入力
通信路毎に、対応する入力通信路からのセルを入力する
いくつかのセル入力端子と、対応する入力通信路からの
セルを転送するクロック信号であるセル入力クロック信
号を入力するセル入力クロック信号入力端子と、対応す
る入力通信路からのセルの入力を要求する信号であるセ
ル入力要求信号を出力するセル入力要求信号出力端子と
、対応する入力通信路からのセルの入力が開始されたこ
とを示す信号であるセル入力開始信号を入力するセル入
力開始信号入力端子とを有し、複数の出力通信路毎に、
対応する出力通信路へセルを出力するいくつかのセル出
力端子と、対応する出力通信路へセルを転送するクロッ
ク信号であるセル出力クロック信号を出力するセル出力
クロック信号入力端子と、対応する出力通信路へセルの
出力を要求する信号であるセル出力要求信号を入力する
セル出力要求信号入力端子と、対応する出力通信路へセ
ルの出力が開始されたことを示す信号であるセル出力開
始信号を出力するセル出力開始信号出力端子とを有し、
前記セル入力部データ・フォーマット変換手段は、当該
セル入力部データ・フォーマット変換手段に対応するセ
ル入力クロック信号入力端子から入力されるクロック信
号に基づくクロック信号に同期して動作し、前記セル出
力部データ・フォーマット変換手段は、前記基本クロッ
ク信号入力端子から入力されるクロック信号に基づくク
ロック信号に同期して動作することを特徴とする請求項
２に記載の単位セルスイッチ。（４）前記セル蓄積手段は、単位メモリセルに対して書
き込み専用ビット線及び読み出し専用ビット線と、単位
メモリセルに対して書き込み専用ワード線及び読み出し
専用ワード線と、書き込みセル及び読み出しセルをそれ
ぞれ独立に選択指示する書き込み指定手段及び読み出し
指定手段と、相互に非同期で独立した第１、第２のクロ
ック信号のうち、第１のクロック信号により前記セルの
書き込み動作を制御し、第２のクロック信号により前記
セルの読み出し動作を制御し、書き込み動作と読み出し
動作をそれぞれ独立に行なわしめる手段とを有する２ポ
ートＲＡＭで構成し、前記セル入力部データ・フォーマ
ット変換手段は、当該セル入力部データ・フォーマット
変換手段に対応するセル入力クロック信号入力端子から
入力されるクロック信号に同期して動作し、前記第１の
クロック信号は、当該セル入力部データ・フォーマット
変換手段に対応するセル蓄積手段において、当該セル入
力部データ・フォーマット変換手段に対応するセル入力
クロック信号入力端子から入力されるクロック信号に基
づくクロック信号であり、前記第２のクロック信号は、
当該セル入力部データ・フォーマット変換手段に対応す
るセル蓄積手段において、前記基本クロック信号入力端
子から入力されるクロック信号に基づくクロック信号で
あり、前記セル転送制御手段、セル出力部データ・フォ
ーマット変換手段、及びセルスイッチ手段は、前記基本
クロック信号入力端子より入力されるクロック信号に基
づくクロック信号に同期して動作し、当該単位セルスイ
ッチが出力するセル出力クロック信号は、前記基本クロ
ック信号入力端子から入力されるクロック信号に基づく
クロック信号であることを特徴とする請求項３に記載の
単位セルスイッチ。（５）複数の入力通信路と複数の出力通信路を有し、入
力通信路から方路情報を備えたセルを入力し、入力した
セルを当該セルが備える前記方路情報に従って、複数の
出力通信路のうち一つから出力する単位セルスイッチに
おいて、セル出力通信路からセルを出力するか否かによ
って、当該セル通信路に対応するセル出力部データ・フ
ォーマット変換手段を駆動するクロック信号及びセル出
力クロック信号を発振させるか否かを制御する手段を有
することを特徴とする請求項４に記載の単位セルスイッ
チ。（６）複数の入力通信路と複数の出力通信路を有し、入
力通信路から方路情報を備えたセルを入力し、入力した
セルを当該セルが備える前記方路情報に従って、複数の
出力通信路のうち一つから出力する請求項１に記載の単
位セルスイッチを複数備えたセルスイッチ、或いは請求
項２に記載の単位セルスイッチを複数備えたセルスイッ
チ、或いは請求項３に記載の単位セルスイッチを複数備
えたセルスイッチ、或いは請求項４に記載の単位セルス
イッチを複数備えたセルスイッチ、或いは請求項５に記
載の単位セルスイッチを複数備えたセルスイッチにおい
て、前記各単位スイッチの出力通信路と入力通信路を所
定の規則に基づき互いに結合することによりバンヤン網
を形成することを特徴とするセルスイッチ。（７）複数
の入力通信路と複数の出力通信路を有し、入力通信路か
ら方路情報を備えたセルを入力し、入力したセルを当該
セルが備える前記方路情報に従って、複数の出力通信路
のうち一つから出力する請求項１に記載の単位セルスイ
ッチを複数備えたセルスイッチ、或いは請求項２に記載
の単位セルスイッチを複数備えたセルスイッチ、或いは
請求項３に記載の単位セルスイッチを複数備えたセルス
イッチ、或いは請求項４に記載の単位セルスイッチを複
数備えたセルスイッチ、或いは請求項５に記載の単位セ
ルスイッチを複数備えたセルスイッチにおいて、前記各
単位スイッチが非同期で独立に動作することを特徴とす
る請求項６に記載のセルスイッチ。（８）複数の入力通信路と複数の出力通信路を有し、入
力通信路から方路情報を備えたセルを入力し、入力した
セルを当該セルが備える前記方路情報に従って、複数の
出力通信路のうち一つから出力する請求項３に記載の単
位セルスイッチを複数備えたセルスイッチ、或いは請求
項４に記載の単位セルスイッチを複数備えたセルスイッ
チ、或いは請求項５に記載の単位セルスイッチを複数備
えたセルスイッチにおいて、前記各単位スイッチの出力
通信路と入力通信路を所定の規則に基づき互いに結合す
ることによりバンヤン網を形成し、互いの出力通信路と
入力通信路が結合関係にある単位セルスイッチｉと単位
セルスイッチｊの間で、単位セルスイッチｉの１つの出
力通信路に対応して備えられた各端子と、単位セルスイ
ッチｊの１つの入力通信路に対応して備えられた各端子
の接続関係は、単位セルスイッチｉの所定の出力通信路
のいくつかのセル出力端子と、単位セルスイッチｊの所
定の入力通信路のいくつかのセル入力端子とを互いに接
続し、単位セルスイッチｉの所定の出力通信路のセル出
力クロック信号出力端子と、単位セルスイッチｊの所定
の入力通信路のセル入力クロック信号入力端子とを互い
に接続し、単位セルスイッチｉの所定の出力通信路のセ
ル出力要求信号入力端子と、単位セルスイッチｊの所定
の入力通信路のセル入力要求信号出力端子とを互いに接
続し、単位セルスイッチｉの所定の出力通信路のセル出
力開始信号出力端子と、単位セルスイッチｊの所定の入
力通信路のセル入力開始信号入力端子とを互いに接続す
ることを特徴とするセルスイッチ。（９）複数の入力通信路と複数の出力通信路を有し、入
力通信路から方路情報を備えたセルを入力し、入力した
セルを当該セルが備える前記方路情報に従って、複数の
出力通信路のうち一つから出力する請求項３に記載の単
位セルスイッチを複数備えたセルスイッチ、或いは請求
項４に記載の単位セルスイッチを複数備えたセルスイッ
チ、或いは請求項５に記載の単位セルスイッチを複数備
えたセルスイッチにおいて、それぞれの単位セルスイッ
チが備える基本クロック信号端子に入力されるそれぞれ
のクロック信号が、独立で非同期であることを特徴とす
る請求項８に記載のセルスイッチ。