JPH06164641A - Ｆｉｆｏメモリ・パケットスイッチ - Google Patents
Ｆｉｆｏメモリ・パケットスイッチInfo
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- JPH06164641A JPH06164641A JP30685792A JP30685792A JPH06164641A JP H06164641 A JPH06164641 A JP H06164641A JP 30685792 A JP30685792 A JP 30685792A JP 30685792 A JP30685792 A JP 30685792A JP H06164641 A JPH06164641 A JP H06164641A
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- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 データメモリの容量を少なくすることがで
き、回路量の少ない優れたＦＩＦＯメモリおよびパケッ
トスイッチを提供すること。 【構成】 出力回線１１３等に対応して、書き込みアド
レスポインタ１１８等と読み出しアドレスポインタ１２
３等を設け、メモリ手段１１１内にパケットを順序付け
るアドレスをパケットとともに格納することによって、
出力回線毎にＦＩＦＯメモリを構成する。また、最後尾
空きアドレスポインタ１２２と先頭空きアドレスポイン
タ１２７を設け、空きアドレスを順序付けるアドレスを
空きアドレス毎に格納することによって、空きアドレス
用ＦＩＦＯメモリを構成する。受信パケットを格納する
アドレスは空きアドレス用ＦＩＦＯメモリから得て、パ
ケットを送信して空きとなったアドレスは空きアドレス
用ＦＩＦＯメモリに戻すことにより、メモリ手段１１１
に効率的にパケットを格納することができる。
き、回路量の少ない優れたＦＩＦＯメモリおよびパケッ
トスイッチを提供すること。 【構成】 出力回線１１３等に対応して、書き込みアド
レスポインタ１１８等と読み出しアドレスポインタ１２
３等を設け、メモリ手段１１１内にパケットを順序付け
るアドレスをパケットとともに格納することによって、
出力回線毎にＦＩＦＯメモリを構成する。また、最後尾
空きアドレスポインタ１２２と先頭空きアドレスポイン
タ１２７を設け、空きアドレスを順序付けるアドレスを
空きアドレス毎に格納することによって、空きアドレス
用ＦＩＦＯメモリを構成する。受信パケットを格納する
アドレスは空きアドレス用ＦＩＦＯメモリから得て、パ
ケットを送信して空きとなったアドレスは空きアドレス
用ＦＩＦＯメモリに戻すことにより、メモリ手段１１１
に効率的にパケットを格納することができる。
Description
【０００１】
【産業上の利用分野】本発明はパケット交換機、パケッ
ト多重化装置、固定長パケットを用いたＡＴＭ（Ａｓｙ
ｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）交
換機、ＡＴＭ多重化装置等の通信制御装置等に使用する
ＦＩＦＯ（ファーストインファーストアウト）メモリお
よびパケットスイッチに関する。
ト多重化装置、固定長パケットを用いたＡＴＭ（Ａｓｙ
ｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）交
換機、ＡＴＭ多重化装置等の通信制御装置等に使用する
ＦＩＦＯ（ファーストインファーストアウト）メモリお
よびパケットスイッチに関する。
【０００２】
【従来の技術】近年、パケットを使用したデータ通信が
盛んに行なわれるようになり、パケット交換機などの重
要性が増している。さらに、次世代の高速広帯域通信へ
の適用を目標にして、固定長パケットを用いるＡＴＭ交
換方式が盛んに研究されている。これまで、パケット交
換機などに使用されているパケットスイッチは、ソフト
ウェアによって実現されていたが、ＡＴＭ交換用パケッ
トスイッチなどには、さらに高速性が要求され、ハード
ウェアによる実現が必要となってきた。
盛んに行なわれるようになり、パケット交換機などの重
要性が増している。さらに、次世代の高速広帯域通信へ
の適用を目標にして、固定長パケットを用いるＡＴＭ交
換方式が盛んに研究されている。これまで、パケット交
換機などに使用されているパケットスイッチは、ソフト
ウェアによって実現されていたが、ＡＴＭ交換用パケッ
トスイッチなどには、さらに高速性が要求され、ハード
ウェアによる実現が必要となってきた。
【０００３】図５はハードウェアによって実現した従来
のパケットスイッチの構成を示している。図５におい
て、５０１から５０８は入力回線である。５０９は入力
回線５０１〜５０８からパケットを受信する入力回線イ
ンタフェースである。５１０は空間スイッチであり、ス
イッチ切替制御回路５１１によって制御される。５１２
から５１５はＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ
−Ｏｕｔ）メモリであり、各出力回線毎にパケットを格
納する。５１６から５１９は出力回線インタフェースで
あり、それぞれＦＩＦＯメモリ５１２〜５１５から読み
出したパケットを出力回線５２０〜５２３に送出する。
のパケットスイッチの構成を示している。図５におい
て、５０１から５０８は入力回線である。５０９は入力
回線５０１〜５０８からパケットを受信する入力回線イ
ンタフェースである。５１０は空間スイッチであり、ス
イッチ切替制御回路５１１によって制御される。５１２
から５１５はＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ
−Ｏｕｔ）メモリであり、各出力回線毎にパケットを格
納する。５１６から５１９は出力回線インタフェースで
あり、それぞれＦＩＦＯメモリ５１２〜５１５から読み
出したパケットを出力回線５２０〜５２３に送出する。
【０００４】以上のように構成されたパケットスイッチ
について、以下その動作について説明する。まず、入力
回線インタフェース５０９が、入力回線５０１〜５０８
からパケットを受信すると、その宛先から出力回線の決
定を行なった後、スイッチ切替制御回路５１１に出力回
線番号を送り、空間スイッチ５１０に到着順にパケット
を送る。このとき、入力回線インタフェース５０９から
送られる速度は、入力回線５０１〜５０８の８倍とな
る。
について、以下その動作について説明する。まず、入力
回線インタフェース５０９が、入力回線５０１〜５０８
からパケットを受信すると、その宛先から出力回線の決
定を行なった後、スイッチ切替制御回路５１１に出力回
線番号を送り、空間スイッチ５１０に到着順にパケット
を送る。このとき、入力回線インタフェース５０９から
送られる速度は、入力回線５０１〜５０８の８倍とな
る。
【０００５】スイッチ切替制御回路５１１は、出力回線
番号に従って空間スイッチ５１０にスイッチ切替指示を
送り、出力する出力回線５２０〜５２３に対応したＦＩ
ＦＯメモリ５１２〜５１５に受信パケットを書き込む。
出力回線インタフェース５１６〜５１９は、それぞれ対
応するＦＩＦＯメモリ５１２〜５１５にパケットが格納
されていれば、そのパケットを読み出して、それぞれに
対応する出力回線５２０〜５２３に出力する。
番号に従って空間スイッチ５１０にスイッチ切替指示を
送り、出力する出力回線５２０〜５２３に対応したＦＩ
ＦＯメモリ５１２〜５１５に受信パケットを書き込む。
出力回線インタフェース５１６〜５１９は、それぞれ対
応するＦＩＦＯメモリ５１２〜５１５にパケットが格納
されていれば、そのパケットを読み出して、それぞれに
対応する出力回線５２０〜５２３に出力する。
【０００６】このように、上記従来のパケットスイッチ
では、出力回線毎にＦＩＦＯメモリを設け、空間スイッ
チによって各出力回線に対応するＦＩＦＯメモリに受信
パケットを分けて格納することによって、パケットのス
イッチングを行なうことができる。
では、出力回線毎にＦＩＦＯメモリを設け、空間スイッ
チによって各出力回線に対応するＦＩＦＯメモリに受信
パケットを分けて格納することによって、パケットのス
イッチングを行なうことができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のパケットスイッチでは、各出力回線毎にＦＩＦＯメ
モリを設けるため、各出力回線にトラヒックが集中した
場合、ＦＩＦＯメモリが溢れやすく、パケットに廃棄が
起こりやすかった。これを避けるために、各ＦＩＦＯメ
モリに大きな容量を持たせる必要があり、回路量が多く
なるという問題があった。
来のパケットスイッチでは、各出力回線毎にＦＩＦＯメ
モリを設けるため、各出力回線にトラヒックが集中した
場合、ＦＩＦＯメモリが溢れやすく、パケットに廃棄が
起こりやすかった。これを避けるために、各ＦＩＦＯメ
モリに大きな容量を持たせる必要があり、回路量が多く
なるという問題があった。
【０００８】本発明は、このような従来の問題を解決す
るものであり、回路量を少なくすることのできるＦＩＦ
Ｏメモリおよびパケットスイッチを提供することを目的
とする。
るものであり、回路量を少なくすることのできるＦＩＦ
Ｏメモリおよびパケットスイッチを提供することを目的
とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＦＩＦＯメモリは、複数のデータを格納す
るデータ記憶手段と、最後に格納されたデータの書き込
み位置を記憶する書き込み位置記憶手段と、最初に格納
されたデータの書き込み位置を記憶する読み出し位置記
憶手段と、データが格納されてないデータ記憶手段内の
空き位置のうち、最も新しい空き位置を記憶する最後尾
空き位置記憶手段と、最も古い空き位置を示す先頭空き
位置記憶手段と、これら各手段の位置情報をもとにデー
タ記憶手段に格納されたデータを格納順に順序付けする
とともに、データが格納されていない空き位置を順序付
けしてデータの先入れ先出しを行なわせる制御手段とを
備えている。
に、本発明のＦＩＦＯメモリは、複数のデータを格納す
るデータ記憶手段と、最後に格納されたデータの書き込
み位置を記憶する書き込み位置記憶手段と、最初に格納
されたデータの書き込み位置を記憶する読み出し位置記
憶手段と、データが格納されてないデータ記憶手段内の
空き位置のうち、最も新しい空き位置を記憶する最後尾
空き位置記憶手段と、最も古い空き位置を示す先頭空き
位置記憶手段と、これら各手段の位置情報をもとにデー
タ記憶手段に格納されたデータを格納順に順序付けする
とともに、データが格納されていない空き位置を順序付
けしてデータの先入れ先出しを行なわせる制御手段とを
備えている。
【００１０】また、本発明のＦＩＦＯメモリは、上記書
き込み位置記憶手段と読み出し位置記憶手段とからなる
格納データ順序付け手段を複数備えることによって、複
数の先入れ先出しメモリを構成するようにしたものであ
る。
き込み位置記憶手段と読み出し位置記憶手段とからなる
格納データ順序付け手段を複数備えることによって、複
数の先入れ先出しメモリを構成するようにしたものであ
る。
【００１１】また、本発明のパケットスイッチは、１つ
または複数の入力回線と、１つまたは複数の出力回線と
を備え、上記ＦＩＦＯメモリにおけるそれぞれの先入れ
先出しメモリを、１つまたは複数の出力回線それぞれに
対応させ、各出力回線宛のパケットを対応する先入れ先
出しメモリに格納するようにしたものである。
または複数の入力回線と、１つまたは複数の出力回線と
を備え、上記ＦＩＦＯメモリにおけるそれぞれの先入れ
先出しメモリを、１つまたは複数の出力回線それぞれに
対応させ、各出力回線宛のパケットを対応する先入れ先
出しメモリに格納するようにしたものである。
【００１２】
【作用】したがって、本発明によれば、データ記憶手段
内にそれぞれのデータとともに次の順番のデータの格納
位置を示す情報を格納することによって、データ記憶手
段に格納されたデータを格納順に順序付けし、またデー
タ記憶手段内の空き位置にデータが格納されていない次
の空き位置を示す情報を格納することによって、データ
記憶手段内のデータが格納されていない空き位置を順序
付けし、データ記憶手段に新しくデータを書き込む場合
は、順序付けされている先頭の空き位置にデータを書き
込み、データ記憶手段に格納されているデータを読み出
す場合は、データを読み出して空きとなった位置を空き
位置の最後の最後尾に順序付けすることによって、デー
タの先入れ先出し動作を行なうＦＩＦＯメモリを実現す
ることができる。
内にそれぞれのデータとともに次の順番のデータの格納
位置を示す情報を格納することによって、データ記憶手
段に格納されたデータを格納順に順序付けし、またデー
タ記憶手段内の空き位置にデータが格納されていない次
の空き位置を示す情報を格納することによって、データ
記憶手段内のデータが格納されていない空き位置を順序
付けし、データ記憶手段に新しくデータを書き込む場合
は、順序付けされている先頭の空き位置にデータを書き
込み、データ記憶手段に格納されているデータを読み出
す場合は、データを読み出して空きとなった位置を空き
位置の最後の最後尾に順序付けすることによって、デー
タの先入れ先出し動作を行なうＦＩＦＯメモリを実現す
ることができる。
【００１３】また、本発明によれば、上記ＦＩＦＯメモ
リにおいて、書き込み位置記憶手段と読み出し位置記憶
手段とからなる格納データ順序付け手段を複数備えるこ
とにより、１つのデータ記憶手段を用いて複数の先入れ
先出しメモリを構成することができ、各先入れ先出しを
各出力回線毎に割り当てることにより、複数の入力回線
から受信したパケットを目的の出力回線に到着順に出力
するパケットスイッチとして使用することができる。
リにおいて、書き込み位置記憶手段と読み出し位置記憶
手段とからなる格納データ順序付け手段を複数備えるこ
とにより、１つのデータ記憶手段を用いて複数の先入れ
先出しメモリを構成することができ、各先入れ先出しを
各出力回線毎に割り当てることにより、複数の入力回線
から受信したパケットを目的の出力回線に到着順に出力
するパケットスイッチとして使用することができる。
【００１４】さらに、本発明のパケットスイッチによれ
ば、複数の入力回線から受信したパケットをすべて１つ
のデータ記憶手段に格納することによって、各出力回線
毎のトラヒックの偏りを吸収することができ、少ない容
量のデータ記憶手段でも溢れによる廃棄が起こりにく
く、しかも回路量を削減することができる。
ば、複数の入力回線から受信したパケットをすべて１つ
のデータ記憶手段に格納することによって、各出力回線
毎のトラヒックの偏りを吸収することができ、少ない容
量のデータ記憶手段でも溢れによる廃棄が起こりにく
く、しかも回路量を削減することができる。
【００１５】
【実施例】図１は本発明の一実施例の構成を示すもので
ある。図１において、１０１から１０８は入力回線であ
る。１０９は入力回線１０１〜１０８からパケットを受
信する入力回線インタフェースである。１１０は入力回
線インタフェース１０９が入力回線１０１〜１０８から
受信したパケットを多重して出力する信号線である。１
１１は複数のデータを格納するメモリ手段（データ記憶
手段）であり、入力回線１０１〜１０８から受信したパ
ケットと、格納されたパケットおよび空きアドレスを順
序付けるアドレス値を格納する。１１２はメモリ手段１
１１から読み出した送信パケットを出力する信号線であ
る。１１３〜１１６は出力回線である。１１７は出力回
線インタフェースであり、信号線１１２から受け取った
送信パケットを出力回線１１３〜１１６に出力する。１
１８〜１２１は最後に格納されたデータの書き込み位置
を記憶する書き込みアドレスポインタ（書き込み位置記
憶手段）、１２３〜１２６は最初に格納されたデータの
書き込み位置を記憶する読み出しアドレスポインタ（読
み出し位置記憶手段）であり、それぞれ出力回線１１３
〜１１６に対応する。１２２は最も古い空き位置を示す
先頭空きアドレスポインタ（先頭空き位置記憶手段）、
１２７は最も新しい空き位置を記憶する最後尾空きアド
レスポインタ（最後尾空き位置記憶手段）であり、空き
アドレスを順序付けるために使用する。１２８はこれら
のアドレスポインタに格納するアドレス値とメモリ手段
１１１のパケット格納アドレスを管理するアドレス制御
手段である。
ある。図１において、１０１から１０８は入力回線であ
る。１０９は入力回線１０１〜１０８からパケットを受
信する入力回線インタフェースである。１１０は入力回
線インタフェース１０９が入力回線１０１〜１０８から
受信したパケットを多重して出力する信号線である。１
１１は複数のデータを格納するメモリ手段（データ記憶
手段）であり、入力回線１０１〜１０８から受信したパ
ケットと、格納されたパケットおよび空きアドレスを順
序付けるアドレス値を格納する。１１２はメモリ手段１
１１から読み出した送信パケットを出力する信号線であ
る。１１３〜１１６は出力回線である。１１７は出力回
線インタフェースであり、信号線１１２から受け取った
送信パケットを出力回線１１３〜１１６に出力する。１
１８〜１２１は最後に格納されたデータの書き込み位置
を記憶する書き込みアドレスポインタ（書き込み位置記
憶手段）、１２３〜１２６は最初に格納されたデータの
書き込み位置を記憶する読み出しアドレスポインタ（読
み出し位置記憶手段）であり、それぞれ出力回線１１３
〜１１６に対応する。１２２は最も古い空き位置を示す
先頭空きアドレスポインタ（先頭空き位置記憶手段）、
１２７は最も新しい空き位置を記憶する最後尾空きアド
レスポインタ（最後尾空き位置記憶手段）であり、空き
アドレスを順序付けるために使用する。１２８はこれら
のアドレスポインタに格納するアドレス値とメモリ手段
１１１のパケット格納アドレスを管理するアドレス制御
手段である。
【００１６】以上のように構成されたパケットスイッチ
について、以下その動作について説明する。まず、入力
回線インタフェース１０９は、入力回線１０１〜１０８
のそれぞれからパケットを受信し、信号線１１０に受信
したパケットを出力する。この場合、受信したパケット
を全て送出するため、信号線１１０の転送容量は入力回
線の転送容量の８倍以上となる。信号線１１０に送出さ
れた受信パケットは、メモリ手段１１１とアドレス制御
手段１２８に送られる。
について、以下その動作について説明する。まず、入力
回線インタフェース１０９は、入力回線１０１〜１０８
のそれぞれからパケットを受信し、信号線１１０に受信
したパケットを出力する。この場合、受信したパケット
を全て送出するため、信号線１１０の転送容量は入力回
線の転送容量の８倍以上となる。信号線１１０に送出さ
れた受信パケットは、メモリ手段１１１とアドレス制御
手段１２８に送られる。
【００１７】アドレス制御手段１２８は、信号線１１０
から受信パケットの宛先を示す出力回線番号を受け取
り、直ちにメモリ手段１１１への書き込みアドレスを生
成してメモリ手段１１１へ送る。メモリ手段１１１は、
アドレス制御手段１２８から受け取った書き込みアドレ
スに従って、信号線１１０から受け取った受信パケット
を格納する。
から受信パケットの宛先を示す出力回線番号を受け取
り、直ちにメモリ手段１１１への書き込みアドレスを生
成してメモリ手段１１１へ送る。メモリ手段１１１は、
アドレス制御手段１２８から受け取った書き込みアドレ
スに従って、信号線１１０から受け取った受信パケット
を格納する。
【００１８】また、アドレス制御手段１２８は、出力回
線１１３〜１１６に対して順にメモリ手段１１１から送
信するパケットの格納アドレスを生成し、メモリ手段１
１１へ指示する。メモリ手段１１１は、アドレス制御手
段１２８から指示された送信パケット格納アドレスに従
って、送信するパケットを信号線１１２へ出力する。信
号線１１２へ出力された送信パケットは、出力インタフ
ェース１１７によって宛先別に出力回線１１３〜１１６
に送出される。
線１１３〜１１６に対して順にメモリ手段１１１から送
信するパケットの格納アドレスを生成し、メモリ手段１
１１へ指示する。メモリ手段１１１は、アドレス制御手
段１２８から指示された送信パケット格納アドレスに従
って、送信するパケットを信号線１１２へ出力する。信
号線１１２へ出力された送信パケットは、出力インタフ
ェース１１７によって宛先別に出力回線１１３〜１１６
に送出される。
【００１９】次に、アドレス制御手段１２８がメモリ手
段１１１の受信パケット格納アドレスと送信パケット格
納アドレスを生成する動作について説明する。図２は、
図１に示す実施例において、メモリ手段１１１に出力回
線１１３と１１４宛のパケットがそれぞれ３個と２個格
納されている状態を示している。出力回線１１５と１１
６宛のパケットは格納されていない。
段１１１の受信パケット格納アドレスと送信パケット格
納アドレスを生成する動作について説明する。図２は、
図１に示す実施例において、メモリ手段１１１に出力回
線１１３と１１４宛のパケットがそれぞれ３個と２個格
納されている状態を示している。出力回線１１５と１１
６宛のパケットは格納されていない。
【００２０】図２において、メモリ手段１１１内の記号
ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈはパケットの格納アド
レスを示す。すなわち、アドレスａ〜ｅにはパケットが
格納されており、アドレスｆ〜ｈは空きアドレスとなっ
ている。また、図２における矢印はその値が指している
アドレスを示す。すなわち、読み出しアドレスポインタ
１２３は、メモリ手段１１１内のアドレスａを指し、ア
ドレスａに格納されているパケットはアドレスｂを指し
ている。
ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈはパケットの格納アド
レスを示す。すなわち、アドレスａ〜ｅにはパケットが
格納されており、アドレスｆ〜ｈは空きアドレスとなっ
ている。また、図２における矢印はその値が指している
アドレスを示す。すなわち、読み出しアドレスポインタ
１２３は、メモリ手段１１１内のアドレスａを指し、ア
ドレスａに格納されているパケットはアドレスｂを指し
ている。
【００２１】ここで、図２の状態において、出力回線１
１３宛の新たなパケットを受信した場合の状態を図３に
示す。図３のように、受信パケットは図２においてメモ
リ手段１１１内の最後尾空きアドレスポインタ１２７が
指していたアドレスｆに格納される。格納後は、書き込
みアドレスポインタ１１８が指すアドレスはｆになる。
アドレスｃに格納されているパケットが指す次のパケッ
トのアドレスも同様にｆになる。また、最後尾空きアド
レスポインタ１２７の指すアドレスはｇになる。
１３宛の新たなパケットを受信した場合の状態を図３に
示す。図３のように、受信パケットは図２においてメモ
リ手段１１１内の最後尾空きアドレスポインタ１２７が
指していたアドレスｆに格納される。格納後は、書き込
みアドレスポインタ１１８が指すアドレスはｆになる。
アドレスｃに格納されているパケットが指す次のパケッ
トのアドレスも同様にｆになる。また、最後尾空きアド
レスポインタ１２７の指すアドレスはｇになる。
【００２２】次に、図３の状態において、出力回線１１
４に送信パケットを出力した場合の状態を図４に示す。
図４のように、図３において読み出しアドレスポインタ
１２４が指すアドレスｄに格納されているパケットが出
力されると、アドレスｄは空きアドレスになる。出力後
は、先頭空きアドレスポインタ１２２が指すアドレスは
ｄになる。アドレスｈが指す次の空きアドレスも同様に
ｄになる。読み出しアドレスポインタ１２４が指すアド
レスはｅになる。
４に送信パケットを出力した場合の状態を図４に示す。
図４のように、図３において読み出しアドレスポインタ
１２４が指すアドレスｄに格納されているパケットが出
力されると、アドレスｄは空きアドレスになる。出力後
は、先頭空きアドレスポインタ１２２が指すアドレスは
ｄになる。アドレスｈが指す次の空きアドレスも同様に
ｄになる。読み出しアドレスポインタ１２４が指すアド
レスはｅになる。
【００２３】このように、上記実施例によれば、出力回
線１１３〜１１６、および空きアドレス用にアドレスポ
インタ１１８〜１２７を設け、それぞれ先入れ先出し動
作を行なう複数のＦＩＦＯメモリを構成することによっ
て、入力回線１０１〜１０８から受信したパケットを目
的の出力回線に到着順に出力することができ、パケット
のスイッチングを行なうことができる。すなわち、１つ
のメモリ手段１１１とアドレスポインタ１１８〜１２７
のみで、出力回線毎にＦＩＦＯメモリを設けたのと同じ
動作をさせることができ、かつ回路量を削減することが
できる。
線１１３〜１１６、および空きアドレス用にアドレスポ
インタ１１８〜１２７を設け、それぞれ先入れ先出し動
作を行なう複数のＦＩＦＯメモリを構成することによっ
て、入力回線１０１〜１０８から受信したパケットを目
的の出力回線に到着順に出力することができ、パケット
のスイッチングを行なうことができる。すなわち、１つ
のメモリ手段１１１とアドレスポインタ１１８〜１２７
のみで、出力回線毎にＦＩＦＯメモリを設けたのと同じ
動作をさせることができ、かつ回路量を削減することが
できる。
【００２４】また、上記実施例によれば、複数の入力回
線から受信したパケットをすべて１つのメモリ手段１１
１に格納することによって、各出力回線毎のトラヒック
の偏りを吸収することができるため、少ない容量のメモ
リ手段でもメモリ手段の溢れによる廃棄が起こりにく
く、さらに回路量を削減できるという効果を有する。
線から受信したパケットをすべて１つのメモリ手段１１
１に格納することによって、各出力回線毎のトラヒック
の偏りを吸収することができるため、少ない容量のメモ
リ手段でもメモリ手段の溢れによる廃棄が起こりにく
く、さらに回路量を削減できるという効果を有する。
【００２５】また、上記実施例よれば、メモリ手段１１
１の空きの部分を順序付けるだけで空きアドレスを管理
しているため、新たなメモリ手段を容易する必要がない
という利点を有する。
１の空きの部分を順序付けるだけで空きアドレスを管理
しているため、新たなメモリ手段を容易する必要がない
という利点を有する。
【００２６】なお、上記実施例では、入力回線数を８
本、出力回線を４本としているが、それぞれ任意の数で
実現することができる。
本、出力回線を４本としているが、それぞれ任意の数で
実現することができる。
【００２７】また、上記実施例では、入力回線インタフ
ェース１０９から送出する速度、およびメモリ手段１１
１から読み出す速度を、それぞれ入力回線１０１〜１０
８、出力回線１１３〜１１６より大きくしているが、入
力回線インタフェース１０９で直並列変換し、出力回線
インタフェース１１７で並直列変換することによって、
上記速度を下げるようにしてもよい。
ェース１０９から送出する速度、およびメモリ手段１１
１から読み出す速度を、それぞれ入力回線１０１〜１０
８、出力回線１１３〜１１６より大きくしているが、入
力回線インタフェース１０９で直並列変換し、出力回線
インタフェース１１７で並直列変換することによって、
上記速度を下げるようにしてもよい。
【００２８】また、ＡＴＭ方式で用いられるような固定
長のパケットの場合、全ての動作を１つのパケットの転
送にかかる時間に同期させることができるため、入力回
線インタフェース１０９は、受信したパケットを到着順
に送出するのではなく、入力回線の番号順に送出しても
よい。同様に、メモリ手段１１１からのパケットの読み
出し動作を１つのパケットの転送にかかる時間に同期さ
せ、出力回線の番号順に上記時間あたり一回ずつ行なっ
てもよい。この場合、入力回線インタフェース１０９、
出力回線インタフェース１１７、アドレス制御手段１２
８などの処理が簡単になり、さらに回路量を減らすこと
ができる。
長のパケットの場合、全ての動作を１つのパケットの転
送にかかる時間に同期させることができるため、入力回
線インタフェース１０９は、受信したパケットを到着順
に送出するのではなく、入力回線の番号順に送出しても
よい。同様に、メモリ手段１１１からのパケットの読み
出し動作を１つのパケットの転送にかかる時間に同期さ
せ、出力回線の番号順に上記時間あたり一回ずつ行なっ
てもよい。この場合、入力回線インタフェース１０９、
出力回線インタフェース１１７、アドレス制御手段１２
８などの処理が簡単になり、さらに回路量を減らすこと
ができる。
【００２９】また、次の順番のパケットのアドレスとパ
ケット本体を別のメモリ手段に格納することによって、
アドレス管理用メモリ手段とパケット格納用メモリ手段
に明確に分離してもよい。
ケット本体を別のメモリ手段に格納することによって、
アドレス管理用メモリ手段とパケット格納用メモリ手段
に明確に分離してもよい。
【００３０】
【発明の効果】本発明は、上記実施例から明らかなよう
に、データ記憶手段内に格納されたデータを格納順に順
序付けする書き込み位置記憶手段および読み出し位置記
憶手段と、データ記憶手段内のデータが格納されていな
い空き位置を順序付ける最後尾空き位置記憶手段および
先頭空き位置記憶手段とを備え、制御手段により、新し
くデータを書き込む場合は順序付けされている先頭の空
き位置にデータを書き込み、格納されているデータを読
み出す場合はデータを読み出して空きとなった位置を空
き位置の最後尾に順序付けるようにしたので、データの
先入れ先出し動作が可能なＦＩＦＯメモリを実現するこ
とができる。
に、データ記憶手段内に格納されたデータを格納順に順
序付けする書き込み位置記憶手段および読み出し位置記
憶手段と、データ記憶手段内のデータが格納されていな
い空き位置を順序付ける最後尾空き位置記憶手段および
先頭空き位置記憶手段とを備え、制御手段により、新し
くデータを書き込む場合は順序付けされている先頭の空
き位置にデータを書き込み、格納されているデータを読
み出す場合はデータを読み出して空きとなった位置を空
き位置の最後尾に順序付けるようにしたので、データの
先入れ先出し動作が可能なＦＩＦＯメモリを実現するこ
とができる。
【００３１】また、本発明によれば、上記ＦＩＦＯメモ
リにおいて、書き込み位置記憶手段と読み出し位置記憶
手段とからなる格納データ順序付け手段を複数備えるこ
とにより、１つのデータ記憶手段を用いて複数の先入れ
先出しメモリを構成することができ、各先入れ先出しメ
モリを各出力回線毎に割り当てることにより、複数の入
力回線から受信したパケットを目的の出力回線に到着順
に出力するパケットスイッチとして使用することができ
る。
リにおいて、書き込み位置記憶手段と読み出し位置記憶
手段とからなる格納データ順序付け手段を複数備えるこ
とにより、１つのデータ記憶手段を用いて複数の先入れ
先出しメモリを構成することができ、各先入れ先出しメ
モリを各出力回線毎に割り当てることにより、複数の入
力回線から受信したパケットを目的の出力回線に到着順
に出力するパケットスイッチとして使用することができ
る。
【００３２】さらに、本発明のパケットスイッチによれ
ば、複数の入力回線から受信したパケットをすべて１つ
のデータ記憶手段に格納するので、各出力回線毎のトラ
ヒックの偏りを吸収することができ、少ない容量のデー
タ記憶手段でも溢れによる廃棄が起こりにくく、しかも
回路量を削減することができるという効果を有する。
ば、複数の入力回線から受信したパケットをすべて１つ
のデータ記憶手段に格納するので、各出力回線毎のトラ
ヒックの偏りを吸収することができ、少ない容量のデー
タ記憶手段でも溢れによる廃棄が起こりにくく、しかも
回路量を削減することができるという効果を有する。
【図１】本発明の一実施例におけるＦＩＦＯメモリおよ
びパケットスイッチの構成を示すブロック図
びパケットスイッチの構成を示すブロック図
【図２】本発明の一実施例におけるパケット格納例を示
す模式図
す模式図
【図３】本発明の一実施例におけるパケット受信時の動
作例を示す模式図
作例を示す模式図
【図４】本発明の一実施例におけるパケット送信時の動
作例を示す模式図
作例を示す模式図
【図５】従来のパケットスイッチの構成を示すブロック
図
図
１０１、１０２、１０３、１０４、１０５、１０６、１
０７、１０８ 入力回線 １０９ 入力回線インタフェース １１０ 多重された受信パケットを送る信号線 １１１ メモリ手段（データ記憶手段） １１２ 送信パケットを送る信号線 １１３、１１４、１１５、１１６ 出力回線 １１７ 出力回線インタフェース １１８、１１９、１２０、１２１ 書き込みアドレスポ
インタ（書き込み位置記憶手段） １２２ 先頭空きアドレスポインタ（先頭空き位置記憶
手段） １２３、１２４、１２５、１２６ 読み出しアドレスポ
インタ（読み出し位置記憶手段） １２７ 最後尾空きアドレスポインタ（最後尾空き位置
記憶手段） １２８ アドレス制御手段（制御手段） ５０１、５０２、５０３、５０４、５０５、５０６、５
０７、５０８ 入力回線
０７、１０８ 入力回線 １０９ 入力回線インタフェース １１０ 多重された受信パケットを送る信号線 １１１ メモリ手段（データ記憶手段） １１２ 送信パケットを送る信号線 １１３、１１４、１１５、１１６ 出力回線 １１７ 出力回線インタフェース １１８、１１９、１２０、１２１ 書き込みアドレスポ
インタ（書き込み位置記憶手段） １２２ 先頭空きアドレスポインタ（先頭空き位置記憶
手段） １２３、１２４、１２５、１２６ 読み出しアドレスポ
インタ（読み出し位置記憶手段） １２７ 最後尾空きアドレスポインタ（最後尾空き位置
記憶手段） １２８ アドレス制御手段（制御手段） ５０１、５０２、５０３、５０４、５０５、５０６、５
０７、５０８ 入力回線
Claims (3)
- 【請求項１】 複数のデータを格納するデータ記憶手段
と、最後に格納されたデータの書き込み位置を記憶する
書き込み位置記憶手段と、最初に格納されたデータの書
き込み位置を記憶する読み出し位置記憶手段と、データ
が格納されてない前記データ記憶手段内の空き位置のう
ち、最も新しい空き位置を記憶する最後尾空き位置記憶
手段と、最も古い空き位置を示す先頭空き位置記憶手段
と、前記各手段の位置情報をもとに、前記データ記憶手
段に格納されたデータを格納順に順序付けするととも
に、データが格納されていない空き位置を順序付けして
データの先入れ先出し動作を行なわせる制御手段とを備
えたＦＩＦＯメモリ。 - 【請求項２】 書き込み位置記憶手段と読み出し位置記
憶手段とからなる格納データ順序付け手段を複数備え、
１つのデータ記憶手段を用いて複数の先入れ先出しメモ
リを構成することを特徴とする請求項１記載のＦＩＦＯ
メモリ。 - 【請求項３】 １つまたは複数の入力回線と、１つまた
は複数の出力回線とを備え、請求項２記載のＦＩＦＯメ
モリにおけるそれぞれの先入れ先出しメモリを、前記１
つまたは複数の出力回線それぞれに対応させ、その出力
回線宛のパケットを対応する先入れ先出しメモリに格納
することを特徴とするパケットスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30685792A JPH06164641A (ja) | 1992-11-17 | 1992-11-17 | Ｆｉｆｏメモリ・パケットスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30685792A JPH06164641A (ja) | 1992-11-17 | 1992-11-17 | Ｆｉｆｏメモリ・パケットスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164641A true JPH06164641A (ja) | 1994-06-10 |
Family
ID=17962088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30685792A Pending JPH06164641A (ja) | 1992-11-17 | 1992-11-17 | Ｆｉｆｏメモリ・パケットスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164641A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567407B1 (en) | 1998-02-20 | 2003-05-20 | Nec Electronics Corporation | ATM switch circuit capable of increasing use efficiency of address memory, and ATM switch circuit controlling method |
| WO2004066570A1 (ja) * | 2003-01-17 | 2004-08-05 | Fujitsu Limited | ネットワークスイッチ装置およびネットワークスイッチ方法 |
| WO2004066571A1 (ja) * | 2003-01-20 | 2004-08-05 | Fujitsu Limited | ネットワークスイッチ装置およびネットワークスイッチ方法 |
| JP2009021872A (ja) * | 2007-07-12 | 2009-01-29 | Fujitsu Ltd | パケット伝送方法及び装置 |
-
1992
- 1992-11-17 JP JP30685792A patent/JPH06164641A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567407B1 (en) | 1998-02-20 | 2003-05-20 | Nec Electronics Corporation | ATM switch circuit capable of increasing use efficiency of address memory, and ATM switch circuit controlling method |
| WO2004066570A1 (ja) * | 2003-01-17 | 2004-08-05 | Fujitsu Limited | ネットワークスイッチ装置およびネットワークスイッチ方法 |
| WO2004066571A1 (ja) * | 2003-01-20 | 2004-08-05 | Fujitsu Limited | ネットワークスイッチ装置およびネットワークスイッチ方法 |
| JP2009021872A (ja) * | 2007-07-12 | 2009-01-29 | Fujitsu Ltd | パケット伝送方法及び装置 |
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