JPH05292124A - パケットスイッチ - Google Patents

Abstract

(57)【要約】 【目的】 パケット交換機、パケット多重化装置等に使
用されるパケットスイッチにおいて、パケットバッファ
の容量を少なくすることができ、回路量の少ない優れた
パケットスイッチを提供する。 【構成】 入力番号カウンタ111等は、それぞれ出力回
線128等に対応し、その出力回線宛の受信パケットの信
号をカウントする。そして、入力回線101等から受信し
たパケット、そのパケットを出力する出力回線の番号、
および入力番号カウンタ111等の示すパケット番号を、
連想メモリ118内の空き位置に書き込む。次に、出力番
号カウンタ120等は、それぞれ出力回線128等において次
に出力するパケットの番号をカウントする。検索制御回
路124は、出力回線の番号、および出力番号カウンタ120
等の示すパケット番号によって連想メモリ118を検索
し、その出力回線に出力するパケットを読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パケット交換機，パケ
ット多重化装置，固定長パケットを用いたＡＴＭ(Async
hronous Transfer Mode)交換機，ＡＴＭ多重化装置等に
使用するパケットスイッチに関するものである。

【０００２】

【従来の技術】近年、パケットを使用したデータ通信が
盛んに行なわれるようになり、パケット交換機などの重
要性が増している。さらに、次世代の高速広帯域通信へ
の適用を目標にして、固定長パケットを用いるＡＴＭ交
換方式が盛んに研究されている。これまで、パケット交
換機などに使用されているパケットスイッチは、ソフト
ウェアによって実現されていた。しかし、ＡＴＭ交換機
用パケットスイッチなどにはさらに高速化が要求され、
ハードウェアによる実現が必要となっている。図３は、
ハードウェアによって実現した従来のパケットスイッチ
の構成を示している。図３において、301ないし308は入
力回線、309は入力回線301〜308からパケットを受信す
る入力回線インタフェース、310は空間スイッチであ
り、スイッチ切替制御回路311によって制御される。312
ないし315はＦＩＦＯ(First-InFirst-Out)メモリであ
り、各出力回線毎にパケットを格納する。316ないし319
は出力回線インタフェースであり、それぞれＦＩＦＯメ
モリ312〜315から読み出したパケットを出力回線320〜3
23に送出する。以上のように構成されたパケットスイッ
チについて、以下その動作について説明する。まず、入
力回線インタフェース309は、入力回線301〜308からパ
ケットを受信する。入力回線インタフェース309は、出
力回線の決定を行なった後、スイッチ切替制御回路311
に出力回線番号を送り、空間スイッチ310に到着順にパ
ケットを送る。このとき、入力回線インタフェース309
から送られる速度は、入力回線301〜308の８倍となる。
スイッチ切替制御回路311は、出力回線番号に従って空
間スイッチ310にスイッチ切替指示を送り、出力する出
力回線に対応したＦＩＦＯメモリに受信パケットを書き
込む。出力回線インタフェース316〜319はそれぞれ対応
するＦＩＦＯメモリ312〜315にパケットが格納されてい
れば、そのパケットを読み出してそれぞれ対応する出力
回線に出力する。このように上記従来のパケットスイッ
チでは、出力回線毎にＦＩＦＯメモリを設け、空間スイ
ッチによって各出力回線に対応するＦＩＦＯメモリに受
信パケットを分けて格納することによって、パケットの
スイッチングを行うことができる。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来のパケットスイッチでは、各出力回線毎にＦＩＦＯメ
モリを設けるため、各出力回線にトラヒックが集中した
場合ＦＩＦＯメモリが溢れやすくパケットの廃棄が起こ
りやすかった。これを避けるために、各ＦＩＦＯメモリ
に大きに容量を持せたる必要があり回路量が多くなると
いう問題があった。本発明は、このような従来の問題を
解決するものであり、回路量の少ない優れたパケットス
イッチを提供することを目的とするものである。

【０００４】

【課題を解決するための手段】本発明は上記目的を達成
するために、複数の入力回線と、複数の出力回線と、出
力回線毎にその出力回線宛の受信パケットに番号を付け
る複数の入力番号カウント手段と、出力回線毎に次に出
力するパケット番号をカウントする複数の出力番号カウ
ント手段と、複数の入力回線から受信したすべてのパケ
ットとそのパケットを出力する出力回線の番号および入
力番号カウント手段の示すパケット番号を格納する検索
可能メモリ手段と、検索可能メモリ手段を出力回線の番
号と出力番号カウント手段の示すパケット番号によって
検索し、検索可能メモリ手段から読み出すパケットを決
定する検索制御手段とを備えたもの、あるいは、複数の
入力回線と、複数の出力回線と、出力回線毎のその出力
回線宛の受信パケットに番号を付ける複数の入力番号カ
ウント手段と、出力回線毎に次に出力するパケット番号
をカウントする複数の出力番号カウント手段と、複数の
入力回線から受信したすべてのパケットを格納するメモ
リ手段と、受信パケットを出力する出力回線の番号およ
び入力番号カウント手段の示すパケット番号を格納する
検索可能メモリ手段と、検索可能メモリ手段を出力回線
の番号と出力番号カウント手段の示すパケット番号によ
って検索し、前記メモリ手段から読み出すパケットを決
定する検索制御手段とを備えたものである。

【０００５】

【作用】したがって本発明によれば、前の構成の場合
は、複数の入力回線から受信したパケットとそのパケッ
トを出力する出力回線の番号および入力番号カウント手
段の示すパケット番号を検索可能メモリ手段内の空き位
置に書き込み、その後入力番号カウント手段の示すパケ
ット番号を更新し、検索制御手段は出力回線の番号と出
力番号カウント手段の示すパケット番号によって検索可
能メモリ手段を検索することにより、その出力回線宛の
パケットのうち次に出力すべきパケットを選択してその
パケットを出力回線に出力し、その後出力番号カウント
手段の示すパケット番号を更新することによって、複数
の入力回線から受信したパケットを目的の出力回線を到
着順に出力することができ、パケットのスイッチングを
行うことができる。また、後の構成の場合は、複数の入
力回線から受信したパケットをメモリ手段内の空き位置
に書き込み、そのパケットを出力する出力回線の番号お
よび入力番号カウント手段の示すパケット番号を、検索
可能メモリ手段内のメモリ手段と同じ空き位置に書き込
み、その後入力番号カウント手段に示すパケット番号を
更新し、検索制御手段は出力回線の番号と出力番号カウ
ント手段の示すパケット番号によって検索可能メモリ手
段を検索することにより、その出力回線宛のパケットの
うち次に出力すべきパケットの格納されているメモリ手
段内の位置を選択してそのパケットを出力回線に出力
し、その後出力番号カウント手段の示すパケット番号を
更新することによって、複数の入力回線から受信したパ
ケットを目的の出力回線に到着順に出力することがで
き、パケットのスイッチングを行うことができる。さら
に本発明によれば、複数の入力回線から受信したパケッ
トをすべて検索可能メモリ手段またはメモリ手段を格納
することによって、各出力回線毎にトラヒックの偏りを
吸収することができるため、少ない容量の検索可能メモ
リ手段またはメモリ手段でも溢れによる廃棄が起こりに
くく、回路量を削減できる。また、受信したパケットを
宛先の出力回線に出力する交換機能および受信したパケ
ットを受信した順番に出力する機能は、検索可能メモリ
手段を検索制御手段が検索することによって同時に実現
される。このため、入力番号カウント手段および出力番
号カウント手段を付加すれば、従来のパケットスイッチ
における空間スイッチとＦＩＦＯメモリが不要となり、
さらに回路量が少なくなる。

【０００６】

【実施例】図１は本発明の第１実施例におけるパケット
スイッチの構成を示すものである。図１において、101
ないし108は入力回線、109は入力回線101〜108からパケ
ットを受信する入力回線インタフェース、118は連想メ
モリであって、入力回線101〜108から受信したパケット
(信号線117より)とそのパケットの宛先である出力回線
の番号(信号線110より)およびそのパケットの受信順を
示すパケット番号(信号線116より)を格納する。111〜11
4は入力番号カウンタであり、それぞれ対応する出力回
線宛のパケットを受信すると値を１増やすことにより出
力回線ごとに受信したパケットの番号をカウントする。
115はセレクタであり、受信したパケットの出力回線番
号を信号線110によって入力番号カウンタを選択し、連
想メモリ118に格納するためのパケット番号を信号線116
に出力する。124は出力回線の番号とパケット信号によ
って連想メモリ118を検索する検索制御回路であり、信
号線132を通して検索する出力回線の番号とパケット番
号を連想メモリ118に送る。120ないし123は出力番号カ
ウンタであり、それぞれ対応する出力回線宛のパケット
を出力されたとき値を１増やすことにより、次に出力す
べきパケットの番号を示す。125は検索の結果連想メモ
リ118からどの出力回線宛のパケットを読み出したかを
示す信号線、119は空きアドレスＦＩＦＯであり、連想
メモリ118内のパケットが格納されていない位置のアド
レス値を格納する。133は空きアドレスＦＩＦＯから読
み出された連想メモリ内の空き位置を示すアドレス値を
通知する信号線であり、134は連想メモリ118からパケッ
トが読み出され空になった位置のアドレス値を通知する
信号線である。127は出力回線インタフェースであり、
連想メモリ118から読み出されたパケットを信号線126を
通して受け取り出力回線128〜131に送出する。

【０００７】以上のように構成されたパケットスイッチ
について、以下その動作について説明する。まず、入力
回線インタフェース109は入力回線101〜108それぞれか
らのパケットを受信する。入力回線インタフェース109
は、各パケットに対して出力回線番号の決定を行った
後、信号線117に受信したパケットを、信号線110にその
パケットの宛先の出力回線の番号を受信順に送出する。
この場合、受信したパケットを全て送出するため、信号
線117の転送速度は入力回線の８倍以上となる。信号線1
17に送出される受信パケットは連想メモリ118に送ら
れ、信号線110に送出されたパケット番号は連想メモリ1
18と入力番号カウンタ111〜114、およびセレクタ115に
送られる。まず、パケットが入力回線101〜108から入力
されて、連想メモリ118に格納される動作を説明する。
ここで、説明のため出力回線128宛のパケットが入力回
線インタフェース102に到着し、出力回線128には入力番
号カウンタ111と出力番号カウンタ120が対応していると
する。入力回線インタフェース109は、信号線117に受信
したパケットを送出し、信号線110にそのパケットの宛
先の出力回線番号を送出する。すると、セレクタ115は
信号線110から受け取った出力回線番号によって入力番
号カウンタ111の出力を選択し信号線116に送出する。す
なわち、信号線116は出力回線128宛のパケットの番号を
示す。信号線117，信号線110，そして信号線116の値は
連想メモリ118に格納される。このときこれらの値が格
納されるアドレスは空きアドレスＦＩＦＯ119から読み
出されたアドレス値(信号線133で示された)である。連
想メモリ118への格納後、入力番号カウンタ111の値は更
新されて１増える。これは、次に受信されるパケットの
番号となる。以上の動作は、他の入力回線から入力され
るパケットについても同様であり、また他の出力回線宛
のパケットについても同様である。次に、連想メモリ11
8からパケットを読み出して出力回線128に送出する動作
について説明する。この動作は、前記の書き込み動作と
は独立して行われる。また、出力回線が４本であるの
で、連想メモリ118からの読み出し速度は出力回線128〜
131の速度の４倍以上となる。まず、検索制御回路124
は、４本の出力回線の番号およびそれに対応する出力番
号カウンタ120〜123の値を順に信号線132に出力する。
そして、連想メモリ118は、格納されたパケットを信号
線132の値によって検索する。ここで、出力回線128につ
いての検索が行なわれ、出力回線128宛のパケットが見
つかると、連想メモリ118はそのパケットを信号線126に
出力する。出力回線インタフェース127は、信号線126を
通して送られるパケットを速度変換などを行った後出力
回線128に出力する。そのパケットを読み出した位置の
アドレス値は信号線134に送出され、空きアドレスＦＩ
ＦＯ119に格納される。また、パケットを読み出したこ
とを、信号線125によって出力番号カウンタ120〜123に
通知する。これによって、出力番号カウンタ120の値が
更新されて１増える。この値は、次に出力回線128から
出力するパケット番号となる。出力回路128について検
索が行なわれ、出力回線128宛のパケットが見つからな
かった場合は、何の動作も行なわない。以上の動作は、
他の出力回線についても同様である。このように、上記
実施例によれば、入力回線101〜108から受信したパケッ
トとそのパケットを出力する出力回線の番号およびその
出力回線における出力順となるパケット番号を、空きア
ドレスＦＩＦＯから読み出したアドレスの示す連想メモ
リ118内の空き位置に書き込み、さらに検索制御回路124
は、出力回線の番号およびその出力回線における次に出
力するパケット番号によって連想メモリ118を検索し、
その出力回線から出力するパケットを選択してその出力
回線に出力することにより、入力回線101〜108から受信
したパケットを目的の出力回線に到着順に出力すること
ができ、パケットのスイッチングを行うことができる。
すなわち、連想メモリ118を使用することによって、出
力回線毎にＦＩＦＯメモリを設けたのと同じ動作をさせ
ることができる。また、上記実施例によれば、複数の入
力回線から受信したパケットをすべて連想メモリに格納
することによって、各出力回線毎のトラヒックの偏りを
吸収することができるため、少ない容量の連想メモリで
も連想メモリの溢れによる廃棄が起こりにくく、回路量
が削減できるという効果を有する。上記実施例では入力
回線数を８本，出力回線数を４本としているが、それぞ
れ任意の数で実現することができる。また、入力回線イ
ンタフェース109から送出する速度および連想メモリ118
から読み出す速度を、それぞれ入力回線101〜108，出力
回線128〜131より大きくしている。しかし、入力回線イ
ンタフェース109で直並列変換し、出力回線インタフェ
ース127で並直列変換することによって、上記速度を下
げるようにしてもよい。さらに、ＡＴＭ方式で用いられ
るような固定長のパケットの場合、全ての動作を一つの
パケットの転送にかかる時間に同期させることができ
る。このため、入力回線インタフェース109は、受信し
たパケットを到着順に送出するのではなく、入力回線の
番号順に送出してもよい。同様に、連想メモリ118の検
索動作および連想メモリ118からのパケットの読み出し
動作を一つのパケットの転送にかかる時間に同期させ、
出力回線の番号順に上記時間あたり一回ずつ行ってもよ
い。この場合、入力回線インタフェース109，検索制御
回路124，出力番号カウンタ120〜123，出力回線インタ
フェース127などの処理が簡単になり、さらに回路量を
減らすことができる。

【０００８】図２は本発明の第２実施例におけるパケッ
トスイッチの構成を示すものである。図２において、20
1ないし208は入力回線、209は入力回線インタフェー
ス、218は連想メモリであって、パケットの宛先である
出力回線番号(信号線210により)とパケット番号(信号線
216により)のみを格納する。そして受信パケット(信号
線217により)はランダムアクセスメモリ227に格納す
る。また、連想メモリ218は書き込まれた出力回線番号
とパケット番号を空いているアドレスに自動的に書き込
む機能を持つ。さらに、連想メモリ218は、検索の結果
見つけた内容が格納されているアドレスを信号線226に
出力する。211ないし214は入力番号カウンタ、215はセ
レクタ、219ないし222は出力番号カウンタ、223は検索
制御回路、229は出力回線インタフェース、230ないし23
3は出力回線であり、これらの構成は第１の実施例と同
様であり、第２の実施例も第１の実施例と同様に動作す
る。すなわち、入力回線201〜208から受信したパケット
を出力する出力回線の番号(信号線210により)とその出
力回線における出力順となる信号線216からのパケット
番号を連想メモリ218内の空き位置に書き込み、信号線2
17からの受信パケットはランダムアクセスメモリ227の
上記連想メモリ218に書き込んだ位置と同じ空き位置に
書き込み、さらに検索制御回路223は、出力回線の番号
およびその出力回線における次に出力するパケット番号
を信号線234によって連想メモリ218を検索し、その出力
回線から出力するパケットが格納されている位置のアド
レス値を信号線226によりランダムアクセスメモリ227に
出力し、ランダムアクセスメモリ227からそのパケット
を出力回線に出力することにより、入力回線101〜108か
ら受信したパケットを目的の出力回線に到着順に出力す
ることができ、パケットのスイッチングを行うことがで
きる。このように、受信パケットをランダムアクセスメ
モリに格納しても同様に動作することができ、連想メモ
リより回路量の少ないランダムアクセスメモリを使用す
ることによって、さらに回路量を減らすことができる。
なお、上記第１の実施例および第２の実施例では、検索
可能メモリ手段として連想メモリを使用しているが他の
検索可能メモリを使用してもよい。

【０００９】

【発明の効果】本発明は上記実施例より明らかなよう
に、複数の入力回線から受信したパケットとそのパケッ
トを出力する出力回線の番号および入力番号カウント手
段の示すパケット番号を、検索可能メモリ手段またはメ
モリ手段内の空き位置に書き込み、その後入力番号カウ
ント手段の示すパケット番号を更新し、検索制御手段は
出力回線の番号と出力番号カウント手段の示すパケット
番号によって検索可能メモリ手段を検索することによ
り、その出力回線宛のパケットのうち次に出力すべきパ
ケットを選択してそのパケットを出力回線に出力し、そ
の後出力番号カウント手段の示すパケット番号を更新す
るようにしたものであり、複数の入力回線から受信した
パケットを目的の出力回線に到着順に出力することがで
きるという効果を有する。また、複数の入力回線から受
信したパケットをすべて検索可能メモリ手段またはメモ
リ手段に格納することによって、各出力回線毎にトラヒ
ックの偏りを吸収することができるため、少ない容量の
検索可能メモリ手段またはメモリ手段でも溢れによる廃
棄が起こりにくく、回線量を削減できるという効果を有
する。さらに、受信したパケットを宛先の出力回線に出
力する交換機能および受信したパケットを受信した順番
に出力する機能は、検索可能メモリ手段を検索制御手段
が検索することによって同時に実現される。このため、
入力番号カウント手段および出力番号カウント手段を付
加すれば、従来のパケットスイッチにおける空間スイッ
チＦＩＦＯメモリが不要となり、さらに回路量が少なく
なるという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１実施例におけるパケットスイッチ
の構成図である。

【図２】本発明の第２実施例におけるパケットスイッチ
の構成図である。

【図３】従来のパケットスイッチの構成図である。

【符号の説明】

101，102，103，104，105，106，107，108，201，202，
203，204，205，206，207，208，301，302，303，304，
305，306，307，308…入力回線、 110，210…出力回線
番号を通知する信号線、 111，112，113，114，211，2
12，213，214…入力番号カウンタ、 115，215…セレク
タ、 116，216…受信パケット番号を通知する信号線、
117，217…受信パケットを送る信号線、 118，218…
連想メモリ、 119…空きアドレスＦＩＦＯ、 120，12
1，122，123，219，220，221，222…出力番号カウン
タ、 124，223…検索制御回路、 125，224…どの出力
回線からパケットを読み出したかを通知する信号線、
126，228…送信パケットを送る信号線、 127，229，31
6，317，318，319…出力回線インタフェース、128，12
9，130，131，230，231，232，233，320，321，322，32
3…出力回線、225…書き込みアドレスを送る信号線、
226…読み出しアドレスを送る信号線、227…ランダムア
クセスメモリ、 310…空間スイッチ、 311…スイッチ
切替制御回路、 312，313，314，315…ＦＩＦＯ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の入力回線と、複数の出力回線と、
   前記出力回線毎にその出力回線宛の受信パケットに番号
   を付ける複数の入力番号カウント手段と、前記出力回線
   毎に次に出力するパケットの番号をカウントする複数の
   出力番号カウント手段と、前記複数の入力回線から受信
   したすべてのパケットとそのパケットを出力する出力回
   線の番号および前記入力番号カウント手段の示すパケッ
   ト番号を格納する検索可能メモリ手段と、前記検索可能
   メモリ手段を出力回線の番号と前記出力番号カウント手
   段の示すパケット番号によって検索し、前記検索可能メ
   モリ手段から読み出すパケットを決定する検索制御手段
   とを備えたことを特徴とするパケットスイッチ。
2. 【請求項２】 複数の入力回線と、複数の出力回線と、
   前記出力回線毎のその出力回線宛の受信パケットに番号
   を付ける複数の入力番号カウント手段と、前記出力回線
   毎に次に出力するパケットの番号をカウントする複数の
   出力番号カウント手段と、前記複数の入力回線から受信
   したすべてのパケットを格納するメモリ手段と、前記受
   信パケットを出力する出力回線の番号および前記入力番
   号カウント手段の示すパケット番号を格納する検索可能
   メモリ手段と、前記検索可能メモリ手段を出力回線の番
   号と前記出力番号カウント手段の示すパケット番号によ
   って検索し、前記メモリ手段から読み出すパケットを決
   定する検索制御手段とを備えたことを特徴とするパケッ
   トスイッチ。