JPH0927812A - Ａｔｍスイッチのアドレス生成回路 - Google Patents
Ａｔｍスイッチのアドレス生成回路Info
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- JPH0927812A JPH0927812A JP17760995A JP17760995A JPH0927812A JP H0927812 A JPH0927812 A JP H0927812A JP 17760995 A JP17760995 A JP 17760995A JP 17760995 A JP17760995 A JP 17760995A JP H0927812 A JPH0927812 A JP H0927812A
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- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5685—Addressing issues
Abstract
(57)【要約】
【課題】 この発明は、サービスクラス毎に論理的にセ
ルバッファを分割して管理することで、１つのＬＳＩで
複数のサービスクラスをサポートすることが可能なＡＴ
Ｍスイッチのアドレス生成回路を提供することを課題と
する。 【解決手段】 この発明は、ＡＴＭ（非同期転送モー
ド）交換システムにおける共有バッファ型のＡＴＭスイ
ッチのアドレス生成回路において、共有バッファに格納
されているセルの出力ポートを示す宛先情報、アドレ
ス、サービスクラスを示すクラス情報が格納されなるア
ドレス生成ユニット５を複数備え、共有バッファに対す
るセルの入出力時には、セルのクラス情報と一致するク
ラス情報が格納されているアドレス生成ユニット５の宛
先情報及びアドレスが選択されて使用されるように構成
される。
ルバッファを分割して管理することで、１つのＬＳＩで
複数のサービスクラスをサポートすることが可能なＡＴ
Ｍスイッチのアドレス生成回路を提供することを課題と
する。 【解決手段】 この発明は、ＡＴＭ（非同期転送モー
ド）交換システムにおける共有バッファ型のＡＴＭスイ
ッチのアドレス生成回路において、共有バッファに格納
されているセルの出力ポートを示す宛先情報、アドレ
ス、サービスクラスを示すクラス情報が格納されなるア
ドレス生成ユニット５を複数備え、共有バッファに対す
るセルの入出力時には、セルのクラス情報と一致するク
ラス情報が格納されているアドレス生成ユニット５の宛
先情報及びアドレスが選択されて使用されるように構成
される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ（Ａｓｙｎ
ｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ、非同
期転送モード）交換システムにおける共有バッファ型の
ＡＴＭスイッチのアドレス生成回路に関する。
ｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ、非同
期転送モード）交換システムにおける共有バッファ型の
ＡＴＭスイッチのアドレス生成回路に関する。
【０００２】
【従来の技術】ＡＴＭスイッチは、ＡＴＭセルに付加さ
れた宛先情報（ルーティングタグ）をもとに、セルをそ
の宛先に交換する動作を実現するものであり、セルを蓄
積するセルバッファの配置によって、入力バッファ型、
出力バッファ型、共有バッファ型に分類される。一般
に、バッファ総数を一定としたときのセル廃棄率特性
は、共有バッファ型が最も優れている。
れた宛先情報（ルーティングタグ）をもとに、セルをそ
の宛先に交換する動作を実現するものであり、セルを蓄
積するセルバッファの配置によって、入力バッファ型、
出力バッファ型、共有バッファ型に分類される。一般
に、バッファ総数を一定としたときのセル廃棄率特性
は、共有バッファ型が最も優れている。
【０００３】共有バッファ型のＡＴＭスイッチにおける
セルバッファのアドレス管理方式としては、リンクトリ
スト方式、シフトレジスタ方式などが知られている。
セルバッファのアドレス管理方式としては、リンクトリ
スト方式、シフトレジスタ方式などが知られている。
【０００４】このような方式のＡＴＭスイッチにおい
て、ＡＴＭスイッチで実現される機能の一つに同報機能
（マルチキャスト）がある。同報機能は、入力セルをコ
ピーして複数の出力ポートに出力する機能である。しか
し、リンクトリスト方式で同報機能を実現しようとする
と、１）同報セルのスループットに限界があり、２）セ
ルバッファの有効利用が図れないなどの問題がある。こ
れに対して、シフトレジスタ方式では、以下に述べるよ
うに宛先情報を記憶するレジスタを出力リンクと同数用
意することにより容易に実現できる。
て、ＡＴＭスイッチで実現される機能の一つに同報機能
（マルチキャスト）がある。同報機能は、入力セルをコ
ピーして複数の出力ポートに出力する機能である。しか
し、リンクトリスト方式で同報機能を実現しようとする
と、１）同報セルのスループットに限界があり、２）セ
ルバッファの有効利用が図れないなどの問題がある。こ
れに対して、シフトレジスタ方式では、以下に述べるよ
うに宛先情報を記憶するレジスタを出力リンクと同数用
意することにより容易に実現できる。
【０００５】次に、シフトレジスタ型のアドレス管理方
式を実現する従来のアドレス生成回路の概要について、
図１２を用いて説明する。
式を実現する従来のアドレス生成回路の概要について、
図１２を用いて説明する。
【０００６】図１２において、アドレス生成回路は、セ
ルの宛先情報を記憶する宛先情報レジスタ１０１と、セ
ルが記憶されているセルバッファ（図示せず）のアドレ
スを記憶するアドレスポインタレジスタ１０２と、これ
らを制御するカラム制御回路１０３で構成されるアドレ
ス生成ユニット１０４が、宛先情報入力バス１０５、制
御バス１０６、アドレスポインタ出力バス１０７を介し
てループ状に接続されて構成されている。宛先情報入力
バス１０５にはスイッチ入力部（図示せず）よりセルの
宛先情報が、制御バス１０６にはアドレス生成回路の制
御データがそれぞれ転送される。また、アドレスポイン
タ出力バス１０７には、セルのセルバッファへの書き込
みアドレス、セルバッファからの読み出しアドレスがそ
れぞれ転送される。
ルの宛先情報を記憶する宛先情報レジスタ１０１と、セ
ルが記憶されているセルバッファ（図示せず）のアドレ
スを記憶するアドレスポインタレジスタ１０２と、これ
らを制御するカラム制御回路１０３で構成されるアドレ
ス生成ユニット１０４が、宛先情報入力バス１０５、制
御バス１０６、アドレスポインタ出力バス１０７を介し
てループ状に接続されて構成されている。宛先情報入力
バス１０５にはスイッチ入力部（図示せず）よりセルの
宛先情報が、制御バス１０６にはアドレス生成回路の制
御データがそれぞれ転送される。また、アドレスポイン
タ出力バス１０７には、セルのセルバッファへの書き込
みアドレス、セルバッファからの読み出しアドレスがそ
れぞれ転送される。
【０００７】各アドレス生成ユニット１０４の位置関係
はセルの到着順序に対応しており、図中の下方に位置す
るアドレス生成ユニット１０４に対応するセルは、上方
に位置するアドレス生成ユニット１０４のセルよりも到
着時間が古い。したがって、ある出力ポート行きのセル
を時間順序を守って出力するためには、アドレス生成回
路を下方から検索し、その出力ポート行きの宛先情報が
記憶されているアドレス生成ユニット１０４を検出すれ
ばよい。検出されたアドレス生成ユニット１０４のアド
レスポインタレジスタ１０２に記憶されたアドレスがセ
ルバッファの読み出しアドレスとなる。
はセルの到着順序に対応しており、図中の下方に位置す
るアドレス生成ユニット１０４に対応するセルは、上方
に位置するアドレス生成ユニット１０４のセルよりも到
着時間が古い。したがって、ある出力ポート行きのセル
を時間順序を守って出力するためには、アドレス生成回
路を下方から検索し、その出力ポート行きの宛先情報が
記憶されているアドレス生成ユニット１０４を検出すれ
ばよい。検出されたアドレス生成ユニット１０４のアド
レスポインタレジスタ１０２に記憶されたアドレスがセ
ルバッファの読み出しアドレスとなる。
【０００８】アドレス生成回路におけるシフトレジスタ
型のアドレス管理は、入力動作、出力動作、シフト動作
の一連の３つの動作により実現される。
型のアドレス管理は、入力動作、出力動作、シフト動作
の一連の３つの動作により実現される。
【０００９】入力動作は、セルが入力されるときに行わ
れる。セル入力時は、セルに付加された宛先情報がアド
レス生成回路に転送され、アドレス生成回路の空きカラ
ムが下方から検索される。最初に検索された空きカラム
に宛先情報が入力され、そのカラムのアドレスポインタ
がセルバッファへ転送されて、セルバッファにセルが書
き込まれる。
れる。セル入力時は、セルに付加された宛先情報がアド
レス生成回路に転送され、アドレス生成回路の空きカラ
ムが下方から検索される。最初に検索された空きカラム
に宛先情報が入力され、そのカラムのアドレスポインタ
がセルバッファへ転送されて、セルバッファにセルが書
き込まれる。
【００１０】図１４、１５、１６、１７は図１３に示す
初期状態から、宛先情報０を持つセルＡ、宛先情報１を
持つセルＢ、宛先情報１を持つセルＣ、宛先情報０を持
つセルＤが、この順序で入力されたときのアドレス生成
回路１０８及びセルバッファ１０９の内部状態をそれぞ
れ図示したものである。
初期状態から、宛先情報０を持つセルＡ、宛先情報１を
持つセルＢ、宛先情報１を持つセルＣ、宛先情報０を持
つセルＤが、この順序で入力されたときのアドレス生成
回路１０８及びセルバッファ１０９の内部状態をそれぞ
れ図示したものである。
【００１１】出力動作は、セルが出力されるときに行わ
れる。セル出力時は、出力ポートに一致する宛先情報を
持つアドレス生成回路のカラムが下方から検索され、最
初に検索されたカラムのアドレスポインタがセルバッフ
ァへ転送されて、セルバッファからセルが読み出され
る。また、出力されたカラムの宛先情報はリセットさ
れ、セルが出力されたカラムは空きカラムとなる。
れる。セル出力時は、出力ポートに一致する宛先情報を
持つアドレス生成回路のカラムが下方から検索され、最
初に検索されたカラムのアドレスポインタがセルバッフ
ァへ転送されて、セルバッファからセルが読み出され
る。また、出力されたカラムの宛先情報はリセットさ
れ、セルが出力されたカラムは空きカラムとなる。
【００１２】図１８、１９は図１７に示す状態から、出
力ポート“０”行きのセル、出力ポート“１”行きのセ
ルが、この順序で出力されたときのアドレス生成回路１
０８及びセルバッファ１０９の内部状態をそれぞれ図示
したものである。
力ポート“０”行きのセル、出力ポート“１”行きのセ
ルが、この順序で出力されたときのアドレス生成回路１
０８及びセルバッファ１０９の内部状態をそれぞれ図示
したものである。
【００１３】シフト動作は、出力動作によって生じた空
きカラムを詰めるために行われる。シフト動作時は、ア
ドレス生成回路の空きカラムが下方から検索され、最初
に検索された空きカラムのアドレスポインタの値をアド
レスポインタ出力バス１０７に出力するとともに、その
カラムより上方のカラムの値を１段下のカラムへシフト
する。アドレスポインタ出力バスに出力されたアドレス
ポインタの値は最上段のカラムへ入力される。
きカラムを詰めるために行われる。シフト動作時は、ア
ドレス生成回路の空きカラムが下方から検索され、最初
に検索された空きカラムのアドレスポインタの値をアド
レスポインタ出力バス１０７に出力するとともに、その
カラムより上方のカラムの値を１段下のカラムへシフト
する。アドレスポインタ出力バスに出力されたアドレス
ポインタの値は最上段のカラムへ入力される。
【００１４】図２０は図１９に示す状態から１回のシフ
ト動作が行われ、図２１は図２０に示す状態から１回の
シフト動作が行われて、それぞれ空きカラムが１つ詰め
られたときのアドレス生成回路１０８及びセルバッファ
１０９の内部状態を図示したものである。
ト動作が行われ、図２１は図２０に示す状態から１回の
シフト動作が行われて、それぞれ空きカラムが１つ詰め
られたときのアドレス生成回路１０８及びセルバッファ
１０９の内部状態を図示したものである。
【００１５】上記のアドレス生成回路においては、同報
機能は宛先情報レジスタ１０１を出力ポートと同数用意
することで容易に実現される。例えば４つの出力ポート
を有する場合には、図２２に示すように、宛先情報レジ
スタ１０１の各ビットと出力ポートを１対１に対応さ
せ、同報すべき出力ポートに対応する宛先情報レジスタ
１０１のビットに例えば“１”を設定する。入力動作、
シフト動作は上述したものと同様であるが、出力動作に
おいて、セルが出力されたカラムの出力ポートに対応す
る宛先情報ビットのみがリセットされるのが異なる。
機能は宛先情報レジスタ１０１を出力ポートと同数用意
することで容易に実現される。例えば４つの出力ポート
を有する場合には、図２２に示すように、宛先情報レジ
スタ１０１の各ビットと出力ポートを１対１に対応さ
せ、同報すべき出力ポートに対応する宛先情報レジスタ
１０１のビットに例えば“１”を設定する。入力動作、
シフト動作は上述したものと同様であるが、出力動作に
おいて、セルが出力されたカラムの出力ポートに対応す
る宛先情報ビットのみがリセットされるのが異なる。
【００１６】このようなシフトレジスタ型アドレス管理
方式を採用した従来の共有バッファ型のＡＴＭスイッチ
ＬＳＩでは、セルバッファの容量がチップサイズの制約
から２５６セル程度に制限されていたため、例えば、Ｃ
ＢＲ（Ｃｏｎｓｔａｎｔ Ｂｉｔ Ｒａｔｅ）、ＶＢＲ
（Ｖａｒｉａｂｌｅ Ｂｉｔ Ｒａｔｅ）、ＡＢＲ（Ａ
ｖａｉｌａｂｌｅ Ｂｉｔ Ｒａｔｅ）などのトラッフ
ィク・タイプの異なる複数のサービスクラスを１つのス
イッチＬＳＩでサポートするには、スループットの観点
から見てセルバッファの容量が不足していた。したがっ
て、複数のサービスクラスをサポートするためには、例
えば、呼受付制御（ＣＡＣ：ＣａｌｌＡｄｍｉｓｓｉｏ
ｎ Ｃｏｎｔｒｏｌ）により、予め回線の帯域割当てを
行うＣＢＲ／ＶＢＲセルを扱うスイッチ基板と、帯域割
当てを行わないＡＢＲセルを扱うスイッチ基板の２枚で
構成される２プレーンスイッチなどが用いられていた。
方式を採用した従来の共有バッファ型のＡＴＭスイッチ
ＬＳＩでは、セルバッファの容量がチップサイズの制約
から２５６セル程度に制限されていたため、例えば、Ｃ
ＢＲ（Ｃｏｎｓｔａｎｔ Ｂｉｔ Ｒａｔｅ）、ＶＢＲ
（Ｖａｒｉａｂｌｅ Ｂｉｔ Ｒａｔｅ）、ＡＢＲ（Ａ
ｖａｉｌａｂｌｅ Ｂｉｔ Ｒａｔｅ）などのトラッフ
ィク・タイプの異なる複数のサービスクラスを１つのス
イッチＬＳＩでサポートするには、スループットの観点
から見てセルバッファの容量が不足していた。したがっ
て、複数のサービスクラスをサポートするためには、例
えば、呼受付制御（ＣＡＣ：ＣａｌｌＡｄｍｉｓｓｉｏ
ｎ Ｃｏｎｔｒｏｌ）により、予め回線の帯域割当てを
行うＣＢＲ／ＶＢＲセルを扱うスイッチ基板と、帯域割
当てを行わないＡＢＲセルを扱うスイッチ基板の２枚で
構成される２プレーンスイッチなどが用いられていた。
【００１７】しかしながら、最近の微細化技術の進展と
ともに、１つのスイッチＬＳＩに集積化が可能なセルバ
ッファ数も５１２セル程度にまで増加したため、セルバ
ッファ数の観点からは１つのＬＳＩで複数のサービスク
ラスをサポートすることが可能になってきた。そこで、
共有バッファ型のスイッチＬＳＩにおいて、複数のサー
ビスクラスを効率的かつ柔軟にサポートするアドレス管
理方式の提案が待たれていた。
ともに、１つのスイッチＬＳＩに集積化が可能なセルバ
ッファ数も５１２セル程度にまで増加したため、セルバ
ッファ数の観点からは１つのＬＳＩで複数のサービスク
ラスをサポートすることが可能になってきた。そこで、
共有バッファ型のスイッチＬＳＩにおいて、複数のサー
ビスクラスを効率的かつ柔軟にサポートするアドレス管
理方式の提案が待たれていた。
【００１８】
【発明が解決しようとする課題】以上説明したように、
従来の共有バッファ型のＡＴＭスイッチにおいては、チ
ップサイズの制約からセルバッファの容量に制限を受け
ていたため、複数のサービスクラスを１チップのＬＳＩ
でサポートすることができず、複数のＬＳＩチップによ
りサポートしていた。このため、構成の大型化や製造工
数の増大といった不具合を招いていた。
従来の共有バッファ型のＡＴＭスイッチにおいては、チ
ップサイズの制約からセルバッファの容量に制限を受け
ていたため、複数のサービスクラスを１チップのＬＳＩ
でサポートすることができず、複数のＬＳＩチップによ
りサポートしていた。このため、構成の大型化や製造工
数の増大といった不具合を招いていた。
【００１９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、サービスクラ
ス毎に論理的にセルバッファを分割して管理すること
で、１つのＬＳＩで複数のサービスクラスをサポートす
ることが可能なＡＴＭスイッチのアドレス生成回路を提
供することにある。
たものであり、その目的とするところは、サービスクラ
ス毎に論理的にセルバッファを分割して管理すること
で、１つのＬＳＩで複数のサービスクラスをサポートす
ることが可能なＡＴＭスイッチのアドレス生成回路を提
供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、ＡＴＭ（非同期転送モー
ド）交換システムにおける共有バッファ型のＡＴＭスイ
ッチのアドレス生成回路において、共有バッファに格納
されているセルの出力ポートを示す宛先情報、アドレ
ス、サービスクラスを示すクラス情報が格納されるアド
レス生成ユニットを複数備え、前記共有バッファにおけ
るセルの入出力時には、セルのクラス情報と一致するク
ラス情報が格納される前記アドレス生成ユニットの宛先
情報及びアドレスが選択され使用される構成される。
に、請求項１記載の発明は、ＡＴＭ（非同期転送モー
ド）交換システムにおける共有バッファ型のＡＴＭスイ
ッチのアドレス生成回路において、共有バッファに格納
されているセルの出力ポートを示す宛先情報、アドレ
ス、サービスクラスを示すクラス情報が格納されるアド
レス生成ユニットを複数備え、前記共有バッファにおけ
るセルの入出力時には、セルのクラス情報と一致するク
ラス情報が格納される前記アドレス生成ユニットの宛先
情報及びアドレスが選択され使用される構成される。
【００２１】請求項２記載の発明は、ＡＴＭ（非同期転
送モード）交換システムにおける共有バッファ型のＡＴ
Ｍスイッチのアドレス生成回路において、共有バッファ
に対して入出力されるセルの出力ポートを示す宛先情報
が格納される宛先情報レジスタと、前記共有バッファに
対して入出力されるセルのアドレスが格納されるアドレ
スポインタレジスタと、前記共有バッファに対して入出
力されるセルのサービスクラスを示すクラス情報が設定
され、このクラス情報は前記共有バッファに割り当てる
サービスクラスのバッファ数に応じて初期設定されてな
るクラス情報レジスタと、前記それぞれのレジスタの入
出力を制御する制御回路とからなるアドレス生成ユニッ
トを複数備え、前記複数のアドレス生成ユニットの宛先
情報レジスタとアドレスポインタレジスタと制御回路と
は最下位側から時系列的に内容が格納されるように接続
され、前記共有バッファにおけるセルの入出力時には、
セルのクラス情報と一致するクラス情報が設定されてい
る前記クラス情報レジスタを含む最下位の前記アドレス
生成ユニットの宛先情報レジスタ及びアドレスポインタ
レジスタが選択され使用されて構成される。
送モード）交換システムにおける共有バッファ型のＡＴ
Ｍスイッチのアドレス生成回路において、共有バッファ
に対して入出力されるセルの出力ポートを示す宛先情報
が格納される宛先情報レジスタと、前記共有バッファに
対して入出力されるセルのアドレスが格納されるアドレ
スポインタレジスタと、前記共有バッファに対して入出
力されるセルのサービスクラスを示すクラス情報が設定
され、このクラス情報は前記共有バッファに割り当てる
サービスクラスのバッファ数に応じて初期設定されてな
るクラス情報レジスタと、前記それぞれのレジスタの入
出力を制御する制御回路とからなるアドレス生成ユニッ
トを複数備え、前記複数のアドレス生成ユニットの宛先
情報レジスタとアドレスポインタレジスタと制御回路と
は最下位側から時系列的に内容が格納されるように接続
され、前記共有バッファにおけるセルの入出力時には、
セルのクラス情報と一致するクラス情報が設定されてい
る前記クラス情報レジスタを含む最下位の前記アドレス
生成ユニットの宛先情報レジスタ及びアドレスポインタ
レジスタが選択され使用されて構成される。
【００２２】請求項３記載の発明は、ＡＴＭ（非同期転
送モード）交換システムにおける共有バッファ型のＡＴ
Ｍスイッチのアドレス生成回路において、共有バッファ
に格納されているセルの出力ポートを示す宛先情報とア
ドレスとサービスクラスを示すクラス情報とサービスク
ラスにおけるトラフィック・タイプの優先順位を示す情
報が格納されてなるアドレス生成ユニットを複数備え、
前記共有バッファにおけるセルの入力時には、セルのク
ラス情報と一致するクラス情報が設定されている前記ア
ドレス生成ユニットの宛先情報及びアドレスが選択され
て使用され、前記共有バッファにおけるセルの出力時に
は、セルのクラス情報と一致する優先順位及びクラス情
報が設定されている前記アドレス生成ユニットの宛先情
報及びアドレスが選択され使用されて構成される。
送モード）交換システムにおける共有バッファ型のＡＴ
Ｍスイッチのアドレス生成回路において、共有バッファ
に格納されているセルの出力ポートを示す宛先情報とア
ドレスとサービスクラスを示すクラス情報とサービスク
ラスにおけるトラフィック・タイプの優先順位を示す情
報が格納されてなるアドレス生成ユニットを複数備え、
前記共有バッファにおけるセルの入力時には、セルのク
ラス情報と一致するクラス情報が設定されている前記ア
ドレス生成ユニットの宛先情報及びアドレスが選択され
て使用され、前記共有バッファにおけるセルの出力時に
は、セルのクラス情報と一致する優先順位及びクラス情
報が設定されている前記アドレス生成ユニットの宛先情
報及びアドレスが選択され使用されて構成される。
【００２３】請求項４記載の発明は、ＡＴＭ（非同期転
送モード）交換システムにおける共有バッファ型のＡＴ
Ｍスイッチのアドレス生成回路において、共有バッファ
に対して入出力されるセルの出力ポートを示す宛先情報
が格納される宛先情報レジスタと、前記共有バッファに
対して入出力されるセルのアドレスが格納されるアドレ
スポインタレジスタと、複数のトラフィック・タイプを
含む所定のサービスクラスにおけるトラフィック・タイ
プの優先順位を示す情報がセルの入力時に設定されてな
る第１のクラス情報レジスタと、前記共有バッファに対
して入出力されるセルのサービスクラスを示すクラス情
報が設定され、このクラス情報は前記共有バッファに割
り当てるサービスクラスのバッファ数に応じて初期設定
されてなる第２のクラス情報レジスタと、前記それぞれ
のレジスタの入出力を制御する制御回路とからなるアド
レス生成ユニットを複数備え、前記複数のアドレス生成
ユニットの宛先情報レジスタとアドレスポインタレジス
タと第１のクラス情報レジスタと制御回路は最下位側か
ら時系列的に内容が格納されるように接続され、前記共
有バッファにおけるセルの入力時には、セルのクラス情
報と一致するクラス情報が設定されている前記第２のク
ラス情報レジスタを含む最下位の前記アドレス生成ユニ
ットの宛先情報レジスタ及びアドレスポインタレジスタ
が選択されて使用され、前記共有バッファにおけるセル
の出力時には、セルのクラス情報と一致する優先順位及
びクラス情報が設定されている前記第１及び第２のクラ
ス情報レジスタを含む最下位の前記アドレス生成ユニッ
トの宛先情報レジスタ及びアドレスポインタレジスタが
選択され使用されて構成される。
送モード）交換システムにおける共有バッファ型のＡＴ
Ｍスイッチのアドレス生成回路において、共有バッファ
に対して入出力されるセルの出力ポートを示す宛先情報
が格納される宛先情報レジスタと、前記共有バッファに
対して入出力されるセルのアドレスが格納されるアドレ
スポインタレジスタと、複数のトラフィック・タイプを
含む所定のサービスクラスにおけるトラフィック・タイ
プの優先順位を示す情報がセルの入力時に設定されてな
る第１のクラス情報レジスタと、前記共有バッファに対
して入出力されるセルのサービスクラスを示すクラス情
報が設定され、このクラス情報は前記共有バッファに割
り当てるサービスクラスのバッファ数に応じて初期設定
されてなる第２のクラス情報レジスタと、前記それぞれ
のレジスタの入出力を制御する制御回路とからなるアド
レス生成ユニットを複数備え、前記複数のアドレス生成
ユニットの宛先情報レジスタとアドレスポインタレジス
タと第１のクラス情報レジスタと制御回路は最下位側か
ら時系列的に内容が格納されるように接続され、前記共
有バッファにおけるセルの入力時には、セルのクラス情
報と一致するクラス情報が設定されている前記第２のク
ラス情報レジスタを含む最下位の前記アドレス生成ユニ
ットの宛先情報レジスタ及びアドレスポインタレジスタ
が選択されて使用され、前記共有バッファにおけるセル
の出力時には、セルのクラス情報と一致する優先順位及
びクラス情報が設定されている前記第１及び第２のクラ
ス情報レジスタを含む最下位の前記アドレス生成ユニッ
トの宛先情報レジスタ及びアドレスポインタレジスタが
選択され使用されて構成される。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。
を用いて説明する。
【００２５】図１は請求項１又は２記載の発明の一実施
形態に係るＡＴＭスイッチのアドレス生成回路の構成を
示す回路図である。
形態に係るＡＴＭスイッチのアドレス生成回路の構成を
示す回路図である。
【００２６】図１において、アドレス生成回路は、宛先
情報レジスタ１、アドレスポインタレジスタ２、クラス
情報レジスタ３、カラム制御回路４からなるアドレス生
成ユニット５が、それぞれ対応した宛先情報入力バス
６、制御バス７、アドレスポインタ出力バス８を介して
ループ状に接続されて構成されている。
情報レジスタ１、アドレスポインタレジスタ２、クラス
情報レジスタ３、カラム制御回路４からなるアドレス生
成ユニット５が、それぞれ対応した宛先情報入力バス
６、制御バス７、アドレスポインタ出力バス８を介して
ループ状に接続されて構成されている。
【００２７】宛先情報レジスタ１は、セルの宛先情報を
格納するレジスタであり、アドレスポインタレジスタ２
は、セルバッファ（図示せず）に記憶されているセルの
アドレスを格納するレジスタであり、クラス情報レジス
タ３はセルのサービスクラスを格納するレジスタであ
り、カラム制御回路４はこれらのレジスタを制御する回
路である。クラス情報レジスタ３は、初期設定時に各サ
ービスクラス毎に割り当てるバッファ数に対応して値が
設定される。例えば、ＣＢＲとＶＢＲが含まれるＧ（Ｇ
ｕａｒａｎｔｅｅｄ Ｔｒａｆｆｉｃ）クラス、ＡＢＲ
が含まれるＢ（Ｂｅｓｔ Ｅｆｆｏｒｔ Ｔｒａｆｆｉ
ｃ）クラスの２つのサービスクラスにセルバッファを固
定的に分割したい場合は、Ｂクラスに割り当てるセルバ
ッファ数に対応するエントリのクラス情報レジスタに例
えば“１”を立てる。この場合は、クラス情報レジスタ
３が“０”のエントリはＧクラスに割り当てられること
になる。
格納するレジスタであり、アドレスポインタレジスタ２
は、セルバッファ（図示せず）に記憶されているセルの
アドレスを格納するレジスタであり、クラス情報レジス
タ３はセルのサービスクラスを格納するレジスタであ
り、カラム制御回路４はこれらのレジスタを制御する回
路である。クラス情報レジスタ３は、初期設定時に各サ
ービスクラス毎に割り当てるバッファ数に対応して値が
設定される。例えば、ＣＢＲとＶＢＲが含まれるＧ（Ｇ
ｕａｒａｎｔｅｅｄ Ｔｒａｆｆｉｃ）クラス、ＡＢＲ
が含まれるＢ（Ｂｅｓｔ Ｅｆｆｏｒｔ Ｔｒａｆｆｉ
ｃ）クラスの２つのサービスクラスにセルバッファを固
定的に分割したい場合は、Ｂクラスに割り当てるセルバ
ッファ数に対応するエントリのクラス情報レジスタに例
えば“１”を立てる。この場合は、クラス情報レジスタ
３が“０”のエントリはＧクラスに割り当てられること
になる。
【００２８】宛先情報入力バス６には、スイッチ入力部
（図示せず）よりセルの宛先情報が転送される。制御バ
ス７には、アドレス生成回路への制御データが転送され
る。アドレスポインタ出力バス８には、セルのセルバッ
ファへの書き込みアドレス、セルバッファからの読み出
しアドレスがそれぞれ転送される。各アドレス生成ユニ
ット５の位置（位置とは物理的な位置ではない）関係
は、セルの到着順序に対応しており、同一サービスクラ
ス内では、下方（下位）にあるアドレス生成ユニット５
に対応するセルが時間的に古い。
（図示せず）よりセルの宛先情報が転送される。制御バ
ス７には、アドレス生成回路への制御データが転送され
る。アドレスポインタ出力バス８には、セルのセルバッ
ファへの書き込みアドレス、セルバッファからの読み出
しアドレスがそれぞれ転送される。各アドレス生成ユニ
ット５の位置（位置とは物理的な位置ではない）関係
は、セルの到着順序に対応しており、同一サービスクラ
ス内では、下方（下位）にあるアドレス生成ユニット５
に対応するセルが時間的に古い。
【００２９】異なるサービスクラス間では、必ずしも下
方（下位）にあるアドレス生成ユニット５に対応するセ
ルが時間的に古いとは限らない。しかし、サービスクラ
ス間では優先制御が行われるため、遅延優先度の高いセ
ルは、たとえ到着順序が後であっても、優先度の低いセ
ルを追い越して出力される。したがって、同一サービス
クラス内の時間的順序のみが重要であり、異なるサービ
スクラス間の時間的順序の逆転は問題とはならない。
方（下位）にあるアドレス生成ユニット５に対応するセ
ルが時間的に古いとは限らない。しかし、サービスクラ
ス間では優先制御が行われるため、遅延優先度の高いセ
ルは、たとえ到着順序が後であっても、優先度の低いセ
ルを追い越して出力される。したがって、同一サービス
クラス内の時間的順序のみが重要であり、異なるサービ
スクラス間の時間的順序の逆転は問題とはならない。
【００３０】本実施形態のアドレス生成回路は、入力動
作、出力動作、シフト動作の３つの動作で作用する。
作、出力動作、シフト動作の３つの動作で作用する。
【００３１】入力動作は、セルが入力されるときに行わ
れる。セル入力時は、セルに付加された宛先情報とクラ
ス情報がアドレス生成回路９に転送され、アドレス生成
回路９の対応するクラスの空きカラムが下方（下位）か
ら検索される。最初に検索された対応するクラスの空き
カラムに宛先情報が入力され、そのカラムのアドレスポ
インタがセルバッファ１０へ転送されて、セルバッファ
１０にセルが書き込まれる。
れる。セル入力時は、セルに付加された宛先情報とクラ
ス情報がアドレス生成回路９に転送され、アドレス生成
回路９の対応するクラスの空きカラムが下方（下位）か
ら検索される。最初に検索された対応するクラスの空き
カラムに宛先情報が入力され、そのカラムのアドレスポ
インタがセルバッファ１０へ転送されて、セルバッファ
１０にセルが書き込まれる。
【００３２】図３、図４、図５、図６は、図２に示す初
期状態から、宛先情報０、クラスＧを持つセルＡ、宛先
情報１、クラスＢを持つセルＢ、宛先情報１、クラスＧ
を持つセルＣ、宛先情報０、クラスＢを持つセルＤが、
この順序で入力されたときのアドレス生成回路９とセル
バッファ１０の内部状態をそれぞれ図示したものであ
る。
期状態から、宛先情報０、クラスＧを持つセルＡ、宛先
情報１、クラスＢを持つセルＢ、宛先情報１、クラスＧ
を持つセルＣ、宛先情報０、クラスＢを持つセルＤが、
この順序で入力されたときのアドレス生成回路９とセル
バッファ１０の内部状態をそれぞれ図示したものであ
る。
【００３３】出力動作は、セルが出力されるときに行わ
れる。セル出力時は、出力ポートと出力クラスに一致す
る宛先情報とクラス情報を持つアドレス生成回路９のカ
ラムが下方から検索され、最初に検索されたカラムのア
ドレスポインタがセルバッファ１０へ転送されて、セル
バッファ１０からセルが読み出される。また、出力され
たカラムの宛先情報はリセットされる。
れる。セル出力時は、出力ポートと出力クラスに一致す
る宛先情報とクラス情報を持つアドレス生成回路９のカ
ラムが下方から検索され、最初に検索されたカラムのア
ドレスポインタがセルバッファ１０へ転送されて、セル
バッファ１０からセルが読み出される。また、出力され
たカラムの宛先情報はリセットされる。
【００３４】図７、８は図６に示す状態から、出力ポー
ト０行きのクラスＧのセル、出力ポート１行きのクラス
Ｇのセルが、この順序で出力されたときのアドレス生成
回路９とセルバッファ１０の内部状態をそれぞれ図示し
たものである。セルが出力されたカラムは空きカラムと
なる。
ト０行きのクラスＧのセル、出力ポート１行きのクラス
Ｇのセルが、この順序で出力されたときのアドレス生成
回路９とセルバッファ１０の内部状態をそれぞれ図示し
たものである。セルが出力されたカラムは空きカラムと
なる。
【００３５】シフト動作は、出力動作によって生じた空
きカラムを詰めるために行われる。シフト動作時は、ア
ドレス生成回路９の空きカラムがクラス情報とともに下
方から検索され、最初に検索された空きカラムのクラス
情報とアドレスポインタの値をアドレスポインタ出力バ
ス８に出力するとともに、そのカラムより上方のカラム
の値を１段下のカラムへシフトする。アドレスポインタ
出力バス８に出力されたクラス情報とアドレスポインタ
の値は最上段のカラムへ入力される。
きカラムを詰めるために行われる。シフト動作時は、ア
ドレス生成回路９の空きカラムがクラス情報とともに下
方から検索され、最初に検索された空きカラムのクラス
情報とアドレスポインタの値をアドレスポインタ出力バ
ス８に出力するとともに、そのカラムより上方のカラム
の値を１段下のカラムへシフトする。アドレスポインタ
出力バス８に出力されたクラス情報とアドレスポインタ
の値は最上段のカラムへ入力される。
【００３６】図９は図８に示す状態から１回のシフト動
作が行われて、空きカラムが１つ詰められたときのアド
レス生成回路９とセルバッファ１０の内部状態を図示し
たものであり、図１０は図９に示す状態から１回のシフ
ト動作が行われて、空きカラムが１つ詰められたときの
アドレス生成回路９とセルバッファ１０の内部状態を図
示したものである。
作が行われて、空きカラムが１つ詰められたときのアド
レス生成回路９とセルバッファ１０の内部状態を図示し
たものであり、図１０は図９に示す状態から１回のシフ
ト動作が行われて、空きカラムが１つ詰められたときの
アドレス生成回路９とセルバッファ１０の内部状態を図
示したものである。
【００３７】また、上記のアドレス生成回路において、
入力セルをコピーして複数の出力ポートに出力する同報
機能は、宛先情報レジスタ１を出力ポートと同数用意す
ることで、容易に実現される。
入力セルをコピーして複数の出力ポートに出力する同報
機能は、宛先情報レジスタ１を出力ポートと同数用意す
ることで、容易に実現される。
【００３８】図１１は請求項３又は４記載の発明の一実
施形態に係るＡＴＭスイッチのアドレス生成回路の構成
を示す回路図である。
施形態に係るＡＴＭスイッチのアドレス生成回路の構成
を示す回路図である。
【００３９】この実施形態の特徴とするところは、上述
した図１に示す実施形態のアドレス生成回路に比べて、
クラス情報を第１のクラス情報レジスタ１１、および第
２のクラス情報レジスタ３に分割して持つことようにし
たことにあり、他の構成は図１に示す構成と同様であ
る。
した図１に示す実施形態のアドレス生成回路に比べて、
クラス情報を第１のクラス情報レジスタ１１、および第
２のクラス情報レジスタ３に分割して持つことようにし
たことにあり、他の構成は図１に示す構成と同様であ
る。
【００４０】第１のクラス情報レジスタ１１は、セル入
力時にセルに付加されたクラス情報に基づいて設定さ
れ、第２のクラス情報レジスタ３は、図１に示すクラス
情報レジスタ３と同じものであり、初期設定時に各サー
ビスクラス毎に割り当てるバッファ数に対応して値が設
定される。例えば、ＣＢＲとＶＢＲが含まれるＧ（Ｇｕ
ａｒａｎｔｅｅｄ Ｔｒａｆｆｉｃ）クラス、ＡＢＲが
含まれるＢ（ＢｅｓｔＥｆｆｏｒｔ Ｔｒａｆｆｉｃ）
クラスの２つのサービスクラスにバッファを固定的に分
割したい場合は、Ｇクラスに割り当てるセルバッファ数
に対応するエントリの第２のクラス情報レジスタ３に
“１”を立てる。この場合、クラス情報レジスタ３が
“０”のエントリはＢクラスに割り当てられることにな
る。さらに、Ｇクラスに割り当てられたバッファはＣＢ
ＲとＶＢＲで共有するが、それらの間に優先度を設けて
扱いたい場合は、入力されたセルのクラス情報に基づい
て、第１のクラス情報レジスタ１１にＣＢＲならば例え
ば“１”、ＶＢＲならば“０”を立てる。
力時にセルに付加されたクラス情報に基づいて設定さ
れ、第２のクラス情報レジスタ３は、図１に示すクラス
情報レジスタ３と同じものであり、初期設定時に各サー
ビスクラス毎に割り当てるバッファ数に対応して値が設
定される。例えば、ＣＢＲとＶＢＲが含まれるＧ（Ｇｕ
ａｒａｎｔｅｅｄ Ｔｒａｆｆｉｃ）クラス、ＡＢＲが
含まれるＢ（ＢｅｓｔＥｆｆｏｒｔ Ｔｒａｆｆｉｃ）
クラスの２つのサービスクラスにバッファを固定的に分
割したい場合は、Ｇクラスに割り当てるセルバッファ数
に対応するエントリの第２のクラス情報レジスタ３に
“１”を立てる。この場合、クラス情報レジスタ３が
“０”のエントリはＢクラスに割り当てられることにな
る。さらに、Ｇクラスに割り当てられたバッファはＣＢ
ＲとＶＢＲで共有するが、それらの間に優先度を設けて
扱いたい場合は、入力されたセルのクラス情報に基づい
て、第１のクラス情報レジスタ１１にＣＢＲならば例え
ば“１”、ＶＢＲならば“０”を立てる。
【００４１】この実施形態のアドレス生成回路は、入力
動作、出力動作、シフト動作の３つの動作で作用する。
動作、出力動作、シフト動作の３つの動作で作用する。
【００４２】入力動作は、セルが入力されるときに行わ
れる。セル入力時は、セルに付加された宛先情報とクラ
ス情報がアドレス生成回路に転送され、アドレス生成回
路の対応するクラス（Ｂ又はＧ）の空きカラムが下方か
ら検索される。最初に検索された対応するクラス（Ｂ又
はＧ）の空きカラムに宛先情報、第１のクラス情報レジ
スタ１１にクラス情報（ＣＢＲ又はＶＢＲ）が入力さ
れ、そのカラムのアドレスポインタがセルバッファへ転
送されて、セルバッファにセルが書き込まれる。
れる。セル入力時は、セルに付加された宛先情報とクラ
ス情報がアドレス生成回路に転送され、アドレス生成回
路の対応するクラス（Ｂ又はＧ）の空きカラムが下方か
ら検索される。最初に検索された対応するクラス（Ｂ又
はＧ）の空きカラムに宛先情報、第１のクラス情報レジ
スタ１１にクラス情報（ＣＢＲ又はＶＢＲ）が入力さ
れ、そのカラムのアドレスポインタがセルバッファへ転
送されて、セルバッファにセルが書き込まれる。
【００４３】出力動作は、セルが出力されるときに行わ
れる。セル出力時は、出力ポートと出力クラス（ＣＢ
Ｒ、ＶＢＲ、ＡＢＲ）に一致する宛先情報とクラス情報
を持つアドレス生成回路のカラムが下方（下位）から検
索され、最初に検索されたカラムのアドレスポインタが
セルバッファへ転送されて、セルバッファからセルが読
み出される。また、出力されたカラムの宛先情報はリセ
ットされる。セルが出力されたカラムは空きカラムとな
る。
れる。セル出力時は、出力ポートと出力クラス（ＣＢ
Ｒ、ＶＢＲ、ＡＢＲ）に一致する宛先情報とクラス情報
を持つアドレス生成回路のカラムが下方（下位）から検
索され、最初に検索されたカラムのアドレスポインタが
セルバッファへ転送されて、セルバッファからセルが読
み出される。また、出力されたカラムの宛先情報はリセ
ットされる。セルが出力されたカラムは空きカラムとな
る。
【００４４】シフト動作は、出力動作によって生じた空
きカラムを詰めるために行われる。シフト動作時は、ア
ドレス生成回路の空きカラムがクラス情報（Ｂ又はＧ）
とともに下方から検索され、最初に検索された空きカラ
ムのクラス情報（Ｂ又はＧ）とアドレスポインタの値を
アドレスポインタ出力バスに出力するとともに、そのカ
ラムより上方のカラムの値を１段下のカラムへシフトす
る。アドレスポインタ出力バスに出力されたクラス情報
（Ｂ又はＧ）とアドレスポインタの値は最上段のカラム
へ入力される。
きカラムを詰めるために行われる。シフト動作時は、ア
ドレス生成回路の空きカラムがクラス情報（Ｂ又はＧ）
とともに下方から検索され、最初に検索された空きカラ
ムのクラス情報（Ｂ又はＧ）とアドレスポインタの値を
アドレスポインタ出力バスに出力するとともに、そのカ
ラムより上方のカラムの値を１段下のカラムへシフトす
る。アドレスポインタ出力バスに出力されたクラス情報
（Ｂ又はＧ）とアドレスポインタの値は最上段のカラム
へ入力される。
【００４５】以上、本発明のＡＴＭ交換システムにおけ
る共有バッファ型のＡＴＭスイッチのアドレス生成回路
によれば、複数のサービスクラスにセルバッファを固定
的に分割（ハード・パーティション）すること、さらに
は、それらの一部のサービスクラスで優先制御を行うが
セルバッファを共有（ソフト・パーティション）するこ
とを同時に実現することが可能となる。
る共有バッファ型のＡＴＭスイッチのアドレス生成回路
によれば、複数のサービスクラスにセルバッファを固定
的に分割（ハード・パーティション）すること、さらに
は、それらの一部のサービスクラスで優先制御を行うが
セルバッファを共有（ソフト・パーティション）するこ
とを同時に実現することが可能となる。
【００４６】
【発明の効果】以上説明したように、請求項１又は２記
載の発明によれば、サービスクラスを示すクラス情報を
格納する手段を設けるようにしたので、１つのスイッチ
ＬＳＩで複数のサービスクラスをサポートすることが可
能となる。また、サービスクラス毎に割り当てられるセ
ルバッファ数は、初期設定時において容易に変更するこ
とができる。
載の発明によれば、サービスクラスを示すクラス情報を
格納する手段を設けるようにしたので、１つのスイッチ
ＬＳＩで複数のサービスクラスをサポートすることが可
能となる。また、サービスクラス毎に割り当てられるセ
ルバッファ数は、初期設定時において容易に変更するこ
とができる。
【００４７】請求項３又は４記載の発明によれば、複数
の異なるトラフィック・タイプを含むサービスクラスに
おいて、それぞれのトラフィック・タイプ毎に優先順位
を設けて優先制御を行うようにしたので、１つのスイッ
チＬＳＩで複数のサービスクラスをセルバッファを共有
してよりきめ細かくサポートすることができる。
の異なるトラフィック・タイプを含むサービスクラスに
おいて、それぞれのトラフィック・タイプ毎に優先順位
を設けて優先制御を行うようにしたので、１つのスイッ
チＬＳＩで複数のサービスクラスをセルバッファを共有
してよりきめ細かくサポートすることができる。
【図１】請求項１又は２記載の発明の一実施形態に係る
ＡＴＭスイッチのアドレス生成回路の構成を示す回路図
である。
ＡＴＭスイッチのアドレス生成回路の構成を示す回路図
である。
【図２】図１に示すアドレス生成回路の初期状態を示す
図である。
図である。
【図３】図２に示すアドレス生成回路の状態から入力動
作後の内部状態を示す図である。
作後の内部状態を示す図である。
【図４】図３に示すアドレス生成回路の状態から入力動
作後の内部状態を示す図である。
作後の内部状態を示す図である。
【図５】図４に示すアドレス生成回路の状態から入力動
作後の内部状態を示す図である。
作後の内部状態を示す図である。
【図６】図５に示すアドレス生成回路の状態から入力動
作後の内部状態を示す図である。
作後の内部状態を示す図である。
【図７】図６に示すアドレス生成回路の状態から出力動
作後の内部状態を示す図である。
作後の内部状態を示す図である。
【図８】図７に示すアドレス生成回路の状態から出力動
作後の内部状態を示す図である。
作後の内部状態を示す図である。
【図９】図８に示すアドレス生成回路の状態からシフト
動作後の内部状態を示す図である。
動作後の内部状態を示す図である。
【図１０】図９に示すアドレス生成回路の状態からシフ
ト動作後の内部状態を示す図である。
ト動作後の内部状態を示す図である。
【図１１】請求項３又は４記載の発明の一実施形態に係
るＡＴＭスイッチのアドレス生成回路の構成を示す回路
図である。
るＡＴＭスイッチのアドレス生成回路の構成を示す回路
図である。
【図１２】従来のＡＴＭスイッチにおけるシフトレジス
タ型のアドレス生成回路の構成を示す図である。
タ型のアドレス生成回路の構成を示す図である。
【図１３】図１２に示すアドレス生成回路の初期状態を
示す図である。
示す図である。
【図１４】図１３に示すアドレス生成回路の状態から入
力動作後の内部状態を示す図である。
力動作後の内部状態を示す図である。
【図１５】図１４に示すアドレス生成回路の状態から入
力動作後の内部状態を示す図である。
力動作後の内部状態を示す図である。
【図１６】図１５に示すアドレス生成回路の状態から入
力動作後の内部状態を示す図である。
力動作後の内部状態を示す図である。
【図１７】図１６に示すアドレス生成回路の状態から入
力動作後の内部状態を示す図である。
力動作後の内部状態を示す図である。
【図１８】図１７に示すアドレス生成回路の状態から出
力動作後の内部状態を示す図である。
力動作後の内部状態を示す図である。
【図１９】図１８に示すアドレス生成回路の状態から出
力動作後の内部状態を示す図である。
力動作後の内部状態を示す図である。
【図２０】図１９に示すアドレス生成回路の状態からシ
フト動作後の内部状態を示す図である。
フト動作後の内部状態を示す図である。
【図２１】図２０に示すアドレス生成回路の状態からシ
フト動作後の内部状態を示す図である。
フト動作後の内部状態を示す図である。
【図２２】同報機能を備えた従来のＡＴＭスイッチのア
ドレス生成回路の構成を示す図である。
ドレス生成回路の構成を示す図である。
１ 宛先情報レジスタ ２ アドレスポインタレジスタ ３ クラス情報レジスタ ４ カラム制御回路 ５ アドレス生成ユニット ６ 宛先情報入力バス ７ 制御バス ６ アドレスポインタ出力バス ９ アドレス生成回路 １０ セルバッファ １１ 第１のクラス情報レジスタ
Claims (4)
- 【請求項１】 ＡＴＭ（非同期転送モード）交換システ
ムにおける共有バッファ型のＡＴＭスイッチのアドレス
生成回路において、 共有バッファに格納されているセルの出力ポートを示す
宛先情報、アドレス、サービスクラスを示すクラス情報
が格納されるアドレス生成ユニットを複数備え、 前記
共有バッファにおけるセルの入出力時には、セルのクラ
ス情報と一致するクラス情報が格納される前記アドレス
生成ユニットの宛先情報及びアドレスが選択され使用さ
れることを特徴とするＡＴＭスイッチのアドレス生成回
路。 - 【請求項２】 ＡＴＭ（非同期転送モード）交換システ
ムにおける共有バッファ型のＡＴＭスイッチのアドレス
生成回路において、 共有バッファに対して入出力されるセルの出力ポートを
示す宛先情報が格納される宛先情報レジスタと、 前記共有バッファに対して入出力されるセルのアドレス
が格納されるアドレスポインタレジスタと、 前記共有バッファに対して入出力されるセルのサービス
クラスを示すクラス情報が設定され、このクラス情報は
前記共有バッファに割り当てるサービスクラスのバッフ
ァ数に応じて初期設定されてなるクラス情報レジスタ
と、 前記それぞれのレジスタの入出力を制御する制御回路と
からなるアドレス生成ユニットを複数備え、 前記複数のアドレス生成ユニットの宛先情報レジスタと
アドレスポインタレジスタと制御回路とは最下位側から
時系列的に内容が格納されるように接続され、前記共有
バッファにおけるセルの入出力時には、セルのクラス情
報と一致するクラス情報が設定されている前記クラス情
報レジスタを含む最下位の前記アドレス生成ユニットの
宛先情報レジスタ及びアドレスポインタレジスタが選択
され使用されることを特徴とするＡＴＭスイッチのアド
レス生成回路。 - 【請求項３】 ＡＴＭ（非同期転送モード）交換システ
ムにおける共有バッファ型のＡＴＭスイッチのアドレス
生成回路において、 共有バッファに格納されているセルの出力ポートを示す
宛先情報とアドレスとサービスクラスを示すクラス情報
とサービスクラスにおけるトラフィック・タイプの優先
順位を示す情報が格納されるアドレス生成ユニットを複
数備え、 前記共有バッファにおけるセルの入力時には、セルのク
ラス情報と一致するクラス情報が設定されている前記ア
ドレス生成ユニットの宛先情報及びアドレスが選択され
て使用され、前記共有バッファにおけるセルの出力時に
は、セルのクラス情報と一致する優先順位及びクラス情
報が設定されている前記アドレス生成ユニットの宛先情
報及びアドレスが選択され使用されることを特徴とする
ＡＴＭスイッチのアドレス生成回路。 - 【請求項４】 ＡＴＭ（非同期転送モード）交換システ
ムにおける共有バッファ型のＡＴＭスイッチのアドレス
生成回路において、 共有バッファに対して入出力されるセルの出力ポートを
示す宛先情報が格納される宛先情報レジスタと、 前記共有バッファに対して入出力されるセルのアドレス
が格納されるアドレスポインタレジスタと、 複数のトラフィック・タイプを含む所定のサービスクラ
スにおけるトラフィック・タイプの優先順位を示す情報
がセルの入力時に設定されてなる第１のクラス情報レジ
スタと、 前記共有バッファに対して入出力されるセルのサービス
クラスを示すクラス情報が設定され、このクラス情報は
前記共有バッファに割り当てるサービスクラスのバッフ
ァ数に応じて初期設定されてなる第２のクラス情報レジ
スタと、 前記それぞれのレジスタの入出力を制御する制御回路と
からなるアドレス生成ユニットを複数備え、 前記複数のアドレス生成ユニットの宛先情報レジスタと
アドレスポインタレジスタと第１のクラス情報レジスタ
と制御回路は最下位側から時系列的に内容が格納される
ように接続され、前記共有バッファにおけるセルの入力
時には、セルのクラス情報と一致するクラス情報が設定
されている前記第２のクラス情報レジスタを含む最下位
の前記アドレス生成ユニットの宛先情報レジスタ及びア
ドレスポインタレジスタが選択されて使用され、前記共
有バッファにおけるセルの出力時には、セルのクラス情
報と一致する優先順位及びクラス情報が設定されている
前記第１及び第２のクラス情報レジスタを含む最下位の
前記アドレス生成ユニットの宛先情報レジスタ及びアド
レスポインタレジスタが選択され使用されることを特徴
とするＡＴＭスイッチのアドレス生成回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17760995A JP3133234B2 (ja) | 1995-07-13 | 1995-07-13 | Ａｔｍスイッチのアドレス生成回路 |
| KR1019960027890A KR100226539B1 (ko) | 1995-07-13 | 1996-07-11 | Atm 스위치의 어드레스 생성 회로 |
| EP19960111318 EP0753951A3 (en) | 1995-07-13 | 1996-07-12 | ATM switch address generating circuit |
| US08/679,492 US5815499A (en) | 1995-07-13 | 1996-07-12 | ATM switch address generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17760995A JP3133234B2 (ja) | 1995-07-13 | 1995-07-13 | Ａｔｍスイッチのアドレス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0927812A true JPH0927812A (ja) | 1997-01-28 |
| JP3133234B2 JP3133234B2 (ja) | 2001-02-05 |
Family
ID=16034004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17760995A Expired - Fee Related JP3133234B2 (ja) | 1995-07-13 | 1995-07-13 | Ａｔｍスイッチのアドレス生成回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5815499A (ja) |
| EP (1) | EP0753951A3 (ja) |
| JP (1) | JP3133234B2 (ja) |
| KR (1) | KR100226539B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050451B2 (en) | 1998-05-19 | 2006-05-23 | Nec Corporation | Multi-service-class definition type ATM switch |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0859534A3 (en) * | 1997-02-12 | 1999-12-08 | Kabushiki Kaisha Toshiba | ATM switch |
| KR100251735B1 (ko) | 1997-12-29 | 2000-04-15 | 윤종용 | 에이티엠 스위치에서 저장영역 손실방지 장치 및방법 |
| JP3221407B2 (ja) * | 1998-08-27 | 2001-10-22 | 日本電気株式会社 | Ａｔｍセル多重化方法及びその装置 |
| AT408172B (de) * | 1998-12-01 | 2001-09-25 | Ericsson Austria Ag | Verfahren zur konfigurierung einer netzwerksabschluss-einheit |
| JP2000278316A (ja) * | 1999-03-23 | 2000-10-06 | Toshiba Microelectronics Corp | データ切替装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365519A (en) * | 1991-03-05 | 1994-11-15 | Hitachi, Ltd. | ATM switch1ng system connectable to I/O links having different transmission rates |
| WO1995003657A1 (fr) * | 1993-07-21 | 1995-02-02 | Fujitsu Limited | Central mta |
| US5612952A (en) * | 1993-09-20 | 1997-03-18 | Kabushiki Kaisha Toshiba | Packet switch and buffer for storing and processing packets routing to different ports |
| US5455825A (en) * | 1994-04-28 | 1995-10-03 | Mitsubishi Electric Research Laboratories | Tag-based scheduling system for digital communication switch |
-
1995
- 1995-07-13 JP JP17760995A patent/JP3133234B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-11 KR KR1019960027890A patent/KR100226539B1/ko not_active IP Right Cessation
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- 1996-07-12 US US08/679,492 patent/US5815499A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050451B2 (en) | 1998-05-19 | 2006-05-23 | Nec Corporation | Multi-service-class definition type ATM switch |
| US7212539B2 (en) | 1998-05-19 | 2007-05-01 | Nec Corporation | Multi-service-class definition type ATM switch |
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| KR970008879A (ko) | 1997-02-24 |
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