JP2000278316A - データ切替装置 - Google Patents
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- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
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- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
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- H04L12/5601—Transfer mode dependent, e.g. ATM
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 簡易な回路で複数の入力ポートを公平に選択
可能なデータ切替装置を提供する。 【解決手段】 本発明のデータ切替装置は、アップカウ
ンタ１と、ダウンカウンタ２と、アップカウンタ１によ
る計測値とダウンカウンタ２による計測値のいずれか一
方を選択するカウンタ選択回路３と、カウンタ選択回路
３の出力に基づいて複数の入力ポートＬinのいずれかを
選択するポート選択回路４と、ポート選択回路４で選択
された入力ポートＬinから送られたパケットを蓄積する
バッファ５とを備える。ポート選択回路４は、アップカ
ウンタ１とダウンカウンタ２を交互に選択することによ
り、入力ポートＬin1〜Ｌin4の取り込み優先順序を昇順
に変化させるか、降順に変化させるかを、パケットを取
り込むたびに切り替える。これにより、各入力ポートＬ
in1〜Ｌin4を公平に選択することができる。
可能なデータ切替装置を提供する。 【解決手段】 本発明のデータ切替装置は、アップカウ
ンタ１と、ダウンカウンタ２と、アップカウンタ１によ
る計測値とダウンカウンタ２による計測値のいずれか一
方を選択するカウンタ選択回路３と、カウンタ選択回路
３の出力に基づいて複数の入力ポートＬinのいずれかを
選択するポート選択回路４と、ポート選択回路４で選択
された入力ポートＬinから送られたパケットを蓄積する
バッファ５とを備える。ポート選択回路４は、アップカ
ウンタ１とダウンカウンタ２を交互に選択することによ
り、入力ポートＬin1〜Ｌin4の取り込み優先順序を昇順
に変化させるか、降順に変化させるかを、パケットを取
り込むたびに切り替える。これにより、各入力ポートＬ
in1〜Ｌin4を公平に選択することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、出力ポートに対し
てデータを伝送する複数の入力ポートの切替制御を行う
技術に関し、例えば、ＡＴＭスイッチやＩＰパケットス
イッチなどを対象とする。
てデータを伝送する複数の入力ポートの切替制御を行う
技術に関し、例えば、ＡＴＭスイッチやＩＰパケットス
イッチなどを対象とする。
【０００２】
【従来の技術】入力ポートから出力ポートにパケットを
伝送する際、入力ポートと出力ポートの間に、共有バッ
ファ型、または出力バッファ型スイッチを設ける場合が
ある。この種のスイッチは、入力ポートから送られたパ
ケットのヘッダ情報を解析し、ヘッダ情報中に含まれる
宛先情報に基づいて、出力ポートごと、もしくは出力ポ
ートごと優先クラスごとに設けられたバッファ（論理キ
ュー）にパケットを蓄積していく。
伝送する際、入力ポートと出力ポートの間に、共有バッ
ファ型、または出力バッファ型スイッチを設ける場合が
ある。この種のスイッチは、入力ポートから送られたパ
ケットのヘッダ情報を解析し、ヘッダ情報中に含まれる
宛先情報に基づいて、出力ポートごと、もしくは出力ポ
ートごと優先クラスごとに設けられたバッファ（論理キ
ュー）にパケットを蓄積していく。
【０００３】特定の出力ポートへのパケットの競合が継
続的に発生すると、バッファに蓄積されるパケットがバ
ッファに蓄積可能なしきい値を超えてしまう。この場
合、古いパケットから順に廃棄する処理が行われる。
続的に発生すると、バッファに蓄積されるパケットがバ
ッファに蓄積可能なしきい値を超えてしまう。この場
合、古いパケットから順に廃棄する処理が行われる。
【０００４】また、バッファに１パケット分の空きがで
きたときに、複数の入力ポートからのパケットが競合し
た場合には、競合するパケット間で、バッファに蓄積す
るか、廃棄するかの調停処理が行われる。このとき、入
力ポートに取り込み優先順序を設定しておき、この優先
順序に従ってパケットをバッファに蓄積する場合があ
る。
きたときに、複数の入力ポートからのパケットが競合し
た場合には、競合するパケット間で、バッファに蓄積す
るか、廃棄するかの調停処理が行われる。このとき、入
力ポートに取り込み優先順序を設定しておき、この優先
順序に従ってパケットをバッファに蓄積する場合があ
る。
【０００５】図８は従来のパケット振り分け処理を説明
する図であり、入力ポートの優先順位を固定にした例を
示している。具体的には、図８では、入力ポートが４つ
で、出力ポートも４つの共有バッファ型、または出力バ
ッファ型スイッチを想定している。
する図であり、入力ポートの優先順位を固定にした例を
示している。具体的には、図８では、入力ポートが４つ
で、出力ポートも４つの共有バッファ型、または出力バ
ッファ型スイッチを想定している。
【０００６】図８に示す入力ポートは、共通のバスに接
続されており、各入力ポートは、一定の周期で規則的に
バスにパケットを送り込む。これにより、バスの時分割
多重化(TDM:Timing Division Multiplex)が実現され
る。
続されており、各入力ポートは、一定の周期で規則的に
バスにパケットを送り込む。これにより、バスの時分割
多重化(TDM:Timing Division Multiplex)が実現され
る。
【０００７】例えば、図８は、出力ポートに接続された
バッファ１０１に、あと１パケット分だけパケットを蓄
積できる余裕があるときに、このバッファ１０１に入力
ポートＬin2，Ｌin3がパケットを送ろうとした例を示し
ている。
バッファ１０１に、あと１パケット分だけパケットを蓄
積できる余裕があるときに、このバッファ１０１に入力
ポートＬin2，Ｌin3がパケットを送ろうとした例を示し
ている。
【０００８】入力ポートの取り込み優先順序は、図８に
示したように固定であり、入力ポートＬin1が最も取り
込み優先順序が高く、入力ポートＬin4が最も低い。こ
のため、入力ポートＬin2とＬin3が競合すると、必ず入
力ポートＬin2が選択され、入力ポートＬin3は廃棄され
る。なお、図８の「取り込み優先順序」の欄に記載され
た数字のうち、値の小さいものほど取り込み優先順序が
高いことを示している。
示したように固定であり、入力ポートＬin1が最も取り
込み優先順序が高く、入力ポートＬin4が最も低い。こ
のため、入力ポートＬin2とＬin3が競合すると、必ず入
力ポートＬin2が選択され、入力ポートＬin3は廃棄され
る。なお、図８の「取り込み優先順序」の欄に記載され
た数字のうち、値の小さいものほど取り込み優先順序が
高いことを示している。
【０００９】これに対して、図９は入力ポートの取り込
み優先順序を定期的に変化させる従来例を示す図であ
る。具体的には、パケットをバスに取り込むタイミング
に同期して、入力ポートの取り込み優先順序を順繰りに
変化させる。例えば、図９（ａ），（ｂ），（ｄ）の場
合、入力ポートＬin2の取り込み優先順序は入力ポート
Ｌin3の取り込み優先順序よりも高いため、入力ポート
Ｌin2から送られたパケットがバッファ１０１に蓄積さ
れ、入力ポートＬin3から送られたパケットは廃棄され
る。
み優先順序を定期的に変化させる従来例を示す図であ
る。具体的には、パケットをバスに取り込むタイミング
に同期して、入力ポートの取り込み優先順序を順繰りに
変化させる。例えば、図９（ａ），（ｂ），（ｄ）の場
合、入力ポートＬin2の取り込み優先順序は入力ポート
Ｌin3の取り込み優先順序よりも高いため、入力ポート
Ｌin2から送られたパケットがバッファ１０１に蓄積さ
れ、入力ポートＬin3から送られたパケットは廃棄され
る。
【００１０】一方、図９（ｃ）の場合は、入力ポートＬ
in3の方が入力ポートＬin2よりも取り込み優先順序が高
いため、入力ポートＬin3から送られたパケットがバッ
ファ１０１に蓄積され、入力ポートＬin2から送られた
パケットは廃棄される。
in3の方が入力ポートＬin2よりも取り込み優先順序が高
いため、入力ポートＬin3から送られたパケットがバッ
ファ１０１に蓄積され、入力ポートＬin2から送られた
パケットは廃棄される。
【００１１】しかしながら、図９では、入力ポートの取
り込み優先順序を常に同じ方向に変化させるため、入力
ポートによって、優先度に差が生じる。すなわち、入力
ポートＬin1→Ｌin2→Ｌin3→Ｌin4の順に優先度が低く
なる。このため、例えば、入力ポートＬin2とＬin3が競
合した場合には、入力ポートＬin2からのパケットが４
回のうち３回、バッファ１０１に蓄積され、入力ポート
Ｌin3からのパケットは４回のうち１回しかバッファ１
０１に蓄積されない。
り込み優先順序を常に同じ方向に変化させるため、入力
ポートによって、優先度に差が生じる。すなわち、入力
ポートＬin1→Ｌin2→Ｌin3→Ｌin4の順に優先度が低く
なる。このため、例えば、入力ポートＬin2とＬin3が競
合した場合には、入力ポートＬin2からのパケットが４
回のうち３回、バッファ１０１に蓄積され、入力ポート
Ｌin3からのパケットは４回のうち１回しかバッファ１
０１に蓄積されない。
【００１２】
【発明が解決しようとする課題】各入力ポートを公平に
選択する手法として従来知られたものに、ラウンドロビ
ン方式がある。この方式は、図１０に示すように、取り
込み優先順序を示す配列をリング状に配置し、前回最優
先であった配列要素を配列の最後尾に配置するものであ
り、この配列を時計回り、あるいは反時計回りに順繰り
に変化させて、入力ポートの選択を行うものである。
選択する手法として従来知られたものに、ラウンドロビ
ン方式がある。この方式は、図１０に示すように、取り
込み優先順序を示す配列をリング状に配置し、前回最優
先であった配列要素を配列の最後尾に配置するものであ
り、この配列を時計回り、あるいは反時計回りに順繰り
に変化させて、入力ポートの選択を行うものである。
【００１３】配列は、図１０に示すように、要素とポイ
ンタとで構成される。要素は記憶素子（レジスタ）の識
別情報を示し、ポインタは入力ポートの識別情報を示
す。取り込み順序制御では、まず、今回最優先取り込み
入力ポートが格納されているであろう要素（例えば、
１）からポインタ（例えば、１）を読み込み、読み込む
べき入力ポートを選択する。次の読み込みサイクルで
は、前サイクルで読み込んだ要素の次の要素（例えば、
２）からポインタ（例えば、２）を読み込むことで、配
列に従った入力ポートの選択を行う。
ンタとで構成される。要素は記憶素子（レジスタ）の識
別情報を示し、ポインタは入力ポートの識別情報を示
す。取り込み順序制御では、まず、今回最優先取り込み
入力ポートが格納されているであろう要素（例えば、
１）からポインタ（例えば、１）を読み込み、読み込む
べき入力ポートを選択する。次の読み込みサイクルで
は、前サイクルで読み込んだ要素の次の要素（例えば、
２）からポインタ（例えば、２）を読み込むことで、配
列に従った入力ポートの選択を行う。
【００１４】図１１は、図９と同様に、出力ポートに接
続されたバッファ１０１に、あと１パケット分だけパケ
ットを蓄積できる余裕があるときに、このバッファ１０
１に入力ポートＬin2，Ｌin3がパケットを送ろうとした
例を示す図である。
続されたバッファ１０１に、あと１パケット分だけパケ
ットを蓄積できる余裕があるときに、このバッファ１０
１に入力ポートＬin2，Ｌin3がパケットを送ろうとした
例を示す図である。
【００１５】入力ポートの取り込み優先順序が図１１
（ａ）の「取り込み優先順序」の欄に示すような場合、
入力ポートＬin2がＬin3よりも取り込み優先順序が高い
ため、入力ポートＬin2から送られたパケットがバッフ
ァ１０１に蓄積される。
（ａ）の「取り込み優先順序」の欄に示すような場合、
入力ポートＬin2がＬin3よりも取り込み優先順序が高い
ため、入力ポートＬin2から送られたパケットがバッフ
ァ１０１に蓄積される。
【００１６】入力ポートの取り込み優先順序は、図１１
（ｂ）に示すように、時計回りに順繰りに変化する。す
なわち、次の取り込みタイミングでは、図１１（ｃ）に
示すように、前回最も取り込み優先順序の高かった入力
ポートＬin1が最も取り込み優先順序が低くなるよう
に、取り込み優先順序が変化する。この場合、入力ポー
トＬin2よりもＬin3の方が取り込み優先順序が高くな
り、入力ポートＬin3から送られたパケットがバッファ
１０１に蓄積される。
（ｂ）に示すように、時計回りに順繰りに変化する。す
なわち、次の取り込みタイミングでは、図１１（ｃ）に
示すように、前回最も取り込み優先順序の高かった入力
ポートＬin1が最も取り込み優先順序が低くなるよう
に、取り込み優先順序が変化する。この場合、入力ポー
トＬin2よりもＬin3の方が取り込み優先順序が高くな
り、入力ポートＬin3から送られたパケットがバッファ
１０１に蓄積される。
【００１７】以下同様に、次の取り込みタイミングで
は、図１１（ｅ）に示すように、前回最も取り込み優先
順序の高かった入力ポートＬin2が最も取り込み優先順
序が低くなり、さらに次の次の取り込みタイミングで
は、図１１（ｇ）に示すように、前回最も取り込み優先
順序の高かった入力ポートＬin3が最も取り込み優先順
序が低くなる。
は、図１１（ｅ）に示すように、前回最も取り込み優先
順序の高かった入力ポートＬin2が最も取り込み優先順
序が低くなり、さらに次の次の取り込みタイミングで
は、図１１（ｇ）に示すように、前回最も取り込み優先
順序の高かった入力ポートＬin3が最も取り込み優先順
序が低くなる。
【００１８】図１１（ｂ），（ｄ），（ｆ），（ｈ）で
は、入力ポートＬin2，Ｌin3のうち選択されるものを丸
で囲んでいる。図示のように、４回のうち２回は入力ポ
ートＬin2が選択され、残りの２回は入力ポートＬin3が
選択される。このように、ラウンドロビン方式によれ
ば、競合した入力ポートを公平に選択することができ
る。
は、入力ポートＬin2，Ｌin3のうち選択されるものを丸
で囲んでいる。図示のように、４回のうち２回は入力ポ
ートＬin2が選択され、残りの２回は入力ポートＬin3が
選択される。このように、ラウンドロビン方式によれ
ば、競合した入力ポートを公平に選択することができ
る。
【００１９】しかしながら、ラウンドロビン方式では、
前回の配列によって、今回の配列が決まるため、図１０
に示すような前回の配列を常に記憶しておかなければな
らない。配列の記憶には通常、フリップフロップやメモ
リを用いるため、回路が複雑になってしまう。
前回の配列によって、今回の配列が決まるため、図１０
に示すような前回の配列を常に記憶しておかなければな
らない。配列の記憶には通常、フリップフロップやメモ
リを用いるため、回路が複雑になってしまう。
【００２０】本発明は、このような点に鑑みてなされた
ものであり、その目的は、簡易な回路で複数の入力ポー
トを公平に選択可能なデータ切替装置を提供することに
ある。
ものであり、その目的は、簡易な回路で複数の入力ポー
トを公平に選択可能なデータ切替装置を提供することに
ある。
【００２１】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、複数の入力ポートのいずれ
かを選択し、選択した入力ポートから取り込まれたデー
タを、出力ポートに接続されたバッファに蓄積するデー
タ切替装置において、前記複数の入力ポートのデータ取
り込み優先順序を設定する優先順序設定手段と、設定さ
れたデータ取り込み優先順序に従って前記複数の入力ポ
ートの選択を切り替えるポート選択手段と、を備え、前
記優先順序設定手段は、前記ポート選択手段により前記
複数の入力ポートが公平に選択されるように、前回のデ
ータ取り込みタイミングでの前記複数の入力ポートのデ
ータ取り込み優先順序に依存することなく、新たなデー
タ取り込み優先順序を設定する。
ために、請求項１の発明は、複数の入力ポートのいずれ
かを選択し、選択した入力ポートから取り込まれたデー
タを、出力ポートに接続されたバッファに蓄積するデー
タ切替装置において、前記複数の入力ポートのデータ取
り込み優先順序を設定する優先順序設定手段と、設定さ
れたデータ取り込み優先順序に従って前記複数の入力ポ
ートの選択を切り替えるポート選択手段と、を備え、前
記優先順序設定手段は、前記ポート選択手段により前記
複数の入力ポートが公平に選択されるように、前回のデ
ータ取り込みタイミングでの前記複数の入力ポートのデ
ータ取り込み優先順序に依存することなく、新たなデー
タ取り込み優先順序を設定する。
【００２２】請求項１の発明では、複数の入力ポートが
公平に選択されるようにし、かつ、前回のデータ取り込
みタイミングでのデータ取り込み優先順序に依存するこ
となく、新たなデータ取り込み優先順序を設定する。こ
れにより、各入力ポートから送られたデータを公平に扱
うことができ、また、データ取り込み優先順序を記憶す
るメモリ等も不要になる。
公平に選択されるようにし、かつ、前回のデータ取り込
みタイミングでのデータ取り込み優先順序に依存するこ
となく、新たなデータ取り込み優先順序を設定する。こ
れにより、各入力ポートから送られたデータを公平に扱
うことができ、また、データ取り込み優先順序を記憶す
るメモリ等も不要になる。
【００２３】請求項２の発明では、データを取り込むた
びに、データ取り込み優先順序の切替方向を変化させる
ため、簡易な手順で複数の入力ポートを公平に選択する
ことができる。
びに、データ取り込み優先順序の切替方向を変化させる
ため、簡易な手順で複数の入力ポートを公平に選択する
ことができる。
【００２４】請求項３の発明では、乱数または擬似乱数
に基づいて入力ポートの選択を切り替えるため、簡易な
手順で複数の入力ポートを公平に選択することができ
る。
に基づいて入力ポートの選択を切り替えるため、簡易な
手順で複数の入力ポートを公平に選択することができ
る。
【００２５】請求項４の発明では、多項式による割り算
回路で擬似乱数を発生させるため、フリップフロップや
加算回路などの簡易な回路で擬似乱数を発生できる。
回路で擬似乱数を発生させるため、フリップフロップや
加算回路などの簡易な回路で擬似乱数を発生できる。
【００２６】請求項５の発明では、複数の入力ポートか
らのパケットを、時分割多重化してバスに送り込むた
め、大量のデータを効率よく伝送することができる。
らのパケットを、時分割多重化してバスに送り込むた
め、大量のデータを効率よく伝送することができる。
【００２７】
【発明の実施の形態】以下、本発明に係るデータ切替装
置について、図面を参照しながら具体的に説明する。本
発明に係るデータ切替装置は、複数の入力ポートのいず
れかを選択し、選択した入力ポートから送られたパケッ
トを、出力ポートに接続されたバッファに蓄積するもの
である。
置について、図面を参照しながら具体的に説明する。本
発明に係るデータ切替装置は、複数の入力ポートのいず
れかを選択し、選択した入力ポートから送られたパケッ
トを、出力ポートに接続されたバッファに蓄積するもの
である。
【００２８】（第１の実施形態）図１は本発明に係るデ
ータ切替装置の第１の実施形態の概略構成を示すブロッ
ク図である。図１のデータ切替装置は、クロックに応じ
て「１」ずつインクリメントするアップカウンタ（第１
の優先順序変更手段）１と、クロックに応じて「１」ず
つディクリメントするダウンカウンタ（第２の優先順序
変更手段）２と、アップカウンタ１による計測値とダウ
ンカウンタ２による計測値のいずれか一方を選択するカ
ウンタ選択回路３と、カウンタ選択回路３の出力に基づ
いて複数の入力ポートＬinのいずれかを選択するポート
選択回路４と、ポート選択回路４で選択された入力ポー
トＬinから送られたパケットを蓄積するバッファ５とを
備える。
ータ切替装置の第１の実施形態の概略構成を示すブロッ
ク図である。図１のデータ切替装置は、クロックに応じ
て「１」ずつインクリメントするアップカウンタ（第１
の優先順序変更手段）１と、クロックに応じて「１」ず
つディクリメントするダウンカウンタ（第２の優先順序
変更手段）２と、アップカウンタ１による計測値とダウ
ンカウンタ２による計測値のいずれか一方を選択するカ
ウンタ選択回路３と、カウンタ選択回路３の出力に基づ
いて複数の入力ポートＬinのいずれかを選択するポート
選択回路４と、ポート選択回路４で選択された入力ポー
トＬinから送られたパケットを蓄積するバッファ５とを
備える。
【００２９】図１において、アップカウンタ１およびダ
ウンカウンタ２が優先順序設定手段に対応し、カウンタ
選択回路３およびポート選択回路４がポート選択手段に
対応する。
ウンカウンタ２が優先順序設定手段に対応し、カウンタ
選択回路３およびポート選択回路４がポート選択手段に
対応する。
【００３０】ポート選択回路４で選択された入力ポート
Ｌinからのパケットは、バス６を介してバッファ５に蓄
積される。ポート選択回路４は、新たなパケットを取り
込むたびに、入力ポートＬinの選択を切り替える。これ
により、バス６は時分割多重化される。
Ｌinからのパケットは、バス６を介してバッファ５に蓄
積される。ポート選択回路４は、新たなパケットを取り
込むたびに、入力ポートＬinの選択を切り替える。これ
により、バス６は時分割多重化される。
【００３１】バッファ５は、各出力ポートごとに設けら
れている。各バッファ５は、しきい値を超えない範囲で
パケットを蓄積する。
れている。各バッファ５は、しきい値を超えない範囲で
パケットを蓄積する。
【００３２】図１のポート選択回路４は、後述するよう
に、アップカウンタ１またはダウンカウンタ２の計測値
に基づいて、入力ポートＬinの取り込み優先順序を切り
替える。
に、アップカウンタ１またはダウンカウンタ２の計測値
に基づいて、入力ポートＬinの取り込み優先順序を切り
替える。
【００３３】図２（ａ）はアップカウンタ１の計測値に
基づいて入力ポートＬin1〜Ｌin4の選択を行う例を示す
図である。図２（ａ）の場合、入力ポートＬin2の取り
込み優先順序が最も高く、入力ポートＬin1の取り込み
優先順序が最も低い。
基づいて入力ポートＬin1〜Ｌin4の選択を行う例を示す
図である。図２（ａ）の場合、入力ポートＬin2の取り
込み優先順序が最も高く、入力ポートＬin1の取り込み
優先順序が最も低い。
【００３４】一方、図２（ｂ）はダウンカウンタ２の計
測値に基づいて入力ポートＬin1〜Ｌin4の選択を行う例
を示す図である。図２（ｂ）の場合、入力ポートＬin3
の取り込み優先順序が最も高く、入力ポートＬin4の取
り込み優先順序が最も低い。
測値に基づいて入力ポートＬin1〜Ｌin4の選択を行う例
を示す図である。図２（ｂ）の場合、入力ポートＬin3
の取り込み優先順序が最も高く、入力ポートＬin4の取
り込み優先順序が最も低い。
【００３５】本実施形態のポート選択回路４は、アップ
カウンタ１の計測値とダウンカウンタ２の計測値を交互
に選択する点に特徴がある。
カウンタ１の計測値とダウンカウンタ２の計測値を交互
に選択する点に特徴がある。
【００３６】図３および図４はポート選択回路４の動作
を説明する図である。これらの図は、バッファ５にあと
１パケット分だけパケットを蓄積できる余裕があるとき
に、この出力ポートに入力ポートＬin2，Ｌin3がパケッ
トを送ろうとした例を示している。
を説明する図である。これらの図は、バッファ５にあと
１パケット分だけパケットを蓄積できる余裕があるとき
に、この出力ポートに入力ポートＬin2，Ｌin3がパケッ
トを送ろうとした例を示している。
【００３７】まず、最初は、図３（ａ）に示すように、
アップカウンタ１の計測値に基づいて入力ポートＬin1
〜Ｌin4の取り込み優先順序が設定される。この場合、
入力ポートＬin2の方がＬin3よりも取り込み優先順序が
上なので、入力ポートＬin2から送られたパケットがバ
ッファ５に蓄積され、入力ポートＬin3から送られたパ
ケットは廃棄される。
アップカウンタ１の計測値に基づいて入力ポートＬin1
〜Ｌin4の取り込み優先順序が設定される。この場合、
入力ポートＬin2の方がＬin3よりも取り込み優先順序が
上なので、入力ポートＬin2から送られたパケットがバ
ッファ５に蓄積され、入力ポートＬin3から送られたパ
ケットは廃棄される。
【００３８】次のパケット取り込みタイミングでは、図
３（ｂ）に示すように、ダウンカウンタ２の計測値に基
づいて入力ポートＬin1〜Ｌin4の取り込み優先順序が設
定される。この場合、入力ポートＬin3の方がＬin2より
も取り込み優先順序が上なので、入力ポートＬin3から
送られたパケットがバッファ５に蓄積され、入力ポート
Ｌin2から送られたパケットは廃棄される。
３（ｂ）に示すように、ダウンカウンタ２の計測値に基
づいて入力ポートＬin1〜Ｌin4の取り込み優先順序が設
定される。この場合、入力ポートＬin3の方がＬin2より
も取り込み優先順序が上なので、入力ポートＬin3から
送られたパケットがバッファ５に蓄積され、入力ポート
Ｌin2から送られたパケットは廃棄される。
【００３９】次のパケット取り込みタイミングでは、図
３（ｃ）に示すように、図３（ａ）に対して「１」だけ
インクリメントしたアップカウンタ１の計測値に基づい
て入力ポートＬin1〜Ｌin4の取り込み優先順序が設定さ
れる。この場合、入力ポートＬin2から送られたパケッ
トがバッファ５に蓄積される。
３（ｃ）に示すように、図３（ａ）に対して「１」だけ
インクリメントしたアップカウンタ１の計測値に基づい
て入力ポートＬin1〜Ｌin4の取り込み優先順序が設定さ
れる。この場合、入力ポートＬin2から送られたパケッ
トがバッファ５に蓄積される。
【００４０】次のパケット取り込みタイミングでは、図
３（ｄ）に示すように、図３（ｂ）に対して「１」だけ
ディクリメントしたダウンカウンタ２の計測値に基づい
て入力ポートＬin1〜Ｌin4の取り込み優先順序が設定さ
れる。この場合、入力ポートＬin3から送られたパケッ
トがバッファ５に蓄積される。
３（ｄ）に示すように、図３（ｂ）に対して「１」だけ
ディクリメントしたダウンカウンタ２の計測値に基づい
て入力ポートＬin1〜Ｌin4の取り込み優先順序が設定さ
れる。この場合、入力ポートＬin3から送られたパケッ
トがバッファ５に蓄積される。
【００４１】以下同様に、ポート選択回路４は、アップ
カウンタ１とダウンカウンタ２を交互に選択して入力ポ
ートＬin1〜Ｌin4の選択を行う。図４（ｄ）の処理が終
了すると、再び、図３（ａ）〜図４（ｄ）までの処理が
繰り返される。
カウンタ１とダウンカウンタ２を交互に選択して入力ポ
ートＬin1〜Ｌin4の選択を行う。図４（ｄ）の処理が終
了すると、再び、図３（ａ）〜図４（ｄ）までの処理が
繰り返される。
【００４２】このように、４つの入力ポートＬin1〜Ｌi
n4が存在する場合には、ポート選択回路４は、図３
（ａ）〜図４（ｄ）までの８つの処理を繰り返す。これ
らの処理のうち、４つの処理（図３（ａ），（ｃ），図
４（ｃ），（ｄ））では入力ポートＬin2からのパケッ
トがバッファ５に蓄積され、残りの４つの処理（図３
（ｂ），（ｄ），図４（ａ），（ｂ））では入力ポート
Ｌin3からのパケットがバッファ５に蓄積される。すな
わち、ポート選択回路４は、入力ポートＬin1〜Ｌin4を
公平に選択する。
n4が存在する場合には、ポート選択回路４は、図３
（ａ）〜図４（ｄ）までの８つの処理を繰り返す。これ
らの処理のうち、４つの処理（図３（ａ），（ｃ），図
４（ｃ），（ｄ））では入力ポートＬin2からのパケッ
トがバッファ５に蓄積され、残りの４つの処理（図３
（ｂ），（ｄ），図４（ａ），（ｂ））では入力ポート
Ｌin3からのパケットがバッファ５に蓄積される。すな
わち、ポート選択回路４は、入力ポートＬin1〜Ｌin4を
公平に選択する。
【００４３】以上のように、第１の実施形態では、入力
ポートＬin1〜Ｌin4の取り込み優先順序を昇順に変化さ
せるか、降順に変化させるかを、パケットを取り込むた
びに切り替えるようにしたため、各入力ポートＬin1〜
Ｌin4を公平に選択することができる。また、前回にお
ける入力ポートＬin1〜Ｌin4の取り込み優先順序に関係
なく、今回における入力ポートＬin1〜Ｌin4の取り込み
優先順序を設定するため、前回の取り込み優先順序を記
憶しておく必要がなく、回路規模を小型化できる。
ポートＬin1〜Ｌin4の取り込み優先順序を昇順に変化さ
せるか、降順に変化させるかを、パケットを取り込むた
びに切り替えるようにしたため、各入力ポートＬin1〜
Ｌin4を公平に選択することができる。また、前回にお
ける入力ポートＬin1〜Ｌin4の取り込み優先順序に関係
なく、今回における入力ポートＬin1〜Ｌin4の取り込み
優先順序を設定するため、前回の取り込み優先順序を記
憶しておく必要がなく、回路規模を小型化できる。
【００４４】（第２の実施形態）第２の実施形態は、擬
似乱数に基づいて入力ポートＬinの選択を切り替えるも
のである。
似乱数に基づいて入力ポートＬinの選択を切り替えるも
のである。
【００４５】図５は本発明に係るデータ切替装置の第２
の実施形態のブロック図である。図５のデータ切替装置
は、図１と同様のポート選択回路４とバッファ５を備え
ており、この他に、擬似乱数を発生する乱数発生回路
（乱数発生手段）１１を備える。
の実施形態のブロック図である。図５のデータ切替装置
は、図１と同様のポート選択回路４とバッファ５を備え
ており、この他に、擬似乱数を発生する乱数発生回路
（乱数発生手段）１１を備える。
【００４６】図６は乱数発生回路１１の一例を示す図で
あり、多項式Ｇ(x)＝ｘ3＋ｘ＋１による割り算回路を示
している。図６の回路１１は、フリップフロップ２１〜
２３と加算回路２４，２５とで構成される。
あり、多項式Ｇ(x)＝ｘ3＋ｘ＋１による割り算回路を示
している。図６の回路１１は、フリップフロップ２１〜
２３と加算回路２４，２５とで構成される。
【００４７】図６の回路において、例えば、各フリップ
フロップ２１〜２３の入力を(1,0,0)とおいてシフト動
作を行うと、各フリップフロップ２１〜２３の入力と最
終段のフリップフロップ２３の出力は図７のようにな
る。
フロップ２１〜２３の入力を(1,0,0)とおいてシフト動
作を行うと、各フリップフロップ２１〜２３の入力と最
終段のフリップフロップ２３の出力は図７のようにな
る。
【００４８】図７からわかるように、図６の回路は、７
つのクロックで各フリップフロップ２１〜２３の状態が
一巡する。また、各フリップフロップ２１〜２３の入力
端子には、０以外の全パターンが現れる。
つのクロックで各フリップフロップ２１〜２３の状態が
一巡する。また、各フリップフロップ２１〜２３の入力
端子には、０以外の全パターンが現れる。
【００４９】一般に、フリップフロップｍ段からなる割
り算器を、次数ｍの原子既約多項式の係数に等しくなる
ように結線すると、周期ｍ＝２m−１の最大長系列が得
られる。したがって、ｍを十分大きな整数に設定すれ
ば、割り算器を構成する各フリップフロップの入出力端
子により、擬似的な乱数を得ることができる。
り算器を、次数ｍの原子既約多項式の係数に等しくなる
ように結線すると、周期ｍ＝２m−１の最大長系列が得
られる。したがって、ｍを十分大きな整数に設定すれ
ば、割り算器を構成する各フリップフロップの入出力端
子により、擬似的な乱数を得ることができる。
【００５０】このような割り算器は、フリップフロップ
と加算器だけで構成されるため、簡易な回路で構成で
き、図１１のようなラウンドロビン方式に比べて、回路
規模を削減できる。
と加算器だけで構成されるため、簡易な回路で構成で
き、図１１のようなラウンドロビン方式に比べて、回路
規模を削減できる。
【００５１】図５のポート選択回路４は、乱数発生回路
１１から発生された擬似乱数に基づいて入力ポートＬin
の選択を切り替える。これにより、入力ポートＬinのそ
れぞれを公平に選択できるようになる。
１１から発生された擬似乱数に基づいて入力ポートＬin
の選択を切り替える。これにより、入力ポートＬinのそ
れぞれを公平に選択できるようになる。
【００５２】なお、擬似乱数を発生させる回路は図６の
ような割り算回路に限定されない。例えば、メモリ等に
擬似乱数のテーブルを格納しておき、このテーブルから
読み出したデータに基づいて入力ポートＬinの選択を切
り替えてもよい。
ような割り算回路に限定されない。例えば、メモリ等に
擬似乱数のテーブルを格納しておき、このテーブルから
読み出したデータに基づいて入力ポートＬinの選択を切
り替えてもよい。
【００５３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、前回のデータ取り込み優先順序に依存することな
く、複数の入力ポートを公平に選択できるため、各入力
ポートから送られるデータを公平に扱うことができ、ま
た、データ取り込み優先順序を記憶するメモリ等も不要
になるため、回路規模を削減でき、部品コストの低減や
装置の小型化が可能になる。
れば、前回のデータ取り込み優先順序に依存することな
く、複数の入力ポートを公平に選択できるため、各入力
ポートから送られるデータを公平に扱うことができ、ま
た、データ取り込み優先順序を記憶するメモリ等も不要
になるため、回路規模を削減でき、部品コストの低減や
装置の小型化が可能になる。
【図１】本発明に係るデータ切替装置の第１の実施形態
の概略構成を示すブロック図。
の概略構成を示すブロック図。
【図２】（ａ）はアップカウンタの計測値に基づいて入
力ポートの選択を行う例を示す図、（ｂ）はダウンカウ
ンタの計測値に基づいて入力ポートの選択を行う例を示
す図。
力ポートの選択を行う例を示す図、（ｂ）はダウンカウ
ンタの計測値に基づいて入力ポートの選択を行う例を示
す図。
【図３】（ａ）〜（ｄ）はポート選択回路の動作を説明
する図。
する図。
【図４】（ａ）〜（ｄ）は図３に続くポート選択回路の
動作を説明する図。
動作を説明する図。
【図５】本発明に係るデータ切替装置の第２の実施形態
の概略構成を示すブロック図。
の概略構成を示すブロック図。
【図６】乱数発生回路の一例を示す図。
【図７】図６の回路の内部状態と出力の変化を示す図。
【図８】従来のパケット振り分け処理を説明する図。
【図９】入力ポートの取り込み優先順序を定期的に変化
させる従来例を示す図。
させる従来例を示す図。
【図１０】ラウンドロビー方式の配列を説明する図。
【図１１】ラウンドロビー方式の動作を説明する図。
１ アップカウンタ ２ ダウンカウンタ ３ カウンタ選択回路 ４ ポート選択回路 ５ バッファ ６ バス １１ 乱数発生回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂 上 健 二 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 畝 川 康 夫 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 宮 沢 祐 一 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 5K030 HA10 HB28 HB29 JA01 KA03 KA22 KX12 KX29 LA03 LA15
Claims (5)
- 【請求項１】複数の入力ポートのいずれかを選択し、選
択した入力ポートから取り込まれたデータを、出力ポー
トに接続されたバッファに蓄積するデータ切替装置にお
いて、 前記複数の入力ポートのデータ取り込み優先順序を設定
する優先順序設定手段と、 設定されたデータ取り込み優先順序に従って前記複数の
入力ポートの選択を切り替えるポート選択手段と、を備
え、 前記優先順序設定手段は、前記ポート選択手段により前
記複数の入力ポートが公平に選択されるように、前回の
データ取り込みタイミングでの前記複数の入力ポートの
データ取り込み優先順序に依存することなく、新たなデ
ータ取り込み優先順序を設定することを特徴とするデー
タ切替装置。 - 【請求項２】前記優先順序設定手段は、 前記複数の入力ポートのデータ取り込み優先順序を、デ
ータの取り込みタイミングに同期させて、所定の方向に
順に切り替える第１の優先順序変更手段と、 前記複数の入力ポートのデータ取り込み優先順序を、デ
ータの取り込みタイミングに同期させて、前記所定の方
向とは逆方向に順に切り替える第２の優先順序変更手段
と、を有し、 前記ポート選択手段は、前記第１の優先順序変更手段に
よるデータ取り込み優先順序と前記第２の優先順序変更
手段によるデータ取り込み優先順序とを交互に選択し
て、選択したデータ取り込み優先順序に基づいて前記複
数の入力ポートの選択を切り替えることを特徴とする請
求項１に記載のデータ切替装置。 - 【請求項３】データ取り込みタイミングに同期して、乱
数または長周期の擬似乱数を発生する乱数発生手段を備
え、 前記ポート選択手段は、前記乱数発生手段により発生さ
れた乱数または擬似乱数に基づいて、前記入力ポートの
選択を切り替えることを特徴とする請求項１に記載のデ
ータ切替装置。 - 【請求項４】前記乱数発生手段は、多項式による割り算
回路で構成されることを特徴とする請求項３に記載のデ
ータ切替装置。 - 【請求項５】前記複数の入力ポートのそれぞれは、入力
データである固定長セルもしくは可変長パケットを伝送
し、 前記ポート選択手段と前記バッファとの間に、前記複数
の入力ポートからのパケットが時分割多重化されて伝送
されるバスを設けたことを特徴とする請求項１〜４のい
ずれかに記載のデータ切替装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7852499A JP2000278316A (ja) | 1999-03-23 | 1999-03-23 | データ切替装置 |
| US09/533,592 US6788698B1 (en) | 1999-03-23 | 2000-03-23 | Data switching apparatus and data switching method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7852499A JP2000278316A (ja) | 1999-03-23 | 1999-03-23 | データ切替装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000278316A true JP2000278316A (ja) | 2000-10-06 |
Family
ID=13664324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7852499A Withdrawn JP2000278316A (ja) | 1999-03-23 | 1999-03-23 | データ切替装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6788698B1 (ja) |
| JP (1) | JP2000278316A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006074720A (ja) * | 2004-08-03 | 2006-03-16 | Kddi Corp | 無線通信端末および無線通信装置 |
| JP2016111424A (ja) * | 2014-12-03 | 2016-06-20 | 富士ゼロックス株式会社 | 情報処理装置、およびプログラム |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050220017A1 (en) * | 2004-03-31 | 2005-10-06 | Brand Thomas E | Denial of service protection through port hopping |
| JP6305078B2 (ja) * | 2014-01-29 | 2018-04-04 | キヤノン株式会社 | システムおよび制御方法 |
| US10700968B2 (en) * | 2016-10-19 | 2020-06-30 | Rex Computing, Inc. | Optimized function assignment in a multi-core processor |
| WO2018154494A1 (en) | 2017-02-23 | 2018-08-30 | Cerebras Systems Inc. | Accelerated deep learning |
| US11488004B2 (en) | 2017-04-17 | 2022-11-01 | Cerebras Systems Inc. | Neuron smearing for accelerated deep learning |
| EP3607503B1 (en) | 2017-04-17 | 2022-03-09 | Cerebras Systems Inc. | Task activating for accelerated deep learning |
| WO2018193353A1 (en) | 2017-04-17 | 2018-10-25 | Cerebras Systems Inc. | Neuron smearing for accelerated deep learning |
| WO2020044152A1 (en) | 2018-08-28 | 2020-03-05 | Cerebras Systems Inc. | Scaled compute fabric for accelerated deep learning |
| US11328208B2 (en) | 2018-08-29 | 2022-05-10 | Cerebras Systems Inc. | Processor element redundancy for accelerated deep learning |
| WO2020044208A1 (en) | 2018-08-29 | 2020-03-05 | Cerebras Systems Inc. | Isa enhancements for accelerated deep learning |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3133234B2 (ja) * | 1995-07-13 | 2001-02-05 | 株式会社東芝 | Ａｔｍスイッチのアドレス生成回路 |
| JPH0944276A (ja) | 1995-07-27 | 1997-02-14 | Nec Gumma Ltd | 省電力システム |
| US6252849B1 (en) * | 1998-06-30 | 2001-06-26 | Sun Microsystems, Inc. | Flow control using output port buffer allocation |
-
1999
- 1999-03-23 JP JP7852499A patent/JP2000278316A/ja not_active Withdrawn
-
2000
- 2000-03-23 US US09/533,592 patent/US6788698B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006074720A (ja) * | 2004-08-03 | 2006-03-16 | Kddi Corp | 無線通信端末および無線通信装置 |
| JP2016111424A (ja) * | 2014-12-03 | 2016-06-20 | 富士ゼロックス株式会社 | 情報処理装置、およびプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| US6788698B1 (en) | 2004-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |