JPH066373A - セル集線・多重方式 - Google Patents
セル集線・多重方式Info
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- JPH066373A JPH066373A JP16477692A JP16477692A JPH066373A JP H066373 A JPH066373 A JP H066373A JP 16477692 A JP16477692 A JP 16477692A JP 16477692 A JP16477692 A JP 16477692A JP H066373 A JPH066373 A JP H066373A
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Abstract
(57)【要約】
【目的】本発明はセルの集線・多重方式に関し，複数の
入力リンクの各バッファに入力するセルを一つの出力リ
ンクへ読み出す時に，各バッファにおいて複雑な制御を
要することなく，バッファに加わる呼に変化があっても
他のバッファに対し何ら影響を及ぼすことなく一定周期
で平滑化することを目的とする。 【構成】各入力リンクに対応して，入力セルを格納する
バッファメモリと，セル周期を計数する計数手段と，申
告された使用帯域に対応したバッファからの読み出し周
期が設定される設定値保持手段と，バッファからのセル
を読み出す要求を発生する比較手段とを備えたセルバッ
ファを備える。各セルバッファの比較手段は，それぞれ
の計数手段の計数値と設定値保持手段の値の一致を検出
すると読み出し要求を競合制御手段に出力し，競合制御
手段からの読み出し許可を受け取るとバッファメモリか
らセルを出力リンクへ読み出すよう構成する。
入力リンクの各バッファに入力するセルを一つの出力リ
ンクへ読み出す時に，各バッファにおいて複雑な制御を
要することなく，バッファに加わる呼に変化があっても
他のバッファに対し何ら影響を及ぼすことなく一定周期
で平滑化することを目的とする。 【構成】各入力リンクに対応して，入力セルを格納する
バッファメモリと，セル周期を計数する計数手段と，申
告された使用帯域に対応したバッファからの読み出し周
期が設定される設定値保持手段と，バッファからのセル
を読み出す要求を発生する比較手段とを備えたセルバッ
ファを備える。各セルバッファの比較手段は，それぞれ
の計数手段の計数値と設定値保持手段の値の一致を検出
すると読み出し要求を競合制御手段に出力し，競合制御
手段からの読み出し許可を受け取るとバッファメモリか
らセルを出力リンクへ読み出すよう構成する。
Description
【０００１】
【産業上の利用分野】本発明はＡＴＭ（Asynchronous T
ransfer Mode) 網におけるセル集線・多重化方式に関
し，特に複数の入力リンクから送られてくるＡＴＭセル
を単一の出力リンクに送出するために，セル送出時の衝
突を回避するためのバッファを各入力リンク毎に設けた
ＡＴＭ集線多重装置におけるセル集線・多重方式に関す
る。 ＡＴＭではセルと呼ばれる固定長の情報単位によ
り伝送，交換の処理が行われる。ＡＴＭでは複数の入力
リンクが単一の出力リンクを共用して，その出力リンク
が空きになるまで受け取ったＡＴＭセルを待たせておく
ＦＩＦＯ（First In FirstOut) バッファメモリを入力
リンク毎に設ける構成が多く用いられ，ＡＴＭ網の集線
・多重装置だけでなく，ＡＴＭ交換機や宅内網でも利用
される。また，ＡＴＭ交換機の通話路の一部として使用
する時のように，一つの入力リンクを複数の呼が多重化
して使用したり，いくつかの端末からのＡＴＭセルを集
線多重して一つの加入者線を共用する時のように，一つ
の入力リンクが一つの呼だけで占有される場合もある。
ransfer Mode) 網におけるセル集線・多重化方式に関
し，特に複数の入力リンクから送られてくるＡＴＭセル
を単一の出力リンクに送出するために，セル送出時の衝
突を回避するためのバッファを各入力リンク毎に設けた
ＡＴＭ集線多重装置におけるセル集線・多重方式に関す
る。 ＡＴＭではセルと呼ばれる固定長の情報単位によ
り伝送，交換の処理が行われる。ＡＴＭでは複数の入力
リンクが単一の出力リンクを共用して，その出力リンク
が空きになるまで受け取ったＡＴＭセルを待たせておく
ＦＩＦＯ（First In FirstOut) バッファメモリを入力
リンク毎に設ける構成が多く用いられ，ＡＴＭ網の集線
・多重装置だけでなく，ＡＴＭ交換機や宅内網でも利用
される。また，ＡＴＭ交換機の通話路の一部として使用
する時のように，一つの入力リンクを複数の呼が多重化
して使用したり，いくつかの端末からのＡＴＭセルを集
線多重して一つの加入者線を共用する時のように，一つ
の入力リンクが一つの呼だけで占有される場合もある。
【０００２】このような複数の入力リンクに設けたバッ
ファから単一の出力リンクへセルを読み出して集線多重
する時に各バッファへのアクセスが，各バッファに入力
されるセル数に対応させ，アクセス回数が各バッファ間
で均質化することが望まれている。なお，固定長のＡＴ
Ｍセル以外のパケット情報を扱う集線・多重方式も同様
の技術が用いられる。
ファから単一の出力リンクへセルを読み出して集線多重
する時に各バッファへのアクセスが，各バッファに入力
されるセル数に対応させ，アクセス回数が各バッファ間
で均質化することが望まれている。なお，固定長のＡＴ
Ｍセル以外のパケット情報を扱う集線・多重方式も同様
の技術が用いられる。
【０００３】
【従来の技術】複数の入力リンクから送られてくるＡＴ
Ｍセルを単一のリンクに送出するために，セル送出時の
衝突を回避する機能を持つＦＩＦＯバッファを各入力リ
ンク毎に設けた集線装置では，各バッファの読出アクセ
ス頻度を各バッファで要求される帯域と同じ割合にし，
しかも各バッファの読出アクセスをできるかぎり一定に
する集線方式が，本発明の出願人と同一出願人により先
に，発明の名称『集線装置におけるバッファのアクセス
制御方式』（特願平３−２３８４２６号，平成３年９月
１８日出願）として提案されている。
Ｍセルを単一のリンクに送出するために，セル送出時の
衝突を回避する機能を持つＦＩＦＯバッファを各入力リ
ンク毎に設けた集線装置では，各バッファの読出アクセ
ス頻度を各バッファで要求される帯域と同じ割合にし，
しかも各バッファの読出アクセスをできるかぎり一定に
する集線方式が，本発明の出願人と同一出願人により先
に，発明の名称『集線装置におけるバッファのアクセス
制御方式』（特願平３−２３８４２６号，平成３年９月
１８日出願）として提案されている。
【０００４】図１１は上記提案された方式の原理図であ
る。この方式では，複数の入力リンク１００から入力す
るセル等の情報単位をセレクタ１０２を介して単一の出
力リンク１０３に送出するために，バッファ１０１を各
入力リンク毎に設けた集線装置において，アクセス回数
決定手段１０４とアクセス間隔制御手段１０５を設けた
ものである。アクセス回数決定手段１０４は一定期間に
おける複数の各バッファ１０１のアクセス回数を，その
バッファに一定期間に到着するセル数に一致させる。ア
クセス間隔制御手段１０５は一定期間における複数のバ
ッファ１０１のそれぞれに対する読み出しアクセス間隔
をできる限り均一化する方法である。
る。この方式では，複数の入力リンク１００から入力す
るセル等の情報単位をセレクタ１０２を介して単一の出
力リンク１０３に送出するために，バッファ１０１を各
入力リンク毎に設けた集線装置において，アクセス回数
決定手段１０４とアクセス間隔制御手段１０５を設けた
ものである。アクセス回数決定手段１０４は一定期間に
おける複数の各バッファ１０１のアクセス回数を，その
バッファに一定期間に到着するセル数に一致させる。ア
クセス間隔制御手段１０５は一定期間における複数のバ
ッファ１０１のそれぞれに対する読み出しアクセス間隔
をできる限り均一化する方法である。
【０００５】すなわち，この方式は従来の時分割交換機
におけるセルスロットを各バッファに割り付ける方式で
あり，従って，この方式は，帯域の割り付けが有効に行
えることと，比較的小さなハードウェアで実現できると
いう利点がある。
におけるセルスロットを各バッファに割り付ける方式で
あり，従って，この方式は，帯域の割り付けが有効に行
えることと，比較的小さなハードウェアで実現できると
いう利点がある。
【０００６】
【発明が解決しようとする課題】しかし，上記の提案さ
れた方式は一定期間における複数のバッファに対する読
み出しアクセス間隔をできる限り均一化して読出すため
の読み出しパターンを決定するアルゴリズムが複雑にな
るという問題がある。また，あるバッファに加わる呼に
変化があった場合，基本的には他のバッファに割り当て
セルに何ら影響を及ぼさないが，変化が続いた場合は最
終的に全バッファの読出パターンの変更が必要となる可
能性があり，その時には呼処理を行うプロセッサの負担
が大きくなるという問題がある。
れた方式は一定期間における複数のバッファに対する読
み出しアクセス間隔をできる限り均一化して読出すため
の読み出しパターンを決定するアルゴリズムが複雑にな
るという問題がある。また，あるバッファに加わる呼に
変化があった場合，基本的には他のバッファに割り当て
セルに何ら影響を及ぼさないが，変化が続いた場合は最
終的に全バッファの読出パターンの変更が必要となる可
能性があり，その時には呼処理を行うプロセッサの負担
が大きくなるという問題がある。
【０００７】本発明はこれらの欠点を克服するもので，
複数の入力リンクの各バッファに入力するセルを一つの
出力リンクへ読み出す時に，各バッファにおいて複雑な
制御を要することなく，バッファに加わる呼に変化があ
っても他のバッファに対し何ら影響を及ぼすことなく一
定周期で平滑化して出力されるセルの集線・多重方式を
提供することを目的とする。
複数の入力リンクの各バッファに入力するセルを一つの
出力リンクへ読み出す時に，各バッファにおいて複雑な
制御を要することなく，バッファに加わる呼に変化があ
っても他のバッファに対し何ら影響を及ぼすことなく一
定周期で平滑化して出力されるセルの集線・多重方式を
提供することを目的とする。
【０００８】
【課題を解決するための手段】図１は本発明の原理図，
図２は作用説明図である。図１において，１1 〜１n は
入力リンク，２1 〜２n は各入力リンクに対して設けら
れたセルバッファ，３1 〜３n は各セルバッファ内でセ
ルを格納するバッファメモリ，４1 〜４n は加入者から
の申告値に基づいて算出された読み出しサイクルが設定
される設定値保持手段，５1 〜５n はそれぞれセル周期
をカウントする計数手段，６1 〜６n は比較一致を検出
すると読み出し要求を発生する比較手段，７は複数の読
み出し要求に対し優先順位により読み出しの割り当てを
行う競合制御手段，８は単一の出力リンクである。
図２は作用説明図である。図１において，１1 〜１n は
入力リンク，２1 〜２n は各入力リンクに対して設けら
れたセルバッファ，３1 〜３n は各セルバッファ内でセ
ルを格納するバッファメモリ，４1 〜４n は加入者から
の申告値に基づいて算出された読み出しサイクルが設定
される設定値保持手段，５1 〜５n はそれぞれセル周期
をカウントする計数手段，６1 〜６n は比較一致を検出
すると読み出し要求を発生する比較手段，７は複数の読
み出し要求に対し優先順位により読み出しの割り当てを
行う競合制御手段，８は単一の出力リンクである。
【０００９】本発明は各入力リンクに対し申告値から算
出した最低の読み出し周期を算出して各入力リンク対応
に設けられた設定値保持手段に設定し，セルの基本周期
を計数する計数手段によりセル周期を計数し，比較手段
により計数手段の計数値と設定値保持手段の値を比較し
て一致するとセルの読み出し要求を発生して，複数の読
み出し要求が同時に発生すると競合制御により優先順位
に従って読み出しが行われる。
出した最低の読み出し周期を算出して各入力リンク対応
に設けられた設定値保持手段に設定し，セルの基本周期
を計数する計数手段によりセル周期を計数し，比較手段
により計数手段の計数値と設定値保持手段の値を比較し
て一致するとセルの読み出し要求を発生して，複数の読
み出し要求が同時に発生すると競合制御により優先順位
に従って読み出しが行われる。
【００１０】
【作用】各入力リンク１1 〜１n に設けられたセルバッ
ファ２1 〜２n において，各加入者（または端末）から
の使用帯域等の申告値に基づいて算出されたバッファメ
モリ３1 〜３n の読み出しサイクルの値を各設定値保持
手段３1 〜３n に設定する。一方，各セルバッファ２1
〜２n で独立して動作する計数手段５1 〜５n が設けら
れ，それぞれ基本セル周期の信号を計数する。各計数手
段５1 〜５n の計数値はそれぞれ設定値保持手段４1 〜
４n の値と各比較手段６1 〜６n で比較され，一致する
とそれぞれ読み出し要求を競合制御手段７に出力する。
競合制御手段７は読み出し要求が同時に一つだけ入力す
ると，その読み出し要求を発生した比較手段６1 〜６n
が設けられたセルバッファ２1 〜２n に対し読み出し許
可信号を出力する。この読み出し許可信号を受け取った
バッファセル２1 〜２n では，バッファメモリ３1 〜３
n からセルを一つ読み出して出力リンク８へ出力する。
このような動作が各セルバッファ２1 〜２n において行
われることにより複数の入力リンク１1 〜１n からのセ
ルが出力リンク８に集線・多重される。
ファ２1 〜２n において，各加入者（または端末）から
の使用帯域等の申告値に基づいて算出されたバッファメ
モリ３1 〜３n の読み出しサイクルの値を各設定値保持
手段３1 〜３n に設定する。一方，各セルバッファ２1
〜２n で独立して動作する計数手段５1 〜５n が設けら
れ，それぞれ基本セル周期の信号を計数する。各計数手
段５1 〜５n の計数値はそれぞれ設定値保持手段４1 〜
４n の値と各比較手段６1 〜６n で比較され，一致する
とそれぞれ読み出し要求を競合制御手段７に出力する。
競合制御手段７は読み出し要求が同時に一つだけ入力す
ると，その読み出し要求を発生した比較手段６1 〜６n
が設けられたセルバッファ２1 〜２n に対し読み出し許
可信号を出力する。この読み出し許可信号を受け取った
バッファセル２1 〜２n では，バッファメモリ３1 〜３
n からセルを一つ読み出して出力リンク８へ出力する。
このような動作が各セルバッファ２1 〜２n において行
われることにより複数の入力リンク１1 〜１n からのセ
ルが出力リンク８に集線・多重される。
【００１１】なお，セルバッファの計数手段５1 〜５n
は読み出し要求の出力または読み出し許可信号の出力の
何れかによりリセットされ，繰り返し計数を行う。一
方，複数のセルバッファの比較手段６1 〜６n から同時
に読み出し要求が発生すると，競合制御手段７は優先順
位により決められた一つのセルバッファに対し読み出し
許可信号を出し，それ以外のセルバッファに対しては待
ち合わせて，次の読み出し時間に最優先で読み出しの許
可を出す。
は読み出し要求の出力または読み出し許可信号の出力の
何れかによりリセットされ，繰り返し計数を行う。一
方，複数のセルバッファの比較手段６1 〜６n から同時
に読み出し要求が発生すると，競合制御手段７は優先順
位により決められた一つのセルバッファに対し読み出し
許可信号を出し，それ以外のセルバッファに対しては待
ち合わせて，次の読み出し時間に最優先で読み出しの許
可を出す。
【００１２】図２に示す例では，セルバッファＡ〜Ｃの
３つがそれぞれ入力リンクに対し設けられ，それぞれの
セルバッファの読出間隔（図１の設定値保持手段に設定
される数値）として，それぞれ“４”，“５”，“３”
が設定されている。この設定値に対し，時間（Ｔ）がセ
ル周期信号の計数値により表され，セルバッファＡは４
つのセル周期毎にセル読み出しが要求され，セルバッフ
ァＢ，セルバッファＣもそれぞれ５つのセル周期毎，３
つのセル周期毎に読み出し要求が発生する。セルバッフ
ァＡとセルバッファＣの読み出し要求が同時に発生する
と，セルバッファＡを優先して読み出しが許可され，セ
ルバッファＣの読み出しは待ち合わせとなる。その後の
セル周期で，待ち合わせたセルバッファＣの読み出しが
許可される。その後，セルバッファＣとセルバッファＢ
の読み出し要求が同時に発生するが，この時はセルバッ
ファＣの読み出しが優先される。以下，図２に示すよう
に読み出しが行われる。
３つがそれぞれ入力リンクに対し設けられ，それぞれの
セルバッファの読出間隔（図１の設定値保持手段に設定
される数値）として，それぞれ“４”，“５”，“３”
が設定されている。この設定値に対し，時間（Ｔ）がセ
ル周期信号の計数値により表され，セルバッファＡは４
つのセル周期毎にセル読み出しが要求され，セルバッフ
ァＢ，セルバッファＣもそれぞれ５つのセル周期毎，３
つのセル周期毎に読み出し要求が発生する。セルバッフ
ァＡとセルバッファＣの読み出し要求が同時に発生する
と，セルバッファＡを優先して読み出しが許可され，セ
ルバッファＣの読み出しは待ち合わせとなる。その後の
セル周期で，待ち合わせたセルバッファＣの読み出しが
許可される。その後，セルバッファＣとセルバッファＢ
の読み出し要求が同時に発生するが，この時はセルバッ
ファＣの読み出しが優先される。以下，図２に示すよう
に読み出しが行われる。
【００１３】この方式により，処理プロセッサでは複雑
なセルスロットの割り付けを行うことなく，申告値から
算出した最低のセル読み出し周期に基づいて他のバッフ
ァとは無関係に設定値保持手段に設定することにより各
入力リンクの特性に応じたセルの読み出しが行われて集
線・多重が行われる。
なセルスロットの割り付けを行うことなく，申告値から
算出した最低のセル読み出し周期に基づいて他のバッフ
ァとは無関係に設定値保持手段に設定することにより各
入力リンクの特性に応じたセルの読み出しが行われて集
線・多重が行われる。
【００１４】
【実施例】図３は実施例１の構成図，図４は実施例１の
動作シーケンスの例である。図３には４つの入力リンク
を１つの出力リンク集線・多重する装置の場合の例であ
り，４個のセルバッファと競合制御回路とで構成され
る。図３において，２０は＃０〜＃３のそれぞれの入力
リンク，２１は＃０〜＃３の入力リンク２０に設けられ
たセルバッファ，２２は各セルバッファ２１内に設けら
れ各入力リンクからのセルが書き込まれるＦＩＦＯメモ
リ，２３は申告値に基づいて算出されたセルバッファの
読み出し間隔（読み出し周期）が設定されるレジスタ
（ＲＥＧで表示），２４はセル周期をカウントするカウ
ンタ（ＣＮＴで表示），２５はレジスタ２３とカウンタ
２４の数値を比較するコンパレータ（ＣＭＰで表示），
２６は競合制御回路，２７は複数の入力リンクのセルを
集線・多重した出力が発生する出力リンクである。な
お，図３のセルバッファ２１は４個（＃０〜＃３）設け
られているが，全て同一構成でありその中の＃０の内部
構成だけ示し，他の＃１〜＃３の内部構成は図示省略さ
れている。
動作シーケンスの例である。図３には４つの入力リンク
を１つの出力リンク集線・多重する装置の場合の例であ
り，４個のセルバッファと競合制御回路とで構成され
る。図３において，２０は＃０〜＃３のそれぞれの入力
リンク，２１は＃０〜＃３の入力リンク２０に設けられ
たセルバッファ，２２は各セルバッファ２１内に設けら
れ各入力リンクからのセルが書き込まれるＦＩＦＯメモ
リ，２３は申告値に基づいて算出されたセルバッファの
読み出し間隔（読み出し周期）が設定されるレジスタ
（ＲＥＧで表示），２４はセル周期をカウントするカウ
ンタ（ＣＮＴで表示），２５はレジスタ２３とカウンタ
２４の数値を比較するコンパレータ（ＣＭＰで表示），
２６は競合制御回路，２７は複数の入力リンクのセルを
集線・多重した出力が発生する出力リンクである。な
お，図３のセルバッファ２１は４個（＃０〜＃３）設け
られているが，全て同一構成でありその中の＃０の内部
構成だけ示し，他の＃１〜＃３の内部構成は図示省略さ
れている。
【００１５】実施例１の動作を図４を参照しながら説明
する。ここで，図４は＃０のセルバッファ２１における
各部の動作を表し，ａはＦＩＦＯメモリ２２にセル（図
中〜で表示）が入力された状態を表し，ｂはレジス
タ２３の出力，ｃはカウンタ２４の出力，ｄはコンパレ
ータ２５からの読み出し要求の出力，ｅは競合制御回路
２６からの読み出し許可の出力，ｆはＦＩＦＯメモリ２
２からの出力を表す。
する。ここで，図４は＃０のセルバッファ２１における
各部の動作を表し，ａはＦＩＦＯメモリ２２にセル（図
中〜で表示）が入力された状態を表し，ｂはレジス
タ２３の出力，ｃはカウンタ２４の出力，ｄはコンパレ
ータ２５からの読み出し要求の出力，ｅは競合制御回路
２６からの読み出し許可の出力，ｆはＦＩＦＯメモリ２
２からの出力を表す。
【００１６】図３の各入力リンクからのセルはセルバッ
ファ２１内のＦＩＦＯメモリ２２に順次格納される。呼
処理プロセッサ（図示せず）は，加入者が発呼時に申告
してくるパラメータ等から，各セルバッファ２１毎に読
み出し周期を算出し，各バッファに付随するレジスタ２
３に設定される。図４の例では，入力リンク２０の加入
者からの申告値に基づいて，算出されたＦＩＦＯの読み
出し周期の値として，ｂに示すようにレジスタ２３に
“３”（カウンタは０，１，２，３と計数するので，実
際のセル周期が４に相当する）が設定されるものとす
る。
ファ２１内のＦＩＦＯメモリ２２に順次格納される。呼
処理プロセッサ（図示せず）は，加入者が発呼時に申告
してくるパラメータ等から，各セルバッファ２１毎に読
み出し周期を算出し，各バッファに付随するレジスタ２
３に設定される。図４の例では，入力リンク２０の加入
者からの申告値に基づいて，算出されたＦＩＦＯの読み
出し周期の値として，ｂに示すようにレジスタ２３に
“３”（カウンタは０，１，２，３と計数するので，実
際のセル周期が４に相当する）が設定されるものとす
る。
【００１７】一方，カウンタ２４は，ＦＩＦＯメモリ２
２のセル周期（各バッファに共通で読み出し周期と同
じ）で各バッファ毎に独立してカウントアップする（図
４のｃ）。コンパレータ２５はカウント値とレジスタに
セットされた値を比較しており，両者が一致した場合に
競合制御回路２６にＦＩＦＯメモリ２２の「読み出し要
求」（図４のｄ）を送出する。
２のセル周期（各バッファに共通で読み出し周期と同
じ）で各バッファ毎に独立してカウントアップする（図
４のｃ）。コンパレータ２５はカウント値とレジスタに
セットされた値を比較しており，両者が一致した場合に
競合制御回路２６にＦＩＦＯメモリ２２の「読み出し要
求」（図４のｄ）を送出する。
【００１８】競合制御回路２６では他のセルバッファ２
１からの「読み出し要求」がなければ，無条件に当該セ
ルバッファ２１に対し「読み出し許可」（図４のｅ）を
送出する。この「読み出し許可」を受け取ったセルバッ
ファ２１ではＦＩＦＯメモリ２２内にセルが溜まってい
たら１セルを読み出す（図４のｆ）。この動作は図４に
示すように繰り返し実行され，セル〜が順次出力さ
れる。
１からの「読み出し要求」がなければ，無条件に当該セ
ルバッファ２１に対し「読み出し許可」（図４のｅ）を
送出する。この「読み出し許可」を受け取ったセルバッ
ファ２１ではＦＩＦＯメモリ２２内にセルが溜まってい
たら１セルを読み出す（図４のｆ）。この動作は図４に
示すように繰り返し実行され，セル〜が順次出力さ
れる。
【００１９】一方，複数のセルバッファ２１から同時に
「読み出し要求」が発生した場合は，競合制御回路２６
は最優先のセルバッファに対して「読み出し許可」を送
出する。優先順位をリング状（即ち，「読み出し許可」
を受けたセルバッファが次の周期では最低の優先順位に
なる）にしておけば，各セルバッファには均等に読み出
し許可が割り振られることになる。図４の例では，一点
鎖線のＡで示す時点で他のバッファメモリとの競合制御
により読み出し周期が１セル分遅れた状態を示す。
「読み出し要求」が発生した場合は，競合制御回路２６
は最優先のセルバッファに対して「読み出し許可」を送
出する。優先順位をリング状（即ち，「読み出し許可」
を受けたセルバッファが次の周期では最低の優先順位に
なる）にしておけば，各セルバッファには均等に読み出
し許可が割り振られることになる。図４の例では，一点
鎖線のＡで示す時点で他のバッファメモリとの競合制御
により読み出し周期が１セル分遅れた状態を示す。
【００２０】図５は実施例２の構成図，図６の実施例２
の動作シーケンスの例である。図５の構成において，上
記図３の実施例１の構成と同一の構成部には同一符号を
付し，その説明を省略する。実施例１の構成と異なる部
分は，各セルバッファ２１内にコンパレータ２５の出力
でリセットされ，競合制御回路２６の「読み出し許可」
出力によりセットされるフリップフロップ回路（Ｆ／Ｆ
で表示）２８を追加した点とカウンタ２４のイネーブル
端子ＥにＦ／Ｆ回路２８の出力を供給して，Ｆ／Ｆ回路
がリセットされた時カウンタ２４をリセットすると共に
カウント動作を停止させるようにした点である。
の動作シーケンスの例である。図５の構成において，上
記図３の実施例１の構成と同一の構成部には同一符号を
付し，その説明を省略する。実施例１の構成と異なる部
分は，各セルバッファ２１内にコンパレータ２５の出力
でリセットされ，競合制御回路２６の「読み出し許可」
出力によりセットされるフリップフロップ回路（Ｆ／Ｆ
で表示）２８を追加した点とカウンタ２４のイネーブル
端子ＥにＦ／Ｆ回路２８の出力を供給して，Ｆ／Ｆ回路
がリセットされた時カウンタ２４をリセットすると共に
カウント動作を停止させるようにした点である。
【００２１】図６のａ〜ｅは上記図４に示す実施例１の
動作シーケンス例と同じ出力または信号であり，図６の
ｇはＦ／Ｆ回路２８の出力で，ｆはＦＩＦＯ出力であ
る。図６に示す実施例２の動作シーケンス例を用いて実
施例１と相違する点を中心に説明すると，レジスタ２３
の設定値が“３”に設定されている時，コンパレータ２
５がレジスタ２３とカウンタ２４の一致を検出すると読
み出し要求ｄが発生して，Ｆ／Ｆ回路２８はリセットさ
れ，読み出し許可信号が競合制御回路２６から入力する
と，Ｆ／Ｆ回路２８はセットされ，ＦＩＦＯメモリから
セルが出力される。
動作シーケンス例と同じ出力または信号であり，図６の
ｇはＦ／Ｆ回路２８の出力で，ｆはＦＩＦＯ出力であ
る。図６に示す実施例２の動作シーケンス例を用いて実
施例１と相違する点を中心に説明すると，レジスタ２３
の設定値が“３”に設定されている時，コンパレータ２
５がレジスタ２３とカウンタ２４の一致を検出すると読
み出し要求ｄが発生して，Ｆ／Ｆ回路２８はリセットさ
れ，読み出し許可信号が競合制御回路２６から入力する
と，Ｆ／Ｆ回路２８はセットされ，ＦＩＦＯメモリから
セルが出力される。
【００２２】セル，が順次，ＦＩＦＯから読み出さ
れて出力され，セルがＦＩＦＯメモリ２２に格納され
た後，カウンタ出力が“３”になってコンパレータ２５
から読み出し要求ｄが発生した時，図６のＡの時点で競
合が発生したものとする。この時，カウンタ２４は
“３”から“０”へリセットされるが，その時点で一旦
カウンタ動作を停止し，読み出し許可ｅが発生するとセ
ルバッファ２１がＦＩＦＯメモリ２２内にセルが溜まっ
ていたら１セルを読み出すと同時にＦ／Ｆ回路２８をセ
ットしてカウント動作を再開する。また，ＦＩＦＯメモ
リ２２にセルが無い場合は，Ｆ／Ｆ回路２８のセットだ
け行ってカウント動作を再開する。カウンタ２４はセル
を読み出してからカウント動作を始めるので，セルの最
低の読み出し間隔が保障されることになる。
れて出力され，セルがＦＩＦＯメモリ２２に格納され
た後，カウンタ出力が“３”になってコンパレータ２５
から読み出し要求ｄが発生した時，図６のＡの時点で競
合が発生したものとする。この時，カウンタ２４は
“３”から“０”へリセットされるが，その時点で一旦
カウンタ動作を停止し，読み出し許可ｅが発生するとセ
ルバッファ２１がＦＩＦＯメモリ２２内にセルが溜まっ
ていたら１セルを読み出すと同時にＦ／Ｆ回路２８をセ
ットしてカウント動作を再開する。また，ＦＩＦＯメモ
リ２２にセルが無い場合は，Ｆ／Ｆ回路２８のセットだ
け行ってカウント動作を再開する。カウンタ２４はセル
を読み出してからカウント動作を始めるので，セルの最
低の読み出し間隔が保障されることになる。
【００２３】図７は実施例３の構成図，図８の実施例３
の動作シーケンスの例である。図７には１つのセルバッ
ファ内の構成だけを示すが，これと同様のセルバッファ
を複数個用い，競合制御回路と接続して上記実施例１
（図３），実施例２（図５）と同様に集線・多重装置が
構成される。
の動作シーケンスの例である。図７には１つのセルバッ
ファ内の構成だけを示すが，これと同様のセルバッファ
を複数個用い，競合制御回路と接続して上記実施例１
（図３），実施例２（図５）と同様に集線・多重装置が
構成される。
【００２４】図７では上記図５の実施例２の構成と同一
の構成部には同一符号が付され，その説明を省略する。
この実施例３のセルバッファの構成が実施例２のセルバ
ッファと異なる部分は，各セルバッファ２１内にコンパ
レータ２５の出力と，ＦＩＦＯメモリ２２にセルが一つ
でも格納されているか空きであるかを表すメモリ状態信
号２２ａとを入力するアンド回路２９を設け，そのアン
ド回路２９の出力を読み出し要求信号とする点である。
の構成部には同一符号が付され，その説明を省略する。
この実施例３のセルバッファの構成が実施例２のセルバ
ッファと異なる部分は，各セルバッファ２１内にコンパ
レータ２５の出力と，ＦＩＦＯメモリ２２にセルが一つ
でも格納されているか空きであるかを表すメモリ状態信
号２２ａとを入力するアンド回路２９を設け，そのアン
ド回路２９の出力を読み出し要求信号とする点である。
【００２５】上記の実施例２（図５）では，ＦＩＦＯメ
モリ２２にセルが有るか否かに関係なく読み出し周期と
競合制御の結果によりセルバッファへの読み出しが割り
当てられる。これに対し実施例３では競合制御回路２６
への読み出し要求は，ＦＩＦＯメモリ２２にセルが有る
時だけとなるように条件を付け，無駄な読み出し要求の
発生を抑制できるようにした。
モリ２２にセルが有るか否かに関係なく読み出し周期と
競合制御の結果によりセルバッファへの読み出しが割り
当てられる。これに対し実施例３では競合制御回路２６
への読み出し要求は，ＦＩＦＯメモリ２２にセルが有る
時だけとなるように条件を付け，無駄な読み出し要求の
発生を抑制できるようにした。
【００２６】実施例３の動作シーケンス例（図８）にお
いて，ａ〜ｃは図６（実施例２）と同様であり，ｈはＦ
ＩＦＯメモリのセルの有無を表すメモリ状態を表す信
号，ｉがコンパレータ出力，ｄが読み出し要求，ｅが読
み出し許可，ｇがＦ／Ｆ２８の出力，ｆがＦＩＦＯ出力
である。この動作シーケンスに示すように，ＦＩＦＯメ
モリのセル格納の有無を表すメモリ状態信号によりセル
，がＦＩＦＯメモリ２２から順次読み出された後，
ＦＩＦＯメモリ２２のセルが無くなるため（信号ｄが
“０”），次のコンパレータ２５の一致出力ｉが発生し
た時Ｆ／Ｆ回路２８がリセットする。このＦ／Ｆ回路２
８の出力により，カウンタ２４はカウントを停止する
が，ＦＩＦＯ入力ａとしてのセルが格納されると，ア
ンド回路２９が駆動されて読み出し要求ｄが発生する。
この後読み出し許可ｅが発生すると，Ｆ／Ｆ回路２８が
セットされ，ＦＩＦＯメモリ２２からセルが読み出さ
れる。
いて，ａ〜ｃは図６（実施例２）と同様であり，ｈはＦ
ＩＦＯメモリのセルの有無を表すメモリ状態を表す信
号，ｉがコンパレータ出力，ｄが読み出し要求，ｅが読
み出し許可，ｇがＦ／Ｆ２８の出力，ｆがＦＩＦＯ出力
である。この動作シーケンスに示すように，ＦＩＦＯメ
モリのセル格納の有無を表すメモリ状態信号によりセル
，がＦＩＦＯメモリ２２から順次読み出された後，
ＦＩＦＯメモリ２２のセルが無くなるため（信号ｄが
“０”），次のコンパレータ２５の一致出力ｉが発生し
た時Ｆ／Ｆ回路２８がリセットする。このＦ／Ｆ回路２
８の出力により，カウンタ２４はカウントを停止する
が，ＦＩＦＯ入力ａとしてのセルが格納されると，ア
ンド回路２９が駆動されて読み出し要求ｄが発生する。
この後読み出し許可ｅが発生すると，Ｆ／Ｆ回路２８が
セットされ，ＦＩＦＯメモリ２２からセルが読み出さ
れる。
【００２７】図９は実施例４の構成図，図１０は実施例
４の動作シーケンスの例である。上記実施例１〜実施例
３の構成では，読み出し周期がレジスタ２３に設定され
た数値（ｎ）により規定されており，ｎ回に一回の読み
出しができるだけであった。すなわち，例えば，出力リ
ンクが１５０Ｍｂｐｓの帯域の場合，セル周期（クロッ
ク周期）が１５０Ｍｂｐｓとすると，ｎ回に一回の読み
出しを行うとすると入力リンク側から規定できる帯域は
１５０Ｍｂｐｓ（毎回読み出し），７５Ｍｂｐｓ（２回
に１回読み出し），５０Ｍｂｐｓ（３回に１回読み出
し）・・・というように離散的となり，特に１５０Ｍｂ
ｐｓ〜７５Ｍｂｐｓの間の規定ができなかった。これに
対し図９の実施例４ではセル周期のｎ回にｍ回（ｎ≧
ｍ）の読み出しを実現する構成を備えている。
４の動作シーケンスの例である。上記実施例１〜実施例
３の構成では，読み出し周期がレジスタ２３に設定され
た数値（ｎ）により規定されており，ｎ回に一回の読み
出しができるだけであった。すなわち，例えば，出力リ
ンクが１５０Ｍｂｐｓの帯域の場合，セル周期（クロッ
ク周期）が１５０Ｍｂｐｓとすると，ｎ回に一回の読み
出しを行うとすると入力リンク側から規定できる帯域は
１５０Ｍｂｐｓ（毎回読み出し），７５Ｍｂｐｓ（２回
に１回読み出し），５０Ｍｂｐｓ（３回に１回読み出
し）・・・というように離散的となり，特に１５０Ｍｂ
ｐｓ〜７５Ｍｂｐｓの間の規定ができなかった。これに
対し図９の実施例４ではセル周期のｎ回にｍ回（ｎ≧
ｍ）の読み出しを実現する構成を備えている。
【００２８】図９には一つのセルバッファの構成を示す
が，上記図７と同様に同じ構成を備える複数のセルバッ
ファと競合制御回路により集線・多重装置が構成され
る。図中，２２はＦＩＦＯメモリ，２３ａ〜２５ａはセ
ル周期（クロックＣＬＫと同じ）の個数“ｎ”を規定す
る回路であり，２３ｂ〜２５ｂは読み出し回数の“ｍ”
を規定する回路であり，それぞれレジスタ，カウンタ，
コンパレータを表す。また，３０はＦＩＦＯメモリにセ
ルが格納されているか否かを表すメモリ状態の信号２２
ａと，コンパレータ２５ｂの出力及びセル周期を表すク
ロック（ＣＬＫで表示）を入力されるアンド回路，３１
はアンド回路３０の出力でリセットされ競合制御回路
（図３の２６）からの読み出し許可によりセットされる
Ｆ／Ｆ回路，３２はＦ／Ｆ回路３１の反転出力とコンパ
レータ２５ｂの一致出力が入力されるアンド回路であ
る。
が，上記図７と同様に同じ構成を備える複数のセルバッ
ファと競合制御回路により集線・多重装置が構成され
る。図中，２２はＦＩＦＯメモリ，２３ａ〜２５ａはセ
ル周期（クロックＣＬＫと同じ）の個数“ｎ”を規定す
る回路であり，２３ｂ〜２５ｂは読み出し回数の“ｍ”
を規定する回路であり，それぞれレジスタ，カウンタ，
コンパレータを表す。また，３０はＦＩＦＯメモリにセ
ルが格納されているか否かを表すメモリ状態の信号２２
ａと，コンパレータ２５ｂの出力及びセル周期を表すク
ロック（ＣＬＫで表示）を入力されるアンド回路，３１
はアンド回路３０の出力でリセットされ競合制御回路
（図３の２６）からの読み出し許可によりセットされる
Ｆ／Ｆ回路，３２はＦ／Ｆ回路３１の反転出力とコンパ
レータ２５ｂの一致出力が入力されるアンド回路であ
る。
【００２９】コンパレータ２５ａはレジスタ２３ａの出
力（Ｒａとする）とカウンタ２４ａの出力（Ｃａとす
る）を比較して一致（Ｒａ＝Ｃａ）すると出力信号
（“Ｈ”）を発生し，コンパレータ２５ｂはレジスタ２
３ｂの出力（Ｒｂとする）とカウンタ２４ｂの出力（Ｃ
ｂとする）を比較してＲｂ≧Ｃｂの時出力信号
（“Ｈ”）を発生する出力端子とＲｂ＝Ｃｂの時出力信
号を発生する出力端子を備える。
力（Ｒａとする）とカウンタ２４ａの出力（Ｃａとす
る）を比較して一致（Ｒａ＝Ｃａ）すると出力信号
（“Ｈ”）を発生し，コンパレータ２５ｂはレジスタ２
３ｂの出力（Ｒｂとする）とカウンタ２４ｂの出力（Ｃ
ｂとする）を比較してＲｂ≧Ｃｂの時出力信号
（“Ｈ”）を発生する出力端子とＲｂ＝Ｃｂの時出力信
号を発生する出力端子を備える。
【００３０】実施例４の動作シーケンスの例を図１０に
示す。図中，ａはＦＩＦＯ入力，ｂはレジスタ２３ａの
設定値の出力，ｃはカウンタ２４ａの出力，ｈはメモリ
状態，ｆはＦＩＦＯメモリの出力，ｋはレジスタ２３ｂ
の設定出力，ｉはカウンタ２４ｂの出力，ｄはＦ／Ｆ回
路３１から発生する読み出し要求，ｅは競合制御回路か
らの読み出し許可，ｇはＦ／Ｆ回路３１の出力（読み出
し要求と同一），ｊはアンド回路３２からの出力信号が
反転されてカウンタ２４ｂのイネーブル端子（Ｅ）に供
給されるカウンタイネーブル信号（アンド回路３２の出
力），ｆはＦＩＦＯ出力である。
示す。図中，ａはＦＩＦＯ入力，ｂはレジスタ２３ａの
設定値の出力，ｃはカウンタ２４ａの出力，ｈはメモリ
状態，ｆはＦＩＦＯメモリの出力，ｋはレジスタ２３ｂ
の設定出力，ｉはカウンタ２４ｂの出力，ｄはＦ／Ｆ回
路３１から発生する読み出し要求，ｅは競合制御回路か
らの読み出し許可，ｇはＦ／Ｆ回路３１の出力（読み出
し要求と同一），ｊはアンド回路３２からの出力信号が
反転されてカウンタ２４ｂのイネーブル端子（Ｅ）に供
給されるカウンタイネーブル信号（アンド回路３２の出
力），ｆはＦＩＦＯ出力である。
【００３１】図１０に示す実施例４の動作シーケンス例
は，クロックＣＬＫ（セル周期）のｎ回の中のｍ回だけ
セルの読み出しを行う例であり，ｎ＝６，ｍ＝３の例を
示す。この場合，各カウンタ２４ａ，２４ｂは０を含め
て計数するので，図１０のｂ，ｅに示すようにレジスタ
２３ａは“５”（＝ｎ−１）に設定され，レジスタ２３
ｂは“２”（＝ｍ−１）に設定される。
は，クロックＣＬＫ（セル周期）のｎ回の中のｍ回だけ
セルの読み出しを行う例であり，ｎ＝６，ｍ＝３の例を
示す。この場合，各カウンタ２４ａ，２４ｂは０を含め
て計数するので，図１０のｂ，ｅに示すようにレジスタ
２３ａは“５”（＝ｎ−１）に設定され，レジスタ２３
ｂは“２”（＝ｍ−１）に設定される。
【００３２】ＦＩＦＯメモリ２２に図１０のａのように
セル，，・・が入力される一方で，カウンタ２４
ａとカウンタ２４ｂがそれぞれカウントアップするが，
カウンタ２４ｂが０，１，２の値の時コンパレータ２５
ａから出力（“Ｈ”）が発生し，メモリ状態２２ａがセ
ル有りを表す出力（“Ｈ”）を継続して発生するので，
アンド回路３０からクロックＣＬＫの発生毎に，Ｆ／Ｆ
回路３１がセットされ読み出し要求（図１０のｅ）が出
される。これに対し，競合制御回路（図３の２６）から
読み出し許可（図１０のｈ）が発生してＦＩＦＯメモリ
２２からセルが一つずつ読み出され，Ｆ／Ｆ回路３１が
リセットされる。この動作が繰り返され，カウンタ２４
ｂが“２”になるとコンパレータ２５ｂからの他方の出
力端子（Ｒｂ＝Ｃｂ）の出力信号によりアンド回路３２
が駆動され，カウンタイネーブル信号がカウンタ２４ｂ
に供給されてカウント動作を禁止する。
セル，，・・が入力される一方で，カウンタ２４
ａとカウンタ２４ｂがそれぞれカウントアップするが，
カウンタ２４ｂが０，１，２の値の時コンパレータ２５
ａから出力（“Ｈ”）が発生し，メモリ状態２２ａがセ
ル有りを表す出力（“Ｈ”）を継続して発生するので，
アンド回路３０からクロックＣＬＫの発生毎に，Ｆ／Ｆ
回路３１がセットされ読み出し要求（図１０のｅ）が出
される。これに対し，競合制御回路（図３の２６）から
読み出し許可（図１０のｈ）が発生してＦＩＦＯメモリ
２２からセルが一つずつ読み出され，Ｆ／Ｆ回路３１が
リセットされる。この動作が繰り返され，カウンタ２４
ｂが“２”になるとコンパレータ２５ｂからの他方の出
力端子（Ｒｂ＝Ｃｂ）の出力信号によりアンド回路３２
が駆動され，カウンタイネーブル信号がカウンタ２４ｂ
に供給されてカウント動作を禁止する。
【００３３】一方，カウンタ２４ａはクロックＣＬＫを
順次カウントして，カウント値が“５”になる毎にコン
パレータ２５ａから一致出力が発生し，カウンタ２４ａ
とカウンタ２４ｂをリセットする。これによりコンパレ
ータ２５ｂから一致信号（Ｒｂ＝Ｃｂ）が無くなるので
アンド回路３２から発生するイネーブル信号を解除して
カウンタ２４ｂのカウントを再開させる。
順次カウントして，カウント値が“５”になる毎にコン
パレータ２５ａから一致出力が発生し，カウンタ２４ａ
とカウンタ２４ｂをリセットする。これによりコンパレ
ータ２５ｂから一致信号（Ｒｂ＝Ｃｂ）が無くなるので
アンド回路３２から発生するイネーブル信号を解除して
カウンタ２４ｂのカウントを再開させる。
【００３４】このように，ＦＩＦＯメモリ２２にセルが
格納されている間，クロックＣＬＫの６周期内の３周期
でセルの読み出しが行われ，その動作が繰り返し行われ
る。この実施例４の場合，レジスタ２３ａ，レジスタ２
３ｂに設定される“ｎ”，“ｍ”を選択することにより
各帯域に応じたセルの読み出しを実現できる。
格納されている間，クロックＣＬＫの６周期内の３周期
でセルの読み出しが行われ，その動作が繰り返し行われ
る。この実施例４の場合，レジスタ２３ａ，レジスタ２
３ｂに設定される“ｎ”，“ｍ”を選択することにより
各帯域に応じたセルの読み出しを実現できる。
【００３５】上記実施例４のロジック回路（２３ａ〜２
５ａ，２３ｂ〜２５ｂ，３０〜３２を含む回路）と図３
のロジック回路（２３〜２５）を並列に設置して，２つ
の回路から発生する読み出し要求のアンド条件でＦＩＦ
Ｏメモリの読み出し要求を送出することも可能である。
この場合は，最低間隔及びｎ回にｍ回を同時に満足する
時だけＦＩＦＯメモリからセルの読み出しが行われる。
５ａ，２３ｂ〜２５ｂ，３０〜３２を含む回路）と図３
のロジック回路（２３〜２５）を並列に設置して，２つ
の回路から発生する読み出し要求のアンド条件でＦＩＦ
Ｏメモリの読み出し要求を送出することも可能である。
この場合は，最低間隔及びｎ回にｍ回を同時に満足する
時だけＦＩＦＯメモリからセルの読み出しが行われる。
【００３６】
【発明の効果】本発明によれば複雑な制御を行うことな
く，またバッファに加わる呼に変化が発生しても合計帯
域さえ，申告帯域を満足していれば他のバッファに割り
当てたセルに対し何ら影響を及ぼすことなく，申告され
た帯域に対応して一定周期でセル読み出しが実現でき
る。これによりＡＴＭ交換機や，ＡＴＭの宅内装置等に
おいてセルの集線・多重を行うために有効に使用するこ
とができる。
く，またバッファに加わる呼に変化が発生しても合計帯
域さえ，申告帯域を満足していれば他のバッファに割り
当てたセルに対し何ら影響を及ぼすことなく，申告され
た帯域に対応して一定周期でセル読み出しが実現でき
る。これによりＡＴＭ交換機や，ＡＴＭの宅内装置等に
おいてセルの集線・多重を行うために有効に使用するこ
とができる。
【００３７】また，実施例２の構成によれば比較一致出
力によりリセットされ，読み出し許可によりセットする
フリップフロップ回路の出力によりセルを読み出してか
ら計数を開始するので，セルの最低の読み出し間隔が保
障される。次に実施例３の構成によれば，セルバッファ
のメモリのセルの格納状態を考慮することにより無駄な
読み出し要求の発生が防止され効率化することができ
る。更に実施例４によれば，セルの読み出し周期として
ｎ周期の中の１回の読み出しという帯域の他に，ｎ周期
の中のｍ回の読み出しという中間の帯域に対応する設定
が可能となる。
力によりリセットされ，読み出し許可によりセットする
フリップフロップ回路の出力によりセルを読み出してか
ら計数を開始するので，セルの最低の読み出し間隔が保
障される。次に実施例３の構成によれば，セルバッファ
のメモリのセルの格納状態を考慮することにより無駄な
読み出し要求の発生が防止され効率化することができ
る。更に実施例４によれば，セルの読み出し周期として
ｎ周期の中の１回の読み出しという帯域の他に，ｎ周期
の中のｍ回の読み出しという中間の帯域に対応する設定
が可能となる。
【図１】本発明の原理図である。
【図２】作用説明図である。
【図３】実施例１の構成図である。
【図４】実施例１の動作シーケンス例である。
【図５】実施例２の構成図である。
【図６】実施例２の動作シーケンス例である。
【図７】実施例３の構成図である。
【図８】実施例３の動作シーケンス例である。
【図９】実施例４の構成図である。
【図１０】実施例４の動作シーケンス例である。
【図１１】先に提案された方式の原理図である。
１1 〜１n 入力リンク ２1 〜２n セルバッファ ３1 〜３n バッファメモリ ４1 〜４n 設定値保持手段 ５1 〜５n 計数手段 ６1 〜６n 比較手段 ７ 競合制御手段 ８ 出力リンク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9076−5Ｋ Ｈ０４Ｑ 11/04 Ｒ (72)発明者 武智 竜一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 阿部 俊二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】 複数の入力リンクから入力するＡＴＭセ
ルを単一の出力リンクに集線・多重するセル集線・多重
方式において， 各入力リンクに対応して，入力セルを格納するバッファ
メモリと，セル周期を計数する計数手段と，予め入力リ
ンクの加入者または端末から申告された使用帯域に対応
したバッファからの読み出し周期が設定される設定値保
持手段と，バッファからのセルを読み出す要求を発生す
る比較手段とを備えたセルバッファを備え， 各セルバッファからの読み出し要求を調停する競合制御
手段を備え， 各セルバッファの比較手段は，それぞれの計数手段の計
数値と設定値保持手段の値の一致を検出すると読み出し
要求を競合制御手段に出力し，競合制御手段からの読み
出し許可を受け取るとバッファメモリからセルを出力リ
ンクへ読み出すことを特徴とするセル集線・多重方式。 - 【請求項２】 請求項１において， 各セルバッファに前記比較手段からの一致出力によりリ
セットされ，競合制御手段からの読み出し許可の信号に
よりセットされるフリップフロップ回路を設け， 該フリップフロップ回路の出力により前記計数手段をリ
セットすると共に計数動作を停止することを特徴とする
セル集線・多重方式。 - 【請求項３】 請求項１または２において， 前記バッファメモリにセルが格納されているか否かを表
すメモリ状態信号と，前記比較手段の出力との論理積を
とるアンド回路を設け，該アンド回路の出力により読み
出し要求を発生することを特徴とするセル集線・多重方
式。 - 【請求項４】 複数の入力リンクから入力するＡＴＭセ
ルを単一の出力リンクに集線・多重するセル集線・多重
方式において， 各入力リンクに対応して，入力セルを格納するバッファ
メモリと， セル周期を計数する第１の計数手段と，第１の設定値
（ｍ）が設定される第１の設定値保持手段と，前記第１
の計数手段と第１の設定値保持手段の出力を比較して，
第１の計数手段の値が第１の設定値保持手段の設定値を
越えないことを表す出力を発生する第１の比較手段と， セル周期を計数する第２の計数手段と，第２の設定値
（ｎ）が設定される第２の設定値保持手段と，前記第２
の計数手段と第２の設定値保持手段の出力を比較して，
第２の計数手段の値と第２の設定値保持手段の設定値が
一致すると出力を発生して前記第１の計数手段をリセッ
トする第２の比較手段と， 前記第１の比較手段の出力に基づいて読み出し要求を発
生する論理手段とを備え， 各セルバッファからの読み出し要求を調停する競合制御
手段を備え， 入力リンクの加入者または端末から申告された使用帯域
に対応して，前記第１の設定値保持手段と第２の設定値
保持手段にそれぞれ任意のセル周期数（ｍ）と指定した
回数（ｎ）を設定することによりｎ回のセル周期数中に
ｍ回のセル読み出しを行うことを特徴とするセル集線・
多重方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16477692A JPH066373A (ja) | 1992-06-23 | 1992-06-23 | セル集線・多重方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16477692A JPH066373A (ja) | 1992-06-23 | 1992-06-23 | セル集線・多重方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066373A true JPH066373A (ja) | 1994-01-14 |
Family
ID=15799727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16477692A Pending JPH066373A (ja) | 1992-06-23 | 1992-06-23 | セル集線・多重方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008054127A (ja) * | 2006-08-25 | 2008-03-06 | Ntt Communications Kk | ゲートウェイ装置、データ集約装置、データ集約システム、データ送信方法、及びプログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212544A (ja) * | 1990-08-21 | 1992-08-04 | Mitsubishi Electric Corp | Ａｔｍ用パケットアダプタ装置 |
-
1992
- 1992-06-23 JP JP16477692A patent/JPH066373A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212544A (ja) * | 1990-08-21 | 1992-08-04 | Mitsubishi Electric Corp | Ａｔｍ用パケットアダプタ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008054127A (ja) * | 2006-08-25 | 2008-03-06 | Ntt Communications Kk | ゲートウェイ装置、データ集約装置、データ集約システム、データ送信方法、及びプログラム |
| JP4574600B2 (ja) * | 2006-08-25 | 2010-11-04 | エヌ・ティ・ティ・コミュニケーションズ株式会社 | ゲートウェイ装置、データ集約装置、データ集約システム、データ送信方法、及びプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990727 |