KR0146281B1

KR0146281B1 - 비동기 시분할 멀티플렉스 셀을 교환하기 위한 다중 경로, 자체-루팅 교환 회로망

Info

Publication number: KR0146281B1
Application number: KR1019910701596A
Authority: KR
Inventors: 미셀 앙드레 앙리옹; 앙리 베릴
Original assignee: 미셀 달사세; 알까뗄 엔. 브이.
Priority date: 1990-03-14
Filing date: 1990-05-23
Publication date: 1998-09-15
Also published as: JPH04505843A; AU641735B2; AU7283791A; JP2996353B2; WO1991014325A1; KR920702124A; FR2659819A1; ES2088422T3; FR2659819B1; CA2051696A1; DE69026494D1; EP0446540B1; ATE136707T1; CA2051696C; EP0446540A1; US5237565A; DE69026494T2

Abstract

비동기 시분할 멀티플렉스 셀들을 교환하기 위한 다중 경로, 자체-루팅 교환 회로망은 입력 포트들(pi1,pi64…), 출력 포트들(po1,po64…), 및 상호접속된 교환 소자들의 다수 단내에 배열된 교환 소자들(TSi1,TSi16…)를 포함하는데, 각각의 교환 소자는 각각의 입구들 및 출구들을 갖고 있고, 상기 셀에 관련된 루팅 데이타에 따라 1개 이상의 출구들에 1개의 출구들에서 수신된 셀을 전송하도록 구성된다.

회로망의 최소한 1개의 단의 각각의 교환 소자는 1개 이상의 결정된 출구들의 그룹내에 배열된 최소한 3개의 출구들을 갖는다. 입구들중 임의의 1개의 입구에 수신된 셀에 관련된 루팅 데이타에 따라, 교환 소자(TSi1,TSi16)은 출구들중 1개 이상의 상기 그룹들 중 1셋트를 식별하고 선택된 셋트의 출구들의 각각의 그룹의 출구에 상기 수신된 셀을 전송하도록 구성된다.

Description

비동기 시분할 멀티플렉스 셀을 교환하기 위한 다중 경로, 자체-루팅 교환 회로망

제1도는 본 발명의 교환 회로망에 사용된 교환 소자의 회로를 도시한 도면.

제2도는 본 발명을 실현하도록 설계된 셀의 포맷을 도시한 도면.

제3도는 2개의 반대 방향으로 셀들을 루프하기 위해 교환 소자를 제1도 내에 응용하는 방법을 도시한 도면.

제3b도는 제1도 내의 서브셀 버퍼 관리 논리(SBML)의 상세도.

제4도는 제1도 내의 교환 소자에 응용할 수 있고 제3도에 관련하여 사용될 수 있게 한 본 발명에 따른 루팅 논리(RL)을 도시한 도면.

제4b도는 제1도 내의 셀 출력 큐잉 관리 논리(COQML)의 상세도.

제5도는 본 발명에 따른 대칭적 단방향성 교환 회로망.

제6도는 2개의 단들을 각각 갖고 있는 2개의 대향 선택 유니트로서 배열된 4-단 대칭 단방향성 교환 회로망.

제7도는 제6도의 회로망에 대응하는 절첩된 대칭적 교환 회로망.

제8도는 2배의 3-단을 갖는 비대칭적 단방향성 교환 회로망.

제9도는 선행 회로망이 대응하는 3-단 비대칭적 양방향성 교환 회로망.

제10도는 다수의 2-단 선택 유니트들을 갖는 비대칭 양방향성 교환 회로망.

제11도는 다수의 3-단 선택 면에 의해 상호접속된 다수의 2-단 선택 유니트를 갖는 대칭 단방향성 교환 회로망.

제12도는 제11도 내의 회로망에 대응하는 절첩된 대칭 교환 회로망.

본 발명은 비동기 시분할 멀티플렉스 셀을 교환하기 위한 다중경로, 자체-루팅 교환 회로망에 관한 것이다.

광범위한 구조상의 정의에 있어서, 교환 회로망은 입력 접속부에 접속된 입력 포트, 출력 접속부에 접속된 출력 포트, 1개 이상의 단으로 배열되고, 링크에 의해 상호접속된 입력 포트들과 출력 포트들 사이에 배치된 교환 소자들을 포함한다. 교환 회로망의 입력포트들은 제1단의 교환 소자의 입구들에 결합되고, 출력 포트들은 최종단의 교환 소자들의 출구들에 결합된다. 상기 제1단의 교환 소자들의 출구는 링크 즉, 가능한 중간 교환 소자 단들에 의해 상기 최종 단의 교환 소자들의 입구에 접속된다. 링크들은 통상적으로 교환 소자의 출구를 다른 교환 소자 또는 동일 교환 소자의 입구에 각각 접속하는 1개 이상의 독립 접속을 통상적으로 포함한다.

이러한 교환 회로망은 임의의 1개의 입력과 임의의 1개의 출력 포트사이에 1개 교환 경로를 제공할 때 다중 경로 회로망이라 칭한다. 이 경우에 있어서, 입력 포트와 출력포트의 식별은 한 포트로부터 다른 포트로의 경로를 결정하는데 충분하지 못하다. 이 입력 포트와 출력 포트 사이의 교환 회로망에 의해 제공되는 다중 경로들 사이에 선택이 행해진다.

이러한 회로망은 이 측면의 광범위한 감지시 즉, 입력 포트의 암시 또는 명시적인 식별을 포함하는 루팅 정보 및 교환 회로망의 출력 포트의 루팅 정보 뿐만 아니라 교환 회로망에 대한 특수 루팅 결정에 의해 교환 경로가 교환 회로망내에서 결정될 때 자체-루팅이라 칭한다.

그러므로, 교환 회로망에서 유도된 자체 루팅 설비는 루팅이 입력 포트 및 출력 포트의 식별에 의해서만 정해질 때 다중 경로 회로망에 의해 발생되는 루팅 문제점을 해결하기 위한 독립 수단을 제공한다.

접속-배향된 다중 경로 자체-루팅 교환 회로망들은 동기 시분할 멀티플렉서 채널 교환 또는 회로 교환으로 공지되어 있다. 이러한 회로망에 있어서, 접속 셋업 또는 루팅 프로세스는 호출의 개시부에서 호출에 의해 초기적으로 자유롭게 점유된 소자의 교환 경로를 결정할 때 달성되므로 다른 호출에 이용할 수 없다. 그러므로, 교환 경로들은 새로운 교환 경로를 탐색할 때 채널 부족으로 인한 차단 위험성을 발생시킨다. 이 공지된 교환 회로망에 응용된 교환 프로세스는 일반적으로 교환 회로망의 모든 부분 또는 주요 부분을 포함한다. 그러므로, 이것은 복잡하고 접속을 설정하기 위한 개별 제어 동작의 측면에서 비교적 긴 시간 경과를 필요로 한다. 한편, 이 시간 경과는 호출의 저속 기간에 비해 매우 짧으므로, 교환 회로망의 통신 효율성을 손상시키지 않는다.

또한, 호출된 패킷인 셀들은 셀 및 호출 데이타의 목적지를 식별하기 위한 태크 포함 정보를 특히 포함하는 디지탈 정보의 유니트이다.

셀들은 고정 길이이거나 가변 길이이다. 가변 길이인 경우, 셀들은 내부 전송을 인에이블링하는 다수의 비교적 짧은 고정된 길이 서브셀의 차단되지 않은 순차의 형태로 전송되어, 메모리 또는 레지스터내의 기억 장치 및 서브셀 프로세싱 기능을 최적합하다.

비동기 시분할 멀티플렉스 셀 전송 시스템에 있어서, 동일한 접속위로 전송된 몇개의 셀들은 서로 임의의 순서로 이어지고, 특정 호출에 관련되는 호출은 불규칙한 간격으로 전송된다.

비동기 시분할 멀티플렉스 셀 전송의 특징으로 고려하면, 비동기 시분할 멀티플렉스 셀 스위칭 회로망은 일반적으로 교환 경로가 이 회로망의 입력 포트로부터 최소한 1개의 출력 포트로 각 셀들을 루트하기 위해 각각의 셀들을 탐색하는 방식으로 각각의 이러한 셀들을 교환하도록 구성된 교환 회로망이다. 이 경우에 있어서, 셀-배향된 교환 회로망은 경로 탐색 및 선택 프로세스가 각각의 개별 셀에 대해 수행되게 한다. 부수적으로, 또한, 이 형태의 회로망에 있어서, 1개의 출력 포트에서 1개의 출력 포트로의 지점간 루팅이라 칭하는 종래의 루팅뿐만 아니라 1개의 입력 포트와 다수의 출력 포트 사이의 최소한 지점-다중지점간의 루팅용 설비에 적합하다.

비동기 시분할 멀티플렉스 채널 또는 회로 교환 회로망에서 설명한 바와 같은 예비 접속 셋업 프로세스는, 원칙적으로 비동기 시분할 멀티플렉스 셀 교환에 응용될 수 있을지라도 이 회로망의 각 내부 링크 위에 셋업된 저속의 비트율의 복합 관리 및 데이타 접속을 셋업하기 위해 너무 긴 시간 경과를 필요로 하는 것과 같은 다수의 단점을 제공한다.

동기 시분할 멀티플렉스 채널 교환 또는 회로 교환으로 공지된 접속-배향된 다중 경로 자체-루팅 회로망은 비동기 시분할 멀티플렉스 셀 교환에 적합한 해결 방법을 제공하지 못한다.

그러므로, 본 분야에 숙련된 기술자들은 경로탐색을 포함하는 교환 프로세스가 각각의 개별 셀에 대한 단에 의해 발생하므로 예비 셋업 및 호출의 개시부에서의 접속의 표시없는 특정 교환 회로망에 관심을 갖는다.

이 형태의 교환 회로망의 한 예의 설명은 porceedings of IEEE INFOCOM '86 제15차 회의에서 간행된 Computer and Communication Integration Design, Analysis, Management, 페이지 668-673, 제이에스 터너(JS Turner)저 Design of a Broadcast Packet Network라는 명칭의 논문에서 찾을 수 있다.

이러한 회로망은 입력 포트들에서 출력 포트들로의 지점-다중지점간의 호출에 필요한 셀들의 복사시 특정화하는 단, 상이한 입구들로부터 셀들을 혼합하고, 통계학적으로 가능한한 동일하고, 안정한 평균 비트율을 획득하기 위해 셀들의 분포내에 특정화하는 단, 및 출력 포트들에 대한 선택 루팅시 특정화하는 단을 포함한다. 이 회로망은 교환 소자를 2개의 입구 및 2개의 출구만을 함께 사용하여 구성된다. 2개의 셀들에 대한 작은 버퍼 메모리는 각각의 교환 소자 입구에 제공된다. 한 셀이 이용할 수 없는 한 출구를 사용하여야 할때, 다른 셀이 이 출구위로 이미 진행되었기 때문에, 이 입구는 진행되지 않은 셀을 일시적으로 기억한다.

이러한 회로망은 특히 다음과 같은 단점 및 제한을 갖는다:

-다수의 입력 및 출력 포트가 하이일 때 다수의 단,

-출구가 통화중일 때 입구에서 셀의 저장을 통해 제한된 효율,

-그중에서도 특히 다수의 단으로 인한 확장의 실현시 소정의 어려움,

-추가 비용을 발생시키는 셀 복사 단의 존재,

-분포 단을 사용하여 완전히 극복하지 못하므로 교환 회로망 등의 성능에 영향을 미치는 각각의 입력 포트에서 셀들의 도달 프로세스에 대한 소정의 감지도.

본 발명의 목적은 상술한 단점 및 제한을 갖지 않는 비동기이고, 셀-배향되며, 자체-루팅되는 시분할 멀티플렉스 셀 교환 회로망을 제공하기 위한 것이다.

본 발명의 교환 회로망은 다음과 같은 특징을 갖는다:

-회로망의 최소한 1개 단의 각각의 교환 소자가 적어도 3개의 출구들을 갖고,

-이 출구들이 루팅 그룹이라 칭하는 출구들의 그룹으로 배열되며,

-한 그룹의 출구들이 1개 이상의 정해진 출구를 포함하고,

-교환 소자의 입구들 중 임의의 1개의 입구에서 고정되거나 가변 길이 셀에 관련된 루팅 정보에 기초하여, 교환 소자가 출구들의 상기 출구 그룹 중 1개 이상을 포함하는 한 셋트를 식별하도록 구성되고, 셀의 카피가 출구 그룹으로 전송되며,

-교환 소자가 한 그룹의 상기 셋트의 출구들 중 선택된 출구 또는 상기 셋트의 출구 그룹당 1개의 출구로 전송하도록 구성되는데, 각각은 이것이 속하는 그룹의 출구들로부터 선택된다.

그러므로, 교환 소자의 단들 중 최소한 1개의 단에 있어서, 이 회로망은 1개의 출구가 각각의 시간에 선택된 정해진 배출구 그룹들의 설정을 통해 선택적인 루팅을 획득할 뿐만 아니라 루팅 그룹의 상이한 출구 위의 셀들의 분포에 영향을 미치는 교환 소자들로 구성된다. 부수적으로, 각각의 몇 개의 그룹 중 각각의 출구로의 가능한 루팅은 지점-다중지점간 루팅의 경우에 필요한 셀들의 복사를 실현한다. 그러므로, 후술하는 바와 같이, 이러한 교환 소자는 교환 회로의 특정 부분이 제거된 집적된 교환 회로망의 실현에 적합하다. 교환 소자의 그룹에 더 많은 출구들을 포함하면 할 수록 한 셀에 제공되는 경로의 수가 증가하기 때문에, 가용 출구의 부족으로 인한 차단을 감소시키거나 교환 소자의 루팅 효율을 증가시키는 분포가 전체 교환 회로망의 성능을 우수하게 한다. 유사하게, 특정 입구로부터의 셀이 각 단에서 다수의 상이한 경로들에 의해 루트되기 때문에 교환 소자는 셀들의 도달 프로세스에 덜 민감하다.

다단 교환 회로망에 있어서, 최소한 2개의 단들의 교환 소자가 다음과 같은 특징을 갖도록 배열될 수 있다: 그룹 내의 출구들의 배열은 최소한 각각의 2개의 단 내에서 반드시 동일하지는 않고, 각각의 단들의 교환 소자는 위치 정보로부터 유도된 자체 루팅 파라미터를 각각 보유하도록 구성된다.

이러한 배열은 교환 회로망내의 교환 소자들의 각각의 위치가 그룹내의 출구들의 배열내에서 고려될 수 있게 하고, 특히 단들의 연속적인 쌍들 사이의 링크들의 배열이 반드시 동일하지 않는다는 사실을 고려할 수 있게 한다.

본 발명의 또 다른 특징에 따르면, 상기 루팅 정보는 교환 소자의 출구로 수신된 셀을 전송하는 모드를 결정하기 위해 각각의 단에서 해석되고, 상기 해석은 교환 소자의 위치로부터 유도된 상기 루팅 파라미터들에 기초한다.

이 배열들은 동일한 형태의 교환 소자가 교환 회로망의 상이한 단에 사용될 수 있게 하고, 한 셋트의 루팅 정보가 한 셀에 사용될 수 있고 더욱이 셀을 전송하는 상이한 모드들이 여러가지 가능한 전송순차에 따라 한 셀을 교환 회로망 양단으로 전송하기 위해 상이한 루팅 모드들의 사용시 큰 가요성을 제공하는 교환 회로망의 상이한 큰 단들내에 사용될수 있게 한다.

특히 유리한 응용 모드에 있어서, 이 회로망의 최소한 소정의 단들 중 교환 소자들은 이 셀을 교환 회로망 양단으로 전송하기위한 요구된 순차를 정하는 루팅 제어 코드(RCC), 지점간 루팅에 대한 출력 포트 어드레스(RCA) 및/또는 지점-다중지점간 루팅에 대한 멀티캐스트 트리 내부 기준 번호(IRN)을 포함하는 한 셀의 루팅 태그내에 포함된 루팅 정보를 해석하기 위한 수단을 포함한다.

교환 소자의 위치로부터 유도된 상기 루팅 파라미터들에 기초하여 상기 루팅 제어 코드를 해석하는 고려된 교환 소자들은 결과적으로 특히, 지점간 루팅 또는 지점-다중지점간 루팅일 수 있는 한 루팅 모드를 선택하도록 설계된다.

본 발명은 모든 단들의 교환 소자들이 대칭이고, 동수의 입구 및 출구들을 갖으며, 교환 회로망이 동수의 입력 포트 및 출력 포트들을 갖고 있어 결과적으로 대칭인 경우를 커버한다.

본 발명의 또 다른 특징에 따르면, 최소한 1개의 단의 교환 소자들은 이 단으로 유입되는 트래픽의 확장을 각각 실현하고, 교환 소자들의 입구에 관련하는 교환 소자의 출구의 셀 트래픽 로드를 감소시킴으로써 비대칭일 수 있다.

이러한 배열은 교환 소자들의 출구들의 로드를 감소시키기 위해 사용될 수 있으므로, 셀들의 보유 또는 교환 소자들내의 셀들의 손실 또는 이 교환 소자들내의 대응하는 버퍼 메모리 필요성을 감소시킬 수 있다.

반대로, 최소한 1개의 단의 교환 소자들은 이 단을 빠져나가는 트래픽의 집중을 각각 충족시키고, 교환 소자들의 입구들에 관련하여 교환 소자들의 출구들의 셀 트래픽 로드를 증가시키는 비대칭일 수 있다.

최소한 1개의 단내에서 비대칭 교환 소자들의 2가지 형태의 각각은 첫번째 경우에, 트래픽을 다수의 출력 포트들 이상 분포시키고 두번째 경우에, 트래픽을 소수의 출력 포트들내로 집중시키기 위해 비대칭 교환 회로망을 입력 포트들과 입력 포트들의 수가 상이하게 구성될 수 있게 한다.

부수적으로, 상이한 방향을 제외한 비동기인 단들은 동일한 교환 회로망내에서 조합될 수 있다. 특히, 제1단들 중 최소한 1개의 단이 비대칭이고, 트래픽 확장을 실행하며, 최종 단들 중 최소한 1개 단이 비대칭이고, 기존의 확장에 대해 보상하는 트래픽 집중을 실행하는 동수의 입력 포트 및 출력 포트를 갖고 있는 대칭 교환 회로망을 구성할 수도 있다. 그 다음 이것은 상술한 장점들을 갖는 2개의 비대칭 단들 사이의 교환 회로망의 내부 링크들상의 트래픽 로드의 감소를 유도한다.

본 발명의 다른 목적은 최소한 소정 단 루트 셀들의 교환 소자들이 2개의 대향하는 트래픽 스트림에 속하고 양방향성 교환 소자라 칭하는 각각의 이 교환 소자들에서, 입구들이 2셋트의 입구로 분할되고, 출구들이 2셋트 출구로 분할되며; 1개의 트래픽 스트림이 통상적으로 제1셋트의 입구들에서 제1셋트의 출구들로 루트되고 다른 트래픽 스트림이 통상적으로 제2셋트의 입구들에서 제2셋트의 출구들로 루트되며; 교환 소자내의 루팅 정보의 해석이, 루팅이 정상 즉, 출구들의 관련 셋트(동일한 트래픽 스트림)이어야 하는지 또는 반사 즉, 출구들의 다른 셋트(대향 트래픽 스트림)이어야 하는지의 여부를 결정하기 위해 이 트래픽 스트림을 고려하는 교환 회로망을 제공하기 위한 것이다.

그러나 본 발명은 교환 회로망의 모든 단들이 교환 소자가 단방향성이고, 루팅 셀들이 각각의 이 교환 소자들의 입구들에서 출두를로 루트된 1개의 트래픽 스트림에 속하는 경우에도 확장된다.

본 발명의 한 실시예에 따르면, 교환 회로망은 최소한 3개의 단방향성 단들을 포함하는데, 최종 단 이외의 다른 한 단의 각 교환 소자는 다음 단의 각 교환 소자에 1개 이상의 링크들에 의해 접속되고, 제1단 이외의 다른 한 단의 각 교환소자는 선행 단의 각 교환 소자에 1개 이상의 링크에 의해 접속된다.

본 발명의 다른 실시예에 따르면, 교환 회로망은 최소한 1개의 입구 선택 유니트 및 최소한 1개의 출구 선택 유니트를 포함하는데, 각각은 최소한 2개의 단내에 배열된 교환 소자들로 형성되며, 최종 단 이외의 다른 한 단의 각 교환 소자가 다음 단의 각 교환 소자에 1개 이상의 링크들에 의해 접속되고, 제1단 이외의 다른 단의 각 교환 소자는 선행 단의 각 교환 소자에 1개 이상의 링크들에 의해 접속되며, 입구 선택 유니트가 출구 선택 유니트와 직렬로 접속되고, 입력 포트가 입구 선택 유니트의 입구에 접속되며,출력 포트가 출구 선택 유니트의 출구에 접속된다.

이 최종 실시예에 있어서, 1개의 입구 선택 유니트는 제1의 출구와 제1입구 사이의 교차 접속에 의해 1개의 출구 선택 유니트에 직접 접속될 수 있다.

본 발명에 따른 몇개의 입구 및 출구 선택 유니트의 경우에 있어서, 교환 회로망은 또한 입구 접속 유니트 출구들을 출구 선택 유니트 입구들에 각각 접속하는 선택 유니트 호출 선택 면들을 포함한다.

본 발명의 또 다른 특징에 따르면, 최소한 1개의 단의 교환소자에 있어서, 교환 소자의 출구들중 상기 한 그룹의 출구들은 교환 소자의 모든 출구들을 포함하거나, 단방향성 교환 소자의 경우에 있어서, 소정의 전송 방향 및 유입 전송 방향내의 이 단의 모든 출구들 위로의 유입 트래픽의 일반적인 분포에 대해 출구들의 2개의 셋트들중 1개의 셋트의 모든 출구들을 포함한다.

본 발명의 또 다른 실시예에 따르면, 이 교환 회로는 최소한 1개의 단이 양방향성인 최소한 2개의 단을을 갖고 있고, 입력 포트가 제1셋트의 교환 소자들의 입구들의 상기 제1셋트의 입구들에 접속되고, 출력 포트가 제1단의 동일한 교환 소자들의 출구들의 상기 제2셋트의 출구들에 접속되며, 이것이 양방향성일 때, 최종 단이 유입 트래픽 스트림을 선행 단의 교환 소자로 루트하는 단방향성 소자들로 구성됨으로써 트래픽 반사 기능을 실행하는 확장가능한 절첩된 회로망으로서 구성된다.

제1단이 양방향성 교환 소자들로 구성된 것이 아니라, 단방향성 교환 소자들의(1개의 셋트는 각 전송 방향에 대한) 2개의 대응 셋트로 구성되었을 때, 입력 포트들은 유입 교환 소자들의 입구들에 접속되고, 출력 포트들은 배출 교환 소자들의 출구들에 접속된다.

본 발명의 최종 실시예에 따르면, 절첩된 교환 회로망은 최소한 1개의 단이 양방향성인 최소한 2개의 단들을 포함하고, 최종 단 이외의 다른 단의 각 교환 소자는 다음 단의 각 교환 소자에 1개 이상의 링크들에 의해 접속되고, 제1단 이외의 다른 단의 각 교환 소자는 선행 단의 각 교환 소자에 1개 이상의 링크들에 의해 접속된다.

이 최종 실시예와는 별도의 실시예에 따르면, 절첩된 교환 회로망은 최소한 3개의 단들을 포함하고, 최소한 2개의 단들은 최소한 2개의 단들내에 배열된 교환 소자들로부터 각각 형성된 입구 및 출구 선택 유니트로 구성되며, 최종 단 이외의 다른 1개의 단의 각각의 교환 소자들은 다음 단의 각 교환 소자에 1개 이상의 링크들에 의해 접속되고, 제1단 이외의 다른 1개의 단의 각 교환 소자들은 선행 단의 각 교환 소자에 1개 이상의 링크에 의해 접속된다.

이 최종 경우에 있어서, 단들의 수의 측면에서 증가할 수 있는 큰 용량의 교환 회로망을 구성하기 위해, 상기 입구 및 출구 선택 유니트는 필요한 용량에 따라 1개 이상의 단들의 배열을 각각 포함하는 절첩된 선택 면들을 호출하는 다수의 선택 유니트에 의해 상호접속될 수 있다.

최소한 1개의 양방향성 단을 갖고 있는 절첩된 교환 회로망의 이들 상이한 형태들은 단들 사이에 배선을 변경할 필요없이 회로망 포트의 수의 측면에서 필요한 용량에 따라 단들의 수의 측면에서 확장가능한 유리한 특징으로 제공한다. 임의의 양방향성 단은 유입 전송 방향으로부터 배출 전송 방향으로 트래픽을 반사하기 위한 가능성을 통해 중간 구성의 최종 장착된 단을 일시적으로 형성한다.

제안된 최종 실시예들에 있어서, 교환 회로망의 제1단 또는 단들은 가능한 경로들의 셋트 위로 즉, 제1단들 사이의 모든 링크들 위로의 유입 트래픽의 일반적인 분포에 영향을 미치므로, 다중 경로상의 입력 포트들 위로의 수신된 셀들의 분포를 실현한다. 이러한 한 단의 단방향성 교환 소자에 있어서, 1개의 루팅 그룹은 교환 소자의 모든 출구들을 포함하므로, 이러한 한 단의 양방향성 교환 소자에 있어서, 유입 전송 방향내의 출구들의 셋트는 유입 트래픽이 분포된 1개의 루팅 그룹을 형성한다. 본 발명에 따라 유입 트래픽의 분포를 실현하기 위해, 각 셀은 이러한 한 분포 루팅 그룹내의 이용가능한 출구들 중 어느 출구들을 선택하여야 한다.

교환 회로망의 1개 이상의 제1단들의 교환 소자들은 루팅 데이타가 지점간 전송 및/또는 지점-다중지점간의 전송을 지정하고, 상기 위치 데이타를 고려할 때, 유입 트래픽이 제1단 또는 단들내에 균일하게 분포되도로 구성되는 것이 유리하다.

또한, 한 그룹의 출구들 중 한 출구의 선택은 셀 로드를 이 그룹의 상이한 출구들 위에서 분기하는 방식으로 수행되는 것이 유리하다.

또한, 셀 로드를 이 그룹의 상이한 출구들 위에서 분기하기 위한 방식으로 수행된 상기 선택은 입구들 위로의 셀들의 분포와 교환 소자의 출구들 위로의 셀들의 분포 사이의 비상관관계를 달성하기 위한 준 또는 의사 무작위 분포 프로세스에 기초한다.

준 또는 의사 무작위 분포는 선택된 루팅 그룹에 속하는 상이한 출구들로부터 출구의 선택시 수행된다. 이것은 셀들의 동일성이 출구들에서 각각 할당된 큐들내에 저장되기 전에 발생할 수 있다.

본 발명에 따른 다중 경로, 자체-루팅 회로망들은 또한 다음과 같은 특징을 제공한다:

-호출의 상이한 셀들을 출력 포트 또는 포트들로 전송하기 위해 고려된 다수의 경로들의 조합 사용 및 정해지지 않은 시간에 셀들을 저장하는 교환 소자들은 연속적인 셀들의 순서를 변경하기 위해 유사한 가변 전송 시간을 갖는 출력 포트 또는 포트들로 루트되는 셀들을 발생시킨다. 이 특징은 교환 회로망의 각 출구 포트에서 셀들의 순서를 재설정하기 위해 회로들의 도입을 포함한다.

-제1분포 단들내의 가능한 다수의 경로들 위로의 유입 셀 트래픽의 분포는 이러한 교환 회로의 내부 접속의 비트율이 이곳에 접속된 외부 전송 접속의 비트율 또는 이 외부 접속들 위로 전송된 서비스들의 비트율에 더이상 좌우되지 않는다는 특성을 유도한다. 회로망내의 다중 경로들에 의한 분포의 원리는 높은 비트율 외부 접속으로부터 셀들의 유입 흐름이 낮은 비트율 교환 회로망의 몇개의 입력 포트들 위로 분포되게 한다. 예를 들어, 2.4Gbit/s 외부 접속은 16×150Mbit/s 입력 포트에 접속될 수 있다. 모든 가능한 경로들 위로의 교환 회로망내의 셀들의 전송 후, 2.4Gbit/s의 동일한 비트율에서 배출 외부 접속을 필요로 하는 셀들을 셀 순서가 재설정되어 2.4Gbit/s 배출 접속이상 비동기 멀티프렉싱으로 수행되는 16×150Mbit/s 출력 포트들로 루트된다.

유사한 이유는 200Mbit/s와 등가인 셀 비트율을 필요로 하는 서비스가 각각 150Mbit/s 내부 접속에 대응하는 다수의 경로들 위로 교환 회로망을 통해 전송될 수 있다는 것을 나타낸다.

또한, 제1분포 단내의 유입 트래픽의 분포는 교환 회로망의 내부 단들의 교환 소자 위에 외부 접속상의 로드의 평균을 실행하는 특성 순차를 갖는다. 그 다음, 예를 들어 트래픽의 측면에서 매우 가중하게 로드된 선택 유니트의 모든 외부 접속들 위에 평균 트래픽 로드에 따른 변화가능한 수의 선택 면을 장착할 수 있다.

-선정된 멀티캐스트 트리들, 다중 경로 양단에 셀을 전송하기 위한 가능한 경로들의 다중화에 따른 지점-다중지점간의 전송에 관련하여, 자체-루팅 교환 회로망은 상이한 단들의 교환 소자들의 멀티캐스트 트리 메모리들의 내용의 특성적 구성을 필요로 한다.

상술한 목적 및 특징과 본 발명의 다른 목적들 및 특징들은 첨부된 도면들과 관련하여 설명된 실시예의 아래 설명을 참조함으로써 명백해질 것이고 본 발명은 보다 잘 이해될 수 있다.

도면에 있어서, 도면을 간이화하기 위해, 여러가지 접속들은 이들이 다수의 권선들을 사용할지라도 1개의 권선으로서 나타내었다. 부수적으로,도면들은 본 분야에 숙련된 기술자들에게는 설명의 내용으로부터 그 실행이 명백하게 유추될 수 있어 제어 회로의 모두를 나타내지는 않았다.

X개의 입구(I1/IX) 및 Y개의 출구들(01/0Y)(X 및 Y는 1이 아님)를 갖는 제1도에 도시한 교환 소자는 고정 또는 가변 길이의 셀 또는 패킷 내에 그룹지어진 디지탈 신호들을 교환하도록 구성된다. 제2도에 도시한 이러한 셀은 예를 들어 162비트, 또는 2비트 및 20개의 8비트 예를 들어, 제12서브셀(FSC), 중간 서브셀(ISC) 및 최종 서브셀(LSC)를 포함하는 직렬의 연속적인 서브셀로부터 구성된다. 이들 각각의 서브셀들은 서브셀 제어 헤더(SCH) 및 데이타 블럭(DB1-DBS)를 포함하고, 예를 들어 교환 소자가, 배출구들(RG1/RGY)의 그룹(들)의 동일한 셀에 속하는 연속적인 서브셀의 모두가 연속적으로 전송되어야 한다는 것을 결정하게 하는 루팅 정보를 포함하는 한 셀 제어 헤더(CCH)를 부수적으로 포함하고, 이 전송은 동일한 출구 또는 출구들 상에서 발생한다. 이 설명에 있어서, 서브셀 제어 헤더(SCH)는 이 서브셀이 각 셀의 제1서브셀(FSC), 중간 서브셀(ISC) 또는 최종 서브셀(LSC)이라는 것을 나타내는 명백한 2진 값 11, 00 또는 01을 갖는 것으로 가정된다.

셀 제어 헤더(CCH)는 3개의 부분 즉, 루팅 제어 코드(RCC), 회로망 출력 어드레스(RCA)의 형태내의 목적지 표시 및 멀티캐스트 트리 내부 기준 번호(IRN)을 포함한다.

5비트를 포함할 수 있는 루팅 제어 코드(RCC)는 지점간 루팅 모드 또는 브로드캐스트 또는 멀티캐스트 루팅 또는 후술하는 임의의 다른 필요한 루팅 모드를 나타내는 루팅 모드 데이타를 포함한다. 교환 소자에서 루팅 제어 코드(RCC)가 지점간 루팅 모드를 나타내는 경우, 회로망 출력 어드레스(RCA)의 분석은 선택된 그룹의 출구들을 식별한다. 루팅 제어 코드(RCC)가 브로드캐스트 또는 멀티캐스트 루팅 모드를 나타내는 경우, 멀티캐스트 트리 내부 기준 번호(IRN)는 교환 소자내의 이 트리에서 수행될 분기에 대응하는 출구들의 그룹들의 동일성을 제공하는 메모리를 판독하기 위해 사용된다.

최대 14비트를 포함하는 회로망 출력 어드레스(RCA)는 예를 들어, 수신된 셀이 어드레스되도록 교환 회로망의 출력 모드(또는 한 그룹의 출력 포트)의 동일성이다. 선택적인 루팅이 교환 회로망의 1개 이상의 단에 의해 수행될 때, 이 목적 데이타의 일부분이 셀을 루트하기 위한 각각의 교환 소자내에서 필요로 한다.

또한, 예를 들어 14비트들을 포함하는 내부기준 번호(IRN)은 유입 셀이 소정의 출력 포트의 소정 번호로 전송되도록 멀티캐스트 트리를 식별하기 위한 교환 회로망내에 사용된 번호이다. 본 발명에 따라, 자체-루팅, 다중 경로 회로망내의 멀티캐스트 트리가 입력 포트에 무관하기 때문에 지점-다중지점간 접속이 아니라는 것을 인지하여야 하고, 목적지 출력 포트들의 셋트에 의해서만 특성화되며; 부수적으로, 이러한 다중 경로 회로망에 있어서, 이것은 입력 포트들 셋트와 해당 멀티캐스트 트리의 목적지 출력 포트들의 셋트 사이의 다수의 잠재적인 지점-다중지점간 경로들에 대응한다. 사실, 소정의 멀티캐스트 트리 내부 기준 번호(IRN)은 반드시 단일 호출에 대한 특정이 아니라 각 셀을 이 멀티캐스트 트리의 목적지 출력 포트들의 셋트에 전송할 필요가 있는 임의의 입력 포트들로부터 모든 호출에 의해서 사용될 수 있다.

제3도는 도면을 간단하게 하기 위해, 제7도, 제9도, 제10도 및 제12도를 참조하여 후술될 반사 능력을 갖는 양방향성 루팅의 경우에 있어서, 제1도 내의 교환 소자(ISE)를 사용하는 방법을 도시한 것이다.

해당 실시예에 있어서, 교환 소자(ISE)는 32개의 입구들(I1 내지 I32) 및 32개의 출구들(01 내지 032)를 포함한다.입구들(I1 내지 I32)는 2셋트의 입구(I1 내지 I16 및 I17 내지 I32)로 분할되고, 출구들은 2셋트의 출구(01 내지 016 및 017 내지 032)로 분할된다. 내부적으로, 반사 상황 이외의 다른 상황에 있어서, 교환 소자는 병렬로 외부 배선 방법으로 인해 입구(I17 내지 I32)에서 출구(017 내지 032)로 좌우 루팅을 제외한 입구(I1 내지 I32)에서 출구(017 내지 032)로 좌우 루팅을 제외한 입구(i1 내지 I16)에서 출구(01 내지 016)으로의 정상 좌우 루팅에 대해 제공하도록 구성된다. 이 반사 상황에 있어서, 교환 소자는 입구(I1 내지 I16) 내지 출구(017 내지 032) 또는 입구(I17 내지 I32) 내지 출구(01 내지 016)의 루팅을 제공한다. 이러한 교환 소자에 있어서, 루팅 방향에 대한 입구들의 할당은 선정된다. 이것은 각각의 입구에 부착된 비트(I0)에 의해 표시될 수 있고 이것이 유입방향[I1 내지 I16, 예를 들어, 출구(01 내지 016)의 셋트에 대한 루팅 트래픽]에 속하는지 또는 대향 배출방향[(I17 내지 I32), 동일한 예에서, 출구(017 내지 032)의 셋트에 대한 루팅 트래픽]에 속하는지의 여부를 나타낸다.

각 방향으로의 16개의 출구 셋트는 예를 들어 최소한 2개의 출구들의 최대 8개의 그룹으로 분할되고, 이 그룹들 중 1개의 그룹의 출구로서 임의 셀의 루팅은 셀이 진행될 그룹 또는 그룹들의 8-비트 워드(그룹당 1비트)에 의한 식별을 필요로 하고, 셀이 식별된 각 그룹의 1개의 출구 위로 진행된다는 것을 이해한다.

제1도를 참조하면, 제1도에 도시한 교환 소자의 입구들(I1/IX)는 각각의 직렬/병렬 컨버터 회로(SPR1/SPRX) 및 각각의 인터록 회로(IL1/ILX)의 캐스케이스 접속의 매개체를 통해 멀티플렉스 회로(MX)의 각 데이타 입력들에 접속된다. 멀티플렉스(MX)의 데이타 출력(CI)는 데이타 입력 또는 서브셀 버퍼 RAM(BM)의 CI에 결합되고, 멀티플렉스(MX)의 선택 입력(XI)는 서브셀 기간동안 멀티플렉서(CI)의 출력으로 각각의 X 입력들을 연속적으로 접속할 수 있는 입력 클럭 회로(XC)에 의해 제어된다. 이러한 서브셀 주기는 서브셀 직렬/병렬 컨버터 회로(SPR1/SPRX) 내에 수신되는 시간 간격이다.

버퍼 메모리(BM)은 함께 공유되고 이것의 데이타 출력은 각각 직렬/병렬 컨버터 회로(PSR1/PSRY)의 매개체를 통해 각각의 출구(01/0Y)에 결합하는 Y 데이타 출력을 디멀티플렉서(DX)의 데이타 입력에 접속된다. 디멀티플렉서(DX)의 선택 입력(YJ)는 서브셀 기간중에 Y 디멀티플렉서 출력에 멀티플렉서의 입력을 연속적으로 접속할 수 있는 출력 클럭 회로(YC)에 의해 제어된다.

162 비트의 길이를 갖고 있는 서브셀 및 입력들 및 출력들에서 50Mbit/s의 동일한 비트에서, 서브셀 주기가 다음과 같다는 것을 인지하여야 한다:

162/50=3.24㎲.

보다 정확히 말하자면, 예를 들어, 교환 소자가 X=32개의 입구 및 Y=32개의 출구를 갖을때, 32 기입 동작 및 32 판독 동작, 또는 64 동작은 3.24μs의 1개의 서브셀 주기중에 버퍼 메모리(BM) 내에서 수행되어야 한다. 결과적으로, 각각의 이들 동작들은 아래와 같은 주기내에 수행되어야 한다:

3.24/64=60.62ns,

부수적으로, 예를 들어 X=16 및 Y=32일때, 즉 48 동작이 동이한 서브셀 주기 동안에 수행되어야 한다. 이것은 각각의 이들 동작들이 아래와 같은 주기내에 수행되어야 한다는 것을 의미한다:

3.24/48=67.50ns.

버퍼 메모리(BM)은 예를들어 162비트의 서브셀을 각각 저장할 수 있는 즉, 512개의 서브셀 버퍼 메모리 위치로 분할되는데, 이것은 서브셀 버퍼 관리 논리(SBML)의 동일 명칭의 출력에 각각 결합되는 어드레스(AC), 및 판독/기입 선택 입력(RW)를 갖는다.

또한, 교환 소자는 멀티플렉서(MX)의 데이타 출력(CI)에 모두 결합된느 서브셀 논리(SL) 및 루팅 논리(RL)을 포함한다.

서브셀 논리(SL)은 각각의 서브셀의 서브셀 제어 헤더(SCA)를 검출하고 검중하며, 서브셀이 각각의 최종 서브셀(LSC), 제1서브셀(FSC) 또는 제1서브셀이 아닌지의 여부에 따라 능동 출력 신호(LS, FO 또는 NF)를 제공하도록 설계된 검출기이다.

루팅 논리(RL)은 루팅 정보에 따라, 한 셀의 제1서브셀(FSC)의 셀 제어 헤더(CCH) 내의 루팅 정보를 분석하고 능동 출력 신호(RMD 및 RC)를 제공한다. 특히, 신호(RMD)는 신호(RC)가 선택된 출구 그룹들의 번호 즉, 지점간 전송시 1 및 지점-다중지점간 전송시 1 이상의 값을 나타내는 동안 셀의 서브셀이 전송되는 출구들에 1개 이상의 선택된 그룹들의 동일성을 제공한다. 루팅 정보의 형태 및 대응 분석 프로세스는 출력 신호(RMD)를 발생시키기 위해 루팅 논리(RL)에 의해 수행되고(RC)는 이 셀에 사용되는 루팅 모드에 좌우된다. 셀 제어 헤더(CCH)는 Y 비트의 루팅 정보를 포함하는데 각각의 이 비트들은 셀이 전송될 한 그룹의 출구들에 대응한다. 출력 셀 큐 관리 논리는 루팅 모드에 따라 적절한 큐(BQ1/BQ2)내에 제1기입 서브셀 어드레스(WISA) 및 루팅 논리(RL)을 저장하고, 선택된 출구(YS)의 동일성으로서 제1판독 서브셀 어드레스(FSAO)를 동시에 논리(SBML)에 전송함으로써, 셀 큐 관리 및 출구 선택 기능들을 동시에 수행한다.

서브셀 버퍼 관리 논리(SBML)은 상술한 출력(LS), 논리(SL)의 NF, 논리(RL)의 RC, 입력 클럭 회로(XC)의 XI, 셀 큐 관리 논리의 FSAO 및 출력 클럭 회로(YC)에 YJ에 결합된다. 이것은 자유 위치들의 어드레스들을 제공하고, 이들이 사용될 때 이들을 통화중이 되게 하며, 이들이 더이상 사용되지 않을때 이들을 해제함으로써 버퍼 메모리(BM)의 위치들의 사용을 관리한다. 입력에 인가된 신호들의 제어하에서, 이것은 판독/기입 선택 신호(RW)를 경유하여 제어되고, 특정 셀의 서브셀 버퍼 어드레스들을 링크하는 링크된 리스트들을 형성하는 동시에 버퍼 메모리(BM) 내의 판독 및 기입 동작을 제어한다.

이것은 특정 셀의 서브셀들인 버퍼 메모리(BM)의 비상관된 위치내에 저장되는 반면 이들이 입구(I1/IX)중 한 입구에 도달될 때 인터럽션 없이 동일한 순서로 이들이 동일한 선택된 출구 또는 출구들(01/0Y)위에 루트되어야 하기 때문에 필요하다.

이제, 해당 교환 소자의 동작을 간단히 설명하겠다. 제2도에 도시한 바와 같이 가변 길이 셀의 서브셀이 예를 들어, 교환 소자의 입구(I1/IX) 중 한 입구에 나타낼 때, 이것은 대응하는 직렬/병렬 컨버터 회로(SPR1)에 의해 수신된다. 이 컨버터 회로(SPR1)에 의해 공급된 서브셀의 병렬 버젼은 이것이 멀티플렉서(MX)로 전송된느 대응하는 인터록 회로(IL1)로 전송된다. 입력 클럭 회로(XC)에 의해 동일 명칭의 입력에 제공된 클럭 신호(XI)의 제어하에서, 소정 시간에 입구(I1)에 대응하는 서브셀은 버퍼 메모리(BM)의 데이타 입력(CI) 및 서브셀 논리(SL)과 루팅 논리(RL)에 전송된다. 그다음, 서브셀이 제1서브셀(FSC), 최종 서브셀(LSC)이거나 제1서브셀이 아닌지의 여부가 결정되고, 이 서브셀 및 동일한 셀에 속하는 다음 서브셀들의 출구들의 그룹 또는 그룹들이 각각 전송되어야 한다. 최종 출력 신호들(LS, NF 및 RC)는 서브셀 버퍼 관리 논리(SBML)이 인가되고, 출력 신호(RMD)는 셀 출력 큐잉 관리 논리(COQML)에 인가된다.

클럭 신호(XI)의 제어하에서, 논리(SMBL)은 예를 들어, 자유 버퍼 위치의 어드레스(WISA)를 버퍼 메모리(BM)의 어드레스 입력(AC)에 제공하고, 그 결과 버퍼 메모리(BM)의 데이타 입력(CI)에 제공하는 서브셀은 어드레스(WISA)를 갖고 있는 메모리 위치내에 저장된다. 이 어드레스(WISA)는 통화중이고, [신호(NF, LS, RC 및 RMD)가 사용되는 경우] 동일한 셀로부터 이미 수신된 모든 서브셀들의 링크된 리스트의 어드레스들에 부가된다. 이 리스트에 있어서, 이 어드레스는 셀의 서브셀의 어드레스들과 동일한 순서이다.

판독 동작중에, 출력 클럭 회로(YC)에 의해 동일한 명칭의 입력에 제공된 클럭 신호(YJ)의 제어하에서, 서브셀의 어드레스(ROSA)는 예를 들어, 버퍼 메모리(BM)의 어드레스 입력(AC)에 제공되고 대응하는 메모리 위치내의 서브셀이 판독되어 버퍼 메모리(BM)의 데이타 출력으로 전송된다. 이곳으로부터 이것은 셀 출력 큐잉 관리 논리(COQML)의 신호(YS)에 의해 초기적으로 나타낸 출구 또는 출구들 중 한 출구에 디멀티플렉서(DX)의 매개체를 통해 전송된다.

이제, 제1도 내의 서브셀 버퍼 관리 논리(SBML)을 보다 상세히 도시한 제3도를 설명하겠다.

상술한 바와 같이, 이 서브셀 (LS, NF, RC, XI, YJ, FSAO 및 YS) 및 출력들(AC, L, RW 및 FSAI)를 갖는다. 이것은 자유 메모리 위치 관리 회로(FMLMC), 서브셀 링크 메모리(SLM), 입력 서브셀 포인터 메모리(ISPM) 및 출력 서브셀 포인터 메모리(ISPM) 및 출력 서브셀 포인터 메모리(OSPM)을 포함한다.

SBML 논리의 FMLMC회로는 예를 들어 버퍼 메모리(BM)의 모든 자유 위치들의 어드레스들을 저장하는 FIFO 메모리인 자유 위치 큐 메모리(FQ)로 구성된다. FMLMC 회로는 입력(ROSA), 출력(WISA) 및 제어 단자들(QC 및 RW)를 갖는다.

서브셀 링크 메모리(SLM)은 서브셀 버퍼 메모리(BM)의 C 버퍼 메모리 위치들에 대응하는 C메모리 위치들을 포함하고, 이들 각가에 대해 다음과 같은 것을 저장한다:

-다음 서브셀(NCB)에 링크 어드레스,

-판독되어야 할 서브셀 카피들의 번호,

-셀의 최종 서브셀을 나타내는 플래그.

서브셀 링크 메모리 필드(SLM)은 다운카운터(DC)에 결합되므로 값(NC)는 각 시간에 감소되고, 메모리(SLM)은 판독된 다음, 새로운 값은 기존의 값 대신에 저장된다. 명백하게, 새로운 값이 0에 도달할 때, 모든 서브셀 카피들은 판독되고, 다운카운터(DC)는 자유 메모리 위치 관리 회로(FMLMC) 내에 서브셀 판독의 어드레스(ROSA)를 저장하기 위해 사용된 신호(QC)를 발생시켜 자유롭게 된다.

입력 서브셀 포인터 메모리는 X 입구들에 대응하는 X 위치들을 갖고 있어 X 입구들의 시분할 멀티플렉스 동작을 정하는 입력 클럭 신호(XI)와 동기하여 동작한다. 각각의 입구에 대해, 이 메모리는 다음과 같은 것을 저장한다:

-수신된 최종 서브셀의 버퍼 어드레스(LCB),

-나중에 판독되어야 할 서브셀 카피들의 번호(LC),

-셀의 최종 셀을 나타내는 플래그(B).

출력 서브셀 포인터 메모리는 YK 출구들에 대응하는 Y 이치들을 갖고 있어 Y 출구들의 시분할 멀티플렉스 동작을 정하는 출력 클럭 신호들(YJ)와 동기하여 동작한다. 각각의 입구에 대해, 이 메모리는 해당 출구로 전송하기 위해 대기하는 그 다음 셀의 위치의 어드레스를 저장한다.

가입 제어 회로는 입구들(XI) 및 출구들(YJ)에 관련하는 인터리브된 클럭 신호들의 결과로서 버퍼 메모리(BM) 내의 별개의 판독 및 기입 동작들과 관련된 SBML 회로들의 별개의 동작에 대응하는 적절한 제어 신호들을 갖는 다양한 회로들을 제공한다. 이것과 관려하여, 최종 신호(RW)는 서브셀의 기입시 버퍼 메모리(BM) 내의 각각의 기입 동작중에 활성이고, 서브셀의 판독시 버퍼 메모리(BM)의 판독 동작중에 불활성이다.

다음 설명은 한 셀의 3가지 형태의 서브셀 즉, 제1서브셀(FSC), 중간 서브셀(ISC) 및 최종 서브셀(LSC) 각각에 대해 기입 또는 판독 위상중에 이 서브셀 버퍼 관리 논리 기능에 의해 달성된 동작을 특징으로 한다.

제1서브셀(FSC)의 경우에 있어서, 버퍼 메모리(BM) 내의 기입위상을 우선 고려한다. 이러한 한 경우에 있어서, 신호(F0)가 제공되어 관리 논리(SBML)은 SL 논리 및 RL 논리로부터 다음과 같은 신호들을 수신한다:

-제1서브셀을 나타내기 위한 NF=0,

-최종 서브셀이 아니라는 것을 나타내기 위한 LS=0,

-2개의 그룹들의 출구들 위로의 지점-다중지점간 전송의 경우라는 것을 가정하는 것을 RC=2.

신호(RW)는 활성이고, 수신된 서브셀이 저장된 자유 선택된 버퍼 위치인 기입 서브셀 어드레스는 관리 회로(FMLMC)에 의해 제공된다. 어드레스(WISA)는 또한 수신된 최종 서브셀로서 이것을 저장하기 위해 동일 입구에 관련되는 그 다음 싸이클을 예상하여 입구(XI)에 대한 입력 서브셀 포인터 메모리(ISPM) 내에 저장된다. 부수적으로, 또한 어드레스(WISA)는 이 셀일 값 1을 갖는 신호(F0)를 수신하기 때문에 이 새로운 수신된 셀의 기준 동일성으로서 이것을 저장하는 COQML 논리에 제공된다.

서브셀 링크 메모리(SLM)에 관련하여, 이것이 제1서브셀(FSC)(NF=0)이기 때문에, 이 새로운 서브셀이 기존의 셀의 최종 셀과 링크될 필요가 없으므로, 어드레스(WISA)는 NSC 필드내에 저장된다. 부수적으로, 이외에 다른 데이타 필드는 입력 서브셀 포인터 메모리(ISPM)의 LCB 필드에 의해 공급되는 이것의 어드레스를 선택하고, 서브링크 메모리(SLM)의 필드(NC 및 L)내에 입력 서브셀 포인터 메모리(ISPM)으로부터 LC 및 B를 각각 저장함으로써 이 기존의 서브셀에 사용된다. 제어 신호(RC 및 LC)는 입구(XI)에 대해 ISPM 메모리의 필드(LC 및 B)내에 각각 저장된다.

중간 서브셀의 경우에 있어서, 신호(F0)는 비활성이고, 서브셀 버퍼 관리 논리(SBML)은 서브셀 논리(SL) 및 루팅 논리(RL)로부터 다음과 같은 신호들을 수신한다:

-NF=1,

-LS=0,

-RC 신호는 NF=1과 함께 사용되지 않는다.

신호(RW)가 활성이고, 다른 어드레스(WISA)가 관리 회로(FMLMC)에 의해 공급되기 전에, 메모리 위치 어드레스는:

-버퍼 메모리(BM)을 어드레스 하여 중간 서브셀(ISC) 내에 기입하기 위해,

-셀의 새로이 수신된 최종 서브셀 어드레스로서 ISPM 포인터 메모리의 LCB 필드 내에 저장되고,

-이 새로운 어드레스(WISA)가 실제로 SLM 메모리내의 선택된 메모리 위치인 기존의 서브셀과 링크된 그 다음 서브셀의 어드레스인 것을 이곳에 기입하기 위해 ISPM 메모리의 LCB 필드의 내용에 의해 어드레스 된 SLM 메모리의 NCB 필드내에 저장되도록 사용된다.

동시에, ISPM 메모리의 필드(LC 및 B)의 데이타는 B가 신호(LS)로부터의 새로운 값으로 ISPM 메모리내에서 대체되기 전에 SLM 메모리의 필드(NC 및 L)로 전송된다.

최종 서브셀(LSC)의 경우에 있어서, 신호(F0)는 비활성이고, 서브셀 버퍼 관리 논리는 서브셀 논리(SL) 및 루팅 논리(RL)로부터 다음과 같은 신호들을 수신한다:

-NF=1,

-LS=1,

-RC는 NF=1이므로 사용되지 않는다.

다시 신호(RW)는 비활성이고, 다른 어드레스(WISA)는 FMLMC 회로에 의해 제공되며, 대응 버퍼 어드레스는 버퍼 메모리(BM) 내에 사용되고, ISPM 및 SLM은 중간 서브셀(ISC)를 저장하는 기존의 경우와 같이 정확하게 메모리한다.

동시에, ISPM 메모리의 값(LC 및 B)는 B가 신호(LS)로부터 새로운 값에 의해 ISPM 메모리내에 대체되기 전에 SLM 메모리의 필드(NC 및 L)내로 전송된 이후에, 한 셀의 최종 서브셀이 수신되었다는 것을 나타낸다.

그러나, 입구(XI)에 관련되는 그 다음 싸이클 중에 제1서브셀(SFC)의 저장에 관련되는 설명에서 강조한 바와 같이, 값(LC 및 B=1)은 ISPM 메모리의 LCB 필드에 의해 제공된 기존의 셀(최종 셀)의 어드레스에서 SLM 메모리의 필드(NC 및 L)로 전송된다.

이제 신호(RW)가 비활성인 버퍼 메모리(BM)의 판독 위상을 고려한다. 제1서브셀(FSC)를 판독하는 경우가 특히 우선적으로 고려된다.

제1서브셀이 전송될때, 고려된 출구 YX의 출력 서브셀 포인터의 내용(WCB)가 전송될 셀의 제1서브셀의 어드레스에 의해 초기화된다고 가정되어야 한다. 또한, 이것은 셀의 최종 서브셀이 판독될때 명백해진다.

그 다음, 출력 서브셀 포인터 메모리(OPSM)은:

-대응하는 제1서브셀(FSC)을 판독하기 위해 버퍼 메모리(BM)을 어드레스하도록 사용되는 판독될 출력 서브셀의 어드레스를 제공하고,

-판독 모드내에서 SLM 메모리를 선택할 때, 다음과 같은 것을 제공한다:

-출구(YJ)에 관련하는 그 다음 싸이클을 예상하여 새로운 어드레스(WBC)로섯 저장된 OSPM 메모리로 전송되는 표시(NCB),

-값 0이 획득되는 경우, 이 서브셀의 필요한 횟수의 판독이 수행된다는(이것의 카피들의 필요한 수가 제공된다는) 것을 의미하고, DC 회로는 판독 서브셀 어드레스(ROSA) 버퍼 위치가 해제될 수 있고 자유 버퍼 위치들의 셋트내에 포함될 수 있다는 것을 기록하기 위해 FMLMC 회로를 인에이블하는 신호(QC)를 발생시켜 균일하게 감소되고 이것이 0 이외의 다른 값인 경우 새로운 표시(NC)로서 재설정되는 표시(NC),

-이것이 최종 셀이 아니고 멀티플렉스(SO)를 경유하여 SLM 메모리로부터 OSPM 메모리의 WCB 필드로 값(NCB)의 상술한 전송을 개시하기 때문에 0인 값(L)을 제공한다.

중간 셀(ISC)의 경우에 있어서, OSPM 메모리는 또한 전송될 서브셀의 ROSA 어드레스 제공하는데, 이러한 경우에 최종 서브셀(LSC)는:

-최종 서브셀을 판독하기 위해 버퍼 메모리(BM)을 어드레스하기 위해 사용되는데;

판독 모드에서 SLM 메모리를 선택하는 것은:

-다른 서브셀 판독 상황과 같이 감소되고 처리되는 값(NC),

-최종 서브셀(LSC)의 경우에 있어서 SLM 메모리의 값(NCB)에 의해 제공된 후속 서브셀로의 링크가 존재하기 않기 때문에, SLM 메모리로부터 OSPM 메모리의 전송을 방해하는 이러한 특정한 경우에 최종 서브셀(LSC)가 존재한다는 것을 나타내는 1과 동일한 값(L)을 제공하고, 대신에, L=1은 해당 출구(YZ)이 셀의 최종 서브셀이 일반적으로 전송되기 때문에 그다음 싸이클에서 후속 셀을 전송하는데 이용할 수 있다는 것을 나타내기 위해 COQML에 제공된다.

그다음, 해당 출구(YJ)로 전송되기 위해 적절한 셀의 COQML 논리에 의해 선택한 후, COQML 논리는 그 다음 싸이클이 출구(YJ)를 고려하기 전에 이곳에 제1서브셀(FSAO)의 버퍼 위치 어드레스를 기입함으로써 출구(YJ)에 관련하여 OSPM 메모리내의 값(WBC)를 초기화한다. 이 초기화 프로세스가 최종 서브셀(LSC)의 클럭주기(YJ)중에 실행되지 않기 때문에 OSPM 메모리에 대한 비동기 억세스는 COQML 논리에 의해 제공된 출력 어드레스에 의해 사용된다.

서브셀 버퍼 관리 논리(CSBML)의 이 실시예가 임의로 입구와 임의의 출구 또는 교환 소자의 출구들 사이의 서브셀로 구성되는 셀들의 전송에 사용된 서브셀 버퍼 관리 원리를 설명하기 위해 기술되었을지라도 예를 들어 자유 메모리 위치 관리 회로(FMLMC)에 관련하여 이 관리 논리(SBML)의 기능들의 다른 실시예들은 또한 본 발명에 따른 교환 소자의 형태들 내에 포함된다.

제4도는 제1도의 교환 소자(ISE)내에 사용하고 제3도에 도시한 바와 같은 양방향성 동작을 제공하도록 구성된 루팅 논리(RL)의 한 실시예를 도시한 것이다.

제4도 내의 회로들은 레지서트(IR) 내에 제1도에서 설명된 셀 제어 헤더(CCH)를 수신하여 선택된 루팅 모드(RS,MC,DI,ES,PH)를 지정하는 정보 및 루팅 데이타(RG,PO)를 셀 관리 및 출구 선택 논리에 공급하는 제어 접속(RWD)를 표시하는 정보를 출력한다.

루팅 모드 정보는 다음과 같다:

-셀이 지점간 루팅의 경우에 한 그룹의 출구들 중 한 출구로 진행될 때 존재하는 한 그룹 모드 신호(RS),

-셀이 지점-다중지점간 루팅의 경우에 각각 몇 그룹의 출구들중 한 그룹의 출구들로 루트될 때 존재하는 멀티캐스트 모드 신호(MC),

-셀이 양방향성 교환 소자의 경우에 제3도를 참조하여 설명된 범위내의 한 셋트의 출구들 중 한 출구들로 또는 단방향성 교환 소자의 경우에 교환 소자의 모든 출구들중 한 출구로 전송될 때 존재함으로써 교환 회로망에 의해 수신된 셀의 우수 분포를 달성하기 위해 일반적인 분포를 실현하는 분포 모드 신호(DI),

-수신된 셀이 특정 제어 출구로 된다는 것을 나타내는 서비스 모드 신호(ES),

-셀이 예를 들어, 검사시 선정된 출구로 진행된다는 것을 나타내는 직접 전송 모드 신호(PH).

RMD 접속의 루팅 데이타는 다음과 같은 신호를 포함한다:

-수신된 셀이 모드(RS 및 MC)를 루팅하기 위해 진행되는 출구에 대해 그룹 또는 그룹들을 식별하는 그룹 동일성 신호(GL),

-루팅 모드(PH)로 사용되는 개별 출력 동일성 신호들(PO).

제4도 내의 회로들은 수신된 셀이 도달하는 입구에 따라 해당 셀을 제1도 내의 입력 멀티플렉서상에 공급하고, 제3도를 참조하여 설명된 고려된 유입 방향을 지정하는 수신회로에 의해 제공되는 유입 방향 표시(IO)를 수신한다.

제4도 내의 회로는 아래 부품들을 포함한다:

-도시한 바와 같이 정보(RCC, RCA 및 IRN)을 포함하고 수신된 각각의 셀의 셀 제어 헤더 CCH를 수신하기 위한 상술한 레지스터(IR),

-16비트들의 32워드들을 저장하고, 루팅 파라미터들이라 칭하며, 각각의 3-비트 루팅 모드 코드(MT), 반사 플래그 또는 비트(EF), 6-비트 유입 루팅 그룹 필드(RPI) 및 6-비트 유출 루팅 그룹 필드(RPO)를 포함하는 루팅 제어 코드 번역 메모리(RCCTM),

-다수의 8-비트 마스크 워드(MSK)를 저장하고, 각 그룹들에 1비트를 저장하며, 각각 카피가 전송되는 상이한 루팅 그룹들을 식별하는 멀티캐스트 메모리(MCM),

-루팅 모드 코드(MT)를 디코드한 후 상술한 5개의 모드신호들 중 1개의 신호를 제공하는 루팅 모드 디코더(TD),

-루팅 제어 번역 메모리(TCCTM)의 유입 루팅 그룹 필드(RPI) 또는 유출 루팅 그룹 필드(RPO)중 어느 하나를 반사 플래그(EF) 및 유입 방향 플래그(IO)에 따라 선택하는 방향선택기(RD)

-8비트의 그룹 동일성 신호들(RG)를 제공하고, 각각의 비트가 8개의 가능한 루팅 그룹들로부터 별개의 그룹에 대응하는 2개의 병렬 8-비트 입력들을 갖고 있는 출구 그룹 선택기(MS),

-5개의 도체 출력(PO)를 갖고, 루팅 방법이 물리적 방법(PH)인 경우, 이 출력이, 수신된 셀이 루트될 출구를 식별하는 14-비트 쉬프트 레지스터(SR),

-루팅 그룹 디코더(GD),

-배타적 OR-게이트(XOR) 및

-2개의 AND-게이트(AN1 및 AN2).

제4도 내의 루팅 논리 회로는 수신된 셀의 헤더가 입력 멀티플렉서(제1도)상의 레지스터(IR)로 전송되는 셀 제어 헤더(CCH)를 제공하고, IO 비트가 유입 루팅 방향을 표시할 때 후술하는 바와 같이 동작한다. 도시한 바와 같이, 한 클럭은 이 기술의 현재 상태에 관련하여 적절하게 회로의 동작 시간을 정한다.

교환 회로망 양단으로의 전송 순차를 특징지우는 루팅 제어 코드(RCC)는 해당 교환 소자에 인가될 루팅 모드를 직접 표시하지 않는다. 이 루팅 모드는 교환 회로망의 형태들 및 이 회로망내의 교환 소자의 위치에 좌우된다.

해석될 루팅 제어 코드는 루팅 제어 코드 번역 메모리(RCCTM)내의 판독 어드레스로서 상기 정해진 부품들(MT, EF, RPI 및 RPO)를 포함하는 루팅 파라미터들에 사용된다.

루팅 방법 코드(RT)는 모드 신호들(RS, MC, ES, DI 또는 PH)중 한 신호를 제공하는 루팅 방법 디코더(TD)에 의해 디코드된다.

유입 방향 플래그(IO)는 배타적 OR-게이트(XOR)의 입력중 한 입력에 인가되고, 반사 플래그(EF)는 다른 입력 인가된다. XOR 게이트의 출력은 배출 방향 선택기(RD)의 제어 신호를 제공한다. 배출 방향 선택기는 출구들의 각각의 셋트에 대해, 수신된 셀이 진행될 출구들중 1개의 출구로 루팅 그룹의 동일성을 제공하기 위한 목적지 어드레스(RCA)의 특정 부분을 지정하는 유입 루팅 그룹 필드(RPI) 또는 유출 루팅 그룹 필드(RPO) 중 어느 하나를 선택한다. 각각의 이 필드들은 4-비트 위치 플래그(POS) 및 2-비트 면적 플래그(RGS)를 포함한다. 위치 플래그(POS)는 RCA 정보가 이곳으로 쉬프트되도록 쉬프트 레지스터(SR)을 제어하고, 이것이 포함되는 3개의 비트들 중 일부가 이 레지스터(SR)의 도면상의 3개의 좌측 단들내로 유입되거나 이것이 포함되는 5개의 비트들중 일부가 이 레지스터(SR)의 도면상의 5개의 단들내로 유입된다. 면적 플래그(RGS)는 상술한 3개의 비트들의 대부분이 루팅 그룹의 동일성을 정하기 위해 우선 어떻게 사용되어야 하는가를 나타낸다. 그러므로, 이 3개의 비트들 중 좌측 비트는 쉬프트 레지스터(SR)에서 그룹 번호 디코더(GD)로 직접 전송되고, 그 다음 비트는 RGS 신호들중 한 신호에 의해 제어되는 AND-게이트(AN1)에 의해 전송되며, 제3비트는 다른 RGS 신호에 의해 제어되는 AND-게이트(AN2)에 의해 전송된다. 그룹 번호 디코더(GD)는 선택기(MS)에 인가된 루팅 그룹의 동일성을 형성하는 8-비트 워드를 제공한다. 이 워드에서, 단지 1개의 비트만이 1이고, 예를 들어, 다른 비트들 모두는 0이다. 동시에, 14-비트 멀티캐스트 트리 내부 기준 번호(IRN)은 8-비트 마스크 워드(MSK)를 판독하기 위한 어드레스로서 작용하는 멀티캐스트 메모리(MCM)에 레지스터(IR)에 의해 인가한다. 상술한 바와 같이, 이 마스크 워드는 1개 이상이 1이고, 다른 것이 0인 8-비트 워드 내의 1개 이상의 루팅 그룹들을 식별한다. 또한, 이것은 선택기(MS)에 인가된다.

디코더(TD)에 의해 제공된 모드 신호가 그룹모드 신호(RS)인 경우, 선택기(MS)는 디코더(GD)에 의해 제공된 신호인 한 그룹의 동일성 신호(RG)신호를 출력에 제공하는데, 멀티캐스트 모드 신호(MC)의 경우에는 선택기(MS)에 의해 전송된 신호(RG)는 신호(MSK)이다.

부수적으로, 위치 플래그(POS)에 의해 발생된 쉬프트후 쉬프트레지스터(SR)이 5개의 좌측 단들은 물리적 루팅 모드(PH)의 경우에 수신될 셀이 진행될 출구의 동일성(PO)를 직접 제공한다.

분포 모드(DI)의 특정한 경우에 있어서, 해당 전송 방향내의 해당 셋트의 모든 출구들을 포함하는 단지 1개의 그룹만이 존재하기 때문에 출구들의 그룹들이 식별될 필요가 없다.

그러므로, 루팅 제어 코드 번역 메모리(RCCTM) 내의 정보는 각각의 교환 소자에서, 이 교환 소자가 수신된 셀 헤더내의 루팅 데이타에 따라 인가될 루팅 모드를 결정하기 위해 루팅 제어 코드(RCC)에 의해 나타낸 32개의 가능한 전송 순차를 정하는 해석을 수행한다. 이것은 한 셀로부터 루팅 정보를 조합하기 위해 등가이고, 예를 들어, 이 셀이 각 단에 지정되는 회로망내의 위치로부터 유도되고, 각각의 루팅 순차에 대해 각각의 단 내에 특정 루팅 모드로 유도하는 교환 소자의 루팅 파라미터들을 갖는 교환 회로망의 상이한 단들의 교환 소자들을 통과할지라도 변하지 않는다.

루팅 제어 코드 번역 메모리(RCCTM)내의 정보는 반영구적이고, 각각의 교환 소자가 서비스 모드로 될때 기입될 수 있다. 그러나, 멀티캐스트 메모리(MCM) 내의 정보는 각각의 멀티캐스트 트리를 설정하기 위해 동작중에 변형되어야 한다.

제4b도는 제11도 내의 셀 출력 큐잉 관리 논리(COQML)의 일반적인 도면을 도시한 것이다.

교환 소자의 입구에 대한 새로운 수신된 셀의 루트가 루팅 논리(RL)에 의해 결정될 때, 루팅 논리는 제어 접속(RMD)위에 루팅 모드 정보 및 관련된 루팅 데이터를 갖는 COQML 논리를 제공하는데, 이것은 수신된 셀을 루트하기 위한 정보를 포함하는 제1서브셀(FSC)의 존재를 나타내는 SL 회로로부터 수신된 제어 신호(FO)에 의해 확인된다. 부수적으로, 동시에, 버스셀 메모리 관리 논리(SBML)은 이 제1서브셀(FSC)이 저장되는 버퍼 메모리(BM) 내의 어드레스(WISA)를 갖는 COQML 논리를 제공한다.

교환 소자의 출구(YJ)가 한 셀의 최종 서브셀(LSC)를 전송하므로, 다른 셀을 전송하기 위해 이용할 수 있도록 진행될 때, 서브셀 메모리 관리 논리(SBML)은 SBML 논리의 설명에서 이미 설명한 바와 같이 활성인 신호(L)에 의해 그 다음 셀 요구를 나타낸다. 그 다음, COQML 논리는 출구(YJ)로 전송되기 위해 셀의 제1서브셀의 어드레스(FSAO)를 갖는 SBML 논리를 제공함으로써 이 출구로 전송되도록 그 다음 셀을 선택하고, 출구 어드레스(YJ)에 의해 통지된 이 최종 표시는 출구(YJ)에 관련하는 동기 클럭 시간(YJ) 외부에서 이 동작을 수행할 수 있도록 하기 위해 SBML 논리로 COQML 논리에 의해 공급된다.

셀 출력 큐잉 관리 논리(COQML) 다음과 같은 회로를 포함한다:

-디멀티플렉서(BI)로부터 유입되는 각각의 입력들 및 멀티플렉서(BO)로 링크되는 각각의 출력들을 갖고, 선입/선출에 기초하여 출력들을 대기하고 버퍼 메모리내의 각각의 셀의 제1서브셀의 어드레스에 의해 특징지워지는 셀들의 동일성들에 일시 저장장치를 제공하는 큐(BQA/BQZ),

-큐 셀들로의 요구들을 수신하는 큐 입력 제어 논리(QICL),

-이것이 이용될 수 잇는 한 교환 소자의 출구들 중 한출구로 전송되도록 각각 그 다음 셀을 선택하는 큐 출력 제어 논리,

큐들 내에 이들의 동일성을 저장함으로써 전송될 셀의 일시 대기를 관리하는 것 이외에, COQML 논리는 또한 지점간 모드(RS), 지점-다중지점간 모드(MC) 및 분포 DI 루팅 모드들에 대해, 루팅 논리(RL)이, 셀의 카피가 전송될 루팅 그룹 또는 DI 모드내의 한 방향내의 모든 출구들을 식별한다는 것을 제공하는 각각의 선택된 루팅 그룹내에서 개별 출구의 선택을 제어한다.

제1실시예에 있어서, 이 개별 출구 선택 기능은 셀의 동일성이 큐되기 전에 큐 입력 제어 논리(QICL)에 의해 수행된다. 이 경우에 있어서, 각각의 큐(BQl/BOZ)는 교환 소자의 Y 출구들의 각각에 직접 결합된다.

또 다른 등가 실시예는 셀의 동일성이 큐된 후 큐 출력 제어 논리(QOCL)에 의해 수행되므로 동일한 출구 선택 기능을 구성된다. 이 제2경우에 있어서, 각각의 큐(BQ1/BQ2)는 1개 이상의 출구들을 각각 포함하는 루팅 그룹에 결합되지만 교환 소자의 개별 출구들과는 결합되지 않는다.

다른 실시예에 있어서, 루팅 모드들(RS, MC 및 DI)에 필요한 출구 선택 디바이스는 루팅 그룹의 셀 트래픽 로드가 각각의 출구들 위에 균일하게 분포되게 하는 특정 루팅 그룹의 출구들에 셀의 주기적 분포에 기초하여 공지된 방식으로 실현될 수 있다. 제안된 또 다른 해결 방법은 각각의 교환 소자의 입구들과 출구들 위로의 셀들의 흐름 사이의 임의의 상관관계의 대부분의 제거를 유도하는 각각의 셀에 대해 한 출구를 선택하기 위해 준 또는 의사 무작위 신호 발생기를 사용하는 것이다.

ES 또는 PH 모드들의 경우에 있어서, 교환 소자의 출구는 각각 포함하거나 이미 선택되고, COQML 논리의 역활은 각각의 대응하는 개별 출구에 대한 이 큐된 셀들의 관리의 기능에 제한된다.

이제, 교환 회로망의 상이한 단들내에 사용된 교환 소자들의 특징에 관련하여 제1도 내지 제4도에 기초하여 본 발명에 따른 교환 회로망의 다수의 실시예들을 제5도 내지 제12도를 참조하여 설명하겠다.

교환 회로망은 다수 단들, 각 단의 단방향성 또는 양방향성 특징, 교환 소자들 사이의 링크 및 입력 및 출력 포트 접속 방법을 반드시 구성하는 교환 소자들의 위치 및 교환 회로망의 구성으로부터 유도된 반영구적 루팅 파라미터들을 통해 본 발명에 따라 구성된 바와 같은 회로망을 형성하는 것을 특징으로 한다.

알 수 있는 바와 같이, 본 발명은 설명될 모든 교환 회로망 및 이것으로부터 용이하게 유도될 수 있는 다수의 변형예들에 응용된다.

또한, 모든 교환 회로망 구성에 있어서, 동일 형태의 교환 소자가 회로망의 모든 단에 사용되는 표준화 및 확장 가능성의 원인에 일반적으로 바람직하다는 것을 나타낼 필요가 있다. 제1도, 제3도 및 제4도내의 교환 소자는 교환 회로망 양단의 각각의 셀 전송 순차에 대해 예를 들어 단에 의해 특정 루팅 파라미터들로 용이하게 최기화될 수 있기 때문에 이 요구조건을 만족시킨다는 것을 용이하게 확인할 수 있다.

제5도는 n개의 입구들을 각각 갖는 제1단에서 교환 소자(TSi1 내지 TSiT), 중앙 단에서 교환 소자(AS1 내지 ASR) 및 최종 단에서 각각 3개의 출구들을 갖는 교환 소자(TSo1 내지 TSoT)를 포함하는 3개의 단들내에 배열된 제1도내의 것과 같은 교환 소자로 구성되는 단방향성, 대칭적 교환 회로망(RC1)을 나타낸다. 이 방법에 있어서, 교환 회로망은 제1단의 교환 소자의 입구들에 접속된 n=nT 입력 포트 및 최종 단의 교환 소자들의 출구에 접속된 n=nT에 접속된 n=nT 출력 포트를 갖는다. 셀 트래픽은 입력 포트들에서 1개의 방향으로 모든 교환 소자들을 통과하여 출력 포트로 루트되는데, 이것은 이 회로망이 왜 단방향성이라 불리우는 가에 대한 이유이다. 입구들의 수와 출구들의 수가 동일하기 때문에 대칭적을 칭한다. 제1단의 T개의 교환소자들은 중앙 단의 R개의 교환 소자들 각각에 대해 1개 이상의 (m) 링크들을 갖거나 m×R 출구들을 갖는다. 최종단의 T개의 교환 소자들은 각각의 중앙 단 교환 소자들로부터의 1개 이상의 (m) 링크들을 갖거나 m×R 입구들을 갖는다. 그러므로 중앙 단의 교환 소자들은 T×m 입구들 및 T×m 출구들을 갖는다. 이미 인용된 도면(예를 들면, 제3도)를 참조하면, 3개의 단들의 교환 소자들은 T×m=K×m=32를 갖는 32개의 입구 및 32개의 출구 교환 소자들을 갖을 수 있다.

중앙 단의 교환 소자들의 각각이 최종 단의 모든 교환 소자에 도달하기 때문에, 임의의 입력 포트에서 교환 소자(TSi1)의 교환 회로망에 도달하는 셀은 이 셀의 루팅이 지점간 또는 지점-다중지점간 루팅인가의 여부에 따라 임의의 중앙 단 교환 소자들(AS1 내지 ASk)로 어드레스될 수 있다. 이러한 회로망에 있어서, 제1단의 교환 소자들이 출구들이 1개의 그룹의 출구들내에 배열되고, 루팅이 지점간 또는 지점-다중지점간 루티이냐에 따라 제1단의 교환 소자에 의해 수신된 셀이 이 1개의 그룹의 출구들로부터 선택된 출구들로 진행된다는것은 본 발명에서 알 수 있다. 교환 소자들(TSi1 내지 TSiT) 내의 제어 코드 번역 메모리(RCCTM)이, 셀이 지점간 도는 지점간 또는 지점-다중지점간 루팅에 대해 그 다음 단계로의 임의의 출구로 분포된다는 것을 나타내는 루팅 제어 코드(RCC) 정보와 교환시 분포 모드 신호(DI)를 제공한다는 것이 충분하다(제4도의 설명 참조). 한편, (루팅 제어 코드 번역 메모리 내의 파라메터들에 의해 함축적으로 나타낸) 제1단의 교환 소자들내에 포함된 위치 데이타는 셀의 루팅 정보가 이 방식으로 해석되게 한다.

그러나, 중앙 단 교환 소자들에 관련하여, 이들의 각각은 최종 단의 각각의 교환 소자로의 1개 이상의 (m) 링크들의 한 그룹은 이 목적으로 접근할 수 있다. 중앙 단의 각 교환 소자는 1개 이상의(m) 출구들의 T개의 그룹들을 갖는다. 상이한 위치 데이타에 따라 이 교환 소자들은 최종 단의 몇개의 상이한 교환 소자들의 출구들을 포함하는 지점간 루팅의 경우에 적절한 루팅 그룹 또는 지점-다중지점간 루팅의 경우에 적절한 그룹들을 선택하기 위해 동일한 셀 루팅 정보를 해석한다. 제4도 내의 실시예에 따르면, 상기 고려된 루팅 제어 코드(RCC)는 중앙 단의 이 교환 소자들에 있어서, 지점간 루팅에 대해 한 그룹 모드 신호(RS) 내로 번역되거나 지점-다중지점간 루팅에 대해 MC 모드 신호내로 해석되고, 루팅 제어 어드레스(RCA), 또는 내부 기준 번호(IRN)이 선택된 출구들 그룹 또는 그룹들을 식별하기 위해 사용된다.

이것은 해당 루팅 상황에 관련하여 제어 단의 교환 소자에 응용되고, 또한 최종 단의 교환 소자들에 응용된다.

예를 들어, m=2인 경우에 있어서, 중앙 단의 교환 소자들은 제1 및 최종 단들의 각각의 교환 소자들을 갖는 2개의 링크들을 갖는다. 이 경우에 있어서, 중앙 단의 교환 소자들은 선택되어야 하는 2개의 출구의 T그룹중 단 한 그룹을 갖는다.

본 발명의 다른 실시예에 따른 중앙 단의 교환 소자들의 수는 다른 상황이 같다면, 2개의 단부 단들의 교환 소자들의 수보다 크다. 이것은 교환 회로망의 내부 링크들 상의 트래픽 로드를 감소시킨다. 이전의 예(m=2)를 취하면, 중앙 단은 64개의 교환 소자들을 포함하고 상관적으로, 2개 m단의 교환 소자들은 128개의 출구 또는 입구들을 갖는다.

또한, 제5도의 회로망의 소정의 용량의 경우에 단당 교환 소자들의 수 및 이들 사이의 링크 접속들의 수의 측면에서, 교환 회로망내의 실행된 것보다 큰 전송 속도에서 동작하는 소정의 입력 접속들은 이 외부 접속의 셀들이 분포되는 몇개의 입력 포트에 결합될 수 있고, 그다음 이들은 다수의 가능한 경로들에 의해 개별적으로 목적지 출력 포트로 전송된다는 것을 추측할 수 있다. 일반화함으로써 이것은 교환 회로망이 작용하는 외부 전송 접속의 속도보다 늦은 교환 및 전송 속도를 구성할 수 있게 한다. 물론, 이것은 몇몇 출력 포트들의 셀이 배출 외부 접속에 멀티플렉스되는 출력 접속에 대칭적으로 응용되는 주 입력 접속에 응용된다.

제6도 내의 대칭적 단방향성 교환 회로망은 4개의 단들을 포함한다. 2개의 단부 단들의 교환 소자들의 목적지들은 제5도에서와 동일하다. 2개의 중앙 단들의 교환 소자들은 ASi1 내지 ASiK 및 ASo1 내지 ASok로 각각 나타낸다.

2개의 제1단들의 교환 소자들은 입구 선택 유니트(USi)를 형성하고, 2개의 최종 단들의 교환 소자들은 출구 선택 유니트(USo)를 형성한다. 이 2개의 선택 유니트들은 대향 입구들 및 입구들을 결합하는 링크들에 의해 결합된다.

제5도의 회로망에 관련하여 설명된 모든 것은 또한 2개의 중앙단들의 대향 교환 소자들이 단지 1을 형성한다는 것을 고려하여 또한 이곳에 응용된다. 그러나, 제어 측면에서, 교환 소자(ASi1 내지 ASik)는 루팅 모드가 지점간 또는 지점-다중지점간 루팅인지의 여부에 따라 효과적으로 분포시킬 수 있다. 제어 측면에서 이 교환 소자(ASo1 내지 ASok)는 제5도의 교환 소자(AS1 내지 ASk)와 동일한 방식으로 처리된다.

제7도 내의 교환 회로망은 절첩되므로 양방향성인 것을 제외하면, 제6도와 유사하므로, 단부 단의 교환 소자들(TSi1 내지 TSiT 및 TSo1 내지 TSoT)를 제1단(TS1 내지 TST)의 교환 소자들내에 병합하고, 제5도의 제2단의 교환 소자들의 목적지(AS1 내지 ASk)는 제7도의 제2단의 교환 소자들에 보유된다.

제1단의 교환 소자들의 입구들은(확장/집중 기능을 갖지 않는 회로망용 동일 부품내의)교환 회로망의 입력 포트와 출력 포트 사이에 공유된다. 내부 링크들은 복사되어 각각의 루팅 방향에 대해 1개 이상의 접속들을 포함한다. 교환 소자들은 양방향성이고 제1단 또는 제2단에서 반사 기능을 수행한다.

교환 소자(TS1)의 입구에서 다른 교환 소자(TST)의 1개 이상의 출구들로의 한 셀의 루팅에 있어서, 지점간 루팅의 문맥인지 지점-다중지점간 루팅의 문맥인지의 여부에 따라, 교환 소자(TS1)은 그 다음 단의 모든 교환 소자들에 대한 분포를 수행하고, 셀을 루트하는 제2단의 교환 소자는 그룹 또는 멀티캐스트 루팅 모드를 응용하며, 이것은 교환 소자(TST)에 관련하여 응용된다. 교환 소자(TS1)의 입구로부터 동일한 교환 소자(TS1)의 1개 이상 출구들로의 전송하는 경우에 있어서, 전송 반사 기능은 제1단 즉, 그 다음 단으로의 분포에 대해 정상적으로 이것 대신에 셀을 목적지 출구 또는 출구들로 직접 전송하는 양방향성 교환 소자(TS1) 내에서 직접 동작될 수 있다.

제5도의 회로망을 고려된 것은 필요한 변환을 형성하고, 이들 2개의 단의 교환 소자내의 트래픽의 2개의 루팅 방향의 중첩 및 제1 또는 제2단의 교환 소자들내의 반사 기능의 수행을 고려하여 제7도 내의 회로망에 응용한다.

제3도를 참조하면, 제1단의 교환 소자들은 각각 입력 포트들 및 출력 포트들에 접속된 16개의 입구들 및 16개의 출구들을 포함한다. 이들은 또한 제2단의 16/m 교환 소자들에 접속된 16개의 입구 및 16개의 출구들을 포함하는데, 여기서 m은 이 2개의 단들 각각에 속하는 2개의 교환 소자들 사이의 내부 접속 링크들의 수이다. 제1단이 16개의 교환 소자들을 포함하는 경우(m=1), 제2단의 교환 소자들의 16개의 입구 및 16개의 출구들은 각 루팅 방향으로의 1개의 접속을 각각 포함하는 15개의 양방향성 링크들에 의해 제1단의 16개의 교환 소자들에 각각 접속된다. 이 16개의 입구들로부터의 트래픽은 16개의 출구들로 반사된다. 제2단의 교환 소자들의 다른 16개의 입구 및 출구는 사용되지 않고, 제3단을 부가함으로써 회로망을 확장하기 위해 사용될 수 있다. 제2단이 최대 32개의 교환 소자들을 포함하는 경우, 제2단의 교환 소자들의 32개의 입구 및 32개의 출구들은 이들이 도달할 필요가 있는 각 루팅 방향으로 1개를 제공하는 32개의 2접속 링크들을 제공한다.

2개의 루팅 방향들을 프로세스하는 교환 소자들의 동작 모드는 제3도 및 제4도를 참조하여 이미 설명하였다.

이제, 단에 의해 대향 단방향성 교환 회로망 단을 제외한 2개의 분리를 병렬로 함으로써 획득되는 것을 제외하면, 제5도로부터 유도된 교환 회로망을 나타내는 제8도를 참조하면, 한 측면상의 N1 입구들에서 다른 측면상의 N2 출구들로 또는 이 후자의 측면상의 N2 입구들에서 전자의 측면상의 N1 출구들로 주어진 방향으로의 전송이 허용된다. 실제로, 이러한 교환 회로망은 한 측면상의 N1 양방향성 접소고가 다른 측면상의 N2 양방향성 접속을 상호접속하는 비대칭 어셈블리를 형성하기 위해 전형적으로 사용되는데, 여기서 N1은 N2보다 크다. 그러므로 N1 내지 N2의 단방향성 회로망은 트래픽 집중 기능을 실현하고, 다른 단 방향성 회로망은 N2에서 N1으로의 트래픽 팽창 기능을 실현한다. 그러므로, 이 단방향성 회로망들은 비대칭 교환 소자들의 최소한 1개의 단의 존재 즉, 입구들 및 출구들의 수가 상이한 교환 소자들 예를 들어, 32×16 또는 16×32 때문에 비대칭이라는 사실만이 제1도의 회로망과 상이하다. 구성상 이 변형예와는 별도로, 제5도의 회로망의 각 단에서 설명된 루팅 원리는 또한 2개의 비대칭 단방향성 회로망 각각의 대응 단들에 응용될 수 있다.

제9도는 양방향성 구성이므로, 제8도 내의 교환 회로망의 등가를 도시한 것이다. 이 경우에, 비대칭 교환 회로망은 한 측면상의 N1 입력 및 출력 포트들과 다른 측면상의 N2 입력 및 출력 포트들을 상호접속한다. N1이 N2 이상이라 가정하면, 이러한 회로망은 비교적 많은 N2 트래픽 접속에 대한 비교적 N1 적은 트래픽 접속에 전형적으로 응용된다. 그러므로, 셀 전송들은 이들 2셋트의 포트들(N1과 N2) 사이에서, 셋트(N1)(또는 N2)의 입력 포트에서 셋트(N2)(또는 N1)로 단방향성으로 수행되거나, 어셈블리(N1)의 입력 및 출력과 어셈블리(N2)의 입력 및 출력 사이에서 양방향성으로 수행된다. 부수적으로, 최소한 1개의 양방향성 단들의 존재가 셀을 양방향 단내에서 반사기능을 수행하는 동일한 셋트(N1)(또는 N2)의 입력 포트와 출력 포트 사이로 전송되게 한다. 구성 측면에 있어서, 회로망의 용량은 제8도의 것과 유사한데, 제8도에서와 같이, 단들중 최소한 1개의 단이 비대칭이므로, 교환 회로망은 교환 회로망의 다른 측면상에 상이한 수의 입력 및 출력 포트(N1 및 N2)를 제공한다. 상이한 전송 순차들은 다음과 같이 응용된다:

-회로망[셋트(N1 또는 N2)]의 한 측면 상의 입력 포트와 회로망[셋트(N2 또는 N1)]의 다른 측면 상의 출력 포트 상에 비반사된 셀 전송에 대해, 제1단은 중간 단의 모든 교환 소자들 위에 유입 트래픽을 분포시킨다. 그 다음, 중간 단은 최종 단의 1개 이상의 교환 소자들을 유도하는 1개 이상의 그룹들로의 셀을 전송함으로써 최종 단에 대한 선태적인 루팅을 형성한다. 최종 단에 있어서, 선택적인 루팅은 셀이 목적지 출력 포트 또는 포트들로 전송되게 한다.

-동일 셋트(N1 또는 N2)의 입력 포트와 출력 포트 사이의 반사된 전송에 대해, 반사 기능은 포트들이 동일한 교환 소자에 접속되는 경우 및 이것이 양방향성인 경우, 제1단의 교환 소자내에 실현될 수 있다. 그렇지 않으면, 제1단의 교환 소자는 셀을 제1단의 교환 소자 또는 교환 소자들로 수행되도록 선택적인 루팅에 의해 반사된 전송을 인에이블하기 위해 양방향성인 중간 단의 교환 소자들중 임의의 한 소자에 분포시킨다. 제1단에 있어서, 선택적인 루팅은 셀이 목적지 출력 포트 또는 포트들로 전송되게 한다.

제10도는 부수적인 선택적인 단을 부가함으로써 제9도 내의 교환 회로망의 가능한 확장을 도시한 것이다. 부수적으로, N1 입력 및 출력 포트의 측면상의 첫번째 2개의 교환 소자 단들은 제7도 내의 회로와 각각 유사하고 용량이 다른 2개의 단 양방향성 루팅 선택 유니트로 구성되는데, 이 교환 소자들은 또한, 제7도와 동일한 참조번호에 의해 도시되었다.

N1 포트들의 셋트의 측면상의 첫번째 2개의 단들의 구성내의 제4단의 부가를 제외하고, 이러한 비대칭적 양방향성 교환 회로망내의 가능한 전송의 형태들은 제9도의 형태로부터 다음과 같이 용이하게 외삽될 수 있다:

-셋트(N1)의 입력 포트와 셋트(N2)의 출력 포트 사이의 비반사된 셀 전송은 제1단에서 선택 유니트의 제2단내의 임의의 교환 소자로의 분포에 의해 수행된 다음, 제3단 내의 임의의 교환 소자에 대한 분포를 수행한다. 제3단에 있어서, 교환 소자는 제3단의 1개 이상의 교환 소자들에 대한 선택적인 루팅을 수행하고, 제4단은 셋트(N2)의 1개 이상의 출력 포트들로의 선택적인 루팅을 수행한다.

-셋트(N2)에서 셋트(N1)로의 다른 방향으로의 비반사된 셀 제1단은 이러한 셀을 그다음 단의 교환 소자들중 한소자에 분포시킨다. 이 전송 방향에 있어서, 그 다음 단을 각각의 목적지 선택 유니트내의 제1단의 교환 소자들중 1개의 소자를 동시에 자유롭게 선택함에 있어서 2개의 m단 선택 유니트들 중 1개 이상으로의 선택적인 루팅을 수행한다. 제3단의 교환 소자에 있어서, 선택적인 루팅은 셀을 제4단의 1개 이상의 교환 소자들로 전송하고, 제4단은 셋트(N1)의 1개 이상의 출력 포트들에 대한 선택적인 루팅을 수행한다.

-동일 셋트(N2)의 선택 유니트의 동일한 서브셋 N'1의 입력 또는 출력 포트 사이의 반사된 전송에 대해, 반사 기능은 제9도 내의 회로망에서와 같은 제1단 또는 제2단내에서 발생한다.

-한편, 2개의 상이한 선택 유니트들을 제외한 동일한 셋트(N1)의 입력 포트와 출력 포트 사이의 반사된 전송에 대해, 반사 기능은 M 선택 유니트들을 상호 접속하는 제3단에서만 가능하다. 이 경우에 있어서, 제1단은 제2단의 교환 소자들에 대한 분포를 수행하고; 또한 제2단은 제3단의 교환 소자들에 대한 분포를 수행하며; 그 다음 제3단은 전송을 반사하고, 고려된 각각의 선택유니트내의 제2단의 교환 소자들 사이의 자유 선택을 동시에 제거하는 1개 이상의 목적지 선택 유니트들로의 선택적인 루팅을 수행한다. 그다음, 제2단의 교환 소자들은 제1단의 1개 이상의 교환 소자들에 대한 선택적인 루팅을 수행하고 제1단은 셋트 N'1의 1개 이상의 목적지 출력 포트로의 선택적인 루팅을 수행한다.

이 교환 회로망의 이 예는 본 발명에 따라, 이 교환 회로망내에 구성된 출구들의 그룹들이, 이들이 속하고 이 셀의 루팅 정보가 모든 단들내에 동일하게 유지될지라고 각각의 단내에 실현된 모든 루팅내에서 설명된 단들에 따라 동일하지 않다는 사실을 다시 한번 도시한 것이다.

이제, 각각의 선택 유니트내에 입력 단자 유니트(TSUi), 선택 패널(PS) 및 룰력 단자 유니트(TSUo)를 포함하는 선택 유니트들로 구성된 단방향성 교환 회로망을 도시한 제11도를 참조하면, 이 교환 소자들은 좌측에 교환 소자의 수 및 우측에 교환 소자의 수를 갖는 교환 매트릭스의 통상적인 기호로 도시된 기존의 도면들과 같은 형태일 수 있다. 이 교환 소자들은 링크들에 의해 상호접속된다.

예를 들어, 입력 단자 유니트(TSUi) 내에는 2개 단들의 교환 소자들 즉, 교환 소자(TSi1 내지 TSi16) 및 교환 소자(ASi1 내지 ASi4)가 있다. 제1단의 교환 소자의 출구와 제2단의 교환 소자의 입구 사이는 일반적으로 1개 이상의 링크들에 의해 접속된다. 예를 들어 제1단의 교환 소자(TSi1)의 4개의 출력들은 제2단의 4개의 교환 소자들 각각의 1개 이상의 입구들에 각각 접속된다. 1개의 링크의 경우에 있어서, 예를 들어 2단의 교환 소자(ASi1)상의 16개 입구들은 제1단의 16개의 교환 소자들 각각의 출구에 접속된다. 제1단의 교환 소자의 16×4 입구들은 64입력 포트(pi1 내지 pi64)에 접속된다. 다른 입력 단자 유니트들은 표시 숫자 값을 제외하고 유사하다. 이 예에 있어서 출력 단자 유니트는 동일한 방법 및 대칭적으로 구성되었다고 가정한다. 그러므로, 예를 들어 출력 단자 유니트(TSUo1)은 교환 소자들(ASo1 내지 ASo4 및 TSo1 내지 TSo16)을 포함하는 2개 단들의 교환 소자들을 경유하여 출력 포트(po1 내지 po4)로의 접근을 제공한다.

또한, 도면은 교환 회로망내의 단자 유니트들의 총 수를 나타내기 위해 입력 및 출력 단자 유니트(TSUi128 및 TSUo128)을 표시한다.

선태 면(PS1)과 같은 선택 면들은 PSi1에서 PSi32로, PSc1에서 PSc16으로, PSo1에서 PSo32로 형성된 3개의 선택 단들을 포함한다. 1개의 다음 단과 그 담단 사이의 내부 링크들의 배열은 이 예에서, 교환 소자들 사이의 링크의 수가 1이라 가정하면, 단자 선택 유니트와 같은 원리를 준수하고, 이것은 상세히 설명하지 않겠다.

여기에는 16개의 선택 면(PS1 내지 PS16)이 존재한다. 예를 들어 입력 단자 선택 유니트(TSUi1)의 제2단의 교환 소자의 16개의 출구들은 각각의 16개의 선택 면들의 입구에 16개의 링크들에 의해 개별적을 접속된다. 예를 들어 입력 단자 유니트(TSUi1)의 4개의 교환 소자들의 4개의 동일한 순서의 출구(TSU)들은 예를 들어 이 실시예에 있어서 선택 평면(PS1)의 동일한 소자들(PSI1)의 연속적인 입구들에 접속된다. 그러므로, 예를 들어 선택 면(PS1)의 512개의 입구들은 128개의 입력 단자 유니트들 각각의 제2단의 4개의 교환 소자들에 4개씩 접속된다. 예를 들어, 선택 면(PS1)에 대한 선택면들(PSo1 내지 POo32)의 제1단의 교환 소자들의 출구들과 출력 단자 유니트들의 제1단의 교환 소자들의 입구들 사이의 링크들의 구성은 상술한 바와 같이 대칭적이다.

전체 교환 회로망이 선택 평면들의 중앙 단에 관련하여 대칭적일 때, 즉, 교환 소자 입구들 및 출구들의 수와 대향 링크들의 수가 동일할 때, 후술하는 제12도에 도시한 바와 같은 단들의 최소한 일부분에 대해 양방향성 교환 소자들을 갖는 등가인 절첩된 교환 회로망을 구성할 수 있다. PSo1과 같은 각각의 중앙 교환 소자는 모든 입력 포트들 및 임의의 출력 포트들로 각 측면상의 3개의 교환 단들에 의해 링크된다. 반대로, 임의의 입력 포트와 임의의 출력 포트 사이에는 유입 선택 유니트의 4개의 교환 소자들중 1개, 16개의 선택 평면들(PS)중 1개, 한 면내의 16개의 중앙 교환 소자들(PSc)중 1개를 통과하는 이 예에서는 4,000(4k) 별개의 경로들이 존재한다. 모든 면들의 모든 중앙 교환 소자들(PSc)에 대한 각각의 입력 포트의 총 접근가능성을 고려하면, 이 회로망의 이 제1부분내의 전송은 모든 16×16 중앙 교환 소자들(PSc) 위에 입력 트래픽의 일반적인 분포에 영향을 미치므로, 모든 유입 셀 트래픽의 분포를 완성한다.

그 다음, 중앙 단(PSc)에서 출력 포트들로의 루팅은 반드시 목적지 출력 포트 또는 포트들에 도달하기 위해 선택적이다. 몇개의 별개의 출력 포트들에 도달하는 것이 바람직하는 경우, 지점-다중지점간 루팅에 있어서, 이 선택적인 루팅은 1개 이상의 단들을 갖는 다수의 분기들을 포함한다.

이제, 제1도 및 제3도에 관련하여 기존의 설명들을 참조하여, 상이한 루팅 모드들이 어떻게 제11도 내의 회로망의 교환 소자들에 응용되는 가에 대한 설명이 이어진다.

예를 들어 입력 포트(Pi1)과 출력 포트(Po1) 사이의 모든 지점간 루팅을 우선 고려한다. 셀 헤더에 있어서, 루팅 제어 코드(RCC) 내의 루팅 모드 데이타는 지점간 루팅을 지정한다. 출력 어드레스(RCA)는 단자 유니트(TSUo1)을 나타내는 7개의 비트들 및 단자 유니트내의 출력 포트(po1)을 나타내는 6개의 비트들을 포함한다.

TSi1과 같은교환 회로망의 제1단의 교환 소자들에 있어서, 루팅 파라미터들은 셀이 교환 소자의 모든 출구들의 셋트중 1개로 진행하게 된다. 이 선택의 조건은 이미 시험되었다. 예를 들어, 셀은 교환 소자(ASi1)로 진행된다.

ASi1과 같은 교환 회로망의 제2단의 교환 소자들에 있어서, 루팅 파라미터들은 제1단에서와 같은 동일한 효과를 갖으므로 예를 들어, 면(PS1)을 유도하여 PS1에서 교환 소자(PSi1)을 유도하는 교환 소자의 모든 출구들의 셋트중 1개로 진행된다.

동일한 것은 교환 회로망의 제3단의 교환 소자들 내에 응용될 수 있고 셀은 예를 들어 교환 소자(PS1)에 도달한다.

중앙 단으로부터의 루팅은 최소한 부분적으로 선택적인 것이다.

교환 회로망의 중앙 단의 교환 소자들의 루팅 파라미터들은 교환 소자(PSc1), 이 예에서, 목적지 단자 유니트가 1개의 출구의 루팅 그룹을 나타내고 평면(PS1) 내의 목적지 단자 유니트를 억세스하는 교환 회로망의 제4단의 32개의 교환 소자들을 유도하는 단자 선택 유니트를 나타내는 7개의 비트들중 5개의 비트들에 기초하여 배치되는 4개의 단자 유니트들의 한 그룹을 선택하기 위한 것이다. 이러한 방법에 있어서, 링크는 선택되어 교환 소자(PSo1)를 유도한다.

동작 모드는 교환 회로망의 제5단의 교환 소자들에서 시험된다. 루팅 파라미터들은 상이한데, 이들은 해당 실시예에 따라 4개의 교환 소자들에 유도되는 4개의 출구들을 포함하는 루팅 그룹을 식별하는 목적지 단자 유니트의 동일성의 2개의 잔여 비트들 중의 선택을 유도한다. 이 4개의 출구들중 1개의 출구가 상술한 바와 같이 선택된다. 이 셀은 교환 소자(ASo1)을 유도한다.

교환 회로망의 제6단의 교환 소자들에 있어서, 루팅 파라미터들은 출력 포트를 나타내는 어드레스(RCA)의 6개의 비트들로부터 선택하고, 4개의 비트들은 이 출력 포트를 제공하는 최종 단의 교환 소자를 식별한다.

최종적으로, 교환 회로망의 최종 단의 교환 소자에 있어서, 유사한 방법으로 루팅 파라미터들은 셀이 출력 포트(PO1)으로 전송되게 한다.

지점간 전송-순차중에 상이한 단들의 교환 소자들의 루팅 파라미터들은 비-선택적으로 중앙 단의 임의의 교환 소자로 전송되도록 셀을 인에이블하는 모든 제1단을 갖고, 출력 어드레스(RCA)의 연속적인 부분들을 사용하여 표시된 목적지로 선택적으로 전송된다.

선택 면내의 중앙단의 모든 교환 소자들이 동일한 방식으로 선택면의 제5단의 32개의 교환 소자들을 참조하는 한 루팅은 이들 각각에서 동일하다는 것을 검증하는 것이 용이하다. 유사하게, 모든 선택 면들이 동일한 방식으로 출력 단자 유니트들을 참조하는한, 모든 중앙 단의 교환소자들이 동일한 방식을 루팅을 수행한다는 것을 포함할 수 있다. 유사한 원인은 제5도에서 최종 단으로 다른 단들의 교환 소자들에 관련하여 동일한 결론을 유도한다. 이러한 절첩된 교환 회로망의 한 예에서, 이러한 결론은 루팅 파라미터들이, 교환 소자가 단내의 위치상에 배치되지 않은 단의 동일성에만 좌우된다는 것이다.

그러나, 이것은 또한 교환 회로망의 이러한 형태의 소정의 변형예들에 있어서, 이 단내의 교환 소자의 위치에 좌우되므로, 선택면들의 셋트의 단자 유니트의 셋트는 한 구성에서 다른 구성으로의 점진적인 변화를 필요로 하는 교환 회로망 확장 동작들 중에 이 경우와 같이 동일한 구성의 선택 유니트들을 구성하지 않는다.

부수적으로, 동일한 목적지를 갖고, 동일한 소오스로부터의 연속적인 셀들은 교환 회로망의 제1단들에 실행된 목적지 루팅을 통해 정상 또는 비정상 트래픽 스트림들의 목적지들을 실현하고 교환 회로망으로 전송된 변환된 셀 시스템효율들의 보다 균일한 조절이 우수하고 셀 전송 기능의 비례 성능에 우수한 큰 수의 상이한 경로들을 취할 수 있다.

이러한 한 회로망에서의 지점-다중지점간의 루팅은 셀이 복사되어 멀티캐스트 트리가, 몇개의 배출 분기들이 그 다음 단에 요구된다는 것을 나타내는 교환 소자들의 단내의 출구들의 상이한 그룹들로 진행된다는 것을 제외하면 소수 또는 모드 선택적인 루팅 단계들내에서와 동일하게 수행된다.

이 예는 선정된 멀티캐스트 트리에 따른 지점-다중지점간의 전송이 본 발명에 따라 다중 경로, 자체-루팅 회로망에서 어떻게 실현되고, 상이한 단들의 교환 소자들의 멀티캐스트 트리 메모리들의 내용의 특징적 구성을 통해 임의의 한 소자로부터 교환 회로망 양단의 다수의 가능한 경로들로부터의 몇개의 포트들로의 선택 가능성을 전송하는 이러한 형태에서 어떻게 유지되는가를 도시한 것이다. 본 발명에 따르면, 단들 사이의 내부 링크들의 임의의 내부 오버로딩을 방지하는 임의의 단에서 불필요한 카피가 발생하지 않도록 대응하는 분기점들을 정할 수 있다. 이 특징은 다음 원리들에 따라 실현된다.

-분포 단들 내의 카피들의 부재;

-셀을 그 다음 단의 교환 소자들의 그룹들을 루트하기 위한 등가 다중 경로의 특정 셋트에 속하는 단의 모든 교환 소자들내의 멀티캐스트 트리 메모리의 동일한 내용(분기점);

-상이하고 별개의 루팅 그룹들위로의 선택적인 루팅을 수행하는 등가 교환 소자들에 있어서, (멀티캐스트 트리 메모리내의) 몇개의 선정된 루팅 그룹들에 대한 분기는 가능한 루팅 그룹의 셋트들중 교환 소자들에 필요한 분기들로서 표시된 루팅 그룹들에만 유입 셀의 카피를 전송함으로써 수행된다. 그러므로, 불필요한 카피는 각각의 단에서 전혀 발생되지 않는다.

제12도는 단방향성을 유지하는 중앙 단(PSc) 이외에 다른 양방향성 교환 소자들의 최소한 1개의 부분 단에 사용하여 획득된 제11도 내의 회로망의 절첩된 형태를 도시한 것이다. 사용된 기호를 분석함으로써, 대향 교환 소자들이 아래와 같은 양방향성 단들내에 병합될 수 있다는 것은 명백하다.

-기존의 단(1 및 7)(TSi 및 TSo)는 제1양방향성 단(TS)이고,

-기존의 단(2 및 6)(ASi 및 ASo)는 제2양방향성 단(AS)이며,

-기존의 단(3 및 5)(PSi1 및 PSo1)은 제3양방향성 단(PSa)이다.

그러나, 중앙 단(PSc)는 단방향성이고, 제4단은 미러 단(강제 반사)라 칭한다.

제11도 내의 단방향성 회로망의 특징 및 특성들의 셋트는 절첩된 형태의 셋트로 다음과 같이 용이하게 전송될 수 있다:

-동수의 가능한 경로들은 후술하는 중간 반사 기능에 의해 가능하게 되는 부수적인 경로들을 카운트하지 않는다.

한 셀의 전송시 2가지 주요 프로세스들 즉, 일반적인 분포 및 선택적인 루팅은 반사 단위로 유입 방향내의 제1전송 부분 및 제1단위로 후자로부터의 배출 방향내의 제2전송 부분들을 참조함으로써 실현되고, 각 단에서의 루팅 동작은 각각의 단에서 제11도 내의 회로망에서 상술한 바와 같은 동일한 원리들에 기초하여 대칭으로 용이하게 전환된다.

그러나, 제12도 내의 절첩된 변형예는 상술한 바와 같은 양방향성 교환 소자내의 가능한 진성 반사 기기로부터 유도되는 아래 부수적인 특성들을 제공한다.

-셀이 각각의 양방향성 단, 잠재적으로 TS, AS 및 TSa 내의 다음 단의 교환 소자들 중 한 소자로의 유입 방향을 자유롭게 분포되는 지점간 전송의 제1부분에 있어서, 너무 이른 반사는 목적지 출력 포트가 해당 교환소자에 의해 물론, 후자가 양방향성인 경우, 접근가능할 때마다 가능하다. 그러므로, 이러한 너무 이른 반사는 다음과 같은 곳에서 가능하다:

-목적지 포트가 해당 교환 소자(TSx)에 접속된 포트들의 그룹에 속하는 경우 제1단(TS)에서,

-목적지 포트가, 해당 교환 소자(ASx)가 배치되는 단자 유니트에 속하는 경우 제2단(AS)에서,

-목적지 포트가 해당 교환 소자(TSax)가 접속된 4개의 단자 유니트들의 그룹에 속하는 경우, 제3단(PSa)에서,

상기 너무 이른 반사 가능성은 다음과 같은 특성으로 유도된다:

-셀 트래픽의 일부가 교환 회로망의 모든 단들을 통과하지 않는한 내부 링크들상의 로드의 비례 감소,

-다수의 가능한 경로들 즉, 너무 이르게 반사된 경로들에서의 증가,

-각각의 양방향성 단(1, 2 또는 3)이 최종 장착된 단을 일시적으로 형성할 수 있어, 미러 단의 강제 반사 기능들을 수행하는 한 단들 사이의 배선을 변경하지 않고 단들의 연속적인 확장부들로 진행하도록 다수 단들의 측면에서 도면내의 교환 회로망을 하부장착하는 가능성.

본 발명의 원리가 특정 장치 및 특정 수의 도면에 관련하여 상술하였을지라도, 설명은 본 발명의 범위의 제한으로서 행해진 것이 아니라 예시적 방법으로만 행해진 것이 아니라 예시적 방법으로만 행해졌다는 것을 명백하게 이해할 수 있다.

Claims

시분할 멀티플렉스 셀들을 교환하기 위한 셀형, 다중 경로, 자체 루팅 교환 회로망에 있어서, -입력 포트들, -출력 포트들, -상호접속된 교환 소자들의 몇몇 단들내에 배열된 교환 소자들, -상기 셀에 관련된 루팅 정보에 따라, 1개 이상의 입구들 상에 수신된 고정 또는 가변 길이의 셀을 1개 이상의 출구들에 전송하도록 배열된 입구들 및 출구들을 갖고 있는 각각의 교환 소자 및 -제1단의 교환 소자들의 입구들에 대응하는 회로망의 입력 포트들 및 최종단의 교환 소자들의 출구들에 대응하는 회로망의 출력 포트들을 포함하고, -회로망의 최소한 1개의 단의 각각의 교환 소자가 최소한 3개의 출구들을 갖으며, -상기 출구들은 출두를로 된 그룹들 내에 배열되며, -한 그룹의 출구들은 1개 이상의 정해진 출구들을 포함하고, -임의의 1개의 입구들에서 수신된 셀에 관련된 루팅 정보 데이타에 기초하여, 교환 소자가 1개 이상의 상기 그룹들의 출구들을 포함하는 한 셋트를 식별하도록 구성되며, -교환 소자가 상기 수신된 셀을 상기 셋트의 1개의 그룹의 출구들중 선택된 출구 또는 이것이 속하는 그룹의 출구들로부터 각각 선택된 상기 셋트의 출구들중 그룹당 1개의 출구에 전속하도록 구성되는 것을 특징으로 하는 교환 회로망.
제1항에 있어서, 최소한 2개의 단들의 교환 소자들이 제1항의 특징 부분내에 나타낸 특징들을 갖고 있고, 그룹들내의 출구들의 배열이 최소한 2개의 단들의 각각에서 반드시 동일할 필요가 없으며, 각각의 단들의 교환 소자들이 자체 루팅 파라미터들을 각각 보유하도록 구성되고, 이것이 배치된 단에 좌우되는 위치 정보로부터 유도되고, 이 상이한 파라미터들이 해당의 2개의 단들의 교환 소자들내의 상이한 배열들을 응용하도록 사용되는 것을 특징으로 하는 교환 회로망.
제1항에 있어서, 최소한 2개의 단들의 교환 소자들이 제1항의 특징 부분에 나타낸 특징으로 갖고 있고, 그룹들내의 출구들의 배열이 최소한 2개의 단들 각각에서 반드시 동일한 필요가 없으며, 각각의 이 단들의 교환 소자들이 자체 루팅 파라미터들을 각각 보유하도록 구성되고, 이것이 상기 단내의 위치상에 배치되며, 상기 단에 좌우되는 정보 위치로부터 유도되고, 이 상이한 파라미터들이 해당 2개의 단들의 교환 소자들내의 상이한 배열들을 응용하도록 사용되는 것을 특징으로 하는 교환 회로망.
제2항 또는 제3항에 있어서, 상기 루팅 정보가 교환 소자의 출구들로의 수신된 셀을 전송하는 모드를 결정하기 위해 각각의 단내에서 해석되고, 상기 해석이 상기 루팅 파라미터들상에 기초하는 것을 특징으로 하는 교환 회로망.
제1항 내지 제3항 중 어느 한 항에 있어서, 회로망이 최소한 소정의 단들 중 교환 소자들이 셀을 교환 회로망 양단으로 전송하기 위해 요구된 순차들을 정하는 루팅 제어 코드(RCC), 지점간 루팅에 대한 출력 포트 어드레서(RCA), 및/또는 지점-다중지점간 루팅에 대해 멀티캐스트 트리 내부 기준 번호(IRN)을 포함하는 셀의 루팅 태그내에 포함된 루팅 정보를 해석하기 위한 수단을 포함하는 것을 특징으로 하는 교환 회로망.
제5항에 있어서, 상기 루팅 파라미터들에 기초하여 상기 루팅 명령 코드를 해석하는 해당 교환 소자들이 특히 지점간 루팅 또는 지점-다중지점간의 루팅일 수 있는 결과로서 루팅 모드를 실행하도록 설계된 것을 특징으로 하는 교환 회로망.
제1항 내지 제3항 및 제6항 중 어느 한 항에 있어서, 최소한 1개의 단의 교환 소자들이 비대칭이고, 단들에 유입되는 트래픽의 확장을 각각 실현하며, 이 입구들과 관련하여 이 교환 소자들의 출구들의 셀 트래픽 로드를 감소시키는 것을 특징으로 하는 교환 회로망.
제1항 내지 제3항 및 제6항 중 어느 한 항에 있어서, 최소한 1개의 단의 교환 소자들이 비대칭이고, 단들에서 유출되는 트래픽의 집중을 각각 실현하며, 이 입구들과 관련하여 이 교환 소자들의 출구들의 셀 트래픽 로드를 증가시키는 것을 특징으로 하는 교환 회로망.
제7항에 있어서, 상기 확장은 제1단들중 최소한 1개의 단들에 의해 실현되고, 상기 집중은 최종 단들 중 최소한 1개의 단들에 의해 실현되므로써, 2가지 형태의 비대칭 교환 단들 사이의 교환 회로망내의 트래픽 로드의 감소를 달성하는 것을 특징으로 하는 교환 회로망.
제9항에 있어서, 제1단들 중의 최솬 1개의 단내의 확장율이 최종 단들중 최소한 1개의 단내의 집중율에 의해 정확하게 보상되어, 동수의 입력 및 출력 포트들을 대칭 교환 회로망을 실현하는 것을 특징으로 하는 교환 회로망.
제1항 내지 제3항 및 제6항 중 어느 한 항에 있어서, 동수의 입구들 및 출구들을 갖고 있는 모든 단들의 교환 소자들이 대칭이고, 그러므로, 동수의 입력 포트들과 출력 포트들을 갖고 있는 교환 회로망 또한 대칭인 것을 특징으로 하는 교환 회로망.
제6,9,10항 중 어느 한 항에 있어서, 다중 단 교환 회로망 루트 셀들의 최소한 소정 단들의 교환 소자들이 2개의 대향하는 트래픽 스트림들에 속하고, 양방향성 교환 소자들이라 칭하는 각각의 이 교환 소자들에서 입구들이 2셋트의 입구들로 분할되고, 출구들이 2셋트의 출구들로 분할되며, 1개의 트래픽 스트림이 제1셋트의 입구들에서 제1셋트의 출구들로 정상적으로 루트되고, 다른 트래픽 스트림이 제2셋트의 입구들에서 제2셋트의 출구들로 루트되며, 관련되는 트래픽 스트림을 고려하여 교환 소자내의 루팅 정보를 해석하는 것을 특징으로 하는 교환 회로망.
제6,9,10항 중 어느 한 항에 있어서, 교환 회로망의 모든 단들의 교환 소자들이 단방향성이고, 루팅 셀이 교환 소자들 각각의 입구들로부터 출구로 루트되고 1개의 트래픽 스트림에 속하는 것을 특징으로 하는 교환 회로망.
제13항에 있어서, 최종 단 이외의 다른 한 단의 각각의 교환 소자가 다음 단의 각각의 교환 소자들에 1개 이상의 링크들에 의해 접속되고, 제1단 이외의 다른 한 단의 각각의 교환 소자가 선행 단의 각각의 교환 소자들에 1개 이상의 링크들에 의해 접속되는 최소한 3개의 단들을 포함하는 것을 특징으로 하는 교환 회로망.
제13항에 있어서, 각각 형성된 교환 소자들이 최소한 2개의 단들내에 배열되고, 상기 최종 단 이외의 한 단의 각각의 교환 소자가 다음 단의 각각의 교환 소자에 1개 이상의 링크들에 의해 접속되며, 제1단 이외의 한 단의 각각의 교환 소자가 선행 단의 각각의 교환 소자에 1개 이상의 링크들에 의해 접속되고, 입구 선택 유니트들이 출구 선택 유니트들과 직렬로 배치되며, 상기 입력 포트들이 상기 입구 선택 유니트들의 상기 입구들에 접속되고, 상기 출력 포트들이 상기 출력 유니트들의 상기 출구들에 접속되는 것 최소한 하나의 입구 선택 유니트 및 최소한 하나의 출구 선택 유니트를 포함하는 것을 특징으로 하는 교환 회로망.
제15항에 있어서, 선택 면들이라 칭하는 선택 유니트들이 입구 선택 유니트 출구들을 출구 선택 유니트 입구들에 각각 접속하는 것을 특징으로 하는 교환 회로망.
제6,9,10,14 내지 16항 중 어느 한 항에 있어서, 최소한 1단의 교환 소자들에서, 단방향성 교환 소자들의 경우에, 출구들의 상기 그룹들중 한 그룹이 상기 교환 소자의 모든 출구들을 포함하거나, 양방향성 교환 소자의 경우에, 2셋트의 출구들중 1셋트의 모든 출구들이 유입 전송 방향내의 이 단의 모든 출구를 위에 유입 트래픽의 일반적인 분포에 대해 2개의 전송 방향중 한 방향인 것을 특징으로 하는 교환 회로망.
제12항에 있어서, 양방향성인 최소한 2개의 단들을 갖고 있는 확장가능한 절첩된 회로망으로서 구성되고, 이것이 제1단일 경우일 때, 상기 입력 포트들이 제1단의 교환 소자들의 상기 제1셋트의 입구들에 접속되며, 출력 포트들이 제1단의 동일한 교환 소자들의 상기 제2셋트의 출구들에 접속되고, 최종 단이 유입 트래픽 스트림을 선행 단의 교환 소자들로 루트하는 단방향성 교환 회로로 이루어져 트래픽 반사 기능을 실현하는 것을 특징으로 하는 교환 회로망.
제12항에 있어서, 최소한 3개의 단들을 가지며, 최소한 이들 중 1개가 양방향성인 확장가능한 절첩된 회로망으로서 구성되고, 이것이 제1단의 경우가 아니고 2셋트의 대향 단방향성 교환 소자들 즉 1개의 유입 소자이고, 다른 하나는 유출 소자로 구성될 때, 입력 포트들이 제1단의 단방향성 유입 교환 소자들의 상기 셋트의 입구들에 접속되고, 출력 포트들이 동일한 제1단의 단방향성 배출 교환 소자들의 상기 셋트의 출구들에 접속되며, 최종 단이 유입 트래픽 스트림을 선행 단의 교환 소자들로 루트되는 단방향성 교환 소자들로 구성되어 반사 기능을 실현하는 것을 특징으로 하는 교환 회로망.
제18항에 있어서, 최종 단 이외의 다른 한 단의 각각의 교환 소자들이 다음 단의 각각의 교환 소자에 1개 이상의 링크들에 의해 접속되고, 제1단 이외의 다른 한 단의 각각의 교환 소자가 선행 단의 각각의 교환 소자에 1개 이상의 링크들에 의해 접속되는 것을 특징으로 하는 교환 회로망.
제18항 또는 제19항 중 어느 한 항에 있어서, 최소한 제1의 2개의 단들이 최소한 2개의 단들내에 배열된 교환 소자들로부터 각각 형성된 입구 및 출구 선택 유니트들로 구성되고, 최종 단 이외의 다른 한 단의 각각의 교환 소자가 다음 단의 각각의 교환 소자에 1개 이상의 링크들에 의해 접속되고, 제1단 이외의 다른 한 단의 각각의 교환 소자가 선행 단의 각각의 교환 소자에 1개 이상의 링크들에 의해 접속되는 최소한 3개의 단들을 포함하는 것을 특징으로 하는 교환 회로망.
제21항에 있어서, 입구 및 출구 선택 유니트들이 교환 회로망의 요구된 용량에 따라 1개 이상의 단들의 배열을 각각 포함하는 최소한 2개의 선택 면들에 의해 상호접속되는 것을 특징으로 하는 교환 회로망.
제22항에 있어서, 상기 확장가능한 회로망 용량의 증가가 단들 사이의 배선을 변경하지 않고 연속적인 단들을 부가함으로써 달성되고, 소수의 단들의 각각의 중간 단이 절첩된 회로망의 최종단내에서 반사 기능을 실현할 수 있는 양방향성 교환 소자들의 한 단을 최종 장착된 단으로서 사용하는 것을 특징으로 하는 교환 회로망.
제6,9.10항 및 제18항 내지 제20항 및 22,23항 중 어느 한 항에 있어서, 교환 회로망의 1개 이상의 제1단들의 교환 소자들이 유입 트래픽 루팅 방향내에서 루팅 데이타가 지점간 루팅 및/또는 지점-다중지점간의 루팅의 지정하고, 상기 루팅 파라미터들을 고려할 때, 유입 트래픽의 일반적인 분포가 존재하도록 배열되는 것을 특징으로 하는 교환 회로망.
제1, 내지 3,6,9,10,14 내지 16,18 내지 20,22 및 23항 중 어느 한 항에 있어서, 교환 소자내에서, 선택된 그룹의 출구들 중 1개의 출구들로부터 전송될 임의의 셀이 이 그룹의 임의의 출구들에 제공되는 것을 특징으로 하는 교환 회로망.
제25항에 있어서, 루팅 그룹의 출구들 사이의 상기 선택이 이 그룹의 상이한 출구에 대해 셀 로드를 평형(balance)시키는 방식으로 수행되는 것을 특징으로 하는 교환 회로망.
제26항에 있어서, 이 그룹의 상이한 출구들에 대해 셀 로드의 평형시키기 위한 방식으로 수행된 상기 선택은 입구들에 대한 셀들의 분포와 교환 소자의 출구들에 대한 셀들의 분포간의 비상관 관계를 달성하도록 의도된 준 또는 의사-무작위 분포 프로세스에 기초하여 선택하는 것을 특징으로 하는 교환 회로망.
제13항에 있어서, 3개의 대향 단들 즉, N1 입력 포트들과 N2 입력 포트들을 상호접속하는 제1단의 N2 입력 포트들과 N1 출력 포트들을 접속하는 제2단을 갖는 2개의 비대칭적 단방향성 회로망을 포함하고, 한 측면상에는 N1 입력 및 출력 포트 및 다른 측면상의 N2 출력 및 입력 포트들의 두개의 트래픽 방향으로 상호접속하는 교환 회로망의 등가를 달성하도록 병렬로 배치되는 것을 특징으로 하는 교환 회로망.
제12항에 있어서, N1 입력 및 출력 포트들의 제1셋트와 N2 출력과 입력 포트들의 제2셋트를 상호접속하는 비절첩된 양방향성 회로망을 형성하도록 배열된 최소한 1개의 단이 양방향성이 최소한 3개의 단들을 포함하고, 내부 단의 각각의 교환 소자가 1개 이상의 링크들에 의해 선행 및 다음 단들의 교환 소자들에 접속되고, 단부 단의 각각의 교환 소자가 한 측에서 인접한 단의 교환 소자들에 접속되고, 다른 측에는 입력 및 출력 포트들중 1셋트에 접속되며, 셀들이 3개의 단 양단으로의 전송을 통해 2개의 상이한 셋트들의 포트들 또는 양방향성 단의 교환 소자들중 한 소자내의 반사된 전송을 통해 동일 셋트의 포트에 속하는 입력 포트와 출력 포트에 전송되어, 2개의 포트들이 상호접속되게 하는 것을 특징으로 하는 교환 회로망.
제29항에 있어서, 최소한 4개의 단들을 포함하며, N1 입력 및 출력 포트들의 셋트에 인접한 최소한 상기 제1 2개의 단들이 최소한 2개의 단들 내에 배열된 교환 소자들로부터 각각 형성되는 입구 및 출구 선택 유니트를 구성되고, N2 입력 및 출력 포트들의 셋트에 인접한 최소한 한개의 단이 첫번째로 N2 포트들의 이 셋트와, 두번째로 상기 N1 포트들에 억세스를 제공하는 선택 유니트를 상호 접속하며, 연속적인 단들의 교환 소자들이 1개 이상의 링크들에 의해 상호 접속되는 것을 특징으로 하는 교환 회로망.
제1 내지 3,6,9,10,14 내지 16,18 내지 20,22,23,26 내지 30항들 중 어느 한 항에 있어서, 교환 회로망 다음의 상이한 경로들을 통해 전송한 후 용이하게 변형될 셀들의 순서가 교환 회로망의 각각의 출력 포트에 제공된 셀순서 재설정 회로에 의해 재설정되는 것을 특징으로 하는 교환 회로망.
제31항에 있어서, 비교적 고속인 외부 접속들이 교환 회로망의 몇몇 포트들에 접속되고, 이 포트들이 저속으로 동작하며, 이러한 고속 접속의 유입 셀들의 접속된 상이한 입력 포트들에 걸쳐 분포되고, 이러한 고속 배출 접속으로 의도된 셀들이 접속된 출력 포트들의 그룹쪽으로 교환 회로망을 통해 루트되며, 이 출력 포트들의 셀들이 해당 배출 접속의 출력 포트들의 셋트에 대해 셀 순서의 재설정 후 최고속의 배출 접속으로 멀티플렉스되는 것을 특징으로 하는 교환 회로망.
제16항 또는 제22항에 있어서, 상기 선택 면들의 수가 각각의 선택 유니트의 입력 및 출력 포트들의 셋트에 대해 평균화된 가장 높은 셀 트래픽 로드에 기초하여 선택되고, 각각의 선택 유니트 내의 다수의 경로들에 걸친 트래픽 분포에 의해 상기 평균값들의 배타적 계산이 사용될 수 있는 것을 특징으로 하는 교환 회로망.
제6항에 있어서, 분기점 메모리를 갖고 있고, 지점-다중지점간 루팅 모드에서 동작하기 위한 것일 때 교환 소자내에서 수행될 분기들에 대응하는 출구 그룹들의 동일성이 상기 멀티캐스트 트리 내부 기준 번호(IRN)을 사용하여 분기점 메모리를 판독함으로써 획득되는 교환 소자들을 포함하는 것을 특징으로 하는 교환 회로망.
제34항에 있어서, 상이한 단들의 교환 소자들의 분기점 메모리들의 내용이, 선택적인 루팅에 영향을 미치는 상이한 단들만이 해당 멀티캐스트 트리에 대해 해당 단에 필요한 분기 표시들을 포함하고, 결과적으로 분기 표시가 일반적인 트래픽 분포에 영향을 미치는 단들의 교환 소자들에 전혀 표시되지 않으며, 단들 사이의 내부 경로들에 관련하는 한 셋트의 등가 교환 소자들에 속하는 상이한 교환 소자들이 각각의 멀티캐스트 트리에 대해 동일한 분기점 내용을 소유하여, 교환 회로망 내의 셀들의 불필요한 복제들의 발생을 방지하는 것을 특징으로 하는 교환 회로망.
제34항에 있어서, 상기 분포 트리가 입력 포트에 좌우될 뿐만 아니라, 임의의 입력 포트로부터의 셀이 전송될 출력 포트들의 셋트에 좌우되는 것을 특징으로 하는 교환 회로망.
제1 내지 3,6,9,10,14 내지 16,18 내지 20,22,23,26 내지 30,32,34 내지 36항들 중 어느 한 항에 있어서, 교환 소자의 최소 부분은 스위칭 모듈들로 대치되고, 상기 스위칭 모듈 각각은 상기 교환 모듈이 보다 큰 수의 입구들 및 출구들의 1개의 가상 교환 소자의 특성 및 성능들을 입력 및 출력 억세스 포인트들에 제공되고, 상술한 기능성들을 갖도록 배열된 몇몇 교환 소자들로 각각 이루어진 것을 특징으로 하는 교환 회로망.
제1 내지 3,6,9,10,14 내지 16,18 내지 20,22,23,26 내지 30,32,34 내지 36항들 중 어느 한 항에 있어서, 상기 셀들은 패킷들인 것을 특징으로 하는 교환 회로망.
제1 내지 3,6,9,10,14 내지 16,18 내지 20,22,23 내지 26,30,32,34 내지 36항들 중 어느 한 항에 있어서, 상기 셀들은 다수의 고정된 길이의 서브 셀들로 구성되는 고정 또는 가변 길이의 셀인 것을 특징으로 하는 교환 회로망.
제1 내지 3,6,9,10,14 내지 16,18 내지 20,22,23 내지 26,30,32,34 내지 36항들 중 어느 한 항에 있어서, 상기 셀에 관련된 상기 루팅 정보는 셀 자체에 포함된 것을 특징으로 하는 교환 회로망.