JP2009021872A - パケット伝送方法及び装置 - Google Patents
パケット伝送方法及び装置 Download PDFInfo
- Publication number
- JP2009021872A JP2009021872A JP2007183532A JP2007183532A JP2009021872A JP 2009021872 A JP2009021872 A JP 2009021872A JP 2007183532 A JP2007183532 A JP 2007183532A JP 2007183532 A JP2007183532 A JP 2007183532A JP 2009021872 A JP2009021872 A JP 2009021872A
- Authority
- JP
- Japan
- Prior art keywords
- address
- packet
- chain
- destination
- received
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
- H04L49/9063—Intermediate storage in different physical parts of a node or terminal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/50—Queue scheduling
- H04L47/62—Queue scheduling characterised by scheduling criteria
- H04L47/622—Queue service order
- H04L47/6225—Fixed service order, e.g. Round Robin
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
- H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
【課題】パケット処理遅延を排除すると共に回路構成を簡素化することで回路規模の縮小によるデバイスの消費電力及び発熱量を抑えることができるパケット伝送方法及び装置を提供する。
【解決手段】受信パケットをパケットバッファ(12)に書き込むとき、そのアドレスを、物理ポート(P#0〜P#n)に対応する宛先毎に読出アドレスとして記憶すると共に、該受信パケットの受信パケット情報を記憶する。スケジューリング制御に従って該受信パケットをパケットバッファ(12)から読み出すとき、該受信パケット情報で指定された宛先の該読出アドレスを読み出して保持する。そして、調停制御に従って、該保持されている読出アドレスを取り出し、これに対応する受信パケットをパケットバッファ(12)から読み出す。
【選択図】図1
【解決手段】受信パケットをパケットバッファ(12)に書き込むとき、そのアドレスを、物理ポート(P#0〜P#n)に対応する宛先毎に読出アドレスとして記憶すると共に、該受信パケットの受信パケット情報を記憶する。スケジューリング制御に従って該受信パケットをパケットバッファ(12)から読み出すとき、該受信パケット情報で指定された宛先の該読出アドレスを読み出して保持する。そして、調停制御に従って、該保持されている読出アドレスを取り出し、これに対応する受信パケットをパケットバッファ(12)から読み出す。
【選択図】図1
Description
本発明は、パケット伝送方法及び装置に関し、特にIP網のレイヤ2スイッチ装置におけるQoS(Quality of Service：優先制御、帯域制御、etc)処理等の機能を提供する技術分野において、イーサネット（登録商標）フレーム等のパケットを宛先毎に一時格納するパケットバッファからスケジューリング制御により読出を行う方法及び装置に関するものである。
従来、ネットワーク間／内のパケットのスイッチングを行う装置においては、スケジューラ部や、入力FIFO及び出力FIFO等を用いてQoS制御、優先制御、帯域制御等が実現されていた。これについて、図20以降を参照して以下に説明する。
パケット伝送装置の全体構成例：図20
図20に示すように、パケット伝送装置1は、一般的に、LIU（ライン・インタフェース・ユニット）カード2#1〜2#4…（以下、符号2で総称することがある。）と、スイッチ（SW）カード3とで構成されている。
図20に示すように、パケット伝送装置1は、一般的に、LIU（ライン・インタフェース・ユニット）カード2#1〜2#4…（以下、符号2で総称することがある。）と、スイッチ（SW）カード3とで構成されている。
例えばネットワークNW1から入って来たパケットは、点線経路R1, R2で示すようにLIUカード2#1, 2#2の物理ポートP#0〜P#n（以下、符号Pで総称することがある。）で受信され、LIUカード2#1,2#2内でパケット多重されスイッチカード3へ出力される。
スイッチカード3では、各パケットの宛先（出力物理ポート先）を識別し、該当する物理ポートPが存在する、例えばLIUカード2#3へパケットを多重して出力する。スイッチカード3からのパケットを受信したLIUカード2#3は、スケジューリング制御及び出力制御を行い、各物理ポートPからネットワークNW2へパケットを出力する。
LIUカードの従来構成例：図21〜23
LIUカード2の従来構成例を図21に示す。図中の各ブロックは以下の機能を有する。
LIUカード2の従来構成例を図21に示す。図中の各ブロックは以下の機能を有する。
（a）書込制御部11：パケット受信時、受信パケット情報（宛先物理ポート番号、パケット長等）をアドレス管理部14へ通知しアドレス管理部14からの空きアドレス値が示すパケットバッファ12のアドレスへパケットの書込制御を行う。
（b）パケットバッファ12：実パケットを格納し、スケジューリング制御に従って読み出すメモリである。
（c）読出制御部13：パケット送信時、アドレス管理部14からの読出アドレス値が示すパケットバッファ12のアドレスからパケットの読出制御を行う。
（d）アドレス管理部14：アドレス制御部140により、下記のメモリ141〜144の制御を行い、書込アドレス及び読出アドレスの発行を行う。
・空きアドレス管理メモリ141：使用可能アドレス値を格納する。
・アドレスチェーン(chain)管理メモリ142：パケットバッファ12に格納されたパケットの順番の繋がり、及びパケット内のデータの繋がりをアドレス値の数珠繋ぎ（チェーン）で宛先毎に管理する。
・先頭（head）アドレス管理メモリ143：各宛先物理ポートの先頭パケットが存在するアドレス値を格納する。
・末尾（tail）アドレス管理メモリ144：各宛先物理ポートの末尾（最終）パケットが存在するアドレス値を格納する。
・空きアドレス管理メモリ141：使用可能アドレス値を格納する。
・アドレスチェーン(chain)管理メモリ142：パケットバッファ12に格納されたパケットの順番の繋がり、及びパケット内のデータの繋がりをアドレス値の数珠繋ぎ（チェーン）で宛先毎に管理する。
・先頭（head）アドレス管理メモリ143：各宛先物理ポートの先頭パケットが存在するアドレス値を格納する。
・末尾（tail）アドレス管理メモリ144：各宛先物理ポートの末尾（最終）パケットが存在するアドレス値を格納する。
（e）スケジューラ部15：顧客の契約帯域を監視して帯域制御を行いながら、例えばラウンドロビン方式により読み出すべき宛先（物理ポート）を選択するスケジューリング制御を行う。
（f）パケット制御部16：以下の３つのブロックから構成される。
・宛先制御部161：宛先物理ポート番号を識別し、宛先毎にどのパケットFIFO162に溜め込むかを選択し、書込制御を行う。
・パケットFIFO162：物理ポートP#0〜P#n毎に実パケットを格納する。
・調停部163：読み出すパケットFIFO162を選択し、読出制御を行う。また、バックプレッシャー信号BPにより物理ポート毎にパケットの読出を停止する。
・宛先制御部161：宛先物理ポート番号を識別し、宛先毎にどのパケットFIFO162に溜め込むかを選択し、書込制御を行う。
・パケットFIFO162：物理ポートP#0〜P#n毎に実パケットを格納する。
・調停部163：読み出すパケットFIFO162を選択し、読出制御を行う。また、バックプレッシャー信号BPにより物理ポート毎にパケットの読出を停止する。
（g）出力部17：分離（Dmux）部171とn個の物理ポート（P#0〜P#n）172とで構成され、分離部171は、送信パケットの整調及びバックプレッシャー信号BPの生成を行う。
図22(1)にパケットバッファ12の構成例、同図(2)〜(5)にメモリ141〜144の構成例、そして同図(6)にパケットFIFO162の構成例を示す。この内、メモリ143及び144は各物理ポート宛にアドレス値を格納し、パケットFIFO162は各物理ポートに対してパケットを格納する。図示のパケットFIFO162は1つの物理ポートに対するメモリ構成を示す。
また図23にパケットの一般的な構成例を示す。
また図23にパケットの一般的な構成例を示す。
パケット受信動作：図24及び図25
図21に示したLIUカード2のパケット受信時の動作を図24及び図25に示した符号(1)〜(4)に沿って説明する。なお、この受信動作では、メモリ141の読出アドレスカウウンタ値RACのみが1つのパケット入力につき1アドレスだけインクリメントし、書込アドレスカウンタ値WACは動かない。
まず、或る宛先に対してパケットを最初に受信した時の動作（その1）を、図24により説明する。
図21に示したLIUカード2のパケット受信時の動作を図24及び図25に示した符号(1)〜(4)に沿って説明する。なお、この受信動作では、メモリ141の読出アドレスカウウンタ値RACのみが1つのパケット入力につき1アドレスだけインクリメントし、書込アドレスカウンタ値WACは動かない。
まず、或る宛先に対してパケットを最初に受信した時の動作（その1）を、図24により説明する。
(1)パケット受信時、書込制御部11からアドレス制御部140へ受信パケット情報（宛先物理ポート番号、パケット長等）を通知し、アドレス制御部140では空きアドレス管理メモリ141より空きアドレス値を取得する。
(2)アドレス制御部140では、先頭アドレス管理メモリ143において該当する物理ポート番号(P#0〜P#n)のアドレスに、上記(1)で取得した空きアドレス値を書き込む（先頭アドレス値の更新）。また、末尾アドレス管理メモリ144にも該当物理ポート番号のアドレスに空きアドレス値を書き込む（末尾アドレス値の更新）。
(3)アドレス制御部140は、スケジューラ部15へ、読出制御のために受信パケット情報を通知する。
(4)アドレス制御部140は、上記(1)で取得した空きアドレス値を書込制御部11へ出力し、書込制御部11はそのアドレス値が示すパケットバッファ12のアドレスに受信パケットを格納する。
次に宛先が同じ物理ポートへのパケットを受信した場合の動作（その2）を、符号(1)〜(5)に沿って図25により説明する。
次に宛先が同じ物理ポートへのパケットを受信した場合の動作（その2）を、符号(1)〜(5)に沿って図25により説明する。
(1)パケット受信時、書込制御部11からアドレス制御部140へ受信パケット情報（宛先物理ポート番号、パケット長等）を通知し、アドレス制御部140では空きアドレス管理メモリ141から空きアドレス値を取得する。
(2)アドレス制御部140では、末尾アドレス管理メモリ144へ該当物理ポート番号のアドレスに上記(1)で取得した空きアドレス値を書き込む（末尾アドレス値の更新）。
(3)アドレス制御部140では、先頭アドレス管理メモリ143から該当物理ポート番号の先頭アドレス値を読み出し、アドレスチェーン管理メモリ142へ、その先頭アドレス値が示すアドレスの領域に上記(1)で取得した空きアドレス値を書き込む（アドレス値のチェーン接続動作）。
(4)アドレス制御部140は、スケジューラ部15へ、読出制御のために受信パケット情報を通知する。
(5)アドレス制御部140は、上記(1)で取得した空きアドレス値を書込制御部11へ出力し、書込制御部11はそのアドレス値が示すパケットバッファ12のアドレスに受信パケットを格納する。
メモリ内容の遷移：図26〜図33
次に、上記の受信動作を、各メモリ141〜144の記憶内容を示す図26〜図33により説明する。
次に、上記の受信動作を、各メモリ141〜144の記憶内容を示す図26〜図33により説明する。
1)デフォルト時（パケット入力前）：図26
この初期状態における各メモリ内容は次のとおりである。
パケットバッファ12：全て空き状態
空きアドレス管理メモリ141：アドレスは全て使用可状態
アドレスチェーン管理メモリ142：全てチェーン次アドレスなし
先頭アドレス管理メモリ143：全て先頭アドレスなし
末尾アドレス管理メモリ144：全て末尾アドレスなし
この初期状態における各メモリ内容は次のとおりである。
パケットバッファ12：全て空き状態
空きアドレス管理メモリ141：アドレスは全て使用可状態
アドレスチェーン管理メモリ142：全てチェーン次アドレスなし
先頭アドレス管理メモリ143：全て先頭アドレスなし
末尾アドレス管理メモリ144：全て末尾アドレスなし
2)パケットA1、B1、C1の入力：図27
宛先（物理ポート）A, B, Cの3つのパケットA1, B1, C1を順次受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス0, 1, 2にそれぞれパケットA1, B1, C1を格納
空きアドレス管理メモリ141：アドレス0, 1, 2のデータは使用不可状態
アドレスチェーン管理メモリ142：変化なし
先頭アドレス管理メモリ143：宛先Aの先頭アドレス= 0
宛先Bの先頭アドレス= 1
宛先Cの先頭アドレス= 2
末尾アドレス管理メモリ144：宛先Aの末尾アドレス= 0
宛先Bの末尾アドレス= 1
宛先Cの末尾アドレス= 2
宛先（物理ポート）A, B, Cの3つのパケットA1, B1, C1を順次受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス0, 1, 2にそれぞれパケットA1, B1, C1を格納
空きアドレス管理メモリ141：アドレス0, 1, 2のデータは使用不可状態
アドレスチェーン管理メモリ142：変化なし
先頭アドレス管理メモリ143：宛先Aの先頭アドレス= 0
宛先Bの先頭アドレス= 1
宛先Cの先頭アドレス= 2
末尾アドレス管理メモリ144：宛先Aの末尾アドレス= 0
宛先Bの末尾アドレス= 1
宛先Cの末尾アドレス= 2
3)パケットA2の入力: 図28
宛先Aの2番目のパケットA2を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス3にパケットを格納
空きアドレス管理メモリ141：アドレス3のデータは使用不可状態
アドレスチェーン管理メモリ142：アドレス0 のチェーン次アドレス= 3
先頭アドレス管理メモリ143：変化なし
末尾アドレス管理メモリ144：宛先Aの末尾アドレス= 0 → 3
宛先Aの2番目のパケットA2を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス3にパケットを格納
空きアドレス管理メモリ141：アドレス3のデータは使用不可状態
アドレスチェーン管理メモリ142：アドレス0 のチェーン次アドレス= 3
先頭アドレス管理メモリ143：変化なし
末尾アドレス管理メモリ144：宛先Aの末尾アドレス= 0 → 3
4)パケットC2の入力：図29
宛先Cの2番目のパケットC2を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス4にパケットを格納
空きアドレス管理メモリ141：アドレス4のデータは使用不可状態
アドレスチェーン管理メモリ142：アドレス2 のチェーン次アドレス= 4
先頭アドレス管理メモリ143：変化なし
末尾アドレス管理メモリ144：宛先Cの末尾アドレス= 2 → 4
宛先Cの2番目のパケットC2を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス4にパケットを格納
空きアドレス管理メモリ141：アドレス4のデータは使用不可状態
アドレスチェーン管理メモリ142：アドレス2 のチェーン次アドレス= 4
先頭アドレス管理メモリ143：変化なし
末尾アドレス管理メモリ144：宛先Cの末尾アドレス= 2 → 4
5)パケットA3の入力:図30
宛先Aの3番目のパケットA3を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス5にパケットを格納
空きアドレス管理メモリ141：アドレス5のデータは使用不可状態
アドレスチェーン管理メモリ142：アドレス3 のチェーン次アドレス= 5
先頭アドレス管理メモリ143：変化なし
末尾アドレス管理メモリ144：宛先Aの末尾アドレス= 3 → 5
宛先Aの3番目のパケットA3を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス5にパケットを格納
空きアドレス管理メモリ141：アドレス5のデータは使用不可状態
アドレスチェーン管理メモリ142：アドレス3 のチェーン次アドレス= 5
先頭アドレス管理メモリ143：変化なし
末尾アドレス管理メモリ144：宛先Aの末尾アドレス= 3 → 5
6)パケットB2の入力：図31
宛先Bの2番目のパケットB2を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス6にパケットを格納
空きアドレス管理メモリ141：アドレス6のデータは使用不可状態
アドレスチェーン管理メモリ142：アドレス1 のチェーン次アドレス= 6
先頭アドレス管理メモリ143：変化なし
末尾アドレス管理メモリ144：宛先Bの末尾アドレス= 1 → 6
宛先Bの2番目のパケットB2を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス6にパケットを格納
空きアドレス管理メモリ141：アドレス6のデータは使用不可状態
アドレスチェーン管理メモリ142：アドレス1 のチェーン次アドレス= 6
先頭アドレス管理メモリ143：変化なし
末尾アドレス管理メモリ144：宛先Bの末尾アドレス= 1 → 6
7)パケットC3の入力：図32
宛先Cの3番目のパケットC3を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス7にパケットを格納
空きアドレス管理メモリ141：アドレス7のデータは使用不可状態
アドレスチェーン管理メモリ142：アドレス4 のチェーン次アドレス= 7
先頭アドレス管理メモリ143：変化なし
末尾アドレス管理メモリ144：宛先Cの末尾アドレス= 4 → 7
宛先Cの3番目のパケットC3を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス7にパケットを格納
空きアドレス管理メモリ141：アドレス7のデータは使用不可状態
アドレスチェーン管理メモリ142：アドレス4 のチェーン次アドレス= 7
先頭アドレス管理メモリ143：変化なし
末尾アドレス管理メモリ144：宛先Cの末尾アドレス= 4 → 7
8)パケットB3の入力：図33
宛先Bの3番目のパケットB3を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス8にパケットを格納
空きアドレス管理メモリ141：アドレス8のデータは使用不可状態
アドレスチェーン管理メモリ142：アドレス6 のチェーン次アドレス= 8
先頭アドレス管理メモリ143：変化なし
末尾アドレス管理メモリ144：宛先Bの末尾アドレス= 6 → 8
宛先Bの3番目のパケットB3を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス8にパケットを格納
空きアドレス管理メモリ141：アドレス8のデータは使用不可状態
アドレスチェーン管理メモリ142：アドレス6 のチェーン次アドレス= 8
先頭アドレス管理メモリ143：変化なし
末尾アドレス管理メモリ144：宛先Bの末尾アドレス= 6 → 8
パケット送信動作：図34及び図35
次に、図21に示したLIUカード2のパケット送信時の動作を図34及び図35により、符号(1)〜(5)に沿って説明する。なお、この送信動作では、メモリ141の読出アドレスカウンタ値RACは動かず、書込アドレスカウンタ値WACのみが1パケットの出力の度毎に1つインクリメントする。
次に、図21に示したLIUカード2のパケット送信時の動作を図34及び図35により、符号(1)〜(5)に沿って説明する。なお、この送信動作では、メモリ141の読出アドレスカウンタ値RACは動かず、書込アドレスカウンタ値WACのみが1パケットの出力の度毎に1つインクリメントする。
(1)スケジューラ部15でのスケジューリングにより決定された読出物理ポート番号を受けたアドレス制御部140が、該物理ポート番号に対応する宛先を先頭アドレス管理メモリ143から読み出す。
(2)アドレス制御部140では、上記(1)で取得した先頭アドレス値でアドレスチェーン管理メモリ142からチェーン次アドレス値を読み出し、このチェーン次アドレス値を先頭アドレス管理メモリ143の該当物理ポート番号のアドレスへ書き込む（先頭アドレス値の更新）。
(3)アドレス制御部140では、上記(1)で取得した先頭アドレス値を空きアドレス管理メモリ141へ返却する。
(4)上記(1)で取得した先頭アドレス値で読出制御部13がパケットバッファ12からパケットを読み出し、パケット制御部16の宛先識別部161で宛先物理ポート番号を識別し、該当する物理ポートのパケットFIFO162に蓄積する。
(5)パケットFIFO162に蓄積されたパケットは、調停部163からの読出要求（例えば単純なラウンドロビン動作）により、パケットFIFO162から読み出され、出力部17の分離部171を通って該当物理ポート172から出力される。但し、分離部171では実レートに合わせた出力制御を行っており、バースト等により実レートを越える状態が起きた場合は出力を停止し、バックプレッシャー信号BPを調停部163に送出し、調停部163では宛先識別部161を制御して該当物理ポートのパケットFIFO162からのパケット読出を停止させる。
これを図35を用いてより具体的に説明すると、出力ポートが物理的に１Gbpsで契約されたポートである時、バースト的に１Gbpsを超えてパケットバッファ12からパケットが読み出されると出力できないので、分離部171からパケット制御部16へバックプレッシャー信号BPを出力し、パケット出力を停止させる。パケット出力が停止されると、パケットバッファ12から読み出されたパケットがパケットFIFO162に蓄積されて行き、これ以上蓄積できないところまで溜まるとパケット制御部16の宛先識別部161からスケジューラ部15へバックプレッシャー信号BPを出力し、パケットバッファ12からの読出を停止する。
これにより、同図(2)に示すように、平均すると1GBPSのレートを保っている。なお、パケットバッファ12への読出アドレスの発行は同図(1)に示すように、スケジューラ部15が顧客の契約帯域を監視しながら行っている。
メモリ内容の遷移：図36〜図41
次に、上記の送信動作を、各メモリ141〜144の記憶内容を示す図36〜図41により説明する。なお、送信開始時のメモリ状態は図33に示した内容とする。
次に、上記の送信動作を、各メモリ141〜144の記憶内容を示す図36〜図41により説明する。なお、送信開始時のメモリ状態は図33に示した内容とする。
1)パケットA1の出力：図36
スケジューラ部15の指示に基づき、宛先Aの1番目のパケットA1を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス0が空き状態
空きアドレス管理メモリ141：アドレス0のデータは使用可状態
アドレスチェーン管理メモリ142：変化なし
先頭アドレス管理メモリ143：宛先Aの先頭アドレス= 0 → 3
末尾アドレス管理メモリ144：変化なし
スケジューラ部15の指示に基づき、宛先Aの1番目のパケットA1を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス0が空き状態
空きアドレス管理メモリ141：アドレス0のデータは使用可状態
アドレスチェーン管理メモリ142：変化なし
先頭アドレス管理メモリ143：宛先Aの先頭アドレス= 0 → 3
末尾アドレス管理メモリ144：変化なし
2)パケットA2の出力：図37
宛先Aの2番目のパケットA2を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス3が空き状態
空きアドレス管理メモリ141：アドレス3のデータは使用可状態
アドレスチェーン管理メモリ142：変化なし
先頭アドレス管理メモリ143：宛先Aの先頭アドレス= 3 → 5
末尾アドレス管理メモリ144：変化なし
宛先Aの2番目のパケットA2を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス3が空き状態
空きアドレス管理メモリ141：アドレス3のデータは使用可状態
アドレスチェーン管理メモリ142：変化なし
先頭アドレス管理メモリ143：宛先Aの先頭アドレス= 3 → 5
末尾アドレス管理メモリ144：変化なし
3)パケットB1の出力：図38
宛先Bの1番目のパケットB1を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス1が空き状態
空きアドレス管理メモリ141：アドレス1のデータは使用可状態
アドレスチェーン管理メモリ142：変化なし
先頭アドレス管理メモリ143：宛先Bの先頭アドレス= 1 → 6
末尾アドレス管理メモリ144：変化なし
宛先Bの1番目のパケットB1を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス1が空き状態
空きアドレス管理メモリ141：アドレス1のデータは使用可状態
アドレスチェーン管理メモリ142：変化なし
先頭アドレス管理メモリ143：宛先Bの先頭アドレス= 1 → 6
末尾アドレス管理メモリ144：変化なし
4)パケットB2の出力：図39
宛先Bの2番目のパケットB2を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス6が空き状態
空きアドレス管理メモリ141：アドレス6のデータは使用可状態
アドレスチェーン管理メモリ142：変化なし
先頭アドレス管理メモリ143：宛先Bの先頭アドレス= 6 → 8
末尾アドレス管理メモリ144：変化なし
宛先Bの2番目のパケットB2を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス6が空き状態
空きアドレス管理メモリ141：アドレス6のデータは使用可状態
アドレスチェーン管理メモリ142：変化なし
先頭アドレス管理メモリ143：宛先Bの先頭アドレス= 6 → 8
末尾アドレス管理メモリ144：変化なし
5)パケットC1の出力：図40
宛先Cの1番目のパケットC1を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス2が空き状態
空きアドレス管理メモリ141：アドレス2のデータは使用可状態
アドレスチェーン管理メモリ142：変化なし
先頭アドレス管理メモリ143：宛先Cの先頭アドレス= 2 → 4
末尾アドレス管理メモリ144：変化なし
宛先Cの1番目のパケットC1を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス2が空き状態
空きアドレス管理メモリ141：アドレス2のデータは使用可状態
アドレスチェーン管理メモリ142：変化なし
先頭アドレス管理メモリ143：宛先Cの先頭アドレス= 2 → 4
末尾アドレス管理メモリ144：変化なし
6)パケットC2の出力：図41
宛先Cの2番目のパケットC2を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス4が空き状態
空きアドレス管理メモリ141：アドレス4のデータは使用可状態
アドレスチェーン管理メモリ142：変化なし
先頭アドレス管理メモリ143：宛先Cの先頭アドレス= 4 → 7
末尾アドレス管理メモリ144：変化なし
宛先Cの2番目のパケットC2を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス4が空き状態
空きアドレス管理メモリ141：アドレス4のデータは使用可状態
アドレスチェーン管理メモリ142：変化なし
先頭アドレス管理メモリ143：宛先Cの先頭アドレス= 4 → 7
末尾アドレス管理メモリ144：変化なし
なお、参考例として、入力バッファ部は、入力回線に対応し、同一出力方路宛の優先度の高いパケットから順にブロックを形成し組み立てたデータを送出する。この送出されたデータの競合調停をスケジューラ部が行い、競合調整に基づきN×Nスイッチ部がデータの出力回線への接続を切り替えるパケット交換装置およびパケット交換方法がある（例えば特許文献1参照。）。
また、セルバッファを１つとしてこのセルバッファの記憶領域をポインタ値で管理することとし、セルバッファには品質クラスの異なるATMセルを混在して蓄積し、セルバッファからの品質クラス別の読み出しはポインタバッファに品質クラス別に設けるクラスバッファ（FIFO）に記憶されたセルバッファのポインタ値を基に行うATMセル多重化方法及びその装置がある（例えば特許文献2参照。）。
さらに、NIUの有する制御部は、受信したデータに含まれる宛先情報を抽出し、テーブルに基づいてこの宛先情報と転送先情報とを対応させて転送先の回線を判断する。次に、受信したデータをバスを介してバッファ領域に転送する。このデータはバッファ領域に一時的に記憶し、その後制御部は、送信すべきデータがバッファ領域内に存在する旨をバッファ領域内におけるデータのアドレスを示すポインタと共にキューに書き込む。NIUはキューの状況を適宜チェックし、送信すべきデータが存在する場合にはポインタに基づいてそのデータをバッファ領域から適当なタイミングで読み出し、回線に送信するスイッチ及びスイッチング方法がある（例えば特許文献3参照。）。
特開2001-298477号公報
特開2000-78139号公報
特開平10-327175号公報
上記の如く、図21に示した従来のパケット伝送装置におけるLIUカードにおいては、各物理ポートから入力されるパケットは、一旦、パケットバッファに蓄積され、各パケットの優先クラス、出力物理ポートの伝送レートに従って、スケジューラ部により送信制御が行われている。
この場合、スケジューラ部ではバースト出力に対応したレート制御が不可能な為、パケット制御部に物理ポート単位のパケットFIFOを設ける必要がある。これにより、実レートに合わせたパケット送信の監視を行い、バースト等による送信レート異常が発生した場合、送信パケットを停止すると同時にスケジューラ部へバックプレッシャー信号を通知し、該当する物理ポートのスケジューリング制御を停止させている。
一方、近年では、加入者数の増加に伴い、大容量のデータを処理する装置が必要とされるため、上記のように物理ポート単位にパケットFIFOを設けていると、パケットFIFOにパケットが帯留してしまうことに伴うデータ処理の遅延や、空きアドレス管理メモリ及びアドレスチェーン管理メモリを別々に用いることに伴い回路規模の増大による消費電力と発熱量の増加、また小型化による更なる発熱量の増大を招き、問題となっていた。
従って、本発明は、上記の問題を解決するために、パケット処理遅延を排除すると共に回路構成を簡素化することで回路規模の縮小によるデバイスの消費電力及び発熱量を抑えることができるパケット伝送方法及び装置を提供することを目的とする。
上記の目的を達成するため、本発明に係るパケット伝送方法は、受信パケットをパケットバッファに書き込むとき、そのアドレスを、物理ポートに対応する宛先毎に読出アドレスとして記憶すると共に、該受信パケットの受信パケット情報を記憶する第1ステップと、スケジューリング制御に従って該受信パケットを該パケットバッファから読み出すとき、該受信パケット情報で指定された宛先の該読出アドレスを読み出して保持する第2ステップと、調停制御に従って、該保持されている読出アドレスを取り出し、これに対応する受信パケットを該パケットバッファから読み出す第3ステップと、を備えたことを特徴とする。
すなわち、本発明では、パケットバッファに書き込んだ受信パケットをスケジューリング制御に従って読み出すとき、受信パケット情報で指定された宛先（物理ポート）毎に、記憶した書込時のアドレス値、すなわち読出アドレスを読み出して保持しておく。
そして、調停制御時に、その保持した読出アドレスに対応した受信パケットを該パケットバッファから読み出す。
従って、パケットバッファの後段にパケットを格納するFIFO等を用いることなく、アドレス単位にパケットの送信を行い、処理時間の遅延を防ぐことができる。
上記のパケットバッファのアドレスは、各宛先に対して、空きアドレスのチェーン及び受信パケットの順番のアドレスチェーンで管理され、該パケットバッファへの書込時に該空きアドレスのチェーンに該受信パケットの順番のアドレスチェーンが該読出アドレスとして書き込まれ、該パケットバッファからの読出時に該書き込まれた該受信パケットの順番のアドレスチェーンに該空きアドレスのチェーンが書き込まれ得るものである。
また、上記のパケット伝送方法では、該受信パケットの順番のアドレスチェーンが、各宛先に対して先頭アドレス、末尾アドレス、及び該先頭アドレスと該末尾アドレスとを繋ぐチェーンアドレスで構成され、該空きアドレスのチェーンが、各宛先に対して最初の受信パケットを該パケットバッファに書き込むときの空き先頭アドレス、及びこれに続く次の空きアドレス、及び該受信パケットを読み出したときの該パケットバッファの空きアドレスを示す空き末尾アドレスで構成される。
また、本発明に係るパケット伝送装置は、受信パケットをパケットバッファに書き込むとき、そのアドレスを、物理ポートに対応する宛先毎に読出アドレスとして第1の記憶部に記憶すると共に、該受信パケットの受信パケット情報を記憶する第1手段と、スケジューリング制御に従って該受信パケットを該パケットバッファから読み出すとき、該受信パケット情報で指定された宛先の該読出アドレスを該第1の記憶部から読み出して第2の記憶部に保持する第2手段と、調停制御に従って、該第2の記憶部に保持されている読出アドレスを取り出し、これに対応する受信パケットを該パケットバッファから読み出す第3手段と、を備えたことを特徴とする。
この場合、該パケットバッファのアドレスは、各宛先に対して空きアドレスのチェーン及び受信パケットの順番のアドレスチェーンで管理され、該パケットバッファへの書込時に該空きアドレスのチェーンに該受信パケットの順番のアドレスチェーンが該読出アドレスとして書き込まれ、該パケットバッファからの読出時に該書き込まれた該受信パケットの順番のアドレスチェーンに該空きアドレスのチェーンが書き込まれ得るものである。
また、上記のパケット伝送装置は、該第1の記憶部が、該受信パケットの順番のアドレスチェーンを構成する、各宛先に対して先頭アドレス、末尾アドレス、及び該先頭アドレスと該末尾アドレスとを繋ぐチェーンアドレスをそれぞれ記憶する先頭アドレス管理メモリ、末尾アドレス管理メモリ、及び空きアドレス・アドレスチェーン共用管理メモリを含み、該先頭アドレス管理メモリが各宛先に対して最初の受信パケットを該パケットバッファに書き込むときの該空きアドレスのチェーンを構成する空き先頭アドレスを格納する領域を有し、該空き先頭アドレスは、これに続く該共用管理メモリに記憶された該空きアドレスのチェーンを構成する次の空きアドレスに更新され、該末尾アドレス管理メモリが、該受信パケットを読み出したときに該共用管理メモリに記憶された該パケットバッファの空きアドレスのチェーンを空き末尾アドレスのチェーンとして格納する領域を有する。
また、本発明のパケット伝送方法（又は装置）は、各物理ポート単位の蓄積量の監視により、スケジューリング停止指示となるバックプレッシャー信号の生成を行って、該パケットバッファからの読出制御を行う第4ステップ（又は手段）をさらに備えることができる。
本発明では、パケットバッファの後段にパケットを格納するFiFoを設ける事無く、パケットバッファよりフレームを読み出す前に、新規に具備した小規模なアドレスFiFo等により各ポートの実送信レート調整を行うので、大幅な規模縮小、小型化、電力の削減を可能とする。
また、各アドレスの発行、開放、フレーム内アドレスチェーン（接続順序）の管理を行う際、各アドレスの発行、開放を監視する空きアドレス管理メモリとフレーム内アドレスチェーンを管理するアドレスチェーン管理メモリを同一の共用管理メモリに統合することで、メモリ量の削減、省電力化を図ることができる。
LIUカードの本発明による構成例：図1及び図2
図1に、本発明に係るパケット伝送方法及び装置で用いるLIUカード2の構成例を示す。この構成例は、出力レート制御用の物理ポート単位のパケットFIFOを設ける事無く、パケットバッファよりパケットを読み出す前に、新たに設けた小規模なアドレスFIFOにより各物理ポートの実送信レート調整を行うようにしたものである。
図1に、本発明に係るパケット伝送方法及び装置で用いるLIUカード2の構成例を示す。この構成例は、出力レート制御用の物理ポート単位のパケットFIFOを設ける事無く、パケットバッファよりパケットを読み出す前に、新たに設けた小規模なアドレスFIFOにより各物理ポートの実送信レート調整を行うようにしたものである。
このため、図21に示した従来の構成例と比較して、読出制御部13を直接出力部17に接続すると共に、パケット制御部の代わりに読出アドレス格納部20を、アドレス制御部140と読出制御部13との間に設け、さらにアドレス管理部14において、空きアドレス管理メモリとアドレスチェーン管理メモリとを共用化した空きアドレス・アドレスチェーン共用管理メモリ145（以下、単に共用管理メモリ145と称することがある。）を用いている点が異なっている。以下に、その異なった箇所のみについて説明する。
(a)空きアドレス・アドレスチェーン共用管理メモリ145：パケットバッファ12における空きアドレスの繋がり、及び受信パケットの順番の繋がりをアドレス値のチェーン（数珠繋ぎ）で宛先毎に管理。
(b)読出アドレス格納部20：以下の３つのブロックから構成される。
・宛先識別部201：スケジューラ部15で決定された読出物理ポート番号を識別してどのアドレスFIFO202に溜め込むかを選択し、書込制御を行う。
・アドレスFIFO202：物理ポート毎にパケットバッファ12から読み出すパケットの読出アドレス値を格納する。
・調停部203：読み出すアドレスFIFO202を選択し、読出制御を行う。また、バックプレッシャー信号BPにより該当物理ポートの読出を停止する。
・宛先識別部201：スケジューラ部15で決定された読出物理ポート番号を識別してどのアドレスFIFO202に溜め込むかを選択し、書込制御を行う。
・アドレスFIFO202：物理ポート毎にパケットバッファ12から読み出すパケットの読出アドレス値を格納する。
・調停部203：読み出すアドレスFIFO202を選択し、読出制御を行う。また、バックプレッシャー信号BPにより該当物理ポートの読出を停止する。
図2(1)にパケットバッファ12の構成例、同図(2)〜(4)にメモリ143〜145の各構成例、そして同図(5)にアドレスFIFO202の構成例を示す。この内、メモリ143は、各物理ポート宛の先頭アドレス値の他、空き領域先頭アドレス値を格納する１つの領域を有し、メモリ144も、各物理ポート宛の末尾アドレス値の他、空き領域末尾アドレス値を格納する１つの領域を有する。また、新たに設けたメモリ145は「チェーン次アドレス」又は「空き次アドレス」を格納し、アドレスFIFO202は各物理ポートに対する読出アドレスを格納する。図示の例では、アドレスFIFO202は1つの物理ポートに対するメモリ構成を示す。
パケット受信動作：図3及び図4
図1に示した本発明に用いるLIUカード2のパケット受信時の動作を、図3及び図4により説明する。
図1に示した本発明に用いるLIUカード2のパケット受信時の動作を、図3及び図4により説明する。
まず、或る宛先に対してパケットを最初に受信した時の動作（その１）を、図３に示す符号(1)〜(5)に沿って説明する。
(1)パケット受信時、書込制御部11からアドレス制御部140へ受信パケット情報（宛先物理ポート番号、パケット長等）を通知し、アドレス制御部140では先頭アドレス管理メモリ143から空き先頭アドレス値を取得する。
(2)アドレス制御部140は、上記(1)で取得した空き先頭アドレス値で空きアドレス・アドレスチェーン共用管理メモリ145を読み出し、空き次アドレス値を取得して先頭アドレス管理メモリ143の空き先頭アドレス値格納領域に書き込む（空き先頭アドレス値の更新）。
(3)アドレス制御部140では、先頭アドレス管理メモリ143へ該当物理ポート番号のアドレスに上記(1)で取得した空き先頭アドレス値を書き込む（先頭アドレス値の更新）。これと共に、末尾アドレス管理メモリ144にも該当物理ポート番号のアドレスに空き先頭アドレス値を書き込む（末尾アドレス値の更新）。
(4)アドレス制御部140は、スケジューラ部15へ、読出制御のために受信パケット情報を通知する。
(5)上記(1)で空き先頭アドレス値を取得したアドレス制御部140は書込制御部11へその空き先頭アドレス値を出力し、書込制御部11ではその空きアドレス値が示すパケットバッファ12のアドレスに受信パケットを格納する。
次に宛先が同じ物理ポートへのパケットを受信した場合の動作（その2）を、図4に示す符号(1)〜(6)に沿って説明する。
(1)パケット受信時、書込制御部11からアドレス制御部140へ受信パケット情報（宛先物理ポート番号、パケット長等）を通知し、アドレス制御部140では先頭アドレス管理メモリ143より空き先頭アドレス値を取得する。
(2)アドレス制御部140では、上記(1)で取得した空き先頭アドレス値で空きアドレス・アドレスチェーン共用管理メモリ145を読み出し、空き次アドレス値を取得して先頭アドレス管理メモリ143の空き先頭アドレス値格納領域に書き込む（空き先頭アドレス値の更新）。
(3)アドレス制御部140では、末尾アドレス管理メモリ144にも該当物理ポート番号のアドレスに、空き先頭アドレス値を書き込む（末尾アドレス値の更新）。
(4)アドレス制御部140では、先頭アドレス管理メモリ143から該当物理ポート番号の先頭アドレス値を読み出し、空きアドレス・アドレスチェーン共用管理メモリ145へその先頭アドレス値が示すアドレスの領域に上記(1)で取得した空き先頭アドレス値を書き込む（アドレス値のチェーン接続動作）。
(5)アドレス制御部140は、スケジューラ部15へ、読出制御のために受信パケット情報を通知する。
(6)上記(1)で空きアドレス値を取得したアドレス制御部140は書込制御部11へその空きアドレス値を出力し、書込制御部11ではその空きアドレス値が示すパケットバッファ12のアドレスに受信パケットを格納する。
なお、パケット長により１パケットで複数のアドレスを使用する場合も上記動作と同様に、空きアドレスの取得とパケット内のチェーン接続動作を１パケット内で複数回行い、パケット内をチェーンで繋いで行けばよい。
メモリ内容の遷移：図5〜図12
次に、上記の受信動作を、各メモリ143〜145の記憶内容を示す図5〜図12により説明する。
次に、上記の受信動作を、各メモリ143〜145の記憶内容を示す図5〜図12により説明する。
1)デフォルト時（パケット入力前）：図5
この初期状態におけるメモリ内容は次のとおりである。
パケットバッファ12：全て空き状態
共用管理メモリ145：連鎖的に繋がれた空き次アドレス
先頭アドレス管理メモリ143：全て先頭アドレス= なし
空き先頭アドレス= 0
末尾アドレス管理メモリ144：全て末尾アドレス= なし
空き末尾アドレス= n
この初期状態におけるメモリ内容は次のとおりである。
パケットバッファ12：全て空き状態
共用管理メモリ145：連鎖的に繋がれた空き次アドレス
先頭アドレス管理メモリ143：全て先頭アドレス= なし
空き先頭アドレス= 0
末尾アドレス管理メモリ144：全て末尾アドレス= なし
空き末尾アドレス= n
2)パケットA1、B1、C1の入力：図6
宛先A,B,Cの3つのパケットA1, B1, C1を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス0,1,2にそれぞれパケットA1, B1, C1を格納
共用管理メモリ145：アドレス0,1,2にチェーン次アドレス= なし
先頭アドレス管理メモリ143：宛先Aの先頭アドレス= 0
宛先Bの先頭アドレス= 1
宛先Cの先頭アドレス= 2
空き先頭アドレス= 3
末尾アドレス管理メモリ144：宛先Aの末尾アドレス= 0
宛先Bの末尾アドレス= 1
宛先Cの末尾アドレス= 2
宛先A,B,Cの3つのパケットA1, B1, C1を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス0,1,2にそれぞれパケットA1, B1, C1を格納
共用管理メモリ145：アドレス0,1,2にチェーン次アドレス= なし
先頭アドレス管理メモリ143：宛先Aの先頭アドレス= 0
宛先Bの先頭アドレス= 1
宛先Cの先頭アドレス= 2
空き先頭アドレス= 3
末尾アドレス管理メモリ144：宛先Aの末尾アドレス= 0
宛先Bの末尾アドレス= 1
宛先Cの末尾アドレス= 2
3)パケットA2の入力：図7
宛先Aの2番目のパケットA1を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス3にパケットを格納
共用管理メモリ145：アドレス3のチェーン次アドレス= なし
アドレス0のチェーン次アドレス= 3
先頭アドレス管理メモリ143：空き先頭アドレス= 4
末尾アドレス管理メモリ144：宛先Aの末尾アドレス= 0 → 3
宛先Aの2番目のパケットA1を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス3にパケットを格納
共用管理メモリ145：アドレス3のチェーン次アドレス= なし
アドレス0のチェーン次アドレス= 3
先頭アドレス管理メモリ143：空き先頭アドレス= 4
末尾アドレス管理メモリ144：宛先Aの末尾アドレス= 0 → 3
4)パケットC2の入力：図8
宛先Cの2番目のパケットC2を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス4にパケットを格納
共用管理メモリ145：アドレス4のチェーン次アドレス= なし
アドレス2のチェーン次アドレス= 4
先頭アドレス管理メモリ143：空き先頭アドレス= 5
末尾アドレス管理メモリ144：宛先Cの末尾アドレス= 2 → 4
宛先Cの2番目のパケットC2を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス4にパケットを格納
共用管理メモリ145：アドレス4のチェーン次アドレス= なし
アドレス2のチェーン次アドレス= 4
先頭アドレス管理メモリ143：空き先頭アドレス= 5
末尾アドレス管理メモリ144：宛先Cの末尾アドレス= 2 → 4
5)パケットA3の入力：図9
宛先Aの3番目のパケットA3を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス5にパケットを格納
共用管理メモリ145：アドレス5のチェーン次アドレス= なし
アドレス3のチェーン次アドレス= 5
先頭アドレス管理メモリ143：空き先頭アドレス= 6
末尾アドレス管理メモリ144：宛先Aの末尾アドレス= 3 → 5
宛先Aの3番目のパケットA3を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス5にパケットを格納
共用管理メモリ145：アドレス5のチェーン次アドレス= なし
アドレス3のチェーン次アドレス= 5
先頭アドレス管理メモリ143：空き先頭アドレス= 6
末尾アドレス管理メモリ144：宛先Aの末尾アドレス= 3 → 5
6)パケットB2の入力：図10
宛先Bの2番目のパケットB2を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス6にパケットを格納
共用管理メモリ145：アドレス6のチェーン次アドレス= なし
アドレス1のチェーン次アドレス= 6
先頭アドレス管理メモリ143：空き先頭アドレス= 7
末尾アドレス管理メモリ144：宛先Bの末尾アドレス= 1 → 6
宛先Bの2番目のパケットB2を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス6にパケットを格納
共用管理メモリ145：アドレス6のチェーン次アドレス= なし
アドレス1のチェーン次アドレス= 6
先頭アドレス管理メモリ143：空き先頭アドレス= 7
末尾アドレス管理メモリ144：宛先Bの末尾アドレス= 1 → 6
7)パケットC3の入力：図11
宛先Cの3番目のパケットC3を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス7にパケットを格納
共用管理メモリ145：アドレス7のチェーン次アドレス= なし
アドレス4のチェーン次アドレス= 7
先頭アドレス管理メモリ143：空き先頭アドレス= 8
末尾アドレス管理メモリ144：宛先Cの末尾アドレス= 4 → 7
宛先Cの3番目のパケットC3を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス7にパケットを格納
共用管理メモリ145：アドレス7のチェーン次アドレス= なし
アドレス4のチェーン次アドレス= 7
先頭アドレス管理メモリ143：空き先頭アドレス= 8
末尾アドレス管理メモリ144：宛先Cの末尾アドレス= 4 → 7
8)パケットB3の入力：図12
宛先Bの3番目のパケットB3を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス8にパケットを格納
共用管理メモリ145：アドレス8のチェーン次アドレス= なし
アドレス6のチェーン次アドレス= 8
先頭アドレス管理メモリ143：空き先頭アドレス= 9
末尾アドレス管理メモリ144：宛先Bの末尾アドレス= 6 → 8
宛先Bの3番目のパケットB3を受信すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス8にパケットを格納
共用管理メモリ145：アドレス8のチェーン次アドレス= なし
アドレス6のチェーン次アドレス= 8
先頭アドレス管理メモリ143：空き先頭アドレス= 9
末尾アドレス管理メモリ144：宛先Bの末尾アドレス= 6 → 8
パケット送信動作：図13
次に、図2に示したLIUカード2のパケット送信時の動作を図13に示す符号(1)〜(7)に沿って説明する。
次に、図2に示したLIUカード2のパケット送信時の動作を図13に示す符号(1)〜(7)に沿って説明する。
(1)スケジューラ部15のスケジューリングにより決定された読出物理ポート番号を受けたアドレス制御部140は、先頭アドレス管理メモリ143から読出物理ポート番号に対応する宛先の先頭アドレス値を読み出す。
(2)アドレス制御部140は、上記(1)で取得した先頭アドレス値で空きアドレス・アドレスチェーン共用管理メモリ145からチェーン次アドレスを読み出し、読み出したチェーン次アドレス値を先頭アドレス管理メモリ143の該当物理ポート番号のアドレスへ書き込む（先頭アドレス値の更新）。
(3)アドレス制御部140は、上記(1)で取得した先頭アドレス値を読出アドレス値として読出アドレス格納部20へ出力し、読出アドレス格納部20では、該当する物理ポート番号のアドレスFIFO202に格納する。
(4)アドレスFIFO202に蓄積された読出アドレス値は、調停部203からの読出要求（例えば、単純なラウンドロビン動作）により、アドレスFIFO202から読み出され、これを受けた読出制御部13がパケットバッファ12から該当パケットの読出を行い、分離部17を介して該当物理ポート172から出力される。但し、分離部17では実レートに合わせた出力制御を行っており、バースト等により実レートを越える状態が起きた場合は出力を停止し、バックプレッシャー信号BPを調停部203に送出し、調停部203では該当ポートからの読出を停止する。
このように実レートに合わせた出力調整方法（バックプレッシャー制御等）は従来例と同様であるが、本発明では、従来のようにパケット単位での出力調整ではなく、アドレス単位（パケット分割）での調整が可能となる。
(5)アドレス制御部140は、末尾アドレスメモリ144から空き末尾アドレス値を読み出し、空きアドレス・アドレスチェーン共用管理メモリ145のそのアドレス値の領域に上記(1)で取得した読出アドレス値を書き込む（空きアドレス値のチェーン接続）。
(6)アドレス制御部140は、空きアドレス・アドレスチェーン共用管理メモリ145の上記(1)で取得したアドレス値の領域に、「空き次アドレス=なし」を書き込む。
(7)アドレス制御部140は、末尾アドレス管理メモリ144の空き末尾アドレス格納領域に上記(1)で取得した読出アドレス値を書き込む（空き末尾アドレス値の更新）。
なお、上記(1)〜(4)まではパケット読み出しに関する処理を示し、上記(5)〜(7)までは空きアドレスに関する処理を示す。
メモリ内容の遷移：図14〜図19
上記の送信動作を、各メモリの143〜145の記憶内容を示す図14〜図19により説明する。なお、送信開始時のメモリ状態は、図12に示した内容とする。
上記の送信動作を、各メモリの143〜145の記憶内容を示す図14〜図19により説明する。なお、送信開始時のメモリ状態は、図12に示した内容とする。
1)パケットA1の出力:図14
スケジューラ部15の指示により、宛先Aの1番目のパケットA1を出力するとき、アドレス制御部140は、先頭アドレス管理メモリ143の該当物理ポート（宛先A）の先頭アドレス値0を読出アドレス格納部20のアドレスFIFO202の宛先Aに対応するFIFOに格納しておく。そして、調停部203が、その調停動作により、例えばラウンドロビン方式で読出制御部13へ該宛先Aの先頭アドレス値0を与えることにより、該宛先Aの先頭アドレス値0における受信パケットA1が、パケットバッファ12から読み出される。この時点でのメモリ内容は次のようになる。
パケットバッファ12：アドレス0が空き状態
共用管理メモリ145：アドレスnの空き次アドレス=なし→ 0
アドレス0に空き次アドレス=なし
先頭アドレス管理メモリ143：宛先Aの先頭アドレス= 0 → 3
末尾アドレス管理メモリ144：空き末尾アドレス= n → 0
スケジューラ部15の指示により、宛先Aの1番目のパケットA1を出力するとき、アドレス制御部140は、先頭アドレス管理メモリ143の該当物理ポート（宛先A）の先頭アドレス値0を読出アドレス格納部20のアドレスFIFO202の宛先Aに対応するFIFOに格納しておく。そして、調停部203が、その調停動作により、例えばラウンドロビン方式で読出制御部13へ該宛先Aの先頭アドレス値0を与えることにより、該宛先Aの先頭アドレス値0における受信パケットA1が、パケットバッファ12から読み出される。この時点でのメモリ内容は次のようになる。
パケットバッファ12：アドレス0が空き状態
共用管理メモリ145：アドレスnの空き次アドレス=なし→ 0
アドレス0に空き次アドレス=なし
先頭アドレス管理メモリ143：宛先Aの先頭アドレス= 0 → 3
末尾アドレス管理メモリ144：空き末尾アドレス= n → 0
2)パケットA2の出力：図15
宛先Aの2番目のパケットA2を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス3が空き状態
共用管理メモリ145：アドレス0の空き次アドレス=なし→ 3
アドレス3の空き次アドレス=なし
先頭アドレス管理メモリ143：宛先Aの先頭アドレス= 3 → 5
末尾アドレス管理メモリ144：空き末尾アドレス= 0 → 3
宛先Aの2番目のパケットA2を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス3が空き状態
共用管理メモリ145：アドレス0の空き次アドレス=なし→ 3
アドレス3の空き次アドレス=なし
先頭アドレス管理メモリ143：宛先Aの先頭アドレス= 3 → 5
末尾アドレス管理メモリ144：空き末尾アドレス= 0 → 3
3)パケットB1の出力：図16
宛先Bの1番目のパケットB1を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス1が空き状態
共用管理メモリ145：アドレス3の空き次アドレス=なし→ 1
アドレス1に空き次アドレス=なし
先頭アドレス管理メモリ143：宛先Bの先頭アドレス= 1 → 6
末尾アドレス管理メモリ144：空き末尾アドレス= 3 → 1
宛先Bの1番目のパケットB1を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス1が空き状態
共用管理メモリ145：アドレス3の空き次アドレス=なし→ 1
アドレス1に空き次アドレス=なし
先頭アドレス管理メモリ143：宛先Bの先頭アドレス= 1 → 6
末尾アドレス管理メモリ144：空き末尾アドレス= 3 → 1
4)パケットB2の出力:図17
宛先Bの1番目のパケットB1を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス6が空き状態
共用管理メモリ145：アドレス1の空き次アドレス=なし→ 6
アドレス6に空き次アドレス=なし
先頭アドレス管理メモリ143：宛先Bの先頭アドレス= 6 → 8
末尾アドレス管理メモリ144：空き末尾アドレス= 1 → 6
宛先Bの1番目のパケットB1を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス6が空き状態
共用管理メモリ145：アドレス1の空き次アドレス=なし→ 6
アドレス6に空き次アドレス=なし
先頭アドレス管理メモリ143：宛先Bの先頭アドレス= 6 → 8
末尾アドレス管理メモリ144：空き末尾アドレス= 1 → 6
5)パケットC1の出力：図18
宛先Cの1番目のパケットを出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス2が空き状態
共用管理メモリ145：アドレス6の空き次アドレス=なし→ 2
アドレス2の空き次アドレス=なし
先頭アドレス管理メモリ143：宛先Cの先頭アドレス= 2 → 4
末尾アドレス管理メモリ144：空き末尾アドレス= 6 → 2
宛先Cの1番目のパケットを出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス2が空き状態
共用管理メモリ145：アドレス6の空き次アドレス=なし→ 2
アドレス2の空き次アドレス=なし
先頭アドレス管理メモリ143：宛先Cの先頭アドレス= 2 → 4
末尾アドレス管理メモリ144：空き末尾アドレス= 6 → 2
6)パケットCの2出力:図19
宛先Cの2番目のパケットC2を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス4が空き状態
共用管理メモリ145：アドレス2の空き次アドレス=なし→ 4
アドレス4の空き次アドレス=なし
先頭アドレス管理メモリ143：宛先Cの先頭アドレス= 4 → 7
末尾アドレス管理メモリ144：空き末尾アドレス= 2 → 4
宛先Cの2番目のパケットC2を出力すると、各メモリ内容は次のようになる。
パケットバッファ12：アドレス4が空き状態
共用管理メモリ145：アドレス2の空き次アドレス=なし→ 4
アドレス4の空き次アドレス=なし
先頭アドレス管理メモリ143：宛先Cの先頭アドレス= 4 → 7
末尾アドレス管理メモリ144：空き末尾アドレス= 2 → 4
なお、本発明は、上記実施例によって限定されるものではなく、特許請求の範囲の記載に基づき、当業者によって種々の変更が可能なことは明らかである。
（付記１）
受信パケットをパケットバッファに書き込むとき、そのアドレスを、物理ポートに対応する宛先毎に読出アドレスとして記憶すると共に、該受信パケットの受信パケット情報を記憶する第1ステップと、
スケジューリング制御に従って該受信パケットを該パケットバッファから読み出すとき、該受信パケット情報で指定された宛先の該読出アドレスを読み出して保持する第2ステップと、
調停制御に従って、該保持されている読出アドレスを取り出し、これに対応する受信パケットを該パケットバッファから読み出す第3ステップと、
を備えたことを特徴とするパケット伝送方法。
（付記２）付記１において、
該パケットバッファのアドレスが、各宛先に対して、空きアドレスのチェーン及び受信パケットの順番のアドレスチェーンで管理され、該パケットバッファへの書込時に該空きアドレスのチェーンに該受信パケットの順番のアドレスチェーンが該読出アドレスとして書き込まれ、該パケットバッファからの読出時に該書き込まれた該受信パケットの順番のアドレスチェーンに該空きアドレスのチェーンが書き込まれることを特徴としたパケット伝送方法。
（付記３）付記２において、
該受信パケットの順番のアドレスチェーンが、各宛先に対して、先頭アドレス、末尾アドレス、及び該先頭アドレスと該末尾アドレスとを繋ぐチェーンアドレスで構成され、該空きアドレスのチェーンが、各宛先に対して、最初の受信パケットを該パケットバッファに書き込むときの空き先頭アドレス、これに続く次の空きアドレス、及び該受信パケットを読み出したときの該パケットバッファの空きアドレスを示す空き末尾アドレスで構成されることを特徴としたパケット伝送方法。
（付記４）付記１において、
各物理ポートの蓄積量の監視により、スケジューリング停止指示となるバックプレッシャー信号の生成を行って、該パケットバッファからの読出帯域制御を行う第4ステップをさらに備えたことを特徴とするパケット伝送方法。
（付記５）
受信パケットをパケットバッファに書き込むとき、そのアドレスを、物理ポートに対応する宛先毎に読出アドレスとして第1の記憶部に記憶すると共に、該受信パケットの受信パケット情報を記憶する第1手段と、
スケジューリング制御に従って該受信パケットを該パケットバッファから読み出すとき、該受信パケット情報で指定された宛先の該読出アドレスを該第1の記憶部から読み出して第2の記憶部に保持する第2手段と、
調停制御に従って、該第2の記憶部に保持されている読出アドレスを取り出し、これに対応する受信パケットを該パケットバッファから読み出す第3手段と、
を備えたことを特徴とするパケット伝送装置。
（付記６）付記５において、
該パケットバッファのアドレスが、各宛先に対して、空きアドレスのチェーン及び受信パケットの順番のアドレスチェーンで管理され、該パケットバッファへの書込時に該空きアドレスのチェーンに該受信パケットの順番のアドレスチェーンが該読出アドレスとして書き込まれ、該パケットバッファからの読出時に該書き込まれた該受信パケットの順番のアドレスチェーンに該空きアドレスのチェーンが書き込まれることを特徴としたパケット伝送装置。
（付記７）付記６において、
該第1の記憶部が、該受信パケットの順番のアドレスチェーンを構成する、各宛先に対して先頭アドレス、末尾アドレス、及び該先頭アドレスと該末尾アドレスとを繋ぐチェーンアドレスをそれぞれ記憶する先頭アドレス管理メモリ、末尾アドレス管理メモリ、及び空きアドレス・アドレスチェーン共用管理メモリを含み、該先頭アドレス管理メモリが各宛先に対して最初の受信パケットを該パケットバッファに書き込むときの該空きアドレスのチェーンを構成する空き先頭アドレスを格納する領域を有し、該空き先頭アドレスは、これに続く該共用管理メモリに記憶された該空きアドレスのチェーンを構成する次の空きアドレスに更新され、該末尾アドレス管理メモリが、該受信パケットを読み出したときに該共用管理メモリに記憶された該パケットバッファの空きアドレスを空き末尾アドレスのチェーンとして格納する領域を有することを特徴としたパケット伝送装置。
（付記８）付記７において、
各物理ポートの蓄積量の監視により、スケジューリング停止指示となるバックプレッシャー信号の生成を行って該第2の記憶部を制御することにより該パケットバッファからの読出帯域制御を行う第4手段をさらに備えたことを特徴とするパケット伝送装置。
受信パケットをパケットバッファに書き込むとき、そのアドレスを、物理ポートに対応する宛先毎に読出アドレスとして記憶すると共に、該受信パケットの受信パケット情報を記憶する第1ステップと、
スケジューリング制御に従って該受信パケットを該パケットバッファから読み出すとき、該受信パケット情報で指定された宛先の該読出アドレスを読み出して保持する第2ステップと、
調停制御に従って、該保持されている読出アドレスを取り出し、これに対応する受信パケットを該パケットバッファから読み出す第3ステップと、
を備えたことを特徴とするパケット伝送方法。
（付記２）付記１において、
該パケットバッファのアドレスが、各宛先に対して、空きアドレスのチェーン及び受信パケットの順番のアドレスチェーンで管理され、該パケットバッファへの書込時に該空きアドレスのチェーンに該受信パケットの順番のアドレスチェーンが該読出アドレスとして書き込まれ、該パケットバッファからの読出時に該書き込まれた該受信パケットの順番のアドレスチェーンに該空きアドレスのチェーンが書き込まれることを特徴としたパケット伝送方法。
（付記３）付記２において、
該受信パケットの順番のアドレスチェーンが、各宛先に対して、先頭アドレス、末尾アドレス、及び該先頭アドレスと該末尾アドレスとを繋ぐチェーンアドレスで構成され、該空きアドレスのチェーンが、各宛先に対して、最初の受信パケットを該パケットバッファに書き込むときの空き先頭アドレス、これに続く次の空きアドレス、及び該受信パケットを読み出したときの該パケットバッファの空きアドレスを示す空き末尾アドレスで構成されることを特徴としたパケット伝送方法。
（付記４）付記１において、
各物理ポートの蓄積量の監視により、スケジューリング停止指示となるバックプレッシャー信号の生成を行って、該パケットバッファからの読出帯域制御を行う第4ステップをさらに備えたことを特徴とするパケット伝送方法。
（付記５）
受信パケットをパケットバッファに書き込むとき、そのアドレスを、物理ポートに対応する宛先毎に読出アドレスとして第1の記憶部に記憶すると共に、該受信パケットの受信パケット情報を記憶する第1手段と、
スケジューリング制御に従って該受信パケットを該パケットバッファから読み出すとき、該受信パケット情報で指定された宛先の該読出アドレスを該第1の記憶部から読み出して第2の記憶部に保持する第2手段と、
調停制御に従って、該第2の記憶部に保持されている読出アドレスを取り出し、これに対応する受信パケットを該パケットバッファから読み出す第3手段と、
を備えたことを特徴とするパケット伝送装置。
（付記６）付記５において、
該パケットバッファのアドレスが、各宛先に対して、空きアドレスのチェーン及び受信パケットの順番のアドレスチェーンで管理され、該パケットバッファへの書込時に該空きアドレスのチェーンに該受信パケットの順番のアドレスチェーンが該読出アドレスとして書き込まれ、該パケットバッファからの読出時に該書き込まれた該受信パケットの順番のアドレスチェーンに該空きアドレスのチェーンが書き込まれることを特徴としたパケット伝送装置。
（付記７）付記６において、
該第1の記憶部が、該受信パケットの順番のアドレスチェーンを構成する、各宛先に対して先頭アドレス、末尾アドレス、及び該先頭アドレスと該末尾アドレスとを繋ぐチェーンアドレスをそれぞれ記憶する先頭アドレス管理メモリ、末尾アドレス管理メモリ、及び空きアドレス・アドレスチェーン共用管理メモリを含み、該先頭アドレス管理メモリが各宛先に対して最初の受信パケットを該パケットバッファに書き込むときの該空きアドレスのチェーンを構成する空き先頭アドレスを格納する領域を有し、該空き先頭アドレスは、これに続く該共用管理メモリに記憶された該空きアドレスのチェーンを構成する次の空きアドレスに更新され、該末尾アドレス管理メモリが、該受信パケットを読み出したときに該共用管理メモリに記憶された該パケットバッファの空きアドレスを空き末尾アドレスのチェーンとして格納する領域を有することを特徴としたパケット伝送装置。
（付記８）付記７において、
各物理ポートの蓄積量の監視により、スケジューリング停止指示となるバックプレッシャー信号の生成を行って該第2の記憶部を制御することにより該パケットバッファからの読出帯域制御を行う第4手段をさらに備えたことを特徴とするパケット伝送装置。
1 パケット伝送装置
2 LIU（ライン・インタフェース・ユニット）カード
3 スイッチカード
11 書込制御部
12 パケットバッファ
13 読出制御部
14 アドレス管理部
15 スケジューラ部
17 出力部
20 読出アドレス格納部
140 アドレス制御部
143 先頭アドレス管理メモリ
144 末尾アドレス管理メモリ
145 空きアドレス・アドレスチェーン共用管理メモリ
171 分離部（Dmux）
172 物理ポート（P#0〜P#n）
201 宛先識別部
202 アドレスFIFO
203 調停部
図中、同一符号は同一又は相当部分を示す。
2 LIU（ライン・インタフェース・ユニット）カード
3 スイッチカード
11 書込制御部
12 パケットバッファ
13 読出制御部
14 アドレス管理部
15 スケジューラ部
17 出力部
20 読出アドレス格納部
140 アドレス制御部
143 先頭アドレス管理メモリ
144 末尾アドレス管理メモリ
145 空きアドレス・アドレスチェーン共用管理メモリ
171 分離部（Dmux）
172 物理ポート（P#0〜P#n）
201 宛先識別部
202 アドレスFIFO
203 調停部
図中、同一符号は同一又は相当部分を示す。
Claims (6)
- 受信パケットをパケットバッファに書き込むとき、そのアドレスを、物理ポートに対応する宛先毎に読出アドレスとして記憶すると共に、該受信パケットの受信パケット情報を記憶する第1ステップと、
スケジューリング制御に従って該受信パケットを該パケットバッファから読み出すとき、該受信パケット情報で指定された宛先の該読出アドレスを読み出して保持する第2ステップと、
調停制御に従って、該保持されている読出アドレスを取り出し、これに対応する受信パケットを該パケットバッファから読み出す第3ステップと、
を備えたことを特徴とするパケット伝送方法。 - 請求項１において、
該パケットバッファのアドレスが、各宛先に対して、空きアドレスのチェーン及び受信パケットの順番のアドレスチェーンで管理され、該パケットバッファへの書込時に該空きアドレスのチェーンに該受信パケットの順番のアドレスチェーンが該読出アドレスとして書き込まれ、該パケットバッファからの読出時に該書き込まれた該受信パケットの順番のアドレスチェーンに該空きアドレスのチェーンが書き込まれることを特徴としたパケット伝送方法。 - 請求項２において、
該受信パケットの順番のアドレスチェーンが、各宛先に対して、先頭アドレス、末尾アドレス、及び該先頭アドレスと該末尾アドレスとを繋ぐチェーンアドレスで構成され、該空きアドレスのチェーンが、各宛先に対して、最初の受信パケットを該パケットバッファに書き込むときの空き先頭アドレス、これに続く次の空きアドレス、及び該受信パケットを読み出したときの該パケットバッファの空きアドレスを示す空き末尾アドレスで構成されることを特徴としたパケット伝送方法。 - 受信パケットをパケットバッファに書き込むとき、そのアドレスを、物理ポートに対応する宛先毎に読出アドレスとして第1の記憶部に記憶すると共に、該受信パケットの受信パケット情報を記憶する第1手段と、
スケジューリング制御に従って該受信パケットを該パケットバッファから読み出すとき、該受信パケット情報で指定された宛先の該読出アドレスを該第1の記憶部から読み出して第2の記憶部に保持する第2手段と、
調停制御に従って、該第2の記憶部に保持されている読出アドレスを取り出し、これに対応する受信パケットを該パケットバッファから読み出す第3手段と、
を備えたことを特徴とするパケット伝送装置。 - 請求項４において、
該パケットバッファのアドレスが、各宛先に対して、空きアドレスのチェーン及び受信パケットの順番のアドレスチェーンで管理され、該パケットバッファへの書込時に該空きアドレスのチェーンに該受信パケットの順番のアドレスチェーンが該読出アドレスとして書き込まれ、該パケットバッファからの読出時に該書き込まれた該受信パケットの順番のアドレスチェーンに該空きアドレスのチェーンが書き込まれることを特徴としたパケット伝送装置。 - 請求項５において、
該第1の記憶部が、該受信パケットの順番のアドレスチェーンを構成する、各宛先に対して先頭アドレス、末尾アドレス、及び該先頭アドレスと該末尾アドレスとを繋ぐチェーンアドレスをそれぞれ記憶する先頭アドレス管理メモリ、末尾アドレス管理メモリ、及び空きアドレス・アドレスチェーン共用管理メモリを含み、該先頭アドレス管理メモリが各宛先に対して最初の受信パケットを該パケットバッファに書き込むときの該空きアドレスのチェーンを構成する空き先頭アドレスを格納する領域を有し、該空き先頭アドレスは、これに続く該共用管理メモリに記憶された該空きアドレスのチェーンを構成する次の空きアドレスに更新され、該末尾アドレス管理メモリが、該受信パケットを読み出したときに該共用管理メモリに記憶された該パケットバッファの空きアドレスを空き末尾アドレスのチェーンとして格納する領域を有することを特徴としたパケット伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007183532A JP5115066B2 (ja) | 2007-07-12 | 2007-07-12 | パケット伝送方法及び装置 |
| US12/218,066 US7706391B2 (en) | 2007-07-12 | 2008-07-11 | Packet transmission method and device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007183532A JP5115066B2 (ja) | 2007-07-12 | 2007-07-12 | パケット伝送方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009021872A true JP2009021872A (ja) | 2009-01-29 |
| JP5115066B2 JP5115066B2 (ja) | 2013-01-09 |
Family
ID=40253052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007183532A Expired - Fee Related JP5115066B2 (ja) | 2007-07-12 | 2007-07-12 | パケット伝送方法及び装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7706391B2 (ja) |
| JP (1) | JP5115066B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049983A (ja) * | 2009-08-28 | 2011-03-10 | Fujitsu Ltd | フレーム出力方法及びフレーム出力装置 |
| US8284668B2 (en) | 2009-03-19 | 2012-10-09 | Fujitsu Limited | Packet transmission apparatus, line interface unit, and control method for packet transmission apparatus |
| US11443783B2 (en) | 2020-07-16 | 2022-09-13 | Fujitsu Limited | Semiconductor device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2051455A1 (en) * | 2007-10-16 | 2009-04-22 | British Telecommunications Public Limited Company | Bandwidth assignment |
| US20130263147A1 (en) * | 2012-03-29 | 2013-10-03 | Lsi Corporation | Systems and Methods for Speculative Read Based Data Processing Priority |
| JP6632876B2 (ja) * | 2015-12-04 | 2020-01-22 | シナプティクス・ジャパン合同会社 | バッファメモリ装置及び表示駆動デバイス |
| US11681625B2 (en) * | 2018-12-20 | 2023-06-20 | Intel Corporation | Receive buffer management |
| US11606346B2 (en) * | 2020-06-29 | 2023-03-14 | Rockwell Automation Technologies, Inc. | Method and apparatus for managing reception of secure data packets |
| US11599649B2 (en) * | 2020-06-29 | 2023-03-07 | Rockwell Automation Technologies, Inc. | Method and apparatus for managing transmission of secure data packets |
| US11463560B2 (en) | 2021-01-20 | 2022-10-04 | Jump Algorithms, Llc | Network interface architecture having a directly modifiable pre-stage packet transmission buffer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06164641A (ja) * | 1992-11-17 | 1994-06-10 | Matsushita Electric Ind Co Ltd | Ｆｉｆｏメモリ・パケットスイッチ |
| JPH07321823A (ja) * | 1994-04-28 | 1995-12-08 | Hewlett Packard Co <Hp> | マルチキャスティング機能を備えた装置 |
| JPH11122257A (ja) * | 1997-10-15 | 1999-04-30 | Hitachi Ltd | 共通バッファ型スイッチ |
| JP2002281080A (ja) * | 2001-03-19 | 2002-09-27 | Fujitsu Ltd | パケットスイッチ装置およびマルチキャスト送出方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3473262B2 (ja) * | 1996-04-05 | 2003-12-02 | 株式会社日立製作所 | パケット通信装置 |
| JPH10327175A (ja) | 1997-05-26 | 1998-12-08 | Mitsubishi Electric Corp | スイッチ及びスイッチング方法 |
| JP3221407B2 (ja) | 1998-08-27 | 2001-10-22 | 日本電気株式会社 | Ａｔｍセル多重化方法及びその装置 |
| JP3543725B2 (ja) | 2000-04-11 | 2004-07-21 | 日本電気株式会社 | パケット交換装置およびパケット交換方法 |
| US7426604B1 (en) * | 2006-06-14 | 2008-09-16 | Sun Microsystems, Inc. | Virtual output buffer architecture |
-
2007
- 2007-07-12 JP JP2007183532A patent/JP5115066B2/ja not_active Expired - Fee Related
-
2008
- 2008-07-11 US US12/218,066 patent/US7706391B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06164641A (ja) * | 1992-11-17 | 1994-06-10 | Matsushita Electric Ind Co Ltd | Ｆｉｆｏメモリ・パケットスイッチ |
| JPH07321823A (ja) * | 1994-04-28 | 1995-12-08 | Hewlett Packard Co <Hp> | マルチキャスティング機能を備えた装置 |
| JPH11122257A (ja) * | 1997-10-15 | 1999-04-30 | Hitachi Ltd | 共通バッファ型スイッチ |
| JP2002281080A (ja) * | 2001-03-19 | 2002-09-27 | Fujitsu Ltd | パケットスイッチ装置およびマルチキャスト送出方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8284668B2 (en) | 2009-03-19 | 2012-10-09 | Fujitsu Limited | Packet transmission apparatus, line interface unit, and control method for packet transmission apparatus |
| JP2011049983A (ja) * | 2009-08-28 | 2011-03-10 | Fujitsu Ltd | フレーム出力方法及びフレーム出力装置 |
| US11443783B2 (en) | 2020-07-16 | 2022-09-13 | Fujitsu Limited | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US7706391B2 (en) | 2010-04-27 |
| JP5115066B2 (ja) | 2013-01-09 |
| US20090016350A1 (en) | 2009-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5115066B2 (ja) | パケット伝送方法及び装置 | |
| US7843816B1 (en) | Systems and methods for limiting low priority traffic from blocking high priority traffic | |
| JP2000151633A5 (ja) | ||
| US8284668B2 (en) | Packet transmission apparatus, line interface unit, and control method for packet transmission apparatus | |
| KR20070069822A (ko) | 가변 길이 데이터 패킷의 이종 네트워크 스위칭을 위한시스템 및 방법 | |
| JPH04176232A (ja) | パケット通信方式およびパケット通信装置 | |
| JPH08307432A (ja) | 通信方法 | |
| US20120311175A1 (en) | Guaranteed bandwidth memory apparatus and method | |
| US20080273546A1 (en) | Data switch and a method of switching | |
| JP2000270023A (ja) | Ｌａｎ中継交換装置 | |
| JP4630231B2 (ja) | パケット処理システム、パケット処理方法、およびプログラム | |
| JP4846601B2 (ja) | 不足ラウンドロビン方式のデータパケットスケジューリングのインスタントサービス方法 | |
| JP4406011B2 (ja) | 通信ネットワークを介して接続されたプロセッシングユニットを備えた電子回路 | |
| JP3848962B2 (ja) | パケット交換機およびセル転送制御方法 | |
| JP4669442B2 (ja) | パケット処理システム、パケット処理方法、およびプログラム | |
| JP2002344514A (ja) | マルチキャスト方法及びマルチキャスト装置 | |
| JP2008235988A (ja) | フレーム転送装置 | |
| KR100294002B1 (ko) | 비동기전송모드 네트워크에서 실시간 에이비알 트래픽 관리 방법 | |
| KR100441883B1 (ko) | 패킷 스위치 시스템의 입력 제어장치 및 방법 | |
| JP3880890B2 (ja) | セルスイッチ及びセル交換方法 | |
| EP2525535A1 (en) | A traffic manager and method of controlling the traffic manager | |
| JP3880802B2 (ja) | 交換装置及びセル交換方法 | |
| JP2000307604A (ja) | Ａｔｍリンク切り換えシステム | |
| JP5239636B2 (ja) | バックプレッシャパケット送出機能を有する通信装置 | |
| JP3786184B2 (ja) | パケット交換スイッチングシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100316 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110810 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110816 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111017 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120612 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120807 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120918 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121001 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5115066 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151026 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |