JP3880890B2 - セルスイッチ及びセル交換方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、ATM通信方式にあって、データを一定の長さ(セル単位)で交換するセルスイッチ及びセル交換方法に係り、特に入力バッファ型セルスイッチの構成と制御に関する。
【0002】
【従来の技術】
多様な通信形態に対応するATM通信方式にあって、例えば特開平9−321768号公報には、従来の入力バッファ型セルスイッチのブロック構成及び交換動作が開示されている。このような従来例を図7に示しており、図7において、セルスイッチ(ATMスイッチ)は、入線10(10a,10b,10cを指す)から入力された固定長データであるセルを宛先出線13(13a,13b,13cを指す)別に格納する入力バッファ部2(2a,2b,2cを指す)、入力バッファ部2内にあって宛先出線13別に実際にセルを格納する仮想出力キュー3(3a,3b,3cを指す)、入力バッファ部2から通知された全ての仮想出力キュー3内のセル蓄積情報を基に所定のアルゴリズムに従って仮想出力キュー3間の出力調停(次にセル送出許可を与える仮想出力キュー3を選択すること)を行うアービタ部41、アービタ部41からの交換情報に従って入力バッファ部2から入力されたセルを宛先出線13へ転送するスイッチ部5を有する。
【0003】
このような構成の入力バッファ型セルスイッチにおいて、各入線10からのセルは、セルヘッダ内の宛先情報に従って、所望の宛先出線13に対応した仮想出力キュー3に格納される。例えば、出線#1宛のセル(図7では「to#1」と書かれたセル)は、各入力バッファ部2内の出線#1に対応した仮想出力キュー3(図7では各入力バッファ部2内の最上段のキュー)に格納される。同様に出線#2、#3宛のセルは、2段目、3段目の各キューに格納される。
【0004】
アービタ部41は、全ての仮想出力キュー3の状態(セル蓄積情報)を監視して、転送待ちのセルが蓄積されている仮想出力キュー3の中から「入線同士/出線同士が重ならない複数のセル転送パスの組み合せ」を一組抽出し、当該セル転送パスに対応する仮想出力キュー3に対してセルの送出を許可(仮想出力キュー調停情報を出力)する。図7では、入線#1→出線#2、入線#2→出線#1、入線#3→出線#3の3つのセル転送パスが1回の調停で抽出されている。なお、上記交換動作(セル転送パス抽出動作)は、1セルの転送にかかる時間(「セル時間」)(=セル長/伝送速度)に1回行われる。
【0005】
入力バッファ型セルスイッチは上述のような構成及び動作となっているため、出力バッファ型セルスイッチ等には必要のないアービタ部41の搭載が必要となり、この部分の動作速度が入力バッファ型セルスイッチの交換容量の上限を決める主要因となっている。ここで、交換容量とは「収容回線速度(伝送速度)×収容回線数(入線または出線数)」を意味する。
【0006】
一方、セル長は一定なので、伝送速度に反比例して1セル時間である全体の調停時間が小すなわち短くなり、収容回線数に反比例して1回線(出線)当りの調停時間(=セル時間/収容回線数)が小すなわち短くなる。そして、この調停時間とアービタ部41を搭載しているデバイス(LSI)の動作速度の関係から、当該入力バッファ型セルスイッチの理論的な最大交換容量が決定されることになる。
【0007】
図8は、収容回線数の増加に伴うLSIのピン数不足等による実装上の問題を回避するためのブロック構成(スイッチ構成例)を示しており、例えば特開平10−126419号公報に開示される。図8において、セルスイッチ(ATMスイッチ)は、図7に示す構成の外に、低速な複数の入線10を高速な入力ポート11(11a,11b,11cを指す)へ多重する多重化部1(1a,1b,1cを指す)、高速な出力ポート12(12a,12b,12c)から出力されたセルを低速な出線13に振り分ける分離部61(61a,61b,61cを指す)、分離部61内において宛先出線13別にセルを格納し出力ポート12と出線13の間の物理伝送速度の違いを吸収するための大容量速度変換バッファ71(71a,71b,71cを指す)を更に有する。なおこの場合、入線10の伝送速度が出線13の伝送速度より高速という特殊なケースには、多重化部1が省略される構成も考えられ、図8の構成において、入線10の伝送速度が出線13の伝送速度の丁度4倍の場合、多重化部1が省略され、入力ポート11に入線10が直接収容される構成となる。
【0008】
【発明が解決しようとする課題】
上述のようなセルスイッチにおいて、実際のアプリケーションでは、セルスイッチに対して伝送速度の異なる回線(例えば10Gbps回線と2.4Gbps回線)を同時に収容する機能(異速度回線収容機能)が、ユーザから求められる場合が多い。この場合、図8に示すようにセルスイッチの入力ポート11と出力ポート12の伝送速度を高速回線と等しくし、高速回線はそのままとする一方低速回線は前段の多重化部1で高速回線の伝送速度に多重化してからセルスイッチに収容するという構成が考えられる。あるいは、低速回線だけをセルスイッチに多数収容する場合でも、前記LSIのピン数不足等による実装上の問題を回避するために、図8に示す構成とするのが得策と考えられる。なお、図8では、低速回線と高速回線(入出力ポート)の伝送速度比が丁度4倍の例(仮想出力キュー#1A〜#Dに対して例えば入線(出線)#1A〜#1Dのような例)を示している。
【0009】
各入力バッファ部2内の仮想出力キュー3の数は、出線13の数に比例して増加する。このため、図8に示した構成例では、低速回線収容時の仮想出力キュー3の数は高速回線収容時の4倍となる。つまり、高速回線収容時よりも低速回線収容時の方が、調停の対象となる仮想出力キュー3(=セル転送パス)が1出力ポート12当り4倍となるため、アービタ部41のハードウェア規模が大きくなり、それが原因でデバイス(LSI)の動作速度ネックが生じる可能性がある。さらに、図8に示す構成では、後段の分離部61に対して各出線13宛のセルが不規則に入力される。このため、分離部61においてセルを宛先出線13別に正確に分離するには、セルヘッダを参照して振り分ける必要がある上、セルが不規則に入力されてもバッファ溢れを起こさない容量を有する大容量速度変換バッファ71も備えなければならないという問題点があった。
【0010】
この発明は上記に鑑みてなされたもので、低速回線収容時にもアービタ部41の(デバイスの)動作速度ネックの発生を抑えること、さらに大容量速度変換バッファを用いずに従来方式と同等の低速回線収容機能を実現することを得るセルスイッチ及びセル交換方法の提供を目的とする。
【0011】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるセルスイッチは、入力ポートから入力されたセルを宛先出線別に用意された複数の仮想出力キューへ格納する入力バッファ部と、前記入力バッファ部からのセル蓄積情報を基に前記仮想出力キュー間の出力調停を行うアービタ部と、前記入力バッファ部から入力されたセルを宛先出線を収容する出力ポートへ転送するスイッチ部と、高速な前記出力ポートから入力されたセルを低速な宛先出線に振り分ける分離部を備えたセルスイッチにおいて、前記入力バッファ部内の前記仮想出力キューについて複数のグループ分けをし、前記アービタ部は複数のグループの内各グループごとに時分割動作にて順番に調停の対象とすると共に調停の対象となったグループ内の前記仮想出力キューに対してのみセルの出力を許可することを特徴とする。
【0012】
この発明によれば、グループ分けした時分割動作によってセル転送パス数を見掛け上高速回線収容時と同数にすることができ、つまり、調停時の条件(調停時間とセル転送パス数)を高速回線収容時と同一にすることができ、アービタ部の(デバイスの)動作速度ネックの発生を抑えられる。
【0013】
つぎの発明にかかるセルスイッチは、上記の発明において、分離部にて時分割動作を行うことを特徴とする。
【0014】
この発明によれば、グループ分けした時分割動作をこの分離部でも実行することによってセルヘッダを参照して振り分ける機能が不要となる上、分離部に入力される各グループ宛のセルレートは低速回線(出線)上のセルレートと同一かつ一定となるため、速度変換バッファを大容量にする必要がなくなり、小容量速度変換バッファを用意するだけで済む。
【0015】
つぎの発明にかかるセルスイッチは、上記の発明において、低速な複数の入線を高速な入力ポートへ多重化する多重化部を備えたことを特徴とする。
【0016】
この発明によれば、低速な入線を高速にできることで、異速度回線収容機能が得られる。
【0017】
つぎの発明にかかるセルスイッチは、上記の発明において、セルヘッダを利用して、時分割動作のタイムスロット情報を入力バッファ部−アービタ部間、入力バッファ部−スイッチ部間、及びスイッチ部−分離部間の少なくとも一つの間にて伝送することを特徴とする。
【0018】
この発明によれば、別線(制御線)を追加することなくグループの誤認識を回避すると共に、システム全体が正常に連携して動作する。
【0019】
つぎの発明にかかるセルスイッチは、上記の発明において、セル伝送用のデータ線とは別に設けられた制御線を利用して、時分割動作のタイムスロット情報を入力バッファ部−アービタ部間、入力バッファ部−スイッチ部間、及びスイッチ部−分離部間の少なくとも一つの間にて伝送することを特徴とする。
【0020】
この発明によれば、時分割動作のタイムスロット情報を制御線によってデータとは別に管理することになり、セルヘッダ内の情報エリアの一部をタイムスロット情報用に占有する必要が無くなり、他の情報用に転用できる。
【0021】
つぎの発明にかかるセルスイッチは、上記の発明において、タイムスロット情報生成手段を有し、前記タイムスロット情報生成手段から分配されたタイムスロット情報に従って時分割動作を行うことを特徴とする。
【0022】
この発明によれば、各部の時分割動作の基準となるタイムスロット情報をタイムスロット情報生成部が一元的に管理/分配することにより、各入力バッファ部から入力された複数のセルのグループ名を一つに揃えることができ、スイッチ部における同一グループが全て揃うまでの待ち合わせ時間を最小限に抑えることができる。
【0023】
つぎの発明にかかるセルスイッチは、上記の発明において、特定のタイムスロットを示すフラグ情報をタイムスロット情報として利用することを特徴とする。
【0024】
この発明によれば、グループの誤認識を回避すると共に、システム全体が正常に連携して動作できる。
【0025】
つぎの発明にかかるセルスイッチは、上記の発明において、タイムスロット番号をタイムスロット情報として利用することを特徴とする。
【0026】
この発明によれば、グループの誤認識を回避すると共に、システム全体が正常に連携して動作できる。
【0027】
つぎの発明にかかるセルスイッチは、上記の発明において、アービタ部の時分割動作の動作/停止を出力ポート単位に選択可能なことを特徴とする。
【0028】
この発明によれば、出力ポート単位に収容出線の伝送速度(または分離部の有無)を設定でき、高速回線と低速回線をセルスイッチに自由に混在収容できる。
【0029】
つぎの発明にかかるセル交換方法は、入力ポートから入力されたセルを宛先出線別に用意された複数の仮想出力キューへ格納するセル格納工程と、前記セル格納工程により格納されたセルの蓄積情報を基に前記仮想出力キュー間の出力調停を行う調停工程と、前記仮想出力キューから入力されたセルを宛先出線を収容する出力ポートへ転送する交換工程と、高速な前記出力ポートから入力されたセルを低速な宛先出線に振り分ける分離工程を備えたセル交換方法において、前記仮想出力キューについて複数のグループ分けをし、前記調停工程は複数のグループの内各グループごとに時分割動作にて順番に調停の対象とすると共に調停の対象となったグループ内の前記仮想出力キューに対してのみセルの出力を許可することを特徴とする。
【0030】
この発明によれば、グループ分けした時分割動作によって調停時の条件(調停時間とセル転送パス数)を高速回線収容時と同一にすることができ、アービタ部の(デバイスの)動作速度ネックの発生を抑えられる。
【0031】
つぎの発明にかかるセル交換方法は、上記の発明において、分離工程にて時分割動作を行うことを特徴とする。
【0032】
この発明によれば、グループ分けした時分割動作をこの分離工程でも実行することによってセルヘッダを参照して振り分ける工程が不要となる上、分離工程に入力される各グループ宛のセルレートは低速回線(出線)上のセルレートと同一かつ一定となるため、速度変換バッファを大容量にする必要がなくなり、小容量速度変換バッファを用意するだけで済む。
【0033】
つぎの発明にかかるセル交換方法は、上記の発明において、低速な複数の入線を高速な入力ポートへ多重する多重化工程を備えたことを特徴とする。
【0034】
この発明によれば、低速な入線を高速にできることで、異速度回線収容機能が得られる。
【0035】
【発明の実施の形態】
以下に添付図1〜6を参照して、この発明にかかる好適な実施の形態を詳細に説明する。なお図において、図7、8と同一部分には同符号を付す。
【0036】
実施の形態1.
図1はこの発明の実施の形態1であるセルスイッチの構成例を示す図である。図1において、1は低速な複数の入線10を高速な入力ポート11へ多重する多重化部、2は入力ポート11から入力されたセルを宛先出線13別に格納する入力バッファ部、3は入力バッファ部2内において宛先出線13別に実際にセルを格納する仮想出力キュー、4は入力バッファ部2から通知された全ての仮想出力キュー3内のセル蓄積情報を基に、所定のアルゴリズムに従って仮想出力キュー3間の出力調停(次にセル送出許可を与える仮想出力キュー3を選択すること)を行うアービタ部、5はアービタ部4からの交換情報に従って入力バッファ部2から入力されたセルを宛先出線13へ転送するスイッチ部、6は高速な出力ポート12から入力されたセルを低速な出線13に振り分ける分離部、7は分離部6内において宛先出線13別にセルを格納し出力ポート12と出線13の間の物理伝送速度の違いを吸収するための小容量速度変換バッファである。
【0037】
上述並びに図1に示すように、この発明の実施の形態1の基本的なブロック構成は、図8に示した従来例とほぼ同じであるが、アービタ部4の動作と分離部6の動作が従来例とは異なる。
【0038】
上述のセルスイッチにおいて、各入線10から入力されたセルは、まず多重化部1において入力ポート11の伝送速度に多重化される。次に入力ポート11から入力バッファ部2に入力されたセルは、そのヘッダ内の宛先情報に従って、所望の宛先出線13に対応した仮想出力キュー3に格納される。例えば、出線#1A宛のセルは、各入力バッファ部2内の出線#1Aに対応した仮想出力キュー3に格納される。
【0039】
ここで、仮想出力キュー3は、4つのグループ(グループA〜D)に分類されている。従来方式にはこのようなグループ分けの概念はなく、従来方式のアービタ部41は常に全ての仮想出力キュー3を調停の対象とするが、この実施の形態1によるアービタ部4は一度に1つのグループしか調停の対象としない。さらに、アービタ部4は、調停の対象となるグループをセル時間(タイムスロット)単位に1つずつ変化(例えば、A→B→C→D→A→・・・=4セル時間で一巡)させるものである。
【0040】
アービタ部4は、当該セル時間(タイムスロット)に調停の対象となったグループに属する仮想出力キュー3の状態(セル蓄積情報)のみを監視して、転送待ちのセルが蓄積されている当該グループに属する仮想出力キュー3の中から「入線同士/出線同士が重ならない複数のセル転送パスの組み合せ」を一組抽出し、当該セル転送パスに対応する仮想出力キュー3に対してセルの送出を許可(仮想出力キュー調停情報を出力)する。
【0041】
図1に示したセルスイッチの構成例を、論理的な動作に着目して書き直すと図2に示すような構成となる。つまり、論理的には、高速回線収容時と同じ構成の入力バッファ部2を持つ独立した4つのセルスイッチが、1セル時間(タイムスロット)毎に順番に動作しているのと等しくなっている。但し、物理的には、アービタ部4もスイッチ部5も図1に示した通り1つずつしか存在していない。
【0042】
このような時分割動作により、各セル時間(タイムスロット)において調停の対象となる仮想出力キュー3の数(=セル転送パス数)を全体の1/4に減らし、見掛け上高速回線収容時と同数にすることができる。つまり、調停時の条件(調停時間とセル転送パス数)を高速回線収容時と同一にすることができ、アービタ部4の(デバイスの)動作速度ネックの発生を抑えられるという効果を得る。
【0043】
ちなみに、常に全ての仮想出力キュー3を調停の対象とする従来方式の方が、若干セルスイッチとしての性能(セル廃棄特性等)が良くなるが、これは過剰品質とも言える。この実施の形態1による方式でも、各セル時間(タイムスロット)内の動作は高速回線収容時と論理的に全く同一となるため、高速回線収容時の性能が十分であれば、低速回線収容時の性能も十分である。
【0044】
また、上記時分割動作により、後段の分離部6に対しては、グループA〜Dに属する低速出線13宛のセルが1セル時間(タイムスロット)毎に順番に入力されることになる。1つのグループに着目すると、分離部6に入力される当該グループ宛のセルレートは、低速回線(出線)上のセルレートと同一かつ一定となるため、分離部6には大容量速度変換バッファ71を搭載する必要がなくなり、物理伝送速度を高速回線から低速回線に変換する1〜2セル分程度の小容量速度変換バッファ7を用意するだけで済む(小容量でもバッファ溢れは起きない)という効果が得られる。
【0045】
上記時分割動作において、グループの誤認識を回避すると共に、システム全体が正常に連携して動作するためには、各部間を伝送されるセルのグループ名を何らかの方法で明示する必要がある。つまり、セルの受信側で、当該セルのグループ名を判別できるようにしておく必要がある。ここで、グループ名の明示方式の代表的なものとして、2通りの方式を図4及び図5に示す。図4に示した「フラグ情報方式」では、タイムスロット情報として、例えばグループAに属するセルの時は’1’、それ以外のグループに属するセルの時は’0’となるようなフラグ情報を使用する。一方、図5に示した「タイムスロット番号方式」では、タイムスロット情報としてタイムスロット番号(=グループ名)を使用する。
【0046】
なお、図4及び図5では、フラグ情報またはタイムスロット番号をセルヘッダを利用して伝送する方式を示したが、これらの情報はセルヘッダではなく、セル伝送用のデータ線とは別に設けられた制御線を利用して伝送してもよい。
【0047】
実施の形態2.
つぎに、この発明の実施の形態2について説明する。図3はこの発明の実施の形態2であるセルスイッチの構成例を示す図である。実施の形態2のセルスイッチの各構成要素は、図1に示す実施の形態1のセルスイッチの各構成要素と基本的に同じ動作となる。ここで、実施の形態2では、伝送速度が高速な出線(高速回線)と低速な出線(低速回線)が混在している点に特徴があり、各部に分配された出線伝送速度設定情報により、出力ポート12単位に収容出線13の伝送速度(または分離部6の有無)を設定できるようになっている。入力バッファ部2内の仮想出力キュー3の構成は、入線10の伝送速度に依存せず、出線13の伝送速度にのみ依存する。ここで、低速な出線13を収容した出力ポート12に対しては、仮想出力キュー3を4グループ分用意するが、高速な出線13を収容した出力ポート12に対しては、仮想出力キュー3を1グループ分しか用意する必要がない。
【0048】
このような実施の形態2の構成にあって、アービタ部4は、低速な出線13宛の仮想出力キュー3については実施の形態1と同様に時分割動作によりグループ単位に順番に調停の対象とするが、高速な出線13宛の仮想出力キュー3については常に調停の対象とする。つまり、高速な出線13宛の仮想出力キュー3の扱いは従来方法と同じであり、ここにグループ分けの概念は存在しない。この動作は、「高速な出線13を収容した出力ポート12については、アービタ部4は時分割動作を停止する」という説明をすることができる。
【0049】
このような動作により、高速回線と低速回線をセルスイッチに自由に混在収容できる(異速度回線収容機能の実現)という効果が得られる。
【0050】
実施の形態3.
次に、この発明の実施の形態3について説明する。図6はこの発明の実施の形態3であるセルスイッチの構成例の一部を示す図である。図6では、煩雑になるのを避けるため簡略図とし、実施の形態3の動作説明に不要な多重化部1、仮想出力キュー3、小容量速度変換バッファ7の表記を省略しているが、基本的には存在する。実施の形態3のセルスイッチの各構成要素は、図1に示す実施の形態1または図3に示す実施の形態2のセルスイッチの各構成要素と基本的に同じ動作となる。但し、実施の形態3では、新たな構成要素としてタイムスロット情報生成部8が追加されており、そこから各部(多重化部1、アービタ部4、スイッチ部5、分離部6)に対してタイムスロット情報14が分配されている。
【0051】
このような図6の構成において、セルの基本的な交換動作そのものは、実施の形態1または実施の形態2と同一である。但し、実施の形態3では、各部の時分割動作の基準となるタイムスロット情報を、タイムスロット情報生成部8が一元的に管理・分配している点に特徴がある。例えば、スイッチ部5では、同じセル時間にアービタ部4において調停されたセル同士(同じグループのセル同士)で交換を行う必要がある。もし、各入力バッファ部2からスイッチ部5に同時に入力された複数のセルのグループ名がそれぞれ異なる場合は、スイッチ部5内の遅延調整用バッファメモリ(図示せず)を利用して、同じグループのセルが全て揃うまで待ち合わせを行う必要がある。ここで、タイムスロット情報生成部8から各入力バッファ部2に同じタイムスロット情報を分配し、全入力バッファ部2の動作タイミングを統一することによって、各入力バッファ部2から入力された複数のセルのグループ名を一つに揃えることができ、スイッチ部5における上記待ち合わせ時間を最小限に抑える効果が得られる。
【0052】
また、システム全体の動作タイミングを一元的に管理することで、各部間を伝送されるセルのグループ名をタイムスロット情報生成部8からのタイムスロット情報より特定できるため、セルヘッダまたはセル伝送用のデータ線とは別に設けられた制御線を利用してセルのグループ名を明示する機能を削除することも可能となる。
【0053】
実施の形態1〜3では、出力ポート12と出線13の数を3本としたが、これらの本数について特に制限はなく、どのような本数としてもよい。
【0054】
実施の形態1〜3では、多重化部1と分離部6における多重数(時分割動作のタイムスロット数)を4としたが、これらの数について特に制限はなく、どのような数としてもよい。
【0055】
【発明の効果】
以上説明したように、この発明によれば、入力ポートから入力されたセルを宛先出線別に用意された複数の仮想出力キューへ格納する入力バッファ部と、前記入力バッファ部からのセル蓄積情報を基に前記仮想出力キュー間の出力調停を行うアービタ部と、前記入力バッファ部から入力されたセルを宛先出線を収容する出力ポートへ転送するスイッチ部と、高速な前記出力ポートから入力されたセルを低速な宛先出線に振り分ける分離部を備えたセルスイッチにおいて、前記入力バッファ部内の前記仮想出力キューについて複数のグループ分けをし、前記アービタ部は複数のグループの内各グループごとに時分割動作にて順番に調停の対象とすると共に調停の対象となったグループ内の前記仮想出力キューに対してのみセルの出力を許可することにより、グループ分けした時分割動作によってセル転送パス数を見掛け上高速回線収容時と同数にすることができ、つまり、調停時の条件(調停時間とセル転送パス数)を高速回線収容時と同一にすることができ、アービタ部の(デバイスの)動作速度ネックの発生を抑えられる。
【0056】
つぎの発明によれば、分離部にて時分割動作を行うことにより、グループ分けした時分割動作をこの分離部でも実行することによってセルヘッダを参照して振り分ける機能が不要となる上、分離部に入力される各グループ宛のセルレートは低速回線(出線)上のセルレートと同一かつ一定となるため、速度変換バッファを大容量にする必要がなくなり、小容量速度変換バッファを用意するだけで済む。
【0057】
つぎの発明によれば、低速な複数の入線を高速な入力ポートへ多重化する多重化部を備えたことにより、低速な入線を高速にできることで、異速度回線収容機能が得られる。
【0058】
つぎの発明によれば、セルヘッダを利用して、時分割動作のタイムスロット情報を入力バッファ部−アービタ部間、入力バッファ部−スイッチ部間、及びスイッチ部−分離部間の少なくとも一つの間にて伝送することにより、別線(制御線)を追加することなくグループの誤認識を回避すると共に、システム全体が正常に連携して動作する。
【0059】
つぎの発明によれば、セル伝送用のデータ線とは別に設けられた制御線を利用して、時分割動作のタイムスロット情報を入力バッファ部−アービタ部間、入力バッファ部−スイッチ部間、及びスイッチ部−分離部間の少なくとも一つの間にて伝送することにより、時分割動作のタイムスロット情報を制御線によってデータとは別に管理することになり、セルヘッダ内の情報エリアの一部をタイムスロット情報用に占有する必要が無くなり、他の情報用に転用できる。
【0060】
つぎの発明によれば、タイムスロット情報生成手段を有し、前記タイムスロット情報生成手段から分配されたタイムスロット情報に従って時分割動作を行うことにより、各入力バッファ部から入力された複数のセルのグループ名を一つに揃えることができ、スイッチ部における同一グループが全て揃うまでの待ち合わせ時間を最小限に抑えることができる。
【0061】
つぎの発明によれば、特定のタイムスロットを示すフラグ情報をタイムスロット情報として利用することにより、グループの誤認識を回避すると共に、システム全体が正常に連携して動作できる。
【0062】
つぎの発明によれば、タイムスロット番号をタイムスロット情報として利用することにより、グループの誤認識を回避すると共に、システム全体が正常に連携して動作できる。
【0063】
つぎの発明によれば、アービタ部の時分割動作の動作/停止を出力ポート単位に選択可能なことにより、出力ポート単位に収容出線の伝送速度(または分離部の有無)を設定でき、高速回線と低速回線をセルスイッチに自由に混在収容できる。
【0064】
つぎの発明によれば、入力ポートから入力されたセルを宛先出線別に用意された複数の仮想出力キューへ格納するセル格納工程と、前記セル格納工程により格納されたセルの蓄積情報を基に前記仮想出力キュー間の出力調停を行う調停工程と、前記仮想出力キューから入力されたセルを宛先出線を収容する出力ポートへ転送する交換工程と、高速な前記出力ポートから入力されたセルを低速な宛先出線に振り分ける分離工程を備えたセル交換方法において、前記仮想出力キューについて複数のグループ分けをし、前記調停工程は複数のグループの内各グループごとに時分割動作にて順番に調停の対象とすると共に調停の対象となったグループ内の前記仮想出力キューに対してのみセルの出力を許可することにより、グループ分けした時分割動作によって調停時の条件(調停時間とセル転送パス数)を高速回線収容時と同一にすることができ、アービタ部の(デバイスの)動作速度ネックの発生を抑えられる。
【0065】
つぎの発明によれば、グループ分けした時分割動作をこの分離工程でも実行することによってセルヘッダを参照して振り分ける工程が不要となる上、分離工程に入力される各グループ宛のセルレートは低速回線(出線)上のセルレートと同一かつ一定となるため、速度変換バッファを大容量にする必要がなくなり、小容量速度変換バッファを用意するだけで済む。
【0066】
つぎの発明によれば、低速な複数の入線を高速な入力ポートへ多重する多重化工程を備えたことにより、低速な入線を高速にできることで、異速度回線収容機能が得られる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1であるセルスイッチの構成を示すブロック図である。
【図2】 図1に示したブロック図と論理的に等価のブロック図である。
【図3】 この発明の実施の形態2であるセルスイッチの構成を示すブロック図である。
【図4】 フラグ情報をセルヘッダを利用して伝送する方式の説明図である。
【図5】 タイムスロット番号をセルヘッダを利用して伝送する方式の説明図である。
【図6】 この発明の実施の形態3であるセルスイッチの構成を示す簡略ブロック図である。
【図7】 一従来例のセルスイッチの構成を示すブロック図である。
【図8】 他の従来例のセルスイッチの構成を示すブロック図である。
【符号の説明】
1 多重化部、2 入力バッファ部、3 仮想出力キュー、4 アービタ部、5 スイッチ部、6 分離部、7 小容量速度変換バッファ、8 タイムスロット情報生成部、10 入線、11 入力ポート、12 出力ポート、13 出線、14 タイムスロット情報。
Claims (12)
- 入力ポートから入力されたセルを宛先出線別に用意された複数の仮想出力キューへ格納する入力バッファ部と、前記入力バッファ部からのセル蓄積情報を基に前記仮想出力キュー間の出力調停を行うアービタ部と、前記入力バッファ部から入力されたセルを宛先出線を収容する出力ポートへ転送するスイッチ部と、高速な前記出力ポートから入力されたセルを低速な宛先出線に振り分ける分離部を備えたセルスイッチにおいて、
前記入力バッファ部内の前記仮想出力キューについて複数のグループ分けをし、前記アービタ部は複数のグループの内各グループごとに時分割動作にて順番に調停の対象とすると共に調停の対象となったグループ内の前記仮想出力キューに対してのみセルの出力を許可することを特徴とするセルスイッチ。 - 分離部にて時分割動作を行うことを特徴とする請求項1に記載のセルスイッチ。
- 低速な複数の入線を高速な入力ポートへ多重化する多重化部を備えたことを特徴とする請求項1または2に記載のセルスイッチ。
- セルヘッダを利用して、時分割動作のタイムスロット情報を入力バッファ部−アービタ部間、入力バッファ部−スイッチ部間、及びスイッチ部−分離部間の少なくとも一つの間にて伝送することを特徴とする請求項1〜3のいずれか一つに記載のセルスイッチ。
- セル伝送用のデータ線とは別に設けられた制御線を利用して、時分割動作のタイムスロット情報を入力バッファ部−アービタ部間、入力バッファ部−スイッチ部間、及びスイッチ部−分離部間の少なくとも一つの間にて伝送することを特徴とする請求項1〜3のいずれか一つに記載のセルスイッチ。
- タイムスロット情報生成手段を有し、前記タイムスロット情報生成手段から分配されたタイムスロット情報に従って時分割動作を行うことを特徴とする請求項1〜5のいずれか一つに記載のセルスイッチ。
- 特定のタイムスロットを示すフラグ情報をタイムスロット情報として利用することを特徴とする請求項1〜6のいずれか一つに記載のセルスイッチ。
- タイムスロット番号をタイムスロット情報として利用することを特徴とする請求項1〜6のいずれか一つに記載のセルスイッチ。
- アービタ部の時分割動作の動作/停止を出力ポート単位に選択可能なことを特徴とする請求項1〜8のいずれか一つに記載のセルスイッチ。
- 入力ポートから入力されたセルを宛先出線別に用意された複数の仮想出力キューへ格納するセル格納工程と、前記セル格納工程により格納されたセルの蓄積情報を基に前記仮想出力キュー間の出力調停を行う調停工程と、前記仮想出力キューから入力されたセルを宛先出線を収容する出力ポートへ転送する交換工程と、高速な前記出力ポートから入力されたセルを低速な宛先出線に振り分ける分離工程を備えたセル交換方法において、
前記仮想出力キューについて複数のグループ分けをし、前記調停工程は複数のグループの内各グループごとに時分割動作にて順番に調停の対象とすると共に調停の対象となったグループ内の前記仮想出力キューに対してのみセルの出力を許可することを特徴とするセル交換方法。 - 分離工程にて時分割動作を行うことを特徴とする請求項10に記載のセル交換方法。
- 低速な複数の入線を高速な入力ポートへ多重する多重化工程を備えたことを特徴とする請求項10または11に記載のセル交換方法。
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Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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Publication number | Priority date | Publication date | Assignee | Title |
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TRDD | Decision of grant or rejection written | ||
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