JPH09505713A - 広帯域ネットワークにおけるデータ伝送の並列アセンブリのためのシステム - Google Patents

Abstract

(57)【要約】 本発明は一般に、ローカル・エリア・ネットワーク（ＬＡＮ）およびワイド・エリア・ネットワーク（ＷＡＮ）を含む各種の通信システムにおけるデータの伝送に関する。本発明の主目的は、到着パケットが改変されているか、順不同か、または複製されているかと無関係に、一定時間でパケット情報をアセンブルし、またディスアセンブルできる並列構造に基づくシステムを提供することである。本発明のさらなる目的は、特に本発明の複雑性の低いアーキテクチャおよび再アセンブリを用いるＶＬＳＩチップに実装した場合に、広帯域ネットワークでの効率を向上するようなシステムを提供することである。

Description

【発明の詳細な説明】 広帯域ネットワークにおけるデータ伝送の 並列アセンブリのためのシステム 発明の背景 １．発明の分野 本発明は、ローカル・エリア・ネットワーク（ＬＡＮ）およびワイド・エリア ・ネットワーク（ＷＡＮ）を含む各種の通信システムでのデータ伝送に関する。２．関連技術 上記のような通信システムでは、送信元(origin)と送信先(宛先：destination )の間で伝送するデータはそのデータをうまく伝送するために特定のデータ・パ ケットにフォーマットされる。パケット通信は、全てのパケットに対してある種 の処理、例えば検索（例えば、パケットの径路(route)を見つけ出すため）やソ ート（例えば、資源を割り当てるため）等を必要とする。広帯域ネットワークで 使用される高速で小型のパケットサイズは、これらパケット当たりに必要とされ る処理を増加するので、並列処理構造を組み込んだシステムが注目されている。 データ伝送に関係するプロトコルは、個別のパケット情報を組み立てるか、有 用な機能を提供するか、または記憶容量を減少し通信効率を向上させるために使 用することが多い。しかし、このようなデータの伝送中にエラーが発生し、受信 時にデータ・パケットを改変させたり(corrupted)、順不同にしたり(out oforde r)、または複製(duplicated)を作ることがある。 アセンブリに必要な処理は、ネットワークとレシーバ（受信機）がどのように パケットを処理するかに依存している。パケット・ストリーム上のネットワーク の影響は、ネットワークが「保証された(guaranteed)」または「最善努力(best- effort)」サービスのどちらを提供するように構成されているかに依っている。 典型的には、ネットワークは「保証された」サービス・フォーマットで、過剰に 複雑にならないように運用し、さらに余剰バンド幅で「最善努力」サービス・フ ォーマットの運用を行うように設定できる。 「保証された」サービス・フォーマットでは、ネットワークが自身の資源を割 り当て（即ちバンド幅の予約）て、輻輳損失(congestion loss)または順不同(mi sordering)なしにデータが到着することを保証し、ネットワークからのジッタだ けで送信された順序でデータが受信されるようにする。従来の「保証された」サ ービス・フォーマットのネットワークは、１０^-6以下のデータ・パケット損失を サービスに提供するように設計してある。ネットワークが、データの伝送または 処理において能力限界に達し、これ以上のデータを処理できなくなった場合、ネ ットワークへのあらゆる追加接続が拒絶される。「保証された」サービス・フォ ーマットはアセンブリ機能を単純化する。例えば、非同期伝送モード(Asynchron ous Transfer Mode‐ＡＴＭ)動作（これはデータの順序を保証している）では、 それぞれのセルにパケット記述子が必要とされない。そのため、各データ・パケ ットのデータ量はＡＴＭ動作でかなり大きくなる。しかし「保証された」サービ ス・フォーマットは、データ伝送の総合スループットを減少し、セットアップ・ レイテンシ(set-up latency)を増加させることがある。ネットワークが最大容量 に近付くにつれて、資源の共有／割当がさらに制約される結果、スループットが 減少することがあり、またネットワーク固有のルーティング（例、マルチパス・ ルーティングなし）上の制限の結果としても制限されることがある。少なくとも 第１のデータ・パケットのセットアップ・レイテンシは、データの伝送を開始す る前にネットワーク資源の高信頼度の割り当てがエンドツーエンド通信を必要と するため、増加することがある。 「最善努力」サービス・フォーマットでは、データ・パケット損失が許容され る。また、「最善努力」サービス・フォーマットによるネットワークでは、さら に改変され、順不同または複製されたデータ・パケットも許容される。しかし、 このサービス・フォーマットは、輻輳中にパケットを落すまたは再ルートするこ とのできる柔軟性があるので、ネットワークを高い利用レベルで稼働させること ができる。さらに、データ伝送用に特定の資源予約が必要とされない。したがっ て、「最大効率の」サービス・フォーマットのネットワークは、セットアップ・ レイテンシが低くできる。全体として、順不同と輻輳損失に起因するアセンブリ の問題が経済的に解決されれば、「最善努力」サービスはシステム全体のコスト を低減できる。 パケット・ストリームに対するレシーバ・プロトコル処理の影響は、レシーバ がデータを物理的または仮想的にアセンブリするかどうかに依存する。 物理的アセンブリでは、それまでのデータ全部が到着するまで、レシーバが再 配列バツファ(reorder buffer)内にデータをバッファリングする。このバッファ リングにより、プロトコル処理に影響せずにバッファ内へ複数回にわたり複製を 書き込めるため、複製の検出の必要性が無くなる。物理的アセンブリではアセン ブリ機能が単純化されるが、平均スループットが減少し、最悪の場合にはレイテ ンシが増大する。アセンブリの制約の少い形態（即ち仮想アセンブリ）では、ス ループットを改善しレイテンシを減少できる。物理的アセンブリを仮想アセンブ リに比較すると、個別の平均スループットおよびセットアップ・レイテンシは同 等である。しかし、仮想アセンブリのパフォーマンス・レベルと物理的アセンブ リとを最悪の場合のシナリオで比較すると、仮想アセンブリのパフォーマンス・ レベルのほうが一般に良好である。 カットスルー処理(cut-through processing)では、レシーバは、データが到着 すると、せいぜい単純なＦＩＦＯキューでデータ処理を行う。ある種のプロトコ ル機能は、カットスルー・モードで動作できない（例えば、サイファー・ブロッ ク連鎖暗号(cipher-block-chained encryption)）が、順序の制約なしにほぼ同 等の機能性を提供できることが多い。カットスルー処理では、バッファ数が少く 、スループットが向上し、最悪の場合のレイテンシが減少する。その一方で、カ ットスルー処理はアセンブリ機能の複雑性が増大する。 発明の概要 本発明の主な目的は、到着パケットが改変、順不同、または重複している場合 でもパケット情報のアセンブルとディスアセンブルが一定時間内に行える、並列 構造に基づくシステムを提供することである。 本発明のさらなる目的は、本発明による複雑性の低いアーキテクチャと再アセ ンブリを用い、特にＶＬＳＩチップに実装した場合に広帯域ネットワークにおけ る効率を改善するシステムを提供することである。 本発明の別の目的は、各種の通信に有利にアプリケーション可能なアセンブル ・システムおよび構造である。例えば、本発明のアセンブリ機能では、完了エラ ー検出ブロック(complete error detection block)の検出および全てのオペラン ドが分散計算用に到着する時点の検出において、より高い効率が得られる。本発 明のシステムでは、ネットワークに向けて情報をアセンブルしているときに、い つ、どのような種類のデータが受信されたかの選択的認知が可能になるので、情 報をアセンブルするために必要なメモリまたは記憶の量を減少できる。 図面の簡単な説明 本発明は、添付の図面を参照しつつ、好ましい実施例についての以下の詳細な 説明を読むことで、より良く理解されよう。図面においては、全体に同じ参照番 号は同等の部材を表わしている。 図１は、本発明の好ましい実施例の一般的アプリケーションと実装のシステム ・ブロック図を示す。 図２ａは、本発明による操作のための独立データ・パケットのディスアセンブ ルを示す。 図２ｂは、本発明による順不同ならびに複製データ・パケットのアセンブルを 示す。 図３ａは、本発明によるアセンブル／再アセンブル・デバイスの一般的システ ムブロック図を示す。 図３ｂは、本発明によるｚステージを有するアセンブル・デバイスのためのア ーキテクチャを示す。 図４は、本発明の１ステージのシステムブロック図を示す。 図５は、図４にしたがってステージに組み込まれる１ステージ・セルの一般的 回路図を示す。 図６（ａ）から図６（ｆ）は、本発明によるプリミティブなアセンブリ機能に より、ステージにアセンブルされたデータ・パケットの第１のセットのシーケン スを示す。 図７（ａ）から図７（ｆ）は、本発明によるプリミティブなアセンブリ機能に より、同じステージで同時にアセンブルされたデータ・パケットの第１と第２の セットのシーケンスを示す。 図８は、本発明のシステムに組み込まれる書き込み処理のフローチャートを示 す。 図９は、本システムの１ステージでの書き込み処理に組み込まれた論理を表わ す機能テーブルを示す。 図１０は、図３ａまたは図３ｂに図示した本発明に組み込まれるディスアセン ブリ・アダプタの一つの実施例を示す。 好ましい実施例の詳細な説明 図面に図示した本発明の好ましい実施例を説明する上で、簡明にする目的で特 定の術語を使用している。しかし、本発明はこのように選択した特定の術語に限 定されることを意図しておらず、また、それぞれの特定要素が同様な目的を実現 するために同様の方法で動作する技術的等価物の全てを含むことは、理解される べきである。 本発明を説明する目的で、独立したデータブロックはデータの連続スパン(con tiguous span)として定義され、スパンまたはブロック内のデータの各ワードは ユニークなシーケンス番号を有する。データブロックは高レベルで処理可能なデ ータの完全なセットである。データのパケットは、独立して処理可能なブロック 内にあるデータの何らかの連続スパンとして定義される。 本発明の好ましい実施例において、本システムは、通信システム例えばネット ワーク中に伝送されたデータ・パケットのディスアセンブリおよびアセンブリ／ 再アセンブリのための構造ならびに動作を指向している。伝送されるデータ・パ ケットの構造を利用するために、特に異なるブロックまたはアプリケーションか らのデータ・パケットが相互に多重化されるような通信システムにおいては、各 データ・パケットはそのデータ・パケットをユニークに記述するパケット記述子 (packet descriptor)のパケット記述子データセット(packet descriptor set)を 含む。このパケット記述子(packet descriptor：ＰＤ)または記述子変数は次の ようにフォーマットされる。 ＰＤ＝｛ＩＤ，ＬＯ，Ｈｉ，ＴＹ｝、ただし ・ＩＤはｋビット接続識別子(connection identifier) ・ＬＯはパケット内のデータスパン(data span)のｎビット開始シーケンス 番号 ・ＨＩはパケット内のデータスパンのｎビット終了シーケンス番号 ・ＴＹは２ビットパケット種別（Ｓ、Ｍ、ＥまたはＣ） ＩＤ、ＬＯ、ＨＩ記述子は前述の通り数値である。ＴＹパケット種別記述子は パケット内のデータスパンの全体としての完全なデータブロックに対する関連性 を示す。種別記述子は次の通りである： ・Ｓ＝ブロックの開始パケット(starting packet) ・Ｍ＝ブロックのデータのすべての中間パケット(middle packet) ・Ｅ＝ブロックの終了パケット(ending packet) ・Ｃ＝完全な(complete)データブロックの記述 完全なデータブロックは、開始、中間および終了パケットの全部を有する。 図１に図示したように、本発明は、ネットワーク通信システムに一般的に適用 可能であり、そのシステムは、他の特徴と共に、ネットワークを経由して伝送さ れるデータ・パケットを完全なデータブロックにアセンブルするためのアセンブ リ／再アセンブリ・デバイス３、通信ネットワーク７経由で伝送するためデータ ブロックをデータ・パケットに変換するためのディスアセンブリ・デバイス４、 ユーザとアセンブリ／再アセンブリ３およびディスアセンブリ・デバイス４のそ れぞれとの間で通信が行えるようにするためのユーザ・インタフェース５、およ びデバイス３、４のそれぞれを通信ネットワーク７に接続するためのネットワー ク・インタフェース６を含む。 ディスアセンブリ・デバイス４では、ディスアセンブリ動作は次のように行わ れる： ・ディスアセンブルしようとするデータ・パケットのアカウンティング(acc ounting)を行う ・選択したパケットのパケット記述子（群）を抽出する ・アカウンティングを更新して選択したパケット（群）を除去し、パケット を操作したことを表わす。 図２ａは、パケット記述子データセットで表わされる独立パケット１を２個の １０ワード・パケット１ａ、１ｂにディスアセンブルする例を示す。図示したパ ケット１は、ＩＤ５を有する接続から到着し、シーケンス番号１６から始まりシ ーケンス番号３５で終了する２０ワードのデータを有する。パケット記述子デー タセットはＰＤ＝｛５、１６、３５、Ｃ｝として表わされる。 アセンブリ／再アセンブリ・デバイス３では、以下のような動作を行ってそれ ぞれのパケットを操作する： ・最小パケット・アカウンティングを生成する ・完全なデータブロックを検出する ・複製(duplicate)データ・パケットを検出する アセンブリ／再アセンブリ・デバイス３が、データ・パケットの物理的または 仮想アセンブリ／再アセンブリのどちらで動作しても、これら３つの動作は同一 である。物理アセンブリの場合、データ・パケットは、完全なデータブロックが 検出されるまでバッファリングされる。仮想アセンブリも完全なデータブロック の検出を含むが、到着データ・パケットのバッファリングまたは再配列は行わな い。仮想アセンブリでは、セットアップ・レイテンシを減少し、データ・スルー プットを大きく取ることができる。しかし、レシーバでのその他の処理機能（例 えば、受信データのパリティを計算する機能）における複製情報の問題を防止す るため、仮想アセンブリは複製データの検出動作を含む必要がある。 アセンブリでは、図２ａに図示したように矢印が単純に反転される。言い換え れば、２個の１０ワードパケット１ａ、１ｂを２０ワードの独立パケット１にア センブルできる。しかし、システムが通信しているネットワークが何らかの無作 為性を導入する場合、アセンブリはさらに複雑になる。 アセンブリの処理およびネットワーク内での動作要件は次のようなことに基づ いて変化する： ・通信速度（ビット／毎秒） ・パケット・サイズ（ビット／パケット） ・並列アセンブリの個数 ・ランダムの程度 ネットワークのランダム性は、あるパケットを直前のパケットに対して順不同 にしたり、直前のパケットの複製、直前のパケットとのオーバーラップ、または 、パケット記述子の改変を生じる。 例えば、図２ｂは、順不同かつ複製されたパケットでのアセンブリ動作を示す 。時刻ｔ＝１において、順不同のパケット１ｂ（例えば、｛５，２６，３５，Ｅ ｝）をメモリに受信する。時刻ｔ＝２では、複製パケット１ｂ′のメモリへの到 着が通知される。時刻ｔ＝４では、２個のユニークなパケット１ａ、１ｂがＰＤ ＝｛５，１６，３５，Ｃ｝で記述されるブロックにアセンブルされ、完全なブロ ックの存在が検出されることになる。 複製パケットは、完全であるか、または以前に受信したデータ・パケットの部 分的複製であるかのどちらかであり得る。上記の例の複製パケット１ｂ′（｛５ ，２６，３５，Ｅ｝）は完全な複製に分類される。 オーバーラップは、メモリ内に格納されている以前に受信したパケットの部分 的複製である。例えば、図２ｂに図示したように、パケット１ｂ″｛５，２６， ３０，Ｍ｝が時刻ｔ＝３に到着した場合、これはパケット１ｂ（｛５，２６，３ ５，Ｅ｝）とのオーバーラップである。 改変されたパケットは不正なパケット記述子データを含む。例えば、時刻ｔ＝ ４に到着したパケットｌａ（｛５，１６，２５，Ｓ｝）が改変されていた場合、 パケット記述子データセット｛５，１６，２５，Ｍ｝として現われるかも知れな い。改変されたパケットはシステムの特定アプリケーションにしたがって処理さ れる。改変されたパケットを処理する一つの方法は、これを破棄し次の到着デー タ・パケットの処理に進むことである。 本発明の主要な利点の一つは、アセンブリ動作が、パケット記述子に影響する エラーまたはランダム性にのみ関連し、実際のデータには関連しないように設計 されている ことである。 本発明の第１の実施例において、本発明のシステムは、アセンブリまたはディ スアセンブリが一定時間内に発生し、到着データの並列ストリーム数またはラン ダム性に依存しないような並列構造および動作を含んでいる。 図３ｂに図示したように、本システムは、Ｓｔ０からＳｔｚ−１の番号を付け たｚ個の計算ステージ１０と関連する並列処理を使用し、各ｚステージ１０（ｉ ＝０からｚ−１）が一つのパケット記述子データセットを格納する：ＰＤ［ｉ］ ＝｛ＩＤ［ｉ］，ＬＯ［ｉ］，ＨＩ［ｉ］，ＴＹ［ｉ］｝。図３ａはアセンブリ ／再アセンブリ・デバイス３のシステムブロック図で、デバイス３は、ユーザと の通信を行えるようにユーザ・インタフェース５のそれぞれに接続され、かつデ ータを伝送するネットワークとの通信を行えるようにネットワーク・インタフェ ース６に接続される。アセンブリ・デバイス自体の内部で、メモリ・ステージ１ ０のセットが互いに並列接続され、メモリ・ステージ１０のパケット記述子デー タセットの受信、出力および格納を制御するデバイス・コントローラ３７へ接続 される。ディスアセンブリ・アダプタ１１は、ディスアセンブリ機能ならびにア センブリ再アセンブリ機能を実行させるように意図している場合、デバイス・コ ントローラ３７とメモリ・ステージ１０の間へ選択的に接続できる。パケット記 述子データセットは、デバイス・コントローラ３７とメモリ・ステージ１０の間 でディスアセンブリ・アダプタ１１を介して転送される。デバイス・コントロー ラ３７は、さらにＦＬＡＧＳ ＳＩＧＮＡＬＳ線を介してメモリ・ステージ１０ に接続して、個別のメモリ・ステージ内にデータを受信しフラグ状態を制御する 。 図３ｂは、ディスアセンブリ・アダプタ１１に関連して、メモリ・ステージ１ ０にｚステージを有するアセンブリ／再アセンブリ・デバイス３の構造を示す。 図４はそれぞれのステージ１０のアーキテクチャを示す。一般的に、ステー ジＳｔ０からＳｔｚは互いに並列接続され、新規のパケット記述子セット（ＰＤ ［ｎｅｗ］＝｛ＩＤ［ｎｅｗ］，ＬＯ［ｎｅｗ］，ＨＩ［ｎｅｗ］，ＴＹ［ｎｅ ｗ］｝）上のデータを受信する。 図４は、３つのステージ・セル１０ａ〜１０ｃおよびステージ・コントローラ １２から構築した単一ステージのブロック図を示す。図示したように、ステージ ・セル１０ａ〜１０ｃは相互に接続してあり、隣接する下側または後続にあるス テージの対応するステージ・セルからのパケット記述子データセットをさらに受 信し、一方で、パケット記述子データセットを隣接する上側または先行ステージ へ、またはステージ・コントローラ１２へ出力する。メモリ・ステージ１０のそ れぞれは、デバイス・コントローラ３７へステージ内で実行したプリミティブ関 数の結果を通知するための一連のフラグの状態をステージ・コントローラ１２か ら出力するようにも接続してある（図３ａ参照）。フラグには以下を含む： ・Ｑ＝（−１，０，＋１） 全ストレージの変化 ・ＦＣ＝１ いずれかのＴＹ［ｉ］＝Ｃの場合 ・ＦＤ＝１ ＰＤ［ｎｅｗ］が複製の場合 ・ＦＭ＝１ いずれかのＭＦ［ｉ］＝１の場合 各ステージ１０は、アセンブル処理を実行して、状態フラグ（２ビットＱバス ）、完全なパケットフラグ（１ビットＦＣ線）、複製フラグ（１ビットＦＤ線） 、一致フラグ（１ビットＦＭ線）をデバイス・コントローラへ出力する。ステー ジ・コントローラ１２も、有効パケット記述子を示す有効性フラグ（ＶＡ［ｉ］ ）と、一致の発生を記憶するための一致フラグ（ＭＦ［ｉ］とを内部的に保持し ている。 システムがディスアセンブルと共にアセンブルを行えるように構成される場合 、ディスアセンブリ・アダプタ１１（図３ｂ参照）はステージ１０に接続して、 ステージへ新規パケット記述子データＰＤ［ｎｅｗ］を入力するようにする。デ ィスアセンブリ・アダプタ１１はさらに、デバイス・コントローラ３７のコマン ドに基づいてディスアセンブルされたかまたはアセンブルすべきかのいずれかで ある、外部パケット記述子データセット（ＰＤ［ｅｘ］＝｛ＩＤ［ｅｘ］，ＬＯ ［ｅｘ］，ＨＩ［ｅｘ］，ＴＹ［ｅｘ］｝）を各々送信ま たは受信するように接続される。本システムの一つのアプリケーションにおいて 、外部パケット記述子データセットは内部ブロードキャスト・バスから発生する 。 図５は、４個のデータポートＸＡ、ＸＢ、ＸＣおよびＸＤと、３本の制御入力 ＲＥＳＥＴ、ＳＥＬＥＣＴおよびＣＬＯＣＫと、出力ＲＥＳＵＬＴＳとを備えた 典型的なステージ・セル１０を示す。減算回路１５は、２つの入力の間の差を計 算し、差が大きい（＞）か、小さい（＜）か、または等しい（＝）かを、＋１、 ０、−１に固定された値で表示する。ステージ・コントローラ１２はこの結果（ ならびにその他の入力）を用いてＳＥＬＥＣＴ線の値を決定する。ＳＥＬＥＣＴ 線の値により、マルチプレクサ１３は、４つの可能性のあるソースの一つ（図４ 参照）からレジスタ１４をロードして、次のように動作方法を決定する： ・ポートＸＡは既存の値を保持する ・ポートＸＢは上側の値をロードする ・ポートＸＣは下側の値をロードする ・ポートＸＤは新規の値をロードする ３ステージセル１０ａ〜１０ｃは別々に制御される。つまり、例えば、ステー ジ・セル１０ｂから出力されたＬＯ［ｉ］は既存の値を保持し、一方、ステージ ・セル１０ｃから出力されたＨＩ［ｉ］は新規の値をロードすることがある。 ステージ・コントローラ１２は、３つのステージ・セル１０ａ〜１０ｃの動作 を制御する小さな有限状態マシンである。これの動作はシステムの処理から導か れる。前述した全ての差（＜、＞、または＝）は、ステージ・セル１０ａ〜１０ ｃで計算される。 すでに説明したように、それぞれのステージＳｔｉは、単一のパケット記述子 データセット（ＰＤ［ｉ］＝｛ＩＤ［ｉ］，ＬＯ［ｉ］，ＨＩ［ｉ］，ＴＹ［ｉ ］｝）を格納し、新規のパケット記述子データセット（ＰＤ［ｎｅｗ］）を受信 するか、またはこれの上側（ＰＤ［ｉ−１］）および下側（ＰＤ［ｉ＋１］）の 隣からパケット記述子データセットを受信することが できる。各ステージは、これに対応してＦＣ線、ＦＤ線、ＦＭ線、またはＱバス をセットして、対応するフラグを出力する。変更の無いフラグ（ＮＤ［ｉ］）は 、各ステージに格納され下側の隣のステージに出力される。 動作において、本システム処理は２つの不変の規則を維持し適用する： ・Ｉ１：最小の数のパケット記述子データセットを保持する ・Ｉ２：パケット記述子データセットはできるだけ低いステージに格納する 不変規則１１は、パケット記述子データセットが可能なかぎり組み合わせられ ることを示している。例えば、あるステージがパケット記述子データセット｛５ ，１６，２５，Ｓ｝を現在保持しており、新規セット｛５，２６，３５，Ｅ｝が 到着する場合、そのステージは２つのパケット記述子データセットを単一のパケ ット記述子データセット｛５，１６，３５，Ｃ｝にマージする。 不変規則１２は、パケット記述子データセットが操作され、これにより、でき るだけ低いステージヘシフトされることを表わしている。例えば、ステージＳｔ ０が空なら、Ｓｔ０に後続する全てのステージ（Ｓｔ１からＳｔｚ−１）も空で ある。これら２つの不変規則は、本システムのアセンブリとディスアセンブリ双 方で使用される３つのプリミティブ機能の間、維持されている： ・照合(Matching) ・読み取り(Reading) ・書き込み(Writing) 照合中、新規に到着するパケット記述子データセット（ＰＤ［ｎｅｗ］）は全 てのステージへ同時に入力される。各ステージでは、ＩＤ［ｉ］＝ＩＤ［ｎｅｗ ］の場合は一致フラグ（ＭＦ［ｉ］）をセットし、他の全ての一致フラグはリセ ットされる（ＭＦ［ｉ］＝０）。少なくとも一つの一致が見つかった場合、外部 一致線(external match line)をセット（ＦＭ＝１を出力する）し、それ以外の 場合にはリセットする（ＦＭ＝０）。照合ではエントリ総数を変更しないが、新 規パケット記述子データセット（ＰＤ［ｎｅｗ］）と同じ接続識別子ＩＤで、あ るステージがすでにパケット記述子データセットを格納しているかを表わす。 読み取りは、一致エントリ（ＭＦ［ｉ］＝１）または完全なパケット記述子 データセット（ＴＹ［ｉ］＝Ｃ）を、それを記憶しているステージから取り出し て、ＰＤ［ｎｅｗ］に置く。一致エントリは、外部一致線がセット（ＦＭ＝１） されているかぎり読み出すことができる。同様に、完全なエントリは、外部完全 線(external complete line)がセット（ＦＣ＝１）されているかぎり読み出すこ とができる。完全線は、いずれかのステージがＴＹ［ｉ］＝Ｃを有する場合に、 セットされる。読み取りエントリは消去され、これの右手上側のステージが下側 または左にシフトされ、不変規則１２が維持される。 書き込み中、新規パケット記述子データセット（ＰＤ［ｎｅｗ］）は全てのス テージへ同時にブロードキャスト（同報）される。書き込み後、パケット記述子 データセット総数の状態（Ｑ）の変化は、パケット記述子データセットが新規ロ ケーションにそのまま書き込まれた場合には１だけ増加（Ｑ＝＋１）し、エント リのマージ（または複製）ではそのまま（Ｑ＝０）であり、また、組み合わせエ ントリでは１だけ減少（Ｑ＝−１）する。複製エントリは、影響されたメモリ・ ステージの外部複製線にフラグをセットさせる（ＦＤ＝１）。どの動作を実行す るか（表１参照）は、ＰＤ［ｎｅｗ］と既存のパケット記述子データセットとの 間のオーバーラップによる。Ｑ状態およびＦＤフラグは現在の動作についてのみ 有効だが、ＦＣおよびＦＭフラグは、これらのフラグをセットした全てのエント リが読み取られるまで（または別の一致動作を実行するまで）、セットされたま まとなる。 図６（ａ）から図６（ｆ）および図７（ａ）から図７（ｆ）は、１２個のプリ ミティブ機能例から得られた状態を示しており、ここで、各ステージは１列で表 わし、一番左の列がステージＳｔ０、また一番右の列がステージＳｔ５になって いる（ｚ＝６ステージ）。 図６ａは、第１のパケット記述子データセット｛５，２６，３０，Ｍ｝を新規 ステージ（ステージＳｔ０）に書き込み、状態フラグをプラスにセットする（Ｑ ＝＋１）ことを示している。図６ｂは、第２のパケット記述子データセット｛５ ，３６，４５，Ｓ｝が新規ステージ（ステージＳｔ１）に書き込まれることを示 している。第３のパケット記述子データセット｛５，３１，３５，Ｅ｝は、第１ の記述子直後に続いており、アセンブル動作は、これをステージＳｔ０の内容と マージして（図６ｃ参照）、状態フラグをリセット（Ｑ＝０）する。図６ｄは、 複製パケットの表示以外に変更を起こさないパケット記述子データセット｛５， ３６，４５，Ｓ｝を示し、これにより、複製フラグがセットされる（ＦＤ＝１） 。つまり、パケット記述子データセット｛５，３６，４５，Ｓ｝を有するデータ ・パケットは破棄される。 図６ｅは、パケット記述子データセット｛５，５６，５８，Ｅ｝の新規ステー ジ（ステージＳｔ２）への書き込みを示す。図６ｆは、２つの既存のエントリを 統合して状態フラグをマイナスにセットし（Ｑ＝−１）、完了フラグが完全なデ ータブロックを表わすようにさせる（ＦＣ＝１）、パケット記述子データセット ｛５，４６，５５，Ｍ｝を示す。 図７ａは、新規ステージＳｔ２へ書き込まれる別のアプリケーションからの第 １のパケット記述子データセット｛７，１６，３３，Ｓ｝を示す。図７ｂは、ス テージＳｔ１からの第１の完成パケット記述子データセット｛５，３６，５８， Ｃ｝の読み出しを示す。図７ｃは、パケット記述子データセット｛５，１６，２ ５，Ｓ｝をステージＳｔ０にマージすることを示している。図７ｄは、パケット 記述子データセット｛７，５０，５６，Ｅ｝が新規ステージＳｔ２に書き込まれ ることを示す。図７ｅは、ＩＤ＝７のエントリ全部を照合し、２つのエントリ にマークして一致フラグをセットする（ＦＭ＝１）ことを示している。図７ｆは 、第１の一致エントリ｛７，２６，３３，Ｍ｝の読み取りを示す。一致フラグＦ Ｍは、さらに一致エントリが存在する（この場合には｛７，５０，５６，Ｅ｝の 一つだけ）ためｈｉｇｈのままである。 システム内の全てのステージは、同時に同じ処理を実行する。照合と読み取り 動作は類似しており、連想メモリ（Content Addressable Memory：ＣＡＭ）の動 作にアプリケーション可能である。しかし、本発明の主要な特徴および利点の一 つは書き込み動作である。 図８は、各ステージで並列に用いられるシステムの書き込み処理のフローチャ ートを示す。各ステージは、ステージが特定の変更を特定のフラグおよび／また はパケット記述子に対して行う（四角形の中身で表わされる）ことを指示する一 連の選択（複数の楕円形出力で表わしてある）を生成する。例えば、ステップ１ １０では、ＶＡ［ｉ］＝１の場合、次の選択はステップ１１１である。しかし、 ＶＡ［ｉ］＝０の場合には、次の選択はステップ１１６で行われる。行った選択 により決定されたどんな径路を各ステージが取ったとしても、各ステージは常に 何の状態変化を行うべきかを示す四角形に行きつく。ステップ１１０では、空の ステージがシーケンス記述子ＬＯとＨＩおよび有効性フラグをリセットする（Ｌ Ｏ［ｉ］＝ＨＩ［ｉ］＝０およびＶＡ［ｉ］＝０）。占有されているステージ（ ＶＡ［ｉ］＝１）は、ＰＤ［ｎｅｗ］により影響されないことを個別に決定した 場合、ステップ１１４で不変更フラグ（ＮＣ［ｉ］＝１）をセットし、他の全て のステージはＮＣ［ｉ］＝０のままである。決定ステージＳｔｄは、影響を受け た第１のステージ（ＮＣ［ｉ］＝０）と定義され、ＮＣ［ｉ−１］＝１と決定す る（ステージＳｔｄがＮＣ［−１］＝１を検出する）。決定ステージＳｔｄ（Ｎ Ｃ［ｉ＝１］＝０）の上側または右側（ｉ＞ｄ）の全てのステージは、状態フラ グＱの値に基づいて状態を変更する。特に、Ｑ＝＋１の場合上側または右にシフ トし、Ｑ＝−１の場合左の下側にシフトし、またはＱ＝０の時同じとなる。図８ の中央部では、決定ステージＳｔｄで使用する書き込み処理の中心部分を示す（ 複製フラグと内部状態の変更なしの結果となるエラー条件は図示していない）。 あるステージでのＴＹ［ｉ］を決定するための書き込み回路に組み込まれる論 理は、機能テーブル(function table)と等しいとみなすことができる。テーブル で、即ち回路で実現される非可換書き込み機能(non-commutative write functio n)ｇｗは図９に図示してあり、２つの入力（ＴＹａおよびＴＹｂ）と１本の出力 （ＴＹｃ）とを有し、次のように機能動作する： ＴＹｃ＝ｇｗ（ＴＹａ，ＴＹｂ） ＴＹａは、決定ステージＳｔｄへ書き込まれる新規パケット記述子データセッ トＰＤ［ｎｅｗ］（ＴＹ［ｎｅｗ］）の２ビット・パケット型と定義される。Ｔ Ｙｂは、現在決定ステージＳｔｄにある２ビット・パケット型のパケット記述子 データセット（即ちＰＤ［ｉ］）である。ＴＹｃは、機能ｇｗ（ＰＤ［ｎｅｗ］ をＰＤ［ｉ］とマージ）の動作から得られる、２ビット・パケット記述子データ セットである。例えば、中間パケット（ＴＹａ＝Ｍ）と開始パケット（ＴＹｂ＝ Ｓ）に対しては、機能ｇｗを有する書き込み回路は開始パケット（ＴＹｃ＝Ｓ） を返す。ｇｗが非可換関数であるため、ＴＹａとＴＹｂの特定の組み合わせは、 複製フラグ（ＦＤ［ｉ］＝１）または不変更フラグ（ＮＣ［ｉ］＝１）だけを決 定ステージＳｔｄの内部状態にセットすることになる。機能ｇｗは、システムの 特定アプリケーションにしたがって処理されるエラーフラグ（本明細書では説明 しない）を生成するエラー条件として、これを定義する。図９に定義した処理に 基づいて、図６ｅから図６ｆの｛５，４６，５５，Ｍ｝書き込みによる動作は次 のようになる： ステージＳｔ０がＶＡ［ｉ］＝１、ＩＤ［ｎｅｗ］−ＩＤ［ｉ］＝０、および ＬＯ［ｎｅｗ］−ＨＩ［ｉ］＝１１を検出し、これによってＮＣ［ｉ］＝１をセ ットする。ステージＳｔ１はＶＡ［ｉ］＝１、ＩＤ［ｎｅｗ］−ＩＤ［ｉ］＝０ 、ＬＯ［ｎｅｗ］−ＨＩ［ｉ］＝１、ＴＹ［ｉ］＝Ｓ、ＨＩ［ｎｅｗ］−ＬＯ［ ｉ＋１］＝−１、ＩＤ［ｎｅｗ］−ＩＤ［ｉ＋１］＝０、およびＴＹ［ｎｅｗ］ ＝Ｍを検出し、これによりＱ＝−１、ＨＩ［ｉ］＝ＨＩ［ｉ＋１］＝５８、ＴＹ ［ｉ］＝Ｃ（図６ではＴＹａ＝ＥかつＴＹｂ＝Ｓ）をセットする。ステージＳｔ ２はＶＡ［ｉ］＝１、ＩＤ［ｎｅｗ］−ＩＤ［ｉ］＝０、ＬＯ［ｎｅｗ］−ＨＩ ［ｉ］＝−１２、ＮＣ［ｉ−１］＝０、およびＱ＝ −１を検出し、これによりＰＤ［ｉ］＝ＰＤ［ｉ＋１］をセットする。他の全て のステージはＶＡ［ｉ］＝０、ＮＣ［ｉ−１］＝０、およびＱ＝−１を検出し、 これによりＰＤ［ｉ］＝ＰＤ［ｉ＋１］をセットする。 図１０は、処理される内部（ＰＤ［ｉｎ］）パケット記述子データセットと、 処理されるために到着するかまたは処理後に出力されるかのどちらかの外部パケ ット記述子データセット（ＰＤ［ｅｘ］）との間のインタフェースを行なう、デ ィスアセンブリ・アダプタ１１の構造を示す。本システムにアセンブルおよびデ ィスアセンブルの両方を実行させようとする場合には、前述したように、アダプ タをシステム内に選択的に組み込むことができる。アダプタ１１は、参照番号２ ９、３０、３１、および３２で表わされる内部メモリにパケット記述子をひとつ まで保持できる、簡単な有限状態マシンから構成される。 アセンブルする場合、アダプタ１１は、ＰＤ［ｅｘ］とＰＤ［ｉｎ］との間で 情報を単に受け渡しする。しかし、ディスアセンブルする場合は、まず、アダプ タ１１は、ＰＤ［ｉｎ］からＰＤ［ｅｘ］へひとつのパケット記述子データセッ トを抽出する（ｅｘｔｒａｃｔ＝１）。次に、次のサイクルで、アダプタ１１は 、もとのＰＤ［ｉｎ］をＰＤ［ｉｎ］に、少ない抽出したパケット記述子データ セットに書き戻す（ｒｅｗｒｉｔｅ＝１）。 抽出処理中、アダプタ１１は、加算器２３を用いてパケット・サイズをＬＯ［ ｉｎ］に加算する。パケット・サイズは初期にＬＯ［ｅｘ］経由で読み込まれる （ｌｏａｄ−ｐａｃｋｅｔ−ｓｉｚｅ＝１）。加算の結果がＨＩ［ｉｎ］より小 さい（減算器２２を用いて比較する）場合、アダプタ１１は、結果をＨＩ［ｅｘ ］に渡し、または、それ以外の場合にはＨＩ［ｉｎ］をＨＩ［ｅｘ］に渡す。Ｔ Ｙ［ｅｘ］は同じ比較とＴＹ［ｉｎ］の値に依存する。ＩＤ［ｉｎ］は単純にＩ Ｄ［ｅｘ］に渡される。 書き戻し処理中、アダプタ１１はレジスタ２８〜３２の内容をＩＤ［ｉｎ］、 ＬＯ［ｉｎ］、ＨＩ［ｉｎ］、およびＴＹ［ｉｎ］に置き、ＬＯ［ｉｎ］は抽出 処理からのＨＩ［ｅｘ］より一つ多い。ＴＹ［ｉｎ］は古いＴＹ［ｉｎ］との比 較で決定され、一方、ＨＩ［ｉｎ］およびＩＤ［ｉｎ］は抽出処理と同一である 。古いパケット記述子データセットは（スパンを使い切っているので）書き戻さ れない。 本発明のシステムにおけるアセンブル処理は各種のアプリケーションを有する 。本発明の処理を用いる並列アセンブリ・システムは、パケット速度または並列 ストリーム数が極端に大きい場合に、またはパケット・ストリームのランダム性 が際だって高いレベルに達する場合に、さらに、もっと簡単な他の逐次構造で不 十分なその他の条件が発生するような場合にも、非常に有用である。本発明のア センブリ・システムは、例えば、どのパケットを接続から次に送出するかを決定 することにより、通信ネットワークのセグメンテーション機能を支援することが できる。 本システムの一つのアプリケーションにおいて、どのデータを送出をしようと しているかについての情報をネットワーク経由で送信できる。ネットワーク経由 で送出される情報はアセンブリ／再アセンブリ・デバイスに書き込まれる。パケ ット送出のためには、接続のＩＤパケット記述子を照合し、特定の時間スロット にスケジューリングされた数のパケットを読み込む。それぞれの読み込みの後で 、セグメンタ（segmenter）が送出していない情報を書き戻す。 同様に、再アセンブリ機能では、アセンブリ・システムは、パケットが再アセ ンブルしたブロックをいつ完成するか決定することができる。この動作は、例え ば共有メモリ・キューに物理的にパケットを再アセンブルする場合に使用できる 。アセンブル処理およびシステムは、 ・再計算し送出したパリティの比較、 ・複製データ処理のアボート、 をいつ行うべきか、エラー検出器に通知することができる。 各パケットが到着すると、パケット記述子データセットはアセンブラ(assembl er)に書き込まれる。アセンブラが完成エラー検出ブロックを検出する と（ＦＣ＝１）、完成ブロックが読み込まれる。仮想再アセンブルを実行してい る場合（例えばＴＣＰチェックサム）、エラー検出器には関連する送信と再計算 したパリティを比較するように通知される。アセンブリ・デバイスが複製（ＦＤ ＝１）を検出した場合、エラー検出器に信号を送信してパケット処理をアボート させる。複製データをアボードすることにより、エラー検出機能は再計算したパ リティを不必要に改変させないようにする。 別のアプリケショーンにおいて、ＡＲＱエラー補正システムを使用している場 合、アセンブル・システムは、選択した確認メッセージの内容を格納し生成する ことができる。良好なエラー検出ブロック（例えばエラー検出システムから）に ついての情報を受信すると、情報はアセンブリ・デバイスに書き込まれる。確認 メッセージを接続のために送出する必要がある時には、接続のＩＤパケット記述 子との照合を実行する。次に、一致したパケット記述子データセットが確認メッ セージに直接読み込まれる。累積確認(cumulatine acknowledgement)が要求され る場合、同じ処理を反復するが、第１のＨＩ値（これは必要とされる累積シーケ ンス番号である）だけが読み込まれる点が異なる。 アセンブリ・システムのさらなるアプリケーションにおいて、完全なアプリケ ーション・ブロツクを検出できる。コミット・メッセージ(commit message)はア プリケーション・データ・ユニット全体が到着すると送出される。同時に、別の 種類のアプリケーションを並列計算で見出すことができる。 並列計算での本システムのアプリケーションにおいて、複数のパケット・ソー スの使用は順不同の発生確率を増大する。この場合の動作は、全てのオペランド が到着するのを待たなければならない。分散システムでは、例えば、オペランド が異なる物理的ロケーションから到着することがある。全てのオペランドが到着 したかを検出するために、アセンブリ・システムに情報を書き込むかもしれない 。アセンブリ・システムを用いて到着する通りに情報を処理できる場合、あらゆ る複製を検出して動作の統合性を保持できる（複製は悠長な冗長性に起因するこ とがある）。 本発明のアセンブリ・システムの一つの特定アプリケーションにおいて、１μ ｍＣＭＯＳ技術を使用し、３２ビットのシーケンス番号と３２ビットの識別 子を各ステージに設定する（もっと小さいサイズは多くのアプリケーションでは 考慮され得る）。シングルチップ・アセンブリ・ユニットは、６４ステージを有 し、４０ＭＨｚクロック・サイクルで動作するように設計できる。さらに多くの ステージが必要な場合（例えば、多数のアクティブな接続を有するファイル・サ ーバ等）には、チップをカスケード接続することが可能である。 上記教示に鑑み、当業者には理解されるように、本発明の前述の実施例の変化 および変更が可能である。 したがって、添付の請求の範囲とその均等の範囲内において、本発明は、説明 した特定の例とは異なるように実施することができることは、理解されるべきで ある。

【手続補正書】 【提出日】１９９６年１０月２９日 【補正内容】 請求の範囲 １．電気通信ネットワークを経由して送信された複数のデータ・パケットからデ ータ・ブロックをアセンブル／再アセンブルするためのデバイスであって、各デ ータ・パケットは、識別、データ・シーケンス開始、データ・シーケンス終了、 および対応するデータ・パケットのパケット型を記述するパケット記述子データ セットを有し、前記デバイスは、 前記電気通信ネットワークからアセンブルされるデータ・パケットを受信する 手段と、 ｍを受信したパケットの個数として、前記受信手段に接続され、ｍ個のデータ ・パケットからの少なくともｍ個のパケット記述子データセットを格納するメモ リ手段であって、該メモリ手段は、並列に接続された複数のメモリ・ステージを 含み、それぞれのメモリ・ステージは単一のパケット記述子データセットを格納 するように形成されるメモリ手段と、 前記メモリ手段と前記受信手段とに接続され、前記ネットワークから受信した データ・パケットの前記受信、格納、および出力を制御するための制御回路とを 備え、該制御回路は、 前記ネットワークから受信したｎ番目のデータ・パケットからｎ番目のパケッ ト記述子データセットを抽出する手段と、 前記ｎ番目のパケット記述子データセットと前記メモリ手段に格納された少な くとも前記ｍ番目のパケット記述子データセットとを比較し、前記ｎ番目のパケ ット記述子データセットと前記ｍ番目のパケット記述子データセットが互いの複 製であるか、前記ｎ番目のパケット記述子データセットが改変されたデータであ るか、および少なくとも前記ｎ番目のデータ・パケットと前記ｍ番目のデータ・ パケットの組み合わせがデータ・ブロックの連続かつオーバラップするデータ・ パケットの一つを構成するかのうちの少なくとも一つを判定する手段と、 前記ｎ番目のパケット記述子データセットが前記ｍ番目のパケット記述子デー タセットの複製の場合には前記ｎ番目のパケット記述子データセットを破棄し、 前記ｎ番目のパケット記述子データセットが混乱したデータの場合には前記ｎ番 目のパケット記述子データセットを破棄し、および、少なくとも前記ｎ番目のデ ータ・パケットと前記ｍ番目のデータ・パケットの組み合わせがデータ・ブロッ クの連続かつオーバラップするデータ・パケットの一つを構成する場合には少な くとも前記ｎ番目とｍ番目のパケット記述子データセットをマージする動作のう ち少なくとも一つを実行する処理手段と、 前記ｎ番目のパケット記述子データセットと、前記ｎ番目およびｍ番目のパケ ット記述子データセットの組み合わせとのうちの少なくとも一つを前記メモリ手 段に格納する手段と、 前記比較手段の結果に基づいて、前記メモリ手段内に格納されたパケット記述 子データセットのパケット型パケット記述子を更新する手段と、 前記メモリ手段内に格納されたいずれかのパケット記述子データセットが完全 なデータ・ブロックを表わすパケット型記述子を含むかを判定し、前記メモリ手 段から完全なデータ・ブロックを表わすパケット型記述子を有するパケット記述 子データセットを読み出す手段と、 完全なデータ・ブロックを表わすパケット型パケット記述子データを有するパ ケット記述子データセットを読み出した後では、前記メモリ手段のもっとも低い ステージだけが占有されるように、前記メモリ手段内のパケット記述子データセ ットのストレージをシフトする手段とを含む ことを特徴とするデバイス。 ２．請求項１に記載の電気通信ネットワークを経由して送信された複数のデータ ・パケットからデータ・ブロックをアセンブル／再アセンブルするためのデバイ スにおいて、前記メモリ手段内の前記ステージのそれぞれは、それぞれが入力さ れたパケット記述子データセットから所定のパケット記述子を受信するように接 続された複数のステージ・セルと、前記ステージ・セルを経由したパケット記述 子データセットの受信、出力、および格納を制御するステージ・コントローラを 含むことを特徴とするデバイス。 ３．電気通信ネットワークを経由して送信される複数のデータ・パケットにデー タ・ブロックをディスアセンブルし、前記複数のデータ・パケットをデータ・ブ ロックにアセンブル／再アセンブルするためのシステムであって、該システムは 、 ディスアセンブルしようとするデータ・ブロックを複数のデータ・パケットに 分割し、パケット記述子データセットをそれぞれのデータ・パケットに挿入する 手段であって、前記パケット記述子データセットには識別記述子と、データ・シ ーケンス開始記述子と、データ・シーケンス終了記述子と、パケット型記述子と を含んでいる手段と、 前記分割する手段に接続され、前記ネットワークへ前記複数のデータ・パケッ トを送信するための第１のネットワーク・インタフェースと、 前記ネットワークから前記複数のデータ・パケットを受信するための第２のネ ットワーク・インタフェースと、 並列に相互に接続された複数のメモリ・ステージを含み、それぞれのメモリ・ ステージは単一のパケット記述子データセットを格納するように形成され、先行 するパケット記述子データセットを格納するメモリ手段と、 前記メモリ手段と前記第２のネットワーク・インタフェースに接続され、前記 ネットワークから受信したデータ・パケットの前記受信、格納、出力を制御する 制御回路とを備え、該制御回路は、 前記ネットワークから受信した第１のデータ・パケットから第１のパケット記 述子データセットを抽出する手段と、 前記第１のパケット記述子データセットを前記メモリ手段に格納された少なく とも一つの先行するパケット記述子データセットと比較し、前記第１のパケット 記述子データセットおよび前記少なくとも一つの先行するパケット記述子データ セットが互いに複製であるか、前記第１のパケット記述子データセットが改変さ れたデータであるか、前記第１のデータ・パケットと前記少なくとも一つの先行 して受信したデータ・パケットとの組み合わせがデータ・ブロックの連続かつオ ーバラップするデータ・パケットの一つを少なくとも構成するかのうちの少なく とも一つを判定する手段と、 前記第１のパケット記述子データセットが前記少なくとも一つの先行するパケ ット記述子データセットの複製の場合には前記第１のパケット記述子データセッ トを破棄し、前記第１のパケット記述子データセットが改変されたデータの場合 には前記第１のパケット記述子データセットを破棄し、および、前記組み合わせ がデータ・ブロックの連続かつオーバラップするデータ・パケットの一つを構成 する場合には前記第１と前記少なくとも一つの先行するパケット記述子データセ ットを少なくとも組み合わせる動作のうちの少なくとも一つを実行する処理手段 と、 前記第１のパケット記述子データセットと、前記第１および先行するパケット 記述子データセットの組み合わせの少なくとも一つを前記メモリ手段に格納する 手段と、 前記比較手段の結果に基づいて、前記メモリ手段に格納されたパケット記述子 データセットのパケット型パケット記述子を更新する手段と、 前記メモリ手段に格納されたいずれかのパケット記述子データセットが完全な データ・ブロックを表わすパケット型記述子を含むかを判定し、完全なデータ・ ブロックを表わすパケット型記述子を有するパケット記述子データセットを前記 メモリ手段から読み出す手段と、 完全なデータ・ブロックを表わすパケット型記述子を有するパケット記述子デ ータセットを読み出した後では、前記メモリ手段のもっとも低いステージだけが 占有されるように前記メモリ手段内のパケット記述子データセットのストレージ をシフトする手段とを含む ことを特徴とするシステム。 ４．請求項３に記載の電気通信ネットワークを介して送信される複数のデータ・ パケットにデータ・ブロックをディスアセンブルし、前記複数のデータ・パケッ トをデータ・ブロックにアセンブル／再アセンブルするためのシステムにおいて 、前記メモリ手段の前記ステージのそれぞれは、それぞれが入力されたパケット 記述子データセットから所定のパケット記述子を受信するように接続された複数 のステージ・セルと、前記ステージ・セルを経由したパケット記述子データ セットの受信、出力、および格納を制御するためのステージ・コントローラとを 含むことを特徴とするシステム。 ５．電気通信ネットワークを経由してデータを送信するためのシステムであって 、該システムは、 データ・ブロックを複数のデータ・パケットに分割し、パケット記述子データ セットをそれぞれのデータ・パケットに挿入する手段と、 前記分割する手段に接続されて、前記複数のデータ・パケットを前記ネットワ ークへ送信するための第１のネットワーク・インタフェースと、 前記ネットワークから複数のデータ・パケットを受信するための第２のネット ワーク・インタフェースと、 先行するパケット記述子データセットを格納するためのメモリ手段であって、 互いのメモリ・ステージと並列に接続された複数のメモリ・ステージを含み、そ れぞれのメモリ・ステージは単一のパケット記述子データセットを格納するよう に形成されているメモリ手段と、 前記メモリ手段と前記第２のネットワーク・インタフェースとに接続されてお り、受信したデータ・パケットのパケット記述子データセットと前記メモリ手段 に格納されている少なくとも一つの先行するパケット記述子データセットとを比 較する手段と、前記比較手段からの出力に基づいて前記パケット記述子データセ ットを更新する処理手段と、前記メモリ手段内に格納されたいずれかのパケット 記述子データセットが完全なデータ・ブロックを表わすかを判定し、前記メモリ 手段から完全なデータ・ブロックを表わすパケット記述子データセットを読み出 す手段とを含む制御回路と を備えることを特徴とするシステム。 ６．請求項５に記載のデータを送信するためのシステムにおいて、前記制御回路 の前記比較手段は、前記データ・パケットが先行して受信したデータ・パケット の複製であるか、前記データ・パケットが改変されたデータであるか、および少 なくとも前記データ・パケットと少なくとも一つの先行して受信したデータ・パ ケットとの組み合わせがデータ・ブロックの連続したデータ・パケットを構成す るかのうちの少なくとも一つを判定するための手段を含むことを特徴とするシス テム。

Claims (1)

1. 【特許請求の範囲】 １．電気通信ネットワークにおいて、前記ネットワークを経由して送信された複 数のデータ・パケットからデータ・ブロックをアセンブル／再アセンブルするた めの方法であって、各データ・パケットは識別、データ・シーケンスの開始、デ ータ・シーケンスの終了、対応するデータ・パケットのパケット種別を記述する パケット記述子データを有し、該方法は、 ｎ番目のデータ・パケットを受信してアセンブルするステップ（ｎは受信した データ・パケットの番号）と、 前記ｎ番目のデータ・パケットからｎ番目のパケット記述子データを抽出する ステップと、 前記ｎ番目のパケット記述子データと、少なくともｍ番目のパケット記述子デ ータを比較して、これらが互いの複製かを判定し、ｍ番目のパケット記述子デー タの複製であると判定した場合には、前記ｎ番目のパケット記述子データを破棄 するステップ（ｍをメモリ内に先行して格納したパケット記述子データの番号） と、 ここで、少なくとも前記ｍ番目のパケット記述子データはｚ番目のメモリ・ス テージに格納されるようにし（ｚを複数のメモリ・ステージのうちのメモリ・ス テージの番号）、 前記ｎ番目のパケット記述子データと少なくとも前記ｍ番目のパケット記述子 データとを比較し、少なくとも前記ｎ番目のデータ・パケットと前記ｍ番目のデ ータ・パケットの組み合わせが、データ・ブロックの連続かつオーバラップする データ・パケットの一つを構成するか判定し、連続かつオーバラップするデータ ・パケットの一つを構成すると判定した場合、少なくとも前記ｎ番目とｍ番目の パケット記述子データをマージするステップと、 前記ｎ番目のパケット記述子データを（ｚ＋１）番目のメモリ・ステージに、 少なくとも前記ｎ番目およびｍ番目のパケット記述子データの組み合わせをｚ番 目のメモリ・ステージに、少なくとも一つを格納するステップと、 連続かつオーバラップするデータ・パケットを判定する前記比較ステップの結 果に基づいて、前記ｚ番目のメモリ・ステージに格納されたパケット記述子デー タを更新するステップと、 前記メモリ・ステージに格納されたパケット記述子データが、完全なデータ・ ブロックを表わすパケット型パケット記述子データを含むかを判定するステップ と、 完全なデータ・ブロックを表わすパケット型パケット記述子データを有するパ ケット記述子データを前記メモリ・ステージから読み出すステップと、 を備えることを特徴とする方法。 ２．請求項１に記載の複数のデータ・パケットからデータ・ブロックをアセンブ ル／再アセンブルするための方法において、それぞれのデータ・パケットは、Ｓ ＴＡＲＴ（開始）、ＭＩＤＤＬＥ（中間）、ＥＮＤ（終了）、およびＣＯＭＰＬ ＥＴＥ（完全）パケット型の一つから選択したパケット型パケット記子を有し、 前記連続かつオーバラップするデータ・パケットの一つを判定するための前記 比較ステップにより、前記組み合わせが連続しオーバラップするデータ・パケッ トの一つを構成すると判定したときに、前記メモリ・ステージに格納された前記 パケット記述子データ中の前記パケット型パケット記述子データを更新する前記 ステップは −前記ｎ番目のパケット記述子データのパケット型がＭＩＤＤＬＥで、か つ前記ｍ番目のパケット記述子データのパケット型がＳＴＡＲＴの場合に、パケ ット型をＳＴＡＲＴに変更するステップと、 −前記ｎ番目のパケット記述子データのパケット型がＥＮＤで、かつ前記 ｍ番目のパケット記述子データのパケット型がＳＴＡＲＴの場合に、パケット型 をＣＯＭＰＬＥＴＥに変更するステップと、 −前記ｎ番目のパケット記述子データのパケット型がＭＩＤＤＬＥで、か つ前記ｍ番目のパケット記述子データのパケット型がＭＩＤＤＬＥの場合に、パ ケット型をＭＩＤＤＬＥに変更するステップと、 −前記ｎ番目のパケット記述子データのパケット型がＥＮＤで、かつ前記 ｍ番目のパケット記述子データのパケット型がＭＩＤＤＬＥの場合に、パケット 型をＥＮＤに変更するステップと、 −前記ｎ番目とｍ番目のパケット記述子データからのパケット型のその他 全ての組み合わせに対して、現在のパケット型を保持するステップと を備えることを特徴とする方法。 ３．請求項１に記載の複数のデータ・パケットからデータ・ブロックをアセンブ ル／再アセンブルするための方法において、 前記メモリ／ステージは互いに並列に接続され、 前記並列複数のメモリ・ステージ内のパケット記述子データのストレージをシ フトし、完全なデータ・ブロックを表わすパケット型パケット記述子データを有 するパケット記述子データの前記読み出しの後では、前記並列複数のメモリ・ス テージのもっとも低いステージ群だけが占有されるようにするステップ をさらに備えることを特徴とする方法。 ４．電気通信ネットワークにおいて、前記ネットワークを経由して送信された複 数のデータ・パケットにデータ・ブロックをディスアセンブルし、前記複数のデ ータ・パケットをデータ・ブロックにアセンブル／再アセンブルするための方法 であって、それぞれのデータ・パケットはパケット記述子データを有しており、 該方法は、 ディスアセンブルされるデータ・ブロックを複数のデータ・パケットに分割す るステップと、 それぞれのデータ・パケットにパケット記述子データセットを挿入するステッ プであって、前記パケット記述子データセットには識別記述子、データ・シーケ ンス開始記述子、データ・シーケンス終了記述子、パケット型記述子を含むステ ップと、 前記ネットワークを経由して前記複数のデータ・パケットを送信するステップ と、 アセンブルされる第１のデータ・パケットを受信するステップと、 第１のデータ・パケットから第１のパケット記述子データセットを抽出するス テップと、 メモリ内に格納された先行パケット記述子データセットと前記第１のパケット 記述子データセットとを比較し、前記第１のパケット記述子データセットが先行 するいずれかのパケット記述子データセットの複製であるかを判定して、メモリ 内に格納された少なくとも一つの先行パケット記述子データセットの複製である と判定した場合には前記第１のパケット記述子データセットを破棄するステップ と、ここで、 前記先行パケット記述子データセットのそれぞれは、複数のメモリ／ステージ の一つに格納され、 前記パケット記述子データセットと、メモリ内に格納された前記先行するパケ ット記述子データセットとを比較し、前記第１のデータ・パケットと少なくとも 一つの先行して受信したデータ・パケットの組み合わせがデータ・ブロックの連 続かつオーバラップするデータ・パケットを構成するかを判定し、連続かつオー バラップするデータ・パケットの一つを構成すると判定した場合には、前記第１ のパケット記述子セットと、メモリ内に格納された少なくとも一つの先行するパ ケット記述子データセットとをマージするステップと、 前記第１のパケット記述子データセットを次の第１の空きメモリ／ステージに 、および前記第１と少なくとも一つの先行するパケット記述子データセットとの 組み合わせを、前記少なくとも一つの先行するパケット記述子データセットによ り現在占有されているメモリ・ステージに、少なくとも一つを格納するステップ と、 連続かつオーバラップするデータ・パケットの一つを判定するための前記比較 ステップの結果に基づいて格納された前記パケット記述子データセット中のパケ ット型記述子を更新するステップと、 前記メモリ・ステージに格納されたいずれかのパケット記述子データセットが 完全なデータ・ブロックを表わすパケット型記述子を含むか否か判定するステッ プと、 完全なデータ・ブロックを表わすパケット型記述子を有するパケット記述子 データセットを前記メモリ・ステージから読み出すステップと を備えることを特徴とする方法。 ５．請求項４に記載の複数のデータ・パケットにデータ・ブロックをディスアセ ンブルしてから前記複数のデータ・パケットをアセンブル／再アセンブルするた めの方法において、 前記パケット記述子データセットをそれぞれのデータ・パケットに挿入する前 記ステップは、各パケット記述子データセットのパケット型記述子をＳＴＡＲＴ （開始）、ＭＩＤＤＬＥ（中間）、ＥＮＤ（終了）、およびＣＯＭＰＬＥＴＥ（ 完全）パケット型の一つにセットすることを含み、 連続かつオーバラップするデータ・パケットの一つを判定するための前記比較 ステップで、前記組み合わせが連続かつオーバラップするデータ・パケットの一 つを構成すると判定した場合に、前記メモリ・ステージに格納された前記先行す るパケット記述子データセット中のパケット型記述子を更新する前記ステップは 、 −前記第１のパケット記述子データのパケット型記述子がＭＩＤＤＬＥで 、かつ前記先行して受信したパケット記述子データのパケット型記述子がＳＴＡ ＲＴの場合、前記パケット型記述子をＳＴＡＲＴに変更するステップと、 −前記第１のパケット記述子データのパケット型記述子がＥＮＤで、かつ 前記先行して受信したパケット記述子データのパケット型記述子がＳＴＡＲＴの 場合、前記パケット型記述子をＣＯＭＰＬＥＴＥに変更するステップと、 −前記第１のパケット記述子データのパケット型記述子がＭＩＤＤＬＥで 、かつ前記先行して受信したパケット記述子データのパケット型記述子がＭＩＤ ＤＬＥの場合、前記パケット型記述子をＭＩＤＤＬＥに変更するステップと、 −前記第１のパケット記述子データのパケット型記述子がＥＮＤで、かつ 前記先行して受信したパケット記述子データのパケット型記述子が ＭＩＤＤＬＥの場合、前記パケット型記述子をＥＮＤに変更するステップと、 −前記第１と先行して受信したパケット記述子データからのパケット型記 述子のその他全ての組み合わせに対して、現在のパケット型を保持するステップ と を含むことを特徴とする方法。 ６．請求項４に記載のデータ・ブロックを複数のデータ・パケットにディスアセ ンブルしてから前記複数のデータ・パケットをデータ・ブロックにアセンブル／ 再アセンブルするための方法において、 前記メモリ・ステージは相互に並列接続され、 前記並列複数のメモリ・ステージにパケット記述子データセットのストレージ をシフトし、完全なデータ・ブロックを表わすパケット型記述子を有するパケッ ト記述子データセットの前記読み出しの後では、前記並列複数のメモリ・ステー ジのもっとも低いステージだけが占有されるようにするステップ をさらに備えることを特徴とする方法。 ７．請求項１に記載の複数のデータ・パケットからデータ・ブロックをアセンブ ル／再アセンブルする方法において、 前記ｎ番目のパケット記述子データと少なくともｍ番目のパケット記述子デー タとを比較して、前記ｎ番目のパケット記述子データが改変されたデータかを判 定し改変されていると判定した場合、前記ｎ番目のパケット記述子データを破棄 するステップ をさらに備えることを特徴とする方法。 ８．請求項４に記載の複数のデータ・ブロックからデータ・ブロックをディスア センブルしてさらにアセンブル／再アセンブルするための方法において、 前記第１のパケット記述子データセットと前記先行して受信したパケット記述 子データセットとを比較して、前記第１のデータ・パケットが改変されたデータ かを判定し、改変されていると判定した場合には前記第１のデータ・パケットを 破棄するステップ をさらに含むことを特徴とする方法。 ９．電気通信ネットワークを経由して送信された複数のデータ・パケットからデ ータ・ブロックをアセンブル／再アセンブルするためのデバイスであって、各デ ータ・パケットは、識別、データ・シーケンス開始、データ・シーケンス終了、 および対応するデータ・パケットのパケット型を記述するパケット記述子データ セットを有し、前記デバイスは、 前記電気通信ネットワークからアセンブルされるデータ・パケットを受信する 手段と、 ｍを受信したパケットの個数として、前記受信手段に接続され、ｍ個のデータ ・パケットからの少なくともｍ個のパケット記述子データセットを格納するメモ リ手段であって、該メモリ手段は、並列に接続された複数のメモリ・ステージを 含み、それぞれのメモリ・ステージは単一のパケット記述子データセットを格納 するように形成されるメモリ手段と、 前記メモリ手段と前記受信手段とに接続され、前記ネットワークから受信した データ・パケットの前記受信、格納、および出力を制御するための制御回路とを 備え、該制御回路は、 前記ネットワークから受信したｎ番目のデータ・パケットからｎ番目のパケッ ト記述子データセットを抽出する手段と、 前記ｎ番目のパケット記述子データセットと前記メモリ手段に格納された少な くとも前記ｍ番目のパケット記述子データセットとを比較し、前記ｎ番目のパケ ット記述子データセットと前記ｍ番目のパケット記述子データセットが互いの複 製であるか、前記ｎ番目のパケット記述子データセットが改変されたデータであ るか、および少なくとも前記ｎ番目のデータ・パケットと前記ｍ番目のデータ・ パケットの組み合わせがデータ・ブロックの連続かつオーバラップするデータ・ パケットの一つを構成するかのうちの少なくとも一つを判定する手段と、 前記ｎ番目のパケット記述子データセットが前記ｍ番目のパケット記述子デー タセットの複製の場合には前記ｎ番目のパケット記述子データセットを破棄し、 前記ｎ番目のパケット記述子データセットが混乱したデータの場合には前記ｎ番 目のパケット記述子データセットを破棄し、および、少なくとも前記ｎ番目のデ ータ・パケットと前記ｍ番目のデータ・パケットの組み合わせがデータ・ブロッ クの連続かつオーバラップするデータ・パケットの一つを構成する場合には少な くとも前記ｎ番目とｍ番目のパケット記述子データセットをマージする動作のう ち少なくとも一つを実行する処理手段と、 前記ｎ番目のパケット記述子データセットと、前記ｎ番目およびｍ番目のパケ ット記述子データセットの組み合わせとのうちの少なくとも一つを前記メモリ手 段に格納する手段と、 前記比較手段の結果に基づいて、前記メモリ手段内に格納されたパケット記述 子データセットのパケット型パケット記述子を更新する手段と、 前記メモリ手段内に格納されたいずれかのパケット記述子データセットが完全 なデータ・ブロックを表わすパケット型記述子を含むかを判定し、前記メモリ手 段から完全なデータ・ブロックを表わすパケット型記述子を有するパケット記述 子データセットを読み出す手段と、 完全なデータ・ブロックを表わすパケット型パケット記述子データを有するパ ケット記述子データセットを読み出した後では、前記メモリ手段のもっとも低い ステージだけが占有されるように、前記メモリ手段内のパケット記述子データセ ットのストレージをシフトする手段とを含む ことを特徴とするデバイス。 １０．請求項９に記載の電気通信ネットワークを経由して送信された複数のデー タ・パケットからデータ・ブロックをアセンブル／再アセンブルするためのデバ イスにおいて、前記メモリ手段内の前記ステージのそれぞれは、それぞれが入力 されたパケット記述子データセットから所定のパケット記述子を受信するように 接続された複数のステージ・セルと、前記ステージ・セルを経由したパケット記 述子データセットの受信、出力、および格納を制御するステージ・コントローラ を含むことを特徴とするデバイス。 １１．電気通信ネットワークを経由して送信される複数のデータ・パケットにデ ータ・ブロックをディスアセンブルし、前記複数のデータ・パケットをデータ・ ブロックにアセンブル／再アセンブルするためのシステムであって、該システム は、 ディスアセンブルしようとするデータ・ブロックを複数のデータ・パケットに 分割し、パケット記述子データセットをそれぞれのデータ・パケットに挿入する 手段であって、前記パケット記述子データセットには識別記述子と、データ・シ ーケンス開始記述子と、データ・シーケンス終了記述子と、パケット型記述子と を含んでいる手段と、 前記分割する手段に接続され、前記ネットワークへ前記複数のデータ・パケッ トを送信するための第１のネットワーク・インタフェースと、 前記ネットワークから前記複数のデータ・パケットを受信するための第２のネ ットワーク・インタフェースと、 並列に相互に接続された複数のメモリ・ステージを含み、それぞれのメモリ・ ステージは単一のパケット記述子データセットを格納するように形成され、先行 するパケット記述子データセットを格納するメモリ手段と、 前記メモリ手段と前記第２のネットワーク・インタフェースに接続され、前記 ネットワークから受信したデータ・パケットの前記受信、格納、出力を制御する 制御回路とを備え、該制御回路は、 前記ネットワークから受信した第１のデータ・パケットから第１のパケット記 述子データセットを抽出する手段と、 前記第１のパケット記述子データセットを前記メモリ手段に格納された少なく とも一つの先行するパケット記述子データセットと比較し、前記第１のパケット 記述子データセットおよび前記少なくとも一つの先行するパケット記述子データ セットが互いに複製であるか、前記第１のパケット記述子データセットが改変さ れたデータであるか、前記第１のデータ・パケットと前記少なくとも一つの先行 して受信したデータ・パケットとの組み合わせがデータ・ブロックの連続かつオ ーバラップするデータ・パケットの一つを少なくとも構成するかのうちの少なく とも一つを判定する手段と、 前記第１のパケット記述子データセットが前記少なくとも一つの先行するパケ ット記述子データセットの複製の場合には前記第１のパケット記述子データセッ トを破棄し、前記第１のパケット記述子データセットが改変されたデータの場合 には前記第１のパケット記述子データセットを破棄し、および、前記組み合わせ がデータ・ブロックの連続かつオーバラップするデータ・パケットの一つを構成 する場合には前記第１と前記少なくとも一つの先行するパケット記述子データセ ットを少なくとも組み合わせる動作のうちの少なくとも一つを実行する処理手段 と、 前記第１のパケット記述子データセットと、前記第１および先行するパケット 記述子データセットの組み合わせの少なくとも一つを前記メモリ手段に格納する 手段と、 前記比較手段の結果に基づいて、前記メモリ手段に格納されたパケット記述子 データセットのパケット型パケット記述子を更新する手段と、 前記メモリ手段に格納されたいずれかのパケット記述子データセットが完全な データ・ブロックを表わすパケット型記述子を含むかを判定し、完全なデータ・ ブロックを表わすパケット型記述子を有するパケット記述子データセットを前記 メモリ手段から読み出す手段と、 完全なデータ・ブロックを表わすパケット型記述子を有するパケット記述子デ ータセットを読み出した後では、前記メモリ手段のもっとも低いステージだけが 占有されるように前記メモリ手段内のパケット記述子データセットのストレージ をシフトする手段とを含む ことを特徴とするシステム。 １２．請求項１１に記載の電気通信ネットワークを介して送信される複数のデー タ・パケットにデータ・プロックをディスアセンブルし、前記複数のデータ・パ ケットをデータ・ブロックにアセンブル／再アセンブルするためのシステムにお いて、前記メモリ手段の前記ステージのそれぞれは、それぞれが入力されたパケ ット記述子データセットから所定のパケット記述子を受信するように接続された 複数のステージ・セルと、前記ステージ・セルを経由したパケット記述子デー タセットの受信、出力、および格納を制御するためのステージ・コントローラと を含むことを特徴とするシステム。 １３．請求項１１に記載の電気通信ネットワークを介して送信される複数のデー タ・パケットにデータ・ブロックをディスアセンブルし、前記複数のデータ・パ ケットをデータ・ブロックにアセンブル／再アセンブルするためのシステムにお いて、前記メモリ手段の入力に接続され、前記メモリ手段とディスアセンブルさ れるデータ・ブロックを分割する前記手段とをインタフェースするためのディス アセンブル・アダプタ回路 をさらに含むことを特徴とするシステム。 １４．送信ステーションと受信ステーションの間で電気通信ネットワークを経由 してデータを伝送するための方法であって、該方法は、 前記送信ステーションにおいて、データ・ブロックを複数のデータ・パケット に分割するステップと、 パケット記述子データセットをそれぞれのデータ・パケットに挿入するステッ プと、 前記複数のデータ・パケットを前記ネットワーク経由で送信するステップと、 前記受信ステーションにおいて、受信したときに、前記データ・パケットから 前記パケット記述子データセットを抽出するステップと、 前記パケット記述子データセットとメモリに格納してある先行するパケット記 述子データセットとを比較し、複製またはオーバラップするデータが存在するか を判定するステップと、 前記先行するパケット記述子データセットとの前記比較ステップの結果に基づ いて、前記先行するパケット記述子データセットに関連して前記パケット記述子 データセットを更新するステップと、 前記先行するパケット記述子データセットとの前記比較ステップの結果に基づ いて、複数のメモリ・ステージの一つに前記パケット記述子データセットを格納 するステップと、 前記複数のメモリ・ステージに格納されたいずれかのパケット記述子データセ ットが完全なデータ・ブロックを表わしているかを判定するステップと、 完全なデータ・ブロックを表わすパケット記述子データセットを前記メモリ・ ステージから読み出すステップと を備えることを特徴とする方法。 １５．請求項１４に記載の電気通信ネットワークを経由してデータを伝送するた めの方法において、前記受信したデータ・パケットが改変されたデータかを判定 して、改変されたと判定した場合には前記受信したデータ・パケットを破棄する ステップ をさらに備えることを特徴とする方法。 １６．請求項１４に記載のデータを伝送するための方法において、前記パケット 記述子データセットと先行するパケット記述子データセットとを比較する前記ス テップおよび、前記パケット記述子データセットを更新する前記ステップは、 前記パケット記述子データセットがメモリ内に格納された前記先行するパケッ ト記述子データセットのいずれかの複製であるかを判定し、少なくとも一つの先 行するパケット記述子データセットの複製であると判定した場合には前記パケッ ト記述子データセットを破棄するステップと、 前記パケット記述子データセットと少なくとも一つの先行するパケット記述子 データセットとの組み合わせが、データ・ブロックの連続かつオーバラップする データ・パケットの一つを構成するかを判定し、連続かつオーバラップするデー タ・パケットの一つを構成すると判定した場合には前記パケット記述子データセ ットと少なくとも一つの先行するパケット記述子データセットとを組み合わせる ステップと をさらに含むことを特徴とする方法。 １７．電気通信ネットワークを経由してデータを送信するためのシステムであっ て、該システムは、 データ・ブロックを複数のデータ・パケットに分割し、パケット記述子データ セットをそれぞれのデータ・パケットに挿入する手段と、 前記分割する手段に接続されて、前記複数のデータ・パケットを前記ネットワ ークへ送信するための第１のネットワーク・インタフェースと、 前記ネットワークから複数のデータ・パケットを受信するための第２のネット ワーク・インタフェースと、 先行するパケット記述子データセットを格納するためのメモリ手段であって、 互いのメモリ・ステージと並列に接続された複数のメモリ・ステージを含み、そ れぞれのメモリ・ステージは単一のパケット記述子データセットを格納するよう に形成されているメモリ手段と、 前記メモリ手段と前記第２のネットワーク・インタフェースとに接続されてお り、受信したデータ・パケットのパケット記述子データセットと前記メモリ手段 に格納されている少なくとも一つの先行するパケット記述子データセットとを比 較する手段と、前記比較手段からの出力に基づいて前記パケット記述子データセ ットを更新する処理手段と、前記メモリ手段内に格納されたいずれかのパケット 記述子データセットが完全なデータ・ブロックを表わすかを判定し、前記メモリ 手段から完全なデータ・ブロックを表わすパケット記述子データセットを読み出 す手段とを含む制御回路と を備えることを特徴とするシステム。 １８．請求項１７に記載のデータを送信するためのシステムにおいて、前記制御 回路の前記比較手段は、前記データ・パケットが先行して受信したデータ・パケ ットの複製であるか、前記データ・パケットが改変されたデータであるか、およ び少なくとも前記データ・パケットと少なくとも一つの先行して受信したデータ ・パケットとの組み合わせがデータ・ブロックの連続したデータ・パケットを構 成するかのうちの少なくとも一つを判定するための手段を含むことを特徴とする システム。 １９．請求項１８に記載のデータを送信するためのシステムにおいて、前記制御 回路の前記処理手段は、前記パケット記述子データセットが前記少なくとも一つ の先行するパケット記述子データセットの複製の場合には前記パケット記述子デ ータセットを破棄し、前記パケット記述子データセットが混乱したデータの場合 には、前記パケット記述子データセットを破棄し、および前記組み合わせがデー タ・ブロックの連続かつオーバラップするデータ・パケットの一つを構成する場 合には前記パケット記述子データセットと前記少なくとも一つの先行するパケッ ト記述子データセットを少なくともマージする動作のうちの少なくとも一つを実 行するための手段を含むことを特徴とするシステム。 ２０．請求項１７に記載のデータを送信するためのシステムにおいて、前記制御 回路は、完全なデータ・ブロックを表わすパケット型記述子を有する前記パケッ ト記述子データセットを読み出した後で、前記メモリ手段内のパケット記述子デ ータセットのストレージをシフトする手段をさらに含むことを特徴とするシステ ム。 ２１．請求項１７に記載のデータを送信するためのシステムにおいて、前記メモ リ手段の前記ステージのそれぞれは、複数のステージ・セルと、前記ステージ・ セルを経由したパケット記述子データセットの受信、出力、および格納を制御す るためのステージ・コントローラとを含むことを特徴とするシステム。 ２２．請求項１７に記載のデータを送信するためのシステムにおいて、 前記メモリ手段の入力に接続され、前記メモリ手段と前記データ・ブロックを 分割する手段とをインタフェースするためのディスアセンブル・アダプタ回路 をさらに備えることを特徴とするシステム。