JPH0779226A - 複数チャネル送出セル帯域制御回路 - Google Patents
複数チャネル送出セル帯域制御回路Info
- Publication number
- JPH0779226A JPH0779226A JP22175693A JP22175693A JPH0779226A JP H0779226 A JPH0779226 A JP H0779226A JP 22175693 A JP22175693 A JP 22175693A JP 22175693 A JP22175693 A JP 22175693A JP H0779226 A JPH0779226 A JP H0779226A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- transmission
- cell
- memory
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5614—User Network Interface
- H04L2012/5616—Terminal equipment, e.g. codecs, synch.
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5652—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly
Abstract
(57)【要約】
【目的】本発明は複数端末からのセルを割当てられた伝
送速度に応じてＡＴＭ網へ送出する装置における複数チ
ャネル送出セル帯域制御回路に関し，ＡＴＭセルの帯域
制御の多チャネル化，チャネル毎の帯域変更及びチャネ
ル数の増減が可変でハード規模を縮小することを目的と
する。 【構成】ＡＴＭ網へ送出する複数のチャネル毎のセル伝
送帯域の割当てを設定する設定部２と設定部により割当
てられた複数のチャネル毎の帯域設定値を格納するメモ
リ１及びタイマ制御部３を備える。メモリに各チャネル
に対応したセル送出間隔を表すタイマ設定値と現在の時
間計測値等を格納して，タイマ制御部によりメモリへの
アクセスタイミング制御及びメモリに格納されている値
を検出し，検出結果により各チャネル毎の送出タイミン
グをＡＴＭセル送出部へ出力するよう構成する。
送速度に応じてＡＴＭ網へ送出する装置における複数チ
ャネル送出セル帯域制御回路に関し，ＡＴＭセルの帯域
制御の多チャネル化，チャネル毎の帯域変更及びチャネ
ル数の増減が可変でハード規模を縮小することを目的と
する。 【構成】ＡＴＭ網へ送出する複数のチャネル毎のセル伝
送帯域の割当てを設定する設定部２と設定部により割当
てられた複数のチャネル毎の帯域設定値を格納するメモ
リ１及びタイマ制御部３を備える。メモリに各チャネル
に対応したセル送出間隔を表すタイマ設定値と現在の時
間計測値等を格納して，タイマ制御部によりメモリへの
アクセスタイミング制御及びメモリに格納されている値
を検出し，検出結果により各チャネル毎の送出タイミン
グをＡＴＭセル送出部へ出力するよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は複数端末からのセルを割
当てられた伝送速度に応じてＡＴＭ網へ送出する装置に
おける複数チャネル送出セル帯域制御回路に関する。
当てられた伝送速度に応じてＡＴＭ網へ送出する装置に
おける複数チャネル送出セル帯域制御回路に関する。
【０００２】近年，ＡＴＭ網，ＢＩＳＤＮ（Broad-band
Integrated Services Digital Network) またはフレー
ムリレー等のＬＡＮ間の接続等に向いた高速のデータ交
換サービスの研究が盛んに進められている。
Integrated Services Digital Network) またはフレー
ムリレー等のＬＡＮ間の接続等に向いた高速のデータ交
換サービスの研究が盛んに進められている。
【０００３】このＡＴＭではセルという固定長（５３バ
イト）のパケットによりデータが伝送されるが，交換網
内のトラフィック量が多くなると，ＡＴＭ交換機が処理
しきれなくなり，輻輳が生じて，セルを廃棄せざるをえ
なくなる。このような事態を避け，網の混雑の緩和を図
るために，セル廃棄制御，交換機での流入制御，及びＡ
ＡＬ（ＡＴＭアダプテーションレイヤ）における送出セ
ル帯域制御が必要とされる。この場合，多チャネル対応
の帯域制御をハード構成により規模を増大させることな
く，チャネルの増減に対しても柔軟に対応できるよう構
成することが望まれている。
イト）のパケットによりデータが伝送されるが，交換網
内のトラフィック量が多くなると，ＡＴＭ交換機が処理
しきれなくなり，輻輳が生じて，セルを廃棄せざるをえ
なくなる。このような事態を避け，網の混雑の緩和を図
るために，セル廃棄制御，交換機での流入制御，及びＡ
ＡＬ（ＡＴＭアダプテーションレイヤ）における送出セ
ル帯域制御が必要とされる。この場合，多チャネル対応
の帯域制御をハード構成により規模を増大させることな
く，チャネルの増減に対しても柔軟に対応できるよう構
成することが望まれている。
【０００４】
【従来の技術】図８は従来例の説明図である。この例で
は，複数（ｎ個）の端末８０がユーザ網インタフェース
８１に接続され，ユーザ網インタフェース８１が伝送路
８２を介してＡＴＭ交換機，伝送路等で構成するＡＴＭ
網８３に接続されている。なお，複数の端末が接続され
たユーザ網インタフェース（またはＡＴＭ交換機）を各
ＬＡＮに対して設け，複数のＬＡＮ間を相互に接続し
て，各ＬＡＮ間の端末間のデータをセルにより伝送する
こともできる。ＡＴＭセルは，５オクテット（バイト）
のヘッダと４８オクテットの情報フィールドの合計５３
オクテットで構成される。
は，複数（ｎ個）の端末８０がユーザ網インタフェース
８１に接続され，ユーザ網インタフェース８１が伝送路
８２を介してＡＴＭ交換機，伝送路等で構成するＡＴＭ
網８３に接続されている。なお，複数の端末が接続され
たユーザ網インタフェース（またはＡＴＭ交換機）を各
ＬＡＮに対して設け，複数のＬＡＮ間を相互に接続し
て，各ＬＡＮ間の端末間のデータをセルにより伝送する
こともできる。ＡＴＭセルは，５オクテット（バイト）
のヘッダと４８オクテットの情報フィールドの合計５３
オクテットで構成される。
【０００５】各端末はユーザ網インタフェース８１内の
それぞれに対応して設けられたセル組立・分解回路（Ｃ
ＬＡＤという：Cell Assembly Deassembly) ８１０に接
続されセル組立・分解が行われ，ＡＴＭアダプテーショ
ンレイヤ（ＡＡＬ）による送出セルの帯域制御が各チャ
ネル毎に実行される。
それぞれに対応して設けられたセル組立・分解回路（Ｃ
ＬＡＤという：Cell Assembly Deassembly) ８１０に接
続されセル組立・分解が行われ，ＡＴＭアダプテーショ
ンレイヤ（ＡＡＬ）による送出セルの帯域制御が各チャ
ネル毎に実行される。
【０００６】ユーザ網インタフェース８１上では複数の
端末のデータがぞれぞれのチャネルのセルにより多重化
されて伝送され，ＡＴＭ網８３は，複数の伝送路からの
各セルに対して交換を行って，各端末間のデータ交換を
行う。
端末のデータがぞれぞれのチャネルのセルにより多重化
されて伝送され，ＡＴＭ網８３は，複数の伝送路からの
各セルに対して交換を行って，各端末間のデータ交換を
行う。
【０００７】ユーザ網インタフェース８１において複数
のチャネルのユーザデータをＡＴＭセル化し，ＡＴＭ網
（交換機）に送出する場合，ＡＴＭ網の混雑の緩和を図
る一つの方法として，網からチャネル毎の伝送帯域を割
当てる方法がある。
のチャネルのユーザデータをＡＴＭセル化し，ＡＴＭ網
（交換機）に送出する場合，ＡＴＭ網の混雑の緩和を図
る一つの方法として，網からチャネル毎の伝送帯域を割
当てる方法がある。
【０００８】その方法によれば，ユーザ網インタフェー
ス８１の各端末８０は予め利用する伝送帯域（伝送速
度）を申告してＡＴＭ網８３から使用する帯域が割当て
られる。すると，ユーザ網インタフェース８１の各セル
組立・分解回路８１０は各端末のデータを受け取ってセ
ル化して，各チャネルに割当てられた帯域に対応した速
度（間隔）で伝送路８２に送出する。
ス８１の各端末８０は予め利用する伝送帯域（伝送速
度）を申告してＡＴＭ網８３から使用する帯域が割当て
られる。すると，ユーザ網インタフェース８１の各セル
組立・分解回路８１０は各端末のデータを受け取ってセ
ル化して，各チャネルに割当てられた帯域に対応した速
度（間隔）で伝送路８２に送出する。
【０００９】この方法の場合，あるチャネルのセルが割
当てられ帯域を越えた場合，ＡＴＭ網８３で輻輳が発生
し，セル廃棄や，流入規制等の制御が行われる。そのた
め，ユーザ網インタフェース８１の各セル組立・分解回
路８１０において各チャネルのセル送出が予め割当てら
れた帯域に収まるように，各チャネル毎の帯域制御が実
行される。
当てられ帯域を越えた場合，ＡＴＭ網８３で輻輳が発生
し，セル廃棄や，流入規制等の制御が行われる。そのた
め，ユーザ網インタフェース８１の各セル組立・分解回
路８１０において各チャネルのセル送出が予め割当てら
れた帯域に収まるように，各チャネル毎の帯域制御が実
行される。
【００１０】このような複数チャネルの送出セルを制御
する場合，各チャネルに割当てられた帯域に対応した速
度でセルを送出するため，各チャネル毎にハードウェア
により構成する帯域制御回路を設ける必要があった。
する場合，各チャネルに割当てられた帯域に対応した速
度でセルを送出するため，各チャネル毎にハードウェア
により構成する帯域制御回路を設ける必要があった。
【００１１】
【発明が解決しようとする課題】上記のように複数チャ
ネルを収容するセル組立・分解回路では，各チャネル毎
に割当てられた帯域にセルを発生させるため，端末（ユ
ーザ）のチャネル数が増大すると，ハードウェアの規模
が増大するという問題があった。また，チャネル数を増
大する場合や逆に減少する場合に，ハードの構成を増大
または縮小する必要があり，柔軟に対応することが困難
であった。
ネルを収容するセル組立・分解回路では，各チャネル毎
に割当てられた帯域にセルを発生させるため，端末（ユ
ーザ）のチャネル数が増大すると，ハードウェアの規模
が増大するという問題があった。また，チャネル数を増
大する場合や逆に減少する場合に，ハードの構成を増大
または縮小する必要があり，柔軟に対応することが困難
であった。
【００１２】本発明はＡＴＭ網に送出するＡＴＭセルの
帯域制御の多チャネル化，チャネル毎の帯域変更及びチ
ャネル数の増減が可変でハード規模を縮小することが可
能な複数チャネル送出セル帯域制御回路を提供すること
を目的とする。
帯域制御の多チャネル化，チャネル毎の帯域変更及びチ
ャネル数の増減が可変でハード規模を縮小することが可
能な複数チャネル送出セル帯域制御回路を提供すること
を目的とする。
【００１３】
【課題を解決するための手段】図１は本発明の第１の基
本構成図，図２は本発明の第２の基本構成図である。図
１において，１はＡＴＭセルの帯域制御を行うセル送出
タイミングの発生を行うメモリ，２は各チャネル毎のＡ
ＴＭセルの伝送速度（帯域）に対応するタイマ設定値を
設定する設定部，３はメモリの書込み，読出しを行って
セル送出タイミングの発生制御を行うタイマ制御部，４
は複数チャネル対応のＡＴＭセル送出部である。この中
の１〜３により複数チャネル送出セル帯域制御回路を構
成する。
本構成図，図２は本発明の第２の基本構成図である。図
１において，１はＡＴＭセルの帯域制御を行うセル送出
タイミングの発生を行うメモリ，２は各チャネル毎のＡ
ＴＭセルの伝送速度（帯域）に対応するタイマ設定値を
設定する設定部，３はメモリの書込み，読出しを行って
セル送出タイミングの発生制御を行うタイマ制御部，４
は複数チャネル対応のＡＴＭセル送出部である。この中
の１〜３により複数チャネル送出セル帯域制御回路を構
成する。
【００１４】また，図２において，１０は各アドレス毎
に全チャネル分のセル送出の可否を示すフラグが格納さ
れたメモリ，１１はメモリ１０を順次読出して複数チャ
ネルのそれぞれのセル送出タイミングを発生するタイマ
制御部，１２は各チャネルのＡＴＭセル送出部である。
に全チャネル分のセル送出の可否を示すフラグが格納さ
れたメモリ，１１はメモリ１０を順次読出して複数チャ
ネルのそれぞれのセル送出タイミングを発生するタイマ
制御部，１２は各チャネルのＡＴＭセル送出部である。
【００１５】本発明はＡＴＭセルの帯域制御を行うため
のセル送出のタイミング作成をメモリを用い，メモリは
各チャネル毎に設定されたタイマとして動作させるもの
である。
のセル送出のタイミング作成をメモリを用い，メモリは
各チャネル毎に設定されたタイマとして動作させるもの
である。
【００１６】
【作用】図１に示す構成において，複数チャネル送出セ
ル帯域制御回路の第１の基本構成において，メモリ１の
各アドレス位置をそれぞれのチャネル（各端末に割当て
られた論理チャネルＶＣＩに相当）に割り当て，各チャ
ネルの情報として，メモリ１に図示するようにそのチャ
ネルが使用されてタイマ動作が実行されているか（有効
か），またはチャネルが使用されてないか（無効か）を
表す状態情報ａと，そのチャネルの割当て帯域に対応す
るタイマ設定値ｂと，現在までの時間を加算（計数）し
た時間情報ｃとが格納される。なお，時間情報ｃは当該
チャネルについてタイミングの計時を開始して現在まで
の経過時間を表し，この現在の時間情報は状態情報が有
効の場合にメモリ１の読み出し・書き込みの周期動作を
行う毎に更新（加算）される。
ル帯域制御回路の第１の基本構成において，メモリ１の
各アドレス位置をそれぞれのチャネル（各端末に割当て
られた論理チャネルＶＣＩに相当）に割り当て，各チャ
ネルの情報として，メモリ１に図示するようにそのチャ
ネルが使用されてタイマ動作が実行されているか（有効
か），またはチャネルが使用されてないか（無効か）を
表す状態情報ａと，そのチャネルの割当て帯域に対応す
るタイマ設定値ｂと，現在までの時間を加算（計数）し
た時間情報ｃとが格納される。なお，時間情報ｃは当該
チャネルについてタイミングの計時を開始して現在まで
の経過時間を表し，この現在の時間情報は状態情報が有
効の場合にメモリ１の読み出し・書き込みの周期動作を
行う毎に更新（加算）される。
【００１７】最初に，設定部２から各チャネル（端末）
毎にアドレスを指定して，それぞれのチャネルに割当て
られた伝送速度（帯域）に見合ったタイマ設定値（セル
発生時間間隔）ｂをメモリ１に格納する。なお，各チャ
ネルの情報として，上記の状態情報ａや現在の時間情報
ｃの領域も確保され，動作に応じて状態情報（有効・無
効）が設定される。
毎にアドレスを指定して，それぞれのチャネルに割当て
られた伝送速度（帯域）に見合ったタイマ設定値（セル
発生時間間隔）ｂをメモリ１に格納する。なお，各チャ
ネルの情報として，上記の状態情報ａや現在の時間情報
ｃの領域も確保され，動作に応じて状態情報（有効・無
効）が設定される。
【００１８】設定部２から設定されたチャネル毎のタイ
マ設定値が，タイマ制御部３からアドレスと読出し制御
信号（リードで示す）により順番に読み出される。端末
（図示せず）による通信が実行されると，状態情報ａを
有効の表示にする。タイマ制御部３は一定周期でメモリ
１の各チャネルの情報を順に読出し，各アドレスの読出
しデータについて，状態情報ａが有効の場合，時間情報
ｃの値を更新（加算）し，その値がタイマ設定値ｂと一
致しないと更新された内容を同じアドレスを指定し書き
込み制御信号（ライトで示す）により，書き込む動作を
行う。時間情報ｃがそのチャネルのタイマ設定値と一致
した場合その時のチャネル（メモリアドレスに対応）情
報と共にＡＴＭセル送出部４へ出力する。ＡＴＭセル送
出部４は受け取ったチャネルのセルをＡＴＭ網へ送出す
る。
マ設定値が，タイマ制御部３からアドレスと読出し制御
信号（リードで示す）により順番に読み出される。端末
（図示せず）による通信が実行されると，状態情報ａを
有効の表示にする。タイマ制御部３は一定周期でメモリ
１の各チャネルの情報を順に読出し，各アドレスの読出
しデータについて，状態情報ａが有効の場合，時間情報
ｃの値を更新（加算）し，その値がタイマ設定値ｂと一
致しないと更新された内容を同じアドレスを指定し書き
込み制御信号（ライトで示す）により，書き込む動作を
行う。時間情報ｃがそのチャネルのタイマ設定値と一致
した場合その時のチャネル（メモリアドレスに対応）情
報と共にＡＴＭセル送出部４へ出力する。ＡＴＭセル送
出部４は受け取ったチャネルのセルをＡＴＭ網へ送出す
る。
【００１９】図２に示す第２の基本構成において，メモ
リ１０の各アドレス内の情報内容として各チャネルのセ
ル送出の指示または不指示を表すフラグ（１ビット）が
予め記憶（設定）されている。この場合，メモリ１０の
読出し速度及び繰り返し動作の周期を考慮して，各チャ
ネルに割当てられた伝送速度（帯域）に対応した頻度で
各チャネルのセル送出指示が発生するようにフラグが設
定されている。タイマ制御部１１はメモリ１０を先頭ア
ドレスから順次読出し，読出されたデータの各チャネル
に対応するフラグがセル送出の指示を表示していると，
そのチャネル（複数のチャネルの場合もある）を表示す
るセル送出の指示がＡＴＭセル送出部４に出力される。
この指示をうけたＡＴＭセル送出部４では，それぞれの
チャネルのセルをＡＴＭ網へ出力する。
リ１０の各アドレス内の情報内容として各チャネルのセ
ル送出の指示または不指示を表すフラグ（１ビット）が
予め記憶（設定）されている。この場合，メモリ１０の
読出し速度及び繰り返し動作の周期を考慮して，各チャ
ネルに割当てられた伝送速度（帯域）に対応した頻度で
各チャネルのセル送出指示が発生するようにフラグが設
定されている。タイマ制御部１１はメモリ１０を先頭ア
ドレスから順次読出し，読出されたデータの各チャネル
に対応するフラグがセル送出の指示を表示していると，
そのチャネル（複数のチャネルの場合もある）を表示す
るセル送出の指示がＡＴＭセル送出部４に出力される。
この指示をうけたＡＴＭセル送出部４では，それぞれの
チャネルのセルをＡＴＭ網へ出力する。
【００２０】
【実施例】図３，図４は上記本発明の第１の基本構成
（図１）に対応する実施例１に関する構成であり，図３
は実施例１の処理フロー，図４は実施例１のメモリのデ
ータ構成である。
（図１）に対応する実施例１に関する構成であり，図３
は実施例１の処理フロー，図４は実施例１のメモリのデ
ータ構成である。
【００２１】図１，図４を参照しながら，図３の処理フ
ローを説明すると，最初に設定部（図１の２）から設定
されるタイマ設定値をチャネル毎に設定値フィールドに
格納する（図３のＳ１）。
ローを説明すると，最初に設定部（図１の２）から設定
されるタイマ設定値をチャネル毎に設定値フィールドに
格納する（図３のＳ１）。
【００２２】ここで，実施例１におけるメモリのデータ
構成を図４を用いて説明すると，図４のメモリ１はアド
レス１〜アドレスＮでアクセスされる位置にそれぞれチ
ャネル１（ｃｈ１）〜チャネルＮ（ｃｈＮ）の設定値フ
ィールドが設けられている。各チャネルの設定値フィー
ルドは，１ａ〜１ｃの各ビットまたはフィールドにより
構成され，先頭にこのチャネルが使用されているか否か
（有効か無効か）を表す１ビットのイネーブルフラグ１
ａ（図１の有効・無効情報ａに対応），次にタイマ（セ
ル送出の間隔時間）値が設定されるｍビットの設定値フ
ィールド１ｂ（図１のタイマ設定値ｂに対応），最後に
時間のカウント値が書き込まれるｍビットの演算値フィ
ールド１ｃ（図１の時間情報ｃに対応）が設けられてい
る。
構成を図４を用いて説明すると，図４のメモリ１はアド
レス１〜アドレスＮでアクセスされる位置にそれぞれチ
ャネル１（ｃｈ１）〜チャネルＮ（ｃｈＮ）の設定値フ
ィールドが設けられている。各チャネルの設定値フィー
ルドは，１ａ〜１ｃの各ビットまたはフィールドにより
構成され，先頭にこのチャネルが使用されているか否か
（有効か無効か）を表す１ビットのイネーブルフラグ１
ａ（図１の有効・無効情報ａに対応），次にタイマ（セ
ル送出の間隔時間）値が設定されるｍビットの設定値フ
ィールド１ｂ（図１のタイマ設定値ｂに対応），最後に
時間のカウント値が書き込まれるｍビットの演算値フィ
ールド１ｃ（図１の時間情報ｃに対応）が設けられてい
る。
【００２３】上記図３のステップＳ１により各チャネル
の設定値フィールドにタイマ設定値が設定されると，次
に演算値フィールド１ｃの全チャネル全ビットをクリア
（オール０に）する（同Ｓ２）。続いてチャネル１の設
定値フィールド（図４の１ａ〜１ｃ）をリードする（同
Ｓ３）。次にリードされた中のイネーブルフラグ１ａが
“１”（有効）であるか否か判定し（図３のＳ４），無
効（＝０）の場合は次のチャネルのフィールドをリード
する処理に移るが，有効の場合は演算値フィールド１ｃ
の値を＋１して更新する（同Ｓ５）。
の設定値フィールドにタイマ設定値が設定されると，次
に演算値フィールド１ｃの全チャネル全ビットをクリア
（オール０に）する（同Ｓ２）。続いてチャネル１の設
定値フィールド（図４の１ａ〜１ｃ）をリードする（同
Ｓ３）。次にリードされた中のイネーブルフラグ１ａが
“１”（有効）であるか否か判定し（図３のＳ４），無
効（＝０）の場合は次のチャネルのフィールドをリード
する処理に移るが，有効の場合は演算値フィールド１ｃ
の値を＋１して更新する（同Ｓ５）。
【００２４】この更新された演算値について，次に設定
値フィールド１ｂの設定値と一致するか判定する（同Ｓ
６）。この時，まだ設定値に達していないと，演算値フ
ィールド１ｃの更新された値を元のアドレスに格納する
（同Ｓ７）。ステップＳ６において，演算値が設定値と
一致した場合，ＡＴＭセル送出部へ送出要求をあげる
（同Ｓ８）。この時，チャネル番号（アドレスに対応）
がＡＴＭセル送出部へ送られ，該当するチャネルのセル
が１つＡＴＭセル送出部から送出される。
値フィールド１ｂの設定値と一致するか判定する（同Ｓ
６）。この時，まだ設定値に達していないと，演算値フ
ィールド１ｃの更新された値を元のアドレスに格納する
（同Ｓ７）。ステップＳ６において，演算値が設定値と
一致した場合，ＡＴＭセル送出部へ送出要求をあげる
（同Ｓ８）。この時，チャネル番号（アドレスに対応）
がＡＴＭセル送出部へ送られ，該当するチャネルのセル
が１つＡＴＭセル送出部から送出される。
【００２５】図４のメモリ１に設定された例では，アド
レス１のチャネル１の場合，設定値フィールド１ｂに
（ＦＦ）ｈ（但し，ｈは１６進表示）が設定されている
ため，２５５（＝ＦＦ）回の読出し動作毎に１回だけセ
ル送出のタイミング信号送出が行われる。またアドレス
ＮのチャネルＮの場合は設定値フィールド１ｂに（０
１）ｈが設定されているので，１回の読出し毎にタイミ
ング信号送出が行われる。
レス１のチャネル１の場合，設定値フィールド１ｂに
（ＦＦ）ｈ（但し，ｈは１６進表示）が設定されている
ため，２５５（＝ＦＦ）回の読出し動作毎に１回だけセ
ル送出のタイミング信号送出が行われる。またアドレス
ＮのチャネルＮの場合は設定値フィールド１ｂに（０
１）ｈが設定されているので，１回の読出し毎にタイミ
ング信号送出が行われる。
【００２６】次に送出要求をあげた後，そのチャネルの
演算値をクリアして（同Ｓ９），次のチャネルの両フィ
ールドをリードする（同Ｓ１０）。上記実施例１の構成
では，一つのチャネルの読出しから書き込みまでの所要
時間は，以下のようになる。
演算値をクリアして（同Ｓ９），次のチャネルの両フィ
ールドをリードする（同Ｓ１０）。上記実施例１の構成
では，一つのチャネルの読出しから書き込みまでの所要
時間は，以下のようになる。
【００２７】Ｔ＝Ｔr ＋Ｔｗ＋Ｔｃ 但し，Ｔｒは１チャネルのリード時間，Ｔｗは１チャネ
ルの書き込み時間，Ｔｃは１チャネルの演算時間であ
る。従って，あるチャネルのアクセスから全チャネルを
アクセスした後，一周して元のチャネルに戻ってくる時
間は次のようになる。
ルの書き込み時間，Ｔｃは１チャネルの演算時間であ
る。従って，あるチャネルのアクセスから全チャネルを
アクセスした後，一周して元のチャネルに戻ってくる時
間は次のようになる。
【００２８】 ΣＴ＝（Ｔr ＋Ｔｗ＋Ｔｃ）×チャネル数 （１） これにより最短セル送出時間，つまり最高伝送レート
は，上記（１）となる。従って，最高伝送レートを設定
する場合は，設定値フィールド１ｂに最小値を設定する
ことにより実現される。また，伝送レートを遅くするに
は設定値フィールド１ｂに最大値あるいは，フィールド
を拡張することにより実現できる。
は，上記（１）となる。従って，最高伝送レートを設定
する場合は，設定値フィールド１ｂに最小値を設定する
ことにより実現される。また，伝送レートを遅くするに
は設定値フィールド１ｂに最大値あるいは，フィールド
を拡張することにより実現できる。
【００２９】図５にチャネル送出タイミングとチャネル
送出セルの例を示す図である。図５の例ではチャネル１
とチャネル２について，それぞれ送出タイミング，
と送出セルの発生，の様子が示されている。この場
合，チャネル２のセル送出タイミングの周期はチャネル
１のセル送出タイミングの周期の約１．５であり，低速
度のセル速度となっている。
送出セルの例を示す図である。図５の例ではチャネル１
とチャネル２について，それぞれ送出タイミング，
と送出セルの発生，の様子が示されている。この場
合，チャネル２のセル送出タイミングの周期はチャネル
１のセル送出タイミングの周期の約１．５であり，低速
度のセル速度となっている。
【００３０】次に図６，図７は上記本発明の第２の基本
構成（図２）に対応する実施例２に関する構成であり，
図６は実施例２の処理フロー，図７は実施例２のメモリ
のデータ構成である。
構成（図２）に対応する実施例２に関する構成であり，
図６は実施例２の処理フロー，図７は実施例２のメモリ
のデータ構成である。
【００３１】最初に図７に示すメモリ１０のデータ構成
を説明すると，先頭アドレスから順に１ワード，２ワー
ド，・・・ｎワードの各ワードが格納され，各ワードを
構成する複数のビットは，最下位のビットがチャネル１
（ｃｈ１）フィールドとして設定され，順次上位に向か
ってチャネル２（ｃｈ２），チャネル３（ｃｈ３）・・
・チャネルＮ（ｃｈＮ）の各フィールドとして設定さ
れ，各ビット位置にセル送出を指示するフラグ
（“１”）が設定される。従って，１ワードのビット数
は必要なチャネル数と同じかそれ以上で構成される。
を説明すると，先頭アドレスから順に１ワード，２ワー
ド，・・・ｎワードの各ワードが格納され，各ワードを
構成する複数のビットは，最下位のビットがチャネル１
（ｃｈ１）フィールドとして設定され，順次上位に向か
ってチャネル２（ｃｈ２），チャネル３（ｃｈ３）・・
・チャネルＮ（ｃｈＮ）の各フィールドとして設定さ
れ，各ビット位置にセル送出を指示するフラグ
（“１”）が設定される。従って，１ワードのビット数
は必要なチャネル数と同じかそれ以上で構成される。
【００３２】そして，必要なワード数（またはアドレス
数）は，各チャネルのフラグ数の最小公倍数となる。例
えば，図７の例と異なり，チャネル１とチャネル２の２
チャネルだけある場合に，チャネル１は読出し９回に１
回の送出，チャネル２は読出し７回に１回の送出が要求
された場合，両者の最小公倍数である６３ワードが必要
となり，チャネル１は６３ワード中に７ワードにフラグ
を立て，チャネル２は６３ワード中の９ワードにフラグ
を立てる構成となる。
数）は，各チャネルのフラグ数の最小公倍数となる。例
えば，図７の例と異なり，チャネル１とチャネル２の２
チャネルだけある場合に，チャネル１は読出し９回に１
回の送出，チャネル２は読出し７回に１回の送出が要求
された場合，両者の最小公倍数である６３ワードが必要
となり，チャネル１は６３ワード中に７ワードにフラグ
を立て，チャネル２は６３ワード中の９ワードにフラグ
を立てる構成となる。
【００３３】図７の例では，１ワードの場合，チャネル
１フィールドにフラグが設定され，２ワードの場合，チ
ャネル１とチャネル２にフラグが設定され，ｎワードの
場合は全てのチャネルにフラグが設定されている。
１フィールドにフラグが設定され，２ワードの場合，チ
ャネル１とチャネル２にフラグが設定され，ｎワードの
場合は全てのチャネルにフラグが設定されている。
【００３４】図７に示すメモリ１０は一旦，各ワードの
内容が設定（記憶）されると，タイマ制御部（図２の１
１）により読出しが行われるだけであるため，メモリ１
０をＲＯＭ（Read Only Memory) で構成することができ
る。
内容が設定（記憶）されると，タイマ制御部（図２の１
１）により読出しが行われるだけであるため，メモリ１
０をＲＯＭ（Read Only Memory) で構成することができ
る。
【００３５】図６の処理フローを説明すると，最初にフ
ラグが登録されたＲＯＭの第一アドレスをリードする
（図６のＳ１）。このＲＯＭの読出しはタイマ制御部
（図２の１１）で決められたサイクルで規則正しい周期
で行われる。次に読出されたワードの中にフラグが有る
か判別し（同Ｓ２），フラグが無い場合は次のアドレス
をリードするが，フラグが有る場合は，フラグが付いて
いるチャネルの送出要求をＡＴＭセル送出部へあげる
（同Ｓ３）。この時，複数のフラグが有った場合は，各
フラグの位置に対応する複数のチャネルの送出要求（セ
ル送出タイミング）が発生する。続いて，次のアドレス
をリードして（同Ｓ４），ステップＳ２に戻って，以下
同様の処理が繰り返し実行される。
ラグが登録されたＲＯＭの第一アドレスをリードする
（図６のＳ１）。このＲＯＭの読出しはタイマ制御部
（図２の１１）で決められたサイクルで規則正しい周期
で行われる。次に読出されたワードの中にフラグが有る
か判別し（同Ｓ２），フラグが無い場合は次のアドレス
をリードするが，フラグが有る場合は，フラグが付いて
いるチャネルの送出要求をＡＴＭセル送出部へあげる
（同Ｓ３）。この時，複数のフラグが有った場合は，各
フラグの位置に対応する複数のチャネルの送出要求（セ
ル送出タイミング）が発生する。続いて，次のアドレス
をリードして（同Ｓ４），ステップＳ２に戻って，以下
同様の処理が繰り返し実行される。
【００３６】この実施例２の場合，セル送出タイミング
の調整は，ＲＯＭの内容（フラグ数の登録）の変更また
は，ＲＯＭの読出しサイクルの速度調整により行うこと
ができ，チャネル数の増減はメモリ容量の増減により対
処できる。
の調整は，ＲＯＭの内容（フラグ数の登録）の変更また
は，ＲＯＭの読出しサイクルの速度調整により行うこと
ができ，チャネル数の増減はメモリ容量の増減により対
処できる。
【００３７】
【発明の効果】本発明によれば，セル伝送レートの制御
をメモリを用いることにより多チャネル対応が可能とな
り，チャネル数の増減はメモリ容量の増減で対処するこ
とができ，メモリ以外のハード構成部は固定化できる。
をメモリを用いることにより多チャネル対応が可能とな
り，チャネル数の増減はメモリ容量の増減で対処するこ
とができ，メモリ以外のハード構成部は固定化できる。
【００３８】また，伝送レートの設定も以下のように容
易にでき，伝送レートの変更にも容易に対応できる。す
なわち，本発明の第１の構成（実施例１）の場合，最高
伝送レートを設定したい時は，設定値フィールドに最小
値を設定することにより実現でき，伝送レートを遅くす
るには設定値フィールドに最大値を設定することによ
り，または，設定値フィールド及び演算値フィールドを
拡張することにより可能である。
易にでき，伝送レートの変更にも容易に対応できる。す
なわち，本発明の第１の構成（実施例１）の場合，最高
伝送レートを設定したい時は，設定値フィールドに最小
値を設定することにより実現でき，伝送レートを遅くす
るには設定値フィールドに最大値を設定することによ
り，または，設定値フィールド及び演算値フィールドを
拡張することにより可能である。
【００３９】さらに，本発明の第２の構成（実施例２）
によれば，最高伝送レートを設定する場合は，フラグ数
を多くし，読出しサイクルを速くすることにより可能で
ある。また，伝送レートを遅くするにはフラグ数を少な
くし，読出しサイクルを遅くすることにより可能とな
る。
によれば，最高伝送レートを設定する場合は，フラグ数
を多くし，読出しサイクルを速くすることにより可能で
ある。また，伝送レートを遅くするにはフラグ数を少な
くし，読出しサイクルを遅くすることにより可能とな
る。
【図１】本発明の第１の基本構成図である。
【図２】本発明の第２の基本構成図である。
【図３】実施例１の処理フローである。
【図４】実施例１のメモリのデータ構成である。
【図５】チャネル送出タイミングとチャネル送出セルの
例を示す図である。
例を示す図である。
【図６】実施例２の処理フローである。
【図７】実施例２のメモリのデータ構成である。
【図８】従来例の説明図である。
１ メモリ ２ 設定部 ３ タイマ制御部 ４ ＡＴＭセル送出部
Claims (6)
- 【請求項１】 複数端末からのセルを割当てられた伝送
速度に応じてＡＴＭ網へ送出する装置における複数チャ
ネル送出セル帯域制御回路において，ＡＴＭ網へ送出す
る複数のチャネル毎のセル伝送帯域の割当てを設定する
設定部，前記設定部により割当てられた複数のチャネル
毎の帯域設定値を格納するメモリ，メモリへのアクセス
タイミング制御及びメモリに格納されている値を検出
し，検出結果により各チャネル毎の送出タイミングをＡ
ＴＭセル送出部へ出力するタイマ制御部とを備えること
を特徴とする複数チャネル送出セル帯域制御回路。 - 【請求項２】 請求項１において，前記メモリの各アド
レスにチャネル対応の情報を設定し，該チャネル対応の
情報として，セル送出間隔時間を表すタイマ設定値及び
タイマの現在までの時間を表す演算値とを設定し，前記
タイマ制御部は，該チャネル対応の情報が読出される
と，前記演算値を＋１してその結果を前記タイマ設定値
と比較し，一致が検出されると当該チャネルの送出タイ
ミンをＡＴＭセル送出部へ出力し，一致が検出されない
と前記演算結果を元の位置に書き込むことを特徴とする
複数チャネル送出セル帯域制御回路。 - 【請求項３】 請求項２において，前記メモリの各アド
レスにチャネル対応の情報を設定し，前記チャネル対応
の情報として，当該チャネルの有効・無効を表す状態情
報，セル送出間隔時間を表すタイマ設定値，及びタイマ
の現在までの時間を表す演算値とを設定し，前記タイマ
制御部は，該チャネル対応の情報が読出されると，状態
情報を判別して有効な場合に，前記演算値を＋１する演
算を行うことを特徴とする複数チャネル送出セル帯域制
御回路。 - 【請求項４】 複数端末からのセルを割当てられた伝送
速度に応じてＡＴＭ網へ送出する装置における複数チャ
ネル送出セル帯域制御回路において，ＡＴＭ網へ送出す
る複数のチャネルの各セル伝送帯域に対応した情報が各
ワードのチャネルに対応したビット位置に設定されたメ
モリと，前記メモリへのアクセスタイミング制御及びメ
モリに格納されている値を検出し，検出結果により各チ
ャネル毎の送出タイミングをＡＴＭセル送出部へ出力す
るタイマ制御部とを備えることを特徴とする複数チャネ
ル送出セル帯域制御回路。 - 【請求項５】 請求項４において，前記メモリの複数の
各ワードの各ビット位置はそれぞれチャネル番号に対応
し，各ビット位置にフラグを立ててそのワードの該当チ
ャネルのセル送出指示を表し，前記タイマ制御部は，前
記メモリのワードを読出す毎に，フラグの有無を判別し
て，フラグが有るとフラグ位置に対応するチャネルの送
出要求をＡＴＭセル送出部へ出力することを特徴とする
複数チャネル送出セル帯域制御回路。 - 【請求項６】 請求項４または５において，前記メモリ
をＲＯＭにより構成することを特徴とする複数チャネル
送出セル帯域制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22175693A JPH0779226A (ja) | 1993-09-07 | 1993-09-07 | 複数チャネル送出セル帯域制御回路 |
| US08/189,057 US5381411A (en) | 1993-09-07 | 1994-01-31 | Apparatus for controlling ATM cell generation rate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22175693A JPH0779226A (ja) | 1993-09-07 | 1993-09-07 | 複数チャネル送出セル帯域制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0779226A true JPH0779226A (ja) | 1995-03-20 |
Family
ID=16771719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22175693A Withdrawn JPH0779226A (ja) | 1993-09-07 | 1993-09-07 | 複数チャネル送出セル帯域制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5381411A (ja) |
| JP (1) | JPH0779226A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334508B1 (ko) * | 1997-07-23 | 2002-04-26 | 다치카와 게이지 | 다중 송신 시스템 및 대역제어방법 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2788848B2 (ja) * | 1993-12-01 | 1998-08-20 | 日本電気株式会社 | Ｉｓｄｎターミナルアダプタ |
| US5469433A (en) * | 1994-04-29 | 1995-11-21 | Bell Communications Research, Inc. | System for the parallel assembly of data transmissions in a broadband network |
| US5548587A (en) * | 1994-09-12 | 1996-08-20 | Efficient Networks, Inc. | Asynchronous transfer mode adapter for desktop applications |
| SE506955C2 (sv) * | 1995-07-06 | 1998-03-09 | Ericsson Telefon Ab L M | ATM-flödesstyrning |
| US5610921A (en) * | 1995-08-31 | 1997-03-11 | Sun Microsystems, Inc. | Scalable architecture for asynchronous transfer mode segmentation and reassembly |
| JPH09224034A (ja) * | 1996-02-19 | 1997-08-26 | Fujitsu Ltd | カウンタ値のオーバーフロー処理方式、セル流入制御方式 |
| US5991867A (en) * | 1996-09-12 | 1999-11-23 | Efficient Networks, Inc. | Transmit scheduler for an asynchronous transfer mode network and method of operation |
| US6085250A (en) * | 1997-03-20 | 2000-07-04 | Efficient Networks, Inc. | Method and system for using layered networking application program interfaces (APIs) using a native asynchronous transfer mode (ATM) API |
| US6084881A (en) * | 1997-05-22 | 2000-07-04 | Efficient Networks, Inc. | Multiple mode xDSL interface |
| US6657961B1 (en) | 1998-08-18 | 2003-12-02 | Efficient Networks, Inc. | System and method for enhanced end station to end station data flow control |
| US6661774B1 (en) | 1999-02-16 | 2003-12-09 | Efficient Networks, Inc. | System and method for traffic shaping packet-based signals |
| US6590897B1 (en) | 1999-03-08 | 2003-07-08 | Efficient Networks, Inc. | System and method for bridging universal serial bus and asynchronous transfer mode communication links |
| GB2358774B (en) * | 2000-01-25 | 2004-03-10 | Mitel Corp | Template for ATM cells |
| US7069557B2 (en) * | 2002-05-23 | 2006-06-27 | International Business Machines Corporation | Network processor which defines virtual paths without using logical path descriptors |
| US7111226B1 (en) * | 2002-05-31 | 2006-09-19 | Broadcom Corporation | Communication decoder employing single trellis to support multiple code rates and/or multiple modulations |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763319A (en) * | 1986-05-19 | 1988-08-09 | Bell Communications Research, Inc. | Multi-rate synchronous virtual circuit network for voice and data communications |
| DE59010253D1 (de) * | 1989-09-29 | 1996-05-09 | Siemens Ag | Schaltungsanordnung zum Überprüfen der Einhaltung festgelegter Übertragungsbitraten bei der Übertragung von Nachrichtenzellen |
| FR2653285B1 (fr) * | 1989-10-12 | 1991-12-06 | Cit Alcatel | Dispositif d'evaluation du debit de circuits virtuels empruntant une voie de transmission a multiplexage temporel asynchrone. |
| US5189672A (en) * | 1989-10-12 | 1993-02-23 | Alcatel Cit | Device for regulating the throughput of virtual circuits on an asynchronous time-division multiplex transmission channel |
-
1993
- 1993-09-07 JP JP22175693A patent/JPH0779226A/ja not_active Withdrawn
-
1994
- 1994-01-31 US US08/189,057 patent/US5381411A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334508B1 (ko) * | 1997-07-23 | 2002-04-26 | 다치카와 게이지 | 다중 송신 시스템 및 대역제어방법 |
| US6560231B1 (en) | 1997-07-23 | 2003-05-06 | Ntt Mobile Communications Network, Inc. | Multiplex transmission system and bandwidth control method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5381411A (en) | 1995-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2598185B2 (ja) | パケットデータトラヒックの伝送方法及び装置 | |
| JPH0779226A (ja) | 複数チャネル送出セル帯域制御回路 | |
| US5513178A (en) | Cell multiplexing apparatus in ATM network | |
| US5280475A (en) | Traffic shaping method and circuit | |
| JP3819484B2 (ja) | Ｍｐｅｇパケットをパケット化およびセグメント化する装置および方法 | |
| US6151318A (en) | Method and apparatus for encapsulating ATM cells in a broadband network | |
| US7299487B1 (en) | Control program, for a co-processor in a video-on-demand system, which uses transmission control lists to send video data packets with respective subgroups of internet protocol headers | |
| CA2326928C (en) | Route lookup engine | |
| JPH08163145A (ja) | Ａｔｍ交換機のトラフィックシェーピング方法とその装置 | |
| JPH1127324A (ja) | 通信制御装置 | |
| US5796734A (en) | Simultaneously-occuring message control device in a communications system where a message is transmitted using a plurality of data units | |
| EP0622967B1 (en) | Traffic generator | |
| US20050002409A1 (en) | System for organizing voice channel data for network transmission and/or reception | |
| JPH0614049A (ja) | Ａｔｍにおけるセル廃棄制御装置及びその方法 | |
| JPH10285188A (ja) | 帯域幅割当方法 | |
| US7403533B2 (en) | AAL2 switching apparatus and method | |
| EP1665597B1 (en) | Method and apparatus for synchronized transport of data through an asynchronous medium | |
| JP2885570B2 (ja) | セル生成回路 | |
| JP3137312B2 (ja) | Ａｔｍインタフェース回路 | |
| JPH09149034A (ja) | Ａｔｍセルの生成方法及び通信制御装置 | |
| JP3816808B2 (ja) | 伝送装置 | |
| KR100236037B1 (ko) | Atm 망접속기에서 수신 셀 폐기방법 | |
| JP2718067B2 (ja) | データ交換方法 | |
| KR100411886B1 (ko) | 무선통신 기지국에서의 에이에이엘 타입 변환 장치 | |
| JPH07336393A (ja) | Ａｔｍ網間接続方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001107 |