JP3137312B2 - Ａｔｍインタフェース回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は非同期転送モード（ＡＴ
Ｍ:Asynchronous Transfer Mode ）に利用する。特に、
データパケットをＡＴＭセルのフォーマットに変換する
技術に関する。

【０００２】

【従来の技術】ＡＴＭネットワークで用いられるＡＴＭ
セルは、４８バイトのユーザデータ領域（ペイロード）
と、ネットワーク制御に用いられる５バイトのセルヘッ
ダの合計５３バイトのデータにより構成される。データ
通信では、ヘッダ中のＶＰＩ(Virtual Path Identifie
r) 、ＶＣＩ(Virtual Channel Identifier)と呼ばれる
属性情報の値に基づいて経路が選択され、所望の相手先
へＡＴＭセルが伝送される。

【０００３】任意長のデータ系列をＡＴＭセルを用いて
送信するには、そのデータ系列をペイロードの大きさの
データセグメントに分割して、これにＡＴＭセルヘッダ
を付加して逐次送信する。受信側でＡＴＭセルからペイ
ロード部分を抽出してデータ系列を再合成するために、
データ系列の先頭と終端を含んだＡＴＭセルを識別する
必要がある。

【０００４】図６を参照してＡＡＬ５規格によるＡＴＭ
セル化処理を説明する。図６はＡＴＭセルの構成図であ
る。データパケットを４８バイトのパケットに分割す
る。このとき、データパケットが４８バイトの整数倍で
なければ、最後尾にダミーデータを挿入して長さを調整
する。このようにして分割されたパケットにそれぞれセ
ルヘッダを付与する。さらに最後尾に、データ系列のバ
イト長さと全データのＣＲＣの計算結果とを挿入する。
セルヘッダ中のＰＴＩ(Payload Type Identifier) の値
により、ＡＴＭセルがデータ系列の最後尾のペイロード
を含むか否かを判定する。

【０００５】このように、計算機から発生するデータ系
列をＡＴＭセルに変換するには、ＡＴＭインタフェース
回路が必要になる。そのためには、ＡＴＭインタフェー
ス回路とＣＰＵとをデータバスを介して接続する。デー
タバスに接続するＡＴＭインタフェース回路のデータメ
モリとしては、共有メモリを使う方法とＦＩＦＯメモリ
を使う方法とがある。

【０００６】アドレス信号線を持つ共有メモリを用いた
従来例を図７を参照して説明する。図７は従来例の共有
メモリを用いたＡＴＭインタフェース回路のブロック構
成図である。図７に示すＡＴＭインタフェース回路で
は、処理すべきデータ系列をすべて共有メモリに書込ん
でからセル化の処理を開始する。データ系列と、データ
系列が存在する範囲を指定するアドレスポインタと、セ
ルヘッダの内容とを準備して、処理開始の命令を送って
セル化処理を開始させる。ＡＴＭインタフェース回路
は、共有メモリの内容を４８バイトずつ読み出し、セル
ヘッダを付加して送出する。

【０００７】データ系列の最後尾のペイロードの処理が
終了したら、計算機側に処理の終了を通知する信号を出
力して、次のデータの書込みを促す。複数のデータ系列
に入力して別のセルヘッダを付与する場合には、データ
用メモリのアドレス領域を分割して各データ系列毎にポ
インタとセルヘッダを用意する。ＡＴＭインタフェース
回路は各データ系列の処理を時分割してセル化を行う。

【０００８】一方、データＦＩＦＯメモリを用いた従来
例には二通りあり、一つはただ単純に、ヘッダ、デー
タ、終了データ（信号長、ＣＲＣその他ＡＡＬ処理のた
めに最後尾にＡＴＭセルのペイロードに付加するパラメ
ータ）をすべての送信データの形に整えてからデータＦ
ＩＦＯメモリに書込む方法である。しかしこの従来例
は、単にＦＩＦＯを有しているだけでほとんど機能らし
いものは持たないので、説明は省略する。

【０００９】他方のデータＦＩＦＯメモリを用いた従来
例を図８を参照して説明する。図８は従来例のデータＦ
ＩＦＯメモリを用いたＡＴＭインタフェース回路のブロ
ック構成図である。データバス１からデータＦＩＦＯメ
モリ４に、データ系列が書込まれる。セルヘッダはヘッ
ダメモリ１４にあらかじめ設定される。データ系列の最
後尾がデータＦＩＦＯメモリ４に書込まれると、データ
バス１から終了信号が入力される。終了信号を受けてＡ
ＴＭセル化処理が開始される。このとき、データＦＩＦ
Ｏメモリ４が空になったことを示すＥＭＰＴＹ信号が検
出される以前に、次のデータ系列をデータＦＩＦＯメモ
リ４に書込むと、前回のデータとの境が不明となってし
まいＡＴＭセル化処理は不能となる。

【００１０】すなわち、データメモリとしてＦＩＦＯメ
モリを用いた方式では、データＦＩＦＯメモリに何らか
のデータが書込まれた時点からセル化の処理を開始し、
順次書込まれるデータ系列を逐次的に処理する。データ
系列の存在位置を示すポインタが不要になる代わりに、
データ系列の書込みの終了をＣＰＵ側からＡＴＭインタ
フェース回路に通知する終了指示の信号が必要になる。
ＡＴＭインタフェース回路は、終了指示信号とＦＩＦＯ
メモリのＥＭＰＴＹ信号を検知すると、最後尾のペイロ
ードにデータ数・ＣＲＣ・ダミーデータを付加する処理
を最後に行う。ＣＰＵ側で新たなデータ系列を送信する
場合には、終了指示信号を出した後にＦＩＦＯメモリの
内容が空になるのを待ってから、次のデータ系列を書込
み始める。

【００１１】

【発明が解決しようとする課題】このように、共有メモ
リを用いたＡＴＭインタフェース回路では、一回に処理
できるデータ系列の長さが共有メモリの容量により制限
を受け、またデータ系列の書込み開始からＡＴＭセルの
送信までの遅延が大きい。さらに、ポインタの指定、処
理開始の命令、処理終了の確認といった制限手順のオー
バーヘッドにより高速性を得にくい。

【００１２】一方、データ用メモリにＦＩＦＯメモリを
用いた場合には、データメモリの領域の分割という手段
が取れないため、複数のデータ系列を同時処理するため
には、その数だけのＦＩＦＯメモリバンクが必要にな
る。

【００１３】また、双方の構成とも、前のデータ系列の
処理が完了してデータメモリが解放されてから新たなデ
ータ系列を書込むため、データ入力とセル化のパイプラ
イン処理が出来ない。

【００１４】本発明は、このような背景に行われたもの
であり、ＡＴＭセル化処理を高速化することができるＡ
ＴＭインタフェース回路を提供することを目的とする。
本発明は、ＡＴＭセル化処理における制御信号を簡単化
することができるＡＴＭインタフェース回路を提供する
ことを目的とする。本発明は、ＡＴＭセル化処理におけ
るデータ書込みシーケンスを簡単化することができるＡ
ＴＭインタフェース回路を提供することを目的とする。
本発明は、データ転送のスループットを向上させること
ができるＡＴＭインタフェース回路を提供することを目
的とする。

【００１５】

【課題を解決するための手段】本発明は、時系列的にデ
ータが到来するデータ入力端と、このデータに対応して
ＡＴＭセルのヘッダインデックスを含む宛先情報が到来
するアドレス入力端と、前記データおよび前記宛先情報
を一時記憶するメモリと、このメモリを制御してＡＴＭ
セルを作成する制御回路とを備えたＡＴＭインタフェー
ス回路である。

【００１６】ここで、本発明の特徴とするところは、前
記メモリは、前記データ入力端に到来するデータを到来
順に記憶するデータＦＩＦＯメモリと、前記アドレス入
力端に到来する宛先情報を前記データＦＩＦＯメモリの
アドレスに対応させて到来順に記憶するアドレスＦＩＦ
Ｏメモリとを別に設け、この二つのＦＩＦＯメモリの内
容を同期して読出す読出回路と、あらかじめＡＴＭセル
のヘッダ情報が複数記録されこの読出回路の出力に現れ
る宛先情報にしたがって選択されるヘッダテーブルとを
備えたところにある。これにより、ＡＴＭセル化処理に
おける制御信号およびデータ書込みシーケンスを簡単化
し、データ転送のスループットを向上させ、ＡＴＭセル
化処理を高速化することができる。

【００１７】ここで、データＦＩＦＯメモリおよびアド
レスＦＩＦＯメモリは、ハードウェア的に異なる二つの
メモリにより構成してもよいが、単一のメモリのメモリ
領域を二つに分けることにより実現してもよい。また、
この場合の入出力は、二入力二出力としてデータＦＩＦ
Ｏメモリ領域とアドレスＦＩＦＯメモリ領域とを並行動
作させるようにしてもよいし、あるいは、一入力一出力
としてデータＦＩＦＯメモリ領域とアドレスＦＩＦＯメ
モリ領域とが実質的（みかけ上）に並行動作するように
してもよい。

【００１８】データ入力端に到来するデータにしたがっ
てヘッダ情報を生成して前記ヘッダテーブルに蓄積させ
るヘッダ生成回路を備えることが望ましい。

【００１９】前記読出回路には、前記アドレス入力端に
到来する宛先情報から終了信号を検出する手段と、この
終了信号の検出により誤り訂正符号を発生して前記デー
タの末尾に設定する手段とを含むことが望ましい。これ
により、誤り訂正符号をＡＴＭセルの最後尾に付加する
ことができる。

【００２０】前記読出回路には、前記データＦＩＦＯメ
モリから読出されたデータの数を計数する計数回路と、
前記終了信号の検出によりこの計数回路の内容からデー
タ長の情報を前記データの末尾に設定する手段とを含む
ことが望ましい。これにより、データ系列長の情報をＡ
ＴＭセルの末尾に付加することができる。

【００２１】前記二つのＦＩＦＯメモリは、固定サイズ
の書込読出可能メモリと、前記宛先情報を入力としてこ
の書込読出可能メモリの書込アドレスを生成する書込ア
ドレス生成回路と、前記読出回路の制御にしたがってこ
の書込読出可能メモリの読出アドレスを発生する読出ア
ドレス生成回路とを含むことが望ましい。

【００２２】

【作用】本発明によるＡＴＭインタフェース回路では、
単一のデータＦＩＦＯメモリに異なるデータ系列を混在
して書込んだとしても、アドレスＦＩＦＯメモリの内容
によりデータ系列の識別ができるので、この内容から適
当なセルヘッダを選択してペイロードデータに付加する
ことができる。また、アドレスＦＩＦＯメモリの値をＡ
ＴＭインタフェース回路の制御にも用いているので、Ｃ
ＰＵからのＡＴＭインタフェース回路の制御手順を簡略
化できる。このときセルヘッダは、通信し得る通信相手
の全てについて、ヘッダテーブルにあらかじめ書込んで
おくことにより、セル化処理の実行毎にロードする必要
はなく、これによっても高速化および制御手順の簡略化
に寄与できる。

【００２３】さらに、新たな通信相手に対応するため
に、到来するデータにしたがってヘッダ情報を生成して
ヘッダテーブルに蓄積させるヘッダ生成回路を設けても
よい。これにより、柔軟に通信相手の変更に対応するこ
とができる。

【００２４】アドレスＦＩＦＯメモリの値には、セルヘ
ッダの選択情報に加えてデータ系列の終了信号を付加す
ることがよい。これにより、データ系列の終了を検出し
誤り訂正符号を発生してデータ系列の末尾に設定するこ
とができる。また、データ長を計数しておいて、その結
果をこの誤り訂正符号とともにデータ系列の末尾に設定
することもできる。

【００２５】宛先情報を入力としてデータＦＩＦＯメモ
リおよびアドレスＦＩＦＯメモリの書込アドレスを生成
することにより書込みを制御し、二つのＦＩＦＯメモリ
の内容を同期して読出す読出回路の制御にしたがってデ
ータＦＩＦＯメモリおよびアドレスＦＩＦＯメモリの読
出アドレスを生成することにより読出しを制御すること
により、ＦＩＦＯメモリの書込み読出し制御手順を簡略
化することができる。

【００２６】

【実施例】本発明実施例の構成を図１および図２を参照
して説明する。図１は本発明実施例装置のブロック構成
図である。図２はデータＦＩＦＯメモリとアドレスＦＩ
ＦＯメモリとの対応状態を示す図である。

【００２７】本発明は、時系列的にデータが到来するデ
ータ入力端としてのデータバス１と、このデータに対応
してＡＴＭセルのヘッダインデックスを含む宛先情報が
到来するアドレス入力端としてのアドレスバス２と、前
記データおよび前記宛先情報を一時記憶するメモリ１５
と、このメモリ１５を制御してＡＴＭセルを作成する制
御回路２０とを備えたＡＴＭインタフェース回路であ
る。

【００２８】ここで、本発明の特徴とするところは、メ
モリ１５は、データバス１に到来するデータを到来順に
記憶するデータＦＩＦＯメモリ４と、アドレスバス２に
到来する宛先情報を図２に示すように、データＦＩＦＯ
メモリ４のアドレスに対応させて到来順に記憶するアド
レスＦＩＦＯメモリ５とを別に設け、この二つのＦＩＦ
Ｏメモリの内容を同期して読出す読出回路１０と、あら
かじめＡＴＭセルのヘッダ情報が複数記録されこの読出
回路１０の出力に現れる宛先情報にしたがって選択され
るヘッダテーブル１２とを備えたところにある。

【００２９】データバス１に到来するデータにしたがっ
てヘッダ情報を生成してヘッダテーブル１２に蓄積させ
るヘッダ生成回路１１を備えている。

【００３０】読出回路１０には、アドレスバス２に到来
する宛先情報から終了信号を検出する手段としてのＦＩ
ＦＯメモリ読出回路６と、この終了信号の検出により誤
り訂正符号としてのＣＲＣを発生して前記データの末尾
に設定する手段としての系列長カウント・ＣＲＣ計算回
路７、カウンタ・ＣＲＣ用メモリ８およびセレクタ９と
を含む。

【００３１】データＦＩＦＯメモリ４およびアドレスＦ
ＩＦＯメモリ５は、固定サイズの書込読出可能メモリ
（ＲＡＭ）と、前記宛先情報を入力としてこの書込読出
可能メモリの書込アドレスを生成する書込アドレス生成
回路としてのアドレスデコーダ３と、ＦＩＦＯメモリ読
出回路６の制御にしたがってこの書込読出可能メモリの
読出アドレスを発生する読出アドレス生成回路１３とを
含む。

【００３２】次に、本発明実施例の動作を説明する。計
算機のＣＰＵからデータバス１を経由して入力されるデ
ータ系列は、まずデータＦＩＦＯメモリ４に書込まれ
る。データＦＩＦＯメモリ４に対する書込みが有効とな
るアドレス領域は、図３に示すアドレスバスの上位ビッ
トを入力としてアドレスデコーダ３で決定される。図３
はアドレス信号線の機能割当てを示す図である。データ
系列をデータＦＩＦＯメモリ４に書込む際には、同時に
アドレス信号線の内の中位ビットの内容をアドレスＦＩ
ＦＯメモリ５に格納する。したがって、データＦＩＦＯ
メモリ４とアドレスＦＩＦＯメモリ５には、図２に示す
ようにそれぞれ同数の、１対１に対応したデータが格納
される。

【００３３】ＦＩＦＯメモリ読出回路６は、データＦＩ
ＦＯメモリ４およびアドレスＦＩＦＯメモリ５にＡＴＭ
セル１個分のペイロードデータ（標準ＡＴＭセルの場合
は４８バイト）が格納されたときで動作を開始する。ま
ず、アドレスＦＩＦＯメモリ５から先頭データを読出
し、最下位の１ビットを除いたビット列で表す信号値
（以下、インデックスと呼ぶ）でヘッダテーブル１２の
内容を参照する。

【００３４】このヘッダテーブル１２は、１エントリあ
たり４０ビットの内容を持ち、インデックスのビット幅
に対応する数だけのエントリを有する。したがって、イ
ンデックスを４ビットならば１６エントリ×４０ビッ
ト、５ビットであれば３２エントリ×４０ビットの容量
のテーブルメモリとなる。このヘッダテーブル１２の各
エントリには、異なるセルヘッダの内容を予め設定して
おくので、以下で説明するＡＴＭセル化の処理を中断さ
せることなく同時に選択使用できるセルヘッダの種類
は、このヘッダテーブル１２のエントリ数となる。

【００３５】セレクタ９では、ヘッダテーブル１２の中
からインデックスにより特定した１エントリの内容をま
ず５バイト順次送信する。次にセレクタ９を切替えて、
データＦＩＦＯメモリ４から１セル分のペイロードデー
タを読出して順次送信する。ペイロードデータに対応し
たアドレスＦＩＦＯメモリ５の内容のうち、ヘッダテー
ブル１２の参照用に用いた１データ以外は不要になるの
で、読出動作だけで廃棄する。つまり、データＦＩＦＯ
メモリ４のデータワード幅が８ビットなら１つのペイロ
ードデータの読出しにその４８ステップかかるのでアド
レスＦＩＦＯメモリ５の４７個分のデータを３２ビット
であれば１２ステップ読出しにかかるので、１１個のデ
ータを棄却する。したがって、複数のデータ系列を分割
して複数の書込動作で入力する場合には、１セル分のペ
イロードデータの大きさ（標準ＡＴＭセルの場合は４８
バイト）の整数倍を単位とした書込動作に限定する必要
がある。

【００３６】図３に示すように、アドレスバスの信号線
のうち下位ビットの内容を利用しない。したがって、無
視する下位アドレスビットの信号数で決まる範囲のアド
レスに書込まれたデータは、同じ数値がアドレス用ＦＩ
ＦＯメモリ５に書込まれることになる。これは、計算機
のデータバス１を用いるデータ転送では、高速なデータ
の移動を行うためにＤＭＡ(Direct Memory Access)が用
いられることに対処するためである。ＤＭＡによる書込
みでは、バス上のアドレス値が順次加算されていくた
め、この変化がアドレスＦＩＦＯメモリ５に書込まれる
値には影響しないようにする。例えば、データＦＩＦＯ
メモリ４の容量が３２ビット×４０９６ワードであれ
ば、１２ビット以上の下位アドレス信号線は無視する。

【００３７】ＡＡＬ５規格によるセル化処理を行うため
には、各データ系列の総データバイト数とＣＲＣを計算
する必要がある。系列長カウント・ＣＲＣ計算回路７で
は、データＦＩＦＯメモリ４から読出されたペイロード
データから、データ系列ごと、つまりインデックス毎に
種別して総データ数とＣＲＣ計算を計算する。計算途中
の値はカウンタ・ＣＲＣ用メモリ８に一時保存する。こ
のカウンタ・ＣＲＣ用メモリ８の容量は、エントリ数と
してヘッダテーブル１２と同数が必要で、ＡＡＬ５の場
合には各エントリに、カウンタ用１６ビットとＣＲＣ用
８ビットで合計２４ビットが必要になる。

【００３８】アドレスＦＩＦＯメモリ５に格納される内
容のうち、ヘッダテーブル１２を参照するインデックス
を除いた最下位の１ビットは、データ系列の書込みが終
了したことをＡＴＭインタフェース回路に通知するため
に用いられる。図３のアドレス信号線のビット割当てで
は、アドレスマップは図４のような配置となる。図４は
データＦＩＦＯメモリ４のアドレスマップとデータ系列
の書込み範囲を示す図である。通常のデータの書込みで
は、図４の領域＃１、＃２への書込み例で示した範囲に
データ書込みを行う。このデータに対応するアドレスＦ
ＩＦＯメモリ５の最下位ビットは、インデックスは書込
み領域（＃１、＃２、…、＃Ｍ）に応じて“０”に変化
してセルヘッダの選択情報になる。長いデータ系列を書
込む場合は、分割して書込動作を繰り返す。先に説明し
たようにアドレスＦＩＦＯメモリ５の内容は、ペイロー
ド（４８バイト）に１回しか参照しないので、この分割
書込みの合間に別のデータ系列の書込みを行う場合は、
それまでに書込んだデータが４８バイトの倍数になって
いる必要がある。この条件さえ満たせば、ヘッダテーブ
ル１２のエントリ数の範囲で複数のデータ系列の並列・
分割書込みと、連続的なセル化処理が可能になる。

【００３９】データ系列の最後尾を含むデータ列を最後
に書込む場合には、図４の領域＃Ｍへの書込み例のよう
に、最終データが境界を越えるように書込みする。この
結果、最終データに対応するアドレスインデックスの最
下位ビットが“１”となり、この値を検知したＦＩＦＯ
メモリ読出回路６は系列長カウント・ＣＲＣ計算回路７
に通知して、ＡＡＬ５規格によるセル化の処理であれ
ば、ペイロードの大きさを調整するダミーデータ、およ
びデータ系列長とＣＲＣ計算の最終結果を最後尾に付与
して、１つのデータ系列に対する一連の処理を終了す
る。

【００４０】この動作を図５を参照してさらに詳細に説
明する。図５は終了信号の生成手順を示す図である。デ
ータバス１からのデータパケットの書込みパターンとし
ては、１パケットが１回の書込みで完了するとは限らな
い。これにより、データＦＩＦＯメモリ４の容量に制限
されることなくデータパケットを書込むことができる。
このとき、データパケットを分割して書込むとき、それ
が間欠的であると、いったんデータＦＩＦＯメモリ４に
データがなくなる状態が発生するが、これをデータ系列
の終端とすることはできないため、別に終了信号が必要
となる。

【００４１】終了信号のために、専用の終了信号線を用
いる従来例と異なり、本発明では、アドレスＦＩＦＯメ
モリ５の最下位の１ビットを用いている。その最下位の
１ビットを“１”とすることにより終了信号とする。そ
のために、最後尾のデータ書込み終了領域＃Ｍに１ワー
ドを書込むようにする。データ書込みはＤＭＡを用いる
ため、１ワードの書込み毎にアドレスはインクリメント
される。最後尾がはみ出して書込み終了アドレス領域に
引っ掛かるようにすることにより、データ書込みとアド
レスＦＩＦＯメモリ５の最下位を１ビット立てるプロセ
スとを同時に行うことができる。また、本発明では、デ
ータＦＩＦＯメモリ４が完全に空にならなくてもデータ
パケットの終了を判別することができる。

【００４２】ヘッダテーブル１２に用意すべきセルヘッ
ダの内容は、データバス１・アドレスバス２に直結した
別のポートからあらかじめ書込んでおく。図１には、ヘ
ッダ生成回路１１を記載したが、この回路は計算機側に
備えておく構成でもよい。ここで、ヘッダテーブル１２
に一度に設定が可能なセルヘッダの種類数は、アドレス
ＦＩＦＯメモリ５に書込まれるインデックスのビット数
により決定する。例えば、アドレスＦＩＦＯメモリ５の
内容が５ビットであれば、うち一本がデータ終了表示フ
ラグ信号として用いられ、残り４ビットの識別により１
６（図４中ではＭで表記）種類のセルヘッダが使用可能
となる。

【００４３】このように、本発明によるＡＴＭネットワ
ーク回路では、ペイロードデータがデータＦＩＦＯメモ
リ４に書込まれた時点から直ちにセル化処理を開始でき
るＦＩＦＯメモリを使用した構成をとりながら、異なる
セルヘッダを付与すべき複数のデータ系列の混在したデ
ータ書込みと、そのセル化処理を可能にしている。ま
た、データバス１側からのデータ系列の終了の通知を行
うのに書込みアドレスの変化のみを利用しているため、
付帯的な制御信号を必要とせずデータ書込側のプログラ
ム制御が簡略化されるので、ＡＴＭインタフェース回路
への高速データ入力を行うことができる。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
ＡＴＭセル化処理を高速化することができる。すなわ
ち、本発明によれば、ＡＴＭセル化処理における制御信
号およびデータ書込みシーケンスを簡単化することがで
きる。これにより、データ転送のスループットを向上さ
せることができる。

【図面の簡単な説明】

【図１】本発明実施例装置のブロック構成図。

【図２】データＦＩＦＯメモリとアドレスＦＩＦＯメモ
リとの対応状態を示す図。

【図３】アドレス信号線の機能割当てを示す図。

【図４】データＦＩＦＯメモリのアドレスマップとデー
タ系列の書込み範囲を示す図。

【図５】終了信号の生成手順を示す図。

【図６】ＡＴＭセルの構成図。

【図７】従来例の共有メモリを用いたＡＴＭインタフェ
ース回路のブロック構成図。

【図８】従来例のデータＦＩＦＯメモリを用いたＡＴＭ
インタフェース回路のブロック構成図。

【符号の説明】

１ データバス ２ アドレスバス ３ アドレスデコーダ ４ データＦＩＦＯメモリ ５ アドレスＦＩＦＯメモリ ６ ＦＩＦＯメモリ読出回路 ７ 系列長カウント・ＣＲＣ計算回路 ８ カウンタ・ＣＲＣ用メモリ ９ セレクタ １０ 読出回路 １１ ヘッダ生成回路 １２ ヘッダテーブル １３ 読出アドレス生成回路 １４ ヘッダメモリ １５ メモリ ２０ 制御回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−224932（ＪＰ，Ａ) 特開 平５−268269（ＪＰ，Ａ) 特開 平３−141747（ＪＰ，Ａ) 特開 平３−125538（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28 H04L 12/56

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 時系列的にデータが到来するデータ入力
   端と、このデータに対応してＡＴＭセルのヘッダインデ
   ックスを含む宛先情報が到来するアドレス入力端と、前
   記データおよび前記宛先情報を一時記憶するメモリと、
   このメモリを制御してＡＴＭセルを作成する制御回路と
   を備えたＡＴＭインタフェース回路において、 前記メモリは、前記データ入力端に到来するデータを到
   来順に記憶するデータＦＩＦＯメモリと、前記アドレス
   入力端に到来する宛先情報を前記データＦＩＦＯメモリ
   のアドレスに対応させて到来順に記憶するアドレスＦＩ
   ＦＯメモリとを別に設け、 この二つのＦＩＦＯメモリの内容を同期して読出す読出
   回路と、あらかじめＡＴＭセルのヘッダ情報が複数記録
   されこの読出回路の出力に現れる宛先情報にしたがって
   選択されるヘッダテーブルと、前記データ入力端に到来
   するデータにしたがってヘッダ情報を生成して前記ヘッ
   ダテーブルに蓄積させるヘッダ生成回路とを備えたこと
   を特徴とするＡＴＭインタフェース回路。
2. 【請求項２】 前記読出回路には、前記アドレス入力端
   に到来する宛先情報から終了信号を検出する手段と、こ
   の終了信号の検出により誤り訂正符号を発生して前記デ
   ータの末尾に設定する手段とを含む請求項１記載のＡＴ
   Ｍインタフェース回路。
3. 【請求項３】 前記読出回路には、前記データＦＩＦＯ
   メモリから読出されたデータの数を計数する計数回路
   と、前記終了信号の検出によりこの計数回路の内容から
   データ長の情報を前記データの末尾に設定する手段とを
   含む請求項２記載のＡＴＭインタフェース回路。