KR0165097B1 - 입력 버퍼형 atm 사설망 교환기 - Google Patents

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KR0165097B1
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Abstract

본 발명은 B-ISDN(Broadband-Intergrated Services Digital Network: 광대역 종합정보통신망)에서 사용되는 ATM(Asynchronous Transfer Mode : 비동기식 전송 모드) 사설망 교환기에 관한 것으로, 특히 스위칭 될 셀에 대한 호처리 관련 셀들과 트래픽 제어 및 망관리에 필요한 셀들을 분석하기 위해 패킷으로 결합 및 셀로 다시 분할하는 AAL(ATM Adaptation Layer)기능을 한 모듈에서 수행하도록 한 입력 버퍼형 ATM 사설망 교환기에 관한 것이다.
본 발명은 여러개의 입력 정합 모듈로부터 들어오는 호처리 관련 셀들과 그래픽 제어 및 망제어관리 셀들을 재결합하고, 처리된 결과를 다시 분할하여 해당 포트의 출력 정합 모듈로 내보내는 AAL 기능을 하나의 모듈에서 담당하게 됨으로써 입출력 정합 모듈의 회로 구성이 간단하게 되어 경제적이고, 또한 효과적인 신호처리가 이루어지게 되어 신뢰성이 향상된다

Description

입력 버퍼형 ATM 사설망 교환기
제1도는 일반적인 입력 버퍼형 AMT 사설망 교환기의 구성 블럭도.
제2도는 본 발명에 따른 입력 버퍼형 AMT 사설망 교환기의 구성 블럭도.
제3도는 제2도에서 셀결합 및 분할 모듈의 상세 구성 블럭도이다.
*도면의 주요부분에 대한 부호의 설명
10R-1~10R-N : 입력 정합 모듈 10T-1~10T-N : 출력 정합 모듈
20 : 스위칭 모듈 30 : 시스템제어 및 호처리 모듈
40 : 셀결합 및 분할 모듈 41 : 입력 처리 접속부
42 : 셀결합부 43 : 셀결합 패킷 메모리
44 : 셀결합 제어 메모리 45 : CPU(Central Processing Unit)
46 : 롬(ROM) 47 : 램(RAM)
48 : 주변 회로부
49 : 패킷정보 송수신 FIFL(First In First Out)
50 : 셀분할 제어 메모리 51 : 셀분할 패킷 메모리
52 : 셀분할부 53 : 출력 처리 접속부
본 발명은 B-ISDN(Broadband-Intergrated Services Digital Network: 광대역 종합정보통신망)에서 사용되는 ATM(Asynchronous Transfer Mode : 비동기식 전송 모드) 사설망 교환기에 관한 것으로, 특히 스위칭 될 셀에 대한 호처리 관련 셀들과 트래픽 제어 및 망관리에 필요한 셀들을 분석하기 위해 패킷으로 결합 및 다시 셀로 분할하는 AAL(ATM Adaptation Layer) 기능을 한 모듈에서 수행하도록 한 입력 버퍼형 ATM 사설망 교환기에 관한 것이다.
일반적으로 입력 버퍼형 ATM 사설망 교환기는 제1도와 같은 구성으로 이루어진다.
즉, 수개의 입력 정합 모듈(10R-1~10R-N)과, 스위칭 모듈(20)과, 시스템제어 및 호처리 모듈(30)과, 수개의 출력 정합 모듈(10T-1~10T-N)을 포함한다.
입력 정합 모듈(10R-1~10R-N)은 수신단(Rx)으로 들어오는 일반 데이타 셀, 호처리 관련 셀, 망제어관리 셀 등을 분간하고 다음 단계의 서로 연결을 위해서 사용되어질 VPI(Virtual Path Identifier :가상 경로 식별번호)와 VCI(Virtual Channel Identifier : 가상 채널 식별번호)값으로 셀 헤더를 수정함과 동시에 내부 셀 헤더를 붙이는 것을 VXT(Virtual Translation Table : VPI와 VCI의 변환 테이블)에 의해 수정한 후, 호처리 관련 셀, 망제어관리 셀 등은 VPI와 VCI 별로 결합하여 패킷 형식으로 생성하여 시스템제어 및 호처리 모듈(30)로 출력하고, 일반 데이타 셀은 스위칭 모듈(20)로 출력한다.
스위칭 모듈(20)은 상기 입력 정합 모듈(10R-1~10R-N)로부터 공급된 일반 데이타 셀에 대해 경로 충돌 제어를 하고, 이후 내부 셀 헤더를 제외한 순수 데이타 셀들을 읽어들여 해당 출력 정합 모듈 (10T-1~10T-T)로 스위칭한다.
시스템제어 및 호처리 모듈(30)은 상기 입력 정합 모듈(10R-1~10R-N)로부터 공급된 패킷 형식의 호처리 관련 셀과 망제어관리 셀등을 이용하여 호 제어, 통화량 관리, 전송로상의 이상유무 검색 및 처리한 후, 그 결과를 다시 패킷 형식으로 해당 출력 정합 모듈(10T-1~10T-N)로 공급하고, 상기 입력 정합 모듈(10R-1~10R-N)의 VXT 수정에 필요한 데이타를 생성 공급한다.
출력 정합 모듈(10T-1~10T-N)은 상기 시스템제어 및 호처리 모듈(30)로부터 패킷 형식으로 인가된 데이타를 셀 형식으로 분할하여 셀 헤더를 생성 및 삽입한 후, 스위칭 모듈에서 생성 출력되는 셀들과 같이 해당 단말로 전송한다.
상기와 같은 구성으로 이루어진 ATM 사설망 교환기의 동작을 다음과 같이 이루어진다.
우선, 호설정이 끝나 가상 채널(VC)이 이루어진 상태에서 수신단(Rx)을 거쳐서 들어오는 셀의 헤더는 입력 정합 모듈(10R-1~10R-N)에서 VXT에 의해 다음 단계의 선로 연결을 위해 사용되어질 VPI와 VCI 값으로 수정된다. 동시에 각 셀에는 내부 셀 헤더가 붙여지고, 이에 일반 데이타 셀들은 스위칭 모듈(20)로 전송되고, 호처리 관련 셀들과 트래픽 제어 및 망제어관리에 필요한 셀들을 VPI와 VCI 별로 결합되어 패킷 형식으로 시스템제어 및 호처리 모듈(30)로 전송된다.
이는 스위칭 모듈(20)과 시스템제어 및 호처리 모듈(30)의 동작을 용이하게 하기 위해서이다.
이때, 상기 입력 정합 모듈에서 셀의 헤더를 VPI와 VCI로 수정할시 참조하는 VXT는 시스템제어 및 호처리 모듈(30)에 의해 수정되어 진다.
여기서, 상기 스위칭 모듈(20)은 입력 정합 모듈(10R-1~10R-N)로부터 일반 데이타 셀의 내부 셀 헤더를 읽어들여 각 셀의 충돌을 제어함과 동시에 경로 충돌로 인한 지연 셀에 대해서는 우선 순위를 부여함으로써 차후 셀 경로 충돌 제어시에 지연 셀들에 대해 우선적으로 경로를 배정한다. 이와 같은 셀 경로 충돌 제어가 끝나면 내부 셀 헤더를 제외한 53바이트의 순수한 데이타 셀들을 읽어들여 각 경로를 따라 해당 출력 정합 모듈(10T-1~10T-N)로 전송하게 된다.
그리고, 상기 입력 정합 모듈(10R-1~10R-N)에서는 VPI와 VCI에 따라 호처리 관련 셀과 망제어관리 셀등에서 셀 헤더가 제거된 유료부하(payload) 부분만으로 패킷을 만들게 되는데, 이와 같이 만들어진 패킷은 시스템제어 및 호처리 모듈(30)에 의해 읽혀져 여기에 분석 처리된다. 즉, 시스템제어 및 호처리 모듈(30)에서는 사용자-망 인터페이스 신호 셀을 처리하며 호를 제어하고 통화량을 관리하며 전송로상의 이상유무를 검색한 정보를 처리하는 것이다. 이와 같이 처리된 데이타는 다시 패킷 형식으로 해당 출력 정합 모듈(10T-1~10T-N)에 저장되도록 한다. 이에, 출력 정합 모듈(10T-1~10T-N)은 상기 저장된 패킷들을 분할하고 셀 헤더를 생성 및 결합시켜 스위칭 모듈(20)로 부터 스위칭되어 오는 일반 데이타 셀과 함께 송신단(Tx)으로 출력한다.
전술된 바와 같이 일반 입력 버퍼형 ATM 사설망 교환기에서는 스위칭될 일반 데이타 셀들과 함께 수신되는 호처리 관련 셀들과 트래픽 제어 및 망제어관리 셀들을 분석하여 처리하는 시스템제어 및 호처리 모듈(30)의 동작을 위해 각 셀들을 패킷화 및 셀로 분할하는 동작을 입출력 정합 모듈(10-1~10-N)에서 모두 수행하도록 되어 있다.
즉, 입력 정합 모듈(10R-1~10R-N)은 각 셀을 분간하는 동작과 동시에 분간된 셀중 호처리 관련 셀들과 트래픽 제어 및 망관리 셀들을 패킷화하는 동작을 수행해야 하고, 출력 정합 모듈(10T-1~10T-N)은 패킷화된 셀들을 각각의 셀로 분할하고 이를 스위칭된 일반 데이타 셀과 같이 전송하는 동작을 수행해야 하는 것이다.
이에 따라, 셀결합 및 분할 기능이 입출력 정합 모듈 각각에 구성되므로 해서 입출력 정합 모듈의 전체적인 부피가 커지게 되고 그 구성이 복잡하게 되어 신호처리에 있어 로드가 발생하므로 신뢰성이 저하되는 문제점이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 고안된 것으로, 스위칭될 일반 데이타 셀에 대한 호처리 관련 셀들과 트래픽 제어 및 망관리에 필요한 셀들을 분석하기 위해 패킷으로 결합 및 다시 셀로 분할하는 기능을 하나의 독립된 모듈에서 수행하도록 하여 입출력 정합모듈의 로드를 줄이고 신호처리동작에 있어 신뢰성이 향상되도록 함을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명 입력 버퍼형 ATM 사설망 교환기는, 수신단으로 들어오는 일반 데이타 셀, 호처리 관련 셀, 망제어관리 셀 등을 분간하고 다음 단계의 서로 연결을 위해서 사용되어질 VPI와 VCI 값으로 셀 헤더를 수정함과 동시에 내부 셀 헤더를 붙이는 것을VXT에 의해 수정하는 수개의 입력 정합 모듈과; 상기 각 입력 정합 모듈로부터 공급된 일반 데이타 셀에 대해 경로 충돌 제어를 하고, 이후 내부 셀 헤더를 제외한 순수 데이타 셀들을 읽어들여 스위칭하는 스위칭 모듈과; 상기 각 입력 정합 모듈로부터 공급된 호처리 관련 셀과 망제어관리 셀등을 이용하여 호 제어, 통화량 관리, 전송로상의 이상유무 검색 및 처리한 후, 그 결과를 공급하고, 상기 각 입력정합 모듈의 VXT 수정에 필요한 데이타를 생성 공급하는 시스템제어 및 호처리 모듈과; 상기 시스템제어 및 호처리 모듈에서 검색 및 처리된 셀들과 스위칭 모듈에서 스위칭된 셀들을 해당 단말로 전송하는 수개의 출력 정합 모듈을 포함하는 입력 버퍼형 ATM 사설망 교환기에 있어서, 상기 각 입력 정합 모듈로부터 호처리 관련 셀과 망제어관리 셀등을 순회방식(Round-robin)으로 읽어들여 각 셀의 VPI와 VCI에 따라 셀 헤더가 제거된 유료부하(payload) 부분만을 저장하여 패킷을 만들어 상기 시스템제어 및 호처리 모듈로 출력하고, 또 시스템제어 및 호처리 모듈에 의해 저장된 패킷들을 48바이트씩 분할하고 셀헤더를 생성 및 결합시켜 일정시간마다 해당 출력 정합 모듈로 보내는 셀결합 및 분할 모듈을 구비하는 것을 특징으로 한다.
이하, 본 발명의 일실시예를 첨부 도면을 참조로 하여 좀 더 상세히 설명하면 다음과 같다.
제2도는 본 발명 입력 버퍼형 ATM 사설망 교환기의 구성 블럭도이고, 제3도는 제2도에 구성된 셀결합 및 분할 모듈의 상세 구성 블럭도이다.
제2도에 따른 본 발명의 구성은 제1도에 도시된 입력 버퍼형 ATM 사설망 교환기의 구성에서 셀결합 및 분할 모듈(40)이 더 첨가 된 것으로, 입출력 정합 모듈(10R-1~10R-N)에서 수행하던 셀결합 및 분할 동작을 독립적으로 수행하도록 한 것이다. 이하, 종래와 동일한 구성에 대해서는 상기에서 설명하였으므로 생략한다.
입력 정합 모듈(10R-1~10R-N)은 수신되는 셀의 종류에 따라, 즉 단말과의 호설정/유지/단락정보를 갖는 신호셀과, 단말간의 데이타 정보를 갖는 데이타 셀과, 시스템과 전송로상의 상택를 점검하기 위한 망제어관리 셀 등을 분간하고, 다음 단계의 선로 연결을 위해서 사용 되어질 VPI와 VCI 값으로 셀 헤더를 수정함과 동시에 내부 셀 헤더를 붙이는 것을 VXT에 의해 수정하여 스위칭을 필요로 하는 데이타 셀은 스위칭 모듈(20)로 보내고, 그 외 시스템제어 및 호처리 모듈(30)에서 처리되어져야할 신호셀과 제어관리 셀등은 셀결합 및 분할 모듈(40)로 보낸다.
그리고, 셀결합 및 분할 모듈(40)은 상기 각 입력 정합 모듈(10R-1~10R-N)로부터 신호셀과 제어관리 셀등을 순회방식으로읽어들여 각 셀의 VPI와 VCI에 따라 셀 헤더가 제거된 유료부하(payload) 부분만을 저장하여 패킷을 만들어 출력하고, 또 시스템제어 및 호처리 모듈(30)에 의해 저장된 패킷들을 48바이트씩 분할하고 셀 헤더를 생성 및 결합시켜 일정시간마다 해당 출력 정합 모듈(10T-1~10T-N)로 보내는 역활을 한다.
이에 따라, 출력 정합 모듈(10T-1~10T-N)은 스위칭 모듈(20)로부터 스위칭되어 받은 일반 데이타 셀과 상기 셀결합 및 분할 모듈(40)에서 받은 셀들을 전송하게 된다.
다음으로, 제3도를 참조하여 상기 셀결합 및 분할 모듈(40)의 구성을 좀 더 상세하게 살펴보면, 입력 처리 접속부(41)와, 셀결합부(42)와, 셀결합 패킷 메모리(43)와, 셀결합 제어 메모리(44)와, CPU(45)와, 롬(46)과, 램(47)과, 주변회로부(48)와, 패킷정보 송수신 FIFO(49)와, 셀분할 제어 메모리(50)와, 셀분할 패킷 메모리(51)와, 셀분할부(52)와, 출력 처리 접속부(53)를 포함한다.
입력 처리 접속부(41)는 매 셀처리 주기마다 입력 정합 모듈(10R-1~10R-N)에서 분간되어 일시 저장되는 호처리 관련 셀들과 망제어관리 셀들의 유무를 의미하는 엠프티(empty) 신호를 순회방식으로 검색하면서 셀을 읽어들인다.
셀결합부(42)는 상기 입력 처리 접속부(41)를 통해 셀을 입력받아 ATM 헤더를 제거함과 동시에 셀 각각의 가상연결(virtual connection)에 따라 셀 묶음으로 재결합한다.
셀결합 패킷 메모리(43)는 상기 셀결합부(42)에 의해 재결합이 완성된 패킷을 저장하고, 셀결합 제어 메모리(44)는 상기 셀결합부(42)에서 한 패킷이 완료될 때마다 그 패킷 정보가 저장되는 상기 셀결합 패킷 메모리(43)의 버퍼 표시자 번호(Buffer Descriptor Number)를 저장한다. 여기서 상기 셀결합 제어 메모리(44)는 버퍼 표시자표(Buffer Descriptor Table)와, VC표와, VP표와, 재결합표(Reassembly Table)와, Small Free Descriptor 큐와, Large Free Descriptor 큐와, 패킷 완료 큐(Packet Complete Queue)와, Exception 큐로 구성되어 있는데, 여기서 상기 버퍼 표시자표는 패킷 재결합에 필요한 각종 매개변수들과 패킷 메모리 상에서 패킷버퍼의 위치정보를 가지고 있는 32바이트 항복들의 세트이고, 상기 패킷 완료 큐는 셀결합부(42)에서 재결합이 완료된 패킷의 표시자 번호를 기입하는 큐이다. 이때, 상기 패킷 완료 큐가 비어 있는 상태에서 임의의 패킷 버퍼 표시자 번호가 저장되는 순간 셀결합부(42)는 인터럽트 신호를 CPU(45)로 보낸다.
CPU(45)는 셀결합 및 분할을 위한 전체 동작을 제어하면서 상기 셀결합 패킷 메모리(43)에서 상기 셀결합 제어 메모리(44)에 기록된 버퍼 표시자 번호에 해당하는 버퍼에 저장된 패킷 정보를 읽어들여 시스템제어 및 호처리 모듈(30)과 정보교환을 하고, 롬(46)은 상기 CPU(45)가 동작하는데 필요한 프로그램을 저장하고 있으며, 램(47)은 상기 CPU(45)에서 처리되는 각종 데이타와 정보들을 저장한다. 그리고, CPU(45)의 주변 회로부(48)는 CPU(45)의 동작과 관련된 각종 신호들을 생성한다.
패킷정보 송수신 FIFO(49)는 상기 CPU(45)에 의해 기록된 패킷 정보를 시스템제어 및 호처리 모듈(30)로 전송하고, 시스템제어 및 호처리 모듈(30)로부터의 패킷 정보를 기록한다.
셀분할 제어 메모리(50)는 상기 셀결합 제어 메모리(44)에 기록된 버퍼 표시가 번호를 저장하고 있다가 상기 CPU(45)에 의해 읽혀서 상기 패킷정보 송수신 FIFO(49)에 기록된 시스템제어 및 호처리 모듈(30)의 패킷 정보가 해당 버퍼 위치에 저장되도록 한다. 여기서, 상기 셀분할 제어 메모리(50)는 버퍼 표시자표, VC표, 패킷 대기 큐(Packet Ready Queue)와, 전송 완료 큐(Transmit Complete Queue)들로 구성된다.
셀분할 패킷 메모리(51)는 상기 CPU(45)에 의해 읽혀진 패킷정보 송수신 FIFO(49)로부터의 패킷 정보를 상기 셀분할 제어 메모리(50)에 저장된 버퍼 표시자 번호에 해당하는 버퍼에 저장하고, 셀분할부(52)는 상기 셀분할 제어 메모리(50)로부터 버퍼 표시자 번호를 읽어다가 해당하는 버퍼에 저장된 패킷 정보를 상기 셀분할 패킷 메모리(51)로부터 가져와 셀형식으로 분할한 후 ATM 헤더를 유효 데이타 전면에 덧붙혀 완성한다.
출력 처리 접속부(53)는 상기 셀분할부(52)로부터 출력되는 각종셀을 받아서 그 셀들이 출력되어져야 할 해당 출력 정합 모듈(10T-1~10T-N)로 출력한다.
상기와 같은 구성으로 이루어진 본 발명의 동작을 셀결합 및 분할 모듈의 동작을 중심으로 하여 설명하면 다음과 같다.
우선, 수신단(Rx)을 거쳐 입력 정합 모듈(10R-1~10R-N)로 들어 오는 셀들은 각각 스위칭 모듈(20)로 보내질 셀들과 셀결합 및 분할 모듈(30)로 보내질 셀들로 분간된다.
셀결합 및 분할 모듈(40)로 보내진 셀들은 여기서 패킷 형식으로 결합되어 시스템제어 및 호처리 모듈(30)로 보내지고, 시스템제어 및 호처리 모듈(30)은 이 패킷으로부터 정보를 추출하여 필요한 작업을 수행한 후 그 결과를 패킷 형식으로 다시 셀결합 및 분할 모듈(40)로 보낸다. 그리고, 셀결합 및 분할 모듈(40)은 이 패킷을 셀형식으로 분할하여 해당 출력 정합 모듈(10T-1~10T-N)로 전송한다.
이와 같이 시스템제에 및 호처리 모듈(30)에서 처리가능한 셀형태로 변환시켜 주는 셀결합 및 분할 모듈(40)의 동작은 다음과 같이 이루어지게 된다.
입력 처리 접속부(41)는 매 셀처리 주기마다 각 입력 정합 모듈(10R-1~10R-N)에서 분간된 셀중 호처리 관련 셀과 망제어관리 셀들을 저장하는 FIFO으로부터 셀유무를 의미하는 엠프티 신호를 순회방식으로 검색하여 엠프티 신호가 로우상태인 입력 정합 모듈(10R-1~10R-N)로부터 셀을 읽어들여 셀결합부(42)로 보낸다.
그리고, 입력 처리 접속부(41)는 입력 정합 모듈(10R-1~10R-N)의 FIFO와의 접속신호와 셀결합부(42)와의 접속신호들을 처리하며, 입력정합 모듈(10R-1~10R-N)내의 FIFO에 저장되어 있는 셀의 정렬이 잘못되어 있을 경우, 이 FIFO를 초기화시킨다.
상기 입력 처리 접속부(41)로부터 셀을 받은 셀결합부(42)는 AAL-5 방식으로 셀을 재결합한 후, 이를 셀결합 패킷 메모리(43)에 패킷 형식으로 저장하고, 이와 관련된 제어정보를 셀결합 제어 메모리(44)에 저장한다.
즉, 임의의 패킷의 첫번째 셀이 셀결합부(42)로 입력되었을 때 셀결합 제어 메모리(44)상의 Large Free Descriptor 큐에 있는 버퍼 표시자 번호가 하나 선택되는데, 이는 CPU(45)가 셀결합 패킷 메모리(43)에서 패킷을 읽어갈 수 있도록 임의의 패킷의 마지막 셀이 입력되면 셀결합부(42)에 의해 업데이트(update)되어 셀결합 제어 메모리(44)상의 패킷 완료 큐에 기록된다.
이렇게 셀결합부(42)로 입력되는 ATM셀들은 셀결합 패킷 메모리(43)의 패킷 버퍼에 저장되기 전에 ATM 헤더가 제거되며, 임의의 패킷의 마지막 셀이 입력될 때까지 같은 가상연결로부터 입력되는 연속된 셀들의 묶음은 셀결합 패킷 메모리(43)상의 적절한 패킷 버퍼에 저장된다. 여기서, 재결합된 셀들을 저장하는 셀결합 패킷 메모리(43)는 32비트 또는 16비트의 폭을 갖는다.
이때, 셀결합 제어 메모리(44)의 패킷 완료 큐가 비어있는 상태에서 셀결합부(42)의 업데이트에 의해 입의의 패킷 버퍼 표시자 번호가 기록되면, 셀결합부(42)는 인터럽트 신호를 CPU(45)로 보내어 셀결합 패킷 메모리(43)에 저장된 패킷을 읽어가도록 한다.
이에 CPU(45)는 셀결합 제어 메모리(44)의 패킷 완료 큐에 있는 표시자로부터 셀결합 패킷 메모리(43)상에 재결합이 완료된 패킷의 위치정보를 얻어낸 후, 그 패킷을 읽어들여 패킷정보 송수신 FIFO(49)에 실어 시스템제어 및 호처리 모듈(30)로 송신한다.
이렇게 하여 상기 패킷 정보는 시스템제어 및 호처리 모듈(30)에서 분석 처리되고, 그 결과는 다시 패킷 형식으로 셀결합 및 분할 모듈(40)의 패킷정보 송수신 FIFO(49)에 실리게 된다.
이후, CPU(45)에서 상기 패킷정보 송수신 FIFO(49)에 실린 시스템 제어 및 호처리 모듈(30)의 패킷 정보를 읽어들여 셀분할 패킷 메모리(51)에 기록한다. 이렇게 기록된 패킷 정보는 셀분할부(52)에서 읽어 들여 셀형식으로 분할하고 출력 처리 접속부(53)로 전송한다.
이때, 패킷분할 진행은 CPU(45)가 셀분할 제어 메모리(50)내의 전송 완료 큐로부터 버퍼 표시자 번호를 패킷 대기 큐에 기록함으로써 시작된다. 그리고, 분할될 패킷은 셀분할 패킷 메모리(51)에서 이 버퍼 표시자와 연관된 패키 버퍼에 저장되어 진다. 여기서, 상기 셀분할 제어 메모리(50)는 상기 셀결합 제어 메모리(44)에 기록되는 버퍼 표시자 번호를 저장하고 있다가, 후에 해당 패킷 정보가 분할될 경우에 그 패킷 정보에 대한 정보를 알려주는 것으로, 패킷 정보가 원상태로 분할될 시 오차가 없도록 하기 위한 것이다.
이에 셀분할부(52)는 셀분할 제어 메모리(50)의 패킷 대기 큐로부터 버퍼 표시자 번호를 읽어다가 8개의 분할을 큐(Rate Queue)중 하나에 버퍼 표시자를 연결시키고, 셀분할 패킷 메모리(51)와의 접속을 통해서 패킷 메모리상의 패킷을 48바이트의 유효데이타로 분할한다. 이와 동시에 셀분할부(52)는 상기 분할된 각 셀의 유효 데이타 전면에 ATM 헤더를 덧붙인다.
이와 같이 상기 셀분할부(52)에서 분할된 각종 셀들을 출력 처리 접속부(53)에 의해 해당 포트의 출력 정합 모듈(10T-1~10T-N) 내의 FIFO에 저장되는데, 이는 각 셀들의 ATM 셀 헤더를 검색함으로써 이루어진다.
이로써, 스위칭 모듈(20)에서 스위칭된 일반 데이트 셀과 함께 상기 셀분할 및 결합 모듈(40)로부터의 각종 셀들은 해당 출력 정합 모듈(10T-1~10T-N)로 전송되어 처리된 후, 해당 단말로 전송된다.
이상에서 살펴본 바와 같이 본 발명에 따르면, 여러개의 입력정합 모듈로부터 들어오는 호처리 관련 셀들과 트래픽 제어 및 망제어관리 셀들을 재결합하고, 처리된 결과를 다시 분할하여 해당 포트의 출력 정합 모듈로 내보내는 AAL 기능을 하나의 모듈에서 담당하게 됨으로써 회로 구성이 간단하게 되어 경제적이고, 또한 효과적인 신호처리가 이루어지게 되어 신뢰성이 향상된다.

Claims (2)

  1. 수신단으로 들어오는 일반 데이타 셀, 호처리 관련 셀, 망제어관리 셀 등을 분간하고 다음 단계의 선로 연결을 위해서 사용되어질 VPI와 VCI 값으로 셀 헤더를 수정함과 동시에 내부 셀 헤더를 붙이는 것을 VXT에 의해 수정하는 수개의 입력 정합 모듈과; 상기 각 입력 정합 모듈로부터 공급된 일반 데이타 셀에 대해 경로 충돌 제어를 하고, 이후 내부 셀 헤더를 제외한 순수 데이타 셀들을 읽어들여 스위칭하는 스위칭 모듈과; 상기 각 입력 정합 모듈로부터 공급된 호처리 관련셀과 망제어관리 셀등을 이용하여 호 제어, 통화량 관리, 전송로상의 이상유무 검색 및 처리한 후, 그 결과를 공급하고, 상기 각 입력 정합 모듈의 VXT 수정에 필요한 데이타를 생성 공급하는 시스템제어 및 호처리 모듈과; 상기 시스템제어 및 호처리 모듈에서 검색 및 처리된 셀들과 스위칭 모듈에서 스위칭된 셀들을 해당 단말로 전송하는 수개의 출력 정합 모듈을 포함하는 입력 버퍼형 ATM 사실망 교환기에 있어서, 상기 각 입력 정합 모듈로부터 호처리 관련 셀과 망제어관리 셀등을 순회방식으로 읽어들여 각 셀의 VPI와 VCI에 따라 셀 헤더가 제거된 유료부하(payload) 부분만을 저정하여 패킷을 만들어 상기 시스템제어 및 호처리 모듈로 출력하고, 또 시스템제어 및 호처리 모듈에 의해 저장된 패킷들을 48바이트씩 분할하고 셀헤더를 생성 및 결합시켜 일정시간마다 해당 출력 정합 모듈로 보내는 셀결합 및 분할 모듈을 구비하는 것을 특징으로 하는 입력 버퍼형 ATM 사설망 교환기.
  2. 제1항에 있어서, 상기 셀결합 및 분할 모듈은 매 셀처리 주기마다 입력 정합 모듈에서 분간되어 일시 저장되는 호처리 관련 셀들과 망제어관리 셀들의 유무를 의미하는 엠프티 신호를 순회방식으로 검색하면서 셀을 읽어들이는 입력 처리 접속부와; 상기 입력 처리 접속부를 통해 셀을 입력 받아 ATM 헤더를 제거함과 동시에 셀 각각의 가상연결에 따라 셀묶음으로 재결합하는 셀결합부와; 상기 셀결합부에 의해 재결합이 완성된 패킷을 저장하는 셀결합 패킷 메모리와; 상기 셀결합부에서 한 패킷이 완료될 때마다 그 패킷 정보가 저장되는 셀결합 패킷 메모리를 구성하는 버퍼의 표시자 번호를 저장하는 셀결합 제어 메모리와; 셀결합 및 분할을 위한 전체 동작을 제어하면서 상기 셀결합 패킷 메모리에서 상기 셀결합 제어 메모리에 저장된 버퍼 표시자 번호에 해당하는 버퍼에 저장된 패킷 정보를 읽어들여 시스템제어 및 호처리 모듈과 정보교환을 하는 CPU와; 상기 CPU가 동작하는데 필요한 프로그램을 저장하는 롬과; 상기 CPU에서 처리되는 각종 데이타와 정보들을 저장하는 램과; 상기 CPU의 동작과 관련된 각종 신호들을 생성하는 주변 회로부와; 상기 CPU에 의해 기록된 패킷 정보를 시스템 제어 및 호처리 모듈로 전송하고, 시스템제어 및 호처리 모듈로부터의 패킷 정보를 기록하는 패킷정보 송수신 FIFO와; 상기 셀결합 제어 메모리에 기록된 버퍼 표시가 번호를 저장하고 있다가 상기 CPU에 의해 읽혀져 상기 패킷정보 송수신 FIFO에 기록된 시스템제어 및 호처리 모듈의 패킷 정보가 해당 버퍼에 저장되도록 하는 셀분할 제어 메모리와; 상기 CPU에 의해 읽혀진 패킷정보 수신 FIFO로부터의 패킷 정보를 상기 셀분할 제어 메모리에 저장된 버퍼 표시자 번호에 해당하는 버퍼에 저장하는 셀분할 패킷 메모리와; 상기 셀분할 제어 메모리로부터 버퍼 표시자 번호를 읽다가 해당하는 버퍼에 저장된 패킷정보를 상기 셀분할 패킷 메모리로부터 가져와 셀형식으로 분할한 후 ATM 헤더를 유효 데이타 전면에 덧붙혀 완성하는 셀분할부 및; 상기 셀분할부로부터 출력되는 각종 셀을 받아서 그 셀들이 출력되어져야 할 해당 출력 정합 모듈로 출력하는 출력 처리 접속부를 포함하는 것을 특징으로하는 입력 버퍼형 ATM 사설망 교환기.
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