KR970068314A - 입력 버퍼형 atm 사설망 교환기 - Google Patents

Abstract

본 발명은 B-ISDN(Broadband-Intergrated Services Digital Network:광대역 종합정보통신망)에서 사용되는 ATM(Asynchronous Transfer Mode:비동기식 전송 모드) 사설망 교환기에 관한 것으로, 특히 스위칭 될 셀에 대한 호처리 관련 셀들과 트래픽 제어 및 망관리에 필요한 셀들을 분석하기 위해 패킷으로 결합 및 셀로 다시 분할하는 AAL(ATM Adaptation Layer) 기능을 한 모듈에서 수행하도록 한 입력 버퍼형 ATM 사설망 교환기에 관한 것이다.

본 발명은 여러개의 입력 접합 모듈로부터 들어오는 호처리 관련셀들과 트래픽 제어 및 망제어관리 셀들을 재결합하고, 처리된 결과를 다시 분할하여 해당 포트의 출력 정합 모듈로 내보내는 AAL기능을 하나의 모듈에서 담당하게 됨으로써 입출력 정합 모듈의 회로 구성이 간단하게 되어 경제적이고, 또한 효과적인 신호처리가 이루어지게 되어 신뢰성이 향상된다.

Description

임력 버퍼형 ATM 사설망 교환기

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 따른 입력 버퍼형 ATM 사설망 교환기의 구성 블럭도, 제3도는 제2도에서 셀결합 및 분할 모듈의 상세 구성 블럭도이다.

Claims (2)

1. 수신단으로 들어오는 일반 데이타 셀, 호처리 관련 셀, 망제어관리 셀 등을 분간하고 다음 단계의 선로 연결을 위해서 사용되어질 VPI와 VCI값으로 셀 헤더를 수정함과 동시에 내부 셀 헤더를 붙이는 것을 VXT에 의해 수정하는 수개의 입력 정합 모듈과; 상기 각 입력 정합 모듈로부터 공급된 일반 데이타 셀에 대해 경로 충돌 제어를 하고, 이후 내부 셀 헤더를 제외한 순수 데이타 셀들을 읽어들여 스위칭하는 스위칭 모듈과; 상기 각 입력 정합 모듈로부터 공급된 호처리 관련 셀과 망제어관리 셀등을 이용하여 호 제어, 통화량 관리, 전송로상의 이상유무 검색 및 처리한 후, 그 결과를 공급하고, 상기 각 입력 정합 모듈의 VXT 수정에 필요한 데이타를 생성 공급하는 시스템제어 및 호처리 모듈과; 상기 시스템제어 및 호처리 모듈에서 검색 및 처리된 셀들과 스위칭 모듈에서 스위칭된 셀들을 해당 단말로 전송하는 수개의 출력 정함 모듈을 포함하는 입력 버퍼형 ATM 사설망 교환기에 있어서, 상기 각 입력 정합 모듈로부터 호처리 관련 셀과 망제어관리 셀등을 순회방식으로 읽어들여 각 셀의 VPI와 VCI에 따라 셀 헤더가 제거된 유로부하(payload) 부분만을 저장하여 패킷을 만들어 상기 시스템제어 및 호처리 모듈로 출력하고, 또 시스템 제어 및 호처리 모듈에 의해 저장된 패킷들을 48바이트씩 분할하고 셀헤더를 생성 및 결합시켜 일정시간마다 해당 출력 정합 모듈로 보내는 셀결합 및 분할 모듈을 구비하는 것을 특징으로 하는 입력 버퍼형 ATM 사설망 교환기.
2. 제1항에 있어서, 상기 셀결합 및 분할 모듈은 매 셀처리 주기마다 입력 정합 모듈에서 분간되어 일시 저장되는 호처리 관련 셀들과 망제어관리 셀들의 유무를 의히하는 엠프티 신호를 순회방식으로 검색하면서 셀을 읽어들이는 입력 처리 접속부와; 상기 입력 처리 접속부를 통해 셀을 입력 받아 AMT 헤더를 제거함과 동시에 셀 각각의 가상연결에 따라 셀 묶음으로 재결합하는 셀결합부와; 상기 셀결합부에 의해 재결합이 완성된 패킷을 저장하는 셀결합 패킷 메모리와; 상기 셀결합부에서 한 패킷이 완료될 때마다 그 패킷 정보가 저장되는 셀결합 패킷 메모리를 구성하는 버퍼의 표시자 번호를 저장하는 셀결합 제어 메모리와; 셀결합 및 분할을 위한 전체 동작을 제어하면서 상기 셀결합 패킷 메모리에서 상기 셀결합 제어 메모리에 저장된 버커 표시자 번호에 해당하는 버퍼에 저장된 패킷 정보를 읽어 들여 시스템제어 및 호처리 모듈과 정보교환을 하는 CPU와; 상기 CPU가 동작하는데 필요한 프로그램을 저장하는 롬과; 상기 CPU 에서 처리되는 각종 데이타와 정보들을 저장하는 램과; 상기 CPU의 동작과 관련된 각종 신호들을 생성하는 주변 회로부와: 상기 CPU에 의해 기록된 패킷 정보를 시스템 제어 및 호처리 모듈로 전송하고, 시스템제어 및 호처리 모듈로부터의 패킷 정보를 기록하는 패킷정보 송수신 FIFO와; 상기 셀결합 제어 메모리에 기록된 버퍼 표시자 번호를 저장하고 있다가 상기 CPU에 의해 읽혀져 상기 패킷정보 송수신 FIFO에 기록된 시스템제어 및 호처리 모듈의 패킷정보가 해당 버퍼에 저장되도록 하는 셀분할 제어 메모리와; 상기 CPU에 의해 읽혀진 패킷 정보 수신 FIFO로부터의 패킷정보를 상기 셀분할 제어 메모리에 저장된 버퍼 표시자 번호에 해당하는 버퍼에 저장하는 셀분할 패킷 메모리와; 상기 셀분할 제어 메모리로부터 버퍼 표시자 번호를 읽어다가 해당하는 버퍼에 저장된 패킷 정보를 상기 셀분할 패킷 메모리로부터 가져와 셀형식으로 분할한 후 ATM 헤더를 유효 데이타 전면에 덧붙혀 완성하는 셀분할부 및; 상기 셀분할부로부터 출력되는 각종 셀을 받아서 그 셀들이 출려되어져야 할 해당 출력 정합 모듈로 출력하는 출력 처리 접속부를 포함하는 것을 특징으로 하는 입력 버퍼형 ATM 사설망 교환기.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.