JPH1065703A - Ａｔｍ交換装置 - Google Patents
Ａｔｍ交換装置Info
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- JPH1065703A JPH1065703A JP22339596A JP22339596A JPH1065703A JP H1065703 A JPH1065703 A JP H1065703A JP 22339596 A JP22339596 A JP 22339596A JP 22339596 A JP22339596 A JP 22339596A JP H1065703 A JPH1065703 A JP H1065703A
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Abstract
(57)【要約】
【課題】 ＡＴＭセルのシェーピング機能を有するＡＴ
Ｍ交換装置に関し、回路規模の縮小と経済化とを図る。 【解決手段】 出力回線側のバーチャルパス対応のバッ
ファメモリによりシェーピングを行うシェーピング部１
５と、入力回線側のＡＴＭセルのヘッダ情報を識別して
ルーティング情報を付加するルーティング部１４とを含
む回線インタフェース部１０，１１と、これらの回線イ
ンタフェース部１０，１１間をルーティング情報に従っ
て交換接続するスイッチ部１２と、制御部１３とを備え
たＡＴＭ交換装置に於いて、ルーティング部１４は、連
想型メモリ１６により、ルーティング情報と共に、シェ
ーピング部１５に於けるバッファメモリの指定情報を、
ＡＴＭセルに付加する構成を備えている。
Ｍ交換装置に関し、回路規模の縮小と経済化とを図る。 【解決手段】 出力回線側のバーチャルパス対応のバッ
ファメモリによりシェーピングを行うシェーピング部１
５と、入力回線側のＡＴＭセルのヘッダ情報を識別して
ルーティング情報を付加するルーティング部１４とを含
む回線インタフェース部１０，１１と、これらの回線イ
ンタフェース部１０，１１間をルーティング情報に従っ
て交換接続するスイッチ部１２と、制御部１３とを備え
たＡＴＭ交換装置に於いて、ルーティング部１４は、連
想型メモリ１６により、ルーティング情報と共に、シェ
ーピング部１５に於けるバッファメモリの指定情報を、
ＡＴＭセルに付加する構成を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ（Ａsynchr
onous Ｔransfer Ｍode ；非同期転送モード）網に於け
るシェーピング機能を有するＡＴＭ交換装置に関する。
ＡＴＭセルを転送するＡＴＭ網に於けるＡＴＭ交換装置
は、ＡＴＭセルのヘッダ情報を基に交換処理を行うと共
に、バーチャルパス（又はバーチャルチャネル）に対し
て所定の速度でＡＴＭセルを送出するシェーピング処理
等を行うものである。
onous Ｔransfer Ｍode ；非同期転送モード）網に於け
るシェーピング機能を有するＡＴＭ交換装置に関する。
ＡＴＭセルを転送するＡＴＭ網に於けるＡＴＭ交換装置
は、ＡＴＭセルのヘッダ情報を基に交換処理を行うと共
に、バーチャルパス（又はバーチャルチャネル）に対し
て所定の速度でＡＴＭセルを送出するシェーピング処理
等を行うものである。
【０００２】
【従来の技術】図４は従来例のＡＴＭ交換装置の説明図
であり、４０，４１は回線インタフェース部、４２はス
イッチ部、４３は制御部、４４はルーティング部、４５
はシェーピング部である。各部はパッケージ化され、回
線数に対応して更に多数の回線インタフェース部が設け
られ、スイッチ部４２は、各回線インタフェース部間に
接続された構成が一般的であり、そのスイッチ部４２に
より例えば点線矢印及び実線矢印で示すようなＡＴＭセ
ルの交換接続が行われる。
であり、４０，４１は回線インタフェース部、４２はス
イッチ部、４３は制御部、４４はルーティング部、４５
はシェーピング部である。各部はパッケージ化され、回
線数に対応して更に多数の回線インタフェース部が設け
られ、スイッチ部４２は、各回線インタフェース部間に
接続された構成が一般的であり、そのスイッチ部４２に
より例えば点線矢印及び実線矢印で示すようなＡＴＭセ
ルの交換接続が行われる。
【０００３】回線インタフェース部４０，４１は、入力
回線側のルーティング部４４と、出力回線側のシェーピ
ング部４５とを含む構成を示しているが、ＡＴＭセルの
流量制御やＶＣＩ変換処理等の機能を含むものである。
又入力回線側に設けたルーティング部４４は、入力回線
からのＡＴＭセルのヘッダのＶＰＩ（バーチャルパス識
別子）とＶＣＩ（バーチャルチャネル識別子）とを基
に、このＡＴＭセルを送出する出力回線を識別して、ス
イッチ部４２に於いてセルフルーティングを行わせるル
ーティング情報を形成し、これをタグとしてＡＴＭセル
に付加する。
回線側のルーティング部４４と、出力回線側のシェーピ
ング部４５とを含む構成を示しているが、ＡＴＭセルの
流量制御やＶＣＩ変換処理等の機能を含むものである。
又入力回線側に設けたルーティング部４４は、入力回線
からのＡＴＭセルのヘッダのＶＰＩ（バーチャルパス識
別子）とＶＣＩ（バーチャルチャネル識別子）とを基
に、このＡＴＭセルを送出する出力回線を識別して、ス
イッチ部４２に於いてセルフルーティングを行わせるル
ーティング情報を形成し、これをタグとしてＡＴＭセル
に付加する。
【０００４】スイッチ部４２は、例えば、入力回線数と
出力回線数とに対応したスイッチ段数を備え、ルーティ
ング情報に従ってスイッチング処理を行うものであり、
このスイッチ部４２から出力されたＡＴＭセルは、回線
インタフェース部４０，４１の出力回線側に設けたシェ
ーピング部４５の図示を省略したバーチャルパス対応の
バッファメモリに振り分けられ、バーチャルパス対応の
転送速度に従ってバッファメモリからＡＴＭセルが読出
され、所定の間隔（所定の速度）でＡＴＭセルが出力回
線に送出されて、シェーピングが行われる。
出力回線数とに対応したスイッチ段数を備え、ルーティ
ング情報に従ってスイッチング処理を行うものであり、
このスイッチ部４２から出力されたＡＴＭセルは、回線
インタフェース部４０，４１の出力回線側に設けたシェ
ーピング部４５の図示を省略したバーチャルパス対応の
バッファメモリに振り分けられ、バーチャルパス対応の
転送速度に従ってバッファメモリからＡＴＭセルが読出
され、所定の間隔（所定の速度）でＡＴＭセルが出力回
線に送出されて、シェーピングが行われる。
【０００５】制御部４３は、回線インタフェース部４
０，４１に対して、バーチャルパス又はバーチャルチャ
ネル対応のＡＴＭセルの流量の制御や、シェーピングの
為のＡＴＭセルの送出タイミング等を設定する制御等を
行い、又スイッチ部４２の監視等を行うのである。
０，４１に対して、バーチャルパス又はバーチャルチャ
ネル対応のＡＴＭセルの流量の制御や、シェーピングの
為のＡＴＭセルの送出タイミング等を設定する制御等を
行い、又スイッチ部４２の監視等を行うのである。
【０００６】図５は従来例のシェーピング部の説明図で
あり、５０はバーチャルパス対応のファースト・イン・
ファースト・アウト・メモリＦＩＦＯ−１〜ＦＩＦＯ−
ｎからなるバッファメモリ部、５１はセル判別部、５２
は書込制御部、５３は読出制御部、５４は競合調整部、
５５−１〜５５−ｎは出力タイミング生成部、５６は連
想型メモリ（ＣＡＭ；Ｃontent Ａddressable Ｍemor
y ）を示す。
あり、５０はバーチャルパス対応のファースト・イン・
ファースト・アウト・メモリＦＩＦＯ−１〜ＦＩＦＯ−
ｎからなるバッファメモリ部、５１はセル判別部、５２
は書込制御部、５３は読出制御部、５４は競合調整部、
５５−１〜５５−ｎは出力タイミング生成部、５６は連
想型メモリ（ＣＡＭ；Ｃontent Ａddressable Ｍemor
y ）を示す。
【０００７】連想型メモリ５６は、シェーピング対象の
ＶＰＩ（バーチャルパス識別子）又はＶＣＩ（バーチャ
ルチャネル識別子）をエントリーとして書込んでおき、
入力ＡＴＭセルのヘッダのＶＰＩ又はＶＣＩを抽出し
て、連想型メモリ５６の中のエントリーを検索し、一致
するエントリーのアドレスを出力し、そのアドレスを選
択信号として書込制御部５２に加える。
ＶＰＩ（バーチャルパス識別子）又はＶＣＩ（バーチャ
ルチャネル識別子）をエントリーとして書込んでおき、
入力ＡＴＭセルのヘッダのＶＰＩ又はＶＣＩを抽出し
て、連想型メモリ５６の中のエントリーを検索し、一致
するエントリーのアドレスを出力し、そのアドレスを選
択信号として書込制御部５２に加える。
【０００８】書込制御部５２は、その選択信号に従って
バッファメモリ部５０の複数のバッファメモリとしての
ＦＩＦＯ−１〜ＦＩＦＯ−ｎの一つを選択して書込信号
を加える。従って、入力ＡＴＭセルは、ＶＰＩ又はＶＣ
Ｉに対応して選択されたバッファメモリ部５０のＦＩＦ
Ｏ−１〜ＦＩＦＯ−ｎの一つに書込まれる。又読出制御
部５３は、バッファメモリ部５０のＦＩＦＯ−１〜ＦＩ
ＦＯ−ｎ対応の出力タイミング生成部５５−１〜５５−
ｎからのタイミング信号を競合調整部５４により競合し
ないように調整して、バッファメモリ部５０内の１個の
ＦＩＦＯに読出信号を加える。それによって、バッファ
メモリ部５０からＶＰＩ又はＶＣＩ対応のＡＴＭセルが
所定の間隔で送出される。
バッファメモリ部５０の複数のバッファメモリとしての
ＦＩＦＯ−１〜ＦＩＦＯ−ｎの一つを選択して書込信号
を加える。従って、入力ＡＴＭセルは、ＶＰＩ又はＶＣ
Ｉに対応して選択されたバッファメモリ部５０のＦＩＦ
Ｏ−１〜ＦＩＦＯ−ｎの一つに書込まれる。又読出制御
部５３は、バッファメモリ部５０のＦＩＦＯ−１〜ＦＩ
ＦＯ−ｎ対応の出力タイミング生成部５５−１〜５５−
ｎからのタイミング信号を競合調整部５４により競合し
ないように調整して、バッファメモリ部５０内の１個の
ＦＩＦＯに読出信号を加える。それによって、バッファ
メモリ部５０からＶＰＩ又はＶＣＩ対応のＡＴＭセルが
所定の間隔で送出される。
【０００９】シェーピングを行う新しいバーチャルパス
（又はバーチャルチャネル）が設定された時、図４の制
御部４５の制御により、バッファメモリ部５０内の未使
用のＦＩＦＯの一つをＶＰＩ（又はＶＣＩ）と関連付け
て、セル判別部５１の連想型メモリ５６にエントリーと
して書込み、又そのＦＩＦＯに対応する出力タイミング
生成部に、その回線の使用帯域に応じた出力タイミング
情報を設定、その使用帯域に対応した周期でＦＩＦＯに
書込まれたＡＴＭセルを読出して送出することになる。
（又はバーチャルチャネル）が設定された時、図４の制
御部４５の制御により、バッファメモリ部５０内の未使
用のＦＩＦＯの一つをＶＰＩ（又はＶＣＩ）と関連付け
て、セル判別部５１の連想型メモリ５６にエントリーと
して書込み、又そのＦＩＦＯに対応する出力タイミング
生成部に、その回線の使用帯域に応じた出力タイミング
情報を設定、その使用帯域に対応した周期でＦＩＦＯに
書込まれたＡＴＭセルを読出して送出することになる。
【００１０】
【発明が解決しようとする課題】従来例のシェーピング
部４５に於いては、ＡＴＭセルのヘッダ情報を基に、連
想型メモリ５６を用いてバッファメモリ部５０内のＦＩ
ＦＯを選択して書込み、このＦＩＦＯ対応に設定された
出力タイミングにより読出して、シェーピングを行うも
のであり、又ルーティング部４４に於いては、ＡＴＭセ
ルのヘッダ情報を基に、ルーティング情報を形成してタ
グとして付加し、スイッチ部４３に於けるセルフルーテ
ィングを可能としている。この場合、ルーティング情報
を形成する為に連想型メモリを適用している。本発明
は、ルーティング部に於ける連想型メモリの機能を利用
して、シェーピング部に於ける連想型メモリを省略し、
回路規模の縮小並びに経済化を図ることを目的とする。
部４５に於いては、ＡＴＭセルのヘッダ情報を基に、連
想型メモリ５６を用いてバッファメモリ部５０内のＦＩ
ＦＯを選択して書込み、このＦＩＦＯ対応に設定された
出力タイミングにより読出して、シェーピングを行うも
のであり、又ルーティング部４４に於いては、ＡＴＭセ
ルのヘッダ情報を基に、ルーティング情報を形成してタ
グとして付加し、スイッチ部４３に於けるセルフルーテ
ィングを可能としている。この場合、ルーティング情報
を形成する為に連想型メモリを適用している。本発明
は、ルーティング部に於ける連想型メモリの機能を利用
して、シェーピング部に於ける連想型メモリを省略し、
回路規模の縮小並びに経済化を図ることを目的とする。
【００１１】
【課題を解決するための手段】本発明のＡＴＭ交換装置
は、図１を参照して説明すると、（１）出力回線側のバ
ーチャルパス対応のバッファメモリによりシェーピング
を行うシェーピング部１５と、入力回線側のＡＴＭセル
のヘッダ情報を識別してルーティング情報を付加するル
ーティング部１４とを含む回線インタフェース部１０，
１１と、この回線インタフェース部１０，１１間をルー
ティング情報に従って交換接続するスイッチ部１２とを
備えたＡＴＭ交換装置に於いて、ルーティング部１４
は、シェーピング部１５に於ける複数のバッファメモリ
を指定する指定情報を、ルーティング情報と共に付加す
る構成を備えている。従って、シェーピング部１５は、
ＡＴＭセルに付加された指定情報を抽出するだけで、バ
ッファメモリ内のＶＰ（又はＶＣ）対応のＦＩＦＯを選
択してＡＴＭセルを書込むことができる。
は、図１を参照して説明すると、（１）出力回線側のバ
ーチャルパス対応のバッファメモリによりシェーピング
を行うシェーピング部１５と、入力回線側のＡＴＭセル
のヘッダ情報を識別してルーティング情報を付加するル
ーティング部１４とを含む回線インタフェース部１０，
１１と、この回線インタフェース部１０，１１間をルー
ティング情報に従って交換接続するスイッチ部１２とを
備えたＡＴＭ交換装置に於いて、ルーティング部１４
は、シェーピング部１５に於ける複数のバッファメモリ
を指定する指定情報を、ルーティング情報と共に付加す
る構成を備えている。従って、シェーピング部１５は、
ＡＴＭセルに付加された指定情報を抽出するだけで、バ
ッファメモリ内のＶＰ（又はＶＣ）対応のＦＩＦＯを選
択してＡＴＭセルを書込むことができる。
【００１２】又（２）ルーティング部１４は、入力回線
側のＡＴＭセルのヘッダ情報を基に、ルーティング情報
とシェーピング部１５に於けるバッファメモリの指定情
報とを読出す連想型メモリ１６を備え、且つこの連想型
メモリ１６から読出されたルーティング情報をタグとし
てＡＴＭセルに付加すると共に、バッファメモリの指定
情報を付加する構成を備えている。
側のＡＴＭセルのヘッダ情報を基に、ルーティング情報
とシェーピング部１５に於けるバッファメモリの指定情
報とを読出す連想型メモリ１６を備え、且つこの連想型
メモリ１６から読出されたルーティング情報をタグとし
てＡＴＭセルに付加すると共に、バッファメモリの指定
情報を付加する構成を備えている。
【００１３】又（３）シェーピング部１５は、ルーティ
ング部１４に於いて付加した指定情報をセットするレジ
スタと、このレジスタにセットされた指定情報を基に選
択したバッファメモリにＡＴＭセルを書込む制御を行う
書込制御部と、複数のバッファメモリから出力タイミン
グに従って読出し且つ競合を調節する読出制御部とを備
えている。
ング部１４に於いて付加した指定情報をセットするレジ
スタと、このレジスタにセットされた指定情報を基に選
択したバッファメモリにＡＴＭセルを書込む制御を行う
書込制御部と、複数のバッファメモリから出力タイミン
グに従って読出し且つ競合を調節する読出制御部とを備
えている。
【００１４】
【発明の実施の形態】図１は本発明の実施の形態のＡＴ
Ｍ交換装置の説明図であり、回線インタフェース部１
０，１１とスイッチ部１２と制御部１３とを有する場合
を示し、１４はルーティング部、１５はシェーピング
部、１６は連想型メモリである。
Ｍ交換装置の説明図であり、回線インタフェース部１
０，１１とスイッチ部１２と制御部１３とを有する場合
を示し、１４はルーティング部、１５はシェーピング
部、１６は連想型メモリである。
【００１５】回線インタフェース部１０，１１の入力回
線側に設けたルーティング部１４は、入力回線からのＡ
ＴＭセルのＶＰＩ，ＶＣＩ等のヘッダ情報を基に、ルー
ティング情報と、出力回線側に設けたシェーピング部１
５のバッファメモリを指定する指定情報とを読出す連想
型メモリ（ＣＡＭ）１６を備え、且つルーティング情報
をタグとしてＡＴＭセルに付加すると共に、バッファメ
モリの指定情報を付加する構成を備えている。
線側に設けたルーティング部１４は、入力回線からのＡ
ＴＭセルのＶＰＩ，ＶＣＩ等のヘッダ情報を基に、ルー
ティング情報と、出力回線側に設けたシェーピング部１
５のバッファメモリを指定する指定情報とを読出す連想
型メモリ（ＣＡＭ）１６を備え、且つルーティング情報
をタグとしてＡＴＭセルに付加すると共に、バッファメ
モリの指定情報を付加する構成を備えている。
【００１６】この連想型メモリ１６は、例えば、呼設定
情報を基に制御部１３の制御によって、入力回線と出力
回線との間の経路を示すルーティング情報が設定される
と共に、出力回線側のシェーピング部１５のバッファメ
モリを指定する指定情報とが設定され、ＡＴＭセルのヘ
ッダ情報のＶＰＩ，ＶＣＩをエントリーとして読出され
る。
情報を基に制御部１３の制御によって、入力回線と出力
回線との間の経路を示すルーティング情報が設定される
と共に、出力回線側のシェーピング部１５のバッファメ
モリを指定する指定情報とが設定され、ＡＴＭセルのヘ
ッダ情報のＶＰＩ，ＶＣＩをエントリーとして読出され
る。
【００１７】又スイッチ部１２は、既に知られているよ
うに、ＡＴＭセルに付加されたタグを基にセルフルーテ
ィングを行うものであり、例えば、実線矢印又は点線矢
印で示すように、ＡＴＭセルの交換接続が行われる。
うに、ＡＴＭセルに付加されたタグを基にセルフルーテ
ィングを行うものであり、例えば、実線矢印又は点線矢
印で示すように、ＡＴＭセルの交換接続が行われる。
【００１８】又回線インタフェース部１０，１１の出力
回線側に設けたシェーピング部１５は、ルーティング部
１４に於いてＡＴＭセルに付加された指定情報を抽出し
て、バッファメモリ部の中のＦＩＦＯ等のバッファメモ
リの一つを選択し、そのＡＴＭセルを書込む。従って、
シェーピング部１５に於いては、ＡＴＭセルのヘッダ情
報をエントリーとする連想型メモリを省略することがで
きる。
回線側に設けたシェーピング部１５は、ルーティング部
１４に於いてＡＴＭセルに付加された指定情報を抽出し
て、バッファメモリ部の中のＦＩＦＯ等のバッファメモ
リの一つを選択し、そのＡＴＭセルを書込む。従って、
シェーピング部１５に於いては、ＡＴＭセルのヘッダ情
報をエントリーとする連想型メモリを省略することがで
きる。
【００１９】図２は本発明の実施の形態のシェーピング
部の説明図であり、２０はバッファメモリ部、２１はセ
ル判定部、２２は書込制御部、２３は読出制御部、２４
は競合調整部、２５−１〜２５−ｎは出力タイミング生
成部、２６はレジスタ、ＦＩＦＯ−１〜ＦＩＦＯ−ｎは
バッファメモリとしてのファースト・イン・ファースト
・アウト・メモリを示す。
部の説明図であり、２０はバッファメモリ部、２１はセ
ル判定部、２２は書込制御部、２３は読出制御部、２４
は競合調整部、２５−１〜２５−ｎは出力タイミング生
成部、２６はレジスタ、ＦＩＦＯ−１〜ＦＩＦＯ−ｎは
バッファメモリとしてのファースト・イン・ファースト
・アウト・メモリを示す。
【００２０】セル判定部２１は、ＡＴＭセルに付加され
た指定情報を抽出してセットするレジスタ２６を含み、
この指定情報をＦＩＦＯ−１〜ＦＩＦＯ−ｎの選択信号
として書込制御部２２に加えることにより、バッファメ
モリ部２０のＦＩＦＯ−１〜ＦＩＦＯ−ｎの一つを選択
して書込信号を加えて、入力されたＡＴＭセルを書込む
ことになる。
た指定情報を抽出してセットするレジスタ２６を含み、
この指定情報をＦＩＦＯ−１〜ＦＩＦＯ−ｎの選択信号
として書込制御部２２に加えることにより、バッファメ
モリ部２０のＦＩＦＯ−１〜ＦＩＦＯ−ｎの一つを選択
して書込信号を加えて、入力されたＡＴＭセルを書込む
ことになる。
【００２１】図３は本発明の実施の形態のＡＴＭセルの
説明図であり、５バイトのヘッダと、４８バイトのペイ
ロードとからなる５３バイト構成のＡＴＭセルに、ルー
ティング情報としてのタグ３１を付加し、且つバッファ
メモリ部２０のＦＩＦＯ−１〜ＦＩＦＯ−ｎの指定情報
３２を付加したフォーマットの一例を示す。
説明図であり、５バイトのヘッダと、４８バイトのペイ
ロードとからなる５３バイト構成のＡＴＭセルに、ルー
ティング情報としてのタグ３１を付加し、且つバッファ
メモリ部２０のＦＩＦＯ−１〜ＦＩＦＯ−ｎの指定情報
３２を付加したフォーマットの一例を示す。
【００２２】タグ３１は、スイッチ部１２（図１参照）
のスイッチ段数等等に対応してビット数が選定され、又
指定情報３２は、バッファメモリ部２０のバッファメモ
リ数（ＦＩＦＯ数）に対応して選定される。又ヘッダ
は、ユーザ・ネットワーク・インタフェースの場合に、
一般的制御フロー制御ＧＦＣを含み、ネットワーク・ノ
ード・インタフェースの場合は、これを含まないもので
あり、又ＶＰＩはバーチャルパス識別子、ＶＣＩはバー
チャルチャネル識別子、ＰＴはペイロードタイプ、ＣＬ
Ｐはセル損失優先表示、ＨＥＣはヘッダ誤り制御を示
す。
のスイッチ段数等等に対応してビット数が選定され、又
指定情報３２は、バッファメモリ部２０のバッファメモ
リ数（ＦＩＦＯ数）に対応して選定される。又ヘッダ
は、ユーザ・ネットワーク・インタフェースの場合に、
一般的制御フロー制御ＧＦＣを含み、ネットワーク・ノ
ード・インタフェースの場合は、これを含まないもので
あり、又ＶＰＩはバーチャルパス識別子、ＶＣＩはバー
チャルチャネル識別子、ＰＴはペイロードタイプ、ＣＬ
Ｐはセル損失優先表示、ＨＥＣはヘッダ誤り制御を示
す。
【００２３】前述のように、ルーティング部１４に於い
て、ＡＴＭセルのヘッダのＶＰＩ，ＶＣＩを基に、連想
型メモリを用いて、入力回線から出力回線へのルーティ
ング経路を示すルーティング情報を形成し、ＡＴＭセル
にタグ３１として付加し、且つ出力回線側のシェーピン
グ部１５に於けるバッファメモリ部２０のＦＩＦＯの一
つを指定する指定情報３２を形成して付加する。
て、ＡＴＭセルのヘッダのＶＰＩ，ＶＣＩを基に、連想
型メモリを用いて、入力回線から出力回線へのルーティ
ング経路を示すルーティング情報を形成し、ＡＴＭセル
にタグ３１として付加し、且つ出力回線側のシェーピン
グ部１５に於けるバッファメモリ部２０のＦＩＦＯの一
つを指定する指定情報３２を形成して付加する。
【００２４】制御部１３は、ルーティング部１４に於け
る指定情報３２に対応して、シェーピング部１５に於け
る出力タイミング情報を設定する。例えば、ＶＰＩ＝ａ
ａのＡＴＭセルの指定情報３２が、バッファメモリ部２
０のＦＩＦＯ−１を示す場合、そのバーチャルパスの使
用帯域に対応した出力タイミング情報を、ＦＩＦＯ−１
対応の出力タイミング生成部２５−１に設定する。
る指定情報３２に対応して、シェーピング部１５に於け
る出力タイミング情報を設定する。例えば、ＶＰＩ＝ａ
ａのＡＴＭセルの指定情報３２が、バッファメモリ部２
０のＦＩＦＯ−１を示す場合、そのバーチャルパスの使
用帯域に対応した出力タイミング情報を、ＦＩＦＯ−１
対応の出力タイミング生成部２５−１に設定する。
【００２５】スイッチ部１２を介して回線インタフェー
ス部１０，１１の出力回線側に設けられたシェーピング
部１５に入力されたＡＴＭセルは、指定情報３２を抽出
してセル判定部２１のレジスタ２６にセットする。この
レジスタ２６にセットされた指定情報３２は、書込制御
部２２にバッファメモリ部２０のＦＩＦＯ−１〜ＦＩＦ
Ｏ−ｎの選択信号として加えられて、書込制御部２２は
その選択信号に従った一つのＦＩＦＯに書込信号を加え
る。
ス部１０，１１の出力回線側に設けられたシェーピング
部１５に入力されたＡＴＭセルは、指定情報３２を抽出
してセル判定部２１のレジスタ２６にセットする。この
レジスタ２６にセットされた指定情報３２は、書込制御
部２２にバッファメモリ部２０のＦＩＦＯ−１〜ＦＩＦ
Ｏ−ｎの選択信号として加えられて、書込制御部２２は
その選択信号に従った一つのＦＩＦＯに書込信号を加え
る。
【００２６】例えば、指定情報３２によりＦＩＦＯ−１
が選択されて書込制御部２２から書込信号が加えられる
と、入力ＡＴＭセルがＦＩＦＯ−１に書込まれる。又こ
のＦＩＦＯ−１対応の出力タイミング生成部２５−１
に、使用帯域に対応した出力タイミング情報が制御部１
３から設定されているから、その出力タイミング情報に
よる周期で出力タイミング信号が競合調整部２４に加え
られる。
が選択されて書込制御部２２から書込信号が加えられる
と、入力ＡＴＭセルがＦＩＦＯ−１に書込まれる。又こ
のＦＩＦＯ−１対応の出力タイミング生成部２５−１
に、使用帯域に対応した出力タイミング情報が制御部１
３から設定されているから、その出力タイミング情報に
よる周期で出力タイミング信号が競合調整部２４に加え
られる。
【００２７】競合調整部２４は、出力タイミング生成部
２５−１〜２５−ｎからの出力タイミング信号が競合す
る場合があるから、その場合に、何れか一つの出力タイ
ミング信号を選択して読出信号とするものである。従っ
て、バッファメモリ部２０から所定の間隔でＡＴＭセル
が出力されることになる。
２５−１〜２５−ｎからの出力タイミング信号が競合す
る場合があるから、その場合に、何れか一つの出力タイ
ミング信号を選択して読出信号とするものである。従っ
て、バッファメモリ部２０から所定の間隔でＡＴＭセル
が出力されることになる。
【００２８】
【発明の効果】以上説明したように、本発明は、回線イ
ンタフェース部１０，１１の入力回線側のルーティング
部１４は、連想型メモリ１６を用いて、ＡＴＭセルのヘ
ッダ情報に対応したルーティング情報と、シェーピング
部１５に於けるバッファメモリの指定情報とを読出し、
それらをＡＴＭセルに付加し、シェーピング部１５は、
その指定情報をレジスタにセットし、その指定情報に従
ってバッファメモリ部内の一つのバッファメモリを指定
してＡＴＭセルを書込み、そのバッファメモリから、設
定された出力タイミング情報に従って読出すことによ
り、シェーピングを行うものであり、シェーピング部１
５は、連想型メモリを省略し、指定情報をラッチするレ
ジスタのみで済む構成となり、バッファメモリの選択処
理が簡単となって処理の高速化を図ることができると共
に、回路規模の縮小化を図ることができる利点がある。
ンタフェース部１０，１１の入力回線側のルーティング
部１４は、連想型メモリ１６を用いて、ＡＴＭセルのヘ
ッダ情報に対応したルーティング情報と、シェーピング
部１５に於けるバッファメモリの指定情報とを読出し、
それらをＡＴＭセルに付加し、シェーピング部１５は、
その指定情報をレジスタにセットし、その指定情報に従
ってバッファメモリ部内の一つのバッファメモリを指定
してＡＴＭセルを書込み、そのバッファメモリから、設
定された出力タイミング情報に従って読出すことによ
り、シェーピングを行うものであり、シェーピング部１
５は、連想型メモリを省略し、指定情報をラッチするレ
ジスタのみで済む構成となり、バッファメモリの選択処
理が簡単となって処理の高速化を図ることができると共
に、回路規模の縮小化を図ることができる利点がある。
【図１】本発明の実施の形態のＡＴＭ交換装置の説明図
である。
である。
【図２】本発明の実施の形態のシェーピング部の説明図
である。
である。
【図３】本発明の実施の形態のＡＴＭセルの説明図であ
る。
る。
【図４】従来例のＡＴＭ交換装置の説明図である。
【図５】従来例のシェーピング部の説明図である。
１０，１１ 回線インタフェース部 １２ スイッチ部 １３ 制御部 １４ ルーティング部 １５ シェーピング部 １６ 連想型メモリ
Claims (3)
- 【請求項１】 出力回線側のバーチャルパス対応のバッ
ファメモリによりシェーピングを行うシェーピング部
と、入力回線側のＡＴＭセルのヘッダ情報を識別してル
ーティング情報を付加するルーティング部とを含む回線
インタフェース部と、該回線インタフェース部間を前記
ルーティング情報に従って交換接続するスイッチ部とを
備えたＡＴＭ交換装置に於いて、 前記ルーティング部は、前記シェーピング部に於ける複
数のバッファメモリを指定する指定情報を、前記ルーテ
ィング情報と共に付加する構成を備えたことを特徴とす
るＡＴＭ交換装置。 - 【請求項２】 前記ルーティング部は、入力回線側のＡ
ＴＭセルのヘッダ情報を基に、ルーティング情報と前記
シェーピング部に於けるバッファメモリの指定情報とを
読出す連想型メモリを備え、且つ該連想型メモリから読
出された前記ルーティング情報をタグとして前記ＡＴＭ
セルに付加すると共に、前記バッファメモリの指定情報
を付加する構成を備えたことを特徴とする請求項１記載
のＡＴＭ交換装置。 - 【請求項３】 前記シェーピング部は、前記ルーティン
グ部に於いて付加した指定情報をセットするレジスタ
と、該レジスタにセットされた前記指定情報を基に選択
したバッファメモリにＡＴＭセルの書込制御を行う書込
制御部と、前記複数のバッファメモリ対応の出力タイミ
ングに従って読出し且つ競合を調節する読出制御部とを
備えたことを特徴とする請求項１記載のＡＴＭ交換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22339596A JPH1065703A (ja) | 1996-08-26 | 1996-08-26 | Ａｔｍ交換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22339596A JPH1065703A (ja) | 1996-08-26 | 1996-08-26 | Ａｔｍ交換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065703A true JPH1065703A (ja) | 1998-03-06 |
Family
ID=16797482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22339596A Withdrawn JPH1065703A (ja) | 1996-08-26 | 1996-08-26 | Ａｔｍ交換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065703A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040049181A (ko) * | 2002-12-05 | 2004-06-11 | 주식회사 현대시스콤 | 에이티엠 교환기 내부 구성 장치 및 방법 |
| US7177309B2 (en) | 2000-09-06 | 2007-02-13 | Juniper Networks, Inc. | Packet switching equipment and switching control method |
-
1996
- 1996-08-26 JP JP22339596A patent/JPH1065703A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7177309B2 (en) | 2000-09-06 | 2007-02-13 | Juniper Networks, Inc. | Packet switching equipment and switching control method |
| US7751427B2 (en) | 2000-09-06 | 2010-07-06 | Juniper Networks, Inc. | Packet switching equipment and switching control method |
| US7916724B2 (en) | 2000-09-06 | 2011-03-29 | Juniper Networks, Inc. | Packet switching equipment and switching control method |
| KR20040049181A (ko) * | 2002-12-05 | 2004-06-11 | 주식회사 현대시스콤 | 에이티엠 교환기 내부 구성 장치 및 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |