JP3057591B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JP3057591B2 JP3057591B2 JP4342357A JP34235792A JP3057591B2 JP 3057591 B2 JP3057591 B2 JP 3057591B2 JP 4342357 A JP4342357 A JP 4342357A JP 34235792 A JP34235792 A JP 34235792A JP 3057591 B2 JP3057591 B2 JP 3057591B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- processor
- signal
- network device
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 claims description 33
- 238000007599 discharging Methods 0.000 claims description 4
- 230000008054 signal transmission Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 13
- 238000004891 communication Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000001143 conditioned effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17375—One dimensional, e.g. linear array, ring
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
- Information Transfer Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサの間
に物理的なリンクを設定するネットワーク装置に関し、
更に、このネットワーク装置および複数のプロセッサを
含むマルチプロセッサシステムに関する。並列計算機シ
ステム等においては、複数のデータ処理装置間でデータ
転送を行うために、複数のデータ処理装置の何れかから
の接続要求に応じて複数のデータ処理装置間を物理的に
リンクするネットワーク装置が設けられている。このよ
うなマルチプロセッサシステムにおいては、通常、複数
のジョブが同時平行して行われ得るが、あるジョブを実
行するプロセッサ間でネットワーク装置を介してデータ
転送が行われているときに、何らかの理由によって受信
側プロセッサがオフライン状態になっても他のジョブを
実行するプロセッサによるネットワーク装置を介したデ
ータ転送が妨げられないことが望まれる。
に物理的なリンクを設定するネットワーク装置に関し、
更に、このネットワーク装置および複数のプロセッサを
含むマルチプロセッサシステムに関する。並列計算機シ
ステム等においては、複数のデータ処理装置間でデータ
転送を行うために、複数のデータ処理装置の何れかから
の接続要求に応じて複数のデータ処理装置間を物理的に
リンクするネットワーク装置が設けられている。このよ
うなマルチプロセッサシステムにおいては、通常、複数
のジョブが同時平行して行われ得るが、あるジョブを実
行するプロセッサ間でネットワーク装置を介してデータ
転送が行われているときに、何らかの理由によって受信
側プロセッサがオフライン状態になっても他のジョブを
実行するプロセッサによるネットワーク装置を介したデ
ータ転送が妨げられないことが望まれる。
【０００２】
【従来の技術】図９は、本発明の適用対象となるマルチ
プロセッサシステムの概略構成を示すものである。図９
において、１1 , １2 , ・・・１n は複数のプロセッ
サ、２はネットワーク装置、そして、３はサービスプロ
セッサである。複数のプロセッサ１1 , １2 , ・・・１
n は、サービスプロセッサ３のマネージメントの下に、
それぞれ割り当てられたジョブを並列処理する。ネット
ワーク装置１は、このようなジョブの並列処理を行うプ
ロセッサ間でデータ転送を行うために、データ送信側プ
ロセッサの要求に応じて複数のプロセッサの間に物理的
なリンクを設定する。
プロセッサシステムの概略構成を示すものである。図９
において、１1 , １2 , ・・・１n は複数のプロセッ
サ、２はネットワーク装置、そして、３はサービスプロ
セッサである。複数のプロセッサ１1 , １2 , ・・・１
n は、サービスプロセッサ３のマネージメントの下に、
それぞれ割り当てられたジョブを並列処理する。ネット
ワーク装置１は、このようなジョブの並列処理を行うプ
ロセッサ間でデータ転送を行うために、データ送信側プ
ロセッサの要求に応じて複数のプロセッサの間に物理的
なリンクを設定する。
【０００３】図１０は、従来のネットワーク装置の概略
構成を示すものである。図１０において、１０１1 , １
０１2 , ・・・１０１n は送信側プロセッサ、２′はネ
ットワーク装置、４はスイッチング部、５1 ′,
５2 ′, ・・・５n ′はデータ転送制御部、１０２1 ,
１０２2 , ・・・１０２n は受信側プロセッサである。
図１０におけるｎ個の送信側プロセッサ１０１1 , １０
１2 , ・・・１０１n およびｎ個の受信側のプロセッサ
１０２1 , １０２2 , ・・・１０２n は、図９のｎ個の
プロセッサ１1 , １2 , ・・・１n のデータ送信元とし
ての機能とデータ受信先としての機能を分離して示した
ものである。ネットワーク装置２′は、スイッチング部
４および受信側のプロセッサ１０２1 , １０２2 , ・・
・１０２n にそれぞれ対応する複数のデータ転送制御部
５1 ′, ５2 ′, ・・・５n ′を含む。スイッチング部
４は、複数のプロセッサ１1 , １2 , ・・・１n に対応
してｎ個の送信側ポートとｎ個の受信側ポートとを有
し、１または複数の送信側プロセッサ１０１1 , １０１
2 , ・・・１０１n から接続要求（ルーティング情報）
を与えられることにより、所定の優先制御の後、それぞ
れのルーティング情報が要求する、それぞれの送信側プ
ロセッサから受信側プロセッサへの物理的リンクを提供
する。データ転送制御部５1 ′, ５2 ′, ・・・５n ′
は、それぞれの出力ポートを、それぞれ対応する受信側
プロセッサに接続し、スイッチング部４を介してそれぞ
れの受信側プロセッサにデータを送信する送信側プロセ
ッサからのデータを入力ポートで受ける。各データ転送
制御部５1 ′, ５2 ′, ・・・５n ′は、データバッフ
ァを具備し、受信したデータを一時保持すると共に、接
続される受信側プロセッサから転送許可信号を受ける間
は一時保持したデータを順次受信側プロセッサに転送す
る。
構成を示すものである。図１０において、１０１1 , １
０１2 , ・・・１０１n は送信側プロセッサ、２′はネ
ットワーク装置、４はスイッチング部、５1 ′,
５2 ′, ・・・５n ′はデータ転送制御部、１０２1 ,
１０２2 , ・・・１０２n は受信側プロセッサである。
図１０におけるｎ個の送信側プロセッサ１０１1 , １０
１2 , ・・・１０１n およびｎ個の受信側のプロセッサ
１０２1 , １０２2 , ・・・１０２n は、図９のｎ個の
プロセッサ１1 , １2 , ・・・１n のデータ送信元とし
ての機能とデータ受信先としての機能を分離して示した
ものである。ネットワーク装置２′は、スイッチング部
４および受信側のプロセッサ１０２1 , １０２2 , ・・
・１０２n にそれぞれ対応する複数のデータ転送制御部
５1 ′, ５2 ′, ・・・５n ′を含む。スイッチング部
４は、複数のプロセッサ１1 , １2 , ・・・１n に対応
してｎ個の送信側ポートとｎ個の受信側ポートとを有
し、１または複数の送信側プロセッサ１０１1 , １０１
2 , ・・・１０１n から接続要求（ルーティング情報）
を与えられることにより、所定の優先制御の後、それぞ
れのルーティング情報が要求する、それぞれの送信側プ
ロセッサから受信側プロセッサへの物理的リンクを提供
する。データ転送制御部５1 ′, ５2 ′, ・・・５n ′
は、それぞれの出力ポートを、それぞれ対応する受信側
プロセッサに接続し、スイッチング部４を介してそれぞ
れの受信側プロセッサにデータを送信する送信側プロセ
ッサからのデータを入力ポートで受ける。各データ転送
制御部５1 ′, ５2 ′, ・・・５n ′は、データバッフ
ァを具備し、受信したデータを一時保持すると共に、接
続される受信側プロセッサから転送許可信号を受ける間
は一時保持したデータを順次受信側プロセッサに転送す
る。
【０００４】上記のデータ転送制御部においては、それ
ぞれのデータ転送先の受信側装置における受信データバ
ッファに現在保持しているデータ数をカウントするカウ
ンタを有し、１回データを転送する毎にカウントをアッ
プし、受信側装置から転送許可信号を受信する毎にカウ
ントをダウンして、カウントが所定の最大値に達すると
データ転送を停止するように制御している。
ぞれのデータ転送先の受信側装置における受信データバ
ッファに現在保持しているデータ数をカウントするカウ
ンタを有し、１回データを転送する毎にカウントをアッ
プし、受信側装置から転送許可信号を受信する毎にカウ
ントをダウンして、カウントが所定の最大値に達すると
データ転送を停止するように制御している。
【０００５】
【発明が解決しようとする課題】しかしながら、送信中
に受信側装置がダウンした場合には、受信側装置から転
送許可信号が送られて来なくなるため、カウントが所定
の最大値に達し、データ転送制御部内にデータが溜りハ
ングアップする。このようにハングアップしたルートを
再び使用することができるようにするためには、従来構
成では、ネットワーク装置全体をリセットする必要があ
った。そのため、１つのデータ転送制御部においてハン
グアップすることにより、他の全てのジョブのためのデ
ータ転送が停止させられるという問題がある。
に受信側装置がダウンした場合には、受信側装置から転
送許可信号が送られて来なくなるため、カウントが所定
の最大値に達し、データ転送制御部内にデータが溜りハ
ングアップする。このようにハングアップしたルートを
再び使用することができるようにするためには、従来構
成では、ネットワーク装置全体をリセットする必要があ
った。そのため、１つのデータ転送制御部においてハン
グアップすることにより、他の全てのジョブのためのデ
ータ転送が停止させられるという問題がある。
【０００６】本発明は、１つのジョブのためのプロセッ
サ間のデータ転送中に受信側プロセッサがダウンしても
他のジョブのためのデータ転送に影響を与えないネット
ワーク装置を提供することを目的とする。
サ間のデータ転送中に受信側プロセッサがダウンしても
他のジョブのためのデータ転送に影響を与えないネット
ワーク装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】図１は本発明によるマル
チプロセッサシステムの基本構成を示すものである。図
１のマルチプロセッサシステムは、ネットワーク装置２
と、該ネットワーク装置２を介して互いにデータ転送を
行う複数のプロセッサ１1 , １2 , ・・・１nを有して
なるものであって、前記複数のプロセッサ１1 , １2 ,
・・・１n のうち少なくとも１つの第１のプロセッサ
（送信側プロセッサ１i ）は、それぞれ前記ネットワー
ク装置に接続され、該ネットワーク装置に対してデータ
を送信する送信手段１１０を有し、前記複数のプロセッ
サ１1 , １2 , ・・・１n のうちの少なくとも１つの第
２のプロセッサ（受信側プロセッサ１j ）は、それぞれ
前記ネットワーク装置２に接続され、該ネットワーク装
置２から転送されるデータを受信する受信手段１１１
と、前記受信手段が受信可能状態にあるときに、前記ネ
ットワーク装置に対して、転送許可信号を送信する転送
許可信号送信手段１１２と、前記ネットワーク装置に対
して、当該第２のプロセッサがオンライン状態かオフラ
イン状態かを示すオンライン／オフライン信号を送信す
るオンライン／オフライン信号送信手段１１３とを有す
る。
チプロセッサシステムの基本構成を示すものである。図
１のマルチプロセッサシステムは、ネットワーク装置２
と、該ネットワーク装置２を介して互いにデータ転送を
行う複数のプロセッサ１1 , １2 , ・・・１nを有して
なるものであって、前記複数のプロセッサ１1 , １2 ,
・・・１n のうち少なくとも１つの第１のプロセッサ
（送信側プロセッサ１i ）は、それぞれ前記ネットワー
ク装置に接続され、該ネットワーク装置に対してデータ
を送信する送信手段１１０を有し、前記複数のプロセッ
サ１1 , １2 , ・・・１n のうちの少なくとも１つの第
２のプロセッサ（受信側プロセッサ１j ）は、それぞれ
前記ネットワーク装置２に接続され、該ネットワーク装
置２から転送されるデータを受信する受信手段１１１
と、前記受信手段が受信可能状態にあるときに、前記ネ
ットワーク装置に対して、転送許可信号を送信する転送
許可信号送信手段１１２と、前記ネットワーク装置に対
して、当該第２のプロセッサがオンライン状態かオフラ
イン状態かを示すオンライン／オフライン信号を送信す
るオンライン／オフライン信号送信手段１１３とを有す
る。
【０００８】前記ネットワーク装置２は、前記第１のプ
ロセッサの各々（送信側プロセッサ１i ）と、前記第２
のプロセッサのうち、該第１のプロセッサの各々から送
信されたデータを受信すべきプロセッサ（受信側プロセ
ッサ１j ）との間に、それぞれ前記データを転送するた
めのルートを提供するスイッチ手段４と、前記転送のた
めのルートの各々の上に設けられ、前記第１のプロセッ
サのうち対応するプロセッサから送信されたデータを受
信して一時保持し、該対応するプロセッサから送信され
たデータを受信すべきプロセッサから前記転送許可信号
を受ける間は、前記一時保持したデータを該受信すべき
プロセッサに転送するデータ転送手段５と、前記オンラ
イン／オフライン信号を受信して、該オンライン／オフ
ライン信号がオフライン状態を示すとき、前記データ転
送手段５に対してデータ吐き出し制御信号を出力するオ
フライン状態検出手段７とを有する。
ロセッサの各々（送信側プロセッサ１i ）と、前記第２
のプロセッサのうち、該第１のプロセッサの各々から送
信されたデータを受信すべきプロセッサ（受信側プロセ
ッサ１j ）との間に、それぞれ前記データを転送するた
めのルートを提供するスイッチ手段４と、前記転送のた
めのルートの各々の上に設けられ、前記第１のプロセッ
サのうち対応するプロセッサから送信されたデータを受
信して一時保持し、該対応するプロセッサから送信され
たデータを受信すべきプロセッサから前記転送許可信号
を受ける間は、前記一時保持したデータを該受信すべき
プロセッサに転送するデータ転送手段５と、前記オンラ
イン／オフライン信号を受信して、該オンライン／オフ
ライン信号がオフライン状態を示すとき、前記データ転
送手段５に対してデータ吐き出し制御信号を出力するオ
フライン状態検出手段７とを有する。
【０００９】前記データ転送手段５は、前記データ吐き
出し制御信号を受けると、前記転送許可信号の有無に関
わらず前記一時保持したデータを吐き出すデータ吐き出
し手段８を含む。
出し制御信号を受けると、前記転送許可信号の有無に関
わらず前記一時保持したデータを吐き出すデータ吐き出
し手段８を含む。
【００１０】
【作用】本発明のマルチプロセッサシステムによれば、
受信側プロセッサ１j がオフライン状態になると、オフ
ライン状態を示すオンライン／オフライン信号が受信側
プロセッサ１j からネットワーク装置２に送信され、オ
フライン状態検出手段７がこれを検出し、データ吐き出
し手段８を駆動する。データ吐き出し手段８は、データ
転送手段５に対してデータ吐き出し制御信号を出力す
る。これに応じて、データ転送手段５は、転送許可信号
の有無に関わらず前記一時保持したデータを吐き出す。
これにより、接続する受信側プロセッサがオフライン状
態になったデータ転送制御部において内部に保持してい
たデータが自動的に吐き出され、他のデータ転送制御部
に影響を与えること無く、接続する受信側プロセッサが
オフライン状態になったデータ転送制御部のみがリセッ
トされたと同様の状態となる。したがって、従来構成に
おけるように、他のジョブのためのデータ転送を停止す
る必要は無くなる。
受信側プロセッサ１j がオフライン状態になると、オフ
ライン状態を示すオンライン／オフライン信号が受信側
プロセッサ１j からネットワーク装置２に送信され、オ
フライン状態検出手段７がこれを検出し、データ吐き出
し手段８を駆動する。データ吐き出し手段８は、データ
転送手段５に対してデータ吐き出し制御信号を出力す
る。これに応じて、データ転送手段５は、転送許可信号
の有無に関わらず前記一時保持したデータを吐き出す。
これにより、接続する受信側プロセッサがオフライン状
態になったデータ転送制御部において内部に保持してい
たデータが自動的に吐き出され、他のデータ転送制御部
に影響を与えること無く、接続する受信側プロセッサが
オフライン状態になったデータ転送制御部のみがリセッ
トされたと同様の状態となる。したがって、従来構成に
おけるように、他のジョブのためのデータ転送を停止す
る必要は無くなる。
【００１１】
【実施例】マルチプロセッサシステムの概略構成（図２） 図２は、本発明のマルチプロセッサシステムの実施例の
概略構成を示す図である。図２において、１０１1 , １
０１2 , ・・・１０１n は送信側プロセッサ、２００は
ネットワーク装置、４０はスイッチング部、５０1 , ５
０2 , ・・・５０n はデータ転送制御部、６０1 , ６０
2 , ・・・６０n はオフライン検出部、そして、１０２
1 , １０２2 , ・・・１０２n は受信側プロセッサであ
る。図２におけるｎ個の送信側プロセッサ１０１1 , １
０１2 , ・・・１０１n およびｎ個の受信側のプロセッ
サ１０２1 , １０２2 , ・・・１０２n は、図１０にお
けると同様に、ｎ個のプロセッサ１1 , １2 , ・・・１
n のデータ送信元としての機能とデータ受信先としての
機能を分離して示したものである。ネットワーク装置２
００は、スイッチング部４０、受信側のプロセッサ１０
２1 , １０２2 , ・・・１０２n にそれぞれ対応する複
数のデータ転送制御部５０1 , ５０2 , ・・・５０n お
よび複数のオフライン検出部６０1 , ６０2 , ・・・６
０n を含む。スイッチング部４０は、複数のプロセッサ
１1 , １2 , ・・・１n に対応してｎ個の送信側ポート
とｎ個の受信側ポートとを有し、１または複数の送信側
プロセッサ１０１1 , １０１2 , ・・・１０１n から接
続要求（ルーティング情報）を与えられることにより、
所定の優先制御の後、それぞれのルーティング情報が要
求する、それぞれの送信側プロセッサから受信側プロセ
ッサへの物理的リンクを提供する。データ転送制御部５
０1 , ５０2 , ・・・５０n は、それぞれの受信側プロ
セッサにデータを送信する送信側プロセッサからのデー
タをスイッチング部４０を介して入力ポートで受ける。
各データ転送制御部５０1 , ５０2 , ・・・５０n は、
入力ポートで受けたデータを一時保持するデータバッフ
ァを具備し、接続される受信側プロセッサから転送許可
信号を受ける間は一時保持したデータを受信側プロセッ
サに転送する。
概略構成を示す図である。図２において、１０１1 , １
０１2 , ・・・１０１n は送信側プロセッサ、２００は
ネットワーク装置、４０はスイッチング部、５０1 , ５
０2 , ・・・５０n はデータ転送制御部、６０1 , ６０
2 , ・・・６０n はオフライン検出部、そして、１０２
1 , １０２2 , ・・・１０２n は受信側プロセッサであ
る。図２におけるｎ個の送信側プロセッサ１０１1 , １
０１2 , ・・・１０１n およびｎ個の受信側のプロセッ
サ１０２1 , １０２2 , ・・・１０２n は、図１０にお
けると同様に、ｎ個のプロセッサ１1 , １2 , ・・・１
n のデータ送信元としての機能とデータ受信先としての
機能を分離して示したものである。ネットワーク装置２
００は、スイッチング部４０、受信側のプロセッサ１０
２1 , １０２2 , ・・・１０２n にそれぞれ対応する複
数のデータ転送制御部５０1 , ５０2 , ・・・５０n お
よび複数のオフライン検出部６０1 , ６０2 , ・・・６
０n を含む。スイッチング部４０は、複数のプロセッサ
１1 , １2 , ・・・１n に対応してｎ個の送信側ポート
とｎ個の受信側ポートとを有し、１または複数の送信側
プロセッサ１０１1 , １０１2 , ・・・１０１n から接
続要求（ルーティング情報）を与えられることにより、
所定の優先制御の後、それぞれのルーティング情報が要
求する、それぞれの送信側プロセッサから受信側プロセ
ッサへの物理的リンクを提供する。データ転送制御部５
０1 , ５０2 , ・・・５０n は、それぞれの受信側プロ
セッサにデータを送信する送信側プロセッサからのデー
タをスイッチング部４０を介して入力ポートで受ける。
各データ転送制御部５０1 , ５０2 , ・・・５０n は、
入力ポートで受けたデータを一時保持するデータバッフ
ァを具備し、接続される受信側プロセッサから転送許可
信号を受ける間は一時保持したデータを受信側プロセッ
サに転送する。
【００１２】複数のオフライン検出部６０1 , ６０2 ,
・・・６０n は、上記のデータ転送制御部５０1 , ５０
2 , ・・・５０n の各々に対応して設けられ、それぞれ
対応する受信側プロセッサ１０２1 , １０２2 , ・・・
１０２n から、該受信側プロセッサ１０２1 , １０
２2 , ・・・１０２n がオンライン状態かオフライン状
態かを示すオンライン信号を受信し、オフライン状態で
あることを検出すると、対応するデータ転送制御部５０
1 , ５０2 , ・・・５０n を制御して、該対応するデー
タ転送制御部５０1 , ５０2 , ・・・５０n が保持する
データを吐き出させるものである。
・・・６０n は、上記のデータ転送制御部５０1 , ５０
2 , ・・・５０n の各々に対応して設けられ、それぞれ
対応する受信側プロセッサ１０２1 , １０２2 , ・・・
１０２n から、該受信側プロセッサ１０２1 , １０
２2 , ・・・１０２n がオンライン状態かオフライン状
態かを示すオンライン信号を受信し、オフライン状態で
あることを検出すると、対応するデータ転送制御部５０
1 , ５０2 , ・・・５０n を制御して、該対応するデー
タ転送制御部５０1 , ５０2 , ・・・５０n が保持する
データを吐き出させるものである。
【００１３】データ転送制御部５０j およびオフライン
検出部６０j （図３および図４） 図３は、図２のネットワーク装置２００、特に、データ
転送制御部５０j およびオフライン検出部６０j の構成
例を示すものである。図３のデータ転送制御部５０j に
おいて、５１および５３はデータレジスタ、５５はＤフ
リップフロップ回路、５２はＦＩＦＯメモリ、５４はア
ップダウンカウンタ、そして、５６はＯＲゲートであ
る。また、図３のオフライン検出部６０j において、６
１はＤフリップフロップ回路、６２はインバータ、そし
て、６３はＡＮＤゲートである。
検出部６０j （図３および図４） 図３は、図２のネットワーク装置２００、特に、データ
転送制御部５０j およびオフライン検出部６０j の構成
例を示すものである。図３のデータ転送制御部５０j に
おいて、５１および５３はデータレジスタ、５５はＤフ
リップフロップ回路、５２はＦＩＦＯメモリ、５４はア
ップダウンカウンタ、そして、５６はＯＲゲートであ
る。また、図３のオフライン検出部６０j において、６
１はＤフリップフロップ回路、６２はインバータ、そし
て、６３はＡＮＤゲートである。
【００１４】送信側プロセッサからスイッチング部４０
を介して転送されてきたデータは、データレジスタ５１
にラッチされた後（ＦＦ−Ａ）、ＦＩＦＯメモリ５２に
順次保持される。ＦＩＦＯメモリ５２には、アップダウ
ンカウンタ５４から出力される第１の制御信号（ＦＵＬ
Ｌ）が印加され、第１の制御信号（ＦＵＬＬ）が０のと
きはＦＩＦＯメモリ５２に保持したデータを順次、デー
タレジスタ５３を介して受信側プロセッサ１０２j に対
して転送する（ＦＦ−Ｃ）。受信側プロセッサ１０２j
は、転送されたデータを正常に受信して次のデータの転
送を受ける準備ができると、データイネーブル信号を出
力する。このデータイネーブル信号は、Ｄフリップフロ
ップ回路５５にラッチされ（ＦＦ−Ｂ）、ＯＲゲート５
６を介して（Ｇ１）アップダウンカウンタ５４のダウン
入力端子ＤＯＷＮに印加される。こうして、アップダウ
ンカウンタ５４は、このデータ転送制御部５０j が受信
側プロセッサ１０２j からのデータイネーブル信号を受
信する毎にカウントダウンする。また、ＦＩＦＯメモリ
５２からはデータが出力される毎に有効となる信号ＯＵ
Ｔが出力され、アップダウンカウンタ５４のアップ入力
端子ＵＰに印加される。こうして、アップダウンカウン
タ５４は、この信号ＯＵＴを受信する毎にカウントアッ
プする。アップダウンカウンタ５４には、予め、対応す
る受信側プロセッサ１０２j における受信バッファのデ
ータ容量に対応する最大値が設定されており、カウント
がこの最大値に達すると、上記の第１の制御信号（ＦＵ
ＬＬ）が１となる。第１の制御信号（ＦＵＬＬ）が１で
ある間、ＦＩＦＯメモリ５２の出力は停止される。
を介して転送されてきたデータは、データレジスタ５１
にラッチされた後（ＦＦ−Ａ）、ＦＩＦＯメモリ５２に
順次保持される。ＦＩＦＯメモリ５２には、アップダウ
ンカウンタ５４から出力される第１の制御信号（ＦＵＬ
Ｌ）が印加され、第１の制御信号（ＦＵＬＬ）が０のと
きはＦＩＦＯメモリ５２に保持したデータを順次、デー
タレジスタ５３を介して受信側プロセッサ１０２j に対
して転送する（ＦＦ−Ｃ）。受信側プロセッサ１０２j
は、転送されたデータを正常に受信して次のデータの転
送を受ける準備ができると、データイネーブル信号を出
力する。このデータイネーブル信号は、Ｄフリップフロ
ップ回路５５にラッチされ（ＦＦ−Ｂ）、ＯＲゲート５
６を介して（Ｇ１）アップダウンカウンタ５４のダウン
入力端子ＤＯＷＮに印加される。こうして、アップダウ
ンカウンタ５４は、このデータ転送制御部５０j が受信
側プロセッサ１０２j からのデータイネーブル信号を受
信する毎にカウントダウンする。また、ＦＩＦＯメモリ
５２からはデータが出力される毎に有効となる信号ＯＵ
Ｔが出力され、アップダウンカウンタ５４のアップ入力
端子ＵＰに印加される。こうして、アップダウンカウン
タ５４は、この信号ＯＵＴを受信する毎にカウントアッ
プする。アップダウンカウンタ５４には、予め、対応す
る受信側プロセッサ１０２j における受信バッファのデ
ータ容量に対応する最大値が設定されており、カウント
がこの最大値に達すると、上記の第１の制御信号（ＦＵ
ＬＬ）が１となる。第１の制御信号（ＦＵＬＬ）が１で
ある間、ＦＩＦＯメモリ５２の出力は停止される。
【００１５】本発明によるオフライン検出部６０j が無
い場合は、もし、受信側プロセッサ１０２j がオフライ
ン状態になると、データイネーブル信号が出力されなく
なるので、アップダウンカウンタ５４はＦＩＦＯメモリ
５２からのデータ出力の度にカウントアップされ、遂に
は第１の制御信号（ＦＵＬＬ）が１となって、ＦＩＦＯ
メモリ５２からデータが出力されなくなる。
い場合は、もし、受信側プロセッサ１０２j がオフライ
ン状態になると、データイネーブル信号が出力されなく
なるので、アップダウンカウンタ５４はＦＩＦＯメモリ
５２からのデータ出力の度にカウントアップされ、遂に
は第１の制御信号（ＦＵＬＬ）が１となって、ＦＩＦＯ
メモリ５２からデータが出力されなくなる。
【００１６】本発明により設けられたオフライン検出部
６０j では、受信側プロセッサ１０２j がオンライン状
態のときに１、オフライン状態のとき０となり、受信側
プロセッサ１０２j から出力されるオンライン信号をモ
ニタしており、このオンライン信号をＤフリップフロッ
プ回路６１にてラッチし、インバータ６２にて反転した
後、ＡＮＤゲート６３の一方の入力端子に印加する。ア
ップダウンカウンタ５４は、更に、カウントが０になる
と０となる第２の制御信号ＥＭＰＴＹを出力し、ＡＮＤ
ゲート６３の他方の入力端子に印加する。こうして、Ａ
ＮＤゲート６３の出力Ｇ３は、受信側プロセッサ１０２
j がオフライン状態のとき、アップダウンカウンタ５４
のカウントが０になるまで１となる。この出力Ｇ３は、
データ転送制御部５０j のＯＲゲート５６の他方の入力
端子に印加される。したがって、受信側プロセッサ１０
２j がオフライン状態となると、出力されなくなったデ
ータイネーブル信号の代わりに、オフライン検出部６０
j で発生した信号Ｇ３によってアップダウンカウンタ５
４のカウントは０になるまでダウンされる。また、これ
により、第１の制御信号ＦＵＬＬは１→０となって、Ｆ
ＩＦＯメモリ５２に保持されていたデータは全て吐き出
される。すなわち、ＦＩＦＯメモリ５２もアップダウン
カウンタ５４も初期状態にリセットされる。この間、こ
のネットワーク装置２００の他のデータ転送制御部
k （ｋ≠ｊ）における動作は全く正常に続行される。し
たがって、このネットワーク装置を介しての他のジョブ
のためのデータ転送には全く影響を与えない。
６０j では、受信側プロセッサ１０２j がオンライン状
態のときに１、オフライン状態のとき０となり、受信側
プロセッサ１０２j から出力されるオンライン信号をモ
ニタしており、このオンライン信号をＤフリップフロッ
プ回路６１にてラッチし、インバータ６２にて反転した
後、ＡＮＤゲート６３の一方の入力端子に印加する。ア
ップダウンカウンタ５４は、更に、カウントが０になる
と０となる第２の制御信号ＥＭＰＴＹを出力し、ＡＮＤ
ゲート６３の他方の入力端子に印加する。こうして、Ａ
ＮＤゲート６３の出力Ｇ３は、受信側プロセッサ１０２
j がオフライン状態のとき、アップダウンカウンタ５４
のカウントが０になるまで１となる。この出力Ｇ３は、
データ転送制御部５０j のＯＲゲート５６の他方の入力
端子に印加される。したがって、受信側プロセッサ１０
２j がオフライン状態となると、出力されなくなったデ
ータイネーブル信号の代わりに、オフライン検出部６０
j で発生した信号Ｇ３によってアップダウンカウンタ５
４のカウントは０になるまでダウンされる。また、これ
により、第１の制御信号ＦＵＬＬは１→０となって、Ｆ
ＩＦＯメモリ５２に保持されていたデータは全て吐き出
される。すなわち、ＦＩＦＯメモリ５２もアップダウン
カウンタ５４も初期状態にリセットされる。この間、こ
のネットワーク装置２００の他のデータ転送制御部
k （ｋ≠ｊ）における動作は全く正常に続行される。し
たがって、このネットワーク装置を介しての他のジョブ
のためのデータ転送には全く影響を与えない。
【００１７】図４は、上記の図３の構成の動作のタイミ
ングの１例を示すものである。タイミング２４において
オンライン信号が１→０となるまでは、図３のデータ転
送制御部５０j へ入力され始めた（Ｓ）データは次のタ
イミングでデータレジスタ５１の出力ＦＦ−Ａとして現
れ、更に、２サイクル後ＦＩＦＯメモリ５２を介して、
データレジスタ５３の出力ＦＦ−Ｃとして現れる。タイ
ミング１１までは、受信側プロセッサ１０２j からのデ
ータイネーブル信号が出力されていないので、アップダ
ウンカウンタ５４のカウントは１→８へとカウントアッ
プされる。タイミング１１において有効となったデータ
イネーブル信号がタイミング１２においてＤフリップフ
ロップ回路５５にラッチされると、ＯＲゲート５６の出
力Ｇ１も有効となって、各サイクルにおいて、アップダ
ウンカウンタ５４のカウントは、ＦＩＦＯメモリ５２か
らのデータ出力によるカウントアップと共に、上記のＯ
Ｒゲート５６の出力Ｇ１によるカウントダウンによって
変化しない。タイミング２４にてオンライン信号が０に
なると、次のタイミング２５にて、Ｄフリップフロップ
回路回路６１の出力ＦＦ−Ｄが１となり、インバータ６
２の出力およびＡＮＤゲート６３の出力Ｇ３が１とな
る。これにより、アップダウンカウンタ５４に対するカ
ウントダウン制御も継続され、また、ＦＩＦＯメモリ５
２からのデータ出力も続行される。後述するように、オ
ンライン信号が０になったこと、すなわち、受信側プロ
セッサ１０２j がオフライン状態になったことは、サー
ビスプロセッサ（図９の３）によって送信側プロセッサ
にも連絡され、送信側プロセッサからのデータ転送も、
タイミング３３で終了する（Ｅ）。上記の制御によっ
て、タイミング３６には、この最終データＥもＦＩＦＯ
メモリ５２から出力されてデータレジスタ５３の出力Ｆ
Ｆ−Ｃとして現れる。この後は、ＦＩＦＯメモリ５２が
空になったので、もはやアップダウンカウンタ５４のカ
ウントアップ制御はされず、上記のＡＮＤゲート６３の
出力によるカウントダウン制御のみが続行されるので、
アップダウンカウンタ５４のカウントはタイミング３６
から減少し、タイミング４３で０となる。こうして、こ
のデータ転送制御部５０j はリセットされた。
ングの１例を示すものである。タイミング２４において
オンライン信号が１→０となるまでは、図３のデータ転
送制御部５０j へ入力され始めた（Ｓ）データは次のタ
イミングでデータレジスタ５１の出力ＦＦ−Ａとして現
れ、更に、２サイクル後ＦＩＦＯメモリ５２を介して、
データレジスタ５３の出力ＦＦ−Ｃとして現れる。タイ
ミング１１までは、受信側プロセッサ１０２j からのデ
ータイネーブル信号が出力されていないので、アップダ
ウンカウンタ５４のカウントは１→８へとカウントアッ
プされる。タイミング１１において有効となったデータ
イネーブル信号がタイミング１２においてＤフリップフ
ロップ回路５５にラッチされると、ＯＲゲート５６の出
力Ｇ１も有効となって、各サイクルにおいて、アップダ
ウンカウンタ５４のカウントは、ＦＩＦＯメモリ５２か
らのデータ出力によるカウントアップと共に、上記のＯ
Ｒゲート５６の出力Ｇ１によるカウントダウンによって
変化しない。タイミング２４にてオンライン信号が０に
なると、次のタイミング２５にて、Ｄフリップフロップ
回路回路６１の出力ＦＦ−Ｄが１となり、インバータ６
２の出力およびＡＮＤゲート６３の出力Ｇ３が１とな
る。これにより、アップダウンカウンタ５４に対するカ
ウントダウン制御も継続され、また、ＦＩＦＯメモリ５
２からのデータ出力も続行される。後述するように、オ
ンライン信号が０になったこと、すなわち、受信側プロ
セッサ１０２j がオフライン状態になったことは、サー
ビスプロセッサ（図９の３）によって送信側プロセッサ
にも連絡され、送信側プロセッサからのデータ転送も、
タイミング３３で終了する（Ｅ）。上記の制御によっ
て、タイミング３６には、この最終データＥもＦＩＦＯ
メモリ５２から出力されてデータレジスタ５３の出力Ｆ
Ｆ−Ｃとして現れる。この後は、ＦＩＦＯメモリ５２が
空になったので、もはやアップダウンカウンタ５４のカ
ウントアップ制御はされず、上記のＡＮＤゲート６３の
出力によるカウントダウン制御のみが続行されるので、
アップダウンカウンタ５４のカウントはタイミング３６
から減少し、タイミング４３で０となる。こうして、こ
のデータ転送制御部５０j はリセットされた。
【００１８】プロセッサ（図５） 図５は、本発明によるマルチプロセッサシステムの各プ
ロセッサの構成のうち、本発明に関わるもののみを示す
ブロック図である。図５において、１００k （ｋ＝１〜
ｎ）は、プロセッサ、８０はデータ入出力回路、８１は
レジスタスタック（ＦＩＦＯメモリ）、８２はレジスタ
スタック８１の出力のエラーチェック回路、８３は通信
制御回路、８４はオンラインフラグレジスタ、８５はＣ
ＰＵ、８６はメモリ、８７はＣＰＵ８５内部レジスタの
エラーチェック回路、そして、８８はメモリ８６の出力
のエラーチェック回路である。
ロセッサの構成のうち、本発明に関わるもののみを示す
ブロック図である。図５において、１００k （ｋ＝１〜
ｎ）は、プロセッサ、８０はデータ入出力回路、８１は
レジスタスタック（ＦＩＦＯメモリ）、８２はレジスタ
スタック８１の出力のエラーチェック回路、８３は通信
制御回路、８４はオンラインフラグレジスタ、８５はＣ
ＰＵ、８６はメモリ、８７はＣＰＵ８５内部レジスタの
エラーチェック回路、そして、８８はメモリ８６の出力
のエラーチェック回路である。
【００１９】オンラインフラグレジスタ５４には、サー
ビスプロセッサによって１または０が書き込まれること
により、各プロセッサのオンライン／オフラインの指定
が行われる。オンラインフラグレジスタ５４の内容は、
このプロセッサ自身が内部の異常を検出して停止すると
きには、プロセッサ自身（ＣＰＵ８５）によって０に設
定される。このオンラインフラグレジスタ５４の内容
が、前記オンライン信号として前述のオフライン検出部
６０j に供給される。レジスタスタック（ＦＩＦＯメモ
リ）８１は、前述のデータ転送制御部５０j かから供給
されたデータを順次保持するためのデータバッファであ
る。前述のデータ転送制御部５０j のアップダウンカウ
ンタ５４はこのレジスタスタック（ＦＩＦＯメモリ）８
１内に保持されるデータ数をカウントしている。
ビスプロセッサによって１または０が書き込まれること
により、各プロセッサのオンライン／オフラインの指定
が行われる。オンラインフラグレジスタ５４の内容は、
このプロセッサ自身が内部の異常を検出して停止すると
きには、プロセッサ自身（ＣＰＵ８５）によって０に設
定される。このオンラインフラグレジスタ５４の内容
が、前記オンライン信号として前述のオフライン検出部
６０j に供給される。レジスタスタック（ＦＩＦＯメモ
リ）８１は、前述のデータ転送制御部５０j かから供給
されたデータを順次保持するためのデータバッファであ
る。前述のデータ転送制御部５０j のアップダウンカウ
ンタ５４はこのレジスタスタック（ＦＩＦＯメモリ）８
１内に保持されるデータ数をカウントしている。
【００２０】図５において示されているエラーチェック
回路８２，８７，および，８８は、上記のようなプロセ
ッサの内部異常検出のための手段の例として示したもの
で、通常知られている、その他の異常検出のための手段
の何れによって発見された異常もＣＰＵ８５に通報さ
れ、ＣＰＵ８５は、これに応じて、オンラインフラグレ
ジスタ５４の内容を１→０にリセットする。
回路８２，８７，および，８８は、上記のようなプロセ
ッサの内部異常検出のための手段の例として示したもの
で、通常知られている、その他の異常検出のための手段
の何れによって発見された異常もＣＰＵ８５に通報さ
れ、ＣＰＵ８５は、これに応じて、オンラインフラグレ
ジスタ５４の内容を１→０にリセットする。
【００２１】通信制御回路８３は、ＣＰＵ８５の制御の
元に、所定のプロトコルに従って、（例えば、ハンドシ
ェイクの）通信制御のための制御信号の送信および受信
を行う。例えば、前述のデータイネーブル信号も、ここ
から出力される。尚、上記の通信制御回路８３およびエ
ラーチェック回路８２，８７，および，８８等は、何れ
も専用のハードウエア論理回路によって構成される。
元に、所定のプロトコルに従って、（例えば、ハンドシ
ェイクの）通信制御のための制御信号の送信および受信
を行う。例えば、前述のデータイネーブル信号も、ここ
から出力される。尚、上記の通信制御回路８３およびエ
ラーチェック回路８２，８７，および，８８等は、何れ
も専用のハードウエア論理回路によって構成される。
【００２２】スイッチング部（図６，図７，および，図
８） 図６は、本発明の実施例におけるネットワーク装置のス
イッチング部の概略構成を示すものである。図６に示さ
れているように、スイッチング部は、複数段から構成さ
れ、各段に少なくとも１つ設けられる複数のスイッチユ
ニットＳＷ１０ 1 ，１０2 ，１０3 ，１０4 ，１１1 ，
１１2 ，１１3 ，１１4 ，１２1 ，１２ 2 ，１２3 ，１
２4 から構成される。各スイッチユニットは、データ転
送のための入力ポートおよび出力ポートを複数または単
数を有し、全体として、一般に、Ｎ入力Ｍ出力（Ｎおよ
びＭは、それぞれ整数）のネットワークを実現する。図
６には、３段構成で、Ｎ＝Ｍ＝８であるものが示されて
いる。尚、図６には、データ転送の経路のみを示し、制
御信号等の流れは、図７および８を参照して説明する。スイッチユニット（図７、および、図８） 図７および図８は、本発明の実施例におけるスイッチン
グ部（例えば、図６のような）を構成する各スイッチユ
ニットの構成例を示すものであり、図７は最終段以外の
スイッチユニットの構成例を、そして、図８は最終段の
スイッチユニットの構成例を示すものである。
８） 図６は、本発明の実施例におけるネットワーク装置のス
イッチング部の概略構成を示すものである。図６に示さ
れているように、スイッチング部は、複数段から構成さ
れ、各段に少なくとも１つ設けられる複数のスイッチユ
ニットＳＷ１０ 1 ，１０2 ，１０3 ，１０4 ，１１1 ，
１１2 ，１１3 ，１１4 ，１２1 ，１２ 2 ，１２3 ，１
２4 から構成される。各スイッチユニットは、データ転
送のための入力ポートおよび出力ポートを複数または単
数を有し、全体として、一般に、Ｎ入力Ｍ出力（Ｎおよ
びＭは、それぞれ整数）のネットワークを実現する。図
６には、３段構成で、Ｎ＝Ｍ＝８であるものが示されて
いる。尚、図６には、データ転送の経路のみを示し、制
御信号等の流れは、図７および８を参照して説明する。スイッチユニット（図７、および、図８） 図７および図８は、本発明の実施例におけるスイッチン
グ部（例えば、図６のような）を構成する各スイッチユ
ニットの構成例を示すものであり、図７は最終段以外の
スイッチユニットの構成例を、そして、図８は最終段の
スイッチユニットの構成例を示すものである。
【００２３】図７において、２０はスイッチ回路、２１
1,２１2,・・・２１N は要求入力側レジスタ、２２はプ
ライオリティ回路、２３1,２３2,・・・２３N は許可出
力側レジスタ、そして、２４は情報スイッチ回路であ
る。スイッチ回路２０は、複数のデータ処理装置間のデ
ータ転送のためのルート（パス）を提供するものであっ
て、以下に説明するように、プライオリティ回路２２に
よって許可された接続要求情報のうち、当該段のスイッ
チ回路２０を制御する部分情報の集まりによって切り換
え制御される。図７のスイッチ回路２０はＮ個のデータ
入力ポートとＭ個のデータ出力ポートを有するものであ
って、Ｎ個のデータ入力ポートの各々を、同時にＭ個の
データ出力ポートの任意のそれぞれ１つに接続するルー
トを設定することができるものである。例えば、図７の
構成が第１段のスイッチユニットのものであれば、スイ
ッチ回路２０のＮ個のデータ入力ポートは、複数のデー
タ処理装置それぞれのデータ出力ポート（図示せず）に
接続されることになり、Ｍ個のデータ出力ポートは、第
２段目の複数のスイッチユニットの何れか（単数または
複数）の入力ポートに接続される。このようなスイッチ
回路は、セレクタ回路を複数段組み合わせることにより
容易に構成可能である。この場合、上記の切り換え制御
は、スイッチ回路２０の内部の個々のセレクタを制御す
ることになる。
1,２１2,・・・２１N は要求入力側レジスタ、２２はプ
ライオリティ回路、２３1,２３2,・・・２３N は許可出
力側レジスタ、そして、２４は情報スイッチ回路であ
る。スイッチ回路２０は、複数のデータ処理装置間のデ
ータ転送のためのルート（パス）を提供するものであっ
て、以下に説明するように、プライオリティ回路２２に
よって許可された接続要求情報のうち、当該段のスイッ
チ回路２０を制御する部分情報の集まりによって切り換
え制御される。図７のスイッチ回路２０はＮ個のデータ
入力ポートとＭ個のデータ出力ポートを有するものであ
って、Ｎ個のデータ入力ポートの各々を、同時にＭ個の
データ出力ポートの任意のそれぞれ１つに接続するルー
トを設定することができるものである。例えば、図７の
構成が第１段のスイッチユニットのものであれば、スイ
ッチ回路２０のＮ個のデータ入力ポートは、複数のデー
タ処理装置それぞれのデータ出力ポート（図示せず）に
接続されることになり、Ｍ個のデータ出力ポートは、第
２段目の複数のスイッチユニットの何れか（単数または
複数）の入力ポートに接続される。このようなスイッチ
回路は、セレクタ回路を複数段組み合わせることにより
容易に構成可能である。この場合、上記の切り換え制御
は、スイッチ回路２０の内部の個々のセレクタを制御す
ることになる。
【００２４】複数のデータ処理装置（プロセッサ）の各
々は、他のデータ処理装置それぞれに対してデータを転
送するためのルートをスイッチング部において形成する
ためにスイッチング部に与えるべき接続制御情報のリス
トを、予め、各データ処理装置内のメモリ（図示せず）
に記憶している。この接続制御情報は、スイッチング部
内の各段のスイッチユニットに対してどのような制御情
報を与えるべきかを示すものであって、例えば、図６の
ようにスイッチング部が３段のスイッチユニットから構
成されているときには、（１段目のスイッチユニット内
のスイッチ回路２０に与えるべき制御情報）＋（２段目
のスイッチユニット内のスイッチ回路２０に与えるべき
制御情報）＋（３段目のスイッチユニット内のスイッチ
回路２０に与えるべき制御情報）のような構成の情報で
ある。一般に、このような接続制御情報は、同一の宛先
（データ処理装置）に対して複数あり得、したがって、
上記のメモリにも、一般に、複数の接続制御情報が同一
の宛先（データ処理装置）に対して記憶している場合も
あることが考えられる。
々は、他のデータ処理装置それぞれに対してデータを転
送するためのルートをスイッチング部において形成する
ためにスイッチング部に与えるべき接続制御情報のリス
トを、予め、各データ処理装置内のメモリ（図示せず）
に記憶している。この接続制御情報は、スイッチング部
内の各段のスイッチユニットに対してどのような制御情
報を与えるべきかを示すものであって、例えば、図６の
ようにスイッチング部が３段のスイッチユニットから構
成されているときには、（１段目のスイッチユニット内
のスイッチ回路２０に与えるべき制御情報）＋（２段目
のスイッチユニット内のスイッチ回路２０に与えるべき
制御情報）＋（３段目のスイッチユニット内のスイッチ
回路２０に与えるべき制御情報）のような構成の情報で
ある。一般に、このような接続制御情報は、同一の宛先
（データ処理装置）に対して複数あり得、したがって、
上記のメモリにも、一般に、複数の接続制御情報が同一
の宛先（データ処理装置）に対して記憶している場合も
あることが考えられる。
【００２５】複数のデータ処理装置の各々は、他のデー
タ処理装置の何れかに対してデータを転送する必要が生
じたときには、ソフトウエア処理により、上記のリスト
から該他のデータ処理装置のために記憶している接続制
御情報の１つを読み出して、この接続制御情報を、接続
要求信号と共に、該データ処理装置（転送元）が接続さ
れるスイッチユニットの対応する入力端子より印加す
る。
タ処理装置の何れかに対してデータを転送する必要が生
じたときには、ソフトウエア処理により、上記のリスト
から該他のデータ処理装置のために記憶している接続制
御情報の１つを読み出して、この接続制御情報を、接続
要求信号と共に、該データ処理装置（転送元）が接続さ
れるスイッチユニットの対応する入力端子より印加す
る。
【００２６】図７の構成が第１段目のスイッチユニット
である場合、プライオリティ回路２２の要求側に設けら
れた複数の要求入力側レジスタ２１1,２１2,・・・２１
N は、それぞれ対応するデータ処理装置の接続制御情報
および接続要求信号の出力ポート（図示せず）に接続さ
れている。プライオリティ回路２２の要求側に設けられ
た複数の要求入力側レジスタ２１1,２１2,・・・２１N
は、スイッチ回路２０の複数のデータ入力ポートに対応
して設けられているものである。こうして、上記のデー
タ処理装置（転送元）からの接続制御情報および接続要
求信号は、プライオリティ回路２２の要求側に設けられ
た複数の要求入力側レジスタ２１1,２１ 2,・・・２１N
の何れか対応するものにラッチされ、該要求入力側レジ
スタ２１ 1,２１2,・・・２１N の出力として、プライオ
リティ回路２２に印加される。
である場合、プライオリティ回路２２の要求側に設けら
れた複数の要求入力側レジスタ２１1,２１2,・・・２１
N は、それぞれ対応するデータ処理装置の接続制御情報
および接続要求信号の出力ポート（図示せず）に接続さ
れている。プライオリティ回路２２の要求側に設けられ
た複数の要求入力側レジスタ２１1,２１2,・・・２１N
は、スイッチ回路２０の複数のデータ入力ポートに対応
して設けられているものである。こうして、上記のデー
タ処理装置（転送元）からの接続制御情報および接続要
求信号は、プライオリティ回路２２の要求側に設けられ
た複数の要求入力側レジスタ２１1,２１ 2,・・・２１N
の何れか対応するものにラッチされ、該要求入力側レジ
スタ２１ 1,２１2,・・・２１N の出力として、プライオ
リティ回路２２に印加される。
【００２７】一般に、プライオリティ回路２２の要求側
に設けられた複数の要求入力側レジスタ２１1,２１2,・
・・２１N には、同時に複数のデータ処理装置から、上
記のような接続制御情報および接続要求信号が印加され
ることがあり得る。プライオリティ回路２２は、印加さ
れた接続制御情報のうち、当該段のスイッチ回路２０を
制御するための前記部分情報に基づいて、上記のスイッ
チ回路２０において同時に設定することができるルート
を要求するものについては同時に許可し、スイッチ回路
２０において同時に設定することができないルートを要
求するものが競合したときには、所定の優先順位に従っ
て、それら競合する要求の１つに対して許可を与える。
但し、後述するように、この許可を与える際に、後段の
スイッチユニットにおいても、その接続制御情報に従っ
て許可が得られることを条件とする。
に設けられた複数の要求入力側レジスタ２１1,２１2,・
・・２１N には、同時に複数のデータ処理装置から、上
記のような接続制御情報および接続要求信号が印加され
ることがあり得る。プライオリティ回路２２は、印加さ
れた接続制御情報のうち、当該段のスイッチ回路２０を
制御するための前記部分情報に基づいて、上記のスイッ
チ回路２０において同時に設定することができるルート
を要求するものについては同時に許可し、スイッチ回路
２０において同時に設定することができないルートを要
求するものが競合したときには、所定の優先順位に従っ
て、それら競合する要求の１つに対して許可を与える。
但し、後述するように、この許可を与える際に、後段の
スイッチユニットにおいても、その接続制御情報に従っ
て許可が得られることを条件とする。
【００２８】プライオリティ回路２２の出力側には、上
記の要求入力側レジスタ２１1,２１ 2,・・・２１N に対
応して、許可出力側レジスタ２３1,２３2,・・・２３N
を有しており、プライオリティ回路２２によって許可が
与えられた要求に対応する接続制御情報および接続要求
信号は、プライオリティ回路２２を通過して対応する許
可出力側レジスタ２３1,２３2,・・・２３N にラッチさ
れる。
記の要求入力側レジスタ２１1,２１ 2,・・・２１N に対
応して、許可出力側レジスタ２３1,２３2,・・・２３N
を有しており、プライオリティ回路２２によって許可が
与えられた要求に対応する接続制御情報および接続要求
信号は、プライオリティ回路２２を通過して対応する許
可出力側レジスタ２３1,２３2,・・・２３N にラッチさ
れる。
【００２９】上記のように、複数の要求を受けて、要求
が競合したときには、所定の優先順位に従って、それら
競合する要求の１つに対して許可を与えるプライオリテ
ィ（優先制御）回路については種々のものが知られてい
るので、その内部構成についての説明は省略する。こう
して、許可出力側レジスタ２３1,２３2,・・・２３N か
らは、許可された要求に対する接続制御情報および接続
要求信号が出力されるが、これらの許可された要求に対
する接続制御情報のうち、当該段のスイッチ回路２０の
制御のための部分情報がそれぞれ分岐されて、スイッチ
回路２０の制御入力端子（複数ビット）に印加される。
こうして、スイッチ回路２０は、プライオリティ回路２
２によって許可された制御情報に従って切り換えられ、
該許可された制御情報に従うルートがスイッチ回路２０
内に設定される。
が競合したときには、所定の優先順位に従って、それら
競合する要求の１つに対して許可を与えるプライオリテ
ィ（優先制御）回路については種々のものが知られてい
るので、その内部構成についての説明は省略する。こう
して、許可出力側レジスタ２３1,２３2,・・・２３N か
らは、許可された要求に対する接続制御情報および接続
要求信号が出力されるが、これらの許可された要求に対
する接続制御情報のうち、当該段のスイッチ回路２０の
制御のための部分情報がそれぞれ分岐されて、スイッチ
回路２０の制御入力端子（複数ビット）に印加される。
こうして、スイッチ回路２０は、プライオリティ回路２
２によって許可された制御情報に従って切り換えられ、
該許可された制御情報に従うルートがスイッチ回路２０
内に設定される。
【００３０】上記の当該段のスイッチ回路２０の制御の
ための部分情報は同時に、情報スイッチ回路２４の切り
換え制御のために印加される。情報スイッチ回路２４
は、スイッチ回路２０と相似の構成の回路を含むもので
あって、スイッチ回路２０の各ポート（したがってルー
ト）のビット数がデータ処理装置間のデータ転送のため
のビット幅に対応するのに対して、情報スイッチ回路２
４の各ポート（したがってルート）のビット数は、上記
の接続制御情報および接続要求信号を転送し、更に、以
下に述べる接続許可信号を逆方向に転送するために必要
なビット数である点においてのみ両者は異なる。したが
って、スイッチ回路２０においてデータのルートが切り
換えられるのと同じく、情報スイッチ回路２４に印加さ
れた上記の許可出力側レジスタ２３1,２３2,・・・２３
N の出力（許可された接続制御情報および接続要求信
号）も切り換えられ、スイッチ回路２０の対応する出力
が印加される次の段のスイッチユニット内のスイッチ回
路２０の入力ポートに対応する、該スイッチユニット内
のプライオリティ回路２２の入力ポート（の要求入力側
レジスタ２１1,２１2,・・・２１N ）に、上記の許可出
力側レジスタ２３1,２３ 2,・・・２３N の出力（許可さ
れた接続制御情報および接続要求信号）の対応するもの
が印加される。
ための部分情報は同時に、情報スイッチ回路２４の切り
換え制御のために印加される。情報スイッチ回路２４
は、スイッチ回路２０と相似の構成の回路を含むもので
あって、スイッチ回路２０の各ポート（したがってルー
ト）のビット数がデータ処理装置間のデータ転送のため
のビット幅に対応するのに対して、情報スイッチ回路２
４の各ポート（したがってルート）のビット数は、上記
の接続制御情報および接続要求信号を転送し、更に、以
下に述べる接続許可信号を逆方向に転送するために必要
なビット数である点においてのみ両者は異なる。したが
って、スイッチ回路２０においてデータのルートが切り
換えられるのと同じく、情報スイッチ回路２４に印加さ
れた上記の許可出力側レジスタ２３1,２３2,・・・２３
N の出力（許可された接続制御情報および接続要求信
号）も切り換えられ、スイッチ回路２０の対応する出力
が印加される次の段のスイッチユニット内のスイッチ回
路２０の入力ポートに対応する、該スイッチユニット内
のプライオリティ回路２２の入力ポート（の要求入力側
レジスタ２１1,２１2,・・・２１N ）に、上記の許可出
力側レジスタ２３1,２３ 2,・・・２３N の出力（許可さ
れた接続制御情報および接続要求信号）の対応するもの
が印加される。
【００３１】上記の情報スイッチ回路２４は更に、後段
のスイッチユニットから返って来る接続許可信号を、上
記の許可された接続制御情報および接続要求信号のルー
トと逆方向に接続するルートをも提供する。後段のスイ
ッチユニットから返って来る接続許可信号は、上記の許
可された接続制御情報および接続要求信号を後段のスイ
ッチユニットに送ることにより、後段のスイッチユニッ
トにおいて該接続制御情報に従うルートが設定された
（許可された）か否かを示すものであり、接続許可信号
が有効であるときは、対応する接続制御情報に従うルー
トが設定された（許可された）ことを示す。
のスイッチユニットから返って来る接続許可信号を、上
記の許可された接続制御情報および接続要求信号のルー
トと逆方向に接続するルートをも提供する。後段のスイ
ッチユニットから返って来る接続許可信号は、上記の許
可された接続制御情報および接続要求信号を後段のスイ
ッチユニットに送ることにより、後段のスイッチユニッ
トにおいて該接続制御情報に従うルートが設定された
（許可された）か否かを示すものであり、接続許可信号
が有効であるときは、対応する接続制御情報に従うルー
トが設定された（許可された）ことを示す。
【００３２】上記の後段のスイッチユニットから返って
来る接続許可信号は、情報スイッチ回路２４を介してプ
ライオリティ回路２２の対応する入力端子より入力さ
れ、プライオリティ回路２２は、前述のように、この接
続許可信号が有効か否かに基づいて、該接続許可信号に
対応する接続制御情報に従う設定が後段で許可されたか
否かを認識する。すなわち、後段のスイッチユニットに
おいても、その接続制御情報に従って許可が得られた者
の中から上記のスイッチ回路２０において同時に設定す
ることができるルートを要求するものについては同時に
許可し、スイッチ回路２０において同時に設定すること
ができないルートを要求するものが競合したときには、
所定の優先順位に従って、それら競合する要求の１つに
対して許可を与える。したがって、上記の条件（後段の
スイッチユニットにおける許可）を確認するために、プ
ライオリティ回路２２は、先ず、複数の接続要求に対し
上記の条件無しで仮に許可を与える出力を情報スイッチ
回路２４を介して後段のスイッチユニットに送った後、
有効な接続許可信号が後段のスイッチユニットより返っ
てきたときには、上記の仮の許可を、上記の条件を考慮
した正式の許可として確定させる。
来る接続許可信号は、情報スイッチ回路２４を介してプ
ライオリティ回路２２の対応する入力端子より入力さ
れ、プライオリティ回路２２は、前述のように、この接
続許可信号が有効か否かに基づいて、該接続許可信号に
対応する接続制御情報に従う設定が後段で許可されたか
否かを認識する。すなわち、後段のスイッチユニットに
おいても、その接続制御情報に従って許可が得られた者
の中から上記のスイッチ回路２０において同時に設定す
ることができるルートを要求するものについては同時に
許可し、スイッチ回路２０において同時に設定すること
ができないルートを要求するものが競合したときには、
所定の優先順位に従って、それら競合する要求の１つに
対して許可を与える。したがって、上記の条件（後段の
スイッチユニットにおける許可）を確認するために、プ
ライオリティ回路２２は、先ず、複数の接続要求に対し
上記の条件無しで仮に許可を与える出力を情報スイッチ
回路２４を介して後段のスイッチユニットに送った後、
有効な接続許可信号が後段のスイッチユニットより返っ
てきたときには、上記の仮の許可を、上記の条件を考慮
した正式の許可として確定させる。
【００３３】プライオリティ回路２２は、上記のように
許可が確定すると、自ら接続許可信号を発生して、プラ
イオリティ回路２２の前段側（要求入力側）の、許可さ
れた接続要求（接続制御情報および接続要求信号）に対
応する接続許可信号出力端子から有効な接続許可信号を
出力する。この出力は、図７の構成が第１段目のスイッ
チユニットでないときには、前段のスイッチユニットの
情報スイッチ回路２４の制御許可信号入力端子に入力さ
れる。或るいは、図７の構成が第１段目のスイッチユニ
ットであるときには、上記のプライオリティ回路２２の
接続許可信号出力は、対応する接続要求を出力したデー
タ処理装置に対して、「該スイッチング部において上記
の接続要求に対応する物理的リンクを設定完了したこ
と」を知らせる信号として供給される。データ処理装置
は、この信号を受けると、所定のプロトコルに従って転
送先のデータ処理装置に対してデータの転送を開始する
ことができる。
許可が確定すると、自ら接続許可信号を発生して、プラ
イオリティ回路２２の前段側（要求入力側）の、許可さ
れた接続要求（接続制御情報および接続要求信号）に対
応する接続許可信号出力端子から有効な接続許可信号を
出力する。この出力は、図７の構成が第１段目のスイッ
チユニットでないときには、前段のスイッチユニットの
情報スイッチ回路２４の制御許可信号入力端子に入力さ
れる。或るいは、図７の構成が第１段目のスイッチユニ
ットであるときには、上記のプライオリティ回路２２の
接続許可信号出力は、対応する接続要求を出力したデー
タ処理装置に対して、「該スイッチング部において上記
の接続要求に対応する物理的リンクを設定完了したこ
と」を知らせる信号として供給される。データ処理装置
は、この信号を受けると、所定のプロトコルに従って転
送先のデータ処理装置に対してデータの転送を開始する
ことができる。
【００３４】最終段のスイッチユニットの構成を示す図
８の構成においては、最終段より後段はないので、後段
へ接続制御情報および接続要求信号を送るため、およ
び、後段から返ってくる接続許可信号を切り換える図７
の情報スイッチ回路２４は必要ない。許可出力側レジス
タ２３1,２３2,・・・２３N から出力される許可された
接続要求信号は、そのまま折り返されて該プライオリテ
ィ回路２２の接続許可信号入力端子に印加される。
８の構成においては、最終段より後段はないので、後段
へ接続制御情報および接続要求信号を送るため、およ
び、後段から返ってくる接続許可信号を切り換える図７
の情報スイッチ回路２４は必要ない。許可出力側レジス
タ２３1,２３2,・・・２３N から出力される許可された
接続要求信号は、そのまま折り返されて該プライオリテ
ィ回路２２の接続許可信号入力端子に印加される。
【００３５】スイッチ回路２０の出力は、それぞれ対応
するデータ処理装置（転送先）のデータ入力ポート（図
示せず）に接続される。
するデータ処理装置（転送先）のデータ入力ポート（図
示せず）に接続される。
【００３６】
【発明の効果】以上説明したように、本発明のマルチプ
ロセッサシステム、そして、特に、本発明によるネット
ワーク装置によれば、１つのジョブのためのプロセッサ
間のデータ転送中に受信側プロセッサがダウンしても他
のジョブのためのデータ転送に影響を与えないという効
果がある。
ロセッサシステム、そして、特に、本発明によるネット
ワーク装置によれば、１つのジョブのためのプロセッサ
間のデータ転送中に受信側プロセッサがダウンしても他
のジョブのためのデータ転送に影響を与えないという効
果がある。
【図１】本発明によるマルチプロセッサシステムの基本
構成を示す図である。
構成を示す図である。
【図２】本発明のマルチプロセッサシステムの実施例の
概略構成を示す図である。
概略構成を示す図である。
【図３】図２のネットワーク装置２００、特に、データ
転送制御部５０j およびオフライン検出部６０j の構成
例を示す図である。
転送制御部５０j およびオフライン検出部６０j の構成
例を示す図である。
【図４】図３の構成の動作のタイミングの１例を示す図
である。
である。
【図５】本発明によるマルチプロセッサシステムの各プ
ロセッサの構成のうち、本発明に関わるもののみを示す
ブロック図である。
ロセッサの構成のうち、本発明に関わるもののみを示す
ブロック図である。
【図６】本発明の実施例におけるネットワーク装置の概
略構成を示す図である。
略構成を示す図である。
【図７】本発明の実施例におけるネットワーク装置を構
成する最終段以外の各スイッチユニットの構成例を示す
図である。
成する最終段以外の各スイッチユニットの構成例を示す
図である。
【図８】本発明の実施例におけるネットワーク装置を構
成する最終段の各スイッチユニットの構成例を示す図で
ある。
成する最終段の各スイッチユニットの構成例を示す図で
ある。
【図９】本発明の適用対象となるマルチプロセッサシス
テムの概略構成を示す図である。
テムの概略構成を示す図である。
【図１０】従来のネットワーク装置の概略構成を示す図
である。
である。
１1 , １2 , ・・・１n …複数のプロセッサ ２…ネットワーク装置 ２′…ネットワーク装置 ３…サービスプロセッサ ４…スイッチング部 ５1 ′, ５2 ′, ・・・５n ′…データ転送制御部 １０1 ，１０2 ，１０3 ，１０4 ，１１1 ，１１2 ，１
１3 ，１１4 ，１２1 ，１２2 ，１２3 ，１２4 スイッ
チユニットＳＷ ２０…スイッチ回路 ２１1,２１2,・・・２１N …要求入力側レジスタ ２２…プライオリティ回路 ２３1,２３2,・・・２３N …許可出力側レジスタ ２４…情報スイッチ回路 ４０…スイッチング部 ５０1 , ５０2 , ・・・５０n …データ転送制御部 ５１，５３…データレジスタ ５５…Ｄフリップフロップ回路 ５２…ＦＩＦＯメモリ ５４…アップダウンカウンタ ５６…ＯＲゲート ６０1 , ６０2 , ・・・６０n …オフライン検出部 ６１…Ｄフリップフロップ回路 ６２…インバータ ６３…ＡＮＤゲート ８０…データ入出力回路 ８１…レジスタスタック（ＦＩＦＯメモリ） ８２…レジスタスタック８１の出力のエラーチェック回
路 ８３…通信制御回路 ８４…オンラインフラグレジスタ ８５…ＣＰＵ ８６…メモリ ８７…ＣＰＵ８５内部レジスタのエラーチェック回路 ８８…メモリ８６の出力のエラーチェック回路 １００k （ｋ＝１〜ｎ）…プロセッサ １０１1 , １０１2 , ・・・１０１n …送信側プロセッ
サ １０２1 , １０２2 , ・・・１０２n …受信側プロセッ
サ ２００…ネットワーク装置
１3 ，１１4 ，１２1 ，１２2 ，１２3 ，１２4 スイッ
チユニットＳＷ ２０…スイッチ回路 ２１1,２１2,・・・２１N …要求入力側レジスタ ２２…プライオリティ回路 ２３1,２３2,・・・２３N …許可出力側レジスタ ２４…情報スイッチ回路 ４０…スイッチング部 ５０1 , ５０2 , ・・・５０n …データ転送制御部 ５１，５３…データレジスタ ５５…Ｄフリップフロップ回路 ５２…ＦＩＦＯメモリ ５４…アップダウンカウンタ ５６…ＯＲゲート ６０1 , ６０2 , ・・・６０n …オフライン検出部 ６１…Ｄフリップフロップ回路 ６２…インバータ ６３…ＡＮＤゲート ８０…データ入出力回路 ８１…レジスタスタック（ＦＩＦＯメモリ） ８２…レジスタスタック８１の出力のエラーチェック回
路 ８３…通信制御回路 ８４…オンラインフラグレジスタ ８５…ＣＰＵ ８６…メモリ ８７…ＣＰＵ８５内部レジスタのエラーチェック回路 ８８…メモリ８６の出力のエラーチェック回路 １００k （ｋ＝１〜ｎ）…プロセッサ １０１1 , １０１2 , ・・・１０１n …送信側プロセッ
サ １０２1 , １０２2 , ・・・１０２n …受信側プロセッ
サ ２００…ネットワーク装置
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−112051（ＪＰ，Ａ) 特開 昭56−103729（ＪＰ，Ａ) 特開 平２−301854（ＪＰ，Ａ) 特開 平４−262641（ＪＰ，Ａ) 特開 平２−244848（ＪＰ，Ａ) 特表 平２−501791（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/177 678 G06F 13/38 340
Claims (6)
- 【請求項１】 ネットワーク装置（２）と、該ネットワ
ーク装置（２）を介して互いにデータ転送を行う複数の
プロセッサ（１1 , １2 , ・・・１n ）を有してなるマ
ルチプロセッサシステムにおいて、 前記複数のプロセッサ（１1 , １2 , ・・・１n ）のう
ち少なくとも１つの第１のプロセッサは、それぞれ前記
ネットワーク装置に接続され、該ネットワーク装置に対
してデータを送信する送信手段（１１１）を有し、 前記複数のプロセッサ（１1 , １2 , ・・・１n ）のう
ちの少なくとも１つの第２のプロセッサは、 それぞれ前記ネットワーク装置（２）に接続され、該ネ
ットワーク装置から転送されるデータを受信する受信手
段（１１２）と、 前記受信手段（１１２）が受信可能状態にあるときに、
前記ネットワーク装置に対して、転送許可信号を送信す
る転送許可信号送信手段（１１２）と、 前記ネットワーク装置に対して、当該第２のプロセッサ
がオンライン状態かオフライン状態かを示すオンライン
／オフライン信号を送信するオンライン／オフライン信
号送信手段（１１３）とを有し、 前記ネットワーク装置（２）は、 前記第１のプロセッサの各々と、前記第２のプロセッサ
のうち、該第１のプロセッサの各々から送信されたデー
タを受信すべきプロセッサとの間に、それぞれ前記デー
タを転送するためのルートを提供するスイッチ手段
（４）と、 前記転送のためのルートの各々の上に設けられ、前記第
１のプロセッサのうち対応するプロセッサから送信され
たデータを受信して一時保持し、該対応するプロセッサ
から送信されたデータを受信すべきプロセッサから前記
転送許可信号を受ける間は、前記一時保持したデータを
該受信すべきプロセッサに転送するデータ転送手段
（５）と、 前記オンライン／オフライン信号を受信して、該オンラ
イン／オフライン信号がオフライン状態を示すとき、前
記データ転送手段（５）に対してデータ吐き出し制御信
号を出力するオフライン状態検出手段（６）とを有し、 前記データ転送手段（５）は、前記データ吐き出し制御
信号を受けると、前記転送許可信号の有無に関わらず前
記一時保持したデータを吐き出すデータ吐き出し手段
（８）を含むことを特徴とするマルチプロセッサシステ
ム。 - 【請求項２】 前記受信手段（１１１）は、前記データ
転送手段（５）から転送されたデータを一時保持するバ
ッファメモリ（８１）を有し、 前記転送許可信号送信手段（１１２）は、前記バッファ
メモリ（８１）に一時保持されていたデータが出力され
るときに前記転送許可信号を出力し、 前記データ転送手段（５）は、前記第１のプロセッサの
うち対応するプロセッサから送信されたデータを受信し
て一時保持するＦＩＦＯメモリ（５２）と、 前記ＦＩＦＯメモリ（５２）からデータが出力されると
きにカウントアップされ、前記転送許可信号を受信する
とカウントダウンされることにより、前記バッファメモ
リ（８１）にて一時保持するデータ量をカウントするカ
ウンタ（５４）を有する請求項１に記載のマルチプロセ
ッサシステム。 - 【請求項３】 前記カウンタ（５４）は、前記バッファ
メモリ（８１）における最大保持可能データ量に対応す
るデータ量をカウントすると、前記ＦＩＦＯメモリ（５
２）の出力を停止させる第１の制御信号（ＦＵＬＬ）を
出力する請求項２に記載のマルチプロセッサシステム。 - 【請求項４】 前記カウンタ（５４）は、自らのカウン
トが０であるとき有効となる第２の制御信号を出力し、 前記オフライン状態検出手段（７）は、前記オンライン
／オフライン信号がオフライン状態を示し、且つ、前記
第２の制御信号が有効でないときに、前記データ吐き出
し制御信号を有効とする請求項３に記載のマルチプロセ
ッサシステム。 - 【請求項５】 前記データ吐き出し制御信号は前記カウ
ンタ（５４）へのカウントダウン入力として印加される
請求項４に記載のマルチプロセッサシステム。 - 【請求項６】 請求項１〜５に記載のネットワーク装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342357A JP3057591B2 (ja) | 1992-12-22 | 1992-12-22 | マルチプロセッサシステム |
| US08/110,936 US5513321A (en) | 1992-12-22 | 1993-08-24 | Multiprocessor system discharging data in networking apparatus in response to off-line information from receiver-side processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342357A JP3057591B2 (ja) | 1992-12-22 | 1992-12-22 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06195319A JPH06195319A (ja) | 1994-07-15 |
| JP3057591B2 true JP3057591B2 (ja) | 2000-06-26 |
Family
ID=18353102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4342357A Expired - Fee Related JP3057591B2 (ja) | 1992-12-22 | 1992-12-22 | マルチプロセッサシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5513321A (ja) |
| JP (1) | JP3057591B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3538243B2 (ja) * | 1994-03-02 | 2004-06-14 | 株式会社日立製作所 | Ｌａｎアダプタ装置およびｌａｎシステム |
| US5715395A (en) * | 1994-09-12 | 1998-02-03 | International Business Machines Corporation | Method and apparatus for reducing network resource location traffic in a network |
| JPH08286989A (ja) * | 1995-04-19 | 1996-11-01 | Fuji Xerox Co Ltd | ネットワーク管理システム |
| US5913035A (en) * | 1995-09-29 | 1999-06-15 | Chrysler Corporation | Computer network availability system |
| US5881065A (en) * | 1995-10-04 | 1999-03-09 | Ultra-High Speed Network And Computer Technology Laboratories | Data transfer switch for transferring data of an arbitrary length on the basis of transfer destination |
| KR100206461B1 (ko) * | 1995-11-24 | 1999-07-01 | 윤종용 | 프로세스 관리의 구현 및 가시화 방법 |
| US6003064A (en) * | 1996-02-22 | 1999-12-14 | Fujitsu Limited | System and method for controlling data transmission between network elements |
| DE69612750T2 (de) * | 1996-11-08 | 2002-02-28 | Alcatel, Paris | Datenübertragungssynchronisierungsverfahren zwischen einem Sender und einem Empfänger |
| JP3006555B2 (ja) * | 1997-08-05 | 2000-02-07 | 日本電気株式会社 | 遠隔地モジュール制御方式 |
| US11010486B2 (en) * | 2018-12-18 | 2021-05-18 | Citrix Systems, Inc. | Secure offline streaming of content |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2834509C2 (de) * | 1978-08-07 | 1983-01-20 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Impulsmustergenerator |
| IT1196791B (it) * | 1986-11-18 | 1988-11-25 | Cselt Centro Studi Lab Telecom | Elemento di commutazione per reti di interconnessione multistadio autoinstradanti a commutazione di pacchetto |
| CA1286421C (en) * | 1987-10-14 | 1991-07-16 | Martin Claude Lefebvre | Message fifo buffer controller |
| US5123089A (en) * | 1989-06-19 | 1992-06-16 | Applied Creative Technology, Inc. | Apparatus and protocol for local area network |
| JP2584113B2 (ja) * | 1989-07-21 | 1997-02-19 | 松下電器産業株式会社 | データ転送方法及びデータ転送装置 |
| JP2907886B2 (ja) * | 1989-09-14 | 1999-06-21 | 株式会社日立製作所 | スイッチングシステム |
| US5274631A (en) * | 1991-03-11 | 1993-12-28 | Kalpana, Inc. | Computer network switching system |
-
1992
- 1992-12-22 JP JP4342357A patent/JP3057591B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-24 US US08/110,936 patent/US5513321A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06195319A (ja) | 1994-07-15 |
| US5513321A (en) | 1996-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5367636A (en) | Hypercube processor network in which the processor indentification numbers of two processors connected to each other through port number n, vary only in the nth bit | |
| US5020020A (en) | Computer interconnect system with transmit-abort function | |
| US5187780A (en) | Dual-path computer interconnect system with zone manager for packet memory | |
| US5430442A (en) | Cross point switch with distributed control | |
| US5193149A (en) | Dual-path computer interconnect system with four-ported packet memory control | |
| US4961140A (en) | Apparatus and method for extending a parallel synchronous data and message bus | |
| US5559963A (en) | Suspending, resuming, and interleaving frame-groups | |
| US5544319A (en) | Fiber optic memory coupling system with converter transmitting and receiving bus data in parallel fashion and diagnostic data in serial fashion | |
| JPH0319745B2 (ja) | ||
| JPH06261052A (ja) | 共用バスのフロー制御装置 | |
| JPH04218861A (ja) | 多重クラスタ信号プロセッサ | |
| US5517615A (en) | Multi-channel integrity checking data transfer system for controlling different size data block transfers with on-the-fly checkout of each word and data block transferred | |
| JP3057591B2 (ja) | マルチプロセッサシステム | |
| EP0658998B1 (en) | Data switching apparatus | |
| JP2758634B2 (ja) | データ伝送装置 | |
| EP0353249A1 (en) | Parallel networking architecture | |
| JPH07262151A (ja) | 並列プロセッサシステムおよびそれに適したパケット廃棄方法 | |
| US6490293B1 (en) | Serial data communication bus system | |
| JPS61131060A (ja) | ネツトワーク制御システム | |
| US6636915B1 (en) | Cell bus distributed arbitration system and method | |
| US5175832A (en) | Modular memory employing varying number of imput shift register stages | |
| JPH02245860A (ja) | アクセス制御装置、バスの遊休時間を最小化する方法、ｄｍａ制御装置、及びｄｍａデータ転送方法 | |
| JP3113355B2 (ja) | データ伝送装置 | |
| KR930006894B1 (ko) | 전자 교환기의 신호단말그룹 정합회로 | |
| JP2848297B2 (ja) | マルチプロセッサ割り込み制御システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000229 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080421 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090421 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090421 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100421 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110421 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110421 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |