JPH06261052A - 共用バスのフロー制御装置 - Google Patents

共用バスのフロー制御装置

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JPH06261052A
JPH06261052A JP5302093A JP30209393A JPH06261052A JP H06261052 A JPH06261052 A JP H06261052A JP 5302093 A JP5302093 A JP 5302093A JP 30209393 A JP30209393 A JP 30209393A JP H06261052 A JPH06261052 A JP H06261052A
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JP
Japan
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bus
adapter
data
storage means
buffer
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JP5302093A
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English (en)
Inventor
Jr Walter C Metz
ウォルター・ケード・メッツ、ジュニア
Iii Andrew J Rindos
アンドリュー・ジョン・リンドス、サード
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control

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  • General Physics & Mathematics (AREA)
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  • Information Transfer Systems (AREA)
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Abstract

(57)【要約】 【目的】 複数の資源によって使用される共用バスのフ
ロー制御装置を提供すること。 【構成】 複数の資源をバス及び中央アービタに接続す
るために、フロー制御装置が知的アダプタを使用する。
中央アービタは次のバス・サイクルにおいてバスへのア
クセスを所有するアダプタを決定する。各アダプタは、
バス上へデータを送信するための入力バッファ、バスか
らデータを受信するための出力バッファ、及び入力バッ
ファ内のデータの宛先を識別するターゲット・レジスタ
を有する。各アダプタはバスとは別の制御ラインを介し
て、次の情報を伝達する。すなわち、その入力バッファ
がニアリ・フルであるか、その出力バッファがニアリ・
エンプティかニアリ・フルであるか、及びそのターゲッ
ト・レジスタの内容である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、共用バスを介しデータ
を送受信する複数の資源を有するデータ処理システムに
関する。
【０００２】
【従来の技術】データ処理システムにおいて、複数の資
源を相互接続するために、共用バスが使用される。例え
ば、データ・バスが様々なローカル・エリア・ネットワ
ーク（ＬＡＮ）により共用される。ＬＡＮは共用データ
・バスを介し、相互間でデータを転送する。
【０００３】単一のバスを使用する多くの資源において
生ずる潜在的渋滞のため、バス上におけるデータのトラ
フィックを制御する機構が提供されなければならない。
制御装置は資源により生成されるトラフィックをバス上
にパスしたり、トラフィックを遅延させたり、トラフィ
ックをバスからブロックすることにより、バス上のトラ
フィックを形成する。従来の制御装置は、単にバスへパ
スまたはブロックするゲート機構を使用する。
【０００４】制御装置の他に、従来技術ではバス上にお
けるデータのトラフィックを制御するアービタを使用す
る。アービタは典型的には、どの特定の資源がバスへの
アクセスを獲得するかを決定する優先順位機構を使用す
る。
【０００５】従来のアービタはバスから動作する。資源
がバス上にデータを送信する必要が生じると、これは要
求をバス上に送出してアービタに送信する。アービタは
要求をキューに入れ、どの資源がバス上に送信可能かを
判断する。バスはデータだけでなく要求を送信するため
にも使用され、更にアービタと資源との間で情報を伝送
するために数サイクルが使用されるために、バスのデー
タ伝送容量が低減される。
【０００６】更に従来のアービタは、任意のバス・アク
セス要求のソース（すなわち送信側資源）だけを考慮す
る。アービタは受信側資源の状態を考慮しない。従っ
て、ある時間間隔データが送られて来ない特定の受信側
資源が、処理データを欠いてしまう可能性がある。この
状況は資源の効率的使用を提供しない。
【０００７】
【発明が解決しようとする課題】本発明の目的は、共用
バスをアクセス可能な特定の資源を選択するフロー制御
装置を提供することである。この制御装置は、バス上に
おけるデータのスループットを最大化するために、バス
の使用中においてもバスのバックグランドで動作する。
【０００８】本発明の更に目的は、受信側資源が処理す
るバス・データを有さない時間量を最小化するように、
送信側資源同様、受信側資源にももとづいてバスをアク
セス可能なバス資源を選択する、共用バスのためのフロ
ー制御装置を提供することである。
【０００９】
【課題を解決するための手段】本発明は、資源間で共用
されるバスへの複数の資源によるアクセスを制御する方
法及びシステムを提供する。各資源はバス上に送信され
るデータを記憶する第１の記憶手段、及びバスからのデ
ータを受信する第２の記憶手段を有する。第１及び第２
の記憶手段の各々はデータ記憶容量を有する。本発明の
方法は、第１の記憶手段及び第２の記憶手段の各々に含
まれるデータ量に関する充満度情報を獲得する。次に本
発明は、この充満度情報から、どの資源がその第１の記
憶手段からデータを送信するためにバスへのアクセスを
所有するか、またどの資源がその第２の記憶手段にデー
タを受信するためにバスへのアクセスを所有するかを判
断する。
【００１０】本発明の１態様によれば、各第１の記憶手
段内のデータによりターゲット指定される第２の記憶手
段の識別に関するターゲット情報が獲得され、この情報
が充満度情報と一緒に使用されて、どの資源がバスへの
アクセスを所有するかが決定される。
【００１１】本発明の別の態様によれば、バスへのアク
セスを所有する資源の決定が、充満度情報及びターゲッ
ト情報から、非フル（non-full）の第２の記憶手段に対
応するデータでフルに近づいている第１の記憶手段を含
む、第１及び第２の記憶手段の第１のセットが存在する
か否かの判断を含む。第１のセットが存在しない場合、
本発明はエンプティ状態に近い第２の記憶手段、及びそ
のエンプティ状態に近い第２の記憶手段にターゲット指
定されるデータを有する第１の記憶手段を含む、第１及
び第２の記憶手段の第２のセットが存在するか否かを判
断する。第２のセットが存在する場合、そのセットがバ
スへのアクセスを提供される。
【００１２】本発明はいくつかの方法により、バス上に
おけるデータのスループットを最大化する。第１に、本
発明はバスのバックグランドにおいて動作する。バスと
は別の制御ラインが中央アービタに対し、各資源内の記
憶手段の充満度情報、及びバス上にデータが送信される
のを待機中のターゲット資源に関する情報を提供する。
これにより中央アービタは、バスへのアクセスを獲得す
る資源を決定するために必要な情報を、バスから獲得す
る必要がなくなる。更に中央アービタは、資源間のデー
タ伝送にバスが使用されている間にアクセスを決定でき
る。このようにアービタがアクセスを決定することによ
って、バス時間が奪われることがなくなる。
【００１３】第２に、本発明はいずれかの送信側記憶手
段がニアリ・フル（nearly full ）状態であるかを判断
するために、送信側記憶手段の相対充満度を参照する。
更にニアリ・フル状態の送信側記憶手段によりデータが
ターゲット指定される任意の受信側記憶手段が、非フル
（non-full）であり、データの受信が可能であるかが判
断される。こうした記憶手段のセットが見い出される
と、ニアリ・フル状態の送信側記憶手段を超過充填する
のを回避するために、それらの資源にバスへのアクセス
が提供される。こうしたセットが見い出されない場合、
本発明は受信側記憶手段の相対エンプティネス （empti
ness）を参照し、いずれかの受信側記憶手段がニアリ・
エンプティ（nearly empty）であるかを判断する。こう
した受信側記憶手段が見い出され、それに対応するデー
タがある送信側記憶手段内に存在すると、そのセットの
記憶手段がバスへのアクセスを提供される。これにより
受信側記憶手段がエンプティ状態になることが阻止さ
れ、それぞれの資源がデータの欠如により無駄に使用さ
れることがなくなる。
【００１４】
【実施例】図１は本発明の制御システムのブロック図を
示す。この制御システムは高帯域幅バス１１上におい
て、データのフローを制御する。バス１１はローカル・
エリア・ネットワーク（ＬＡＮ）などの複数の資源１３
が、互いに通信するために使用される。資源１３はアダ
プタ１５を介してバスに接続される。ｎ個の資源に対応
してｎ個のアダプタが存在する。
【００１５】アダプタ１５は、典型的には、特定の資源
のインタフェース・モジュールである。例えば、第１の
ＬＡＮはアダプタ＃１によりバスに接続され、第２のＬ
ＡＮはアダプタ＃２によりバスに接続され、このように
してｎ番目のＬＡＮはアダプタ＃ｎによりバスに接続さ
れる。アダプタはＬＡＮがバスを介して互いに通信する
ことを可能とする。クロック１６は全てのＬＡＮ及び制
御装置システムを互いに同期させるために提供される。
【００１６】本発明の制御装置システムは、アダプタ１
５及びこのアダプタに接続される中央アービタ１７を含
む。
【００１７】図２を参照すると、各アダプタ１５は入力
バッファ１９及び出力バッファ２１を含み、これらはバ
ス１１に接続される。入力バッファはそのアダプタのＬ
ＡＮからデータを受信する。アダプタ１５はその入力バ
ッファ１９からバス１１上にデータを送出し、別のアダ
プタ及びＬＡＮに送信する。またアダプタはデータをバ
ス１１からその出力バッファ２１に受信する。アダプタ
は次にデータを出力バッファからそれぞれのＬＡＮに出
力する。入力バッファ及び出力バッファは、図示されて
いないラインにより、それぞれの資源に接続される。
【００１８】中央アービタ１７は、どのアダプタがその
入力バッファ１９からバス１１上にデータを送信可能
で、どのアダプタがバスからの送信データをその出力バ
ッファ２１に受信可能かを判断することにより、アダプ
タ１５を制御する。このようにして、中央アービタはバ
スに沿うデータ・フローの制御を維持する。
【００１９】バスに沿うデータ・フローを制御するため
に、制御装置システムは入力バッファがほとんどフルで
あるか否か、及びほとんどフルの入力バッファからデー
タを受取る出力バッファが存在するか否かを判断する。
こうした入出力バッファのセットが存在すると、これら
のバッファを含むアダプタがバッファ・アービタによ
り、バスへのアクセス権を許可される。これは入力バッ
ファがその容量以上にデータを充填されてオーバフロー
を生じ、データの損失を招く状況の確率を最小化する。
ほとんどフル状態の入力バッファが存在しない場合、制
御装置システムは、出力バッファがニアリ・エンプティ
であるかどうか、及びニアリ・エンプティの出力バッフ
ァに対応するデータを有する入力バッファが存在するか
を判断する。こうしたバッファのセットが存在する場
合、これらのバッファを含むアダプタが、バスをアクセ
スする優先権を提供される。これにより、出力バッファ
内にデータが維持され、それぞれの資源は常時作業状態
となる（従って、その容量内で作業する）。ニアリ・エ
ンプティの出力バッファが存在しない場合には、制御装
置システムは次に、単にデータを受入れることのできる
非フルの出力バッファが存在するかを判断する。非フル
の出力バッファは、その出力バッファにターゲット指定
されるデータを有する入力バッファと対比される。
【００２０】ある優先レベルの競合 （tie）が発生する
時（例えば非フルの出力バッファに対応するデータでニ
アリ・フル状態の入力バッファが２セット存在する
時）、バッファ・アービタはアダプタの所定の優先入力
を使用し、その競合をブレークする。優先入力は静的で
あったり、回転式優先順位などに従い動的であったりす
る。優先入力を生成するために優先順位発生器が使用さ
れる。回転式優先順位は、出力バッファがエンプティに
なる能力、及び入力バッファが充填される能力にもとづ
く。最高速のバッファは最低速のバッファに比較して、
バスをアクセスする機会を余計に提供される。
【００２１】ここで述べられるアダプタ１５は"知的ア
ダプタ"と呼ばれる。各アダプタは１個または複数のマ
イクロプロセッサ、十分なメモリ、及び後述される機能
を達成するための適切なマイクロコードを含む。メモリ
は入力及び出力バッファ空間に物理的または論理的に区
分化される。
【００２２】各バッファは入力及び出力バッファに受信
されるデータを、物理的または論理的に待機する。更に
各アダプタは、待機データをバス上に送出するか（入力
バッファの場合）、アダプタのＬＡＮに受渡すために
（出力バッファの場合）、それぞれのバッファから検索
することができる。更に各アダプタは、その入力バッフ
ァに受信したブロック・データのターゲットまたは宛先
ＬＡＮを決定するために、ヘッダ・データを操作するこ
とができる。例えばアダプタ＃１が、ＬＡＮ２にバスを
介してデータを伝送するために、自身のＬＡＮからデー
タを受信すると、アダプタ＃１は、アダプタ＃２の出力
バッファがこの特定のブロック・データのターゲットで
あると判断する。各アダプタ＃ｉは、この情報を保持す
るためのターゲット・レジスタＲiを有する。各ターゲ
ット・レジスタＲiはｎビットを有し、１ビットが各ア
ダプタに対応する。各レジスタＲi はｎ個のフリップ・
フロップのレジスタである。（アダプタ＃１に対応する
ビットＲ1（１） 、アダプタ＃２に対応するＲ2（２）
などは、同一アダプタ＃１、＃２などの出力バッファを
指定することになるが、単純化のため、ターゲット・レ
ジスタはｎビットを有するように示される。実際には、
あるアダプタが自身の入力バッファから自身の出力バッ
ファにバスを介してデータを送信することはない。）
【００２３】各アダプタ１５はまた、中央アービタ１７
と通信するための１本または複数の制御ラインを保持す
る。制御ラインは中央アービタ１７に対し、アダプタの
入力バッファ１９及び出力バッファ２１の容量、及び特
定のアダプタの入力バッファ内のデータがターゲット指
定される出力バッファをアドバイスする。特に、各アダ
プタ＃ｉは次に示す制御ラインを有する。すなわち、Ｔ
I（ｉ）、ＴO（ｉ）、Ｆi、及びＵiである。制御ライン
ＴI（ｉ） が活動状態であると、これはアダプタ＃ｉの
入力バッファが予め定義された閾値を超過しており、オ
ーバフローの危険が生じていることを示す。従って、Ｔ
I（１） がハイであると、これはアダプタ＃１の入力バ
ッファがニアリ・フルの状態であることを示す。入力バ
ッファがそのデータのいくらかをバス上に送出すること
が許可されない場合、ＬＡＮ１からアダプタ１の入力バ
ッファに転送される追加データのいくらかが失われる可
能性がある。なぜなら、入力バッファがその容量を越え
て充填されるからである。制御ラインＴO（ｉ） が活動
状態であると、アダプタ＃１の出力バッファが予め定義
された閾値を超過しており、エンプティになる危険性を
示す。従って、ＴO（１）がハイの場合、アダプタ＃１
の出力バッファはほとんどエンプティ状態である。制御
ラインＦi が活動状態であると、これはアダプタ＃ｉの
出力バッファがフル状態であり、データの受信が不能で
あることを示す。従って、データがこれに対し送信され
てはならない。
【００２４】ラインＵiは、アダプタのターゲット・レ
ジスタＲiの内容をシリアルに中央アービタ１７に送信
する。中央アービタは各アダプタに対応するレジスタＲ
を有する。各中央アービタ・レジスタＲは、ｎ個のフリ
ップ・フロップから構成される。従って、ラインＵi は
アダプタのレジスタ内の変化により中央アービタを更新
する。
【００２５】中央アービタ１７は、レジスタＲi に加
え、中央アービタ・レジスタを更新する回路（図３）、
様々な制御ラインを生成する回路（図４乃至図８）、送
信アダプタを選択する回路（図９及び図１３）、受信ア
ダプタを選択する回路（図１０及び図１２）、図９、図
１０、図１２及び図１３の各選択回路に対応するバッフ
ァ・アービタ（図１１）、及び各ＬＡＮに対応する優先
順位発生器（図示しない）を含む。
【００２６】図３において、中央アービタ内のレジスタ
Ｒi を更新する中央アービタ論理を示すブロック図が示
される。制御ラインＵiは２進シリアル・ラインであ
り、 ｍビット・シフト・レジスタ３１の入力に接続さ
れる。ここでｍ＝ｌｏｇ２（ｎ）の値を切り上げた整数
値である。シフト・レジスタのｍビット出力は、ｍ×ｎ
デコーダ３３のｍビット入力に接続される。デコーダ３
３はまたイネーブル入力３５を有する。デコーダ３３の
ｎ出力はｎビットのシフト・レジスタＲi に接続され
る。
【００２７】図３の論理回路の動作を説明するために、
最初にアダプタ＃ｉがアダプタ＃３からパケット・デー
タを受信したと仮定する（すなわち、中央アービタ・レ
ジスタＲi（３） はその時点まで０である。アダプタ＃
ｉは２進数３（０１１）をラインＵi に沿って中央アー
ビタにシリアルに送信し、これがシフト・レジスタ３１
に記憶される。この情報はｍとしてデコーダ３３に渡さ
れ、デコーダの出力ライン＃３がＲi（３） を０から１
にフリップする。アダプタ＃ｉがアダプタ＃３に対応し
て有する最後のパケット・データを送信すると、同一シ
ーケンスの事象がＲi（３）を１から０にフリップす
る。
【００２８】各アダプタは更にラインＭi及びＳiを介
し、中央アービタに接続される。ラインＭi は中央アー
ビタがアダプタ＃ｉに対し、＃ｉが次のバス・トランザ
クションにおけるバスへのデータの送信者であることを
通知するために使用する。ラインＳi は、中央アービタ
がアダプタ＃ｉに対し、＃ｉが次のバス・トランザクシ
ョンにおけるバスからのデータの受信者であることを通
知するために使用する。
【００２９】制御ラインＴI（ｉ）、ＴO（ｉ）、Ｆi、
Ｕi、Ｍi及びＳiは個別のラインとして示されている
が、それぞれのアダプタと中央アービタとの間のシリア
ル・バスを使用することにより、ライン数を減らすこと
が可能である。シリアル・バスはアダプタと中央アービ
タとの間で制御情報を伝送する。例えば、ＴI（ｉ）、
ＴO（ｉ）及びＦi により伝達される情報に等価な情報
が、全て２進コードを使用して、単一のラインに沿って
シリアルに伝送されても良い。この場合、符号化及び復
号化論理が両端で必要となる。同様にＭi及びＳiに等価
な情報が、全てのアダプタに接続されるシリアル・バス
に沿って伝送されても良い。伝送の開始及び終了を示す
適切なコード、及び他の必要情報が提供される場合、第
１のバースト・データが次の送信者として機能するアダ
プタの番号を示し、第２のバーストが次の受信者として
機能するアダプタの番号を示したりする。
【００３０】個別な制御ラインまたはシリアル・バスの
どちらの構成が使用されようと、通信経路はバス１１と
独立である。制御ライン上におけるシリアル伝送が、共
用バス上の活動と同時且つ非同期に発生するため、バス
性能への影響を最小化する。
【００３１】中央アービタ１７は、ラインＵiを介しア
ダプタにより更新されるレジスタＲi 以外に、どのアダ
プタがバスへのアクセスを所有するかを制御するための
論理回路を含む。図４乃至図８に、アダプタにより提供
される制御ラインから、追加の制御ラインを生成する論
理回路を示す。図４において、制御ラインＡi は、アダ
プタ＃ｉに対応する中央アービタ・レジスタＲi、及び
アダプタ・ラインＦ1からＦnによって生成される。ライ
ンＡiが活動状態の時、これはアダプタ＃ｉがその入力
バッファ（Ｒi で示される）内に、少なくとも１個の非
フルの出力バッファ（ラインＦ1からＦnで示される）に
対応するデータを有することを示す。図４に示されるよ
うに、ｎ個のＡＮＤゲート４１が提供され、１ゲートが
レジスタＲiの各ビットに対応する。各ＡＮＤゲート４
１は２入力を有し、それぞれレジスタＲiのそれぞれｊ
番目のビット、及び対応するラインＦjの反転に対応す
る。ＡＮＤゲート４１の全ての出力は、各々ＯＲゲート
４３のそれぞれの入力に接続される。ＯＲゲート４３の
出力は制御ラインＡiで示される。
【００３２】図５は制御ラインＤiを生成する論理回路
を示す。ラインＤiが活動状態の時、これはあるアダプ
タの入力バッファ内に、アダプタ＃ｉの出力バッファに
対応するデータが存在することを示す。中央アービタ内
のｎ個の各レジスタのｉ番目のビットが、ＯＲゲート４
５のそれぞれの入力に接続される。ＯＲゲート４５の出
力は制御ラインＤiで示される。
【００３３】図６は制御ラインＥiを生成する論理回路
を示す。Ｅiが活動状態の時、これはアダプタ＃ｉがそ
の入力バッファ（Ｒi） 内に、少なくとも１個のニアリ
・エンプティの出力バッファ（ラインＴO で示される）
に対応するデータを有することを示す。ｎ個のＡＮＤゲ
ート４７が提供され、各ＡＮＤゲート４７は２入力を有
し、それぞれの入力にはレジスタＲiのそれぞれｊ番目
のビット及びラインＴO（ｊ）が接続される。ＡＮＤゲ
ート４７からの出力は、ＯＲゲート４９のそれぞれの入
力に接続される。ＯＲゲート４９の出力はラインＥiで
示される。
【００３４】制御ラインＡi及びＤiは更に２つの制御ラ
イン、すなわちＩ及びＯを生成するために使用される。
制御ラインＩ生成用の論理回路が図７に示される。ライ
ンＩが活動状態（すなわちＩ＝１）の時、これは少なく
とも１個の非フルの出力バッファに送信される（あるｉ
に対応してＡi が１である）データを有する、少なくと
も１個のニアリ・フルの入力バッファが存在することを
示す。ｎ個のＡＮＤゲート５１が存在し、各ＡＮＤゲー
ト５１は２入力を有し、一方は制御ラインＴi（ｉ）に
接続され、他方は制御ラインＡi に接続される。ＡＮＤ
ゲート５１の出力はＯＲゲート５３のそれぞれの入力に
接続される。ＯＲゲートの出力は制御ラインＩで示され
る。
【００３５】図８は制御ラインＯを生成する論理回路を
示す。ラインＯが活動状態の時、これは少なくとも１個
のニアリ・エンプティ出力バッファが存在し、このバッ
ファに対応して、少なくとも他の１個のアダプタの入力
バッファ内にデータが存在する（あるｉに対応してＤi
が１である）ことを示す。ｎ個のＡＮＤゲート５５が存
在し、各ＡＮＤゲート５５の一方の入力は制御ラインＴ
O（ｉ） に接続され、他の入力は制御ラインＤi に接続
される。ＡＮＤゲート５１の出力はＯＲゲート５７のそ
れぞれの入力に接続される。ＯＲゲートの出力は制御ラ
インＯで示される。
【００３６】制御ラインは中央アービタ１７の種々の論
理回路に経路指定され、これらの回路は送信側及び受信
側のアダプタを定義する。制御ラインＩが１（少なくと
も１個の非フルの出力バッファに送信可能なデータを有
する、少なくとも１個のニアリ・フルの入力バッファが
存在することを示す）の場合、図９及び図１０の論理回
路が使用される。制御ラインＩが０（少なくとも１個の
非フルの出力バッファに送信可能なデータを有する、ニ
アリ・フルの入力バッファが存在しないことを示す）の
場合、図１２及び図１３の論理回路が使用される。
【００３７】最初に、図９及び図１０の論理回路につい
て説明する。これらの回路はニアリ・フル状態で、デー
タを失う危険性のある入力バッファが存在する時に使用
される。図９に示される論理回路は、出力Ｍi を１にセ
ットすることにより、送信アダプタ（入力バッファ）を
定義する。２個以上のニアリ・フルの入力バッファが存
在する場合、第１のバッファ・アービタ６１は、最初に
バスへのアクセスを獲得するニアリ・フルの入力バッフ
ァ（及びそのアダプタ）を決定する。送信アダプタが定
義された後、受信アダプタ（その出力バッファ）が、図
１０の論理回路に示されるＳi を１にセットすることに
より定義される。受信アダプタは、ニアリ・エンプティ
の出力バッファが存在するか否かを判断することによ
り、選択される。存在しない場合、論理回路は非フルの
出力バッファが存在するかを判断する。２個以上のニア
リ・エンプティの出力バッファが存在するか、２個以上
の非フルの出力バッファが存在する場合、第２のバッフ
ァ・アービタ８９が最初にバスへのアクセスを獲得する
出力バッファを決定する。
【００３８】図９の回路は第１のバッファ・アービタ６
１に２つの入力セットを提供する。Ｚ1乃至Ｚnで示され
る第１の入力セットは、ｎ個のＡＮＤゲート６３により
提供される。ｉ番目のＡＮＤゲート６３は制御ラインＴ
I（ｉ） に接続される入力と、制御ラインＡi に接続さ
れる別の入力を有する。第１のバッファ・アービタ６１
への第２の入力セットはＰI（１）乃至ＰI（ｎ）で示さ
れ、第１のバッファ・アービタを送信アダプタに対応し
て所望の優先順位にプログラムする。入力ＰI（ｉ）は
ベクトルであり、各々はラインＰijで構成され、ｊはア
ダプタ＃ｉに対応する優先順位のｊ番目のビット（２進
コード）を意味する。例えば８個のアダプタが存在する
場合、各ベクトルＰI（ｉ） は３本のラインを有する。
そして、アダプタ＃１はラインＰ11、Ｐ12、及びＰ13を
有し、アダプタ＃２はラインＰ21、Ｐ22、及びＰ23を有
する。
【００３９】入力ＰI（ｉ） はアダプタの優先順位を選
択するようにプログラムされる。例えばアダプタ＃１が
バッファ・アービタを所有する場合、その入力Ｐ
I（１） は１１１（２進数）であり、アダプタ＃２が２
番目にバッファ・アービタを所有する場合、その入力Ｐ
I（２）は１１０である。入力ＰI（ｎ）が静的である場
合、各ラインを所望の電圧に接続することによりプログ
ラムされ、入力が動的な場合、アダプタに対応する優先
順位が時間と共に変化する。
【００４０】図１１を参照すると、第１のバッファ・ア
ービタ６１が示される。ｊ個のステージ６５．．．６５
Ｊが提供される。各ステージ６５はＡＮＤゲート６７を
有し、それらの出力は全てＯＲゲート６９の入力に接続
される。第１のステージ６５は入力ＰI（ｉ） の最上位
ビット間の優先順位を決定する。このようにして、ｊ番
目のステージ６５Ｊは入力ＰI （ｉ）の最下位ビット間
の優先順位を決定する。各ステージにおいて、ｎ個のＡ
ＮＤゲート６７が提供され、各々が各アダプタに対応す
る。ｉ番目のＡＮＤゲートは一方の入力がそれぞれの入
力Ｚi に接続され、他方の入力がラインＰijに接続され
る。ここでｊはステージ６５に相当し、ｉはアダプタ＃
ｉに対応する。例えば第１ステージの第１のＡＮＤゲー
トは、その入力がＺi及びＰ11 に接続される。ＡＮＤゲ
ート６７の出力は、ＯＲゲート６９のそれぞれの入力に
接続される。各ステージはまたｎ個の排他的論理和ゲー
ト７１を有する。ＯＲゲート６９の出力は、各排他的論
理和ゲート７１の一方の入力に接続される。ｉ番目の排
他的論理和ゲート７１の他方の入力は、ラインＰijに接
続される。従って、第１のステージ内の第１の排他的論
理和ゲートは、Ｐ11の入力を有する。各排他的論理和ゲ
ート７１の出力はインバータ７２により反転され、ＡＮ
Ｄゲート７３の入力に接続される。ｎ個のＡＮＤゲート
７３が存在する。第１のステージでは、ｉ番目のＡＮＤ
ゲート７３の他方の入力は、入力Ｚiに接続される。第
２、第３ステージ以降では、ｉ番目のＡＮＤゲート７３
Ａの他方の入力は、全段のステージのｉ番目のＡＮＤゲ
ートの出力に接続される。バッファ・アービタの最終ス
テージ６５ＪのＡＮＤゲートの出力は、Ｍ1乃至Ｍnで示
される。
【００４１】これらのラインＭ1乃至Ｍnは図１０の論理
回路に入力される。この回路は受信アダプタを定義す
る。各アダプタに対し、破線で囲まれる回路７５が提供
される。回路７５はｎ個存在する。各回路は、ｎ個の第
１のステージＡＮＤゲート７７、２ｎ個の第２ステージ
ＡＮＤゲート７９、８１、及びｎ個のＯＲゲート８３を
有する。出力バッファはサブ回路８５により選択され
る。サブ回路８５はＡＮＤゲート７７、ＡＮＤゲート７
９、ＡＮＤゲート８１、及びＯＲゲート８３を含む。従
って、各回路７５内にはｎ個のこうしたサブ回路８５が
存在する。ｎ個のアダプタの中から、ｉ番目のアダプタ
が受信アダプタとして選択される。各回路７５はｉ番目
のサブ回路８５を有する。アダプタ＃ｈと示される選択
送信アダプタに対応して、ｈ番目の回路７５の全ての第
１ステージＡＮＤゲート７７の一方の入力が、図９のラ
インＭh に接続される。ｈ番目の回路７５のｉ番目のサ
ブ回路８５内において、第１ステージＡＮＤゲート７７
の他方の入力は、レジスタＲhのそれぞれのｉ番目のビ
ットに接続される。２個の第２ステージＡＮＤゲート７
９、８１が存在する。"ニアリ・エンプティ"対応のＡＮ
Ｄゲート７９は次の入力を有する。すなわち、ラインＴ
O（ｉ）、Ｅh、及び第１ステージＡＮＤゲート７７の出
力である。"非フル"対応のＡＮＤゲート８１は次の入力
を有する。すなわち、第１ステージＡＮＤゲート７７の
出力、ラインＥh からの反転入力、及びラインＦh から
の反転入力である。第２のＡＮＤゲート７９、８１から
の出力は、それぞれのＯＲゲート８３の入力に接続され
る。ｉ番目のサブ回路８５の全てのＯＲゲート８３出力
（アダプタ＃ｉの出力バッファに対応）は、出力Ｚi を
生成するＯＲゲート８７の入力に接続される。
【００４２】ラインＺi乃至Ｚnは第２のバッファ・アー
ビタ８９に入力され、これは上述の第１のバッファ・ア
ービタ６１と同一である。ベクトル入力ＰO（１）乃至
ＰO（ｎ）が、第２のバッファ・アービタ８９に提供さ
れる。これらのベクトル入力は、図９のベクトル入力Ｐ
I（１）乃至ＰI（ｎ）と同様に構成され、どの出力バッ
ファが他の出力バッファに勝る優先順位を受信するかが
提供される。第２のバッファ・アービタ８９の出力は、
制御ラインＳ1乃至Ｓnを有する。これらの制御ライン
は、バス１１上の次のブロック・データに対応する受信
アダプタを決定する。
【００４３】図１２及び図１３を参照すると、Ｉ＝０に
対応して使用される論理回路が示される。図１２の回路
は受信アダプタを見い出すために使用される。この回路
は、ニアリ・エンプティの出力バッファを有するアダプ
タに優先権を提供し、次に非フルの出力バッファを有す
るアダプタが優先される。出力は図１３の回路内で使用
されて、送信アダプタを定義する。送信アダプタとして
は、選択された受信アダプタに対応するデータを有する
ものが選択される。
【００４４】図１２の回路は第３のバッファ・アービタ
９１を使用し、これは第１のバッファ・アービタ発生器
６１と同一である。入力ＰO（１）乃至ＰO（ｎ）はベク
トルであり、図１０の入力ＰO（１）乃至ＰO（ｎ）と同
じである。入力Ｚ1乃至Ｚnがそれぞれｎ個の論理回路９
３により提供され、各々は第１ステージＡＮＤゲート９
５、２個の第２ステージＡＮＤゲート９７、９９、及び
第３ステージＯＲゲート１０１から構成される。各第１
ステージＡＮＤゲート９５は、ｈ番目の出力バッファに
対応して次の入力を有する。すなわち、反転Ｉ、Ｄh、
及び反転Ｆhである。"フル"対応の第２ステージＡＮＤ
ゲート９７は、その入力として、反転Ｏ及び第１ステー
ジＡＮＤゲート９５の出力を有する。"ニアリ・エンプ
ティ"対応のＡＮＤゲート９９はその入力として、第１
ステージＡＮＤゲート９５の出力、ラインＯ及びライン
ＴO（ｈ） を有する。第２ステージＡＮＤゲート９７、
９９の出力は、ＯＲゲート１０１の入力に接続される。
ＯＲゲートの出力はラインＺhである。
【００４５】第３のバッファ・アービタ９１の出力はＳ
1乃至Ｓnであり、これらは図１３のＡＮＤゲート１０３
に入力される。図１３の回路は、図１２で選択される出
力バッファにもとづき、送信アダプタを定義する。図１
３は各送信アダプタに対応する論理回路１０７を示し、
各々は破線により囲まれて示される。図示のように、ｎ
個の回路１０７が存在する。各回路１０７はレジスタに
接続される。従って、ｈ番目の送信アダプタの回路１０
７はレジスタＲh に接続される。各回路はｎ個のＡＮＤ
ゲート１０３を有する。ｉ番目のＡＮＤゲート１０３
は、ｈ番目のアダプタの入力バッファに対応して、Ｓi
及びＲh（ｉ）に接続される入力を有する。全てのＡＮ
Ｄゲート１０３の出力は、ＯＲゲート１０５の入力に接
続される。ＯＲゲート１０５の出力は、ラインＺhであ
る。ラインＺ1乃至Ｚn は第４のバッファ・アービタ１
０９に接続され、これは第１のバッファ・アービタ６１
と同一である。第４のバッファ・アービタ１０９はベク
トル入力ＰI（１）乃至ＰI（ｎ）を有し、これらは図９
で述べられた入力と同じである。
【００４６】本発明のオペレーションについて次に示
す。データ処理システムのオペレーションの間、各アダ
プタ１５はその入力バッファ内に、接続される資源から
データを受信する。データはバス上の１個または複数の
資源に向けられる。アダプタはその入力バッファ内の全
てのデータから、特定の資源に向けられるデータを検索
することができる。同様にアダプタは、その入力バッフ
ァ上のデータに対応するターゲットとなる資源を判断で
きる。各アダプタはこのデータの１部を送信するため
に、中央アービタ１７によりバスへのアクセスを許可さ
れる。各アダプタはバスから自身にターゲット指定され
るデータを受信し、その出力バッファに記憶する。バス
へのアクセスは中央アービタ１７により許可される。出
力バッファからのデータはそれぞれの資源に出力され
る。
【００４７】単純化のため、均一なブロック・サイズの
データが、バスを横断して伝送されるものと仮定する。
これは各アクセスにより、最適なデータ・ブロック・サ
イズがバス上を伝送されるだけでなく、ＴI（ｉ）及び
ＴO（ｉ）を決定する閾値計算を単純化する。
【００４８】どのアダプタがバス上に送信し、どのアダ
プタがバスから受信するかを判断するために、中央アー
ビタはニアリ・フルの入力バッファを有するアダプタが
存在するか否かを判断し、存在する場合、そのニアリ・
フルの入力バッファが、エンプティまたは非フルの出力
バッファに向けてターゲット指定されるか否かを判断す
る。この情報は制御ラインＴI（ｉ）、ＴO（ｉ）、及び
Ｆi を介して獲得される。１個以上の非フルの出力バッ
ファにターゲット指定されるデータでニアリ・フル状態
の入力バッファを有するアダプタが、入力バッファのオ
ーバフロー及びそれに伴うデータ損失を阻止するため
に、バッファ・アービタを提供され、バスをアクセスす
る。例えば、アダプタ＃１がニアリ・フルの入力バッフ
ァを有する場合、それは自身のラインＴI（１） をハイ
にセットする。アダプタ＃１がアダプタ＃２に対応する
データを有する場合、そのレジスタはそのことをＲ
1（２）を１にセットすることにより示す。アダプタ＃
２が非フルの出力バッファを有すると、これはラインＦ
2 をロウにセットする。Ｒ1（２）＝１且つ反転Ｆ2＝１
なので、図４の回路はＡ1＝１を生成する。これは図７
の回路で使用され、ＴI（１）＝１且つＡ1＝１なので、
Ｉ＝１を生成する。
【００４９】アダプタ＃１がフルの出力バッファだけに
対応するデータをその入力バッファに有する場合、Ｆi
＝１のためにＡi＝０となり、アダプタ＃１はバスへの
アクセスを獲得できない。これはアダプタ＃１がそのデ
ータを送信する場所がないことによる。アダプタ＃１は
ターゲットの出力バッファがフルでなくなるまで待機し
なければならない。
【００５０】Ｉ＝１の時、図９の回路は許可され（ＴI
（１）及びＡ1が両方とも１なので）、図１２の第１の
回路は禁止される。なぜなら、図１２の第１ステージＡ
ＮＤゲート９５が（反転Ｉ入力により）禁止されるから
である。次に示すアルゴリズムが、最初に入力バッファ
（送信アダプタ）を選択し、次に出力バッファ（受信バ
ッファ）を選択するために使用される。最初に、Ｔ
I（ｋ）及びＡkが１である入力バッファの優先順位を活
動化する（図９参照）。これはアダプタ＃ｋの入力バッ
ファがニアリ・フルで、非フルの出力バッファがそのデ
ータに対応して存在することを示す。次に、バッファ・
アービタを所有する入力バッファが選択される。この入
力バッファを有するアダプタが＃ｈとなる。次に、Ｅh
＝１の場合（すなわちアダプタ＃ｈの入力バッファが、
ニアリ・エンプティの出力バッファに対応するデータを
有する）、Ｒh（ｉ）及びＴO（ｉ）が共に１である出力
バッファの優先順位を活動化する。Ｒh（ｉ） ＝１はア
ダプタ＃ｈの入力バッファが、アダプタ＃ｉの出力バッ
ファに対応するデータを有することを意味する。Ｅh ＝
０の場合、Ｒh（ｉ）及び反転Ｆiが共に１である出力バ
ッファ優先順位を活動化する。反転Ｆi ＝１は、アダプ
タ＃ｉの出力バッファがフルでないことを意味する。最
後に、バッファ・アービタにより出力バッファが選択さ
れる。
【００５１】例えば、アダプタ＃２の非フルの出力バッ
ファがアダプタ＃１の入力バッファによりターゲット指
定される場合、Ｉ＝１であるので、図９及び図１０の回
路が使用される。ＴI（１）＝１且つＡ1＝１なので、図
９において、ラインＺ1 はハイまたは１である。他のア
ダプタがニアリ・フルの入力バッファを有さない場合、
第１のバッファ・アービタ発生器６１の出力がＭ1＝ １
となり、それによりアダプタ＃１が送信アダプタとして
定義される。これは図１０のアダプタ＃１に対応する回
路７５（レジスタＲ1 を制御する）を許可する。なぜな
ら、第１ステージＡＮＤゲート７７が許可されるからで
ある。
【００５２】しかしながら、別のアダプタが、非フルの
出力バッファにターゲット指定されるデータでニアリ・
フルの入力バッファを有する場合、第１のバッファ・ア
ービタ６１は、どのアダプタが送信アダプタであるかを
判断する。例えば、アダプタ＃１の他に、アダプタ＃３
がニアリ・フルの入力バッファを有する場合、両方のラ
インＺ1及びＺ3がハイとなり、第１のバッファ・アービ
タ６１に入力される。第１のバッファ・アービタはベク
トル入力ＰI（１）及びＰI（３）により、アダプタ＃１
またはアダプタ＃３のどちらが高い優先順位を有するか
を判断する。ここでアダプタ＃１が優先順位ＰI（１）
＝１１１を有し、アダプタ＃３がより低い優先順位ＰI
（３） ＝１０１を有するものと仮定する。図１１を参
照すると、第１ステージ排他的論理和ゲート７１は、入
力ＰI（１）及びＰI（３）の最上位ビットのにおける０
をフィルタ出力する。最上位ビットは両者とも１のた
め、第１ステージは競合する。第１及び第３の排他的論
理和ゲート７３の出力は、第２ステージに受渡され、こ
れは中間ビットを比較する。ここではＰI（１） が１を
有するのに対し、ＰI（３） が０を有するため、Ｐ
I（１）がＰI（３）に勝ることになる。従って、第１の
排他的論理和ゲートの出力が１となり、第３のステージ
に受渡され、第３の排他的論理和ゲートの出力は０とな
り、第３のステージからブロックされる。アービタ６１
の出力はＭ1＝１ となり、他の全ての出力は０となる。
【００５３】図１０において、アダプタ＃１に対応する
回路１０７が許可される。第１ステージＡＮＤゲート７
７は、アダプタ＃１によりターゲット指定される出力バ
ッファを判断する。Ｒ1（２）＝１ であるため、アダプ
タ＃２に対応するサブ回路８５が許可される。第２ステ
ージＡＮＤゲート７９、８１は、ターゲット指定される
いずれかの出力バッファがニアリ・エンプティかを判断
する。そうである場合、Ｅ1＝１なので、単に非フルの
出力バッファのゲート回路が禁止される。Ｅ1＝１は、
図６の回路において、Ｒ1（２）＝１且つＴO（２）＝１
による。従って、ニアリ・エンプティＡＮＤゲート７９
がハイ出力を生成し、第２のバッファ・アービタ８９へ
入力されるラインＺ1 がハイとなる。他のアダプタがニ
アリ・エンプティの出力バッファを有さない場合、第２
のバッファ・アービタはＳ2＝１ を生成し、アダプタ＃
２を受信アダプタとして定義する。
【００５４】しかしながら、例えばアダプタ＃３が新た
なエンプティ出力バッファを有し、アダプタ＃１の入力
バッファによりターゲット指定される場合、第２のバッ
ファ・アービタ８９へ入力されるラインＺ3 がハイとな
る。第２のバッファ・アービタは、ベクトル入力Ｐ
O（２）及びＰO（３）を使用し、アダプタ＃２またはア
ダプタ＃３のどちらが高い優先順位を有するかを判断す
る。アダプタ＃２がより高い優先順位を有する場合、Ｓ
2＝１ となり、発生器８９からの他の全てのＳ出力は０
となる。
【００５５】ニアリ・エンプティに対し、アダプタ＃１
の入力バッファによりターゲット指定される出力バッフ
ァのいずれかがフルでない場合、"非フル"対応のＡＮＤ
ゲート８１が許可される。これはすなわち、Ｅiの反転
が１で且つＦiの反転が１であることによる。こうし
て、非フルの出力バッファの選択が許可される。
【００５６】以上述べたように、図９及び図１０の回路
を使用することにより、中央アービタは、バス上におい
て次にデータ転送するためにバスへのアクセスを所有す
るアダプタを制御する。非フルの出力バッファを有する
アダプタに向けてターゲット指定されるニアリ・フルの
入力バッファを有するアダプタが、バッファ・アービタ
を提供される。最初に、バッファ・アービタを所有する
送信アダプタが定義される。送信アダプタが定義される
と、次に送信アダプタによりターゲット指定される出力
バッファから、受信アダプタが定義される。ニアリ・エ
ンプティの出力バッファは、非フルの出力バッファより
も高い優先順位が提供される。
【００５７】ニアリ・フルの入力バッファを有するアダ
プタが存在しない場合、Ｉ＝０となり、図１２及び図１
３の回路が使用される。最初に出力バッファを選択し、
次に入力バッファを選択するために、次に示すアルゴリ
ズムが使用される。最初に、Ｏ＝１の場合（すなわち、
あるアダプタの入力バッファによりターゲット指定され
る、ニアリ・エンプティの出力バッファが存在する）、
ＴO（ｋ）及びＤkの両者が１である出力バッファの優先
順位を活動化する。Ｄk＝１ は、他の少なくとも１個の
アダプタ内に、アダプタ＃ｋの出力バッファに対応する
データが存在することを意味する。それ以外の場合に
は、Ｄk及び反転Ｆkの両者が１である出力バッファ（す
なわち、非フルの出力バッファの全て）の優先順位を活
動化する。次に、バッファ・アービタを所有する出力バ
ッファを選択する。仮にこれをアダプタ＃ｈと仮定す
る。次に、Ｒi（ｈ）＝１ である入力バッファの優先順
位を活動化する。各ターゲット・レジスタのｈ番目のビ
ットが調査される。最後に、最も高い優先順位により活
動化される入力バッファを選択する。
【００５８】例えば、アダプタ＃２がニアリ・エンプテ
ィの出力バッファを有するものとする。中央アービタ１
７は、アダプタ＃２の出力バッファにターゲット指定さ
れるデータを有する別のアダプタが存在するか否かを判
断する。ここでアダプタ＃１の入力バッファが、アダプ
タ＃２にターゲット指定されるデータを有すると仮定す
ると、Ｏ＝１となる。これは図５の回路において、Ｒ1
（２）＝１がＤ2＝２を生成し、図８の回路において、
ＴO（２）＝１ （アダプタ＃２の出力バッファがニアリ
・エンプティ）及びＤ2＝１ が、Ｏ＝１を生成すること
による。Ｏ＝１の場合、図１２の回路の"ニアリ・エン
プティ"対応のＡＮＤゲート９９は全て許可され、"非フ
ル"対応のＡＮＤゲート９７は全て禁止される。アダプ
タ＃２の出力バッファに対応するＡＮＤゲート９９に入
力される他の入力は、ＴO（２）＝１なので全て１とな
り、第１ステージＡＮＤゲート９５の出力は１となる
（反転Ｉ及びＤ2及び反転Ｆ2が全て１のため）。これは
ラインＺ2 上に、第３のバッファ・アービタ９１への入
力を生成する。
【００５９】第３のバッファ・アービタ９１へのライン
Ｚが活動状態であるアダプタが複数存在する場合、バッ
ファ・アービタを所有するアダプタが第３のバッファ・
アービタ９１により選択される。例えば、アダプタ＃３
がニアリ・エンプティの出力バッファを有し、それに対
するデータが存在する場合、入力ベクトル ＰO（２）及
び ＰO（３）が第３のバッファ・アービタ９１により比
較される。第３のバッファ・アービタ９１は出力Ｓh を
生成する。アダプタ＃２がバッファ・アービタを所有す
る場合、Ｓ2＝１となる。
【００６０】第３のバッファ・アービタ９１のこの出力
は、図１３の回路においてアダプタ＃２に関連するＡＮ
Ｄゲート１０３の全てを許可する。アダプタ＃２の出力
バッファに対応するデータを有するアダプタ＃ｉは、そ
のレジスタが Ｒi（２）＝１にセットされる。アダプタ
＃１がアダプタ＃２に対応するデータを有する場合に
は、Ｒ1（２）＝１である。これによりラインＺ1がハイ
となる。それ以外のアダプタがアダプタ＃２に対応する
データを有さない場合、第４のバッファ・アービタ１０
９の出力はＭ1＝１となり、他の全てのＭi出力は０とな
る。他のアダプタ、例えばアダプタ＃３がアダプタ＃２
に対応するデータを有する場合、第４のバッファ・アー
ビタ１０９は、入力ベクトルＰI（１）及びＰI（３）を
比較する。これらは図９と同じである。アダプタ＃１が
より高い優先順位を有する場合、第４のバッファ・アー
ビタ１０９はＭ1＝１を生成する。
【００６１】中央アービタ１７は、物理的にも一時的に
もバス１１のバックグランドで機能する。中央アービタ
はバス１１とは別の制御ラインを介して、アダプタとの
間で情報を送受信する。更に、中央アービタはデータが
バス上を伝送されている時間と同時に、バスをアクセス
するアダプタを決定する。
【００６２】データはブロック・サイズにより、バス上
へ伝送される。単純化のため、ブロック・サイズが均一
なものとする。クロック１６は全てのアダプタ及び中央
アービタを同期させる。例えば、第１のバス・サイクル
の間、アダプタ＃１がブロック・データをバスを介して
アダプタ＃２に送信する。更に第１のバス・サイクルの
間、中央アービタは、第２のバス・サイクルの間にバス
へのアクセスを所有する次のアダプタのセットを決定す
る。例えば、第２のバス・サイクルに対応して、中央ア
ービタは、アダプタ＃１がアダプタ＃３からブロック・
データを受信すると決定する。
【００６３】従来のアービタに対する本発明の利点は、
アダプタからの最も最近の情報を収容することが可能な
点である。本発明によれば、状態の変化が中央アービタ
を途絶させない。例えば、アダプタ＃１がアダプタ＃２
に対応するデータを有し、アダプタ＃１の入力バッファ
が１バス・サイクルの間にまだフルになっていないもの
と仮定する。他の入力バッファについてもフルでない場
合、アダプタ＃１はその優先順位が低いために、バスへ
のアクセスを獲得できない。しかしながら、突然、バス
・サイクルの終わり近くで、アダプタ＃１の入力バッフ
ァがニアリ・フルになり、ラインＴi（１） を活動化す
るものとする。次のバス・サイクルの開始の直前に中央
アービタ１７をターン・オンするために、従来のラッチ
回路が使用される。中央アービタは最も最近の情報によ
りバス・アクセスを決定するので、アダプタ＃１のニア
リ・フルの入力バッファを解放するために、アダプタ＃
１及びアダプタ＃２に対し、バスへのアクセスを提供す
る。
【００６４】本発明はＬＡＮに関して述べられてきた
が、本発明は複数の資源間でデータ転送を要求する他の
アプリケーションにおいても使用可能である。例えば、
本発明は自動窓口機（ＡＴＭ）及び他のスイッチング装
置に関連しても使用される。更に、本発明は、高速デー
タ伝送及び高帯域幅を要求するマルチメディア・アプリ
ケーションにおいても使用される。
【００６５】
【発明の効果】以上説明したように、本発明は、共用バ
スをアクセス可能な特定の資源を選択するフロー制御装
置を提供し、このフロー制御装置はバスのバックグラン
ドで動作するために、バス上におけるデータのスループ
ットを最大化する。
【図面の簡単な説明】
【図１】ローカル・エリア・ネットワークなどの複数資
源をサービスする共用バス、及び本発明の制御装置シス
テムのブロック図である。
【図２】制御装置システムの詳細ブロック図である。
【図３】中央アービタ内のレジスタＲiを更新する論理
回路を示すブロック図である。
【図４】中央アービタ内において制御ラインを生成する
論理回路を示す図である。
【図５】中央アービタ内において制御ラインを生成する
論理回路を示す図である。
【図６】中央アービタ内において制御ラインを生成する
論理回路を示す図である。
【図７】中央アービタ内において制御ラインを生成する
論理回路を示す図である。
【図８】中央アービタ内において制御ラインを生成する
論理回路を示す図である。
【図９】Ｉ＝１（非フルの出力バッファに対応するデー
タでニアリ・フル状態の少なくとも１個の入力バッファ
が存在することを示す）における送信アダプタを定義す
る論理回路の図である。
【図１０】Ｉ＝１（非フルの出力バッファに対応するデ
ータでニアリ・フル状態の少なくとも１個の入力バッフ
ァが存在することを示す）における受信アダプタを定義
する論理回路の図である。
【図１１】バッファ・アービタの論理回路の図である。
【図１２】Ｉ＝０（非フルの出力バッファに対応するデ
ータでニアリ・フル状態の入力バッファが存在しないこ
とを示す）における受信アダプタを定義する論理回路の
図である。
【図１３】Ｉ＝０（非フルの出力バッファに対応するデ
ータでニアリ・フル状態の入力バッファが存在しないこ
とを示す）における送信アダプタを定義する論理回路の
図である。
【符号の説明】
１３ 資源 １５ アダプタ １６ クロック １７ 中央アダプタ ３１ シフト・レジスタ ３３ デコーダ ３５ イネーブル入力 ７１、７３ 排他的論理和ゲート ８５ サブ回路 ９３、１０７ 論理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドリュー・ジョン・リンドス、サード アメリカ合衆国27707、ノースカロライナ 州ダラム、ジェームズ・ストリート 1421

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】各資源がバス上に送信されるデータを記憶
    する第１の記憶手段、及び上記バスからデータを受信す
    る第２の記憶手段を有し、各上記第１及び第２の記憶手
    段がデータ記憶容量を有する、複数の上記資源により共
    用される上記バスへの上記複数の資源によるアクセスを
    制御する方法であって、 ａ）各上記第１の記憶手段及び上記第２の記憶手段に含
    まれるデータ量のそれぞれの上記容量に対する充満度情
    報を獲得するステップと、 ｂ）上記充満度情報から、自身の第１の記憶手段からデ
    ータを送信するためにバスへのアクセスを所有する資
    源、及び自身の第２の記憶手段にデータを受信するため
    にバスへのアクセスを所有する資源を決定するステップ
    と、 を含む方法。
  2. 【請求項２】各上記第１の記憶手段内の上記データが１
    個または複数の上記第２の記憶手段に送信されるように
    ターゲット指定され、 ａ）各第１の記憶手段に対応して、上記それぞれの第１
    の記憶手段内のデータによりターゲット指定される第２
    の記憶手段の識別に関するターゲット情報を獲得するス
    テップと、 ｂ）バスへのアクセスを所有する資源を決定する上記ス
    テップが、上記充満度情報と一緒に上記ターゲット情報
    を使用し、自身の第１の記憶手段からデータを送信する
    ためにバスへのアクセスを所有する資源、及び自身の第
    ２の記憶手段にデータを受信するためにバスへのアクセ
    スを所有する資源を決定する、 請求項１記載の方法。
  3. 【請求項３】各資源がバス上に送信されるデータを記憶
    する第１の記憶手段、及び上記バスからデータを受信す
    る第２の記憶手段を有し、各上記第１及び第２の記憶手
    段がデータ記憶容量を有する、複数の上記資源を相互接
    続するバスを共用する上記複数の資源を含むデータ処理
    システムであって、 ａ）各上記第１の記憶手段及び上記第２の記憶手段に含
    まれるデータ量のそれぞれの上記容量に対する充満度情
    報を獲得する手段と、 ｂ）上記充満度情報から、自身の第１の記憶手段からデ
    ータを送信するためにバスへのアクセスを所有する資
    源、及び自身の第２の記憶手段にデータを受信するため
    にバスへのアクセスを所有する資源を選択する手段と、 ｃ）上記選択された資源に上記バスへのアクセスを許可
    する手段と、 を含むシステム。
  4. 【請求項４】各上記第１の記憶手段内の上記データが１
    個または複数の上記第２の記憶手段に送信されるように
    ターゲット指定され、 ａ）各第１の記憶手段に対応して、上記それぞれの第１
    の記憶手段内のデータによりターゲット指定される第２
    の記憶手段の識別に関するターゲット情報を獲得する手
    段と、 ｂ）上記選択手段が上記充満度情報と一緒に上記ターゲ
    ット情報を使用し、自身の第１の記憶手段からデータを
    送信するためにバスへのアクセスを所有する資源、及び
    自身の第２の記憶手段にデータを受信するためにバスへ
    のアクセスを所有する資源を決定する手段と、 を含む、請求項３記載のシステム。
  5. 【請求項５】共用バスを介して通信する複数の資源を有
    するデータ処理システムで使用されるフロー制御装置で
    あって、 ａ）上記バスに接続される複数のアダプタを含み、少な
    くとも１個のアダプタが各資源に対応して存在し、各ア
    ダプタは送信バッファ、受信バッファ、及びターゲット
    ・レジスタを含み、各アダプタの上記ターゲット・レジ
    スタがそれぞれの送信バッファ内のデータによりターゲ
    ット指定される受信バッファに関する情報を含み、 ｂ）制御ライン手段により各アダプタに接続されるアー
    ビタを含み、上記制御ライン手段が各アダプタから上記
    アービタに、それぞれの送信バッファの充満度、それぞ
    れの受信バッファのエンプティネス及び充満度、及び上
    記アービタ内に配置されるそれぞれのアービタ・ターゲ
    ット・レジスタにロードされるアダプタ・ターゲット・
    レジスタの内容に関する情報を送信し、上記制御ライン
    手段が上記アービタから各上記アダプタに、該アダプタ
    が送信バッファまたは受信バッファのいずれかによりバ
    スをアクセスするか否かに関する情報を送信する、 フロー制御装置。
  6. 【請求項６】上記アービタが、 ａ）上記制御ラインを介し上記アダプタから受信される
    上記情報から、非フルの受信バッファに対応するデータ
    でフルに近づいている送信バッファを含む、送受信バッ
    ファの第１のセットが存在するか否かを判断する手段
    と、 ｂ）上記第１の送受信バッファのセットを有する上記ア
    ダプタに上記バスへのアクセスを許可する手段と、 を含む、請求項５記載のフロー制御装置。
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