JPH02245860A - アクセス制御装置、バスの遊休時間を最小化する方法、ｄｍａ制御装置、及びｄｍａデータ転送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、直接メモリ・アクセス（ＤＭＡ）バス・アー
ビトレーションに関する。より具体的には、現在の転送
中に次の転送に関するアービトレーションを実行する事
によりバスの使用効率を高める技術に関する。

Ｂ、従来技術 従来技術は、ＤＭＡ転送中にバスの使用度を最大にし且
つ性能を改善するための多くの試みを行なっている。Ｉ
　Ｂ　Ｍ　　Ｔ　ｅｃｈｎ　ｔｅａｌ　　Ｄ　１ｓｃｌ
ｏｓｕｒｅＢｕｌｌｅｔｉｎ、　Ｖｏｌ、３０．　Ｎｏ
、　　１２．　　Ｍａｙ＋　　１９８８、ｐ、２１１は
、所与のデータ・ブロックを伝達するために行なわなけ
ればならないアービトレーションの総量を減少させるた
めに、ＤＭＡアービトレーションがより大きなデータ転
送を生じるような技術について述べている。またＩＢＭ
Ｔｅｃｈｎｉｃａｌ　　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌ
ｌｅｔｉｎ、　Ｖｏｌ、２４゜Ｎｏ、／Ｏ．Ｍａｒｃｈ
、１９８２．ｐ、５２９５は、ＤＭＡ転送を実行するた
めのマイクロコードの量及びデータ記憶サイズ要求を減
少させるために自動的なチャネル要求を提供する構成を
開示している。

米国特許出願第１７６１２２号（１９８８年３月３１日
出願）は、ＤＭＡにより開示されたメモリ転送を、キャ
ッシュ・ライン境界で中断きせ、処理装置要求にサービ
スしその後データ転送を再開させるための手段を含むメ
モリ・サブシステム制御装置に関する。

また、米国特許出願筒−−−−−−号は、一連のブロッ
ク転送の最初のものが開始すると、主処理装置からの介
入を必要としないＤ　Ｍ　Ａ　ｆｌＪ　御装置に関する
。

Ｃ１発明が解決しようとする課題 典型的には、従来技術において、１つのＤＭＡデータ転
送は、他のバス・アービトレーションが起きる以前に完
了する。バス・アービトレーションは従来技術のシステ
ムにおいてオーバーヘッドとなるばかりでなく、それ自
身好ましくない。次のＤＭＡバス要求が生じる前に他の
装置からの要求が認められるのに充分な遊休時間がバス
上に存在し、従って他のＤＭＡデータ転送が開始するこ
とを許す許可を遅延させる。

バス上の遊休時間を最小化し、且つ大量のデータを転送
するのに必要なりＭＡアービトレーションの開始の間の
時間を最小化する事が望ましい。

しかしながら、従来技術には、現在の転送がまだ進行中
の間に転送を保証するためにバス要求を開始する事によ
るバス帯域幅の最適化、従って背中合せのＤＭＡ転送を
可能にする事は教示されていない。

９１課題を解決するための手段 本発明は、データ転送サイクル時間中にバス・アービト
レーションを「隠す」ことにより、有用な事が何も生じ
ないサイクルの数を減少させる事により、従来技術の欠
点を克服し且つバスの使用を最適化する。良好な実施例
において、本発明は、主システム処理装置により駆動き
れ、主処理装置を通信リンクに接続する通信Ｉ／Ｏチャ
ネル中で使用される。チャネルのハードウェアは、ＤＭ
Ａ技術を用いて、通信リンクと主システム処理装置の記
憶装置との間の通信プロトコルとデータ転送を提供する
。

Ｉ／Ｏチャネルは、１対のバッファ及びいくつかのカウ
ンタ並びに独立に動作する３つの非同期的回路を含んで
いる。ＤＭＡ制御装置はＤＭＡバッファの状態をモニタ
し、進行中のトランザクションの型に基づき、適当な時
にそれ−らを満たすか又は空にするように作用する。送
信回路は、ＤＭＡバッファからデータを除去しそれを通
信リンク上に置くための論理を含んでいる。受信回路は
、リンクからデータを取り出しそれをＤＭＡバッファ中
に置くための論理を含んでいる。

送（ｇ動作中に各バッファと連係可能なカウンタがＤＭ
Ａｆ＃１ｍ装置中に含まれている。受信動作中にバッフ
ァ内に記憶きれたキャッシュ・ライン単位の計数値を維
持するために２つのカウンタが使用される。

リンクからデータを受信する時、受信論理は、データを
受信すると共にそれをカウントし、受は取ったキャッシ
ュ・ラインの数を各バッファに付属するキャッシュ・ラ
イン・カウンタにロードする。Ｄ　Ｍ　Ａ　１１１制御
装置は、共有Ｉ／Ｏバスを経由してキャッシュ・ライン
増分の形で、主記憶にデータを送り、現在のキャッシュ
・ラインが全て転送されてしまうまで各ラインの転送時
にキャッシュ・ライン・カウンタを減計数する。

各転送が進行中の間に、Ｄ　Ｍ　Ａ　＠８装置は、他の
キャッシュ・ラインが転送されるべきか否かを判定する
。もしそうであれば、制御装置は、進行中の転送が完了
する前にバス上に要求を置く。従って、次の転送は即座
に開始できる。

データを送信する時、Ｄ　Ｍ　Ａ　＠ｍ装置は、チャネ
ル中に存在するタグ・ワード・テーブルから読取りを行
なう。このテーブルは、システム処理装置によりロード
されたものであり、とりわけ、送信すべきデータのＤＭ
Ａアドレス及びそれらのアドレスから送信すべきデータ
のキャッシュ・ラインのカウントを含んでいる。

次にＤＭＡ１１ａｌ装置は、タグ・テーブルの記入項目
中のキャッシュ・ラインのカウントと、バッファ対の１
つの製置とを比較し、送信すべきキャッシュ・ラインの
総数又は１つのバッファ中に収容しうるキャッシュ・ラ
インの数のうち小きい方をキャッシュ・ライン・カウン
タにロードする。

タグ・テーブルのキャッシュ・ライン嗜カウントは、バ
ッファ容量だけ減少され、もし正の残りがあれば、その
値が元のタグ・テーブルのキャッシュ・ライン・カウン
トを置き換える。このようにして、ＤＭＡ＠ｔｌ装置は
、さらに転送すべきデータが残っている事を知ることが
できる。

データは、キャッシュ・ライン増分の形で主記憶から検
索きれ、Ｄ　Ｍ　Ａ　ｆｌｌＪ御装置は、そのバッファ
対の１つが一杯になるまで、キャッシュ・ライン・カウ
ンタを減計数する。

もし送信すべきデータがさらに存在すれば、ＤＭＡ制御
装置は、上述のようにそのバッファの他方を一杯にし、
一方最初のバッファは送信論理によりリンク上に創出き
れて空になる。ＤＭＡ＠御装置は、全てのデータが転送
されるまで、これちのステップを繰り返す。

関連のバッファが一杯になる時を探知するためにキャッ
シュ・ライン・カウンタを使用することにより、ＤＭＡ
ＩＩ］′ｍ装置は、連続的な転送を可能にする必要があ
る時に、バスに事前要求を行なうことができる。このよ
うにして、転送サイクル時間中にアービトレーション・
シーケンスが起こり、バスの帯域幅を増加させる。

転送中にバッファの状態をモニターし、その状態情報を
独立なデータ転送回路に通信する事は、いくつかの利点
を有している。第１に、複数のキャッシュ・ライン転送
が、論理区画の間に、各々の間に介入なしに転送できる
。後続するデータ転送に関するバス要求を、現在の転送
の終了する前に行なう事ができ、アービトレーションを
転送中にパイプライン化して、利用可能なバス帯域幅を
データの転送により良く利用する事ができる。

Ｅ、実施例 第１図は、本発明が提供きれているＩ／Ｏチャネルの概
略ブロック図である。シリアル・データは、信号線２を
経由して通イ３リンクから受は取られる。受信制御論理
４は、キャッシュ・ライン増分の形で、受信バイトを計
数し、その結果をキャッシュ・ライン・カウンタ８及び
／Ｏのいずれかにロードする。キャッシュ・ライン・カ
ウンタ８はデータ・バッファ１４に関連し、キャッシュ
・ライン・カウンタ／Ｏはデータ・バッファ１８に関連
している。この例示的な、良好な実施例では、キャッシ
ュ・ライン増分は６４バイトであり、各バッファ１４及
び１８の容量は２５６バイトである。従って、キャッシ
ュ・ライン・カウンタ８及び／Ｏは、各々、６４．１２
８．１９２又は２５６バイトに対応する０、１．２又は
３の値を含む。

カウンタ８及び／Ｏは、ＤＭＡ制御論理２０によりアク
セス可能である。ＤＭＡ制御論理２０ば、システム処理
装置２４により複数の記入項目を与えられるタグ・ワー
ド・テーブル２２からタグ・ワードを読取る。各記入項
目は、リンクからのデータを受は取る主記憶アドレスＡ
ＤＤＲ及びキャッシュ・ライン・カウントＣＬＣＮＴを
含む。ＣＬＣＮＴは、受信動作に関して、ある最大値に
セットされる。というのはリンクから到来するデータの
量は、データ終了インジケータを受信するまでは未知だ
からである。この条件は信号線２１を経由してＤＭＡ＠
御論理２０に知らされる。

ＤＭＡ制御論理２０が、活動状態のキャッシュ・ライン
・カウンタ８又は／Ｏに質問して、バッファ１４及び１
８のいずれかが満杯状態に接近しつつあるか、又はデー
タ終了信号を受は取ったと判断する時、それはバス要求
線２６上に要求を出。

バス許可信号は信号線２８を経由してＤ　Ｍ　Ａ　＊Ｊ
御論理２０に与えられる入力である。

データは、バッファ１４又は１８から８バイトずつマル
チプレクサ３０を経由して８バイト輻のデータ・バス３
２上に出力される。データ・バス３２及び（タグ・ワー
ド・テーブル２２からＤＭＡ１ｌａ！Ｉ論理２０により
取得された主記憶アドレスを伝える）アドレス信号線３
４は、マルチプレクサ３６を経由して共有Ｉ／Ｏバス４
０上に接続される。

第２図を参照すると、本発明を実施したＩ／Ｏチャネル
のブロック図、特に送信論理が示されている。データは
、ＤＭＡ制御装置２０の制御の下にシステム処理装置２
４から共有Ｉ／Ｏバス４０上に置かれ、交互にバッファ
１４及び１８中にロードされる。システム処理装置２４
は、転送されるへ％データを含む主記憶中のアドレスＡ
ＤＤＩ’１び転送されるべきデータのｆｆ１（キャッシ
ュ・ライン増分ＣＬＣＮＴの形で）を含む記入項目をタ
グ・ワード・テーブル２２にロードする。Ｄ　Ｍ　Ａ　
＠ＩＩＩ論理２０は、そのアドレス・カウンタＡＣＮＴ
に、タグ・ワード・テーブル記入項目の内容ＡＤＤＲを
ロードする。次にＤ　Ｍ　Ａ　＠御論理２０は、そのキ
ャッシュ・ライン・カウンタＣＬＣＮＴに、タグ・テー
ブルのＣＬＣＮＴからバッファ容量を引く事により決定
される、転送されるために残っているタグ・テーブルの
ＣＬＣＮＴｌ及びバッファ・サイズ即ちバッファ中に置
く事のできるキャッシュ・ライン増分の最大数のうち、
より小さいものをロードする。もし差がＯよりも大きけ
れば、タグ・テーブルＣＬＣＮＴはその差で置き換えら
れる。

ＤＭＡ＠ｍ論理２０は、通常の方式で主記憶の読取りを
開始する。共有Ｉ／Ｏバス４０上のデータは、マルチプ
レクサ４２及び４４を通過し、以前に述べたようにバッ
ファ１４．１８に交互にロードされる。

このバッファ・ロード動作が起きる時、ＤＭＡ制御論理
２０は、そのＣＬＣＮＴをモニタする。

もしＤＭＡのＣＬＣＮＴが０でかければ、ざらに多くの
データが転送されるべきである。従って、ＤＭ１４１Ｊ
ａｌｌ論理２０は、第１図に関連して説明したのと同様
の方式で、現在のデータ転送の完了に先行する時点でバ
ス要求を発行する。

バッファ１４又は１８のいずれかが満杯になる時、送信
制御論理５０は、そのバッファの内容をシリアル・デー
タ信号線５４を経て通信リンクに送出してそのバッファ
を空にする。

第３図及び第４図の両者において、文字Ａは主記憶にお
けるアドレスを表わす。また各文字りは８バイトのデー
タを表わし、全部で８つのＤはこの例の実施例では１つ
のキャッシュ・ライン増分に相当する。

第３図は、本発明が、通信リンクから受は取ったデータ
を共有Ｉ／Ｏシステム・バス４０を経由してシステム処
理装置のメモリに連続的に転送することを可能にするこ
とにより提供される性能の強化の性質をタイミング・チ
ャートの形で図示している。２番目及びその後のバス・
アービトレーションは、以前にバス４０上に置かれたデ
ータが完全に転送されないでも起きる。

時刻Ｔ１に最初のバス要求が発行される。これに応答し
て、時刻Ｔ２に、バス許可が生じる。アドレス及びデー
タは時刻Ｔ３にバス上に置かれる。

時刻Ｔ４１で１．：、ＤＭＡｆｌｉｌｌｌｌ論理２０は
、以前のデータ転送が完了していないにもかかわらず再
びバス要求を発行する必要があると決定する。このバス
要求はデータ転送とオーバーラツプする。時刻Ｔ５にお
いて、データ転送の終了と一致して、第２のバス許可が
受は取られる。最後のデータ転送に引き続いて、次のキ
ャッシュ・ライン・データ転送に伴なうアドレスとデー
タがバス上に置かれる。

第４図は、バス４０から通信リンクへのデータ転送の途
中にバス・アービトレーションがどのようにして起きる
かを示すタイミング・チャートである。時刻Ｔｌに、最
初のバス・アービトレーション・サイクルが完了し、Ｄ
ＭＡ制御論理がタグ・テーブル２２からアドレスＡＤＤ
Ｒをバス上に置く。その後、ＤＭＡ制御論理２０が主記
憶にアクセスする時刻Ｔ２と、主記憶中のそのアドレス
からデータがバス上に置かれる時点Ｔ３との間にバス上
にいくらかの遊休時間が続く。好ましいことに本発明で
は、その遊休時間に関して、ある補償が存在する。とい
うのは時刻Ｔ４において、データが転送中であるにもか
かわらず、ＤＭＡ制御論理２０がバス要求を生じるから
である。時刻Ｔ５で以前のデータ転送サイクルの完了と
一致して許可が与えられる。ＤＭＡ＠御論理２０は、タ
グ・テーブル２２から検索した次のアドレスをバス４０
上に置く。再び、主記憶へのアクセスが起きるとき、ア
ドレスの終了時Ｔ６とデータがバス上に置かれる時Ｔ７
との間に、バス上に遊休時間が存在する。

第３図及び第４図に関連して、データのキャッシュ・ラ
イン増分の転送完了に一致してバス許可を受は取らない
場合、バス許可を受は取る時まで本発明の改良きれたＤ
ＭＡ制唾論理は本質的に休止状態に留まる。言い換える
と、バスの利用可能性が中断すると（例えばシステムの
処理装置がバスの制御を他の装置に与える等の理由によ
り）、本発明は、バス許可の受信時に即座にデータ転送
がその転送動作を再開する事を可能にする。

第１図と共に第５図を参照する。これは受信動作中のＤ
ＭＡ制御論理２０を説明する流れ図である。任意の与え
られた受信動作の開始は端点７０で示される。ＤＭＡ制
御論理２ｏは、判定ブロック７２で、バッファ１４が受
信論理４により完全に満たされたか否かを判定するため
にカウンタ８に質問を行なう。もし満たされていなけれ
ば、ＤＭ　Ａ　１ｌｌｉｌＪ　１１１論理は、肯定的な
応答を見い出すまで反復を行ない、肯定的な応答を受は
取ると、ブロック７４でバス要求を出し、キャッシュ・
ライン転送を行ない、そしてそのキャッシュ・ライン・
カウンタＣＬＣＮＴを減計数させる。上述のように、Ｄ
ＭＡ制御論理２０は、次に判定ブロック７６で、そのＣ
ＬＣＮＴをテストする。もしその値がＯよりも大きけれ
ば、制御はブロック７４に戻る。

ＣＬＣＮＴがＯであると判定されると、ＤＭＡ論理は判
定ブロック７８でカウンタ／Ｏを調べる事によりバッフ
ァ１８の内容状態を照会する。もしバッファ１８が満杯
でなければ、バッファが満杯になるまで照会シーケンス
が反復される。次に、ブロック８０で、ＤＭＡ制御論理
２０は再び信号線２６上にバス要求を生じきせ、信号線
２８から許可信号を受信すると、キャッシュ・ライン転
送を行なう。以前のように、ＤＭＡのＣＬＣＮＴが減計
数される。ＤＭＡ　　ＣＬＣＮＴの新しい値はブロック
８２でテストされる。ＤＭＡ　　ＣＬＣＮＴがＯよりも
大きい間は、データ転送カウンタの減計数シーケンスが
反復される。ＤＭＡ　　ＣＬＣＮＴがＯになる時、照会
ブロック７２で開始するシーケンスが繰り返される。

第６図は転送動作中のＤＭＡ制御論理２０の流れ図であ
り、第２図を参照しながら説明する。任意の与えられた
送信動作は端点９０から始まる。

ステップ９２で、Ｄ　Ｍ　Ａ　＠御論理２０Ｌｔ信号線
２６上にバス要求を発生する。信号線２８上に許可を受
は取ると、主記憶をアクセスするために、バス上に主記
憶のアドレスが置かれる。キャッシュ・ライン増分の形
のデータがバス上に置かれ、最初にバッファ１４にロー
ドされる。そして以前と同様に、ＤＭＡ　　ＣＬＣＮＴ
が減計数される。ステップ９４で、Ｄ　Ｍ　Ａ　’ＩＪ
御論理２０は、バッファが一杯か否かを判定し、満杯の
条件が示されるまでステップ９２及び９４のシーケンス
を継続する。

その条件が生じると、ステップ９６で、バッファ１４か
ら信号線５４を経由して通信リンクにデータを送信する
ために送信論理５０に制御が渡される。

送信論理５０がバッファ１４を空にする間、ＤＭＡ＠ｍ
論理はバッファ１８のローディングを開始する。この動
作は、バス要求、及びバス上のデータを次のキャッシュ
・ライン増分で置き換えるための主記憶のアクセスを必
然的に伴なう。

ＤＭＡ制御論理２０は、次にステップ９８で、バッファ
１８が満杯か否かを判定する。そしてバッファ１８が満
杯になるまで、上記のバス要求主記憶アクセスのシーケ
ンスが反復される。次にＤＭＡ制御論理２０は、送信論
理５０がバッファ１４からのデータの転送を完了するま
で、ステップ／Ｏ０を経由してループする。次にステッ
プ／Ｏ２で、ＤＭＡ１ｆ制御論理２０は、送信論理５０
に、バッファ１８を空にして信号線５２上に送信するよ
うに指令する。

ステップ９２からステップ／Ｏ２ｔ−でのシーケンス全
体は、送信すべきデータの全体が通信リンクに送信され
るまで繰り返される。

Ｆ１発明の効果 本発明を用いれば、ＤＭＡデータ転送時にバスの使用効
率を向上させることかできる。

【図面の簡単な説明】

第１図は、本発明が実施されたＩ／Ｏチャネルの受信論
理のブロック図、 第２図は第１図と同様の送信論理のブロック図、第３図
は受信動作のタイミング図、 第４図は送信動作のタイミング図、 第５図は受信論理の流れ図、 第６図は送信論理の流れ図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名）

Claims (4)

【特許請求の範囲】
1. （１）主記憶装置と外部装置との間の非専用のバスを経
   由するＤＭＡブロック・データ転送中のバス帯域幅を最
   適化するシステムであつて、 転送されるブロックを構成するデータ単位の総数を決定
   する手段と、 上記データ単位を転送する手段と、 上記転送手段に付属し、各転送時に転送されるデータ単
   位の総数を更新する手段と、 以前のデータ単位の転送の完了前に後続のデータ単位の
   転送に関するバス要求を発行する手段とを有するシステ
   ム。
2. （２）外部装置から主記憶装置へバスを経由して、デー
   タのブロックを固定した大きさの増分ずつＤＭＡ転送す
   る時の共有Ｉ／Ｏバスの帯域幅利用を改善する方法であ
   つて、 （ａ）上記固定した大きさの増分を整数個含みうるバッ
   ファの対に交互に外部装置からデータをロードし、 （ｂ）各バッファのデータ量内容を決定し、（ｃ）上記
   ステップ（ｂ）でバッファが一杯であることが示される
   毎に、一杯のバッファからＩ／Ｏバスへデータの上記固
   定した大きさの増分のＤＭＡ転送を開始し、 （ｄ）以前のデータの増分の転送が完了する前に後続す
   るデータ転送に関するバス要求を発行し、（ｅ）データ
   のブロックが転送されるまで上記（ａ）乃至（ｄ）のス
   テップを順次に反復することを含む方法。
3. （３）主処理装置、Ｉ／Ｏチャネル、及び上記主処理装
   置と上記Ｉ／Ｏチャネルとを接続する共有バスを含むデ
   ータ処理システムにおいて、上記主処理装置と上記Ｉ／
   Ｏチャネルとの間のデータ転送中のバス使用を最適化す
   る方法であつて、 （ａ）転送すべき残りのデータの量のインジケータを維
   持し、 （ｂ）与えられた量のデータを転送し、 （ｃ）上記ステップ（ｂ）の進行中に、次の与えられた
   量のデータの転送に関するバス要求を発行し、 （ｄ）転送すべきデータの量がゼロになるまで上記ステ
   ップ（ａ）乃至（ｃ）を反復することを含む方法。
4. （４）主システム処理装置から共有バスを経て外部装置
   へデータのブロックを転送するＤＭＡ制御装置であつて
   、 転送すべきブロックがいくつのデータ単位から構成され
   ているかを実時間的に示す手段と、バス要求に応答して
   、データ単位をバス上に置く手段と、 以前のデータ単位の転送と後続のデータ単位の転送に関
   するバス要求とを重畳させる手段とを有するＤＭＡ制御
   装置。