JP2000250713A - ディスクアレイ制御装置 - Google Patents
ディスクアレイ制御装置Info
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- JP2000250713A JP2000250713A JP11055079A JP5507999A JP2000250713A JP 2000250713 A JP2000250713 A JP 2000250713A JP 11055079 A JP11055079 A JP 11055079A JP 5507999 A JP5507999 A JP 5507999A JP 2000250713 A JP2000250713 A JP 2000250713A
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Abstract
(57)【要約】
【課題】 ホストコンピュータとのインターフェース部
及び磁気ディスク装置とのインターフェース部とキャッ
シュメモリ部間のデータ転送速度のバランスをとること
よって、データ転送スループットの高いディスクアレイ
制御装置を提供する。 【解決手段】 ホストコンピュータとのインターフェー
ス部とを含むチャネルインタフェース部１１と、ディス
ク装置とのインターフェース部を含むディスクインタフ
ェース部１２と、磁気ディスク装置に格納するデータの
一部を一時的に格納するキャッシュメモリ部１４と、前
記チャネルインターフェース部及び前記ディスクインタ
ーフェース部と前記キャッシュメモリ部との間を接続す
るアクセスパスと、前記アクセスパスのデータ転送速度
を変更する手段とを設ける。 【効果】 アクセスパスに対するアクセス回数に応じ
て、該アクセスパスのデータ転送速度を設定することが
可能となる。
及び磁気ディスク装置とのインターフェース部とキャッ
シュメモリ部間のデータ転送速度のバランスをとること
よって、データ転送スループットの高いディスクアレイ
制御装置を提供する。 【解決手段】 ホストコンピュータとのインターフェー
ス部とを含むチャネルインタフェース部１１と、ディス
ク装置とのインターフェース部を含むディスクインタフ
ェース部１２と、磁気ディスク装置に格納するデータの
一部を一時的に格納するキャッシュメモリ部１４と、前
記チャネルインターフェース部及び前記ディスクインタ
ーフェース部と前記キャッシュメモリ部との間を接続す
るアクセスパスと、前記アクセスパスのデータ転送速度
を変更する手段とを設ける。 【効果】 アクセスパスに対するアクセス回数に応じ
て、該アクセスパスのデータ転送速度を設定することが
可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、データを分割して
複数の磁気ディスク装置に格納するディスクアレイ装置
の制御装置に関する。
複数の磁気ディスク装置に格納するディスクアレイ装置
の制御装置に関する。
【０００２】
【従来の技術】コンピュータの主記憶のＩ／Ｏ性能に比
べて、２次記憶装置として用いられる磁気ディスク装置
を使ったサブシステムのＩ／Ｏ性能は３〜４桁程度小さ
く、従来からこの差を縮めること、すなわちサブシステ
ムのＩ／Ｏ性能を向上する努力が各所でなされている。
サブシステムのＩ／Ｏ性能を向上させるための１つの方
法として、複数の磁気ディスク装置でサブシステムを構
成し、データを分割して複数の磁気ディスク装置に格納
する手段、いわゆるディスクアレイと呼ばれるシステム
が知られている。
べて、２次記憶装置として用いられる磁気ディスク装置
を使ったサブシステムのＩ／Ｏ性能は３〜４桁程度小さ
く、従来からこの差を縮めること、すなわちサブシステ
ムのＩ／Ｏ性能を向上する努力が各所でなされている。
サブシステムのＩ／Ｏ性能を向上させるための１つの方
法として、複数の磁気ディスク装置でサブシステムを構
成し、データを分割して複数の磁気ディスク装置に格納
する手段、いわゆるディスクアレイと呼ばれるシステム
が知られている。
【０００３】例えば、従来技術では、図２に示すように
ホストコンピュータ５０とディスクアレイ制御装置２間
のデータ転送を実行する複数のチャネルＩＦ部１１と、
磁気ディスク装置２０とディスクアレイ制御装置２間の
データ転送を実行する複数のディスクＩＦ部１２と、磁
気ディスク装置２０のデータを一時的に格納するキャッ
シュメモリ部１４と、磁気ディスク装置２０のデータ及
びディスクアレイ制御装置２に関する制御情報を格納す
る共有メモリ部１５を備え、キャッシュメモリ部１４お
よび共有メモリ部１５は全チャネルＩＦ部１１及びディ
スクＩＦ部１２からアクセス可能な構成となっている。
この従来技術では、チャネルＩＦ部１１及びディスクＩ
Ｆ部１２と共有メモリ部１５、またチャネルＩＦ部１１
及びディスクＩＦ部１２とキャッシュメモリ部１４間は
１：１に接続されている。
ホストコンピュータ５０とディスクアレイ制御装置２間
のデータ転送を実行する複数のチャネルＩＦ部１１と、
磁気ディスク装置２０とディスクアレイ制御装置２間の
データ転送を実行する複数のディスクＩＦ部１２と、磁
気ディスク装置２０のデータを一時的に格納するキャッ
シュメモリ部１４と、磁気ディスク装置２０のデータ及
びディスクアレイ制御装置２に関する制御情報を格納す
る共有メモリ部１５を備え、キャッシュメモリ部１４お
よび共有メモリ部１５は全チャネルＩＦ部１１及びディ
スクＩＦ部１２からアクセス可能な構成となっている。
この従来技術では、チャネルＩＦ部１１及びディスクＩ
Ｆ部１２と共有メモリ部１５、またチャネルＩＦ部１１
及びディスクＩＦ部１２とキャッシュメモリ部１４間は
１：１に接続されている。
【０００４】また、他の従来技術では、図３に示すよう
にホストコンピュータ５０とディスクアレイ制御装置３
間のデータ転送を実行する複数のチャネルＩＦ部１１
と、磁気ディスク装置２０とディスクアレイ制御装置３
間のデータ転送を実行する複数のディスクＩＦ部１２
と、磁気ディスク装置２０のデータを一時的に格納する
キャッシュメモリ部１４と、磁気ディスク装置２０のデ
ータ及びディスクアレイ制御装置３に関する制御情報を
格納する共有メモリ部１５を備え、各チャネルＩＦ部１
１及びディスクＩＦ部１２と共有メモリ部１５間は共有
バス１３０で接続され、各チャネルＩＦ１１部及びディ
スクＩＦ部１２とキャッシュメモリ部１４間は共有バス
１３１により接続されている。
にホストコンピュータ５０とディスクアレイ制御装置３
間のデータ転送を実行する複数のチャネルＩＦ部１１
と、磁気ディスク装置２０とディスクアレイ制御装置３
間のデータ転送を実行する複数のディスクＩＦ部１２
と、磁気ディスク装置２０のデータを一時的に格納する
キャッシュメモリ部１４と、磁気ディスク装置２０のデ
ータ及びディスクアレイ制御装置３に関する制御情報を
格納する共有メモリ部１５を備え、各チャネルＩＦ部１
１及びディスクＩＦ部１２と共有メモリ部１５間は共有
バス１３０で接続され、各チャネルＩＦ１１部及びディ
スクＩＦ部１２とキャッシュメモリ部１４間は共有バス
１３１により接続されている。
【０００５】
【発明が解決しようとする課題】ディスクアレイシステ
ムに対する高性能化要求に対して、これまでは、ディス
クアレイ制御装置の大規模化や構成要素の高速化、例え
ばチャネルＩＦ部内のプロセッサ数やキャッシュメモリ
容量の増大、高性能プロセッサの適用、内部バス幅の拡
大やバス転送能力の向上などで対応してきた。しかしな
がら、図３に示した従来技術では、内部バスの転送能力
がシステムの大規模化および性能向上に追従するのが困
難になりつつある。
ムに対する高性能化要求に対して、これまでは、ディス
クアレイ制御装置の大規模化や構成要素の高速化、例え
ばチャネルＩＦ部内のプロセッサ数やキャッシュメモリ
容量の増大、高性能プロセッサの適用、内部バス幅の拡
大やバス転送能力の向上などで対応してきた。しかしな
がら、図３に示した従来技術では、内部バスの転送能力
がシステムの大規模化および性能向上に追従するのが困
難になりつつある。
【０００６】そこで内部バス性能を向上させて高いメモ
リアクセス性能を得るために、図２に示した従来技術の
ように、チャネルＩＦ部及びディスクＩＦ部と共有メモ
リ及びキャッシュメモリ間を１：１に接続する方法が考
えられる。この方法によれば、メモリに接続したアクセ
スパス数に比例して内部バス性能が増加する。しかしな
がら、搭載するプロセッサ数の増大に比例して、共有メ
モリおよびキャッシュメモリへのアクセス要求も増加す
る。そのため、内部バス性能を最大限に引き出すため
に、各チャネルＩＦ部、ディスクＩＦ部−共有メモリ、
キャッシュメモリ間のアクセスを効率的に制御する必要
がある。
リアクセス性能を得るために、図２に示した従来技術の
ように、チャネルＩＦ部及びディスクＩＦ部と共有メモ
リ及びキャッシュメモリ間を１：１に接続する方法が考
えられる。この方法によれば、メモリに接続したアクセ
スパス数に比例して内部バス性能が増加する。しかしな
がら、搭載するプロセッサ数の増大に比例して、共有メ
モリおよびキャッシュメモリへのアクセス要求も増加す
る。そのため、内部バス性能を最大限に引き出すため
に、各チャネルＩＦ部、ディスクＩＦ部−共有メモリ、
キャッシュメモリ間のアクセスを効率的に制御する必要
がある。
【０００７】本発明の目的は上述の課題を解消し、チャ
ネルＩＦ部、ディスクＩＦ部−キャッシュメモリ間のア
クセスパスを効率的に使用し、キャッシュメモリへのデ
ータ転送スループットの高いディスクアレイ制御装置を
提供することにある。
ネルＩＦ部、ディスクＩＦ部−キャッシュメモリ間のア
クセスパスを効率的に使用し、キャッシュメモリへのデ
ータ転送スループットの高いディスクアレイ制御装置を
提供することにある。
【０００８】
【課題を解決するための手段】上記目的は、ホストコン
ピュータとのインターフェース部とを含むチャネルイン
タフェース部と、ディスク装置とのインターフェース部
を含むディスクインタフェース部と、磁気ディスク装置
に格納するデータの一部を一時的に格納するキャッシュ
メモリ部と、前記チャネルインターフェース部及び前記
ディスクインターフェース部と前記キャッシュメモリ部
との間を接続するアクセスパスと、前記アクセスパスの
データ転送速度を変更する手段とを有することを特徴と
するディスクアレイ制御装置により達成される。
ピュータとのインターフェース部とを含むチャネルイン
タフェース部と、ディスク装置とのインターフェース部
を含むディスクインタフェース部と、磁気ディスク装置
に格納するデータの一部を一時的に格納するキャッシュ
メモリ部と、前記チャネルインターフェース部及び前記
ディスクインターフェース部と前記キャッシュメモリ部
との間を接続するアクセスパスと、前記アクセスパスの
データ転送速度を変更する手段とを有することを特徴と
するディスクアレイ制御装置により達成される。
【０００９】望ましくは、前記アクセスパスのデータ転
送速度を変更する手段は、前記アクセスパスの駆動周波
数を変更する。
送速度を変更する手段は、前記アクセスパスの駆動周波
数を変更する。
【００１０】また、望ましくは、前記キャッシュメモリ
部は、前記アクセスパスに対するアクセス回数の履歴に
応じて、前記アクセスパスの駆動周波数を決定する制御
手段を有する。
部は、前記アクセスパスに対するアクセス回数の履歴に
応じて、前記アクセスパスの駆動周波数を決定する制御
手段を有する。
【００１１】また、望ましくは、前記チャネルインター
フェース部、及び前記ディスクインターフェース部は、
前記アクセスパスに対し、前記キャッシュメモリ部の前
記制御手段で決定した駆動周波数で、データを送出す
る。
フェース部、及び前記ディスクインターフェース部は、
前記アクセスパスに対し、前記キャッシュメモリ部の前
記制御手段で決定した駆動周波数で、データを送出す
る。
【００１２】また、望ましくは、前記キャッシュメモリ
部は、前記アクセスパスに対し、前記制御手段で決定し
た駆動周波数で、データを送出する。
部は、前記アクセスパスに対し、前記制御手段で決定し
た駆動周波数で、データを送出する。
【００１３】また、上記目的は、ホストコンピュータと
のインターフェース部とを含むチャネルインタフェース
部と、ディスク装置とのインターフェース部を含むディ
スクインタフェース部と、磁気ディスク装置に格納する
データの一部を一時的に格納するキャッシュメモリ部
と、前記チャネルインターフェース部及び前記ディスク
インタフェース部と前記キャッシュメモリ部との間を接
続するアクセスパスとを有し、前記キャッシュメモリ部
は、前記チャネルインタフェース部及び前記ディスクイ
ンタフェース部からのアクセス要求が競合した場合に、
アクセス回数の履歴に応じて、該アクセス要求を調停す
る手段を有することを特徴とするディスクアレイ制御装
置によっても達成される。
のインターフェース部とを含むチャネルインタフェース
部と、ディスク装置とのインターフェース部を含むディ
スクインタフェース部と、磁気ディスク装置に格納する
データの一部を一時的に格納するキャッシュメモリ部
と、前記チャネルインターフェース部及び前記ディスク
インタフェース部と前記キャッシュメモリ部との間を接
続するアクセスパスとを有し、前記キャッシュメモリ部
は、前記チャネルインタフェース部及び前記ディスクイ
ンタフェース部からのアクセス要求が競合した場合に、
アクセス回数の履歴に応じて、該アクセス要求を調停す
る手段を有することを特徴とするディスクアレイ制御装
置によっても達成される。
【００１４】また、上記目的は、ホストコンピュータと
のインターフェース部とを含むチャネルインタフェース
部と、ディスク装置とのインターフェース部を含むディ
スクインタフェース部と、磁気ディスク装置に格納する
データの一部を一時的に格納するキャッシュメモリ部
と、前記チャネルインターフェース部と前記キャッシュ
メモリ部との間を接続する第１のアクセスパスと、前記
ディスクインターフェース部と前記キャッシュメモリ部
との間を接続する第２のアクセスパスとを有し、前記第
１のアクセスパスのデータ転送速度と前記第２のアクセ
スパスのデータ転送速度とが異なることを特徴とするデ
ィスクアレイ制御装置によっても達成される。
のインターフェース部とを含むチャネルインタフェース
部と、ディスク装置とのインターフェース部を含むディ
スクインタフェース部と、磁気ディスク装置に格納する
データの一部を一時的に格納するキャッシュメモリ部
と、前記チャネルインターフェース部と前記キャッシュ
メモリ部との間を接続する第１のアクセスパスと、前記
ディスクインターフェース部と前記キャッシュメモリ部
との間を接続する第２のアクセスパスとを有し、前記第
１のアクセスパスのデータ転送速度と前記第２のアクセ
スパスのデータ転送速度とが異なることを特徴とするデ
ィスクアレイ制御装置によっても達成される。
【００１５】望ましくは、前記第１のアクセスパスの駆
動周波数と前記第２のアクセスパスの駆動周波数とが異
なる。
動周波数と前記第２のアクセスパスの駆動周波数とが異
なる。
【００１６】また、望ましくは、前記第２のアクセスパ
スの駆動周波数は、前記第１のアクセスパスの駆動周波
数よりも高い。
スの駆動周波数は、前記第１のアクセスパスの駆動周波
数よりも高い。
【００１７】また、上記目的は、ホストコンピュータと
のインターフェース部とを含むチャネルインタフェース
部と、ディスク装置とのインターフェース部を含むディ
スクインタフェース部と、磁気ディスク装置に格納する
データの一部を一時的に格納するキャッシュメモリ部
と、前記チャネルインターフェース部と前記キャッシュ
メモリ部との間を接続する第１のアクセスパスと、前記
ディスクインターフェース部と前記キャッシュメモリ部
との間を接続する第２のアクセスパスとを有し、前記第
１のアクセスパスの数と前記第２のアクセスパスの数と
が異なることを特徴とするディスクアレイ制御装置によ
っても達成される。
のインターフェース部とを含むチャネルインタフェース
部と、ディスク装置とのインターフェース部を含むディ
スクインタフェース部と、磁気ディスク装置に格納する
データの一部を一時的に格納するキャッシュメモリ部
と、前記チャネルインターフェース部と前記キャッシュ
メモリ部との間を接続する第１のアクセスパスと、前記
ディスクインターフェース部と前記キャッシュメモリ部
との間を接続する第２のアクセスパスとを有し、前記第
１のアクセスパスの数と前記第２のアクセスパスの数と
が異なることを特徴とするディスクアレイ制御装置によ
っても達成される。
【００１８】望ましくは、前記第２ののアクセスパス数
は、前記第１のアクセスパス数以上である。
は、前記第１のアクセスパス数以上である。
【００１９】また、望ましくは、前記ホストインタフェ
ース部と、前記ディスクインタフェース部と、前記キャ
ッシュメモリ部とは、スイッチを用いた相互結合網で接
続されている。
ース部と、前記ディスクインタフェース部と、前記キャ
ッシュメモリ部とは、スイッチを用いた相互結合網で接
続されている。
【００２０】また、上記目的は、ホストコンピュータと
のインターフェース部とを含むチャネルインタフェース
部と、ディスク装置とのインターフェース部を含むディ
スクインタフェース部と、磁気ディスク装置に格納する
データの一部を一時的に格納するキャッシュメモリ部
と、セレクタ部と、前記チャネルインターフェース部及
び前記ディスクインターフェース部と前記セレクタ部と
の間を接続する第１のアクセスパスと、前記セレクタ部
と前記キャッシュメモリ部とを接続する第２のアクセス
パスと、 前記第１のアクセスパスのデータ転送速度、
又は前記第２のアクセスパスのデータ転送速度を変更す
る手段とを有することを特徴とするディスクアレイ制御
装置によっても達成される。
のインターフェース部とを含むチャネルインタフェース
部と、ディスク装置とのインターフェース部を含むディ
スクインタフェース部と、磁気ディスク装置に格納する
データの一部を一時的に格納するキャッシュメモリ部
と、セレクタ部と、前記チャネルインターフェース部及
び前記ディスクインターフェース部と前記セレクタ部と
の間を接続する第１のアクセスパスと、前記セレクタ部
と前記キャッシュメモリ部とを接続する第２のアクセス
パスと、 前記第１のアクセスパスのデータ転送速度、
又は前記第２のアクセスパスのデータ転送速度を変更す
る手段とを有することを特徴とするディスクアレイ制御
装置によっても達成される。
【００２１】望ましくは、前記アクセスパスのデータ転
送速度を変更する手段は、前記第１のアクセスパスの駆
動周波数、又は前記第２のアクセスパスの駆動周波数を
変更する。
送速度を変更する手段は、前記第１のアクセスパスの駆
動周波数、又は前記第２のアクセスパスの駆動周波数を
変更する。
【００２２】また、望ましくは、前記セレクタ部は、前
記第１のアクセスパスに対するアクセス回数の履歴に応
じて、前記第１のアクセスパスの駆動周波数を決定する
制御手段を有し、前記キャッシュメモリ部は、前記第２
のアクセスパスに対するアクセス回数の履歴に応じて、
前記第２のアクセスパスの駆動周波数を決定する制御手
段を有する。
記第１のアクセスパスに対するアクセス回数の履歴に応
じて、前記第１のアクセスパスの駆動周波数を決定する
制御手段を有し、前記キャッシュメモリ部は、前記第２
のアクセスパスに対するアクセス回数の履歴に応じて、
前記第２のアクセスパスの駆動周波数を決定する制御手
段を有する。
【００２３】また、望ましくは、前記チャネルインター
フェース部、及び前記ディスクインターフェース部は、
前記第１のアクセスパスに対し、前記セレクタ部の前記
制御手段で決定した駆動周波数で、データを送出し、前
記セレクタ部は、前記第２のアクセスパスに対し、前記
キャッシュメモリ部の前記制御手段で決定した駆動周波
数で、データを送出する。
フェース部、及び前記ディスクインターフェース部は、
前記第１のアクセスパスに対し、前記セレクタ部の前記
制御手段で決定した駆動周波数で、データを送出し、前
記セレクタ部は、前記第２のアクセスパスに対し、前記
キャッシュメモリ部の前記制御手段で決定した駆動周波
数で、データを送出する。
【００２４】また、望ましくは、前記キャッシュメモリ
部は、前記第２のアクセスパスに対し、前記キャッシュ
メモリ部の前記制御手段で決定した駆動周波数で、デー
タを送出する。
部は、前記第２のアクセスパスに対し、前記キャッシュ
メモリ部の前記制御手段で決定した駆動周波数で、デー
タを送出する。
【００２５】また、望ましくは、前記セレクタ部は、前
記第１のアクセスパスに対し、前記セレクタ部の前記制
御手段で決定した駆動周波数で、データを送出する。
記第１のアクセスパスに対し、前記セレクタ部の前記制
御手段で決定した駆動周波数で、データを送出する。
【００２６】
【発明の実施の形態】以下、本発明の実施例を、図面を
用いて説明する。
用いて説明する。
【００２７】（実施例１）図１に、本発明の一実施例を
示す。
示す。
【００２８】ディスクアレイ制御装置１は、ホストコン
ピュータ５０との２つのインターフェース部（チャネル
ＩＦ部）１１、磁気ディスク装置２０との２つのインタ
ーフェース部（ディスクＩＦ部）１２、２つのキャッシ
ュメモリ部１４と、８本のアクセスパス０：１３５とを
有する。
ピュータ５０との２つのインターフェース部（チャネル
ＩＦ部）１１、磁気ディスク装置２０との２つのインタ
ーフェース部（ディスクＩＦ部）１２、２つのキャッシ
ュメモリ部１４と、８本のアクセスパス０：１３５とを
有する。
【００２９】チャネルＩＦ部１１は、ホストコンピュー
タ５０との２つのＩＦ（ホストＩＦ）１０２、２つのマ
イクロプロセッサ１０１、キャッシュメモリ部１４への
１つのアクセス制御部（ＣＭアクセス制御部）１０４を
有し、ホストコンピュータ５０とキャッシュメモリ部１
４間のデータ転送を実行する。マイクロプロセッサ１０
１及びホストＩＦ１０２は内部バス１１０によって接続
され、ＣＭアクセス制御部１０４は２つのホストＩＦ１
０２へ直接接続されている。
タ５０との２つのＩＦ（ホストＩＦ）１０２、２つのマ
イクロプロセッサ１０１、キャッシュメモリ部１４への
１つのアクセス制御部（ＣＭアクセス制御部）１０４を
有し、ホストコンピュータ５０とキャッシュメモリ部１
４間のデータ転送を実行する。マイクロプロセッサ１０
１及びホストＩＦ１０２は内部バス１１０によって接続
され、ＣＭアクセス制御部１０４は２つのホストＩＦ１
０２へ直接接続されている。
【００３０】ディスクＩＦ部１２は、磁気ディスク装置
２０との２つのＩＦ（ドライブＩＦ）１０３、２つのマ
イクロプロセッサ１０１、キャッシュメモリ部１４への
１つのアクセス制御部（ＣＭアクセス制御部）１０４を
有し、磁気ディスク装置２０とキャッシュメモリ部１４
間のデータ転送を実行する。マイクロプロセッサ１０１
及びドライブＩＦ１０３は内部バス１１１によって接続
され、ＣＭアクセス制御部１０４は２つのドライブＩＦ
１０２へ直接接続されている。
２０との２つのＩＦ（ドライブＩＦ）１０３、２つのマ
イクロプロセッサ１０１、キャッシュメモリ部１４への
１つのアクセス制御部（ＣＭアクセス制御部）１０４を
有し、磁気ディスク装置２０とキャッシュメモリ部１４
間のデータ転送を実行する。マイクロプロセッサ１０１
及びドライブＩＦ１０３は内部バス１１１によって接続
され、ＣＭアクセス制御部１０４は２つのドライブＩＦ
１０２へ直接接続されている。
【００３１】キャッシュメモリ部１４は、メモリコント
ローラ１０５とメモリモジュール１０６を有し、磁気デ
ィスク装置２０へ記録するデータや、そのデータ及びシ
ステム内の管理情報等を格納する。
ローラ１０５とメモリモジュール１０６を有し、磁気デ
ィスク装置２０へ記録するデータや、そのデータ及びシ
ステム内の管理情報等を格納する。
【００３２】１つのチャネルＩＦ部１１と１つのキャッ
シュメモリ部１４間、及び１つのディスクＩＦ部１２と
１つのキャッシュメモリ部１４間は１本のアクセスパス
０：１３５で接続する。ここで、各アクセスパス０：１
３５の幅は同じである。また、上記個数は一実施例に過
ぎず、個数を上記に限定するものではない。
シュメモリ部１４間、及び１つのディスクＩＦ部１２と
１つのキャッシュメモリ部１４間は１本のアクセスパス
０：１３５で接続する。ここで、各アクセスパス０：１
３５の幅は同じである。また、上記個数は一実施例に過
ぎず、個数を上記に限定するものではない。
【００３３】図４は、ＣＭアクセス制御部１０４内の構
成を示している。ＣＭアクセス制御部１０４は、セレク
タ３０２、アドレス、コマンド、データを一時格納する
パケットバッファ３０３、キャッシュメモリ部１４に繋
がるアクセスパス０：１３５とのパスＩＦ３０１、デー
タのエラーチェック部３００、データ転送制御部３１
０、データ転送時にデータと並送する同期信号の発生／
受信部３２０を有する。セレクタ３０２の２つのポート
はデータ線２１０でホストＩＦ１０２あるいはドライブ
ＩＦ１０３に接続される。また、セレクタ３０２の他の
２つのポートはパスＩＦ３０１に接続される。パスＩＦ
３０１は、アクセスパス０：１３５により、キャッシュ
メモリ部１４と接続される。データ転送制御部３１０
は、制御線１：２１１により、ホストＩＦ１０２又はド
ライブＩＦ１０３、及びキャッシュメモリ部１４のメモ
リコントローラ１０５内のデータ転送制御部３１５と接
続される。データ転送制御部３１０は、セレクタ３０２
の切り替えを行う。同期信号発生／受信部３２０は、同
期信号線２２０により、メモリコントローラ１０５内の
同期信号発生／受信部３２０と接続される。データの送
信時には、データ転送制御部３１０から指示された駆動
周波数で、パスＩＦ３０１と同期してデータと同期信号
を並送する。またデータの受信時には、データと並送さ
れてきた同期信号を使用してデータを取り込む。
成を示している。ＣＭアクセス制御部１０４は、セレク
タ３０２、アドレス、コマンド、データを一時格納する
パケットバッファ３０３、キャッシュメモリ部１４に繋
がるアクセスパス０：１３５とのパスＩＦ３０１、デー
タのエラーチェック部３００、データ転送制御部３１
０、データ転送時にデータと並送する同期信号の発生／
受信部３２０を有する。セレクタ３０２の２つのポート
はデータ線２１０でホストＩＦ１０２あるいはドライブ
ＩＦ１０３に接続される。また、セレクタ３０２の他の
２つのポートはパスＩＦ３０１に接続される。パスＩＦ
３０１は、アクセスパス０：１３５により、キャッシュ
メモリ部１４と接続される。データ転送制御部３１０
は、制御線１：２１１により、ホストＩＦ１０２又はド
ライブＩＦ１０３、及びキャッシュメモリ部１４のメモ
リコントローラ１０５内のデータ転送制御部３１５と接
続される。データ転送制御部３１０は、セレクタ３０２
の切り替えを行う。同期信号発生／受信部３２０は、同
期信号線２２０により、メモリコントローラ１０５内の
同期信号発生／受信部３２０と接続される。データの送
信時には、データ転送制御部３１０から指示された駆動
周波数で、パスＩＦ３０１と同期してデータと同期信号
を並送する。またデータの受信時には、データと並送さ
れてきた同期信号を使用してデータを取り込む。
【００３４】図６は、ＣＭアクセス制御部１０４内のデ
ータ転送制御部３１０内の構成を示している。データ転
送制御部３１０は、アービタ３１１、２つの制御信号発
生／受信部３１２、駆動周波数選択部３１３を有する。
１つの制御信号発生／受信部３１２は、制御線１：２１
１により、ホストＩＦ１０２またはドライブＩＦ１０３
と接続され、アービトレーションに必要な情報をアービ
タ３１１に送る。アービタ３１１は、アービトレーショ
ンを行い、セレクタ切り替え信号をセレクタ３０２へ送
出する。もう１つの制御信号発生／受信部３１２は、制
御線２：２１２により、メモリコントローラ１０５と接
続される。また、アービタ３１１からセレクタ切り替え
完了の信号を受け、制御線２：２１２によってアクセス
開始信号を送出する。さらに、制御線２：２１２によっ
て、メモリコントローラ１０５から送られてきたアクセ
スパス０：１３５の駆動周波数変更を指示する信号を駆
動周波数選択部３１３へ送出する。駆動周波数選択部３
１３は、同期信号発生／受信部３２０が設定可能な駆動
周波数のテーブルを持っており、駆動周波数変更を指示
する信号によりテーブルから駆動周波数の値を選択し、
その値を同期信号発生／受信部３２０へ送る。
ータ転送制御部３１０内の構成を示している。データ転
送制御部３１０は、アービタ３１１、２つの制御信号発
生／受信部３１２、駆動周波数選択部３１３を有する。
１つの制御信号発生／受信部３１２は、制御線１：２１
１により、ホストＩＦ１０２またはドライブＩＦ１０３
と接続され、アービトレーションに必要な情報をアービ
タ３１１に送る。アービタ３１１は、アービトレーショ
ンを行い、セレクタ切り替え信号をセレクタ３０２へ送
出する。もう１つの制御信号発生／受信部３１２は、制
御線２：２１２により、メモリコントローラ１０５と接
続される。また、アービタ３１１からセレクタ切り替え
完了の信号を受け、制御線２：２１２によってアクセス
開始信号を送出する。さらに、制御線２：２１２によっ
て、メモリコントローラ１０５から送られてきたアクセ
スパス０：１３５の駆動周波数変更を指示する信号を駆
動周波数選択部３１３へ送出する。駆動周波数選択部３
１３は、同期信号発生／受信部３２０が設定可能な駆動
周波数のテーブルを持っており、駆動周波数変更を指示
する信号によりテーブルから駆動周波数の値を選択し、
その値を同期信号発生／受信部３２０へ送る。
【００３５】図５は、キャッシュメモリ部１４内の構成
を示している。キャッシュメモリ部１４は、メモリコン
トローラ１０５とメモリモジュール１０６を有する。メ
モリコントローラ１０５は、チャネルＩＦ部１１及びデ
ィスクＩＦ部１２に繋がるアクセスパス０：１３５との
４つのパスＩＦ３０１、セレクタ３０４、アドレス、コ
マンド、データを一時格納するパケットバッファ３０
３、データのエラーチェック部３００、メモリモジュー
ル１０６へのアクセスを制御するメモリ制御部３０７、
ＣＭアクセス制御部１０４から送出されたアドレス及び
コマンドを解析するアドレス・コマンド（ａｄｒ、ｃｍ
ｄ）解析部３０５、データ転送制御部３１５、データ転
送時にデータと並送する同期信号の発生／受信部３２０
を有する。データ転送制御部３１５は、制御線２：２１
２でＣＭアクセス制御部１０４内のデータ転送制御部３
１０に接続される。また、データ転送制御部３１５は、
セレクタ３０４の切り替えを行う。また、同期信号発生
／受信部３２０は、同期信号線２２０でＣＭアクセス制
御部１０４内の同期信号発生／受信部３２０に接続され
る。データの送信時には、データ転送制御部３１５から
指示された駆動周波数で、パスＩＦ３０１と同期してデ
ータと同期信号を並送する。またデータの受信時には、
データと並送されてきた同期信号を使用してデータを取
り込む。
を示している。キャッシュメモリ部１４は、メモリコン
トローラ１０５とメモリモジュール１０６を有する。メ
モリコントローラ１０５は、チャネルＩＦ部１１及びデ
ィスクＩＦ部１２に繋がるアクセスパス０：１３５との
４つのパスＩＦ３０１、セレクタ３０４、アドレス、コ
マンド、データを一時格納するパケットバッファ３０
３、データのエラーチェック部３００、メモリモジュー
ル１０６へのアクセスを制御するメモリ制御部３０７、
ＣＭアクセス制御部１０４から送出されたアドレス及び
コマンドを解析するアドレス・コマンド（ａｄｒ、ｃｍ
ｄ）解析部３０５、データ転送制御部３１５、データ転
送時にデータと並送する同期信号の発生／受信部３２０
を有する。データ転送制御部３１５は、制御線２：２１
２でＣＭアクセス制御部１０４内のデータ転送制御部３
１０に接続される。また、データ転送制御部３１５は、
セレクタ３０４の切り替えを行う。また、同期信号発生
／受信部３２０は、同期信号線２２０でＣＭアクセス制
御部１０４内の同期信号発生／受信部３２０に接続され
る。データの送信時には、データ転送制御部３１５から
指示された駆動周波数で、パスＩＦ３０１と同期してデ
ータと同期信号を並送する。またデータの受信時には、
データと並送されてきた同期信号を使用してデータを取
り込む。
【００３６】図８は、メモリコントローラ１０５内のア
ドレス（ａｄｒ）、コマンド（ｃｍｄ）解析部３０５の
構成を示している。ａｄｒ、ｃｍｄ解析部３０５は、バ
ッファ３５１、アドレス（ａｄｒ）抽出部３５２、コマ
ンド（ｃｍｄ）抽出部３５３、カウンタ３５４を有す
る。ａｄｒ、ｃｍｄ解析部３０５では、メモリコントロ
ーラ１０５に接続される４本のアクセスパス０：１３５
それぞれに１つずつ割り当てられたバッファ３５１に、
アドレス、コマンドを格納する。ａｄｒ抽出部３５２及
びｃｍｄ抽出部３５３では、アクセスするメモリのアド
レスとアクセスの種類を割り出し、メモリ制御部３０７
へ送出する。また、バッファ３５１にアドレス及びコマ
ンドを格納する毎に、バッファ毎に割り当てたカウンタ
をカウントアップする。
ドレス（ａｄｒ）、コマンド（ｃｍｄ）解析部３０５の
構成を示している。ａｄｒ、ｃｍｄ解析部３０５は、バ
ッファ３５１、アドレス（ａｄｒ）抽出部３５２、コマ
ンド（ｃｍｄ）抽出部３５３、カウンタ３５４を有す
る。ａｄｒ、ｃｍｄ解析部３０５では、メモリコントロ
ーラ１０５に接続される４本のアクセスパス０：１３５
それぞれに１つずつ割り当てられたバッファ３５１に、
アドレス、コマンドを格納する。ａｄｒ抽出部３５２及
びｃｍｄ抽出部３５３では、アクセスするメモリのアド
レスとアクセスの種類を割り出し、メモリ制御部３０７
へ送出する。また、バッファ３５１にアドレス及びコマ
ンドを格納する毎に、バッファ毎に割り当てたカウンタ
をカウントアップする。
【００３７】図７は、メモリコントローラ１０５のデー
タ転送制御部３１５内の構成を示している。データ転送
制御部３１５は、アービタ３１１、２つの制御信号発生
／受信部３１２、駆動周波数演算部３１４、駆動周波数
選択部３１３を有する。１つの制御信号発生／受信部３
１２は、制御線２：２１２により、ＣＭアクセス制御部
１０４内のデータ転送制御部３１０と接続され、ＣＭア
クセス制御部１０４からのアクセス要求をアービタ３１
１に伝える。アービタ３１１は、アービトレーションを
行い、セレクタ切り替え信号をセレクタ３０４へ送出す
る。もう１つの制御信号発生／受信部３１２は、制御線
４：２１４により、メモリ制御部３０７と接続され、ア
ービタ３１１からセレクタ切り替え完了の信号を受け、
制御線４：２１４によってメモリ制御部３０７へメモリ
アクセス開始信号を送出する。駆動周波数演算部３１４
は、ａｄｒ、ｃｍｄ解析部３０５内のカウンタのカウン
ト数を読み出し、４本のアクセスパス０：１３５のアク
セス回数の比を計算し、駆動周波数選択部３１３へ送
る。駆動周波数選択部３１３は、同期信号発生／受信部
３２０が設定可能な駆動周波数のテーブルを持ってお
り、そのテーブルを参照して各アクセスパスの駆動周波
数の比がアクセス回数の比に近くなるように各アクセス
パスの駆動周波数を選択し、その駆動周波数の値を同期
信号発生／受信部３２０へ送る。また駆動周波数選択部
３１３は、制御信号発生／受信部３１２、制御線２：２
１２を介して、アクセスパス０：１３５の駆動周波数変
更を指示する信号をデータ転送制御部３１０内の駆動周
波数選択部３１３へ送出する。
タ転送制御部３１５内の構成を示している。データ転送
制御部３１５は、アービタ３１１、２つの制御信号発生
／受信部３１２、駆動周波数演算部３１４、駆動周波数
選択部３１３を有する。１つの制御信号発生／受信部３
１２は、制御線２：２１２により、ＣＭアクセス制御部
１０４内のデータ転送制御部３１０と接続され、ＣＭア
クセス制御部１０４からのアクセス要求をアービタ３１
１に伝える。アービタ３１１は、アービトレーションを
行い、セレクタ切り替え信号をセレクタ３０４へ送出す
る。もう１つの制御信号発生／受信部３１２は、制御線
４：２１４により、メモリ制御部３０７と接続され、ア
ービタ３１１からセレクタ切り替え完了の信号を受け、
制御線４：２１４によってメモリ制御部３０７へメモリ
アクセス開始信号を送出する。駆動周波数演算部３１４
は、ａｄｒ、ｃｍｄ解析部３０５内のカウンタのカウン
ト数を読み出し、４本のアクセスパス０：１３５のアク
セス回数の比を計算し、駆動周波数選択部３１３へ送
る。駆動周波数選択部３１３は、同期信号発生／受信部
３２０が設定可能な駆動周波数のテーブルを持ってお
り、そのテーブルを参照して各アクセスパスの駆動周波
数の比がアクセス回数の比に近くなるように各アクセス
パスの駆動周波数を選択し、その駆動周波数の値を同期
信号発生／受信部３２０へ送る。また駆動周波数選択部
３１３は、制御信号発生／受信部３１２、制御線２：２
１２を介して、アクセスパス０：１３５の駆動周波数変
更を指示する信号をデータ転送制御部３１０内の駆動周
波数選択部３１３へ送出する。
【００３８】チャネルＩＦ部１１からキャッシュメモリ
部１４へのアクセス回数及びディスクＩＦ部１２からキ
ャッシュメモリ部１４へのアクセス回数は、ホストコン
ピュータからのアクセスの種類によって変化する。この
ため、アクセス回数の多いアクセスパスのスループット
は下がり、それがネックとなって装置全体のスループッ
トが制限される。上記のようにアクセス回数の比をもと
にアクセスパス０：１３５毎にデータ転送速度を変える
ことにより、アクセス回数の多いアクセスパスのスルー
プットが高まる。これにより、アクセス回数の多いアク
セスパスのスループットのネックが解消され、装置全体
のスループットの向上が可能となる。
部１４へのアクセス回数及びディスクＩＦ部１２からキ
ャッシュメモリ部１４へのアクセス回数は、ホストコン
ピュータからのアクセスの種類によって変化する。この
ため、アクセス回数の多いアクセスパスのスループット
は下がり、それがネックとなって装置全体のスループッ
トが制限される。上記のようにアクセス回数の比をもと
にアクセスパス０：１３５毎にデータ転送速度を変える
ことにより、アクセス回数の多いアクセスパスのスルー
プットが高まる。これにより、アクセス回数の多いアク
セスパスのスループットのネックが解消され、装置全体
のスループットの向上が可能となる。
【００３９】また、アクセスパスの物理的な駆動周波数
は固定しておき、データ転送制御部３１５のアービタ３
１１において、アクセス回数の多い順にアクセスパスに
優先度を設定してアービトレーションを行うことによ
り、アクセス回数の多いアクセスパスの実効的なデータ
転送速度を上げることが可能となる。これによっても、
アクセス回数の多いアクセスパスのスループットを高め
ることができ、装置全体のスループットの向上が可能と
なる。
は固定しておき、データ転送制御部３１５のアービタ３
１１において、アクセス回数の多い順にアクセスパスに
優先度を設定してアービトレーションを行うことによ
り、アクセス回数の多いアクセスパスの実効的なデータ
転送速度を上げることが可能となる。これによっても、
アクセス回数の多いアクセスパスのスループットを高め
ることができ、装置全体のスループットの向上が可能と
なる。
【００４０】通常アクセス回数の差は、チャネルＩＦ部
１１とキャッシュメモリ部１４間のアクセスパスと、デ
ィスクＩＦ部１２とキャッシュメモリ部１４間のアクセ
スパスの間で生じる。したがって、チャネルＩＦ部１１
とキャッシュメモリ部１４間のアクセスパスと、ディス
クＩＦ部１２とキャッシュメモリ部１４間のアクセスパ
スの間で、データ転送速度を等しくしたり、異ならせた
りすることにより、アクセスパス毎にデータ転送速度を
制御する場合に比べて、データ転送速度の制御が容易に
なる。
１１とキャッシュメモリ部１４間のアクセスパスと、デ
ィスクＩＦ部１２とキャッシュメモリ部１４間のアクセ
スパスの間で生じる。したがって、チャネルＩＦ部１１
とキャッシュメモリ部１４間のアクセスパスと、ディス
クＩＦ部１２とキャッシュメモリ部１４間のアクセスパ
スの間で、データ転送速度を等しくしたり、異ならせた
りすることにより、アクセスパス毎にデータ転送速度を
制御する場合に比べて、データ転送速度の制御が容易に
なる。
【００４１】本実施例では、チャネルＩＦ部１１あるい
はディスクＩＦ部１２に繋がるアクセスパス０：１３５
とのパスＩＦ３０１の数を４つとした。上記個数は一実
施例に過ぎず、個数を上記に限定するものではない。
はディスクＩＦ部１２に繋がるアクセスパス０：１３５
とのパスＩＦ３０１の数を４つとした。上記個数は一実
施例に過ぎず、個数を上記に限定するものではない。
【００４２】次に、キャッシュメモリ部１４へのアクセ
ス時の手順について述べる。キャッシュメモリ部１４へ
アクセスする場合、マイクロプロセッサ１０１は、ホス
トＩＦ１０２あるいはドライブＩＦ１０３へ、キャッシ
ュメモリ部１４へのアクセス開始を指示する。
ス時の手順について述べる。キャッシュメモリ部１４へ
アクセスする場合、マイクロプロセッサ１０１は、ホス
トＩＦ１０２あるいはドライブＩＦ１０３へ、キャッシ
ュメモリ部１４へのアクセス開始を指示する。
【００４３】アクセス開始の指示を受けたホストＩＦ１
０２あるいはドライブＩＦ１０３は、制御線１：２１１
によりＣＭアクセス制御部１０４内のデータ転送制御部
３１０へアクセス開始を示す信号と、アクセス先のメモ
リコントローラ１０５を示す信号を送出する。それとと
もに、データ線２１０を通してアドレス、コマンド、デ
ータ（データの書き込み時のみ）を送出する。
０２あるいはドライブＩＦ１０３は、制御線１：２１１
によりＣＭアクセス制御部１０４内のデータ転送制御部
３１０へアクセス開始を示す信号と、アクセス先のメモ
リコントローラ１０５を示す信号を送出する。それとと
もに、データ線２１０を通してアドレス、コマンド、デ
ータ（データの書き込み時のみ）を送出する。
【００４４】ＣＭアクセス制御部１０４は、データ線２
１０を通して送られてきたアドレス、コマンド、データ
（データの書き込み時のみ）をパケットバッファ３０３
に格納する。データ転送制御部３１０はアービトレーシ
ョンを行ってパスＩＦ３０１の使用権を決定し、セレク
タ３０２を切り替えるとともに、制御線２：２１２によ
ってメモリコントローラ１０５内のデータ転送制御部３
１５へアクセス開始を示す信号と、アクセス先のメモリ
コントローラ１０５を示す信号を出す。
１０を通して送られてきたアドレス、コマンド、データ
（データの書き込み時のみ）をパケットバッファ３０３
に格納する。データ転送制御部３１０はアービトレーシ
ョンを行ってパスＩＦ３０１の使用権を決定し、セレク
タ３０２を切り替えるとともに、制御線２：２１２によ
ってメモリコントローラ１０５内のデータ転送制御部３
１５へアクセス開始を示す信号と、アクセス先のメモリ
コントローラ１０５を示す信号を出す。
【００４５】メモリコントローラ１０５内のデータ転送
制御部３１５は、制御線２：２１２によってアクセス開
始の信号と、アクセス先のメモリコントローラ１０５を
示す信号を受けると、ＣＭアクセス制御部１０４へ、制
御線２：２１２によってアクセス承認を返す。
制御部３１５は、制御線２：２１２によってアクセス開
始の信号と、アクセス先のメモリコントローラ１０５を
示す信号を受けると、ＣＭアクセス制御部１０４へ、制
御線２：２１２によってアクセス承認を返す。
【００４６】ＣＭアクセス制御部１０４はアクセス承認
を受けると、パケットバッファ３０３からアドレス、コ
マンド、データ（データの書き込み時のみ）を読み出
し、セレクタ３０２、パスＩＦ３０１を介してアクセス
パス０：１３５へ送出する。
を受けると、パケットバッファ３０３からアドレス、コ
マンド、データ（データの書き込み時のみ）を読み出
し、セレクタ３０２、パスＩＦ３０１を介してアクセス
パス０：１３５へ送出する。
【００４７】メモリコントローラ１０５は、アクセスパ
ス０：１３５を通して送られてきたアドレス、コマン
ド、データ（データの書き込み時のみ）をパケットバッ
ファ３０３に格納する。また、送られてきたアドレス、
コマンドは、アドレス（ａｄｒ）、コマンド（ｃｍｄ）
解析部３０５へ取り込み、解析の結果得られたメモリの
制御情報をメモリ制御部３０７へ送出する。また、アク
セス先メモリコントローラ１０５を調べ、自メモリコン
トローラと異なる場合はエラーとみなし障害処理を行
う。
ス０：１３５を通して送られてきたアドレス、コマン
ド、データ（データの書き込み時のみ）をパケットバッ
ファ３０３に格納する。また、送られてきたアドレス、
コマンドは、アドレス（ａｄｒ）、コマンド（ｃｍｄ）
解析部３０５へ取り込み、解析の結果得られたメモリの
制御情報をメモリ制御部３０７へ送出する。また、アク
セス先メモリコントローラ１０５を調べ、自メモリコン
トローラと異なる場合はエラーとみなし障害処理を行
う。
【００４８】メモリコントローラ１０５内のデータ転送
制御部３１５は、アービトレーションを行ってメモリア
クセス権を決定し、セレクタ３０４を切り替える。
制御部３１５は、アービトレーションを行ってメモリア
クセス権を決定し、セレクタ３０４を切り替える。
【００４９】データの書き込み時は、パケットバッファ
３０３からデータを読み出し、セレクタ３０４を介して
メモリモジュール１０６へ書き込む。データの読み出し
時は、メモリモジュール１０６からデータを読み出し、
セレクタ３０４、パスＩＦ３０１を介してアクセスパス
０：１３５へ送出する。
３０３からデータを読み出し、セレクタ３０４を介して
メモリモジュール１０６へ書き込む。データの読み出し
時は、メモリモジュール１０６からデータを読み出し、
セレクタ３０４、パスＩＦ３０１を介してアクセスパス
０：１３５へ送出する。
【００５０】メモリモジュール１０６へのアクセスが終
了すると、データ転送制御部３１５においてアクセス状
況を示すステータスを生成し、ＣＭアクセス制御部１０
４を経由して、ホストＩＦ１０２またはドライブＩＦ１
０３へ送出する。
了すると、データ転送制御部３１５においてアクセス状
況を示すステータスを生成し、ＣＭアクセス制御部１０
４を経由して、ホストＩＦ１０２またはドライブＩＦ１
０３へ送出する。
【００５１】また図１０に示すように、 １つのＣＭア
クセス制御部１０４からキャッシュメモリ部１４へ接続
されるアクセスパス０：１３５の本数が多いディスクア
レイ制御装置１においても、本実施例を実施する上で問
題はない。ホストＩＦ及びドライブＩＦとして、今後は
ファイバーチャネル等のスループットが１００ＭＢ／ｓ
以上の高速ＩＦが使用されることが多くなると考えられ
る。アクセスパス０：１３５のスループットは、ホスト
ＩＦ及びドライブＩＦのスループットと同等にする必要
がある。このため上記のように高速ＩＦを使用する場
合、１つのＣＭアクセス制御部１０４からキャッシュメ
モリ部１４へ接続されるアクセスパス０：１３５の本数
が多い図１０の構成が有効となる。
クセス制御部１０４からキャッシュメモリ部１４へ接続
されるアクセスパス０：１３５の本数が多いディスクア
レイ制御装置１においても、本実施例を実施する上で問
題はない。ホストＩＦ及びドライブＩＦとして、今後は
ファイバーチャネル等のスループットが１００ＭＢ／ｓ
以上の高速ＩＦが使用されることが多くなると考えられ
る。アクセスパス０：１３５のスループットは、ホスト
ＩＦ及びドライブＩＦのスループットと同等にする必要
がある。このため上記のように高速ＩＦを使用する場
合、１つのＣＭアクセス制御部１０４からキャッシュメ
モリ部１４へ接続されるアクセスパス０：１３５の本数
が多い図１０の構成が有効となる。
【００５２】（実施例２）図１１に、本発明の他の実施
例を示す。
例を示す。
【００５３】ディスクアレイ制御装置１は、チャネルＩ
Ｆ部１１、ディスクＩＦ部１２、セレクタ部１３、キャ
ッシュメモリ部１４と、アクセスパス０：１３５、アク
セスパス１：１３６を有する。
Ｆ部１１、ディスクＩＦ部１２、セレクタ部１３、キャ
ッシュメモリ部１４と、アクセスパス０：１３５、アク
セスパス１：１３６を有する。
【００５４】チャネルＩＦ部１１、ディスクＩＦ部１
２、及びキャッシュメモリ部１４は、図1に示す実施例1
の構成と同様である。
２、及びキャッシュメモリ部１４は、図1に示す実施例1
の構成と同様である。
【００５５】セレクタ部１３には、２つのチャネルＩＦ
部１１、２つのディスクＩＦ部１２からそれぞれ２本ず
つ、計８本のアクセスパス０：１３５が接続される。ま
た、セレクタ部１３には、２つのキャッシュメモリ部１
４へのアクセスパス１：１３６が２本ずつ、計４本接続
される。
部１１、２つのディスクＩＦ部１２からそれぞれ２本ず
つ、計８本のアクセスパス０：１３５が接続される。ま
た、セレクタ部１３には、２つのキャッシュメモリ部１
４へのアクセスパス１：１３６が２本ずつ、計４本接続
される。
【００５６】アクセスパス０：１３５とアクセスパス
１：１３６の間には上記のようなパス数の関係があるた
め、セレクタ部１３ではチャネルＩＦ部１１及びディス
クＩＦ部１２からの８本のアクセスパス０：１３５から
の要求の内、キャッシュメモリ部１４へのアクセスパス
１：１３６の数に相当する４個だけを選択して実行する
機能を持つ。
１：１３６の間には上記のようなパス数の関係があるた
め、セレクタ部１３ではチャネルＩＦ部１１及びディス
クＩＦ部１２からの８本のアクセスパス０：１３５から
の要求の内、キャッシュメモリ部１４へのアクセスパス
１：１３６の数に相当する４個だけを選択して実行する
機能を持つ。
【００５７】ここで、上記個数は一実施例に過ぎず、個
数を上記に限定するものではない。１つのセレクタ部１
３からキャッシュメモリ部１４へ接続されるアクセスパ
スの数を、チャネルＩＦ部１１及びディスクＩＦ部１２
から１つのセレクタ部１３に接続されるアクセスパスの
数より少なくし、チャネルＩＦ部１１とディスクＩＦ部
１２の合計数よりもセレクタ部１３の数が少なくなるよ
うに上記個数を設定すると、キャッシュメモリ部１４へ
接続されるアクセスパス数を削減することができる。キ
ャッシュメモリ部１４のＬＳＩピンネック及びパッケー
ジのコネクタネックという問題が生じた場合、上記のよ
うにすることで、ＬＳＩのピンネック及びパッケージの
コネクタネックを解消することができる。
数を上記に限定するものではない。１つのセレクタ部１
３からキャッシュメモリ部１４へ接続されるアクセスパ
スの数を、チャネルＩＦ部１１及びディスクＩＦ部１２
から１つのセレクタ部１３に接続されるアクセスパスの
数より少なくし、チャネルＩＦ部１１とディスクＩＦ部
１２の合計数よりもセレクタ部１３の数が少なくなるよ
うに上記個数を設定すると、キャッシュメモリ部１４へ
接続されるアクセスパス数を削減することができる。キ
ャッシュメモリ部１４のＬＳＩピンネック及びパッケー
ジのコネクタネックという問題が生じた場合、上記のよ
うにすることで、ＬＳＩのピンネック及びパッケージの
コネクタネックを解消することができる。
【００５８】ＣＭアクセス制御部１０４は、図４に示す
構成と同様であるが、制御線２：２１２は、セレクタ部
１３内のデータ転送制御部３１５に接続される。
構成と同様であるが、制御線２：２１２は、セレクタ部
１３内のデータ転送制御部３１５に接続される。
【００５９】図９は、セレクタ部１３内の構成を示して
いる。セレクタ部１３は、チャネルＩＦ部１１及びディ
スクＩＦ部１２に繋がるアクセスパス０：１３５との８
つのパスＩＦ３０１、メモリコントローラ１０５に繋が
るアクセスパス１：１３６との４つのパスＩＦ３０１、
両者間を互いに接続するセレクタ３０６、パケットバッ
ファ３０３、データのエラーチェック部３００、ＣＭア
クセス制御部１０４から送出されたアドレス及びコマン
ドを解析するアドレス（ａｄｒ）、コマンド（ｃｍｄ）
解析部３０５、データ転送制御部３１５、データ転送時
にデータと並送する同期信号の発生／受信部３２０を有
する。データ転送制御部３１５は、制御線２：２１２で
ＣＭアクセス制御部１０４内のデータ転送制御部３１０
に接続され、制御線３：２１３でメモリコントローラ１
０５内のデータ転送制御部３１５に接続される。また、
データ転送制御部３１５は、セレクタ３０６の切り替え
を行う。パケットバッファ３０３は、アクセスパス０：
１３５側のパスの駆動周波数とアクセスパス１：１３６
側の駆動周波数が異なる場合、周波数の差を吸収するた
めに、転送するデータの一部または全部をバッファリン
グする。アクセスパス０：１３５側の同期信号発生／受
信部３２０は、同期信号線２２０でＣＭアクセス制御部
１０４内の同期信号発生／受信部３２０に接続され、ア
クセスパス１：１３６側の同期信号発生／受信部３２０
は、同期信号線２２０でメモリコントローラ１０５内の
同期信号発生／受信部３２０に接続される。データの送
信時には、データ転送制御部３１５から指示された駆動
周波数で、パスＩＦ３０１と同期してデータと同期信号
を並送する。またデータの受信時には、データと並送さ
れてきた同期信号を使用してデータを取り込む。
いる。セレクタ部１３は、チャネルＩＦ部１１及びディ
スクＩＦ部１２に繋がるアクセスパス０：１３５との８
つのパスＩＦ３０１、メモリコントローラ１０５に繋が
るアクセスパス１：１３６との４つのパスＩＦ３０１、
両者間を互いに接続するセレクタ３０６、パケットバッ
ファ３０３、データのエラーチェック部３００、ＣＭア
クセス制御部１０４から送出されたアドレス及びコマン
ドを解析するアドレス（ａｄｒ）、コマンド（ｃｍｄ）
解析部３０５、データ転送制御部３１５、データ転送時
にデータと並送する同期信号の発生／受信部３２０を有
する。データ転送制御部３１５は、制御線２：２１２で
ＣＭアクセス制御部１０４内のデータ転送制御部３１０
に接続され、制御線３：２１３でメモリコントローラ１
０５内のデータ転送制御部３１５に接続される。また、
データ転送制御部３１５は、セレクタ３０６の切り替え
を行う。パケットバッファ３０３は、アクセスパス０：
１３５側のパスの駆動周波数とアクセスパス１：１３６
側の駆動周波数が異なる場合、周波数の差を吸収するた
めに、転送するデータの一部または全部をバッファリン
グする。アクセスパス０：１３５側の同期信号発生／受
信部３２０は、同期信号線２２０でＣＭアクセス制御部
１０４内の同期信号発生／受信部３２０に接続され、ア
クセスパス１：１３６側の同期信号発生／受信部３２０
は、同期信号線２２０でメモリコントローラ１０５内の
同期信号発生／受信部３２０に接続される。データの送
信時には、データ転送制御部３１５から指示された駆動
周波数で、パスＩＦ３０１と同期してデータと同期信号
を並送する。またデータの受信時には、データと並送さ
れてきた同期信号を使用してデータを取り込む。
【００６０】ａｄｒ、ｃｍｄ解析部３０５は、図８に示
す構成と同様に、バッファ３５１、アドレス（ａｄｒ）
抽出部３５２、コマンド（ｃｍｄ）抽出部３５３、カウ
ンタ３５４を有する。ａｄｒ、ｃｍｄ解析部３０５で
は、メモリコントローラ１０５に接続される８本のアク
セスパス０：１３５それぞれに１つずつ割り当てられた
バッファ３５１に、アドレス、コマンドを格納する。ａ
ｄｒ抽出部３５２及びｃｍｄ抽出部３５３では、アクセ
スするメモリコントローラ１０５とアクセスの種類を割
り出し、データ転送制御部３１５内のアービタ３１１へ
送出する。また、バッファ３５１にアドレス及びコマン
ドを格納する毎に、バッファ毎に割り当てたカウンタを
カウントアップする。
す構成と同様に、バッファ３５１、アドレス（ａｄｒ）
抽出部３５２、コマンド（ｃｍｄ）抽出部３５３、カウ
ンタ３５４を有する。ａｄｒ、ｃｍｄ解析部３０５で
は、メモリコントローラ１０５に接続される８本のアク
セスパス０：１３５それぞれに１つずつ割り当てられた
バッファ３５１に、アドレス、コマンドを格納する。ａ
ｄｒ抽出部３５２及びｃｍｄ抽出部３５３では、アクセ
スするメモリコントローラ１０５とアクセスの種類を割
り出し、データ転送制御部３１５内のアービタ３１１へ
送出する。また、バッファ３５１にアドレス及びコマン
ドを格納する毎に、バッファ毎に割り当てたカウンタを
カウントアップする。
【００６１】データ転送制御部３１５は、図７に示す構
成と同様に、アービタ３１１、２つの制御信号発生／受
信部３１２、駆動周波数演算部３１４、駆動周波数選択
部３１３を有する。１つの制御信号発生／受信部３１２
は、制御線２：２１２でＣＭアクセス制御部１０４内の
データ転送制御部３１０に接続される。また、ＣＭアク
セス制御部１０４からのアクセス要求をアービタ３１１
に伝える。アービタ３１１は、ａｄｒ、ｃｍｄ解析部３
０５からの情報に基づいてアービトレーションを行い、
セレクタ切り替え信号をセレクタ３０６へ送出する。も
う１つの制御信号発生／受信部３１２は、図７とは異な
り、制御線３：２１３でメモリコントローラ１０５内の
データ転送制御部３１５に接続される。また、アービタ
３１１からセレクタ切り替え完了の信号を受け、制御線
３：２１３によってメモリコントローラ１０５内のデー
タ転送制御部３１５にアクセス開始信号を送出する。駆
動周波数演算部３１４は、ａｄｒ、ｃｍｄ解析部３０５
内のカウンタのカウント数を読み出し、８本のアクセス
パス０：１３５のアクセス回数の比を計算し、駆動周波
数選択部３１３へ送る。駆動周波数選択部３１３は、同
期信号発生／受信部３２０が設定可能な駆動周波数のテ
ーブルを持っており、そのテーブルを参照して各アクセ
スパスの駆動周波数の比がアクセス回数の比に近くなる
ように各アクセスパスの駆動周波数を選択し、その駆動
周波数の値をアクセスパス０：１３５側の同期信号発生
／受信部３２０へ送る。また駆動周波数選択部３１３
は、アクセスパス０：１３５の制御信号発生／受信部３
１２、制御線２：２１２を介して、アクセスパス０：１
３５の駆動周波数変更を指示する信号をデータ転送制御
部３１０内の駆動周波数選択部３１３へ送出する。ま
た、駆動周波数選択部３１３は、アクセスパス１：１３
６側の制御信号発生／受信部３１２を介してメモリコン
トローラ１０５から駆動周波数変更を示す信号を受け、
設定可能な駆動周波数のテーブルから駆動周波数の値を
選択し、その値をアクセスパス１：１３６側の同期信号
発生／受信部３２０へ送る。
成と同様に、アービタ３１１、２つの制御信号発生／受
信部３１２、駆動周波数演算部３１４、駆動周波数選択
部３１３を有する。１つの制御信号発生／受信部３１２
は、制御線２：２１２でＣＭアクセス制御部１０４内の
データ転送制御部３１０に接続される。また、ＣＭアク
セス制御部１０４からのアクセス要求をアービタ３１１
に伝える。アービタ３１１は、ａｄｒ、ｃｍｄ解析部３
０５からの情報に基づいてアービトレーションを行い、
セレクタ切り替え信号をセレクタ３０６へ送出する。も
う１つの制御信号発生／受信部３１２は、図７とは異な
り、制御線３：２１３でメモリコントローラ１０５内の
データ転送制御部３１５に接続される。また、アービタ
３１１からセレクタ切り替え完了の信号を受け、制御線
３：２１３によってメモリコントローラ１０５内のデー
タ転送制御部３１５にアクセス開始信号を送出する。駆
動周波数演算部３１４は、ａｄｒ、ｃｍｄ解析部３０５
内のカウンタのカウント数を読み出し、８本のアクセス
パス０：１３５のアクセス回数の比を計算し、駆動周波
数選択部３１３へ送る。駆動周波数選択部３１３は、同
期信号発生／受信部３２０が設定可能な駆動周波数のテ
ーブルを持っており、そのテーブルを参照して各アクセ
スパスの駆動周波数の比がアクセス回数の比に近くなる
ように各アクセスパスの駆動周波数を選択し、その駆動
周波数の値をアクセスパス０：１３５側の同期信号発生
／受信部３２０へ送る。また駆動周波数選択部３１３
は、アクセスパス０：１３５の制御信号発生／受信部３
１２、制御線２：２１２を介して、アクセスパス０：１
３５の駆動周波数変更を指示する信号をデータ転送制御
部３１０内の駆動周波数選択部３１３へ送出する。ま
た、駆動周波数選択部３１３は、アクセスパス１：１３
６側の制御信号発生／受信部３１２を介してメモリコン
トローラ１０５から駆動周波数変更を示す信号を受け、
設定可能な駆動周波数のテーブルから駆動周波数の値を
選択し、その値をアクセスパス１：１３６側の同期信号
発生／受信部３２０へ送る。
【００６２】チャネルＩＦ部１１からキャッシュメモリ
部１４へのアクセス回数及びディスクＩＦ部１２からキ
ャッシュメモリ部１４へのアクセス回数は、ホストコン
ピュータからのアクセスの種類によって変化する。この
ため、アクセス回数の多いアクセスパスのスループット
は下がり、それがネックとなって装置全体のスループッ
トが制限される。上記のようにアクセス回数の比をもと
にアクセスパス０：１３５毎にデータ転送速度を変える
ことにより、アクセス回数の多いアクセスパスのスルー
プットが高まる。これにより、アクセス回数の多いアク
セスパスのスループットのネックが解消され、装置全体
のスループットの向上が可能となる。
部１４へのアクセス回数及びディスクＩＦ部１２からキ
ャッシュメモリ部１４へのアクセス回数は、ホストコン
ピュータからのアクセスの種類によって変化する。この
ため、アクセス回数の多いアクセスパスのスループット
は下がり、それがネックとなって装置全体のスループッ
トが制限される。上記のようにアクセス回数の比をもと
にアクセスパス０：１３５毎にデータ転送速度を変える
ことにより、アクセス回数の多いアクセスパスのスルー
プットが高まる。これにより、アクセス回数の多いアク
セスパスのスループットのネックが解消され、装置全体
のスループットの向上が可能となる。
【００６３】メモリコントローラ１０５は、図５に示す
構成と同様で、その中のデータ転送制御部３１５は、図
７に示す構成と同様で、実施例１と同様の処理を行う。
構成と同様で、その中のデータ転送制御部３１５は、図
７に示す構成と同様で、実施例１と同様の処理を行う。
【００６４】セレクタ部１３とキャッシュメモリ部１４
間の各アクセスパス１：１３６それぞれのアクセス回数
が、各キャッシュメモリ部へのアクセスの偏りによって
変化する場合、上記のようにアクセスパス１：１３６毎
にデータ転送速度を可変にし、アクセス回数の多いアク
セスパスのスループットを高めることによって、装置全
体のスループットの向上が可能となる。図１１に示すデ
ィスクアレイ制御装置１では、この制御を、上記のチャ
ネルＩＦ部１１及びディスクＩＦ部１２とセレクタ部１
３間での制御と合わせて行うことにより、どちらか一方
だけ制御を行う場合より、装置全体のスループットの向
上が可能となる。
間の各アクセスパス１：１３６それぞれのアクセス回数
が、各キャッシュメモリ部へのアクセスの偏りによって
変化する場合、上記のようにアクセスパス１：１３６毎
にデータ転送速度を可変にし、アクセス回数の多いアク
セスパスのスループットを高めることによって、装置全
体のスループットの向上が可能となる。図１１に示すデ
ィスクアレイ制御装置１では、この制御を、上記のチャ
ネルＩＦ部１１及びディスクＩＦ部１２とセレクタ部１
３間での制御と合わせて行うことにより、どちらか一方
だけ制御を行う場合より、装置全体のスループットの向
上が可能となる。
【００６５】また、アクセスパスの物理的な駆動周波数
は固定しておき、データ転送制御部３１５のアービタ３
１１において、アクセス回数の多い順にアクセスパスに
優先度を設定してアービトレーションを行うことによ
り、アクセス回数の多いアクセスパスの実効的なデータ
転送速度を上げることが可能となる。これによっても、
アクセス回数の多いアクセスパスのスループットを高め
ることができ、装置全体のスループットの向上が可能と
なる。
は固定しておき、データ転送制御部３１５のアービタ３
１１において、アクセス回数の多い順にアクセスパスに
優先度を設定してアービトレーションを行うことによ
り、アクセス回数の多いアクセスパスの実効的なデータ
転送速度を上げることが可能となる。これによっても、
アクセス回数の多いアクセスパスのスループットを高め
ることができ、装置全体のスループットの向上が可能と
なる。
【００６６】図１２に示すように、チャネルＩＦ部１１
及びディスクＩＦ部１２とキャッシュメモリ部１４間を
スイッチ（ＳＷ）１６を用いた相互結合網１１０で接続
するディスクアレイ制御装置１では、ＳＷ１６内に図９
に示すセレクタ部１３内のデータ転送制御部３１５及び
同期信号発生／受信部３２０の機能を持たせることによ
り、各アクセスパス毎に駆動周波数を可変にすることが
可能となる。それによって、図１２に示すディスクアレ
イ制御装置１においても、装置全体のデータ転送スルー
プットを向上することが可能となる。
及びディスクＩＦ部１２とキャッシュメモリ部１４間を
スイッチ（ＳＷ）１６を用いた相互結合網１１０で接続
するディスクアレイ制御装置１では、ＳＷ１６内に図９
に示すセレクタ部１３内のデータ転送制御部３１５及び
同期信号発生／受信部３２０の機能を持たせることによ
り、各アクセスパス毎に駆動周波数を可変にすることが
可能となる。それによって、図１２に示すディスクアレ
イ制御装置１においても、装置全体のデータ転送スルー
プットを向上することが可能となる。
【００６７】（実施例３）実施例１または２において、
ディスクＩＦ部１２とキャッシュメモリ部１４間のデー
タ転送速度をチャネルＩＦ部１１とキャッシュメモリ部
１４間のデータ転送速度より大きくする。また、アクセ
スパスのデータ転送速度は可変とせずに、固定する。
ディスクＩＦ部１２とキャッシュメモリ部１４間のデー
タ転送速度をチャネルＩＦ部１１とキャッシュメモリ部
１４間のデータ転送速度より大きくする。また、アクセ
スパスのデータ転送速度は可変とせずに、固定する。
【００６８】ディスクアレイ制御装置では、一般的にデ
ィスクＩＦ部１２からキャッシュメモリ部１４へのアク
セス回数は、チャネルＩＦ部１１からキャッシュメモリ
部１４へのアクセス回数以上となる。ディスクアレイで
はデータに冗長性を持たせるため、データの書き込み時
にパリティを生成して、データとともに磁気ディスク装
置に記録する。したがって、データの書き込み時には、
ディスクＩＦ部１２とキャッシュメモリ部１４間でパリ
ティ生成のためのアクセスが発生する。これは、一般的
にライトペナルティと呼ばれている。このため、ディス
クＩＦ部１２からキャッシュメモリ部１４へのアクセス
回数は、チャネルＩＦ部１１からキャッシュメモリ部１
４へのアクセス回数以上となる。
ィスクＩＦ部１２からキャッシュメモリ部１４へのアク
セス回数は、チャネルＩＦ部１１からキャッシュメモリ
部１４へのアクセス回数以上となる。ディスクアレイで
はデータに冗長性を持たせるため、データの書き込み時
にパリティを生成して、データとともに磁気ディスク装
置に記録する。したがって、データの書き込み時には、
ディスクＩＦ部１２とキャッシュメモリ部１４間でパリ
ティ生成のためのアクセスが発生する。これは、一般的
にライトペナルティと呼ばれている。このため、ディス
クＩＦ部１２からキャッシュメモリ部１４へのアクセス
回数は、チャネルＩＦ部１１からキャッシュメモリ部１
４へのアクセス回数以上となる。
【００６９】通常、ディスクＩＦ部１２とキャッシュメ
モリ部１４間のアクセス回数とチャネルＩＦ部１１とキ
ャッシュメモリ部１４間のアクセス回数の比が最大で約
３：１となるため、本実施例では、ディスクＩＦ部１２
とキャッシュメモリ部１４間のデータ転送速度がチャネ
ルＩＦ部１１とキャッシュメモリ部１４間のデータ転送
速度の3倍になるように設定する。
モリ部１４間のアクセス回数とチャネルＩＦ部１１とキ
ャッシュメモリ部１４間のアクセス回数の比が最大で約
３：１となるため、本実施例では、ディスクＩＦ部１２
とキャッシュメモリ部１４間のデータ転送速度がチャネ
ルＩＦ部１１とキャッシュメモリ部１４間のデータ転送
速度の3倍になるように設定する。
【００７０】上記のように、アクセス回数の多いアクセ
スパスのデータ転送速度をアクセス回数の少ないアクセ
スパスのデータ転送速度より大きく設定しておくことに
より、 アクセス回数の多いアクセスパスのスループッ
トが装置全体のスループットを制限することがなくな
り、装置全体のスループットの向上が可能となる。
スパスのデータ転送速度をアクセス回数の少ないアクセ
スパスのデータ転送速度より大きく設定しておくことに
より、 アクセス回数の多いアクセスパスのスループッ
トが装置全体のスループットを制限することがなくな
り、装置全体のスループットの向上が可能となる。
【００７１】（実施例４）図１３に、本発明の他の実施
例を示す。
例を示す。
【００７２】ディスクアレイ制御装置１は、ホストコン
ピュータ５０との２つのインターフェース部（チャネル
ＩＦ部）１１、磁気ディスク装置２０との２つのインタ
ーフェース部（ディスクＩＦ部）１２、２つのキャッシ
ュメモリ部１４と、１２本のアクセスパス０：１３５を
有する。
ピュータ５０との２つのインターフェース部（チャネル
ＩＦ部）１１、磁気ディスク装置２０との２つのインタ
ーフェース部（ディスクＩＦ部）１２、２つのキャッシ
ュメモリ部１４と、１２本のアクセスパス０：１３５を
有する。
【００７３】チャネルＩＦ部１１は、図１に示す実施例
１の構成と同様である。
１の構成と同様である。
【００７４】ディスクＩＦ部１２は、ＣＭアクセス制御
部１０４からキャッシュメモリ部１４へのアクセスパス
０：１３５が４本に増えている以外は、図１に示す実施
例１の構成と同様である。
部１０４からキャッシュメモリ部１４へのアクセスパス
０：１３５が４本に増えている以外は、図１に示す実施
例１の構成と同様である。
【００７５】キャッシュメモリ部１４は、メモリコント
ローラ１０５に接続されるアクセスパス０：１３５の本
数が６本に増えている以外は、図１に示す実施例の構成
と同様である。
ローラ１０５に接続されるアクセスパス０：１３５の本
数が６本に増えている以外は、図１に示す実施例の構成
と同様である。
【００７６】ここで、上記個数は一実施例に過ぎず、個
数を上記に限定するものではない。
数を上記に限定するものではない。
【００７７】本実施例の特徴は、ディスクＩＦ部１２と
キャッシュメモリ部１４間のアクセスパス０:１３５の
本数をチャネルＩＦ部１１とキャッシュメモリ部１４間
のアクセスパス０：１３５の本数より多くするというこ
とである。
キャッシュメモリ部１４間のアクセスパス０:１３５の
本数をチャネルＩＦ部１１とキャッシュメモリ部１４間
のアクセスパス０：１３５の本数より多くするというこ
とである。
【００７８】ディスクアレイ制御装置では、一般的にデ
ィスクＩＦ部１２からキャッシュメモリ部１４へのアク
セス回数は、チャネルＩＦ部１１からキャッシュメモリ
部１４へのアクセス回数以上となる。ディスクアレイで
はデータに冗長性を持たせるため、データの書き込み時
にパリティを生成して、データとともに磁気ディスク装
置に記録する。したがって、データの書き込み時には、
ディスクＩＦ部１２とキャッシュメモリ部１４間でパリ
ティ生成のためのアクセスが発生する。これは、一般的
にライトペナルティと呼ばれている。このため、ディス
クＩＦ部１２からキャッシュメモリ部１４へのアクセス
回数は、チャネルＩＦ部１１からキャッシュメモリ部１
４へのアクセス回数以上となる。
ィスクＩＦ部１２からキャッシュメモリ部１４へのアク
セス回数は、チャネルＩＦ部１１からキャッシュメモリ
部１４へのアクセス回数以上となる。ディスクアレイで
はデータに冗長性を持たせるため、データの書き込み時
にパリティを生成して、データとともに磁気ディスク装
置に記録する。したがって、データの書き込み時には、
ディスクＩＦ部１２とキャッシュメモリ部１４間でパリ
ティ生成のためのアクセスが発生する。これは、一般的
にライトペナルティと呼ばれている。このため、ディス
クＩＦ部１２からキャッシュメモリ部１４へのアクセス
回数は、チャネルＩＦ部１１からキャッシュメモリ部１
４へのアクセス回数以上となる。
【００７９】実施例１で説明した方法により、アクセス
パスのデータ転送速度を可変にできない場合には、アク
セス回数の多いアクセスパスの本数をアクセス回数の少
ないアクセスパスの本数より多くすることにより、アク
セス回数の多いアクセスパスのスループットを高くする
ことができる。これにより、アクセス回数の多いアクセ
スパスのスループットのネックが解消され、装置全体の
スループットの向上が可能となる。
パスのデータ転送速度を可変にできない場合には、アク
セス回数の多いアクセスパスの本数をアクセス回数の少
ないアクセスパスの本数より多くすることにより、アク
セス回数の多いアクセスパスのスループットを高くする
ことができる。これにより、アクセス回数の多いアクセ
スパスのスループットのネックが解消され、装置全体の
スループットの向上が可能となる。
【００８０】また図１４に示すように、 １つのＣＭア
クセス制御部１０４からキャッシュメモリ部１４へ接続
されるアクセスパス０：１３５の本数が多いディスクア
レイ制御装置１においても、本実施例を実施する上で問
題はない。ホストＩＦ及びドライブＩＦとして、今後は
ファイバーチャネル等のスループットが１００ＭＢ／ｓ
以上の高速ＩＦが使用されることが多くなると考えられ
る。アクセスパス０：１３５のスループットをホストＩ
Ｆ及びドライブＩＦのスループットと同等にする必要が
ある。このため上記のように高速ＩＦを使用する場合、
１つのＣＭアクセス制御部１０４からキャッシュメモリ
部１４へ接続されるアクセスパス０：１３５の本数が多
い図１４の構成が有効となる。
クセス制御部１０４からキャッシュメモリ部１４へ接続
されるアクセスパス０：１３５の本数が多いディスクア
レイ制御装置１においても、本実施例を実施する上で問
題はない。ホストＩＦ及びドライブＩＦとして、今後は
ファイバーチャネル等のスループットが１００ＭＢ／ｓ
以上の高速ＩＦが使用されることが多くなると考えられ
る。アクセスパス０：１３５のスループットをホストＩ
Ｆ及びドライブＩＦのスループットと同等にする必要が
ある。このため上記のように高速ＩＦを使用する場合、
１つのＣＭアクセス制御部１０４からキャッシュメモリ
部１４へ接続されるアクセスパス０：１３５の本数が多
い図１４の構成が有効となる。
【００８１】
【発明の効果】本発明によれば、アクセス回数の多いア
クセスパスのスループットによって、ディスクアレイ装
置全体のスループットが制限されることを防ぐことが可
能となる。それによって、ディスクアレイ制御装置のデ
ータ転送スループットが向上する。
クセスパスのスループットによって、ディスクアレイ装
置全体のスループットが制限されることを防ぐことが可
能となる。それによって、ディスクアレイ制御装置のデ
ータ転送スループットが向上する。
【図１】本発明によるディスクアレイ制御装置の構成を
示す図。
示す図。
【図２】従来のディスクアレイ制御装置の構成を示す
図。
図。
【図３】従来のディスクアレイ制御装置の構成を示す
図。
図。
【図４】本発明によるディスクアレイ制御装置内のＣＭ
アクセス制御部の構成を示す図。
アクセス制御部の構成を示す図。
【図５】本発明によるディスクアレイ制御装置内のキャ
ッシュメモリ部の構成を示す図。
ッシュメモリ部の構成を示す図。
【図６】本発明によるディスクアレイ制御装置内のデー
タ転送制御部の構成を示す図。
タ転送制御部の構成を示す図。
【図７】本発明によるディスクアレイ制御装置内のデー
タ転送制御部の他の構成を示す図。
タ転送制御部の他の構成を示す図。
【図８】本発明によるディスクアレイ制御装置内のアド
レス（ａｄｒ）、コマンド（ｃｍｄ）解析部の構成を示
す図。
レス（ａｄｒ）、コマンド（ｃｍｄ）解析部の構成を示
す図。
【図９】本発明によるディスクアレイ制御装置内のセレ
クタ部の構成を示す図。
クタ部の構成を示す図。
【図１０】本発明によるディスクアレイ制御装置の他の
構成を示す図。
構成を示す図。
【図１１】本発明によるディスクアレイ制御装置の他の
構成を示す図。
構成を示す図。
【図１２】本発明によるディスクアレイ制御装置の他の
構成を示す図。
構成を示す図。
【図１３】本発明によるディスクアレイ制御装置の他の
構成を示す図。
構成を示す図。
【図１４】本発明によるディスクアレイ制御装置の他の
構成を示す図。
構成を示す図。
１…ディスクアレイ制御装置、１１…チャネルＩＦ部、
１２…ディスクＩＦ部、１４…キャッシュメモリ部、２
０…磁気ディスク装置、５０…ホストコンピュータ、１
０１…マイクロプロセッサ、１０２…ホストＩＦ、１０
３…ドライブＩＦ、１０４…ＣＭアクセス制御部、１０
５…メモリコントローラ、１０６…メモリモジュール、
１１０、１１１…内部バス、１３５…アクセスパス０。
１２…ディスクＩＦ部、１４…キャッシュメモリ部、２
０…磁気ディスク装置、５０…ホストコンピュータ、１
０１…マイクロプロセッサ、１０２…ホストＩＦ、１０
３…ドライブＩＦ、１０４…ＣＭアクセス制御部、１０
５…メモリコントローラ、１０６…メモリモジュール、
１１０、１１１…内部バス、１３５…アクセスパス０。
Claims (18)
- 【請求項１】ホストコンピュータとのインターフェース
部とを含むチャネルインタフェース部と、 ディスク装置とのインターフェース部を含むディスクイ
ンタフェース部と、 磁気ディスク装置に格納するデータの一部を一時的に格
納するキャッシュメモリ部と、 前記チャネルインターフェース部及び前記ディスクイン
ターフェース部と前記キャッシュメモリ部との間を接続
するアクセスパスと、 前記アクセスパスのデータ転送速度を変更する手段とを
有することを特徴とするディスクアレイ制御装置。 - 【請求項２】前記アクセスパスのデータ転送速度を変更
する手段は、前記アクセスパスの駆動周波数を変更する
ことを特徴とする請求項１に記載のディスクアレイ制御
装置。 - 【請求項３】前記キャッシュメモリ部は、前記アクセス
パスに対するアクセス回数の履歴に応じて、前記アクセ
スパスの駆動周波数を決定する制御手段を有することを
特徴とする請求項２に記載のディスクアレイ制御装置。 - 【請求項４】前記チャネルインターフェース部、及び前
記ディスクインターフェース部は、前記アクセスパスに
対し、前記キャッシュメモリ部の前記制御手段で決定し
た駆動周波数で、データを送出することを特徴とする請
求項３に記載のディスクアレイ制御装置。 - 【請求項５】前記キャッシュメモリ部は、前記アクセス
パスに対し、前記制御手段で決定した駆動周波数で、デ
ータを送出することを特徴とする請求項３に記載のディ
スクアレイ制御装置。 - 【請求項６】ホストコンピュータとのインターフェース
部とを含むチャネルインタフェース部と、 ディスク装置とのインターフェース部を含むディスクイ
ンタフェース部と、 磁気ディスク装置に格納するデータの一部を一時的に格
納するキャッシュメモリ部と、 前記チャネルインターフェース部及び前記ディスクイン
タフェース部と前記キャッシュメモリ部との間を接続す
るアクセスパスとを有し、 前記キャッシュメモリ部は、前記チャネルインタフェー
ス部及び前記ディスクインタフェース部からのアクセス
要求が競合した場合に、アクセス回数の履歴に応じて、
該アクセス要求を調停する手段を有することを特徴とす
るディスクアレイ制御装置。 - 【請求項７】ホストコンピュータとのインターフェース
部とを含むチャネルインタフェース部と、 ディスク装置とのインターフェース部を含むディスクイ
ンタフェース部と、 磁気ディスク装置に格納するデータの一部を一時的に格
納するキャッシュメモリ部と、 前記チャネルインターフェース部と前記キャッシュメモ
リ部との間を接続する第１のアクセスパスと、 前記ディスクインターフェース部と前記キャッシュメモ
リ部との間を接続する第２のアクセスパスとを有し、 前記第１のアクセスパスのデータ転送速度と前記第２の
アクセスパスのデータ転送速度とが異なることを特徴と
するディスクアレイ制御装置。 - 【請求項８】前記第１のアクセスパスの駆動周波数と前
記第２のアクセスパスの駆動周波数とが異なることを特
徴とする請求項７に記載のディスクアレイ制御装置。 - 【請求項９】前記第２のアクセスパスの駆動周波数は、
前記第１のアクセスパスの駆動周波数よりも高いことを
特徴とする請求項８に記載のディスクアレイ制御装置。 - 【請求項１０】ホストコンピュータとのインターフェー
ス部とを含むチャネルインタフェース部と、 ディスク装置とのインターフェース部を含むディスクイ
ンタフェース部と、 磁気ディスク装置に格納するデータの一部を一時的に格
納するキャッシュメモリ部と、 前記チャネルインターフェース部と前記キャッシュメモ
リ部との間を接続する第１のアクセスパスと、 前記ディスクインターフェース部と前記キャッシュメモ
リ部との間を接続する第２のアクセスパスとを有し、 前記第１のアクセスパスの数と前記第２のアクセスパス
の数とが異なることを特徴とするディスクアレイ制御装
置。 - 【請求項１１】前記第２ののアクセスパス数は、前記第
１のアクセスパス数以上であることを特徴とする請求項
１０に記載のディスクアレイ制御装置。 - 【請求項１２】前記ホストインタフェース部と、前記デ
ィスクインタフェース部と、前記キャッシュメモリ部と
は、スイッチを用いた相互結合網で接続されていること
を特徴とする請求項１乃至１１に記載のディスクアレイ
制御装置。 - 【請求項１３】ホストコンピュータとのインターフェー
ス部とを含むチャネルインタフェース部と、 ディスク装置とのインターフェース部を含むディスクイ
ンタフェース部と、 磁気ディスク装置に格納するデータの一部を一時的に格
納するキャッシュメモリ部と、 セレクタ部と、 前記チャネルインターフェース部及び前記ディスクイン
ターフェース部と前記セレクタ部との間を接続する第１
のアクセスパスと、 前記セレクタ部と前記キャッシュメモリ部とを接続する
第２のアクセスパスと、 前記第１のアクセスパスのデ
ータ転送速度、又は前記第２のアクセスパスのデータ転
送速度を変更する手段とを有することを特徴とするディ
スクアレイ制御装置。 - 【請求項１４】前記アクセスパスのデータ転送速度を変
更する手段は、前記第１のアクセスパスの駆動周波数、
又は前記第２のアクセスパスの駆動周波数を変更するこ
とを特徴とする請求項１３に記載のディスクアレイ制御
装置。 - 【請求項１５】前記セレクタ部は、前記第１のアクセス
パスに対するアクセス回数の履歴に応じて、前記第１の
アクセスパスの駆動周波数を決定する制御手段を有し、 前記キャッシュメモリ部は、前記第２のアクセスパスに
対するアクセス回数の履歴に応じて、前記第２のアクセ
スパスの駆動周波数を決定する制御手段を有することを
特徴とする請求項１４に記載のディスクアレイ制御装
置。 - 【請求項１６】前記チャネルインターフェース部、及び
前記ディスクインターフェース部は、前記第１のアクセ
スパスに対し、前記セレクタ部の前記制御手段で決定し
た駆動周波数で、データを送出し、 前記セレクタ部は、前記第２のアクセスパスに対し、前
記キャッシュメモリ部の前記制御手段で決定した駆動周
波数で、データを送出することを特徴とする請求項１５
に記載のディスクアレイ制御装置。 - 【請求項１７】前記キャッシュメモリ部は、前記第２の
アクセスパスに対し、前記キャッシュメモリ部の前記制
御手段で決定した駆動周波数で、データを送出すること
を特徴とする請求項１６に記載のディスクアレイ制御装
置。 - 【請求項１８】前記セレクタ部は、前記第１のアクセス
パスに対し、前記セレクタ部の前記制御手段で決定した
駆動周波数で、データを送出することを特徴とする請求
項１６に記載のディスクアレイ制御装置。
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|---|---|---|---|
| JP05507999A JP3684902B2 (ja) | 1999-03-03 | 1999-03-03 | ディスクアレイ制御装置 |
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| JP05507999A JP3684902B2 (ja) | 1999-03-03 | 1999-03-03 | ディスクアレイ制御装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2000250713A true JP2000250713A (ja) | 2000-09-14 |
| JP3684902B2 JP3684902B2 (ja) | 2005-08-17 |
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|---|---|---|---|
| JP05507999A Expired - Fee Related JP3684902B2 (ja) | 1999-03-03 | 1999-03-03 | ディスクアレイ制御装置 |
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|---|---|
| JP (1) | JP3684902B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085243A (ja) * | 2004-09-14 | 2006-03-30 | Sony Corp | 転送制御装置 |
| EP1777614A1 (en) | 2005-10-17 | 2007-04-25 | Hitachi, Ltd. | Storage system |
| US9372625B2 (en) | 2008-07-16 | 2016-06-21 | Seagate Technology International | Controller, data storage device, and data communication system having variable communication speed |
-
1999
- 1999-03-03 JP JP05507999A patent/JP3684902B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2006085243A (ja) * | 2004-09-14 | 2006-03-30 | Sony Corp | 転送制御装置 |
| JP4696508B2 (ja) * | 2004-09-14 | 2011-06-08 | ソニー株式会社 | 転送制御装置 |
| EP1777614A1 (en) | 2005-10-17 | 2007-04-25 | Hitachi, Ltd. | Storage system |
| US9372625B2 (en) | 2008-07-16 | 2016-06-21 | Seagate Technology International | Controller, data storage device, and data communication system having variable communication speed |
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|---|---|
| JP3684902B2 (ja) | 2005-08-17 |
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