JP2786175B2 - 情報処理システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、情報処理システム
に関し、特に、キャッシュメモリを搭載した外部記憶制
御装置およびそれを用いた情報処理システムに適用して
効果のある技術に関する。
に関し、特に、キャッシュメモリを搭載した外部記憶制
御装置およびそれを用いた情報処理システムに適用して
効果のある技術に関する。
【０００２】
【従来の技術】近年の電子計算機システムにおいては、
中央処理装置内のメモリは、たとえばキャッシュメモリ
は数ｎｓ（ナノ秒）〜数十ｎｓ、メインメモリは数十ｎ
ｓ〜百数十ｎｓと非常に高速のアクセスタイムを有し、
かつ中央処理装置自体の処理速度も当該中央処理装置を
構成する大規模論理集積回路のゲート遅延時間で考える
とｐｓ（ピコ秒）単位となっている。
中央処理装置内のメモリは、たとえばキャッシュメモリ
は数ｎｓ（ナノ秒）〜数十ｎｓ、メインメモリは数十ｎ
ｓ〜百数十ｎｓと非常に高速のアクセスタイムを有し、
かつ中央処理装置自体の処理速度も当該中央処理装置を
構成する大規模論理集積回路のゲート遅延時間で考える
とｐｓ（ピコ秒）単位となっている。
【０００３】一方、このような高速の中央処理装置に接
続され、大量のデータを格納する外部記憶装置として特
に重要な位置を占めるＤＡＳＤ（Direct Access Storag
e Device）の一種である磁気ディスク装置などにおいて
は、ヘッドのシーク動作や記憶媒体である磁気ディスク
の回転待ちなどの機械的な動作などのため、アクセスタ
イムは数十ｍｓ（ミリ秒）程度が限度であり、データ転
送速度も１バイト当たり数百ｎｓと中央処理装置の側に
比較して遅く、中央処理装置と外部記憶装置との間で単
位時間当たりに授受可能なデータ量、すなわちデータの
スループットが制約されることとなり、計算機システム
全体の処理能力を高める際に大きな隘路となっている。
続され、大量のデータを格納する外部記憶装置として特
に重要な位置を占めるＤＡＳＤ（Direct Access Storag
e Device）の一種である磁気ディスク装置などにおいて
は、ヘッドのシーク動作や記憶媒体である磁気ディスク
の回転待ちなどの機械的な動作などのため、アクセスタ
イムは数十ｍｓ（ミリ秒）程度が限度であり、データ転
送速度も１バイト当たり数百ｎｓと中央処理装置の側に
比較して遅く、中央処理装置と外部記憶装置との間で単
位時間当たりに授受可能なデータ量、すなわちデータの
スループットが制約されることとなり、計算機システム
全体の処理能力を高める際に大きな隘路となっている。
【０００４】ところで、外部記憶装置に格納される大量
のデータにおいては、ある時間内に中央処理装置の側か
らアクセスされる範囲は一般に比較的狭く、いわゆる局
所参照性を有している。
のデータにおいては、ある時間内に中央処理装置の側か
らアクセスされる範囲は一般に比較的狭く、いわゆる局
所参照性を有している。
【０００５】このため、たとえば、特開昭５９−１００
９６４号公報などに開示されるように、中央処理装置の
側に設けられ、当該中央処理装置に代わって外部との入
出力の制御動作を行う複数のチャネルと外部記憶装置と
の間に介在する外部記憶制御装置に、磁気ディスク装置
よりも高速なアクセスが可能な半導体メモリなどからな
るキャッシュメモリを搭載させ、磁気ディスク装置に格
納されているデータのうちでアクセスされる確率が高い
と予想されるものを随時キャッシュメモリに複写してお
き、チャネル側からの磁気ディスク装置のデータに対す
るアクセス要求に対しては、可能な限りキャッシュメモ
リに複写されているデータを用いて高速に応答すること
で、チャネルからアクセスタイムの大きな外部記憶装置
に直接アクセスする頻度を減少させ、システム全体の処
理能力を高めるようにした技術が知られている。
９６４号公報などに開示されるように、中央処理装置の
側に設けられ、当該中央処理装置に代わって外部との入
出力の制御動作を行う複数のチャネルと外部記憶装置と
の間に介在する外部記憶制御装置に、磁気ディスク装置
よりも高速なアクセスが可能な半導体メモリなどからな
るキャッシュメモリを搭載させ、磁気ディスク装置に格
納されているデータのうちでアクセスされる確率が高い
と予想されるものを随時キャッシュメモリに複写してお
き、チャネル側からの磁気ディスク装置のデータに対す
るアクセス要求に対しては、可能な限りキャッシュメモ
リに複写されているデータを用いて高速に応答すること
で、チャネルからアクセスタイムの大きな外部記憶装置
に直接アクセスする頻度を減少させ、システム全体の処
理能力を高めるようにした技術が知られている。
【０００６】また、上記の従来技術では、複数のチャネ
ルとキャッシュメモリとの間およびキャッシュメモリと
外部記憶装置との間におけるデータの授受を並行して遂
行可能な機能を外部記憶制御装置に持たせることによ
り、チャネルとキャッシュメモリとの間およびキャッシ
ュメモリと外部記憶装置との間におけるデータの授受が
競合する場合などに、外部記憶制御装置における制御動
作自体がチャネルと外部記憶装置との間におけるデータ
の授受の隘路となることを回避している。
ルとキャッシュメモリとの間およびキャッシュメモリと
外部記憶装置との間におけるデータの授受を並行して遂
行可能な機能を外部記憶制御装置に持たせることによ
り、チャネルとキャッシュメモリとの間およびキャッシ
ュメモリと外部記憶装置との間におけるデータの授受が
競合する場合などに、外部記憶制御装置における制御動
作自体がチャネルと外部記憶装置との間におけるデータ
の授受の隘路となることを回避している。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
従来技術においては、チャネルとキャッシュメモリとの
間およびキャッシュメモリと外部記憶装置との間の各々
におけるデータ伝送経路の数については、なんら配慮さ
れておらず、両者の数が等しくなっているため、たとえ
ば、チャネルとキャッシュメモリとの間のデータ伝送経
路の各々においてアクセス要求されたデータがたまたま
キャッシュメモリに存在せず、外部記憶装置の側に直接
にアクセスする必要が生じた場合などには、このチャネ
ル側のデータ伝送経路がすべて外部記憶装置の側のデー
タ伝送経路に接続されて占有された状態となり、この
時、他のチャネルからキャッシュメモリに存在するデー
タに対するアクセス要求が発生しても、外部記憶制御装
置はこれを受け付けることが不可能になり、せっかく備
えられたキャッシュメモリを有効に活用することができ
ないという問題がある。
従来技術においては、チャネルとキャッシュメモリとの
間およびキャッシュメモリと外部記憶装置との間の各々
におけるデータ伝送経路の数については、なんら配慮さ
れておらず、両者の数が等しくなっているため、たとえ
ば、チャネルとキャッシュメモリとの間のデータ伝送経
路の各々においてアクセス要求されたデータがたまたま
キャッシュメモリに存在せず、外部記憶装置の側に直接
にアクセスする必要が生じた場合などには、このチャネ
ル側のデータ伝送経路がすべて外部記憶装置の側のデー
タ伝送経路に接続されて占有された状態となり、この
時、他のチャネルからキャッシュメモリに存在するデー
タに対するアクセス要求が発生しても、外部記憶制御装
置はこれを受け付けることが不可能になり、せっかく備
えられたキャッシュメモリを有効に活用することができ
ないという問題がある。
【０００８】このことは、中央処理装置の側からみれば
外部記憶装置のデータに対するアクセス要求が待たされ
ることを意味しており、チャネルと外部記憶装置との間
におけるデータのスループットを低下させ、電子計算機
システム全体の性能低下の一因となる。
外部記憶装置のデータに対するアクセス要求が待たされ
ることを意味しており、チャネルと外部記憶装置との間
におけるデータのスループットを低下させ、電子計算機
システム全体の性能低下の一因となる。
【０００９】そこで、本発明の目的は、上位処理装置と
外部記憶装置との間に介在する制御装置に備えられたキ
ャッシュメモリの利用効率を改善して、上位処理装置と
外部記憶装置との間におけるデータのスループットを向
上させることが可能な制御技術を提供することにある。
外部記憶装置との間に介在する制御装置に備えられたキ
ャッシュメモリの利用効率を改善して、上位処理装置と
外部記憶装置との間におけるデータのスループットを向
上させることが可能な制御技術を提供することにある。
【００１０】本発明の他の目的は、上位処理装置から外
部記憶装置の側へのアクセスにおける待ち時間を短縮し
て、全体の処理能力を向上させた情報処理システムを提
供することにある。
部記憶装置の側へのアクセスにおける待ち時間を短縮し
て、全体の処理能力を向上させた情報処理システムを提
供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１３】すなわち、本発明の情報処理システムは、
上位処理装置との間で授受される情報を記憶する外部記
憶装置と、前記外部記憶装置と前記上位処理装置との間
に介在する制御装置とを含む情報処理システムであっ
て、前記制御装置は、前記外部記憶装置に格納される前
記情報の写しを一時的に保持する第１のメモリと、前記
上位処理装置と前記制御装置との間で授受される情報
を、前記上位処理装置から前記第１のメモリへ導く複数
のポートと、前記上位処理装置からの情報を、前記複数
のポートのうち、アクセス可能な当該ポートへ導くスイ
ッチ部と、前記外部記憶装置と前記制御装置との間で授
受される情報を、前記外部記憶装置から前記第１のメモ
リへ導く第１のインターフェイス制御部と、前記ポート
および前記第１のインターフェイス制御部の各々に設け
られ、これらを制御することで、他のポートまたは他の
第１のインターフェイス制御部とはデータの転送を独立
に行うマイクロプロセッサとを有するものである。ま
た、本発明の情報処理システムは、上位処理装置との間
で授受される情報を記憶する外部記憶装置と、前記外部
記憶装置と前記上位処理装置との間に介在する制御装置
とを含む情報処理システムであって、前記制御装置は、
前記外部記憶装置に格納される前記情報の写しを一時的
に保持する第１のメモリと、前記上位処理装置と前記制
御装置との間で授受される情報を、前記上位処理装置か
ら前記第１のメモリへ導く複数のポートと、前記上位処
理装置からの情報を、前記複数のポートのうち、アクセ
ス可能な当該ポートヘ導くスイッチ部と、前記外部記憶
装置と前記制御装置との間で授受される情報を、前記外
部記憶装置から前記第１のメモリへ導く第１のインター
フェイス制御部であって、前記複数のポートより数が少
ない第１のインターフェイス制御部と、前記ポートおよ
び前記第１のインターフェイス制御部の各々に設けら
れ、これらを制御することで、他のポートまたは他の第
１のインターフェイス制御部とはデータの転送を独立に
行うマイクロプロセッサとを有するものである。さら
に、本発明の情報処理システムは、上位処理装置との間
で授受される情報を記憶する外部記憶装置と、前記外部
記憶装置と前記上位処理装置との間に介在する制御装置
とを含む情報処理システムであって、前記制御装置は、
前記外部記憶装置に格納される前記情報の写しを一時的
に保持する第１のメモリと、前記上位処理装置と前記制
御装置との間で授受される情報を、前記上位処理装置か
ら前記第１のメモリへ、または、前記上位処理装置から
当該制御装置の内部の別の経路へ導く複数のポートと、
前記複数のポートを選択し、前記上位処理装置からの情
報を、前記複数のポートのうち、アクセス可能な当該ポ
ートへ導くスイッチ部と、前記外部記憶装置と前記制御
装置との間で授受される情報を、前記外部記憶装置から
前記第１のメモリへ、または、前記外部記憶装置から当
該制御装置の内部の別の経路へ導く第１のインターフェ
イス制御部と、前記ポートおよび前記第１のインターフ
ェイス制御部の各々に設けられ、これらを制御すること
で、他のポートまたは他の第１のインターフェイス制御
部とはデータの転送を独立に行うマイクロプロセッサと
を有するものである。
上位処理装置との間で授受される情報を記憶する外部記
憶装置と、前記外部記憶装置と前記上位処理装置との間
に介在する制御装置とを含む情報処理システムであっ
て、前記制御装置は、前記外部記憶装置に格納される前
記情報の写しを一時的に保持する第１のメモリと、前記
上位処理装置と前記制御装置との間で授受される情報
を、前記上位処理装置から前記第１のメモリへ導く複数
のポートと、前記上位処理装置からの情報を、前記複数
のポートのうち、アクセス可能な当該ポートへ導くスイ
ッチ部と、前記外部記憶装置と前記制御装置との間で授
受される情報を、前記外部記憶装置から前記第１のメモ
リへ導く第１のインターフェイス制御部と、前記ポート
および前記第１のインターフェイス制御部の各々に設け
られ、これらを制御することで、他のポートまたは他の
第１のインターフェイス制御部とはデータの転送を独立
に行うマイクロプロセッサとを有するものである。ま
た、本発明の情報処理システムは、上位処理装置との間
で授受される情報を記憶する外部記憶装置と、前記外部
記憶装置と前記上位処理装置との間に介在する制御装置
とを含む情報処理システムであって、前記制御装置は、
前記外部記憶装置に格納される前記情報の写しを一時的
に保持する第１のメモリと、前記上位処理装置と前記制
御装置との間で授受される情報を、前記上位処理装置か
ら前記第１のメモリへ導く複数のポートと、前記上位処
理装置からの情報を、前記複数のポートのうち、アクセ
ス可能な当該ポートヘ導くスイッチ部と、前記外部記憶
装置と前記制御装置との間で授受される情報を、前記外
部記憶装置から前記第１のメモリへ導く第１のインター
フェイス制御部であって、前記複数のポートより数が少
ない第１のインターフェイス制御部と、前記ポートおよ
び前記第１のインターフェイス制御部の各々に設けら
れ、これらを制御することで、他のポートまたは他の第
１のインターフェイス制御部とはデータの転送を独立に
行うマイクロプロセッサとを有するものである。さら
に、本発明の情報処理システムは、上位処理装置との間
で授受される情報を記憶する外部記憶装置と、前記外部
記憶装置と前記上位処理装置との間に介在する制御装置
とを含む情報処理システムであって、前記制御装置は、
前記外部記憶装置に格納される前記情報の写しを一時的
に保持する第１のメモリと、前記上位処理装置と前記制
御装置との間で授受される情報を、前記上位処理装置か
ら前記第１のメモリへ、または、前記上位処理装置から
当該制御装置の内部の別の経路へ導く複数のポートと、
前記複数のポートを選択し、前記上位処理装置からの情
報を、前記複数のポートのうち、アクセス可能な当該ポ
ートへ導くスイッチ部と、前記外部記憶装置と前記制御
装置との間で授受される情報を、前記外部記憶装置から
前記第１のメモリへ、または、前記外部記憶装置から当
該制御装置の内部の別の経路へ導く第１のインターフェ
イス制御部と、前記ポートおよび前記第１のインターフ
ェイス制御部の各々に設けられ、これらを制御すること
で、他のポートまたは他の第１のインターフェイス制御
部とはデータの転送を独立に行うマイクロプロセッサと
を有するものである。
【００１４】上記した本発明の情報処理システムによれ
ば、たとえば、任意の上位処理装置による前記チャネル
ポートを介したキャッシュメモリ内の少なくとも一つの
データへのアクセスと、他の上位処理装置とキャッシュ
メモリまたは外部記憶装置への直接的なアクセスなどと
を並行して行うことができ、個々の上位処理装置から外
部記憶装置の側へのアクセス要求の待ち時間が減少し
て、情報処理システム全体の処理能力が向上する。
ば、たとえば、任意の上位処理装置による前記チャネル
ポートを介したキャッシュメモリ内の少なくとも一つの
データへのアクセスと、他の上位処理装置とキャッシュ
メモリまたは外部記憶装置への直接的なアクセスなどと
を並行して行うことができ、個々の上位処理装置から外
部記憶装置の側へのアクセス要求の待ち時間が減少し
て、情報処理システム全体の処理能力が向上する。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００１６】図１は、本発明の一実施の形態である情報
処理システムの構成を示すブロック図であり、図２はそ
の一部をさらに詳細に示すブロック図、また、図３は、
その動作の一例を示す流れ図である。
処理システムの構成を示すブロック図であり、図２はそ
の一部をさらに詳細に示すブロック図、また、図３は、
その動作の一例を示す流れ図である。
【００１７】本実施の形態の情報処理システムは、中央
処理装置Ａと、この中央処理装置Ａの動作を制御するプ
ログラムや処理の対象となるデータなどが格納される主
記憶Ｂと、中央処理装置Ａの代わりに主記憶Ｂと外部と
の間における情報の入出力を制御する複数のチャネルＣ
（上位処理装置）と、チャネルＣとの間で授受されるデ
ータ（情報）を記憶する磁気ディスク装置群４（外部記
憶装置）と、複数のチャネルＣと磁気ディスク装置群４
との間に介在し、両者間におけるデータや制御情報など
の授受を制御する動作を行う複数のクラスタ１ａ（制御
装置）およびクラスタ１ｂ（制御装置）と、このクラス
タ１ａおよび１ｂを介して、上位のチャネルＣおよび下
位の磁気ディスク装置群４に接続されるキャッシュメモ
リ部２（第１のメモリ）とを備えている。
処理装置Ａと、この中央処理装置Ａの動作を制御するプ
ログラムや処理の対象となるデータなどが格納される主
記憶Ｂと、中央処理装置Ａの代わりに主記憶Ｂと外部と
の間における情報の入出力を制御する複数のチャネルＣ
（上位処理装置）と、チャネルＣとの間で授受されるデ
ータ（情報）を記憶する磁気ディスク装置群４（外部記
憶装置）と、複数のチャネルＣと磁気ディスク装置群４
との間に介在し、両者間におけるデータや制御情報など
の授受を制御する動作を行う複数のクラスタ１ａ（制御
装置）およびクラスタ１ｂ（制御装置）と、このクラス
タ１ａおよび１ｂを介して、上位のチャネルＣおよび下
位の磁気ディスク装置群４に接続されるキャッシュメモ
リ部２（第１のメモリ）とを備えている。
【００１８】このキャッシュメモリ部２は、磁気ディス
ク装置群４に格納されるデータの写しが当該磁気ディス
ク装置群４の内部の記憶媒体おけるのと等価な形式で格
納されるキャッシュメモリ２２と、ディレクトリメモリ
２２１により構成されている。
ク装置群４に格納されるデータの写しが当該磁気ディス
ク装置群４の内部の記憶媒体おけるのと等価な形式で格
納されるキャッシュメモリ２２と、ディレクトリメモリ
２２１により構成されている。
【００１９】ディレクトリメモリ２２１は、キャッシュ
メモリ２２内に格納されているデータの磁気ディスク装
置群４の内部における格納位置情報（シリンダ番号、ヘ
ッド番号）と、キャッシュメモリ２２の内部における格
納位置を示すアドレスとの対応関係を示す情報や、キャ
ッシュメモリ２２を有効利用する目的で、当該キャッシ
ュメモリ２２に対する磁気ディスク装置群４の側からの
新たなデータの格納および、すでに格納されているデー
タの追い出しなどの制御を周知のＬＲＵ法（Least Rece
ntly Used)などに基づいて管理するためのメモリであ
る。
メモリ２２内に格納されているデータの磁気ディスク装
置群４の内部における格納位置情報（シリンダ番号、ヘ
ッド番号）と、キャッシュメモリ２２の内部における格
納位置を示すアドレスとの対応関係を示す情報や、キャ
ッシュメモリ２２を有効利用する目的で、当該キャッシ
ュメモリ２２に対する磁気ディスク装置群４の側からの
新たなデータの格納および、すでに格納されているデー
タの追い出しなどの制御を周知のＬＲＵ法（Least Rece
ntly Used)などに基づいて管理するためのメモリであ
る。
【００２０】複数のチャネルＣと、磁気ディスク装置群
４との間に介在するクラスタ１ａおよび１ｂは、複数の
チャネルパス２４ａ〜２４ｈと、各々二つのコントロー
ルパス２８ａ，２８ｂおよびコントロールパス３０ａ，
３０ｂを介して、当該チャネルＣおよび下位の磁気ディ
スク装置群４にそれぞれ接続されている。
４との間に介在するクラスタ１ａおよび１ｂは、複数の
チャネルパス２４ａ〜２４ｈと、各々二つのコントロー
ルパス２８ａ，２８ｂおよびコントロールパス３０ａ，
３０ｂを介して、当該チャネルＣおよび下位の磁気ディ
スク装置群４にそれぞれ接続されている。
【００２１】なお、本実施の形態の場合、クラスタ１ａ
および１ｂは構成および機能などが互いに等しいので、
重複を避けるため以下の構成および動作の説明は主とし
てクラスタ１ａの側について行うことにする。
および１ｂは構成および機能などが互いに等しいので、
重複を避けるため以下の構成および動作の説明は主とし
てクラスタ１ａの側について行うことにする。
【００２２】磁気ディスク装置群４に接続されるクラス
タ１ａの二つのコントロールパス２８ａおよび２８ｂ
は、コントロールインターフェイス制御部１５ａおよび
１５ｂ（第１のインターフェイス制御部）を介して複数
のデータバッファ１３ａおよび１３ｂ（第２のメモリ）
にそれぞれ接続されている。
タ１ａの二つのコントロールパス２８ａおよび２８ｂ
は、コントロールインターフェイス制御部１５ａおよび
１５ｂ（第１のインターフェイス制御部）を介して複数
のデータバッファ１３ａおよび１３ｂ（第２のメモリ）
にそれぞれ接続されている。
【００２３】コントロールインターフェイス制御部１５
ａおよび１５ｂは、二つのキャッシュ下位パス２９ａお
よび２９ｂを介してキャッシュメモリ部２のキャッシュ
メモリ２２に接続されている。
ａおよび１５ｂは、二つのキャッシュ下位パス２９ａお
よび２９ｂを介してキャッシュメモリ部２のキャッシュ
メモリ２２に接続されている。
【００２４】さらに、コントロールインターフェイス制
御部１５ａ，１５ｂは、磁気ディスク装置群４およびキ
ャッシュメモリ部２の制御を行う複数のマイクロプロセ
ッサ１４ａおよび１４ｂによって互いに独立に制御され
ており、磁気ディスク装置群４と、複数のデータバッフ
ァ１３ａ，１３ｂおよびキャッシュメモリ２２に対する
接続を随時切り換える操作を行う。
御部１５ａ，１５ｂは、磁気ディスク装置群４およびキ
ャッシュメモリ部２の制御を行う複数のマイクロプロセ
ッサ１４ａおよび１４ｂによって互いに独立に制御され
ており、磁気ディスク装置群４と、複数のデータバッフ
ァ１３ａ，１３ｂおよびキャッシュメモリ２２に対する
接続を随時切り換える操作を行う。
【００２５】また、クラスタ１ａおよび１ｂから磁気デ
ィスク装置群４に至るコントロールパス２８ａ，２８ｂ
および３０ａ，３０ｂの経路には、当該磁気ディスク装
置群４の中から特定の磁気ディスク装置を選択するなど
の操作を行うコントロールスイッチ３が設けられてい
る。
ィスク装置群４に至るコントロールパス２８ａ，２８ｂ
および３０ａ，３０ｂの経路には、当該磁気ディスク装
置群４の中から特定の磁気ディスク装置を選択するなど
の操作を行うコントロールスイッチ３が設けられてい
る。
【００２６】一方、本実施の形態の場合には、クラスタ
１ａを上位のチャネルＣに接続する複数のチャネルパス
２４ａ〜２４ｈは、チャネルスイッチ部１１および４つ
のチャネルポート１２ａ，１２ｂ，１２ｃ，１２ｄを介
して前記データバッファ１３ａおよび１３ｂのいずれに
も接続可能にされ、さらに４つのチャネルポート１２ａ
〜１２ｄは４つのキャッシュ上位パス２５ａ，２５ｂ，
２５ｃ，２５ｄの各々を介して個別にキャッシュメモリ
２２に接続されている。
１ａを上位のチャネルＣに接続する複数のチャネルパス
２４ａ〜２４ｈは、チャネルスイッチ部１１および４つ
のチャネルポート１２ａ，１２ｂ，１２ｃ，１２ｄを介
して前記データバッファ１３ａおよび１３ｂのいずれに
も接続可能にされ、さらに４つのチャネルポート１２ａ
〜１２ｄは４つのキャッシュ上位パス２５ａ，２５ｂ，
２５ｃ，２５ｄの各々を介して個別にキャッシュメモリ
２２に接続されている。
【００２７】４つのチャネルポート１２ａ〜１２ｄは、
主としてチャネルパス２４ａ〜２４ｈおよびキャッシュ
メモリ部２の制御を行う複数のマイクロプロセッサ１０
ａ，１０ｂ，１０ｃ，１０ｄによって互いに独立に制御
されており、チャネルスイッチ部１１を介して当該チャ
ネルポート１２ａ〜１２ｄに接続されるチャネルパス２
４ａ〜２４ｈのいずれかの、データバッファ１３ａ，１
３ｂまたはキャッシュメモリ２２に対する接続を随時切
り換える操作を行うものである。
主としてチャネルパス２４ａ〜２４ｈおよびキャッシュ
メモリ部２の制御を行う複数のマイクロプロセッサ１０
ａ，１０ｂ，１０ｃ，１０ｄによって互いに独立に制御
されており、チャネルスイッチ部１１を介して当該チャ
ネルポート１２ａ〜１２ｄに接続されるチャネルパス２
４ａ〜２４ｈのいずれかの、データバッファ１３ａ，１
３ｂまたはキャッシュメモリ２２に対する接続を随時切
り換える操作を行うものである。
【００２８】また、チャネルスイッチ部１１は、図２に
示されるように、複数のチャネルパス２４ａ〜２４ｈの
各々の制御を行うインターフェイス制御部１１０ａ〜１
１０ｈ（第２のインターフェイス制御部）と、当該イン
ターフェイス制御部１１０ａ〜１１０ｈと複数のチャネ
ルポート１２ａ〜１２ｄとの接続を制御するスイッチ制
御部１２０とで構成されている。
示されるように、複数のチャネルパス２４ａ〜２４ｈの
各々の制御を行うインターフェイス制御部１１０ａ〜１
１０ｈ（第２のインターフェイス制御部）と、当該イン
ターフェイス制御部１１０ａ〜１１０ｈと複数のチャネ
ルポート１２ａ〜１２ｄとの接続を制御するスイッチ制
御部１２０とで構成されている。
【００２９】そして、スイッチ制御部１２０は、上位の
チャネルＣの側からチャネルパス２４ａ〜２４ｈに発行
されたアクセス要求の到来時にインターフェイス制御部
１１０ａ〜１１０ｈの側から発行される起動受付信号１
１１ａを契機として、複数のチャネルポート１２ａ〜１
２ｄから出力される当該チャネルポートが使用可能であ
ることを示すＰＲＴＦＲＥＥ信号１２２ａ〜１２２ｄを
調べ、いずれかに接続可能な場合には、ＡＣＴ信号１１
２ａ〜１１２ｈを、いずれにも接続不能の場合にＢＵＳ
Ｙ信号１１３ａ〜１１３ｈを応答する動作を行うととも
に、選択されたチャネルポート１２ａ〜１２ｄに対して
は、当該チャネルポートを占有することを示すＰＲＴＳ
ＥＬ信号１２１ａ〜１２１ｄを送出する動作を行うもの
である。
チャネルＣの側からチャネルパス２４ａ〜２４ｈに発行
されたアクセス要求の到来時にインターフェイス制御部
１１０ａ〜１１０ｈの側から発行される起動受付信号１
１１ａを契機として、複数のチャネルポート１２ａ〜１
２ｄから出力される当該チャネルポートが使用可能であ
ることを示すＰＲＴＦＲＥＥ信号１２２ａ〜１２２ｄを
調べ、いずれかに接続可能な場合には、ＡＣＴ信号１１
２ａ〜１１２ｈを、いずれにも接続不能の場合にＢＵＳ
Ｙ信号１１３ａ〜１１３ｈを応答する動作を行うととも
に、選択されたチャネルポート１２ａ〜１２ｄに対して
は、当該チャネルポートを占有することを示すＰＲＴＳ
ＥＬ信号１２１ａ〜１２１ｄを送出する動作を行うもの
である。
【００３０】次に、本実施の形態の情報処理システムの
動作を、図３の流れ図などを参照しながら説明する。
動作を、図３の流れ図などを参照しながら説明する。
【００３１】まず、チャネルスイッチ部１１は複数のチ
ャネルＣからのチャネルパス２４ａ〜２４ｈに対するア
クセス要求の有無を監視し（ステップ３０１）、チャネ
ルスイッチ部１１のインターフェイス制御部１１０ａ〜
１１０ｈはチャネルパス１１５ａ〜１１５ｈに発行され
たアクセス要求を受けると、スイッチ制御部１２０に対
する起動受付信号１１１ａ〜１１１ｈをＯＮにする。
ャネルＣからのチャネルパス２４ａ〜２４ｈに対するア
クセス要求の有無を監視し（ステップ３０１）、チャネ
ルスイッチ部１１のインターフェイス制御部１１０ａ〜
１１０ｈはチャネルパス１１５ａ〜１１５ｈに発行され
たアクセス要求を受けると、スイッチ制御部１２０に対
する起動受付信号１１１ａ〜１１１ｈをＯＮにする。
【００３２】スイッチ制御部１２０はこれを契機とし
て、チャネルポート１２ａ〜１２ｄの中の一つを選ぶ為
チャネルポート１２ａ〜１２ｄから出力されるＰＲＴＦ
ＲＥＥ信号１２２ａ〜１２２ｄの状態を調べて、使用可
能なチャネルポートの有無を確認する（ステップ３０
２）。
て、チャネルポート１２ａ〜１２ｄの中の一つを選ぶ為
チャネルポート１２ａ〜１２ｄから出力されるＰＲＴＦ
ＲＥＥ信号１２２ａ〜１２２ｄの状態を調べて、使用可
能なチャネルポートの有無を確認する（ステップ３０
２）。
【００３３】そして、ＰＲＴＦＲＥＥ信号１２２ａ〜１
２２ｄがＯＮになっている使用可能なチャネルポートが
あればその中の一つを選択するとともに、選択されたチ
ャネルポートに対応するＰＲＴＳＥＬ信号１２１ａ〜１
２１ｄをＯＮにし、さらにアクセス要求を受けたインタ
ーフェイス制御部１１０ａ〜１１０ｈに対して、対応す
るＡＣＴ信号１１２ａ〜１１２ｈをＯＮにする（ステッ
プ３０３）。
２２ｄがＯＮになっている使用可能なチャネルポートが
あればその中の一つを選択するとともに、選択されたチ
ャネルポートに対応するＰＲＴＳＥＬ信号１２１ａ〜１
２１ｄをＯＮにし、さらにアクセス要求を受けたインタ
ーフェイス制御部１１０ａ〜１１０ｈに対して、対応す
るＡＣＴ信号１１２ａ〜１１２ｈをＯＮにする（ステッ
プ３０３）。
【００３４】また、前記ステップ３０２においてすべて
のチャネルポート１２ａ〜１２ｄが既にＢＵＳＹ（使用
中）状態であったら、スイッチ制御部１２０は、当該ア
クセス要求を受けたインターフェイス制御部１１０ａ〜
１１０ｈに対応するＢＵＳＹ信号１１３ａ〜１１３ｈを
ＯＮにして、チャネルＣの側のアクセス拒否を報告し
（ステップ３０７）、ステップ３０１の処理に戻る。
のチャネルポート１２ａ〜１２ｄが既にＢＵＳＹ（使用
中）状態であったら、スイッチ制御部１２０は、当該ア
クセス要求を受けたインターフェイス制御部１１０ａ〜
１１０ｈに対応するＢＵＳＹ信号１１３ａ〜１１３ｈを
ＯＮにして、チャネルＣの側のアクセス拒否を報告し
（ステップ３０７）、ステップ３０１の処理に戻る。
【００３５】こうして、チャネルポート１２ａ〜１２ｄ
の中の一つが選択されると、選択された当該チャネルポ
ートに対応するマイクロプロセッサ１０ａ〜１０ｄは、
チャネルＣから到来する磁気ディスク装置群４に対する
目的のデータの読み出しまたは書き込みを指示するコマ
ンドを解読し、アクセス要求の対象となるデータがキャ
ッシュメモリ２２に格納されているか否かを調べる（ス
テップ３０４）。
の中の一つが選択されると、選択された当該チャネルポ
ートに対応するマイクロプロセッサ１０ａ〜１０ｄは、
チャネルＣから到来する磁気ディスク装置群４に対する
目的のデータの読み出しまたは書き込みを指示するコマ
ンドを解読し、アクセス要求の対象となるデータがキャ
ッシュメモリ２２に格納されているか否かを調べる（ス
テップ３０４）。
【００３６】これは、チャネルＣから到来する前記コマ
ンドにパラメータとして随伴する目的のデータの磁気デ
ィスク装置群４における格納位置情報（シリンダ番号，
ヘッド番号）などに基づいてディレクトリメモリ２２１
を探索することにより可能である。
ンドにパラメータとして随伴する目的のデータの磁気デ
ィスク装置群４における格納位置情報（シリンダ番号，
ヘッド番号）などに基づいてディレクトリメモリ２２１
を探索することにより可能である。
【００３７】そして、キャッシュメモリ２２に目的のデ
ータが存在する場合（これをヒットという）には、前述
のようにして選択されたチャネルポート１２ａ〜１２ｄ
の一つ、およびチャネルスイッチ部１１を経由して、キ
ャッシュメモリ２２とチャネルＣとの間で当該データの
高速な転送が実行され（ステップ３０５，３０６）、そ
の後前記ステップ３０１の処理に戻る。
ータが存在する場合（これをヒットという）には、前述
のようにして選択されたチャネルポート１２ａ〜１２ｄ
の一つ、およびチャネルスイッチ部１１を経由して、キ
ャッシュメモリ２２とチャネルＣとの間で当該データの
高速な転送が実行され（ステップ３０５，３０６）、そ
の後前記ステップ３０１の処理に戻る。
【００３８】一方、キャッシュメモリ２２内に目的のデ
ータが存在しない場合（これをミスという）には、コン
トロールインターフェイス制御部１５ａまたは１５ｂが
使用可能か否かを調べる（ステップ３０８）。
ータが存在しない場合（これをミスという）には、コン
トロールインターフェイス制御部１５ａまたは１５ｂが
使用可能か否かを調べる（ステップ３０８）。
【００３９】これは、チャネルポート１２ａ〜１２ｄの
側を制御するマイクロプロセッサ１０ａ〜１０ｄと、コ
ントロールインターフェイス制御部１５ａ，１５ｂの側
を制御するマイクロプロセッサ１４ａ，１４ｂとの間の
図示しないインターフェイスを介した連携動作によって
行われる。
側を制御するマイクロプロセッサ１０ａ〜１０ｄと、コ
ントロールインターフェイス制御部１５ａ，１５ｂの側
を制御するマイクロプロセッサ１４ａ，１４ｂとの間の
図示しないインターフェイスを介した連携動作によって
行われる。
【００４０】すなわち、マイクロプロセッサ１０ａ〜１
０ｄは、たとえば、マイクロプロセッサ１４ａ，１４ｂ
のステータスレジスタを参照し、コントロールインター
フェイス制御部１５ａおよび１５ｂが使用可能か否かを
判定する。
０ｄは、たとえば、マイクロプロセッサ１４ａ，１４ｂ
のステータスレジスタを参照し、コントロールインター
フェイス制御部１５ａおよび１５ｂが使用可能か否かを
判定する。
【００４１】そして、使用可能なコントロールインター
フェイス制御部１５ａ，１５ｂがあるならばその一つを
選択し（ステップ３０９）、チャネルスイッチ部１１、
選択されたチャネルポート１２ａ〜１２ｄの一つ、デー
タバッファ１３ａまたは１３ｂ、コントロールインター
フェイス制御部１５ａまたは１５ｂを経由して、チャネ
ルＣと磁気ディスク装置群４との間でアクセス要求のあ
ったデータの転送を行い（ステップ３１０，３１１）、
その後前記ステップ３０１に戻る。
フェイス制御部１５ａ，１５ｂがあるならばその一つを
選択し（ステップ３０９）、チャネルスイッチ部１１、
選択されたチャネルポート１２ａ〜１２ｄの一つ、デー
タバッファ１３ａまたは１３ｂ、コントロールインター
フェイス制御部１５ａまたは１５ｂを経由して、チャネ
ルＣと磁気ディスク装置群４との間でアクセス要求のあ
ったデータの転送を行い（ステップ３１０，３１１）、
その後前記ステップ３０１に戻る。
【００４２】この場合には、マイクロプロセッサ１０ａ
〜１０ｄとマイクロプロセッサ１４ａ，１４ｂとは図示
しない前記インターフェイスを介して同期をとりつつデ
ータの転送処理を実行する。
〜１０ｄとマイクロプロセッサ１４ａ，１４ｂとは図示
しない前記インターフェイスを介して同期をとりつつデ
ータの転送処理を実行する。
【００４３】一方、前記ステップ３０８においてコント
ロールインターフェイス制御部１５ａおよび１５ｂの双
方がＢＵＳＹの場合には、マイクロプロセッサ１０ａ〜
１０ｄはチャネルポート１２ａ〜１２ｄのＰＲＴＦＲＥ
Ｅ信号１２２ａ〜１２２ｄをＯＦＦにし、スイッチ制御
部１２０はインターフェイス制御部１１０ａ〜１１０ｈ
に対するＢＵＳＹ信号１１３ａ〜１１３ｈをＯＮにし、
これを検知したインターフェイス制御部１１０ａ〜１１
０ｈはチャネルＣに対してアクセス要求の拒否（ＢＵＳ
Ｙ）を報告し（ステップ３０７）、その後ステップ３０
１の処理に戻る。
ロールインターフェイス制御部１５ａおよび１５ｂの双
方がＢＵＳＹの場合には、マイクロプロセッサ１０ａ〜
１０ｄはチャネルポート１２ａ〜１２ｄのＰＲＴＦＲＥ
Ｅ信号１２２ａ〜１２２ｄをＯＦＦにし、スイッチ制御
部１２０はインターフェイス制御部１１０ａ〜１１０ｈ
に対するＢＵＳＹ信号１１３ａ〜１１３ｈをＯＮにし、
これを検知したインターフェイス制御部１１０ａ〜１１
０ｈはチャネルＣに対してアクセス要求の拒否（ＢＵＳ
Ｙ）を報告し（ステップ３０７）、その後ステップ３０
１の処理に戻る。
【００４４】ここで、コントロールインターフェイス制
御部１５ａ，１５ｂがＢＵＳＹになる場合は２種類あ
る。
御部１５ａ，１５ｂがＢＵＳＹになる場合は２種類あ
る。
【００４５】その一つは、チャネルポート１２ａ〜１２
ｄ、データバッファ１３ａ，１３ｂを経由して、チャネ
ルＣから磁気ディスク装置群４に対して直接的にアクセ
スする場合である。この場合は、チャネルポート１２ａ
〜１２ｄの中の一つがコントロールインターフェイス制
御部１５ａ〜１５ｂの一つと接続状態にある。
ｄ、データバッファ１３ａ，１３ｂを経由して、チャネ
ルＣから磁気ディスク装置群４に対して直接的にアクセ
スする場合である。この場合は、チャネルポート１２ａ
〜１２ｄの中の一つがコントロールインターフェイス制
御部１５ａ〜１５ｂの一つと接続状態にある。
【００４６】他の一つは、キャッシュメモリ２２と磁気
ディスク装置群４との間でデータの転送処理を行う場合
である。すなわち、キャッシュメモリ２２内に書き込ま
れたデータを実際に磁気ディスク装置群４の所定の格納
位置に書き込む場合、あるいは磁気ディスク装置群４に
格納されている一部のデータを将来のアクセス要求に備
えて先読みしキャッシュメモリ２２に複写する場合など
であり、いずれの場合もチャネルポート１２ａ〜１２ｄ
はコントロールインターフェイス制御部１５ａおよび１
５ｂとは接続状態にならない。
ディスク装置群４との間でデータの転送処理を行う場合
である。すなわち、キャッシュメモリ２２内に書き込ま
れたデータを実際に磁気ディスク装置群４の所定の格納
位置に書き込む場合、あるいは磁気ディスク装置群４に
格納されている一部のデータを将来のアクセス要求に備
えて先読みしキャッシュメモリ２２に複写する場合など
であり、いずれの場合もチャネルポート１２ａ〜１２ｄ
はコントロールインターフェイス制御部１５ａおよび１
５ｂとは接続状態にならない。
【００４７】このように、本実施の形態の場合には、ク
ラスタ１ａおよび１ｂの各々において、コントロールイ
ンターフェイス制御部１５ａ，１５ｂおよびキャッシュ
下位パス２９ａ，２９ｂの２系統に対して、チャネルポ
ート１２ａ〜１２ｄおよびキャッシュ上位パス２５ａ〜
２５ｄはそれよりも多い４系統実装されているので、チ
ャネルＣからのアクセス要求がキャッシュメモリ２２に
格納されているデータに対するものならば最大４つのチ
ャネルＣとキャッシュメモリ２２との間で並行してデー
タの授受が可能であるとともに、たまたまいくつかのチ
ャネルＣからのアクセス要求があったデータがキャッシ
ュメモリ２２の内部に存在せず、チャネルポート１２ａ
〜１２ｄがコントロールインターフェイス制御部１５
ａ，１５ｂと接続状態となっても、高々２系統のチャネ
ルポートがＢＵＳＹとなるだけで、残り２系統のチャネ
ルポートは他のチャネルＣからのアクセス要求を受け付
けることが可能となる。
ラスタ１ａおよび１ｂの各々において、コントロールイ
ンターフェイス制御部１５ａ，１５ｂおよびキャッシュ
下位パス２９ａ，２９ｂの２系統に対して、チャネルポ
ート１２ａ〜１２ｄおよびキャッシュ上位パス２５ａ〜
２５ｄはそれよりも多い４系統実装されているので、チ
ャネルＣからのアクセス要求がキャッシュメモリ２２に
格納されているデータに対するものならば最大４つのチ
ャネルＣとキャッシュメモリ２２との間で並行してデー
タの授受が可能であるとともに、たまたまいくつかのチ
ャネルＣからのアクセス要求があったデータがキャッシ
ュメモリ２２の内部に存在せず、チャネルポート１２ａ
〜１２ｄがコントロールインターフェイス制御部１５
ａ，１５ｂと接続状態となっても、高々２系統のチャネ
ルポートがＢＵＳＹとなるだけで、残り２系統のチャネ
ルポートは他のチャネルＣからのアクセス要求を受け付
けることが可能となる。
【００４８】すなわち、従来のように、磁気ディスク装
置群４の側のコントロールインターフェイス制御部１５
ａ，１５ｂおよびキャッシュ下位パス２９ａ，２９ｂの
数に制約されることなく、アクセス要求のあったデータ
がキャッシュメモリ２２に存在する場合には、それを利
用した高速な応答が可能となり、チャネルＣと磁気ディ
スク装置群４との間におけるデータのスループットが向
上する。
置群４の側のコントロールインターフェイス制御部１５
ａ，１５ｂおよびキャッシュ下位パス２９ａ，２９ｂの
数に制約されることなく、アクセス要求のあったデータ
がキャッシュメモリ２２に存在する場合には、それを利
用した高速な応答が可能となり、チャネルＣと磁気ディ
スク装置群４との間におけるデータのスループットが向
上する。
【００４９】また、任意のチャネルＣによる第１の伝達
経路を介したキャッシュメモリ２２内の少なくとも一つ
のデータへのアクセスと、他のチャネルＣとキャッシュ
メモリ２２または磁気ディスク装置群４への直接的なア
クセスなどとを並行して行うことができ、個々のチャネ
ルＣから磁気ディスク装置群４の側へのアクセス要求の
待ち時間などが減少して、情報処理システム全体の処理
能力が向上する。
経路を介したキャッシュメモリ２２内の少なくとも一つ
のデータへのアクセスと、他のチャネルＣとキャッシュ
メモリ２２または磁気ディスク装置群４への直接的なア
クセスなどとを並行して行うことができ、個々のチャネ
ルＣから磁気ディスク装置群４の側へのアクセス要求の
待ち時間などが減少して、情報処理システム全体の処理
能力が向上する。
【００５０】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００５１】たとえば、前記実施の形態ではクラスタ当
たり２系統のコントロールインターフェイス制御部に対
して、４系統のチャネルポートを装備した場合について
説明したが、この数に限定されるものでないことは言う
までもない。
たり２系統のコントロールインターフェイス制御部に対
して、４系統のチャネルポートを装備した場合について
説明したが、この数に限定されるものでないことは言う
までもない。
【００５２】また、前記実施の形態の場合には、外部記
憶装置の一例として磁気ディスク装置を使用する場合に
ついて説明したが、これに限らず、他の外部記憶装置で
あってもよい。
憶装置の一例として磁気ディスク装置を使用する場合に
ついて説明したが、これに限らず、他の外部記憶装置で
あってもよい。
【００５３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５４】すなわち、本発明の情報処理システムによ
れば、個々の上位処理装置から外部記憶装置の側へのア
クセス要求の待ち時間が減少して、情報処理システム全
体の処理能力が向上する、という効果が得られる。
れば、個々の上位処理装置から外部記憶装置の側へのア
クセス要求の待ち時間が減少して、情報処理システム全
体の処理能力が向上する、という効果が得られる。
【図１】本発明の一実施の形態である情報処理システム
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明の一実施の形態である情報処理システム
の一部をさらに詳細に示すブロック図である。
の一部をさらに詳細に示すブロック図である。
【図３】本発明の一実施の形態である情報処理システム
の動作の一例を示す流れ図である。
の動作の一例を示す流れ図である。
１ａ，１ｂ・・・クラスタ（制御装置）、１０ａ〜１０
ｄ・・・マイクロプロセッサ、１１・・・チャネルスイ
ッチ部、１１０ａ〜１１０ｈ・・・インターフェイス制
御部、１１１ａ・・・起動受付信号、１２０・・・スイ
ッチ制御部、１２ａ〜１２ｄ・・・チャネルポート、２
４ａ〜２４ｈ・・・チャネルパス、２５ａ〜２５ｄ・・
・キャッシュ上位パス、１３ａ，１３ｂ・・・データバ
ッファ、１４ａ，１４ｂ・・・マイクロプロセッサ、１
５ａ，１５ｂ・・・コントロールインターフェイス制御
部、２８ａ，２８ｂ，３０ａ，３０ｂ・・・コントロー
ルパス、２９ａ，２９ｂ・・・キャッシュ下位パス、２
・・・キャッシュメモリ部、２２・・・キャッシュメモ
リ、２２１・・・ディレクトリメモリ、３・・・コント
ロールスイッチ、４・・・磁気ディスク装置群（外部記
憶装置）、Ａ・・・中央処理装置（上位処理装置）、Ｂ
・・・主記憶、Ｃ・・・チャネル（上位処理装置）。
ｄ・・・マイクロプロセッサ、１１・・・チャネルスイ
ッチ部、１１０ａ〜１１０ｈ・・・インターフェイス制
御部、１１１ａ・・・起動受付信号、１２０・・・スイ
ッチ制御部、１２ａ〜１２ｄ・・・チャネルポート、２
４ａ〜２４ｈ・・・チャネルパス、２５ａ〜２５ｄ・・
・キャッシュ上位パス、１３ａ，１３ｂ・・・データバ
ッファ、１４ａ，１４ｂ・・・マイクロプロセッサ、１
５ａ，１５ｂ・・・コントロールインターフェイス制御
部、２８ａ，２８ｂ，３０ａ，３０ｂ・・・コントロー
ルパス、２９ａ，２９ｂ・・・キャッシュ下位パス、２
・・・キャッシュメモリ部、２２・・・キャッシュメモ
リ、２２１・・・ディレクトリメモリ、３・・・コント
ロールスイッチ、４・・・磁気ディスク装置群（外部記
憶装置）、Ａ・・・中央処理装置（上位処理装置）、Ｂ
・・・主記憶、Ｃ・・・チャネル（上位処理装置）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 窪田 憲治 神奈川県小田原市国府津2880番地 株式 会社日立製作所 小田原工場内 (72)発明者 杉本 守二 神奈川県小田原市国府津2880番地 株式 会社日立製作所 小田原工場内 (56)参考文献 特開 昭59−100964（ＪＰ，Ａ) 特開 昭61−187029（ＪＰ，Ａ) 特開 昭57−152028（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/08 320 G06F 12/08 G06F 3/06 302
Claims (7)
- 【請求項１】 上位処理装置との間で授受される情報を
記憶する外部記憶装置と、前記外部記憶装置と前記上位
処理装置との間に介在する制御装置とを含む情報処理シ
ステムであって、 前記制御装置は、 前記外部記憶装置に格納される前記情報の写しを一時的
に保持する第１のメモリと、 前記上位処理装置と前記制御装置との間で授受される情
報を、前記上位処理装置から前記第１のメモリへ導く複
数のポートと、 前記上位処理装置からの情報を、前記複数のポートのう
ち、アクセス可能な当該ポートへ導くスイッチ部と、 前記外部記憶装置と前記制御装置との間で授受される情
報を、前記外部記憶装置から前記第１のメモリへ導く第
１のインターフェイス制御部と、 前記ポートおよび前記第１のインターフェイス制御部の
各々に設けられ、これらを制御することで、他のポート
または他の第１のインターフェイス制御部とはデータの
転送を独立に行うマイクロプロセッサとを有する情報処
理システム。 - 【請求項２】 請求項１記載の情報処理システムにおい
て、 前記スイッチ部は、前記上位処理装置とのアクセスを制
御する第２のインターフェイス制御部と、前記複数のポ
ートとのアクセスを制御するスイッチ制御部とを有する
ことを特徴とする情報処理システム。 - 【請求項３】 上位処理装置との間で授受される情報を
記憶する外部記憶装置と、前記外部記憶装置と前記上位
処理装置との間に介在する制御装置とを含む情報処理シ
ステムであって、 前記制御装置は、 前記外部記憶装置に格納される前記情報の写しを一時的
に保持する第１のメモリと、 前記上位処理装置と前記制御装置との間で授受される情
報を、前記上位処理装置から前記第１のメモリへ導く複
数のポートと、 前記上位処理装置からの情報を、前記複数のポートのう
ち、アクセス可能な当該ポートヘ導くスイッチ部と、 前記外部記憶装置と前記制御装置との間で授受される情
報を、前記外部記憶装置から前記第１のメモリへ導く第
１のインターフェイス制御部であって、前記複数のポー
トより数が少ない第１のインターフェイス制御部と、 前記ポートおよび前記第１のインターフェイス制御部の
各々に設けられ、これらを制御することで、他のポート
または他の第１のインターフェイス制御部とはデータの
転送を独立に行うマイクロプロセッサとを有する情報処
理システム。 - 【請求項４】 請求項３記載の情報処理システムにおい
て、 前記スイッチ部は、前記上位処理装置とのアクセスを制
御する第２のインターフェイス制御部と、前記複数のポ
ートとのアクセスを制御するスイッチ制御部とを有する
ことを特徴とする情報処理システム。 - 【請求項５】 上位処理装置との間で授受される情報を
記憶する外部記憶装置と、前記外部記憶装置と前記上位
処理装置との間に介在する制御装置とを含む情報処理シ
ステムであって、 前記制御装置は、 前記外部記憶装置に格納される前記情報の写しを一時的
に保持する第１のメモリと、 前記上位処理装置と前記制御装置との間で授受される情
報を、前記上位処理装置から前記第１のメモリへ、また
は、前記上位処理装置から当該制御装置の内部の別の経
路へ導く複数のポートと、前記複数のポートを選択し、前記上位処理装置からの情
報を、前記複数のポートのうち、アクセス可能な当該ポ
ートへ導くスイッチ部と、 前記外部記憶装置と前記制御装置との間で授受される情
報を、前記外部記憶装置から前記第１のメモリへ、また
は、前記外部記憶装置から当該制御装置の内部の別の経
路へ導く第１のインターフェイス制御部と、 前記ポートおよび前記第１のインターフェイス制御部の
各々に設けられ、これらを制御することで、他のポート
または他の第１のインターフェイス制御部とはデータの
転送を独立に行うマイクロプロセッサとを有する情報処
理システム。 - 【請求項６】 請求項５記載の情報処理システムにおい
て、 前記上位処理装置から当該制御装置の内部の別の経路と
は、前記上位処理装置から前記外部記憶装置へ至る経路
であり、 前記外部記憶装置から当該制御装置の内部の別の経路と
は、前記外部記憶装置から前記上位処理装置へ至る経路
であり、 当該２つの経路は第２のメモリを介して接続されている
ことを特徴とする情報処理システム。 - 【請求項７】 請求項５記載の情報処理システムにおい
て、 前記スイッチ部は、前記上位処理装置とのアクセスを制
御する第２のインターフェイス制御部と、前記複数のポ
ートとのアクセスを制御するスイッチ制御部とを有する
ことを特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8306174A JP2786175B2 (ja) | 1996-11-18 | 1996-11-18 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8306174A JP2786175B2 (ja) | 1996-11-18 | 1996-11-18 | 情報処理システム |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63256504A Division JP2872251B2 (ja) | 1988-10-12 | 1988-10-12 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09120373A JPH09120373A (ja) | 1997-05-06 |
| JP2786175B2 true JP2786175B2 (ja) | 1998-08-13 |
Family
ID=17953938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8306174A Expired - Lifetime JP2786175B2 (ja) | 1996-11-18 | 1996-11-18 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786175B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1094386A4 (en) * | 1998-05-18 | 2007-05-23 | Hitachi Ltd | DISK ARRAY CONTROL DEVICE |
| JP4400895B2 (ja) | 1999-01-07 | 2010-01-20 | 株式会社日立製作所 | ディスクアレイ制御装置 |
| KR101406455B1 (ko) * | 2007-08-20 | 2014-06-13 | 엘지전자 주식회사 | 컴퓨터의 데이터 전송 장치 및 데이터 전송 채널 변경 방법 |
| JP4825187B2 (ja) * | 2007-11-02 | 2011-11-30 | 株式会社日立製作所 | 記憶装置システム、および、記憶装置システムの制御方法 |
-
1996
- 1996-11-18 JP JP8306174A patent/JP2786175B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09120373A (ja) | 1997-05-06 |
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