JP2003508967A - ネットワーク・プロセッサ及び方法を用いるネットワーク・スイッチ - Google Patents

Abstract

(57)【要約】 【課題】 転送されるデータの処理速度を向上する一方、サポート機能を各種の潜在的要求にサイズ変更可能な、データ通信ネットワークで使用されるスケーラブル・スイッチ・アーキテクチャを提供すること。 【解決手段】 半導体基板上に形成される複数のインタフェース・プロセッサと、一式の周辺要素との間の協働により、データ・フロー処理及び柔軟性が向上されるネットワーク・スイッチ装置、こうした装置のコンポーネント、及びこうした装置を操作する方法が開示される。インタフェース・プロセッサ及び周辺要素がネットワーク・プロセッサを形成し、これがオプションのスイッチング・ファブリック装置を含む他の要素と協働して、ネットワーク内でデータのフローを方向付ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

本発明は、様々なタイプ及び能力の情報処理システムまたはコンピュータをリ
ンクするために使用される通信ネットワーク装置、及びこうした装置のコンポー
ネントに関する。特に、本発明は、こうした装置をアセンブルするのに有用なス
ケーラブル・スイッチ装置及びコンポーネントに関する。本発明はまた、改善さ
れた多機能インタフェース装置、並びに、こうした装置とメディア速度ネットワ
ーク・スイッチを提供する他の要素との組み合わせに関する。本発明は更に、ネ
ットワーク・スイッチのデータ・フロー処理能力を改善する、こうした装置の操
作方法に関する。

【０００２】

【従来の技術】

以下の説明は、ネットワーク・データ通信、並びにこうした通信ネットワーク
で使用されるスイッチ及びルータに関する知識を前提とする。特に、ネットワー
ク動作をレイヤに分割するネットワーク・アーキテクチャのＩＳＯモデルに精通
していることを前提とする。ＩＳＯモデルにもとづく典型的なアーキテクチャは
、物理パスまたはメディアであるレイヤ１（ときに"Ｌ１"と示される）から始ま
り、信号は、上流のレイヤ２、３、４などを通じてレイヤ７に至る。レイヤ７は
、ネットワークにリンクされるコンピュータ・システム上で実行されるアプリケ
ーション・プログラミング・レイヤである。本明細書では、Ｌ１、Ｌ２などは、
ネットワーク・アーキテクチャの対応レイヤを指し示すものとする。本開示はま
た、こうしたネットワーク通信においてパケット及びフレームとして知られる、
ビット・ストリングの基本的理解を前提とする。

【０００３】 今日のネットワーク化された世界では、帯域幅が重要な資源である。インター
ネットや他の新たなアプリケーションの登場による、ネットワーク・トラフィッ
クの増加が、ネットワーク・インフラストラクチャの能力を圧迫している。こう
した流れに追随するために、様々な組織や機関が、トラフィックの増加や音声と
データのコンバージェンスをサポートするための、より優れた技術や方法を検討
している。

【０００４】 ネットワーク・トラフィックの今日の劇的な増加は、インターネットの普及、
情報へのリモート・アクセスの必要性の増加、及び新たなアプリケーションなど
による。インターネットは電子商取引の爆発的な成長により、ときにネットワー
ク・バックボーンにサポート不能な負荷を課する。データ・トラフィック量の増
加の最も重要な１原因は、それが初めて音声トラフィックを超えることにある。
電子メール、データベース・アクセス、及びファイル転送などを含む、リモート
・アクセス・アプリケーションの要求の増加が、更にネットワークを圧迫してい
る。

【０００５】 音声とデータのコンバージェンスは、将来のネットワーク環境を定義する上で
重要な役割を果たす。現在、インターネット・プロトコル（ＩＰ）ネットワーク
を介するデータの伝送は無料である。音声伝送は自然に最廉価の経路を通るので
、音声は必然的にデータとコンバージされる。ボイス・オーバＩＰ（ＶｏＩＰ）
、ボイス・オーバＡＴＭ（ＶｏＡＴＭ）、ボイス・オーバ・フレーム・リレー（
ＶｏＦＲ）などの技術は、この変化の速い市場においてコスト効率の高い技術と
言える。しかしながら、これらの技術への移行を可能にするために、業界は音声
のサービス品質（ＱｏＳ）を保証し、データ回線上での音声転送のためにどのよ
うに課金すべきかを決定なければならない。１９９６年のTelecommunication De
regulation Actが、更にこの環境を複雑化する。この法規は、選択音声プロトコ
ルすなわちＡＴＭと、選択データ・プロトコルすなわちＩＰとの間の共生関係を
強化する。

【０００６】 新たな製品及び機能が使用可能になると、レガシー・システム（システム資産
）を統合することが、組織にとって重大な問題となる。既存の設備及びソフトウ
ェアへの投資を保護するために、組織は彼らの現在の運用を混乱させることなく
、新たな技術への移行を可能にする解決策を要求する。

【０００７】 サービス・プロバイダにとって、ネットワーク障害を取り除くことが先決であ
る。ルータはしばしば、これらの障害の原因となる。しかしながら、ネットワー
ク輻輳は一般に、しばしば帯域幅問題と誤診され、より高い帯域幅を求めること
により取り組まれる。今日、メーカはこの難題を認識しつつある。彼らはネット
ワーク・プロセッサ技術に移行することにより、帯域幅資源をより効率的に管理
し、ルータ及びネットワーク・アプリケーション・サーバで一般に見いだされる
高度データ・サービスを有線速度で提供しつつある。これらのサービスにはロー
ド・バランシング、ＱｏＳ、ゲートウェイ、ファイアフォール、セキュリティ、
及びウェブ（Ｗｅｂ）キャッシングが含まれる。

【０００８】 リモート・アクセス・アプリケーションでは、性能、要求時帯域幅、セキュリ
ティ及び認証が最優先の部類に入る。ＱｏＳ及びＣｏＳの統合、統合音声処理、
及びより複雑なセキュリティ・ソルーションが、将来のリモート・アクセス・ネ
ットワーク・スイッチの設計を方向付けるであろう。更に、リモート・アクセス
は、ＩＳＤＮ、Ｔ１、Ｅ１、ＯＣ−３乃至ＯＣ−４８、ケーブル、及びｘＤＳＬ
モデムなど、より多くの物理メディアに対応しなければならない。

【０００９】 業界コンサルタントはネットワーク・プロセッサ（ここでは"ＮＰ"とも称す）
を、次に挙げる機能の１つ以上を実行できるプログラマブル通信集積回路として
定義した。すなわち、 １）パケット分類：アドレスやプロトコルなどの既知の特性にもとづく、パケ
ットの識別。 ２）パケット変更：ＩＰ、ＡＴＭ、または他のプロトコルに従う、パケットの
変更（例えばＩＰのヘッダ内の存続時間（time-to-live）フィールドの更新）。 ３）キュー／ポリシ管理：特定のアプリケーションにおけるパケットのパケッ
ト・キューイング、デキューイング、及びスケジューリングの設計方針の反映。 ４）パケット転送：スイッチ・ファブリックを介するデータの伝送及び受信、
及び適切なアドレスへのパケットの転送または経路指定。

【００１０】 この定義は早期ＮＰの基本フィーチャの正確な記述であるが、ＮＰの完全な潜
在的能力及び利点はまだ実現されていない。ネットワーク・プロセッサは、従来
ソフトウェアで処理されたネットワーク・タスクをハードウェアで実行すること
により、帯域幅を増加し、広範囲のアプリケーションにおける待ち時間問題を解
決することができる。更に、ＮＰは並列分散処理及びパイプライン処理設計など
のアーキテクチャを通じて、速度の改善を提供できる。これらの機能は効率的な
検索エンジンを可能にし、スループットを向上させ、複雑なタスクの迅速な実行
を提供する。

【００１１】 ネットワーク・プロセッサは、ＰＣにおけるＣＰＵのように、ネットワークの
基本ネットワーク構築ブロックになるものと期待される。ＮＰにより提供される
一般的な機能は、リアルタイム処理、セキュリティ、蓄積交換、スイッチ・ファ
ブリック、及びＩＰパケット処理及び学習機能である。ＮＰはＩＳＯレイヤ２乃
至５をターゲットとし、ネットワーク特定タスクを最適化するように設計される
。

【００１２】 プロセッサ・モデルＮＰは、複数の汎用プロセッサ及び特殊論理を組み込む。
提供者はこの設計に傾倒することにより、変更に適宜に且つ低廉に対応できる、
スケーラブルで柔軟性のあるソリューションを提供しようとしている。プロセッ
サ・モデルＮＰは、低レベルの統合において分散処理を可能にし、より高度なス
ループット、柔軟性及び制御を提供する。プログラマビリティが、新たなＡＳＩ
Ｃ設計を要求することなく、新たなプロトコル及び技術への容易な移行を可能に
する。プロセッサ・モデルＮＰにより、ＮＥＶは払戻し不能なエンジニアリング
・コストの低減、及び製品化までの時間の短縮の利益を甘受することができる。

【００１３】

【発明が解決しようとする課題】

本発明の第１の目的は、転送されるデータの処理速度を向上する一方で、サポ
ート機能を各種の潜在的要求にサイズ変更可能な、データ通信ネットワークで使
用されるスケーラブル・スイッチ・アーキテクチャを提供することである。

【００１４】 本発明の別の目的は、単一基板上に集積化され、レイヤ２、レイヤ３、レイヤ
４及びレイヤ５を含むフレームのメディア速度切替えを提供するように協働する
、複数のサブアセンブリを含むインタフェース装置またはネットワーク・プロセ
ッサ（これらの用語は互換性をもって使用される）を提供することである。

【００１５】

【課題を解決するための手段】

前記第１の目的は、関連処理ユニットの作業負荷から、従来に比較してより多
くのデータ処理を削除するコンポーネント、及びコンポーネントの集合を提供す
ることにより実現される。

【００１６】 インタフェース装置は、ワーク・グループ・スイッチとして、第１レベルの機
能を提供する独立型のソリューションとして使用されるか、またはより高度な機
能のワーク・グループ・スイッチを提供する相互接続ソリューションとして使用
されるか、或いは、スイッチング・ファブリック装置との協働により、更に機能
向上に向けてスケーリングされる。

【００１７】

【発明の実施の形態】

【数１】 は、本明細書ではＹ／Ｘバーと記載する。

【００１８】 本発明は、本発明の好適な実施例を示す添付の図面を参照して、以下で詳述さ
れるが、説明の冒頭に当たり、当業者であれば、本発明の好適な結果を達成する
ように、ここで述べる発明を変更することができよう。従って、以下で述べる説
明は本発明を制限するものではなく、当業者に対する広範囲の教示の開示として
理解されるべきである。

【００１９】 ここで開示される装置はスケーラブルで、デスクトップまたはワークグループ
・スイッチを相互接続し、こうしたスイッチをネットワーク・バックボーンに統
合し、バックボーン・スイッチング・サービスを提供するように機能することが
できる。この装置はレイヤ２、レイヤ３、及びレイヤ４＋転送をハードウェアで
サポートできる。特定の形態の装置は、デスクトップまたはワークグループ・ス
イッチ統合のために設計され、また他のものはコア・バックボーン・スイッチと
して設計される。

【００２０】 装置のために使用されるアーキテクチャは、インタフェース装置またはネット
ワーク・プロセッサ・ハードウェア・システムと、制御点上で実行されるソフト
ウェア・ライブラリとにもとづき、これについては本明細書の中で詳述される。
インタフェース装置またはネットワーク・プロセッサ・サブシステムは、Ｌ２、
Ｌ３及びＬ４＋プロトコル・ヘッダの構文解析及び変換のために設計される高性
能フレーム転送エンジンである。これはプロトコルがハードウェアの使用により
、より高速にスイッチされることを可能にする。インタフェース装置またはネッ
トワーク・プロセッサ・サブシステムは、ボックスを通じて高速パスを提供する
一方、ソフトウェア・ライブラリ及び制御点プロセッサは、高速パスを維持する
ために必要な管理及びルート発見機能を提供する。制御点プロセッサ及びそれ上
で動作するソフトウェア・ライブラリは、一緒にシステムの制御点（ＣＰ）を定
義する。ＣＰでは、透過型ブリッジング及びＯＳＰＦなどの、実際のブリッジン
グ及びルーティング・プロトコルが実行される。これはシステムの低速パスとも
呼ばれる。

【００２１】 ここで開示される装置は、マルチレイヤ転送をハードウェアでサポートするが
、装置はＬ２専用スイッチとしても動作でき、開示される最も単純な形態では、
これがそのデフォルト動作モードである。各ポートは単一のドメインに配置され
、任意の装置が任意の他の装置と通信することを可能にする。装置はＬ２におい
て構成可能であり、システム管理者に次のようなフィーチャ、すなわち、ポート
を別々のドメインまたはトランクにグループ化したり、仮想ＬＡＮ（ＶＬＡＮ）
セグメントや、ブロードキャスト及びマルチキャスト・トラフィックを制御する
フィルタを構成するなどの能力を提供する。

【００２２】 このスケーラブル装置は多くの利点を有する。第１に、これはシステム管理者
に、Ｌ２で使用されるハードウェアと同一のものを使用して、同一の速度で、Ｉ
Ｐ及びＩＰＸトラフィックのＬ３転送及びルーティングを構成する能力を提供す
る。第２に、構内建物を相互接続するために、外部ルータを使用する必要性を排
除する一方で、同時に性能を向上させる。第３に、Ｌ２／Ｌ３サービスの管理を
単純化または結合することにより、これらを単一の制御点に組み込む。最後に、
スケーラブル装置は付加価値機能をＬ４＋機能と共に提供し、これはサーバ間で
の負荷平準化を目的として、主幹業務のアプリケーション及びネットワーク・デ
ィスパッチャをサポートするために、システム管理者が異なるトラフィック分類
を割当てる能力を提供する。

【００２３】 スケーラブル装置は、インタフェース装置またはネットワーク・プロセッサを
使用するモジュラ・ユニットとして、または制御点（ＣＰ）として、或いはその
基本ビルディング・ブロックとしての、オプションのスイッチング・ファブリッ
ク装置として設計される。インタフェース装置は好適には、Ｌ２／Ｌ３／Ｌ４＋
高速パス転送サービスを提供し、ＣＰは高速パスを維持するために必要な管理及
びルート発見機能を提供する。３つ以上のインタフェース装置サブシステムが一
緒に結合される場合には、オプションのスイッチング・ファブリック装置が使用
される。オプションのスイッチング・ファブリック装置は、１９９１年４月１６
日発行の米国特許第５００８８７８号"High Speed Modular Switching Apparatu
s for Circuit and Packet Switched Traffic"で開示される。

【００２４】 装置は、プリント回路基板要素を用いて組み立てられるものと見込まれる。こ
れはここでは"ブレード"とも称される。プリント回路基板要素は回路要素を実装
され、装置ハウジング内に設けられるコネクタに収容される。同様の装置は"オ
プション・カード"としても知られる。装置は、適切なコネクタ及びバックプレ
ーン電気接続が設けられる条件の下で、ブレードが様々なシャーシまたはハウジ
ングの間で交換されることを考慮する。全てのブレード上で見いだされる基本コ
ンポーネントは、キャリア・サブシステムである。キャリア・サブシステムから
始まり、３つのタイプのブレードが生成される。第１のタイプはＣＰ専用ブレー
ドであり、これはキャリア・サブシステム及びＣＰサブシステムから成る。ＣＰ
専用ブレードは、冗長性が一番の関心事である製品に対して主に使用される。第
２のタイプはＣＰ＋メディア・ブレードであり、これはキャリア・サブシステム
、ＣＰサブシステム、及び１対３メディア・サブシステムから成る。ＣＰ＋メデ
ィア・ブレードは、冗長性よりもポート密度が重要視される製品に対して、主に
使用される。第３のタイプはメディア・ブレードであり、これはキャリア・サブ
システムと１対４メディア・サブシステムとから成る。メディア・ブレードは任
意のシャーシ内で使用され、使用されるメディア・サブシステムのタイプは構成
可能である。

【００２５】 ブレード管理は障害検出、電力管理、新たな装置の検出、初期化及び構成を含
む。この管理は様々なレジスタ、入出力信号、及びＣＰとキャリア・サブシステ
ムとの間で通信するために使用されるガイド・セル・インタフェースを用いて行
われる。しかしながら、シャーシと異なり、全てのブレード上には、プログラマ
ブル装置及びメモリが存在する。プログラマビリティは、ブレードのタイプに依
存する。ＣＰサブシステムがブレード上に存在する場合、ＣＰ及びキャリア・サ
ブシステムの両方がプログラマブルである。メディア・サブシステムもプログラ
マブルであるが、キャリア・サブシステムを通じて間接的にプログラマブルなだ
けである。

【００２６】 高機能製品では更に、スイッチング・ファブリック装置サブシステムを含むス
イッチ・ブレードが存在する。このブレードの管理は、故障検出、電力管理、新
たな装置の検出、及び初期化を含む。この管理は、ＣＰサブシステム内にマップ
される様々なレジスタ及び入出力信号を用いて行われる。

【００２７】 最も単純な形態では、本発明により考慮されるスイッチ装置は制御点プロセッ
サと、制御点プロセッサに動作的に接続されるインタフェース装置とを有する。
好適には、ここで開示されるように、インタフェース装置（ネットワーク・プロ
セッサとして知られる）は、半導体基板と、基板上に形成される複数のインタフ
ェース・プロセッサと、インタフェース・プロセッサによりアクセスされる命令
を記憶する、前記基板上に形成される内部命令メモリと、インタフェース装置を
通過し、インタフェース・プロセッサによりアクセスされるデータを記憶する、
前記基板上に形成される内部データ・メモリと、複数の入出力ポートとを有する
、単一の超大規模集積回路（ＶＬＳＩ）装置またはチップである。インタフェー
ス・プロセッサはここではときに、ピコプロセッサまたは処理ユニットと称され
る。提供されるポートは、内部データ・メモリを外部データ・メモリに接続する
少なくとも１つのポートと、インタフェース・プロセッサの指示の下で、インタ
フェース装置を通過するデータを外部ネットワークと交換する少なくとも２つの
他のポートとを含む。制御点プロセッサはインタフェース装置と協働して、イン
タフェース・プロセッサにより実行される命令を命令メモリにロードする。そし
て、これらの命令が実行されて、入出力ポート間でのデータの交換、及びデータ
・メモリを介するデータの流れを指示する。

【００２８】 ここで開示されるネットワーク・プロセッサは、それが組み込まれるスイッチ
・アセンブリとは切り離して、本発明に関わる。更に、ここで開示されるネット
ワーク・プロセッサは、ここで述べられるその要素内に、ここでは詳細に述べら
れない他の発明を有するものとみなされる。

【００２９】 図１は、基板１０と、基板上に集積化される複数のサブアセンブリとを含むイ
ンタフェース素子チップのブロック図である。サブアセンブリは、アップサイド
すなわち上流側構成と、ダウンサイドすなわち下流側構成とに編成される。本明
細書では、"アップサイド"は、ネットワークから本明細書で開示される装置に送
られるデータ・フローを指し示し、"ダウンサイド"は、逆に装置から、この装置
によりサービスされるネットワーク・サービスに送られるデータを指し示す。デ
ータ・フローは反復構成に従う。結果的に、アップサイド・データ・フロー及び
ダウンサイド・データ・フローが存在する。アップサイドのサブアセンブリには
、エンキュー−デキュー−スケジューリング・アップ（ＥＤＳ−ＵＰ）論理１６
、多重化ＭＡＣアップ（ＰＰＭ−ＵＰ）１４、スイッチ・データ・ムーバ・アッ
プ（ＳＤＭ−ＵＰ）１８、システム・インタフェース（ＳＩＦ）２０、データ・
アライン・シリアル・リンクＡ（ＤＡＳＬＡ）２２、及びデータ・アライン・シ
リアル・リンクＢ（ＤＡＳＬＢ）２４が含まれる。データ・アライン・シリアル
・リンクは、１９９９年６月１１日出願の米国特許出願第０９／３３０９６８号
"High Speed Parallel/Serial Link for Data Communication"で詳細に述べられ
ている。ここで開示される本発明の装置の好適な形態はＤＡＳＬリンクを使用す
るが、本発明は、特にデータ・フローがＶＬＳＩ構造内にあるように制限される
場合などのように、かなり高いデータ・フロー・レートを達成するために、他の
形態のリンクが使用されることも考慮する。

【００３０】 ダウンサイドのサブアセンブリには、ＤＡＳＬＡ２６、ＤＡＳＬＢ２８、ＳＩ
Ｆ３０、ＳＤＭ−ＤＮ３２、ＥＤＳ−ＤＮ３４、及びＰＰＭ−ＤＮ３６が含まれ
る。チップは更に複数の内部ＳＲＡＭ、トラフィック管理スケジューラ４０、及
び組み込みプロセッサ・コンプレックス（ＥＰＣ）１２を含む。インタフェース
装置３８は、イーサネット（Ｒ）フィジカル（ＥＮＥＴ ＰＨＹ）またはＡＴＭ
フレーマなどの、任意の好適なＬ１回路である。インタフェースのタイプは、部
分的に、チップが接続されるネットワーク・メディアにより決定される。複数の
外部ＤＲＡＭ及びＳＲＡＭが設けられ、チップにより使用される。

【００３１】 ここでは特に、関連スイッチング及びルーティング装置の外部の一般データ・
フローが、建物内に導入された配線やケーブルなどの電気導体を通過するネット
ワークが開示されるが、本発明は、ここで開示されるネットワーク・スイッチ及
びコンポーネントが、無線環境において使用されることも同様に考慮する。例と
して、ここで述べられるメディア・アクセス制御（ＭＡＣ）要素は、ここで述べ
られる要素を直接ワイヤレス・ネットワークにリンクする機能を有する、好適な
無線周波数要素により置換されてもよく、例えば、既知のシリコン・ゲルマニウ
ム技術などが使用される。こうした技術が適切に使用される場合には、無線周波
数要素は当業者により、ここで開示されるＶＬＳＩ構造内に統合される。或いは
、無線周波数、または赤外線応答装置などの他のワイヤレス応答装置が、ワイヤ
レス・ネットワーク・システム用のスイッチ装置を実現する他の要素と一緒に、
ブレード上に実装されてもよい。

【００３２】 図中の矢印は、インタフェース装置内のデータの一般的な流れを示す。イーサ
ネット（Ｒ）ＭＡＣから受信されるフレームは、ＥＤＳ−ＵＰにより、内部デー
タ・ストア・バッファに配置される。これらのフレームは、通常データ・フレー
ムまたはシステム制御ガイド・フレーム（Guided Frame）として示され、ＥＰＣ
（図１）にエンキューされる。ＥＰＣは、最大Ｎフレーム（Ｎ＞１）を並列に処
理できるＮ個のプロトコル・プロセッサを含む。１０プロトコル・プロセッサ（
図１４）の実施例では、１０個のプロトコル・プロセッサの内の２個が特殊化さ
れる。すなわち、１つはガイド・フレームを処理するように（汎用中央ハンドラ
（ＧＣＨ））、また他は制御メモリ内にルックアップ・データを作成するように
（汎用ツリー・ハンドラ（ＧＴＨ））、特殊化される。図１３に示されるように
、ＥＰＣは、新たなフレームをアイドル・プロセッサに突き合わせるディスパッ
チャと、フレーム・シーケンスを保持する完了（completion）ユニットと、１０
個の全プロセッサにより共用される共通命令メモリと、フレーム分類を決定する
分類子ハードウェア補助機構及びフレームの開始命令アドレスを決定する支援を
するコプロセッサと、フレーム・バッファの読出し及び書込み操作を制御する入
口側（以降イングレス（ingress）と称す）及び出口側（以降イーグレス（egres
s）と称す）データ・ストア・インタフェースと、１０個のプロセッサが制御メ
モリを共用することを可能にする制御メモリ・アービタと、ウェブ（Ｗｅｂ）制
御と、内部インタフェース装置データ構造へのデバッグ・アクセスを可能にする
アービタ及びインタフェースと、その他のハードウェア構造を含む。

【００３３】 ガイド・フレームは、ＧＣＨプロセッサが使用可能になると、ディスパッチャ
によりＧＣＨプロセッサに送信される。レジスタ書込み、カウンタ読出し、イー
サネット（Ｒ）ＭＡＣ構成変更など、ガイド・フレーム内でエンコードされる操
作が実行される。ＭＡＣまたはＩＰエントリの追加など、ルックアップ・テーブ
ル変更が、メモリ読出しや書込みなどの制御メモリ操作のために、ルックアップ
・データ・プロセッサに渡される。ＭＩＢカウンタ読出しなどの幾つかのコマン
ドは、応答フレームの作成、及び適切なインタフェース装置上の適切なポートへ
の転送を要求する。ときとして、ガイド・フレームはインタフェース装置のイー
グレス側に合わせてエンコードされる。これらのフレームは、照会されるインタ
フェース装置のイーグレス側に転送され、これが次にエンコード操作を実行し、
適切な応答フレームを作成する。

【００３４】 データ・フレームは、次の使用可能なプロトコル・プロセッサにディスパッチ
され、そこでフレーム参照が実行される。フレーム・データは、分類子ハードウ
ェア補助機構（ＣＨＡ）エンジンからの結果と一緒に、プロトコル・プロセッサ
に渡される。ＣＨＡはＩＰまたはＩＰＸを構文解析する。結果がツリー構造探索
アルゴリズム及び開始共通命令アドレス（ＣＩＡ）を決定する。サポートされる
ツリー構造探索アルゴリズムは、固定マッチ・ツリー（レイヤ２イーサネット（
Ｒ）ＭＡＣテーブルなど、正確なマッチを要求する固定サイズ・パターン）、最
長プレフィックス・マッチ・ツリー（サブネットＩＰ転送など、可変長マッチを
要求する可変長パターン）、及びソフトウェア管理ツリー（フィルタ規則で使用
されるような、範囲またはビット・マスク・セットのいずれかを定義する２つの
パターン）を含む。

【００３５】 ルックアップ（探索）は、各プロトコル・プロセッサの一部である、ツリー構
造探索エンジン（ＴＳＥ）コプロセッサの支援により実行される。ＴＳＥコプロ
セッサは制御メモリ・アクセスを実行し、プロトコル・プロセッサを解放して実
行を継続する。制御メモリは全てのテーブル、カウンタ、及びピココードにより
必要とされる他のデータを記憶する。制御メモリ操作は、１０個のプロセッサ・
コンプレックスの間のメモリ・アクセスを調停する制御メモリ・アービタにより
管理される。

【００３６】 フレーム・データはデータ・ストア・コプロセッサを通じてアクセスされる。
データ・ストア・コプロセッサは、基本データ・バッファ（フレーム・データの
最大８個の１６バイト・セグメント）と、スクラッチ・パッド・データ・バッフ
ァ（フレーム・データの最大８個の１６バイト・セグメント）と、データ・スト
ア操作のための幾つかの制御レジスタとを含む。一旦マッチが見いだされると、
イングレス・フレーム変更がＶＬＡＮヘッダ挿入またはオーバレイを含み得る。
この変更は、インタフェース装置プロセッサ・コンプレックスにより実行される
のではなく、ハードウェア・フラグが導出され、他のイングレス・スイッチ・イ
ンタフェース・ハードウェアが変更を実行する。他のフレーム変更はピココード
及びデータ・ストア・コプロセッサにより、イングレス・データ・ストア内に保
持されるフレーム内容を変更することにより達成される。

【００３７】 他のデータは、フレームをスイッチ・ファブリック装置に送信する前に収集さ
れ、スイッチ・ヘッダ及びフレーム・ヘッダを作成するために使用される。制御
データには、フレームの宛先ブレードなどのスイッチ情報や、イーグレス・イン
タフェース装置の情報が含まれ、宛先ポートのフレーム探索、マルチキャストま
たはユニキャスト操作、及びイーグレス・フレーム変更を推進する。

【００３８】 完了時、エンキュー・コプロセッサが、フレームをスイッチ・ファブリックに
エンキューするのに必要なフォーマットを作成し、それらを完了ユニットに送信
する。完了ユニットは、１０個のプロトコル・プロセッサからスイッチ・ファブ
リック・キューへのフレーム順序を保証する。スイッチ・ファブリック・キュー
からのフレームは、６４バイト・セルにセグメント化され、それらがＰｒｉｚｍ
ａ−Ｅスイッチに伝送されるとき、フレーム・ヘッダ・バイト及びスイッチ・ヘ
ッダ・バイトが挿入される。

【００３９】 スイッチ・ファブリックから受信されたフレームは、イーグレスＥＤＳ３４に
より、イーグレス・データ・ストア（イーグレスＤＳ）バッファに配置され、Ｅ
ＰＣにエンキューされる。フレームの一部はディスパッチャにより、アイドル・
プロトコル・プロセッサに送信され、フレーム探索が実行される。フレーム・デ
ータは、分類子ハードウェア補助機構からのデータと一緒に、プロトコル・プロ
セッサにディスパッチされる。分類子ハードウェア補助機構は、イングレス・イ
ンタフェース装置により作成されるフレーム制御データを使用して、開始コード
命令アドレス（ＣＩＡ）の決定を支援する。

【００４０】 イーグレス・ツリー探索は、イングレス探索においてサポートされるのと同一
のアルゴリズムをサポートする。ルックアップはＴＳＥコプロセッサにより実行
され、プロトコル・プロセッサを解放して実行を継続する。全ての制御メモリ操
作は、制御メモリ・アービタにより管理され、アービタは１０個のプロセッサ・
コンプレックスの間で、メモリ・アクセスを割当てる。

【００４１】 イーグレス・フレーム・データは、データ・ストア・コプロセッサを通じてア
クセスされる。データ・ストア・コプロセッサは基本データ・バッファ（フレー
ム・データの最大８個の１６バイト・セグメント）と、スクラッチ・パッド・デ
ータ・バッファ（フレーム・データの最大８個の１６バイト・セグメント）と、
データ・ストア操作のための幾つかの制御レジスタとを含む。探索の成功結果は
転送情報を含み、ときとしてフレーム変更情報を含む。フレーム変更はＶＬＡＮ
ヘッダ検出、存続時間増分（ＩＰＸ）または減分（ＩＰ）、ＩＰヘッダ・チェッ
クサム再計算、イーサネット（Ｒ）フレームＣＲＣオーバレイまたは挿入、及び
ＭＡＣ ＤＡ／ＳＡオーバレイまたは挿入を含む。ＩＰヘッダ・チェックサムは
チェックサム・コプロセッサにより用意される。変更はインタフェース装置プロ
セッサ・コンプレックスにより実行されるのではなく、ハードウェア・フラグが
作成され、ＰＭＭイーグレス・ハードウェアが変更を実行する。完了時に、エン
キュー・コプロセッサが、フレームをＥＤＳイーグレス・キューにエンキューし
、それらを完了ユニットに送信するために必要なフォーマットを作成する。完了
ユニットは、１０個のプロトコル・プロセッサから、ＥＤＳイーグレス・キュー
へのフレーム順序を保証して、イーグレス・イーサネット（Ｒ）ＭＡＣ３６に供
給する。

【００４２】 完了フレームは最終的に、ＰＭＭイーグレス・ハードウェアによりイーサネッ
ト（Ｒ）ＭＡＣに送信され、イーサネット（Ｒ）ポートから出力される。

【００４３】 ウェブと呼ばれる内部バスは、内部レジスタ、カウンタ及びメモリへのアクセ
スを可能にする。ウェブ（Ｗｅｂ）はまた、命令ステップや、デバッグ及び診断
のための割込み制御を制御する外部インタフェースを含む。

【００４４】 ツリー構造探索エンジン・コプロセッサは、メモリ範囲チェック及び不当メモ
リ・アクセス通知を提供し、ツリー構造探索命令（メモリ読出し、書込み、また
はread-add-writeなど）を、プロトコル・プロセッサ実行と並列に実行する。

【００４５】 共通命令メモリは、１つの１０２４×１２８ＲＡＭと、２セットのデュアル５
１２×１２８ＲＡＭとから構成される。デュアルＲＡＭの各セットは、同一のピ
ココードの２つのコピーを提供し、プロセッサによる同一アドレス範囲内の命令
への独立したアクセスを可能にする。各１２８ビット・ワードは４つの３２ビッ
ト命令を含み、合計８１９２命令を提供する。

【００４６】 ディスパッチャは、１０個のプロトコル・プロセッサへのフレームの受け渡し
を制御し、割込み及びタイマを管理する。

【００４７】 完了ユニットは、プロセッサ・コンプレックスから、スイッチ・ファブリック
及びターゲット・ポート・キューへのフレーム順序を保証する。豊富な命令セッ
トには、条件付き実行、（入力ハッシュ・キーの）パッキング、条件付き分岐、
符号付き及び符号無し演算、先行０のカウントなどが含まれる。

【００４８】 分類子ハードウェア補助機構エンジンは、各フレームのレイヤ２及びレイヤ３
プロトコル・ヘッダを構文解析し、フレームがプロトコル・プロセッサにディス
パッチされるとき、この情報をフレームに提供する。

【００４９】 制御メモリ・アービタは、内部及び外部メモリの両方へのプロセッサ・アクセ
スを制御する。

【００５０】 外部制御メモリ・オプションは、５個乃至７個のＤＤＲ ＤＲＡＭサブシステ
ムを含む。各サブシステムは、１対の２Ｍ×１６ビット×４バンクＤＤＲ ＤＲ
ＡＭ、または１対の４Ｍ×１６ビット×４バンクＤＤＲ ＤＲＡＭをサポートす
る。ＤＤＲ ＤＲＡＭインタフェースは、１３３ＭＨｚクロック・レート及び２
６６ＭＨｚデータ・ストローブで動作し、構成可能なＣＡＳ待ち時間及びドライ
ブ強度をサポートする。オプションの１３３ＭＨｚ ＺＢＴ ＳＲＡＭが、１２
８Ｋ×３６、２×２５６Ｋ×１８、または２×５１２Ｋ×１８構成のいずれかで
追加される。

【００５１】 イーグレス・フレームは１つの外部データ・バッファ（例えばＤＳ０）、また
は２つの外部データ・バッファ（ＤＳ０及びＤＳ１）のいずれかに記憶される。
各バッファは、１対の２Ｍ×１６ビット×４バンクＤＤＲ ＤＲＡＭ（最大２５
６Ｋの６４バイト・フレームを記憶可能）、または１対の４Ｍ×１６ビット×４
バンクＤＤＲ ＤＲＡＭ（最大５１２Ｋの６４バイト・フレームを記憶可能）か
ら構成される。２．２８Ｍｂｐｓの単一の外部データ・バッファ（例えばＤＳ０
）を選択するか、第２のバッファ（例えばＤＳ１）を追加し、４．５７Ｍｂｐｓ
のレイヤ２及びレイヤ３スイッチングをサポートする。第２のバッファの追加は
性能を改善するが、フレーム容量を増加しない。外部データ・バッファ・インタ
フェースは、１３３ＭＨｚクロック・レート、及び２６６ＭＨｚのデータ・スト
ローブで動作し、構成可能なＣＡＳ待ち時間及びドライブ強度をサポートする。

【００５２】 内部制御メモリは、２つの５１２×１２８ビットＲＡＭと、２つの１０２４×
３６ビットＲＡＭと、１つの１０２４×６４ビットＲＡＭとを含む。

【００５３】 内部データ記憶は、イングレス方向（ＵＰ）に、最大２０４８個の６４バイト
・フレームをバッファリングすることができる。

【００５４】 固定フレーム変更は、イングレス方向のＶＬＡＮタグ挿入と、ＶＬＡＮタグ削
除と、持続時間増分／減分（ＩＰ、ＩＰＸ）と、イーグレス（ＤＯＷＮ）方向の
イーサネット（Ｒ）ＣＲＣオーバレイ／挿入及びＭＡＣ ＤＡ／ＳＡオーバレイ
／挿入とを含む。

【００５５】 ポート・ミラーリングは、プロトコル・プロセッサ資源を用いることなく、１
つの受信ポート及び１つの送信ポートを、システム指定の観測ポートにコピーす
ることを可能にする。ミラーリングされたインタフェース装置ポートは、フレー
ム及びスイッチ制御データを追加するように構成される。別々のデータ・パスが
、イングレス・スイッチ・インタフェースへの直接フレーム・エンキューイング
を可能にする。

【００５６】 インタフェース装置は、４つのイーサネット（Ｒ）マクロを統合する。各マク
ロは、１ギガビットまたは１０／１００高速イーサネット（Ｒ）モードのいずれ
かで動作するように、個々に構成される。各イーサネット（Ｒ）マクロは、最大
１０個の１０／１００Ｍｂｐｓ ＭＡＣか、４つのマクロの各々に対して、１つ
の１０００Ｍｂｐｓ ＭＡＣをサポートする。

【００５７】 図２は、ＭＡＣコアのブロック図を示す。各マクロは、３つのイーサネット（
Ｒ）コア設計、すなわちマルチポート１０／１００Ｍｂｐｓ ＭＡＣコア（ＦＥ
ｎｅｔ）、１０００Ｍｂｐｓ ＭＡＣコア（ＧＥｎｅｔ）、及び１００Ｍｂｐｓ
物理コーディング・サブレイヤ・コア（ＰＣＳ）を含む。

【００５８】 マルチポート・イーサネット（Ｒ）１０／１００ＭＡＣフィーチャ： １）物理レイヤとの１０個のシリアル・メディア独立インタフェースをサポー
トする。 ２）１０Ｍｂｐｓまたは１００Ｍｂｐｓメディア速度の１０個のポートを、任
意に混在させて処理できる。 ３）単一のＭＡＣが時分割多重インタフェースにより、１０個の全てのポート
をサービスする。 ４）全てのポート上で全２重／半２重動作をメディア速度でサポートする。 ５）ＩＥＥＥ８０２．３バイナリ指数バックオフをサポートする。

【００５９】 １０００Ｍｂｐｓイーサネット（Ｒ）ＭＡＣコア・フィーチャ： １）物理ＰＣＳレイヤとの、または直接的に物理レイヤとのギガビット・メデ
ィア独立インタフェース（ＧＭＩＩ）をサポートする。 ２）ＰＣＳコアにより、完全なＴＢＩ（８ｂ／１０ｂ）ソルーションをサポー
トする。 ３）全２重Point-to-Point接続をメディア速度でサポートする。 ４）ＩＢＭ ＰＣＳコア有効バイト信号方式をサポートする。

【００６０】 １０００Ｍｂｐｓイーサネット（Ｒ）物理コーディング・サブレイヤ・コア・
フィーチャ： １）８ｂ／１０ｂエンコード及びデコードを実行する。 ２）ＩＥＥＥ８０２．３ｚで定義されるＰＭＡ（１０ビット）サービス・イン
タフェースをサポートする。このインタフェースは、ＩＥＥＥ８０２．３ｚに準
拠する任意のＰＭＡに接続する。 ３）ＰＭＡから受信されるデータ（２フェーズ・クロック）を、ＭＡＣ（１フ
ェーズ）クロックに同期させる。 ４）次の２ページを含むオートネゴシエーションをサポートする。 ５）規格で定義された２フェーズ・クロック・システムを、１フェーズ・クロ
ックに変換する。 ６）新たなデータを含むクロック・サイクルを示す信号を、ＭＡＣに提供する
。 ７）受信コード・グループ（１０ビット）内のＣＯＭＭＡをチェックし、ワー
ド同期を確立する。 ８）８ｂ／１０ｂ実行中ディスパリティを計算及びチェックする。

【００６１】 図３の（Ａ）乃至（Ｄ）は、インタフェース素子チップの異なる構成を示す。
これらの構成はＤＡＳＬと、スイッチング・ファブリック装置への接続とにより
サポートされる。各ＤＡＳＬは２つのチャネル、すなわち送信チャネルと受信チ
ャネルとを含む。

【００６２】 図３の（Ａ）は、単一インタフェース装置のラップ（wrap）構成を示す。この
構成では、送信チャネルが受信チャネルにラップ、すなわち折り返される。

【００６３】 図３の（Ｂ）は、２つのインタフェース素子チップが接続される構成を示す。
各インタフェース素子チップは、少なくとも２つのＤＡＳＬを提供される。この
構成では、１つのチップ上の１ＤＡＳＬ上のチャネルが、他のチップ上のマッチ
ングＤＡＳＬのチャネルに、動作的に接続される。各チップ上の他のＤＡＳＬは
、ラップされる。

【００６４】 図３の（Ｃ）は、複数のインタフェース装置がスイッチ・ファブリックに接続
される構成を示す。両頭矢印は両方向の伝送を示す。

【００６５】 図３の（Ｄ）は、メイン・スイッチ及びバックアップ・スイッチが複数のイン
タフェース装置に接続される構成を示す。メイン・スイッチが故障すると、バッ
クアップ・スイッチが使用可能になる。

【００６６】 制御点（ＣＰ）はシステム・プロセッサを含み、これは各構成に接続される。
とりわけ、ＣＰのシステム・プロセッサは、チップに対して、初期化及び構成サ
ービスを提供する。ＣＰは３つの位置、すなわちインタフェース素子チップ内か
、チップが実装されるブレード上か、或いはブレードの外部のいずれかに配置さ
れる。ブレードの外部の場合、ＣＰはリモートとなり、どこか別の場所に内蔵さ
れ、インタフェース装置及びＣＰが接続されるネットワークを介して通信する。
ＣＰの要素が図２０に示され、メモリ素子（キャッシュ、フラッシュ及びＳＤＲ
ＡＭ）、メモリ制御装置、ＰＣＩバス、及びバックプレーン及びＬ１ネットワー
ク・メディア用のコネクタを含む。

【００６７】 図２１は、単一チップ・ネットワーク・プロセッサと、ＥＤＳ−ＵＰ、トラフ
ィック管理（ＭＧＴ）スケジューラ、及びＥＤＳ−ＤＯＷＮ（ＤＮ）により提供
される機能とを示す。Ｕ字形アイコンはキューを表し、キュー内の内容を追跡す
る制御ブロック（ＣＢ）は、矩形アイコンにより表される。

【００６８】 各要素及びそれらの機能及び相互作用は、次の通りである。

【００６９】 ＰＭＭ：これはＭＡＣ（ＦＥｎｅｔ、ＰＯＳ、ＧＥｎｅｔ）を含み、外部ＰＨ
Ｙ装置に接続されるネットワーク・プロセッサの一部である。

【００７０】 ＵＰ−ＰＭＭ：この論理はＰＨＹからバイトを受け取り、それをＦＩＳＨ（１
６バイト）にフォーマットし、ＵＰ−ＥＤＳに受け渡す。ＰＭＭ内には４つのＤ
ＭＵが存在し、各々は１ＧＥｎｅｔまたは１０ＦＥｎｅｔ装置と連携することが
できる。

【００７１】 ＵＰ−ＥＤＳ：この論理はＵＰ−ＰＭＭからＦＩＳＨを受け取り、それらをＵ
Ｐ−ＤＡＴＡストア（内部ＲＡＭ）に記憶する。これは１度に４０フレームを処
理することができ、適切な数のバイトが受信されると、フレームをＥＰＣにエン
キューする。ＥＰＣがフレーム処理を完了すると、ＵＰ−ＥＤＳがフレームを適
切なターゲット・ポート・キューにエンキューし、ＵＰ−ＳＤＭにフレームの送
信を開始する。ＵＰ−ＥＤＳは全てのバッファ及びフレーム管理の責任を負い、
ＵＰ−ＳＤＭへの転送が完了するとき、バッファ／フレームを空きプールに戻す
。

【００７２】 ＥＰＣ：この論理はピコプロセッサを含み、組み込みＰｏｗｅｒＰＣを含み得
る。この論理はフレーム・ヘッダを突き止め、フレームをどのように処理すべき
かを決定する（転送、変更、フィルタリングなど）。ＥＰＣは幾つかのルックア
ップ・テーブルをアクセスでき、ピコプロセッサがネットワーク・プロセッサの
高帯域幅要求に応じるためのハードウェア補助機構を有する。

【００７３】 ＵＰ−ＳＤＭ：この論理はフレームを受け取り、それらをスイッチ・ファブリ
ックへの伝送のために、Ｐｒｉｚｍａセルにフォーマットする。この論理はＶＬ
ＡＮヘッダをフレームに挿入することができる。

【００７４】 ＵＰ−ＳＩＦ：この論理はＵＰ−ＤＡＳＬマクロを含み、外部スイッチ入出力
（Ｉ／Ｏ）に接続する。

【００７５】 ＤＮ−ＳＩＦ：この論理はＤＮ−ＤＡＳＬマクロを含み、外部スイッチ入出力
（Ｉ／Ｏ）からＰｒｉｚｍａセルを受信する。

【００７６】 ＤＮ−ＳＤＭ：この論理はＰｒｉｚｍａセルを受信し、フレーム再組み立ての
ために、それらを事前処理する。

【００７７】 ＤＮ−ＥＤＳ：この論理は各セルを受け取り、それらを再度フレームに組み立
てる。セルは外部データ・ストアに記憶され、バッファが一緒にリンクされて、
フレームを形成する。全フレームが受信されると、フレームはＥＰＣにエンキュ
ーされる。ＥＰＣがフレーム処理を終えると、フレームはスケジューラ・キュー
（但し存在する場合）またはターゲット・ポート・キューにエンキューされる。
ＤＮ−ＥＤＳは次に、フレーム、変更情報、及び制御情報などをＤＮ−ＰＭＭに
送信することにより、フレームを適切なポートに送信する。

【００７８】 ＤＮ−ＰＭＭ：ＤＮ−ＥＤＳから情報を受け取り、フレームをイーサネット（
Ｒ）、ＰＯＳなどにフォーマットし、フレームを外部ＰＨＹに送信する。

【００７９】 ＳＰＭ：この論理は、ネットワーク・プロセッサが外部装置（ＰＨＹ、ＬＥＤ
、ＦＬＡＳＨなど）とインタフェースするために使用されるが、３つの入出力（
Ｉ／Ｏ）を要求するだけである。ネットワーク・プロセッサはシリアル・インタ
フェースを用いて、ＳＰＭと通信し、次にＳＰＭがこれらの外部装置を管理する
ために必要な機能を実行する。

【００８０】 アップサイド・フロー： １）フレームがＰＨＹに到来する。 ２）バイトがＵＰ−ＰＭＭにより受信される。 ３）ＵＰ−ＰＭＭがＦＩＳＨをＵＰ−ＥＤＳに送信する（ＦＩＳＨはフレーム
の一部を意味する）。 ４）ＵＰ−ＥＤＳがＦＩＳＨをＵＰ−ＤＳに記憶する。 ５）ＵＰ−ＥＤＳがヘッダをＥＰＣ送信する。 ６）ＥＰＣがヘッダを処理し、エンキュー情報をＵＰ−ＥＤＳに返送する。 ７）ＵＰ−ＥＤＳがフレームの残りをＵＰ−ＰＭＭから受信し続ける。 ８）スイッチへの適切なデータの送信準備が整うと、ＵＰ−ＥＤＳが情報をＵ
Ｐ−ＳＤＭに送信する。 ９）ＵＰ−ＳＤＭがフレーム・データを読出し、それをＰｒｉｚｍａセルにフ
ォーマットする。 １０）ＵＰ−ＳＤＭがセルをＵＰ−ＳＩＦに送信する。 １１）ＵＰ−ＳＩＦがＤＡＳＬシリアル・リンクを介して、セルをＰｒｉｚｍ
ａに転送する。 １２）全てのデータが受け取られると、ＵＰ−ＥＤＳがバッファ／フレームを
解放する。

【００８１】 ダウンサイド・フロー： １）ＤＮ−ＳＩＦがＰｒｉｚｍａセルを受信する。 ２）ＤＮ−ＳＤＭがセルを記憶し、それらを再組み立て情報として事前処理す
る。 ３）ＤＮ−ＥＤＳがセル・データ及び再組み立て情報を受信し、セルをダウン
サイド側の新たなフレームにリンクする。 ４）ＤＮ−ＥＤＳがセルをＤＮ−ＤＳに記憶する。 ５）全てのデータが受信されると、ＤＮ−ＥＤＳがフレームをＥＰＣにエンキ
ューする。 ６）ＥＰＣがヘッダを処理し、エンキュー情報をＤＮ−ＥＤＳに返送する。 ７）ＤＮ−ＥＤＳがフレームをスケジューラ・キュー（但し存在する場合）ま
たはターゲット・ポート・キューにエンキューする。 ８）ＤＮ−ＥＤＳがキューをサービスし、フレーム情報をＰＣＢに送信する。 ９）ＤＮ−ＥＤＳがＰＣＢを用いてフレームを"解体"（unravel）し、適切な
データを読出し、そのデータをＤＮ−ＰＭＭに送信する。 １０）ＤＮ−ＰＭＭがデータをフォーマットし（必要に応じて変更を加える）
、フレームを外部ＰＨＹに送信する。 １１）ＤＮ−ＰＭＭがＤＮ−ＥＤＳに、バッファがもはや必要とされないこと
を通知し、ＤＮ−ＥＤＳがこれらの資源を解放する。

【００８２】 フレーム制御フロー： １）ヘッダがＵＰ−ＤＳまたはＤＮ−ＤＳからＥＰＣに送信される。 ２）ＥＰＣがルックアップ・テーブルでヘッダ情報を調査し、フレーム・エン
キュー情報を受信する。 ３）ＥＰＣがエンキュー情報をＥＤＳに返送し、フレームが適切なキューにエ
ンキューされる。 ４）セル・ヘッダ及びフレーム・ヘッダがフレーム・データと一緒に送信され
、再組み立て及びフレーム転送を支援する。

【００８３】 ＣＰ制御フロー： １）制御点がガイド・フレームをフォーマットし、それをネットワーク・プロ
セッサに送信する。 ２）ネットワーク・プロセッサがガイド・フレームを、ＧＣＨピコプロセッサ
にエンキューする。 ３）ＧＣＨがガイド・フレームを処理し、Rainierの要求領域を読み書きする
。 ４）ＧＣＨがテーブル更新要求をＧＴＨに渡す。 ５）ＧＴＨが適切なテーブルを、ガイド・フレームからの情報により更新する
。 ６）肯定応答ガイド・フレームがＣＰに返送される。

【００８４】 ネットワーク・プロセッサ制御フロー： １）ピコプロセッサがガイド・フレームを作成し、情報を別のRainierまたは
制御点に送信する。 ２）ガイド・フレームが適切な位置に送信され処理される。

【００８５】 単一インタフェース装置は、最大４０の高速イーサネット（Ｒ）ポート（図３
の（Ａ）参照）のための、メディア速度切替えを提供する。ＩＢＭのデータ整合
同期リンク（ＤＡＳＬ：Data Aligned Synchronous Link）技術を用いて、２つ
のインタフェース装置が相互接続される場合、８０個の高速イーサネット（Ｒ）
ポートがサポートされる（図３の（Ｂ）参照）。各ＤＡＳＬ差動対は、４４０Ｍ
ｂｐｓのデータを伝搬する。従って、８対の２つのセットが、３．５Ｇｂｐｓ全
２重接続（各方向において４４０Ｍｂｐｓの８倍）を提供する。図３の（Ｃ）及
び（Ｄ）に示されるように、複数のインタフェース装置を、ＩＢＭのＰｒｉｚｍ
ａ−Ｅスイッチなどのスイッチに相互接続することにより、より大規模なシステ
ムが構成される。インタフェース装置は、２つの３．５Ｇｂｐｓ全２重ＤＡＳＬ
接続を提供し、これらの一方が基本接続で他が補助接続であり、後者は、ローカ
ル・フレーム・トラフィックのためのラップ・バックパス（wrap-backpath）を
提供するか（２つのインタフェース装置が直接接続される場合（図３の（Ｂ））
、或いは、冗長スイッチ・ファブリックへの接続を提供する（図３の（Ｄ）、バ
ックアップ・スイッチ）。以上から、単一ネットワーク・プロセッサ・チップは
、１つのチップがローエンド・システム（比較的低いポート密度（例えば４０）
を有する）から、ハイエンド・システム（比較的高いポート密度（例えば８０）
を有する）まで提供するために使用されるという点でスケーラブルである。

【００８６】 システム内の１つのインタフェース装置が、最大１０個の１０／１００Ｍｂｐ
ｓ高速イーサネット（Ｒ）ポートか、単一の１０００Ｍｂｐｓイーサネット（Ｒ
）ポートを介して、システム・プロセッサに接続される。システム・プロセッサ
へのイーサネット（Ｒ）構成は、インタフェース装置に接続されるＥＥＰＲＯＭ
内に記憶され、初期化の間にロードされる。システム・プロセッサは、イーサネ
ット（Ｒ）フレームとしてカプセル化される特殊ガイド・フレームを作成するこ
とにより、システム内の全てのインタフェース装置と通信する（図３参照）。カ
プセル化されたガイド・フレームは、ＤＡＳＬリンクを介して他の装置に転送さ
れ、システム内の全てのインタフェース装置が、単一点から制御されることにな
る。

【００８７】 ガイド・フレームは、制御点（ＣＰ）と組み込みプロセッサ・コンプレックス
との間で、及びインタフェース装置内で制御情報を伝達するために使用される。
ここでの議論を明らかにするガイド・セルの従来の開示が、１９９８年３月３日
発行の米国特許第５７２４３４８号"Efficient Hardware/Software Interface f
or a Data Switch"で述べられている。

【００８８】 ＣＰから発信されるガイド・フレーム・トラフィックでは、ＣＰがそのローカ
ル・メモリ内のデータ・バッファ内に、ガイド・フレームを作成する。ＣＰのデ
バイス・ドライバがガイド・フレームを、ネットワーク・プロセッサのメディア
・インタフェースの１つに送信する。メディア・アクセス制御（ＭＡＣ）ハード
ウェアがガイド・フレームを回復し、それを内部データ・ストア（Ｕ−ＤＳ）メ
モリに記憶する。ガイド・フレームは適切なブレードに経路指定され、処理され
、必要に応じて再度ＣＰに経路指定される。外部ＣＰとインタフェース装置との
間でやり取りされるガイド・フレームは、外部ネットワークのプロトコルに適応
するようにカプセル化される。その結果、外部ネットワークがイーサネット（Ｒ
）を含む場合、ガイド・フレームはイーサネット（Ｒ）フレームとしてカプセル
化される。

【００８９】 イーサネット（Ｒ）カプセル化は、ＣＰとインタフェース装置との間のガイド
・トラフィックのトランスポート手段を提供する。インタフェース装置のイーサ
ネット（Ｒ）ＭＡＣ（Ｅｎｅｔ ＭＡＣ）は、フレームの受信時に、宛先アドレ
ス（ＤＡ）またはソース・アドレス（ＳＡ）を分析しない。この分析はＥＰＣピ
ココードにより実行される。ガイド・トラフィックは、インタフェース装置が構
成されておらず、ＤＡ及びＳＡがＥＰＣピココードにより分析されないものと仮
定する。従って、これらのフレームは元来、自己ルーティングである。しかしな
がら、イーサネット（Ｒ）ＭＡＣは、イーサネット（Ｒ）タイプ・フィールドを
分析し、ガイド・トラフィックとデータ・トラフィックとを区別する。ガイド・
フレームのこのイーサネット（Ｒ）タイプ値の値は、E_Type_Cレジスタにロード
される値と合致しなければならない。このレジスタは、インタフェース装置のブ
ート・ピココードにより、フラッシュ・メモリからロードされる。

【００９０】 ＣＰはそのローカル・メモリ内のデータ・バッファ内に、ガイド・フレームを
構成する。ＣＰプロセッサ内の３２ビット・レジスタの内容が、図４に示される
ように、ビッグ・エンディアン形式でローカル・メモリ内に記憶される。ガイド
・フレームが構成されると、ＣＰのデバイス・ドライバがイーサネット（Ｒ）フ
レームを送信する。このフレームは、特定ガイド・セル・ハンドラ（ＧＣＨ）の
ＤＡ、ＣＰの大域ＭＡＣアドレスまたは特定インタフェースのＭＡＣアドレスに
対応するＳＡ、ガイド・フレームを示す特殊イーサネット（Ｒ）タイプ・フィー
ルド、及びガイド・フレーム・データを含む。ポートに到来する全てのイーサネ
ット（Ｒ）フレームは、イーサネット（Ｒ）ＭＡＣにより受信され、分析される
。E_Type_Cレジスタの内容に合致するイーサネット（Ｒ）タイプ値を有するフレ
ームの場合、イーサネット（Ｒ）ＭＡＣがＤＡ、ＳＡ及びイーサネット（Ｒ）タ
イプ・フィールドを剥ぎ取り、ガイド・フレーム・データをＵ＿ＤＳメモリに記
憶する。バイトが１つずつ、イーサネット（Ｒ）ＭＡＣにより、ＦＩＳＨと呼ば
れる１６バイトのブロック内に収集される。これらのバイトはビッグ・エンディ
アン形式で記憶され、ガイド・フレームの第１バイトが、ＦＩＳＨの最上位バイ
ト位置（バイト０）に記憶される。続くバイトは、ＦＩＳＨ内の続くバイト位置
（バイト１，バイト２，．．，バイト１５）に記憶される。これらの１６バイト
は次に、Ｕ＿ＤＳ内のバッファに、ＦＩＳＨ０位置から記憶される。続くＦＩＳ
Ｈは、バッファ内の連続するＦＩＳＨ位置（ＦＩＳＨ１、ＦＩＳＨ２、ＦＩＳＨ
３など）に記憶される。ガイド・フレームの残りを記憶するために、必要に応じ
て、空きプールから追加のバッファが獲得される。

【００９１】 インタフェース装置１０内のガイド・トラフィックのフローが、図５に示され
る。インタフェース装置のイーサネット（Ｒ）ＭＡＣ機能が、フレーム・ヘッダ
情報を調査し、フレームがガイド・フレームであることを判断する。イーサネッ
ト（Ｒ）ＭＡＣはガイド・フレームからフレーム・ヘッダを除去し、その残りの
内容をインタフェース装置の内部Ｕ＿ＤＳメモリにバッファリングする。イーサ
ネット（Ｒ）ＭＡＣは、フレームがＧＣＨにより処理されるために、汎用制御（
ＧＣ）キューにエンキューされるべきことを示す。ガイド・フレームの終わりに
達すると、エンキュー、デキュー及びスケジュール（ＥＤＳ）論理が、フレーム
をＧＣキューにエンキューする。

【００９２】 ＣＰに局所的に接続されるブレード上のＧＣＨピココードは、フレーム制御情
報（図７参照）を調査し、ガイド・フレームがシステム内の他のブレードに向け
られるか、及びガイド・フレームがインタフェース装置のダインサイド側で実行
されるべきかを判断する。フレームが、局所的に接続されるブレード以外のブレ
ード、またはそれに加えたブレードに向けられる場合、ＧＣＨピココードがフレ
ーム制御ブロック（ＦＣＢ）内のＴＢ値を、ガイド・フレームのフレーム制御情
報からのＴＢ値により更新し、ＥＤＳにフレームを、マルチキャスト・ターゲッ
ト・ブレード・フレーム開始（ＴＢ＿ＳＯＦ）キューにエンキューするように命
令する。性能上の理由から、示された宛先ブレードの数とは無関係に、全てのガ
イド・トラフィックがマルチキャストＴＢ＿ＳＯＦキューにエンキューされる。

【００９３】 フレームが局所的に接続されたブレードだけに向けられる場合、ＧＣＨピココ
ードがフレーム制御情報のＵＰ／ＤＯＷＮバー・フィールド（以降、'バー'は'
０'ｂで有効なことを意味する）（図７参照）を調査し、ガイド・フレームがイ
ンタフェース装置のアップサイドまたはダウンサイドのどちらで実行されるべき
かを判断する。ガイド・フレームがインタフェース装置のダウンサイドで実行さ
れる場合、ＧＣＨピココードがＦＣＢ内のＴＢ値を、ガイド・フレームのフレー
ム制御情報からのＴＢ値により更新し、ＥＤＳにフレームをマルチキャストＴＢ
＿ＳＯＦキューにエンキューするように命令する。フレーム制御情報が、ガイド
・フレームがアップサイドで実行されるべきことを示す場合、ＧＣＨピココード
がガイド・フレームを分析し、そこに含まれるガイド・コマンドにより示される
操作を実行する。

【００９４】 ガイド・コマンドを処理する前に、ピココードはフレーム制御情報のＡＣＫ／
ＮＯＡＣＫバー・フィールドの値をチェックする、この値が'０'ｂの場合、ガイ
ド・フレームが処理に続き廃棄される。但し、ガイド読出しコマンドは、この範
疇ではない。

【００９５】 ＡＣＫ／ＮＯＡＣＫバー・フィールドが'１'ｂで、ＥＡＲＬＹ／ＬＡＴＥバー
・フィールドが'１'ｂの場合、ガイド・フレーム内の任意のガイド・コマンドを
処理する前に、ピココードが早期ＡＣＫガイド・フレームを作成する。このとき
、フレーム制御のＴＢフィールドの値は、早期ＡＣＫガイド・フレームの内容に
等しく、フレーム制御のＴＢフィールドの値は、Ｍｙ＿ＴＢレジスタの内容に等
しい。ピココードは、フレームのＦＣＢ内のＴＢ値を、ＬＡＮ制御点アドレス（
LAN_CP_Addr）レジスタのＴＢフィールドに含まれる値により更新し、ＥＤＳに
フレームをマルチキャストＴＢ＿ＳＯＦキューにエンキューするように命令する
ことにより、早期ＡＣＫガイド・フレームをＣＰに返送する。ピココードは次に
、ガイド・フレームのガイド・コマンドを処理し、ガイド・フレームを廃棄する
。但し、ガイド読出しコマンドはこの範疇ではない。

【００９６】 他方、ＡＣＫ／ＮＯＡＣＫバー・フィールドの値が'１'ｂで、ＥＡＲＬＹ／Ｌ
ＡＴＥバー・フィールドの値が'０'ｂの場合、ピココードはフレーム制御情報の
ＲＥＳＰ／ＲＥＱバー・フィールドを'１'ｂに変更して、ガイド・フレーム応答
を示し、ＴＢフィールドをＭｙ＿ＴＢレジスタの内容により更新し、ガイド・フ
レーム内の各ガイド・コマンドを処理する。ガイド・コマンドの処理の間、ピコ
コードは次のガイド・コマンドの完了コード・フィールドを、現ガイド・コマン
ドの完了ステータス・コード値により更新する。ピココードは、ＦＣＢ内のＴＢ
値をソース・ブレードに対応する値（ＣＰのLAN_CP_Addrレジスタ値）により更
新し、ＥＤＳにフレームをマルチキャストＴＢ＿ＳＯＦキューにエンキューする
ように命令することにより応答をソースに返送する。

【００９７】 ＴＢ＿ＳＯＦキュー内に存在するフレームは、ＥＤＳにより、転送をスケジュ
ールされる。スイッチ・データ・ムーバ（ＳＤＭ）が、ＦＣＢに含まれる情報か
ら、スイッチング・ファブリック・セル・ヘッダ及びインタフェース装置フレー
ム・ヘッダを作成する。これらのセルはスイッチング・ファブリック装置を通過
し、ターゲット・ブレードに到達し、そこでセルがＤ−ＤＳメモリ内で、フレー
ムに再組み立てされる。ダウンサイドのＳＤＭは、フレームがガイド・フレーム
であることを認識し、ＥＤＳにそれをＧＣキューにエンキューするように伝える
。

【００９８】 ＧＣキューまたはＧＴキューからの圧力により、ピココードはガイド・フレー
ムをアクセスし分析する。ダウンサイドに到来する全てのガイド・フレームは、
最初にＧＣキューにエンキューされる。これらのフレームにおけるフレーム制御
情報のＧＴＨ／ＧＣＨバー値が、ＧＣＨピココードにより調査される。ＧＴＨ／
ＧＣＨバー値が'０'ｂの場合、ガイド・フレームがＧＴキューにエンキューされ
る。それ以外では、ＧＣＨピココードが、フレーム制御情報のＲＥＳＰ／ＲＥＱ
バー・フィールドを調査し、ガイド・フレームが既に実行されたか否かを判断す
る。ＲＥＳＰ／ＲＥＱバー・フィールドが値'１'ｂを有する場合、ガイド・フレ
ームは既に実行されており、ＣＰに経路指定される。ＣＰ接続に対応するターゲ
ット・ポート値は、ＥＰＣピココードにより保持される。これらのターゲット・
ポート・キューからのフレームが、インタフェース装置からＣＰに返送される。

【００９９】 ＲＥＳＰ／ＲＥＱバー・フィールドが値'０'ｂを有する場合、ブレードはＣＰ
に対してローカルまたはリモートである。これはLAN_CP_AddrレジスタのＴＢフ
ィールドの値を、マイ・ターゲット・ブレード（Ｍｙ＿ＴＢ）レジスタの内容と
比較することにより解明される。これらが一致する場合、ブレードはＣＰにとっ
てローカルであり、それ以外では、ブレードはＣＰにとってリモートである。い
ずれの場合にも、ピココードはフレーム制御情報のＵＰ／ＤＯＷＮバー値を調査
する。ＵＰ／ＤＯＷＮバー値が'１'ｂの場合、フレームはラップＴＰキューにエ
ンキューされ、Ｕ＿ＤＳへ転送されて、アップサイドのＧＣＨにより処理される
。それ以外では、ピココード（ＧＣＨまたはＧＴＨ）が、ガイド・フレームに含
まれるガイド・コマンドにより指示される操作を実行する。ガイド・コマンドの
処理に先立ち、ピココードがフレーム制御情報のＡＣＫ／ＮＯＡＣＫバー・フィ
ールドの値をチェックする。この値が'０'ｂの場合、ガイド・フレームが処理に
続き廃棄される。但し、ガイド読出しコマンドはこの範疇ではない。

【０１００】 ＡＣＫ／ＮＯＡＣＫバー・フィールドの値が'１'ｂで、ＥＡＲＬＹ／ＬＡＴＥ
バー・フィールドの値が'１'ｂの場合、ガイド・フレーム内の任意のガイド・コ
マンドを処理する前に、ピココードが早期ＡＣＫガイド・フレームを作成し、こ
のとき、フレーム制御情報のＴＢフィールドの値は、Ｍｙ＿ＴＢレジスタの内容
に等しい。ブレードがＣＰにとってリモートの場合、ピココードは早期ＡＣＫガ
イド・フレームをラップ・ポートに経路指定する。それ以外では、ブレードはＣ
Ｐにとってローカルであり、フレームはＣＰに対応するポート・キューに経路指
定される。ピココードはガイド・コマンドを処理する一方、ラップ・ポートが早
期ＡＣＫガイド・フレームをＤ＿ＤＳからＵ＿ＤＳに転送し、フレームをアップ
サイドのＧＣキューにエンキューするか、フレームがポート・キューからＣＰに
返送される。Ｕ＿ＤＳにラップバック（wrap back）されるフレームに対して、
ＧＣＨピココードは再度このフレームを調査するが、ＲＥＳＰ／ＲＥＱバー・フ
ィールドは値'１'ｂを有する。ＧＣＨピココードは、ＦＣＢ内のＴＢフィールド
を、LAN_CP_AddrレジスタのＴＢフィールドに含まれる値により更新し、ＥＤＳ
にフレームをマルチキャストＴＢ＿ＳＯＦキューにエンキューするように命令す
ることにより、フレームをＣＰに返送する。ＴＢ＿ＳＯＦキュー内に存在するフ
レームは、ＥＤＳにより、転送をスケジュールされる。スイッチ・データ・ムー
バ（ＳＤＭ）が、ＦＣＢに含まれる情報から、Ｐｒｉｚｍａセル・ヘッダ及びイ
ンタフェース装置フレーム・ヘッダを作成する。このフレームからのセルはＰｒ
ｉｚｍａを通過し、ＣＰのローカル・ブレード上で、フレームに再組み立てされ
る。ダウンサイドのＳＤＭは、フレームがガイド・フレームであることを認識し
、ＥＤＳにそれをＧＣキューにエンキューするように伝える。ＧＣＨピココード
がフレームを分析するとき、ＲＥＳＰ／ＲＥＱバー・フィールドは値'１'ｂを有
する。このことは、このブレードがＣＰに局所的に接続されることを意味し、従
ってガイド・フレームは、ＣＰに対応するポート・キューに経路指定される。こ
のキュー内のフレームは、インタフェース装置からＣＰに返送される。

【０１０１】 他方、ＡＣＫ／ＮＯＡＣＫバー・フィールドの値が'１'ｂで、ＥＡＲＬＹ／Ｌ
ＡＴＥバー・フィールドの値が'０'ｂの場合、ピココードはＲＥＳＰ／ＲＥＱバ
ー・フィールドを'１'ｂに変更し、ガイド・フレーム応答であることを示し、Ｔ
ＢフィールドをＭｙ＿ＴＢレジスタの内容により置換し、次にガイド・フレーム
内の各ガイド・コマンドを処理する。ガイド・コマンドの処理の間、ピココード
は次のガイド・コマンドの完了コード・フィールドを、現ガイド・コマンドの完
了ステータス・コード値により更新する。ブレードがＣＰにとってリモートの場
合、ピココードはガイド・フレームをラップ・ポートに経路指定する。それ以外
では、ブレードはＣＰにとってローカルであり、フレームはＣＰに対応するポー
ト・キューに経路指定される。ラップ・ポートがガイド・フレームをＤ＿ＤＳか
らＵ＿ＤＳに転送し、フレームをアップサイドのＧＣキューにエンキューするか
、フレームがポート・キューからＣＰに返送される。Ｕ＿ＤＳにラップバックさ
れるフレームに対して、ＧＣＨピココードは再度このフレームを調査するが、Ｒ
ＥＳＰ／ＲＥＱバー・フィールドは値'１'ｂを有する。ＧＣＨピココードは、Ｆ
ＣＢ内のＴＢフィールドを、LAN_CP_AddrレジスタのＴＢフィールドに含まれる
値により更新し、ＥＤＳにフレームをマルチキャストＴＢ＿ＳＯＦキューにエン
キューするように命令することにより、フレームをＣＰに返送する。ＴＢ＿ＳＯ
Ｆキュー内に存在するフレームは、ＥＤＳにより、転送をスケジュールされる。
ＳＤＭが、ＦＣＢに含まれる情報から、Ｐｒｉｚｍａセル・ヘッダ及びインタフ
ェース装置フレーム・ヘッダを作成する。このフレームからのセルはＰｒｉｚｍ
ａを通過し、ＣＰのローカル・ブレード上のダウンサイドでフレームに再組み立
てされる。ダウンサイドのＳＤＭは、フレームがガイド・フレームであることを
認識し、ＥＤＳにそれをＧＣキューにエンキューするように伝える。ＧＣＨピコ
コードがＤ＿ＤＳからのフレームを分析するとき、ＲＥＳＰ／ＲＥＱバー・フィ
ールドは値'１'ｂを有する。このことは、このブレードがＣＰに局所的に接続さ
れることを意味し、ガイド・フレームが、ＣＰに対応するポート・キューに経路
指定される。このキュー内のフレームは、インタフェース装置からＣＰに返送さ
れる。

【０１０２】 何らかの理由により、ＧＣＨピココードが、フレーム制御情報のＴＢフィール
ドが'００００'ｈに等しいガイド・フレームに遭遇する場合、ＧＣＨピココード
はこのフレームを、このブレードだけに向けられるものと解釈し、それにもとづ
き処理を行う。このアクションは、Ｍｙ＿ＴＢレジスタの値が全てのブレードに
対して'００００'ｈである初期化の間に要求される。ＣＰは、フレーム制御情報
が'００００'ｈのＴＢ値を有するガイド・フレーム内の、書込みガイド・コマン
ドを送信することにより、局所的に接続されるブレードのＭｙ＿ＴＢレジスタを
初期化する。

【０１０３】 ＥＰＣ内の任意のピコプロセッサがガイド・フレームを生成できる。このフレ
ームは非送信請求ガイド・フレームか、他の形式のガイド・フレームである。こ
のタイプの内部的に生成されるフレームは、肯定応答を許可しないように生成さ
れる（すなわちＡＣＫ／ＮＯＡＣＫバー＝'０'ｂ）。これらのフレームは、同一
のＥＰＣ内の２つのピコプロセッサの一方（ＧＣＨまたはＧＴＨ）に送信される
か、他のブレードのＧＣＨまたはＧＴＨに送信される。

【０１０４】 非送信請求ガイド・フレームはＣＰにも送信され得る。同一のＥＰＣに向けら
れるガイド・フレームは、Ｄ＿ＤＳ内のデータ・バッファを用いて構成される。
これらのフレームは次に処理のために、ＧＣまたはＧＴキューにエンキューされ
る。これらのフレームは次に通常通り処理され、廃棄される。局所的に接続され
るＣＰに向けられる非送信請求ガイド・フレームは、Ｄ＿ＤＳ内のデータ・バッ
ファを用いて構成される。これらのフレームは、それらがＥＰＣにより実行され
たことを示すように構成される（すなわち、ＲＥＳＰ／ＲＥＱバー＝'１'ｂ、Ｔ
Ｂ＝Ｍｙ＿ＴＢ）。これらのフレームは、ＣＰに対応するポート・キューにエン
キューされる。このキューからフレームは、ＣＰに返送される。

【０１０５】 別のブレードに向けられるガイド・フレームは、Ｄ＿ＤＳまたはＵ＿ＤＳ内の
データ・バッファを用いて構成される。ＣＰに向けられる非送信請求ガイド・フ
レームは、それらがＥＰＣにより実行されたことを示すように構成される（すな
わち、ＲＥＳＰ／ＲＥＱバー＝'１'ｂ、ＴＢ＝Ｍｙ＿ＴＢ）。Ｄ＿ＤＳ内のデー
タ・バッファを用いて構成されたフレームは、ラップ・ポートにエンキューされ
る。これらのフレームはＵ＿ＤＳに転送され、アップサイドのＧＣキューにエン
キューされる。'１'ｂのＲＥＳＰ／ＲＥＱバー値を有する非送信請求ガイド・フ
レームは、LAN_CP_Addrレジスタ内のＴＢ値を用いてＣＰに経路指定される。そ
れ以外では、ＧＣＨピココードが、ガイド・フレームのフレーム制御情報のＴＢ
値を用いて、これらのフレームを経路指定する。受信ブレードにおいて、フレー
ムがダウンサイドのＧＣキューにエンキューされる。このブレードのＧＣＨは、
フレームを実行し廃棄するか（ＲＥＳＰ／ＲＥＱバー＝'０'ｂ、ＧＴＨ／ＧＣＨ
バー＝'１'）、フレームをＧＴキューにエンキューするか（ＲＥＳＰ／ＲＥＱバ
ー＝'０'ｂ、ＧＴＨ／ＧＣＨバー＝'０'）、フレームをＣＰに対応するポート・
キューにエンキューする（ＲＥＳＰ／ＲＥＱバー＝'１'ｂ）。Ｕ＿ＤＳ内のデー
タ・バッファを用いて構成されたフレームは、アップサイドのＧＣキューに直接
エンキューされる。この点から以降、これらのフレームは同一の経路に従い転送
され、Ｄ＿ＤＳデータ・バッファを用いて構成されたフレームと同様に処理され
る。図６は、ガイド・フレームの汎用フォーマットを示す。

【０１０６】 図示のフォーマットは、左側に最上位バイトを有し、右側に最下位バイトを有
する論理表現である。４バイト・ワードが先頭のワード０から開始し、ページの
終わりに向けて増加する。

【０１０７】 インタフェース装置がＣＰにより構成される前に、ガイド・フレームは経路指
定され、処理されなければならないので、これらのフレームは自己ルーティング
でなければならない。探索及び分類により通常獲得される結果が、ガイド・フレ
ームのこのフレーム制御情報フィールド内に含まれ、チップが探索操作を実行す
ることなく、ＦＣＢをこの情報により更新することを可能にする。ガイド・フレ
ームに含まれるターゲット・ブレード情報は、ガイド・フレーム・ハンドラによ
り、ＦＣＢのリーフ・ページ・フィールドを用意するために使用される。ＣＰが
ターゲット・ブレード情報を提供する一方、ＧＣＨピココードがＦＣＢ内の他の
フィールドを記入する。このＦＣＢ情報はＳＤＭにより、セル・ヘッダ及びフレ
ーム・ヘッダを用意するために使用される。ガイド・フレームのフレーム制御情
報フィールドのフォーマットが図７に示される。

【０１０８】 次に、図７の各ビット位置の略語について説明する。

【０１０９】 ＲＥＳＰ／ＲＥＱバー：応答及び非要求バー標識値。このフィールドは、要求
（未処理）ガイド・フレームと応答ガイド・フレームとを区別するために使用さ
れる。 ０：要求 １：応答

【０１１０】 ＡＣＫ／ＮＯＡＣＫバー：肯定応答または無肯定応答制御値。このフィールド
は、ＧＣＨピココードがガイド・フレームを肯定応答するか否かを制御するため
に使用される（肯定応答する場合ＡＣＫ、そうでない場合ＮＯＡＣＫ）。ガイド
・フレームが肯定応答されない場合、読出しを実行するいずれの形式のガイド・
コマンドも含まれない。 ０：無肯定応答 １：肯定応答

【０１１１】 ＥＡＲＬＹ／ＬＡＴＥバー：早期及び遅延肯定応答制御値。このフィールドは
、要求される肯定応答（ＡＣＫ／ＮＯＡＣＫバー＝'１'ｂ）が、ガイド・フレー
ムが処理される前に発生するか（ＥＡＲＬＹ）、または後に発生するか（ＬＡＴ
Ｅ）を制御するために使用される。ＡＣＫ／ＮＯＡＣＫバー＝'０'の場合、この
フィールドは無視される。 ０：ガイド・フレーム処理後の肯定応答 １：ガイド・フレーム処理前の肯定応答

【０１１２】 ＮＥＧ／ＡＬＬバー：否定応答または全肯定応答制御値。このフィールドは、
ガイド・コマンドが成功裡に完了しない場合を除き、ＡＣＫ／ＮＯＡＣＫバー・
フィールドが値'０'ｂを有するとき無視される。 ０：ＡＣＫ／ＮＯＡＣＫバー・フィールドが'１'ｂの場合、全てのガイド・フ
レームを肯定応答する。早期または遅延肯定応答は、ＥＡＲＬＹ／ＬＡＴＥバー
の値により決定される。 １：成功裡に完了しないガイド・フレームだけを肯定応答する。この肯定応答
は、ＡＣＫ／ＮＯＡＣＫバー及びＥＡＲＬＹ／ＬＡＴＥバーの値に関係なく発生
し、もちろん遅延肯定応答である。

【０１１３】 ＵＰ／ＤＯＷＮバー：アップまたはダウン制御値。この値は、フレームがアッ
プサイドまたはダウンサイドのどちらで処理されるかを制御するために使用され
る。このフィールドは、ＲＥＳＰ／ＲＥＱバーが'１'ｂのとき無視される。全て
のマルチキャスト・ガイド・フレームは、'０'ｂのＵＰ／ＤＯＷＮバー値を有す
る。更に、ＧＴＨハードウェア補助機構命令の使用を要求するガイド・コマンド
は、'０'ｂのＵＰ／ＤＯＷＮバー値を有する。 ０：ダウンサイド処理 １：アップサイド処理

【０１１４】 ＧＴＨ／ＧＣＨバー：汎用ツリー・ハンドラまたはガイド・セル・ハンドラ制
御値。この値は、ガイド・フレームを適切なピコプロセッサに転送するために使
用される。 ０：ＧＣＨピコプロセッサ １：ＧＴＨピコプロセッサ

【０１１５】 ＴＢ：ターゲット・ブレード値。ＲＥＳＰ／ＲＥＱバーが'０'ｂのとき、この
フィールドはＰｒｉｚｍａにより使用されるルーティング情報を含む。各ビット
位置はターゲット・ブレードに対応する。この値が'００００'ｈのとき、ガイド
・フレームがこのブレードに当てはまるとみなされ、従って実行される。ＴＢフ
ィールドの１つ以上のビット位置の'１'ｂの値は、セルが対応するターゲット・
ブレードに経路指定されることを示す。ＲＥＳＰ／ＲＥＱバーが'１'ｂのとき、
このフィールドは応答ブレードのＭｙ＿ＴＢ値を含む。

【０１１６】 ガイド・フレームのワード１は、相関関係子の値を含む（図８）。この値はＣ
Ｐソフトウェアにより割当てられ、ガイド・フレーム応答をそれらの要求に相関
付ける。相関関係子は、機能を割当てられた複数のビットを含む。

【０１１７】 あらゆるガイド・コマンドは、コマンド制御情報フィールドで開始する。この
コマンド制御は、ＧＣＨピココードがガイド・フレームを処理するのを支援する
情報を含む。この情報のフォーマットが図９に示される。

【０１１８】 レングス値：この値は、制御情報に含まれる３２ビット・ワードの総数（コマ
ンド・ワード０）、アドレス情報（コマンド・ワード１）、及びガイド・フレー
ムのオペランド（コマンド・ワード２＋）部分を含む。

【０１１９】 完了コード値：このフィールドはＣＰにより初期化され、ガイド・コマンドを
処理するとき、ＧＣＨピココードにより変更される。ＧＣＨピココードはこのフ
ィールドを、コマンド・リスト内の先行ガイド・コマンドの完了ステータスとし
て使用する。全てのガイド・コマンド・リストは、終了区切り文字ガイド・コマ
ンドで終了するので、最後のコマンドの完了ステータスが、終了区切り文字の完
了コード・フィールド内に含まれる。

【０１２０】 ガイド・コマンド（ＧＣ）タイプ値（シンボル名）：

【表１】

【０１２１】 ガイド・フレームに含まれるアドレッシング情報は、ネットワーク・プロセッ
サのアドレッシング機構内の要素を識別する。アドレス情報フィールドの汎用形
式が、図１０に示される。

【０１２２】 インタフェース装置は３２ビット・アドレッシング方式を採用する。このアド
レッシング方式は、アドレス値を、インタフェース装置のあらゆるアクセス可能
な構造に割当てる。これらの構造はプロセッサの内部に存在するか、プロセッサ
の制御に従い、インタフェースに接続される。これらの構造のあるものは、組み
込みプロセッサ・コンプレックス（ＥＰＣ）により、ウェブ・インタフェースと
呼ばれる内部インタフェースを介してアクセスされる。残りの構造は、メモリ制
御装置インタフェースを介してアクセスされる。全ての場合において、アドレス
の汎用形式が図１１に示される。

【０１２３】 ネットワーク制御装置は、主要チップ・アイランドに細分化される。各アイラ
ンドは固有のアイランドＩＤ値を与えられる。この５ビット・アイランドＩＤ値
は、そのチップ・アイランドにより制御される構造のアドレスの、最上位５ビッ
トを形成する。エンコード化されたアイランドＩＤ値とチップ・アイランド名と
の対応が、図１２に示される。ウェブ・アドレスの第２の部分は、次の最上位２
３ビットを含む。このアドレス・フィールドは、構造アドレス部分と、エレメン
ト・アドレス部分とに区分化される。各セグメントに対して使用されるビット数
は、アイランド毎に異なる。一部のアイランドは数個の大きな構造だけを含むの
に対して、他のアイランドは多くの小さな構造を含む。そうした理由から、これ
らのアドレス・セグメントには固定サイズが存在しない。構造アドレス部分は、
アイランド内のアレイをアドレス指定するために使用されるのに対して、エレメ
ント・アドレス部分は、アレイ内の要素をアドレス指定するために使用される。
アドレスの残りの部分は、ウェブ・インタフェースの３２ビット・データ・バス
制限を調整する。この４ビット・ワード・アドレスは、アドレス指定されるエレ
メントの３２ビット・セグメントを選択するために使用される。これは３２ビッ
トより広い構造エレメントを、ネットワーク制御装置のウェブ・データ・バスを
介して、移動するために必要である。ワード・アドレス値'０'ｈは、構造エレメ
ントの最上位３２ビットを指し示すのに対して、順次ワード・アドレス値は、構
造エレメントの連続的な下位セグメントに対応する。アドレスのワード・アドレ
ス部分は、ウェブ・インタフェースを介してアクセスされない構造に対しては、
要求されない。この理由から、アップ・データ・ストア、制御メモリ、及びダウ
ン・データ・ストアは、アドレスの最下位２７ビット全てを使用し、構造エレメ
ントをアクセスする。このフォーマットの別の例外は、ＳＰＭインタフェースの
アドレスである。この場合、アドレスの２７ビット全てが使用され、３２ビット
よりも大きな幅のエレメントは存在しない。

【０１２４】 組み込みプロセッサ・コンプレックス（ＥＰＣ）は、インタフェース素子チッ
プのプログラマビリティを提供し制御する。これは次のコンポーネントを含む（
図１３参照）。

【０１２５】 Ｎ個の処理ユニット（ＧｘＨと呼ばれる）：ＧｘＨは、共通命令メモリに記憶
されるピココードを同時に実行する。各ＧｘＨは処理ユニット・コア（ＣＬＰと
呼ばれる）を含み、これは３ステージ・パイプライン、１６ＧＰＲ、及びＡＬＵ
を含む。各ＧｘＨはまた、例えばツリー構造探索エンジンのように、幾つかのコ
プロセッサを含む。

【０１２６】 命令メモリ：初期化の間にロードされ、フレームを転送し、システムを管理す
るピココードを含む。

【０１２７】 ディスパッチャ：アップ及びダウン・ディスパッチャ・キューからフレーム・
アドレスをデキューする。デキューの後、ディスパッチャがアップまたはダウン
・データ・ストア（ＤＳ）から、フレーム・ヘッダの一部をプリフェッチし、こ
れを内部メモリに記憶する。ＧｘＨがアイドルになると、ディスパッチャが直ち
に、コード命令アドレス（ＣＩＡ）のような適切な制御情報を有するフレーム・
ヘッダを、ＧｘＨに渡す。ディスパッチャはまた、タイマ及び割込みを処理する
。

【０１２８】 ツリー構造探索メモリ（ＴＳＭ）アービタ：各ＧｘＨが使用可能な多数の共用
内部メモリ位置及び外部メモリ位置が存在する。このメモリは共用されるので、
メモリへのアクセスを制御するために、アービタが使用される。ＴＳＭはピココ
ードにより直接アクセスされ、例えばエージング・テーブルを記憶するために使
用される。ＴＳＭはまた、ツリー構造探索の間に、ＴＳＥによりアクセスされる
。

【０１２９】 完了ユニット（ＣＵ）：完了ユニットは２つの機能を実行する。第１に、これ
はＮ個の処理ユニットを、アップ及びダウンＥＤＳ（エンキュー、デキュー、及
びスケジュール・アイランド）とインタフェースする。ＥＤＳはエンキュー・ア
クションを実行する。すなわち、フレーム・アドレスが、ＦＣＢページと呼ばれ
る適切なパラメータと一緒に、伝送キュー、廃棄キュー、またはディスパッチャ
・キューのいずれかに、待ち行列化される。第２に、完了ユニットはフレーム・
シーケンスを保証する。複数のＧｘＨが、同一のフローに属するフレームを処理
している可能性があるので、これらのフレームがアップまたはダウン伝送キュー
に正しい順序でエンキューされるように、事前注意が払われなければならない。
完了ユニットは、フレーム・ディスパッチ時に分類子ハードウェア補助機構によ
り生成されるラベルを使用する。

【０１３０】 分類子ハードウェア補助機構：アップ・フレームでは、分類子ハードウェア補
助機構は、フレーム・フォーマットの周知のケースを分類する。分類結果はフレ
ーム・ディスパッチの間に、ＣＩＡ及び１つ以上のレジスタの内容に関して、Ｇ
ｘＨに渡される。ダウン・フレームでは、分類子ハードウェア補助機構は、フレ
ーム・ヘッダに応じて、ＣＩＡを決定する。アップ及びダウン・フレーム・ディ
スパッチの両方のために、分類子ハードウェア補助機構は、フレーム・シーケン
スを維持するために、完了ユニットにより使用されるラベルを生成する。

【０１３１】 アップ／ダウン・データ・ストア・インタフェース及びアービタ：各ＧｘＨは
アップ及びダウン・データ・ストアをアクセスできる。すなわち、"より多くの
ＦＩＳＨ"を読出すとき、読出しアクセスが提供され、ＦＩＳＨプールの内容を
データ・ストアに書戻すとき、書込みアクセスが提供される。Ｎ個の処理ユニッ
トが存在し、１度にそれらの１つだけがアップ・データ・ストアをアクセスでき
、１度に１つだけがダウン・データ・ストアをアクセスできるので、各データ・
ストアに対して、１つのアービタが必要とされる。

【０１３２】 ウェブ・アービタ及びウェブウォッチ・インタフェース：ウェブ・アービタは
ＧｘＨの間で、ウェブへのアクセスを調停する。全てのＧｘＨはウェブをアクセ
スでき、このことは、インタフェース装置内の全てのメモリ及びレジスタ機能を
アクセスすることを可能にする。これにより、ＧｘＨは全ての構成領域を変更ま
たは読出すことができる。ウェブはインタフェース装置のメモリ・マップとみな
される。ウェブウォッチ・インタフェースは、３つのチップ入出力ピンを用いて
、チップの外部からウェブ全体をアクセスできるようにする。

【０１３３】 デバッグ、割込み及び単一ステップ制御：ウェブはＧＣＨまたはウェブウォッ
チャが、必要に応じて、チップ上の各ＧｘＨを制御することを可能にする。例え
ば、ウェブはＧＣＨまたはウェブウォッチャにより、ＧｘＨ上で命令を単一ステ
ップ操作するために使用される。

【０１３４】 ＰｏｗｅｒＰＣなどの組み込み汎用プロセッサ： ４つのタイプのＧｘＨが存在する（図１４参照）。

【０１３５】 ＧＤＨ（汎用データ・ハンドラ）：８個のＧＤＨが存在する。各ＧＤＨは完全
なＣＬＰと、５個のコプロセッサ（次のセクションで述べられる）を有する。Ｇ
ＤＨは主に、フレームを転送するために使用される。

【０１３６】 ＧＣＨ（ガイド・セル・ハンドラ）：ＧＣＨは、ＧＤＨと正に同一のハードウ
ェアを有する。しかしながら、ガイド・フレームだけがＧＣＨにより処理される
。ＧＣＨがデータ・フレームについても処理できるか否かは（この場合、ＧＣＨ
はＧＤＨの役割をする）、ウェブ上でプログラマブルである（ＣＬＰ＿Ｅｎａレ
ジスタ）。ＧＣＨはＧＤＨに比較して、追加のハードウェア、すなわち、ツリー
挿入及び削除を実行するハードウェア補助機構を有する。ＧＣＨは、ガイド・セ
ル関連ピココードを実行したり、エージングなどの、チップ及びツリー管理関連
ピココードを実行したり、或いは制御情報をＣＰや別のＧＣＨと交換するために
使用される。実行すべきこうしたタスクが存在しない場合、ＧＣＨはフレーム転
送関連ピココードを実行し、この場合、丁度ＧＤＨのように動作することになる
。

【０１３７】 ＧＴＨ（汎用ツリー・ハンドラ）：ＧＴＨはツリー挿入、ツリー削除、及びロ
ープ管理を実行する追加のハードウェア補助機構を有する。ＧＰＱ内に（ツリー
管理コマンドを含む）フレームが存在しない場合、ＧＴＨはデータ・フレームを
処理する。

【０１３８】 ＧＰＨ（汎用ＰｏｗｅｒＰＣハンドラ）：ＧＰＨはＧＤＨ及びＧＴＨに比較し
て、追加のハードウェアを有する。ＧＰＨはメールボックス・インタフェース（
Ｉ／Ｆ）を介して、汎用プロセッサとインタフェースする。

【０１３９】 ＧｘＨの数（１０個）は"最善推量"（best-guess）である。性能評価により、
実際に要求されるＧｘＨの個数が決定される。アーキテクチャ及び構造は、より
多くのＧｘＨに向けて完全にスケーラブルであり、唯一の制限はシリコン面積で
ある（より大きなアービタ及び命令メモリを含むはずである）。

【０１４０】 各ＧｘＨは、図１５に示されるように構造化される。汎用レジスタ（ＧＲＰ）
及び演算論理ユニット（ＡＬＵ）を有するＣＬＰに加え、各ＧｘＨは次の５つの
コプロセッサを含む。

【０１４１】 （ＤＳ）コプロセッサ・インタフェース：ディスパッチャ、並びにアップ及び
ダウン・データ・ストアへの読出し及び書込みアクセスを提供するサブアイラン
ドとインタフェースする。ＤＳインタフェースは、いわゆるＦＩＳＨプールを含
む。

【０１４２】 ツリー構造探索エンジン・コプロセッサ（ＴＳＥ）：ＴＳＥはツリー内の探索
を実行し、ツリー構造探索メモリ（ＴＳＭ）とインタフェースする。

【０１４３】 エンキュー・コプロセッサ：完了ユニット・インタフェースとインタフェース
し、ＦＣＢページを含む。このコプロセッサは、ピココードがエンキュー・パラ
メータを含むＦＣＢページを作成するために使用する追加のハードウェア補助機
構と共に、２５６ビット・レジスタを含む。一旦ＦＣＢページが作成されると、
ピコプロセッサがエンキュー命令を実行し、ＦＣＢページが完了ユニットに転送
される。

【０１４４】 ウェブ・インタフェース・コプロセッサ：このコプロセッサはウェブ・アービ
タとのインタフェースを提供し、インタフェース装置への書込み及び読出しを可
能にする。

【０１４５】 チェックサム・コプロセッサ：ＦＩＳＨプール（後述）に記憶されるフレーム
上に、チェックサムを生成する。

【０１４６】 処理ユニットは、イングレス処理とイーグレス処理との間で共用される。イン
グレス処理対イーグレス処理において、どれだけの帯域幅が確保されるかは、プ
ログラマブルである。現インプリメンテーションでは、２つのモデルが存在し、
一方は５０／５０（すなわち、イングレス及びイーグレスが同じ帯域幅を獲得す
る）で、他は６６対３４（すなわち、イングレスがイーグレスの２倍の帯域幅を
獲得する）である。

【０１４７】 処理ユニットの動作はイベント・ドリブン方式である。すなわち、フレームの
到来がイベントとして、またタイマまたは割込みのポッピングとして扱われれる
。ディスパッチャは異なるイベントを同様に扱う。但し、優先順位は存在する（
第１が割込みで、第２がタイマ・イベントで、第３がフレーム到来イベント）。
イベントが処理ユニットに渡されると、適切な情報が処理ユニットに与えられる
。フレーム到来イベントでは、これはフレーム・ヘッダの一部と、ハードウェア
分類子からの情報とを含む。タイマ及び割込みでは、これはコード・エントリ・
ポイントと、イベントに関連する他の情報とを含む。

【０１４８】 フレームがイングレス側に到来し、このフレームの受信バイト数がプログラマ
ブルしきい値を超える場合、フレーム制御ブロックのアドレスがＧＱに書込まれ
る。

【０１４９】 完全なフレームがイーグレス側で再組み立てされた場合、フレーム・アドレス
がＧＱに書込まれる。４つのタイプのＧＱが存在する（そして、各タイプに対し
て、図１４に示されるように、イングレス・バージョン及びイーグレス・バージ
ョンが存在する）。すなわち、 ＧＣＱ：ＧＣＨにより処理されなければならないフレームを含む。 ＧＴＱ：ＧＴＨにより処理されなければならないフレームを含む。 ＧＰＱ：ＧＰＨにより処理されなければならないフレームを含む。 ＧＤＱ：任意のＧＤＨ（またはＧＣＨ／ＧＴＨがデータ・フレームを処理でき
る場合には、ＧＣＨ／ＧＴＨ）により処理され得るフレームを含む。ＧＤＱにつ
いては、複数の優先順位が存在し、高い優先順位でエンキューされたフレームは
、低い優先順位でエンキューされたフレームより先に処理される。

【０１５０】 一部の処理ユニットは特殊化され得る。現インプリメンテーションでは、４つ
のタイプの処理ユニット（ＧｘＨ）が存在する（図１４参照）。すなわち、 ＧＤＨ（汎用データ・ハンドラ）：ＧＤＨは主に、フレームを転送するために
使用される。

【０１５１】 ＧＣＨ（ガイド・セル・ハンドラ）：ＧＣＨは、ＧＤＨと正に同一のハードウ
ェアを有する。しかしながら、ガイド・フレームだけがＧＣＨにより処理される
。ＧＣＨがデータ・フレームについても処理できるか否かは（この場合、ＧＣＨ
はＧＤＨの役割をする）、ウェブ上でプログラマブルである（ＣＬＰ＿Ｅｎａレ
ジスタ）。

【０１５２】 ＧＴＨ（汎用ツリー・ハンドラ）：ＧＴＨはＧＤＨ及びＧＣＨに比較して、追
加のハードウェア、すなわち、ツリー挿入、ツリー削除、及びロープ管理を実行
するハードウェア補助機構を有する。ＧＰＱ内に（ツリー管理コマンドを含む）
フレームが存在しない場合、ＧＴＨはデータ・フレームを処理する。

【０１５３】 ＧＰＨ（汎用ＰｏｗｅｒＰＣハンドラ）：ＧＰＨはＧＤＨ及びＧＴＨに比較し
て、追加のハードウェアを有する。ＧＰＨはメールボックス・インタフェースを
介して、組み込みＰｏｗｅｒＰＣとインタフェースする。

【０１５４】 実際のインプリメンテーションでは、ＧＣＨ、ＧＴＨ及びＧＰＨの役割は、単
一の処理ユニット上で実現される。例えば、１インプリメンテーションはＧＣＨ
及びＧＰＨに対して、１つの処理ユニットを有する。類似のコメントがＧＣＱ、
ＧＴＯ及びＧＰＱについても適用できる。

【０１５５】 データ・ストア・コプロセッサの目的は、メディアから受信されたフレームを
含むアップ・データ・ストアと、及びＰｒｉｚｍａ Ａｔｌａｎｔｉｃから受信
される再組み立て済みフレームを含むダウン・データ・ストアとインタフェース
することである。

【０１５６】 データ・ストア・コプロセッサはまた、タイマ・イベントまたは割込みのディ
スパッチの間に、構成情報を受信する。

【０１５７】 データ・ストア・コプロセッサは、フレーム上のチェックサムを計算できる。

【０１５８】 データ・ストア・コプロセッサはＦＩＳＨプール（８ＦＩＳＨを保持できる）
と、スクラッチ・メモリ（８ＦＩＳＨを保持できる）と、アップまたはダウン・
データベースからＦＩＳＨプール内容を読み書きする幾つかの制御レジスタとを
含む。ＦＩＳＨプールは、データ・ストアのためのある種の作業領域とみなされ
る。すなわち、データ・ストアを直接読み書きする代わりに、大量のフレーム・
データがデータ・ストアからＦＩＳＨプールに読出されるか、大量のデータがＦ
ＩＳＨプールからデータ・ストアに書込まれる。転送の単位はＦＩＳＨすなわち
１６バイトである。

【０１５９】 ＦＩＳＨプールは、８ＦＩＳＨ、すなわち各々が１２８ビットの８ワード分を
含むことができるメモリとみなされる。ＣＬＰプロセッサ・アーキテクチャでは
、ＦＩＳＨプールは１２８バイトのレジスタ・アレイである。ＦＩＳＨプール内
の各バイトは、７ビット・バイト・アドレス（０乃至１２７）を有し、アクセス
は１６ビットまたは３２ビット・ベースで行われる。全てのレジスタ・アレイ同
様、ＦＩＳＨプールは循環アドレス方式を有する。すなわち、ＦＩＳＨプール内
のロケーション１２６で開始するワード（すなわち４バイト）のアドレス指定は
、バイト１２６、１２７、０及び１を返却する。更に、データ・ストア・コプロ
セッサの観点から、ＦＩＳＨプール内のＦＩＳＨロケーションは、３ビットのＦ
ＩＳＨアドレスを有する。

【０１６０】 フレーム・ディスパッチに際して、フレームの最初のＮ個のＦＩＳＨが、ディ
スパッチャにより自動的にＦＩＳＨプールにコピーされる。Ｎの値は、ポート構
成メモリ（PortConfigMemory）内でプログラマブルである。一般に、アップ・フ
レーム・ディスパッチでは、Ｎは４に等しく、ダウン・ユニキャスト・フレーム
・ディスパッチでは２で、ダウン・マルチキャスト・フレーム・ディスパッチで
は４で、割込み及びタイマでは０である。

【０１６１】 ピココードはフレームからより多くのバイトを読出すことができ、この場合、
データ・ストア・コプロセッサが自動的に、フレーム・データをＦＩＳＨプール
内の次のＦＩＳＨアドレスに読出し、ＦＩＳＨプールの境界に達すると、自動的
に０に循環する。また、ピココードはアップ／ダウン・データ・ストアを絶対ア
ドレスにおいて読み書きすることもできる。

【０１６２】 ウェブ・コプロセッサはＥＰＣウェブ・アービタとインタフェースする。ＥＰ
Ｃウェブ・アービタは１０個のＧｘＨとウェブウォッチャとの間で、インタフェ
ース装置のウェブ・インタフェース上でマスタになるものを調停する。これは全
てのＧｘＨがウェブ上で読み書きすることを可能にする。

【０１６３】 インタフェース装置のメモリ・コンプレックスは、図１３に示される組み込み
プロセッサ・コンプレックス（ＥＰＣ）の記憶機構を提供する。メモリ・コンプ
レックスはツリー構造探索メモリ（ＴＳＭ）アービタと、複数のオンチップ及び
オフチップ・メモリを含む。メモリはツリー構造、カウンタ、及びピココードに
よりメモリ・アクセスを要求される他のものを記憶する。更に、メモリはフリー
・リストやキュー制御ブロックなど、ハードウェアにより使用されるデータ構造
を記憶するために使用される。ツリーのために割当てられない、またはハードウ
ェアにより使用されないメモリ・ロケーションは、デフォルトでは、ピココード
がカウンタやエージング・テーブルとして使用することができる。

【０１６４】 図１６は、メモリ・コンプレックスの詳細ブロック図を示す。ツリー構造探索
メモリ（ＴＳＭ）アービタが、組み込みプロセッサ（ＧｘＨ）とメモリとの間の
通信リンクを提供する。メモリは５個のオンチップＳＲＡＭと、１個のオフチッ
プＳＲＡＭと、７個のオフチップＤＲＡＭとを含む。ＴＳＭアービタは、１０個
の要求制御ユニット（各々が組み込みプロセッサＧｘＨの１つに接続される）と
、１３個のメモリ・アービタ・ユニット（各々が各メモリに対応する）とを含む
。各制御ユニット及びその接続されるＧｘＨが、全てのメモリをアクセスできる
ように、バス構造が要求制御ユニット及びアービタ・ユニットを相互接続する。

【０１６５】 制御ユニットは、組み込みプロセッサ（ＧｘＨ）とアービタとの間で、データ
を方向付けするために必要なハードウェアを含む。

【０１６６】 ＳＲＡＭアービタ・ユニットはとりわけ、組み込みプロセッサＧｘＨとオンチ
ップ及びオフチップＳＲＡＭとの間の、データのフローを管理する。

【０１６７】 ＤＲＡＭアービタ・ユニットはとりわけ、組み込みプロセッサＧｘＨとオフチ
ップＤＲＡＭ素子との間のデータのフローを管理する。

【０１６８】 各メモリ・アービタは"バックドア"（back-door）アクセスを含み、これは一
般にチップの他の部分により使用され、最も高いアクセス優先順位を有する。

【０１６９】 ＤＲＡＭメモリは２つの動作モードで実行できる。すなわち、 １）ＴＤＭモード：ＤＲＡＭ内の４つのバンクへのメモリ・アクセスが、読出
しウィンドウ及び書込みウィンドウを交互することにより実行される。読出しウ
ィンドウでは、４つのバンクのいずれかへのアクセスが読出し専用であり、書込
みウィンドウでは、４つのバンクのいずれかへのアクセスが書込み専用である。
複数のＤＲＡＭに対してＴＤＭモードを使用することにより、ＤＲＡＭ間で幾つ
かの制御信号を共用することが可能になり、希少資源である幾つかのチップ入出
力を節約できる。

【０１７０】 ２）非ＴＤＭモード：ＤＲＡＭ内の４つのバンクへのメモリ・アクセスが、読
出しと書込みの組み合わせとなり得、これは特定の規則に従わねばならない。例
えば、アクセス・ウィンドウ内で、バンクＡでは読出しを、バンクＣでは書込み
を実行できる。

【０１７１】 ＴＳＭアービタは、Ｎ個のリクエスタが同時にＭ個のメモリをアクセスするこ
とを可能にする。複数のリクエスタが同一のメモリをアクセスしたい場合、ラウ
ンドロビン・アービトレーションが実行される。

【０１７２】 Ｍ個のメモリは異なるプロパティを有することができる。現インプリメンテー
ションでは、３つのメモリ・タイプ、すなわち、内部ＳＲＡＭ、外部ＳＲＡＭ、
及び外部ＤＲＡＭが存在する。

【０１７３】 Ｍ個のメモリ及びＮリクエスタは同種（homogeneous）であり、任意のリクエ
スタが任意のメモリをアクセスできる。

【０１７４】 一部のメモリは複数のサブメモリ（ＤＲＡＭ内の４つのバンクなど）に論理的
に分割され、これらは論理的に同時にアクセスできる。

【０１７５】 Ｍ個のメモリの一部は、内部的に使用されるデータ構造を含む制御メモリとし
て使用され、これらはピコプロセッサと比較して、高い優先アクセスを有する。
このことはまたチップのでバッグを可能にする。なぜなら、ピコプロセッサは制
御メモリの内容を読出すことができるからである。

【０１７６】 アービタは読出しアクセス、書込みアクセス、及びread-add-writeをサポート
する。それにより、Ｎビット整数がアトミック演算において、メモリの内容に追
加される。

【０１７７】 また、メモリ内のオブジェクトの物理ロケーションが透過的となるように、汎
用アドレス方式が、Ｍ個のメモリをアクセスするために使用される。

【０１７８】 ツリーの概念は、ツリー構造探索エンジンにより、情報を記憶及び検索するた
めに使用される。検索、すなわちツリー探索及び挿入並びに削除は、キーにもと
づき実行される。ここでキーは、例えばＭＡＣソース・アドレスのようなビット
・パターンであるか、ＩＰソース・アドレスとＩＰ宛先アドレスの連結である。
少なくともキーを含む情報が、リーフと呼ばれる制御ブロック内に記憶される（
後述のように、記憶ビット・パターンは実際にはハッシュ・キーである）。リー
フは更に、エージング情報などの追加の情報や、ターゲット・ブレード及びター
ゲット・ポート番号などの情報を転送するユーザ情報を含み得る。

【０１７９】 ３つのタイプ（ＦＭ、ＬＰＭ、ＳＭＴ）、及び関連ツリー・タイプ探索、すな
わち、固定マッチ、ソフトウェア管理ツリー、及び最長プレフィックス・マッチ
が存在する。ツリー探索の間にリーフをチェックするオプションの追加の基準は
、ベクトルマスクである。ローピング、エージング及びラッチは、探索性能を向
上させるために使用される。

【０１８０】 ＦＭツリーの探索アルゴリズムが、図１７に示される。探索アルゴリズムはキ
ーを含む入力パラメータに作用し、キーにハッシュを実行し、ダイレクト・テー
ブル（ＤＴ）をアクセスし、パターン探索制御ブロック（ＰＳＣＢ）を通じてツ
リーを探索し、リーフに行き着く（図１７）。３つのタイプのツリーが存在し、
各々は異なる規則に従いツリー探索を発生させる独自の探索アルゴリズムを有す
る。例えば、固定マッチ（ＦＭ）ツリーでは、データ構造がパトリシア・ツリー
である。リーフが見いだされるとき、このリーフは入力キーに一致する唯一の可
能な候補である。ソフトウェア管理ツリーでは、リンク・リスト内でチェーニン
グされる複数のリーフが存在し得る。この場合、一致が見いだされるか、チェー
ンが尽きるまで、チェーン内の全てのリーフが入力キーと符合される。入力キー
をリーフに記憶されるパターンと比較するいわゆる"最終比較"（compare at the
end）操作が、リーフが真に入力キーに一致するか否かを確認する。リーフが見
いだされ、一致が発生するとき、探索結果はＯＫであり、他の全ての場合にはＫ
Ｏである。

【０１８１】 探索操作への入力は、次のパラメータを含む。すなわち、 キー（１２８ビット）：キーは探索（または挿入／削除）の前に、特殊なピコ
コード命令を用いて作成される。１つのキー・レジスタだけが存在する。しかし
ながら、ツリー構造探索が開始されると、キー・レジスタはＴＳＥが探索を実行
するのと並行して、ピココードにより、次の探索のキーを作成するために使用さ
れる。これはＴＳＥがキーをバッシュ（bash）し、結果を内部ハッシュドキー・
レジスタに記憶することによる（従って、実際には２つのキー・レジスタが存在
する）。

【０１８２】 キー・レングス（７ビット）：このレジスタはキーの長さを含み、ビットで表
す。これはキーの作成の間に、ハードウェアにより自動的に更新される。

【０１８３】 ＬＵ定義指標（LUDefindex）（８ビット）：これは探索が発生するツリーの完
全な定義を含むＬＵ定義テーブル（LUDefTable）への指標である。ＬＵ定義テー
ブルは以下で詳述される。

【０１８４】 ＴＳＲＮｒ（１ビット）：探索結果はツリー探索結果領域０（ＴＳＲ０）また
はＴＳＲ１に記憶される。これはＴＳＲＮｒにより指定される。ＴＳＥが探索を
行っている間、ピココードは他のＴＳＲをアクセスし、前の探索の結果を分析す
ることができる。

【０１８５】 ベクトル指標（６ビット）：ベクトルマスクをイネーブルされるツリーでは（
ＬＵ定義テーブル内で指定される）、ベクトル指標がベクトルマスク内のビット
を示す。探索の終わりに、このビットの値が返却され、ピココードにより使用さ
れる。

【０１８６】 図１７に示されるように、入力キーはハッシュドキーにハッシュされる。使用
可能な６つの固定ハッシュ・アルゴリズムが存在する（１つの"アルゴリズム"は
ハッシュ関数を実行しない）。どのアルゴリズムが使用されるかについては、Ｌ
Ｕ定義テーブル内で指定される。プログラマブル・ハッシュ関数が、柔軟性を追
加するために使用され得る。

【０１８７】 ハッシュ関数の出力は常に１２８ビット数であり、オリジナル入力キーとハッ
シュ関数の出力との間には、１対１対応が存在する。後述のように、この特性は
ダイレクト・テーブルの後で開始するツリーの深さを最小化する。

【０１８８】 図１７の場合のように、カラーがツリーに対して許可される場合、１６ビット
・カラー・レジスタが１２８ビット・ハッシュ関数出力に挿入される。挿入はダ
イレクト・テーブルの直後に発生する。すなわち、図示のように、ダイレクト・
テーブルが２^N個のエントリを含む場合、１６ビット・カラー値がビット位置Ｎ
に挿入される。ハッシュ関数の出力は、挿入されるカラー値（イネーブルされる
場合）と一緒に、ハッシュドキー・レジスタに記憶される。

【０１８９】 ハッシュ関数は、その出力内のほとんどのエントロピが最上位ビット側に存在
するように定義される。ハッシュドキー・レジスタの最上位Ｎビットは、ダイレ
クト・テーブル（ＤＴ）への指標を計算するために使用される。

【０１９０】 探索はダイレクト・テーブルへのアクセスにより開始する。すなわち、ダイレ
クト・テーブル（ＤＴ）エントリがダイレクト・テーブルから読出される。ＤＴ
エントリを読出すために使用されるアドレスは、ハッシュドキーの最上位Ｎビッ
トから計算され、ＬＵ定義テーブル内で定義されるツリー属性に関しても同様で
ある。これについては以下で詳述される。ＤＴエントリはツリーのルートとみな
される。使用される特定のツリー・データ構造は、ツリー・タイプに依存する。
この時点では、パトリシア・ツリー・データ構造がＦＭツリーとして、及びＬＰ
Ｍ及びＳＭＴツリーのためのパトリシア・ツリーの拡張として使用されることを
述べれば十分であろう。

【０１９１】 ８エントリ・ダイレクト・テーブル（ＤＴ）の使用例が、図１８に示される。
ＤＴを使用することにより、探索時間（すなわち、アクセスされなければならな
いＰＳＣＢの数）が低減される。従って、ＤＴサイズを増加することにより、メ
モリ使用と探索性能との間でトレードオフが生じる

【０１９２】 図１８から明らかなように、ＤＴエントリは次の情報を含む。すなわち、 １）エンプティ：このＤＴエントリに接続されるリーフは存在しない。 ２）リーフを指し示すポインタ：このＤＴエントリに接続される１つのリーフ
が存在する。 ３）ＰＳＣＢを指し示すポインタ：このＤＴエントリに接続される２つ以上の
リーフが存在する。ＤＴエントリはツリーのルートを定義する。

【０１９３】 ソフトウェア管理ツリーの探索アルゴリズム、及びツリーを生成するアルゴリ
ズムが、米国特許出願第０９／３１２１４８号で述べられている。

【０１９４】 "選択ビット・アルゴリズム"と称されるアルゴリズムは、特定のメトリックを
使用し、規則のセットまたは領域内の"ルール"と称されるアイテムから選択され
るビットにもとづき、二分探索ツリーを作成する。ここで述べる全ての例は、イ
ンターネット・プロトコル（ＩＰ）ヘッダに関連して議論されるが、任意のタイ
プの固定フォーマット・ヘッダが代わりに使用され得る。

【０１９５】 ＩＰでは、各ルールは次のサブセクション、すなわちソース・アドレス（ＳＡ
）、宛先アドレス（ＤＡ）、ソース・ポート（ＳＰ）、宛先ポート（ＤＰ）、及
びプロトコル（Ｐ）で作成される、特定のキーに関する。これらのデータはそれ
ぞれ３２、３２、１６、１６及び８ビット長であり、従ってテストされるキーは
１０４ビットから成る。選択ビット・アルゴリズムは、１０４ビットの内の特に
有用な幾つかのビットを見いだす。実際に２、３のビットをテストすることは、
１つのルールを除く全てを、または２、３のルールを除く全てを、可能なアプリ
ケーションから削除する。一部のルールでは、単純な比較操作による不等テスト
もまたふさわしい。ビット・テスト及び比較は、二分木において論理的に編成さ
れる。ツリーは、ビットを高速にテスト可能なハードウェア構造にマップされる
。こうしたテストの結果、キーが適合する１つのルールまたは少数のルール（リ
ーフ・チェーンと呼ばれる）が生成される。前者の場合、キーがルールにより詳
細にテストされる。後者の場合、比較及び完全ルール・テストにより、キーがテ
ストの枠内でテストされる。

【０１９６】 ルール・セット内の各ルールは、規則がキーに適合する最高優先順位の規則の
場合に取られるアクションに関連付けられる。ルールは交差する（すなわち、１
つのキーが２つまたはそれ以上のルールに適合する）。その場合、ルールは優先
順位番号１、２、３、・・・を与えられ、任意の２つの交差するルールが異なる
優先順位を有する（キーが２つ以上のルールに適合する場合、管理者はどのルー
ルが上位になるかを宣言しなければならない）。従って、ビット・テスト及び比
較後に、依然２つ以上のルールがテストされる場合、ルールは優先順位に従いテ
ストされる。低い優先順位番号が、高い優先順位のルールを指定する。

【０１９７】 全く適合が見いだされない場合、デフォルト規定が指定される。

【０１９８】 最長プレフィックス・マッチング法の探索アルゴリズムが、米国特許第５７８
７４３０号で述べられている。この方法は、前記データベースのノード（ルート
ノード）において入力するステップと、次の（子）ノードを識別するのに必要な
エントリ部分だけを含む探索引数のセグメントと、第２のリンク情報とを、前記
セグメントが消費されるか、前記第２のリンク情報を欠く（リーフ）ノードに達
するまで連続的に処理することにより、ツリー状データベースを通じてあるノー
ドから別のノードへの探索パスを決定するステップと、前記探索引数を、前記探
索パスが終了するノードに記憶されるエントリと比較するステップと、前記現ノ
ードにおいて、前記探索引数と前記エントリとの間に、少なくとも部分的な一致
が見いだされない場合、前記現ノードの第１のリンク情報を処理することにより
、前記探索パスを後戻りするステップと、前記少なくとも部分的な一致が見いだ
されるか、または前記ルート・ノードに達するまで、前の２つのステップを繰り
返すステップとを含む。

【０１９９】 図１９は、メイン・スイッチング・ファブリック装置の実施例を示す。好適に
は、各インタフェース素子チップは、少なくとも２つの集積化並列直列変換ポー
トを有し、これらは並列データを受信して、それを高速直列データ・ストリーム
に変換する。そして、直列データがシリアル・リンクを介して、スイッチング・
ファブリック装置に転送される。高速シリアル・リンクを介してスイッチング・
ファブリック装置から受信されるデータは、別のＤＡＳＬにより、並列データに
変換される。データ・アライン・シリアル・リンク（ＤＡＳＬ）と称されるシリ
アライザ／デシリアライザの実施例が、ここでは述べられる。

【０２００】 少なくとも１つのＤＡＳＬが、スイッチング・ファブリック装置をシリアル・
リンクにインタフェースする。シリアル・リンクからのデータは、並列データに
変換され、これがスイッチング・ファブリック装置に転送する。同様に、スイッ
チング・ファブリック装置からの並列データは直列データに変換され、シリアル
・リンクに転送される。シリアル・リンクはスループットを向上するために集約
される。

【０２０１】 図１９を更に参照すると、スイッチング・システムはスイッチ・ファブリック
１１と、スイッチ・ファブリック入力ポート１５（１５−１，．．，１５−ｋ）
に接続される入力スイッチ・アダプタ１３（１３−１，．．，１３−ｋ）と、ス
イッチ・ファブリック出力ポート１９（１９−１，．．，１９−ｐ）に接続され
る出力スイッチ・アダプタ１７（１７−１，．．，１７−ｐ）とを含む。

【０２０２】 着信及び発信伝送リンク２１（２１−１，．．，２１−ｇ）及び２３（２３−
１，．．，２３−ｒ）は、それぞれ回線（リンク）アダプタ２５（２５−１，２
５−ｇ）及び２７（２７−１，．．，２７−ｒ）により、スイッチ・システムに
接続される。伝送リンクは、ワークステーションや電話器などの接続ユニット（
リンク指定ＷＳ）に、或いはローカル・エリア・ネットワーク（リンク指定ＬＡ
Ｎ）に、更にサービス統合デジタル網（ＩＳＤＮ）（リンク指定ＩＳＤＮ）や他
の通信システムに、回線交換またはパケット交換トラフィックを伝搬する。更に
、プロセッサはスイッチ・アダプタ１３及び１７に直接接続される。回線アダプ
タ（ＬＡ）及びスイッチ・アダプタ（ＳＡ）は、共通のインタフェースを有する
。

【０２０３】 入力スイッチ・アダプタでは、パケット交換及び回線交換インタフェースから
様々なサービスが収集され、一様なミニパケット（幾つかの可能な固定長の１つ
を有する）に変換される。ルーティング情報を含むヘッダは、スイッチの要求出
力ポート（及び出力リンク）を指定する。入力スイッチ・アダプタ内でのミニパ
ケット・フォーマット及びミニパケット生成に関する詳細、及び出力スイッチ・
アダプタ内でのパケット解除に関する詳細について、次に述べることにする。

【０２０４】 スイッチ・ファブリックはミニパケットを、高速自己ルーティング相互接続ネ
ットワークを介して、任意の入力ポートから任意の出力ポートに経路指定する。
自己ルーティング・ネットワークの構造は、ミニパケットが競合無しに、内部的
に同時に経路指定されることである。

【０２０５】 スイッチング・システムの心臓部は、スイッチ・ファブリックである。２つの
異なるインプリメンテーションが考慮され、これらについて次に述べる。１イン
プリメンテーションでは、スイッチ・ファブリックは、各入力ポートに対して、
それぞれの入力ポートを全ての出力ポートに接続する自己ルーティング二分木を
含み、（ｋ個の入力ポートが提供される場合、）ｋ個のこうした二分木が組み合
わされて提供される。他のインプリメンテーションでは、出力ＲＡＭを有するバ
ス構造が、各出力構造に対してスライスとして提供され、全ての入力ポートをそ
れぞれの出力ポートに接続する。（ｐ個の出力ポートが提供される場合、）スイ
ッチ・ファブリックは、ｐ個のこうしたスライスを組み合わせて提供される。

【０２０６】 ＤＡＳＬについては、１９９９年６月１１日出願の米国特許出願第０９／３３
０９６８号で述べられている。ＤＡＳＬインタフェースは、ＣＭＯＳ ＡＳＩＣ
などのパラレル・インタフェースからデータを受信し、パラレル・インタフェー
スからのビットを、少数の並列ビット・ストリームに区分化する。少数の並列ビ
ット・ストリームが次に高速直列ストリームに変換され、これが伝送メディアを
介して、他のモジュールの受信機に移送される。制御インピーダンスを有する差
動ドライバが、データの直列ビット・ストリームを伝送メディアに駆動する。

【０２０７】 ＤＡＳＬは、Ｎビット並列データとして表されるデータ・ストリームを、各々
がｎビット（但しｎはＮの分数）を有する複数の部分に構文解析し、データ・ス
トリームの各ｎビット部分を直列化し、直列化された各部分を複数の並列チャネ
ルの対応するチャネルを介して転送し、データ・ストリームの各転送部分を非直
列化し、データ・ストリームをＮビット並列データとして復元する。

【０２０８】 以上、図面を参照しながら、本発明の好適な実施例について述べてきた。説明
の中で使用された特定の用語は総称的な意味を成すもので、限定的な意味で使用
されるものではない。

【図面の簡単な説明】

【図１】 本発明に従うインタフェース装置のブロック図である。

【図２】 ＭＡＣのブロック図である。

【図３】 異なるシステム構成内の他のコンポーネントと相互接続されるインタフェース
装置を示す図である。

【図４】 カプセル化されたガイド・フレームのフロー及び処理を示す図である。

【図５】 内部ガイド・フレームのフロー及び処理を示す図である。

【図６】 ガイド・セルの汎用フォーマットを示す図である。

【図７】 フレーム制御情報のフォーマットを示す図である。

【図８】 相関関係子のフォーマットを示す図である。

【図９】 コマンド制御情報フォーマットを示す図である。

【図１０】 アドレッシング情報フォーマットを示す図である。

【図１１】 構造アドレッシングの汎用形式を示す図である。

【図１２】 アドレッシング、アイランド・エンコードを示す表である。

【図１３】 組み込みプロセッサ・コンプレックスのブロック図である。

【図１４】 組み込みプロセッサの概略図である。

【図１５】 ＧｘＨプロセッサの構造を示す図である。

【図１６】 メモリ・コンプレックスのブロック図である。

【図１７】 固定マッチ（ＦＭ）検索アルゴリズムのフローチャートである。

【図１８】 ダイレクト・テーブルを使用する場合と、使用しない場合のデータ構造を示す
フローである。

【図１９】 Ｐｒｉｚｍａなどのスイッチング・システムのブロック図である。

【図２０】 ＣＰのブロック図である。

【図２１】 ＥＤＳ−ＵＰ、ＥＤＳ ＤＯＷＮ及びＥＰＣにおける、シングルチップ・ネッ
トワーク・プロセッサの強調表示機能のブロック図である。

【符号の説明】

１０、３８ インタフェース装置 １２ 組み込みプロセッサ・コンプレックス（ＥＰＣ） １４ 多重化ＭＡＣアップ（ＰＰＭ−ＵＰ）、多重化ＭＡＣ １６ エンキュー−デキュー−スケジューリング・アップ（ＥＤＳ−ＵＰ） １８ スイッチ・データ・ムーバ・アップ（ＳＤＭ−ＵＰ） ２０、３０ システム・インタフェース（ＳＩＦ） ２２ データ・アライン・シリアル・リンクＡ（ＤＡＳＬＡ） ２４ データ・アライン・シリアル・リンクＢ（ＤＡＳＬＢ） ３２ ＳＤＭ−ＤＮ ３４ ＥＤＳ−ＤＮ ３６ イーグレス・イーサネット（Ｒ）ＭＡＣ ４０ トラフィック管理スケジューラ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 バス、ブライアン、ミッチェル アメリカ合衆国27502、ノース・カロライ ナ州アペックス、オールド・スターブリッ ジ・ドライブ 4021 (72)発明者 カルビンナック、ジーン、ルイス アメリカ合衆国27511、ノース・カロライ ナ州カーリー、スプリング・ホロー・レー ン 112 (72)発明者 ガウアー、サントッシュ、プラサッド アメリカ合衆国27614、ノース・カロライ ナ州ラーレー、ピークトン・ドライブ 5516 (72)発明者 ヘデス、マルコ、シィ アメリカ合衆国27612、ノース・カロライ ナ州ラーレー、グランド・メナー・コート 4109、ナンバー 308 (72)発明者 シーゲル、マイケル、スティーブン アメリカ合衆国27613、ノース・カロライ ナ州ラーレー、ロワリー・ドライブ 10625 (72)発明者 ヴァープランケン、ファブリス、ジーン フランス06610、ラ・ゴード、ルート・ ド・カーニュ 9152 Ｆターム(参考） 5B045 EE29 GG07 HH02 5K030 HA08 HB01 KA01 KA02

Claims (16)

【特許請求の範囲】
1. 【請求項１】 データ・フローのための入力ポート及び出力ポートを有し、識別可能なアドレ
   スから装置に送られて来るデータを、前記装置から識別アドレスに転送するよう
   に指示する自己ルーティング・スイッチング・ファブリック装置と、 制御点プロセッサと、 前記スイッチング・ファブリック装置と、前記制御点プロセッサとに動作的に
   接続される複数のインタフェース装置と を含み、前記インタフェース装置の各々が、 半導体基板と、 前記基板上に形成される少なくとも５個のインタフェース・プロセッサと、 前記インタフェース・プロセッサによりアクセスされる命令を記憶する、前記
   基板上に形成される内部命令メモリと、 前記インタフェース装置を通過し、前記インタフェース・プロセッサによりア
   クセスされるデータを記憶する、前記基板上に形成されるデータ・メモリと、 前記基板上に形成される複数の入出力ポートと を含み、 前記入出力ポートの少なくとも１つが、前記データ・メモリを外部データ・メ
   モリに接続し、 他の少なくとも２つの前記入出力ポートが、前記インタフェース・プロセッサ
   の指示の下で、前記インタフェース装置を通過するデータを外部ネットワークと
   交換し、 前記制御点プロセッサが前記インタフェース装置と協働して、前記インタフェ
   ース・プロセッサにより実行される命令を前記命令メモリにロードし、前記命令
   が実行されて、前記入出力ポート間でのデータの交換、及び前記データ・メモリ
   を介するデータの流れを指示し、 前記複数のインタフェース装置が前記スイッチング・ファブリック装置の前記
   入力ポート及び出力ポートの各々に動作的に接続される装置。
2. 【請求項２】 前記装置に転送されるデータが、前記インタフェース装置を通過して、前記ス
   イッチング・ファブリック装置に送られる、請求項１記載の装置。
3. 【請求項３】 前記装置から転送されるデータが、前記インタフェース装置を通過して、前記
   スイッチング・ファブリック装置から出力される、請求項１記載の装置。
4. 【請求項４】 前記装置に転送されるデータが、前記インタフェース装置を通過して、前記ス
   イッチング・ファブリック装置に送られ、前記装置から転送されるデータが、前
   記インタフェース装置を通過して、前記スイッチング・ファブリック装置から出
   力される、請求項１記載の装置。
5. 【請求項５】 データ・フローのための入力ポート及び出力ポートを有し、識別可能なアドレ
   スから装置に送られて来るデータを、前記装置から識別アドレスに転送するよう
   に指示する自己ルーティング・スイッチング・ファブリック装置と、 制御点プロセッサと、 前記スイッチング・ファブリック装置と、前記制御点プロセッサとに動作的に
   接続されるインタフェース装置と を含み、前記インタフェース装置が、 半導体基板と、 前記基板上に形成される少なくとも５個のインタフェース・プロセッサと、 前記インタフェース・プロセッサによりアクセスされる命令を記憶する、前記
   基板上に形成される内部命令メモリと、 前記インタフェース装置を通過し、前記インタフェース・プロセッサによりア
   クセスされるデータを記憶する、前記基板上に形成される内部データ・メモリと
   、 前記基板上に形成される複数の入出力ポートと を含み、 前記入出力ポートの少なくとも１つが、前記データ・メモリを外部データ・メ
   モリに接続し、 他の少なくとも２つの前記入出力ポートが、前記インタフェース・プロセッサ
   の指示の下で、前記インタフェース装置を通過するデータを外部ネットワークと
   交換し、 他の少なくとも２つの前記入出力ポートが、前記インタフェース装置と前記ス
   イッチング・ファブリック装置との間の高速相互接続を達成し、 前記制御点プロセッサが前記インタフェース装置と協働して、前記インタフェ
   ース・プロセッサにより実行される命令を前記命令メモリにロードし、前記命令
   が実行されて、前記入出力ポート間でのデータの交換、及び前記データ・メモリ
   を介するデータの流れを指示する装置。
6. 【請求項６】 前記高速相互接続入出力ポートが、 Ｎビット並列データとして表されるデータ・ストリームを、各々がｎビット（
   但しｎはＮの分数）を有する複数の部分に構文解析する論理回路と、 前記論理回路と通信して、前記データ・ストリームの各解析部分を直列化する
   シリアライザと、 前記シリアライザと通信して、データ・ストリームを転送する、各々が前記デ
   ータ・ストリームの前記解析部分の各々に関連付けられる、前記解析部分の数に
   等しい複数のチャネルと、 前記チャネルと通信し、該チャネルを介して転送される直列データ・ストリー
   ムを受信し、前記データ・ストリームをＮビット並列データとして復元するデシ
   リアライザと を含む、請求項５記載の装置。
7. 【請求項７】 制御点プロセッサと、 前記制御点プロセッサに動作的に接続されるインタフェース装置と を含み、前記インタフェース装置が、 半導体基板と、 前記基板上に形成される少なくとも５個のインタフェース・プロセッサと、 前記インタフェース・プロセッサによりアクセスされる命令を記憶する、前記
   基板上に形成される内部命令メモリと、 前記インタフェース装置を通過し、前記インタフェース・プロセッサによりア
   クセスされるデータを記憶する、前記基板上に形成される内部データ・メモリと
   、 前記基板上に形成される複数の入出力ポートと を含み、 前記入出力ポートの少なくとも１つが、前記データ・メモリを外部データ・メ
   モリに接続し、 他の少なくとも２つの前記入出力ポートが、前記インタフェース・プロセッサ
   の指示の下で、前記インタフェース装置を通過するデータを外部ネットワークと
   交換し、 前記制御点プロセッサが前記インタフェース装置と協働して、前記インタフェ
   ース・プロセッサにより実行される命令を前記命令メモリにロードし、前記命令
   が実行されて、前記入出力ポート間でのデータの交換、及び前記データ・メモリ
   を介するデータの流れを指示し、 前記インタフェース装置が２つの高速相互接続ポートを有し、前記高速相互接
   続ポートの各々が、 Ｎビット並列データとして表されるデータ・ストリームを、各々がｎビット（
   但しｎはＮの分数）を有する複数の部分に構文解析する論理回路と、 前記論理回路と通信して、前記データ・ストリームの各解析部分を直列化する
   シリアライザと、 前記シリアライザと通信して、データ・ストリームを転送する、各々が前記デ
   ータ・ストリームの前記解析部分の各々に関連付けられる、前記解析部分の数に
   等しい複数のチャネルと、 前記チャネルと通信し、該チャネルを介して転送される直列データ・ストリー
   ムを受信し、前記データ・ストリームをＮビット並列データとして復元するデシ
   リアライザと を含む装置。
8. 【請求項８】 前記高速相互接続ポートの各々がお互いに接続され、前記インタフェース装置
   を通じるデータ・フローが、１つの前記インタフェース・プロセッサから、前記
   相互接続ポートを介して、別の前記インタフェース・プロセッサに至る、請求項
   ７記載の装置。
9. 【請求項９】 識別可能なアドレスから装置に送られて来るデータを、前記装置から識別アド
   レスに転送するように指示する自己ルーティング・スイッチング・ファブリック
   装置を含み、前記高速相互接続ポートの各々が前記スイッチング・ファブリック
   装置に接続され、前記装置を通過するデータ・フローが、１つの前記インタフェ
   ース・プロセッサから、前記スイッチング・ファブリック装置にインバウンド方
   向に送られ、前記スイッチング・ファブリック装置から、別の前記インタフェー
   ス・プロセッサを通じてアウトバウンド報告に送られる、請求項８記載の装置。
10. 【請求項１０】 Ｎ個（Ｎ＞１）のプロセッサを含むプロセッサ・コンプレックスと、 複数の入出力ポートと、 前記入力ポートから受信されるイングレス・データを処理する少なくとも１つ
    のアップサイド・メディア・アクセス制御（ＭＡＣ）モジュールと、 アップパス内に配置され、前記プロセッサ・コンプレックス及びアップサイド
    ＭＡＣに動作的に接続されるアップサイド・エンキュー／デキュー・スケジュー
    ラと、 ダウンパス内に配置され、前記出力ポートに接続されて、イーグレス・データ
    を処理し、処理された前記データを前記出力ポートに転送する少なくとも１つの
    ダウンサイドＭＡＣと、 前記ダウンパス内に配置され、前記プロセッサ・コンプレックス及びダウンサ
    イドＭＡＣに動作的に接続されるダウンサイド・エンキュー／デキュー・スケジ
    ューラと、 前記アップサイド・エンキュー／デキュー・スケジューラ及びダウンサイド・
    エンキュー／デキュー・スケジューラに動作的に接続されるコネクタ・システム
    と を含み、単一のネットワーク・プロセッサまたはＭ個（Ｍ≧２）のネットワー
    ク・プロセッサ内の前記入出力ポートが動作的に相互接続され、データが前記単
    一のネットワーク・プロセッサまたはＭ個のネットワーク・プロセッサ内の前記
    入出力ポート間で交換される、スケーラブル・ネットワーク・プロセッサ。
11. 【請求項１１】 前記コネクタ・システムが、 並列入力及び直列出力を有し、アップサイドで接続される第１の変換モジュー
    ル及び第２の変換モジュールと、 直列入力及び並列出力を有し、ダウンサイドで接続される第３の変換モジュー
    ル及び第４の変換モジュールと を含む、請求項１０記載のスケーラブル・ネットワーク・プロセッサ。
12. 【請求項１２】 単一ネットワーク・プロセッサの入出力ポートが結合されるとき、前記第１ま
    たは第２の変換モジュールの前記直列出力の少なくとも１つを、前記第３または
    第４の変換モジュールの前記直列入力の少なくとも１つに相互接続する伝送回線
    を含む、請求項１１記載のスケーラブル・ネットワーク・プロセッサ。
13. 【請求項１３】 アップデータ・パス及びダウンデータ・パスを有する第１のネットワーク・プ
    ロセッサと、 アップデータ・パス及びダウンデータ・パスを有する第２のネットワーク・プ
    ロセッサと、 前記第１のネットワーク・プロセッサ及び第２のネットワーク・プロセッサの
    アップパス内に装填される直列出力を有する第１及び第２のモジュールと、前記
    第１のネットワーク・プロセッサ及び第２のネットワーク・プロセッサのダウン
    パス内に装填される直列入力を有する第３及び第４のモジュールとを含み、前記
    第１のネットワーク・プロセッサと前記第２のネットワーク・プロセッサとを相
    互接続するコネクタ・システムと、 アップサイドの前記モジュールの１つの前記直列出力を、前記第１のネットワ
    ーク・プロセッサのダウンサイドの前記モジュールの１つの前記直列入力に接続
    する第１の導体と、 アップサイドの前記モジュールの１つの前記直列出力を、前記第２のネットワ
    ーク・プロセッサのダウンサイドの前記モジュールの１つの前記直列入力に接続
    する第２の導体と、 前記第１のモジュールのアップサイドの他のモジュールの前記直列出力を、前
    記第２のモジュールのダウンサイドの他のモジュールの前記直列入力に接続する
    第３の導体と を含む装置。
14. 【請求項１４】 前記第２のネットワーク・プロセッサのアップサイドの前記モジュールの他の
    直列出力を、前記第１のネットワーク・プロセッサのダウンサイドの前記モジュ
    ールの前記直列出力に接続する第４の導体を含む、請求項１３記載の装置。
15. 【請求項１５】 インタフェース装置の入力ポートを通じて、インバウンド・データ・フローを
    受信するステップと、 前記インタフェース装置に組み込まれる複数のインタフェース・プロセッサを
    通じて、前記インバウンド・データ・フローを伝達するステップと、 前記インバウンド・データ・フローを、スイッチング・ファブリック装置によ
    り指定変更される第１の部分と、前記スイッチング・ファブリック装置から離れ
    て一時的に記憶される第２の部分とに分割するステップと、 前記第１の部分を前記スイッチング・ファブリック装置に、前記第２の部分を
    メモリ素子に転送するステップと、 前記第１の部分を前記インタフェース装置において、前記スイッチング・ファ
    ブリック装置からのアウトバウンド・データ・フローとして受信するステップと
    、 前記第１及び第２の部分を再結合するステップと、 再結合されたデータ・フローを、前記インタフェース・プロセッサによる命令
    の実行に従い、出力ポートを通じて転送するステップと を含む方法。
16. 【請求項１６】 前記データ・フローを複数のインタフェース・プロセッサを通じて伝送するス
    テップが、 前記データ・フローを複数部分に構文解析するステップと、 構文解析された前記部分を並列処理するために、前記部分を前記複数のインタ
    フェース・プロセッサの間で分配するステップと を含む、請求項１５記載の方法。