KR920004917B1

KR920004917B1 - 자기 경로 지정 스위칭 회로망

Info

Publication number: KR920004917B1
Application number: KR1019840001607A
Authority: KR
Inventors: 후앙 앨런; 캐롤 나우어 스코트
Original assignee: 웨스턴 일렉트릭 캄파니 인코포레이티드; 오레그 이. 엘버
Priority date: 1983-03-28
Filing date: 1984-03-28
Publication date: 1992-06-22
Also published as: JPS60500934A; JPH0681154B2; EP0138952A1; IT1173756B; ES8605348A1; DE3484260D1; KR840008235A; US4516238A; EP0138952A4; ES531025A0; IT8420234A0; CA1207418A; EP0138952B1; WO1984004015A1

Abstract

내용 없음.

Description

자기 경로 지정 스위칭 회로망

제 1 도는 본 발명의 원리를 설명하는 스위칭 회로망의 블록선도.

제 2 도는 집신기(10)의 수행을 도시.

제 3 도는 제 2 도의 집신기에서 경로지정 회로망(13)의 도시적 실시예를 도시.

제 4 도는 스위칭 소자(130)의 수행을 도시.

제 5 도는 분류회로망(20)의 한 종래 실시예의 구조를 도시.

제 6 도는 회로망(20)내의 분류소자(21)의 실현을 도시.

제 7 도는 입력의 특정 셋트에 관한 제 5 도의 분류회로망에서 실형된 분류를 도시.

제 8 도는 트랩(trap)회로망의 블록선도를 도시.

제 9 도는 제 8 도의 트랩회로망내의 소자(311)의 실현을 도시.

제 10 도는 익스펜더(40)를 수행하는 블록선도를 도시.

제 11 도는 제 10 도에서 도시된 익스펜더의 스위치소자(420)의 실현을 도시.

제 12 도는 익스펜더(40)의 제 2 실현에 대한 블록선도를 도시.

제 13 도는 익스펜더(40)의 제 3 실현에 대한 블록선도를 도시.

제 14 도는 스위치 소자(440)의 한 수행을 도시.

제 15 도는 제어블록(50)을 도시.

* 도면의 주요부분에 대한 부호의 설명

10 : 집신기 11 : 가산기 회로망

20 : 자기 경로 지정 분류회로망 30 : 트랩 회로망

40 : 자기경로지정 익스펜더 41 : 감산기 회로망

50 : 제어블록 135 : 선택기

본 발명은 특정한 수로 지정된 다수의 출력포트를 갖는 스위칭 회로망에 관한 것으로, 상기 스위칭 회로망은 동시에 인가된 입력신호에 응답하여 각각의 입력신호는 지정된 수중 하나를 포함하여 각 입력신호를 전환시키는 출력포트중 특정한 포트를 지정한다.

대부분의 스위칭 회로망은 물리적인 스위칭 소자를 포함하는데 이 스위칭 소자는 링크(link)로 결합되어 회로망의 입력단자와 회로망의 출력단자의 상호연결을 수행한다. 어느 특정한 입력단자와 어느 특정한 출력 단자를 연결하는 스위칭 회로망은 완전 억세스(access)스위칭 회로망이라고 명명된다. 입력단자와 출력단자 사이에서 이미 현존하는 연결과는 무관하게 요구된 연결을 하는 완전 억세스 회로망은 비블록킹(blacking)이라고 명명된다.

비 블록킹인 잘 알려진 완전 억세스 회로망중 하나인 스위칭 회로망은 완전한 N×N인 일단 크로바(Crossbar)이며, 여기서 각각의 N입력은 물리적인 스위칭 소자를 통해서 각각의 N출력에 연결될 수 있고, 크로스 포인트(Crosspoint)라고 명명된다. 이러한 크로스바스위치에는 -N²개의 크로스포인트가 있다. 물리적인 크로스포인트는 비교적 비용이 비싸기 때문에, N²크로스포인트보다 적은 수의 N²크로스포인트를 사용하는 위상수학에 대한 상당한 연구가 행해져서 이미 바람직한 스위칭 동작을 얻고 있다. 그러나, 변함없이 이들 위상 수학에서는 더 많은 단일 스위칭 단을 필요로 한다.

브이. 베네스씨는 1965년 뉴욕에서 발행된 학술발행물에서 "회로망과 전화교환을 연결하는 수학적 이론" 이란 제목으로 브이. 베네스씨의 저술에서 새로운 다단 스위칭 회로망에 대해서 기술하였다. 스위칭 회로망을 더 작은 스위칭 회로망내에서 연속적으로 분해시킴으로써 얻어진 베네스 회로망은 2×2인 스위치 소자로 상호 연결된 다단 회로망이다. 입력 A 및 B 와 출력 C 및 D를 가진 스위칭 소자는 두 개 상태 중 한 상태를 취한다. 즉, 입력 A 및 B가 출력 C 및 D에 각각 연결(A→D 및 B→C)되는 경우에는 "통과"상태를 취하고, 입력 A 및 B가 출력 D 및 C에 각각 연결 (A→C 및 B→D)되는 경우에는 "크로스"상태를 취한다. 베네스 리드에 따르면, 다른 연구원들이 N×N스위칭 회로망을 여러 가지로 분해해서 회로망 자체의 장점 및 단점을 가지는 또 다른 다단 회로망 위상수학을 만들어왔다.

초반기 다단 스위칭 회로망의 대부분은 전기 통신 스위칭과 함께 사용되어 왔다. 최근에, 이러한 회로망은 스위칭 회로망과 병렬 처리용 장치인 처리용 구성부분장치의 부품과 같은 다량 데이타 처리용 적용에 내장되어 있다. 이러한 데이타 처리용적용에서 대부분의 스위칭 회로망은 적용하는데 제한이 뒤따르고, 샤플링(shuffling)이나 분류와 같은 매우 특별한 작용을 한다. 분류는 단지 순서화되지 않은 일련의 숫자를 재배열하여 순서화된 일련의 숫자로 만드는 처리과정이다.

컴퓨터 시스템에서 동시에 동작하는 입 출력 동작의 속도를 증진시키고 최소한의 크로스 포인트를 사용하기 위하여 케이. 이. 배쳐씨에 의해서 유용한 디지탈 븐류호로망이 고안되었다. 배쳐씨는 1968년 스프링 죠인트 컴퓨터 컨퍼런스 프로시딩즈 페이지 307-314(또한, 미합중국 특허 제 3, 428, 946호)에서 "분류 회로망 및 그 적용"이란 제목으로 기사화된 출판물에서 배쳐씨가 고안한 다단 회로망을 기술하였다. 기본적으로, 배쳐씨가 고안한 회로망은 베네스 회로망의 스위칭 소자와 같은 상호연결된 2×2분류 소자를 구비하는데, 이 분류 소자는, "통과"나 또는 "크로스"상태를 취한다. 배쳐씨의 분류소자는 베네스 소자와는 다른점이 있는데 다른점은 분류소자의 입력 A에서 디지탈 신호의 소정된 부분이 입력 B에서 디지탈 신호의 상응하는 부분보다 크거나 적거나에 따라서 분류 소자내에서 취해지는 상태의 판단을 한다는 것이다. 분류소자의 이러한 특성 때문에 배쳐회로망의 자기 경로 지정이 이루어진다.

배쳐 자기 경로지정 분류 회로망은 완전한 억세스 스위칭 회로망으로서 사용될 수 있다고 배쳐씨에 의해서 지적되었는데 그 이유는 입력이 특정한 출력과의 연결을 실제로 지정하기 때문이다. 배쳐씨에 의하면 특정한 연결은 입력 신호의 일부분으로 순서있게 출력선을 숫자화하고 입력에서 바람직한 출력 어드레스를 나타냄으로써 이루어진다. 분류회로망은 어드레스를 분류하고, 그 처리에 의해 각 입력선에서 바람직한 출력선까지를 연결한다.

병렬 경로지정 회로망에 대한 비슷한 작용으로는. 디.에이취.러리씨는 1975년 12월에 책 C-24 제 12 호의 페이지 1145-1155의 컴퓨터에 대한 회보에서 배열 프로세서에서 데이타의 억세스 및 정렬"이란 제목으로 기사화된 논문에서 신호의 분류된 배열을 전전화시키는 회로망을 기술하였다(디.에이취.러리씨에 의해 오메가(omega)회로망이라고 명명된). 회로망은 베쳐소자와 비슷한 "통과"나 "크로스"스위치 소자를 사용하고, 스위칭 소자의 단이나 열 사이의 상호 연결은 완전 샤플을 형성한다. "샤플"은 카드의 샤플링과 유사한 샤플링에서부터 얻어지는데, 여기서 덱(deck)은 윗쪽 절반과 밑쪽 절반으로 분리되고 완전한 덱을 다시 만들기 위해 절반으로 분리된 두 개 덱의 카드를 끼워 넣는다. 수식어인 "완전한"이란 순서있게 각각의 덱에서 하나의 카드를 조리있게 집어냄으로써 인터리빙(interleaving)이 이루어진다는 사실을 나타낸다.

러리씨에 의해 기술된 오메가 회로망은 신호를 수신처 어드레스의 승순으로 간단히 분류하는 것 보다는 신호에 의해서 지시된 특정한 수신처의 신호를 전환시키는 배쳐 외로망과는 다르다 즉 오메가 회로망은 비록 회로망내의 각 소자가 지시된 경로지정 동작을 수행한다 하더라도 사실상 분류 회로망은 아니다.

데이타 처리용 계에서 디지탈 통신 회로망의 사용으로 상술된 연구에 일치하여, 디지탈 회로망의 사용이 통신계에서 증가되고 있다. 이러한 통신 회로망은 광대역 전송매체와, 효율적인 통신기술과, 효율적인 스위칭 회로망을 필요로 한다.

상당히 유망한 디지탈 통신 기술에서는 피킷(packet)스위칭을 사용한다. 패킷스위칭 환경에서, 정보는 디지탈 데이타의 작은 패킷으로 처리되고, 전송되고 전환되며 각각의 패킷은 특히 수신처 어드레스를 포함한다. 패킷스위칭이 가지고 있는 역량 전부를 사용하기 위해서, 이러한 통신 시스템에서의 스위칭 회로망은 매우 빨라야 하고 또한 적합하게는 자기경로 지정을 해야만 한다.

패킷 스위칭을 사용하는 디지탈 통신회로망에서 스위칭이 필요하다는 것을 알고, 또는 분류회로망의 속성을 알고 있을 때, 배쳐씨에 의해서 기술된 회로망과 같은 자기경로지정 분류회로망의 사용을 통한 스위칭의 수행은 패킷 스위칭을 적용하는데 특히 접합하다는 것을 알게 되었다. 이러한 적합 때문에 패킷의 신호형식과 자기경로 지정 분류회로망의 신호 형식 요구사이에서 뛰어나게 좋은 일치가 나타난다. 분류회로망은 원래 고속 동작 역량을 가지며, 스위칭 회로망이 패킷의 각 연속 셋트에 대해서 다른 상태를 취해야만 하는 패킷 스위칭 환경에서는 제일로 중요하다. 이와같이, 자기경로 지정 스위칭 회로망이 패킷 스위칭 통신 회로망에 대해서는 실제적으로 매우 필요하게 된다는 것을 알았다.

적합하지 않게, 다른 모든 분류회로망과 같은 배처분류 회로망은 완전 억세스 스위칭 회로망으로서 사용되지 못한다는 심각한 문제를 지니고 있다. 특히, 배쳐회로망은 비활성 출력 포트(즉, 원하지 않는 수신처)가 있을때는 적절하게 전환되지 않는다. 분류 회로망은 다지 입력 신호의 순서를 재배열하여 다른 신호의 상태에 대한 신호상태만을 처리하기 때문에, 배쳐 회로망이 적절히 전환되는 시간은 단지 모든 출력 포트가 하나의 수신처이고 하나의 입력신호일때이다.

비록 특별한 연결을 행한다고 하더라도, 오메가 회로망은 제한된 교환장치에 대한 자기경로 지정 및 비블록킹이다. 입력이 상향순서로 분류될때(출력이 상향순서로 분류된다고 가정). 오메가 회로망은 자기경로지정 및 비블록킹이고, 스위칭소자에 의해 사용된 연산방식은 특정수신처 어드레스를 요구하므로 미정 수신처가 있을때는 문제가 생겨난다. 같은 이유와 상호 연결 위상 수학 때문에, 오메가 회로망은 또한 특정 수신처가 하나의 입력신호보다 많은 것을 요구할때도 문제가 생긴다.

이러한 문제점들은 본 발명의 스위칭 회로망에 의해서 해결될 수 있고, 본 발명은 스위칭 회로망은 인가된 입력 신호를 포함된 수의 수신처에서 규정된 순서로 분류하고, 분류에 의해 분류된 신호셋트를 형성하는 인가된 입력신호에 응답하는 분류회로망과, 분류된 신호셋트의 각 신호를 각 신호에 포함된 수의 수신처에 의해서 지정된 출력포트 중 특정한 출력포트로 경로지정을 하는 분류된 신호셋트에 응답하는 익스펜더 회로망을 구비한다.

완전 억세스 스위칭 회로망을 만들기 위해 분류회로망을 이용하는데 있어서 나타나는 상기의 문제점들을 극복하기 위해서, 원하지 않는 수신처와 하나의 신호 이상을 요구하는 수신처를 적당히 설명하고, 분류회로망의 출력에서 신호의 상대 순서화를 바람직한 신호수신처의 절대위치로 변환하는 것이 필요하다. 본 발명의 원리에 따라, 이러한 "설명"은 다수의 단계를 거쳐서 얻어진다. 특정한 수신처를 찾아내는 하나 이상의 신호의 상황은 수신처에 의해 신호를 순서화하는 분류회로망과 특정한 수신처를 찾아내는 신호중에서 하나만을 제외한 전부를 제거시키는 트랩(trap)회로망으로 교정된다. 원하지 않은 수신처의 상황은 입력신호 각각의 바람직한 절대위치(즉, 신호의 바람직한 수신처) 및 신호의 중간위치를 동시에 설명하는 자기지정경로 익스펜더로 교정된다. 익스펜더는 그 입력신호의 각각에 대해 요구된 이동을 계산하고, 계산에 따라서 그 입력신호를 동시에 내보낸다.

익스펜더의 교체실시예에서 오메가 회로망은 원하지 않은 수신처를 조정하도록 변형되어서 트랩 회로망의 출력에서 부터 신호의 적당한 수신처까지 신호를 전환시키는데 사용된다.

모든 출력포트 전부가 항상 활성되지 않는다는 것은 모든 입력포트전부가 항상 활성되지 않는다는 것을 필연적으로 의미한다. 사실상, 다수의 스위칭 적용에서 입력 포트 모두는 실제적으로 대부분 비워진다. 상술된 바와 같은 본 발명의 원리에 따라 배치된 실시예에서는 이러한 포트의 입력신호가 예를들어 취대 수신처 어드레스를 가지는 소정된 출력포트에 연결됨으로써 비활성 입력포트를 조정할 수 있다. 그러나, 동시에 많은 입력 포트가 비활성인 실시예에서, 본 발명은 입력신호 입력신호와 분류회로망사이에 위치된 자기경로지정 집신기 회로망으로 더욱 비용이 경제적이다. 집신기는 활성포트의 신호를 하나로 모은다. 집신기 회로망은 자기 경로지정 분류회로망의 필요한 크기를 줄여서, 회로망을 통한 신호흐름의 지연 및 전체적인 비용을 감소시킨다.

제 1 도는 본 발명의 원리를 설명하는 스위칭 회로망에 대한 블록선도를 나타낸다. 흐르는 신호를 설계하면, 제 1 도의 시스템은 집신기(10)와, 자기경로 지정 분류회로망(20)과, 같은 출력을 찾아내는 다수의 신호가 없을때는 필요하지 않는 트랩 회로망(30)과, 자기경로 지정 익스펜더(40)와 제어블록(50)을 구비한다.

본 발명의 원리를 설명하기 위해 의하에서 기술될 제 1 도에서 스위칭 회로망은 실시예는 헤더(header)계 및 데이타 계를 포함하는 신호 패킷으로 구성된 데이타열을 동작하는 데 적합하다. 헤더계는 활성비트(패킷이 유효신호 "0"이나 무효신호 "1"인지를 지시)와 수신처 어드레스 부계 및 가능하면 다른 부계를 구비하는 어드레스계를 포함하는데, 최상위비트는 부계의 제 1 비트위치에서 존재한다. 물론, 이러한 형식의 변화는 본 발명의 원리를 벗어나지않으면, 가능하다.

비활성 비트에서 1로 표시된 비활성은 다른 모드 비트위치에서 일정 또는 모든 신호 패턴을 허용한다는 것을 지적할 수 있다. 이것은 비활성 입력을 고 상태에 간단히 연결함으로써 발생되는 모든 1을 포함한다. 그러므로, 비록 비활성선이 실제 신호 패킷을 옮기지 않더라도 간략화하기 위해서는 본 명세서는 "비활성 패킷"을 참조한다.

들어오는 신호는 입력선(1000)을 따라 제 1 도의 스위칭 회로망에 인가되어서 신호는 비활성 패킷이 집신기(10)의 출력선(1100)에서 서로 인접하여 나타나도록 경로지정되는 경우에 집신기(10)에 인가된다. 활성 패킷이 패킷의 수신처 어드레스에 근거를 두어 분류되는 경우에는, 선(1100)상의 신호는 분류회로망(20)에 인가된다. 트랩 회로망(30)은 분류회로망(20)(선(1200))의 출력에서 하나이상의 신호패킷이 특정한 수신처에 연결되는 실예를 검출하고 이러한 신호 패킷중 하나만을 제외한 전부를 해제한다. 익스펜더(40)는 동시에 트랩회로망(30)(선(1300))이나 분류회로망의 출력신호를 동작시킨다. 신호가 중개 어드레스로 도달되는 입력선을 관찰하면, 익스펜더(40)는 중개 어드레스와 패킷을 찾아내는 최종 수신처를 비교하여, 비교에 근거를 두어, 패킷을 출력선(1400)에서 적당한 수신처로 경로지정한다. 다른 수행에서 익스팬더(40)는 간단히 수신처 어드레스를 검사하여 경로 지정을 정한다. 블록(50)은 집신기(10), 분류회로망(20), 트랩회로망(30), 익스팬더(40)에다 필요한 제어신호를 제공한다.

최초에 유리는 제 1 도의 시스템이 집신기(10)없이도 완전히 기능을 가진다는 것을 지적하려고 한다. 그러나, 회로망의 다수기기는 많지만 동시에 사용할 수 있는 활성 기기는 적은 경우에, 집신기 없는 제 1 도의 시스템은 비교적 비효율적이다. 비효율성은 다수의 기기에 알맞도록, 분류회로망(20)은 다수의 입력선(1100) 및 수반회로를 가지며, 회로망중 대부분은 활성적으로 이용되지 않는다는 것에서 증명된다. 비록 회로망(20)이 모듈증가로 전도되는 방식으로 경제적으로 구성될 수 있더라도, 분류회로망내의 경로지정 소자의 다수행과 행마다 다수의 경로지정소자(제 5 도와 함께 더욱 상세히 기술됨)는 입력(1100)으로 증가되어서, 비용도 증가된다.

소수의 기기만이 동시에 활성되는 경우에는 전화 통신에서 대단히 상용되기 때문에 우리는 집신기(10)를 자주 사용한 것을 예기하고 있다.

제 2 도는 이 특허원고 같은 날짜로 출원된 "자기경로지정 스티어링 회로망"이란 제목으로 기사화된 계류중인 캐나다 특허원에서 기술되어 있는 바와 같은 집신기(10)의 개략선도를 도신한다.

기능면에서, 집신기(10)는 입력선(1000)이 활성(즉 활성 패킷을 운반)되는 것을 결정하고, 이러한 결정에 근거를 두어, 좌측(제 2 도에서)으로 활성 패킷을 지정하여 모든 활성 패킷이 집신기의 출력선(1100)에서 서로서로 인접하도록 한다. 이러한 것은 입력선(1000)에 응답하는 가산기 회로망(11) 및 지연회로망(12)과, 회로망(11 및 12)에 응답하는 경로지정 회로망(13)을 구비하는 집신기(10)에서 실현된다.

소자(10)의 활성 출력선(1100)은 항상 좌측(제 3 도에서)상에 있고 비활성 출력선(1100)은 항상 우측상에 있으므로 미리 선택된 다수의 최우측선(1100)은 무시되고, 분류회로망(20)이 집신작용을 하도록 한다.

집신기(10)의 한 실시예에서, 가산기 회로망(11)은 플립플롭의 배열과 가산기 회로의 연속배열을 구비하며 가산기 회로의 연속배열은 집신기의 각 입력선에 대해서 입력선 좌측의 다수의 "0"활성비트(활성 패킷)와 입력선상의 패킷에 필요한 스티어링을 동시에 계산한다. 합 "0"활성비트는 입력선의 활성비트의 반전과 입력선에 대하여 좌측에서 계산된 합을 합함(직렬 연산방식으로)으로써 각 입력선에 대하여 계산된다. 각 입력선(1000)과 연관된 각각의 가산기 회로망 출력선(116)상에 2진 이동 제어신호(먼저 최하위 비트)가 나타난다.

지연회로망(12)은 각 입력선(1000)에 대한 이동 레지스터를 구비한다. 지연회로망은 필요한 이동제어신호를 계산하는 가산기 소자에 의해서 초래된 지연과 동등한 양만큼 입력신호를 지연시킨다.

경로지정 회로망(13)은 다수의 방식으로 이루어진다. 러리씨에 의해 기술된 오메가 회로망과 비슷하고 제 2 도에서 도시된 한 방식은 샤플(shuffle)패턴으로 상호연결된 스위칭 소자(130)의 행을 구비한다. 제 3 도에서는 16개짜리 입력 회로망에 대한 상호연결 패턴을 도시한다. 물론, 다수의 입력은 필요한 만큼 많지만, 이러한 수는 오메가회로망이 적당히 작용하도록 2개의 전력이 되어야 한다. 제 3 도에서는 또한 각 스위칭 소자(130)에 대한 두 개 입력 및 두 개 출력을 도시하지만, 실제로는, 각각 도시된 입력 및 출력은 두 개선을 나타내는데 즉 신호선의 신호는 지연회로망(12)의 선(115)에서 발생되며, 제어선의 이동제어신호는 가산기 회로망(11)의 선(116)에서 발생된다. 소자(130)의 상호연결은 매우 규칙적이다. 행에서 소자(130)의 각 입력 또는 출력 각 행에서의 상태로 지정한다. 각각의 상태는 2진수를 가진다(예를들어, 행에서 최좌측 입력이나 출력은 0000으로 지정되며 제 3 도의 행에서 최우측 입력이나 출력은 1111로 지정된다). 한 행에서의 상태S₁S₂S₃S₄에서 소자(130)의 출력은 그 다음에서의 상태 S₄S₁S₂S₃에서 소자(130)의 입력과 연결된다. 예를들어, 출력 0110은 입력 0011에 연결되며, 출력1011은 입력 1101에 연결된다, 등등

입력 A 및 B 와 출력 C 및 D를 가지고 도시된 제 3 도의 회로망에서 각각의 스위칭 소자(130)은 "통과"상태나 "크로스(cross)"상태를 취한다. 각 스위치 소자(130)가 취하는 상태는 활성비트와 스위치로 들어가는 신호의 제어신호로 정해진 특정한 어드레스로 비트에 의해서 좌우된다. 특히, 제 1 단( 제 3 도에서 상단)에서 스위치 소자(130)의 상태는 이동제어신호의 최하위 비트에 의해서 제어되며, 각 연속단에서의 소자(130)는 이동제어신호의 그 다음 더 높은 비트에 의해서 제어된다. 이하의 진리표는 스위치 소자(130)가 그것의 입력 상태에 응답하여 취하는 상태를 나타내고, 이러한 진리표를 이용하는 회로설계는 제 4 도에서 도시된다.

[진리표]

*d는 "돈 캐어(dont care)"를 상징하며 제 4 도의 설계는 통과상태나 크로스상태 중 하나이다.

제 4 도에서 도시된 스위치 소자(130)는 세가지 기능을 수행한다. 즉 각 데이타 입력의 활성 비트 및 각 제어 입력의 적당한 제어비트를 검출하고, "통과"나 "크로스"전환을 수행하고, 활성비트에 관련한 이동 제어 워드를 내보낸다. 이동제어 워드의 전진은 각 행에서 필요로 하는 제어비트가 회로망(13)의 행을 통해서 신호를 전파시키는 바와 같은 활성비트와 항상 일치하도록 한다. 이러한 것은 전환 및 제어부단을 간단히 한다.

제 4 도에서는 데이타 및 제어경로를 명백히 도시한다. 즉, 선(121, 123, 114, 및 115)은 리드 A, B, C 및 D의 데이타선이며, 선(122, 124, 132 및 134)은 리드 A,B,C 및 D의 제어선이다.

상기의 진리표의 논리를 실행하기 위해 AND게이트(125)는 직접 선(122)에 연결되고 선(121)에는 반전기(126)을 통해서 연결된다. AND게이트(127)는 선(121)에 직접 연결되고 선(124)에는 반전기(128)를 통해서 연결된다. 게이트(125 및 127)는 스위치(129)에 연결된다. 이러한 신호는 D형 플립플롭(111)에서 포착되어(모듈(150)에서부터 제어신호의 도움으로)선택기(135)에 인가된다. 선택기(135)는 선(121 내지 124)의 신호의 재클럭된 복사에 응답한다. 재클럭킹은 플립플롭(136 내지 139)에서 이루어진다. 선택기(135)는 종래의 쌍대이중극 및 이중 드로우(throw)스위치(예를들어 AND OR게이트로 실현되는)이다. 선택기(135)는 스위치 소자(130)에 대해서 "통과"나 "크로스"상태를 설정하여 선(131 내지 134)에 선택지와 신호를 인가한다. 선(131 및 132)은 스위치의 C출력에 대한 데이타 및 제어신호를 운반하며 선(133 및 134)은 스위치의 D출력에 대한 데이타 및 제어신호를 운반한다. 선(131 및 133)은 선(113 및 115)을 통해 스위치소자(130)를 퇴거시키기 전전에 플립플롭(112 및 113)을 통해서 지연된다. 이러한 것은 적당한 제어비트가 스위치소자(130)의 그 다음 행에서의 활성비트와 일치하도록 데이타에 관련한 제어를 내보낸다.

스티어링 회로망(20)은 수신처의 어드레스에 근거를 두어 패킷을 분류한다. 회로망(20)의 출력에서 각 출력선(1200)에 대한 패킷의 수신처는 한측에 인접한 출력선(1200)에 대한 패킷의 수신처와 동등하거나 더 많고, 그리고 다른 측에 인접한 출력선(1200)에 대한 패킷의 수신처와 동등하거나 더 적다. 제 1 도에서 최좌측선(1200)은 가장 낮은 수신처 어드레스를 가진 패킷을 포함한다.

배쳐씨는 미합중국 특허 제3, 428, 946에서 분류회로망(20)의 허용 가능한 수행에 대해서 기술한다. 다른 실시예도 가능하며, 본 발명의 이해를 증진시키기 위해서, 제5도에서는 매우 간단한 위상수학을 갖는 실시예를 도시한다.

제 5 도에서, 분류회로망(20)은 분류소자(21)의 상호연결된 행을 구비한다. 분류소자(21)의 모든 기수 행은 라운드업(rounded up)된 N/2분류소자(N은 입력선(1100)의 수)를 포함하고, 모든 짝수행은 라운드업된 (N+1)/2분류소자를 포함한다. 소자(21)의 행수는 N-1이다.

각 분류소자(21)는 입력 포트 A 및 B와 출력포트 C 및 D를 갖는다. 포트 A에서 패킷의 수신처 어드레스가 포트 B에서보다 작을 때 "통과"상태는 소자(21)에 의해서 취해진다. 포트 A에서 수신처 어드레스가 포트 B보다 클 때, "크로스"상태는 분류 소자(21)에 의해서 취해진다. 이와 같이, 각 분류소자(21)는 그것의 입력 신호를 분류하여 포트 C에서 신호의 수신처 어드레스가 포트 D에서 신호의 수신처 어드레스보다 항상 작다. 입력의 전체 셋트에 대한 분류는 행의 상호연결 패턴과 조합된 각 행내에서 연속부분분류에 의해서 이루어진다. 이 상호연결 패턴은 각 행의 입력 포트 A 및 B를 그 전행에서 인접 분류소자(21)의 출력 포트 D 및 C에 연결시킨다.

이러한 것은 제 5 도에서 관찰될 수 있고, 어떤 행의 첫 번째와 마지막 분류 소자가 다른 분류 소자의 출력포트에 연결되지 않은 한 입력포트를 가지는 것을 명백하게 지적해준다. 입력수가 짝수일 때, 이러한 상황이 제 1 분류소자(21)의 포트 A와 모든 짝수행에서 마지막 분류소자(21)의 포트 B에서 나타난다. 입력수가 기수일 때, 이러한 상황은 각 행에서 한 소자의 한 포트에 대해서 나타난다. 소자의 이들 빈 A 포트는 최대 어드레스를 가지는 신호로 구비되며, 소자의 빈 B포트는 최대 어드레스를 가지는 신호로 구비된다. 교체적으로, 단지 하나의 입력만을 가지는 분류 소자(21)는 하나의 입력 및 하나의 출력을 갖는 간단한 "통과"구성부분장치(예를들어, 적당한 지연을 제공하는 이동레지스터)로 대치될 수 있다.

제 6 도에서는, 상술된 바와 같이, 입력 포트 A 및 B에서 신호를 비교하여 이들 신호를 비교 결과로 제어된 방식으로 출력 포트 C 및 D로 전송 또는 분류하는 것을 나타낸다. 비교는 소자(211)에서 이루어지며 분류는 예를 들어 AND 및 OR게이트로 실현 가능한 상호 연결된 이중극 및 이중드로우 스위치인 선택기(212)에서 이루어진다. 분류된 신호는 플립플롭(213 및 214)에서 재 클럭되어 출력포트 C 및 D에서 각각 인가된다.

소자(211)내에서의 비교처리는 먼저 최상위 비트인 들어오는 수신처 어드레스 비트쌍을 처리한다. 일단 "1"-"0"쌍이 조우되면, "1"을 가진 어드레스는 숫적으로 더 크기 때문에 비교처라는 중단된다. 세 개의 유효상태가 가능하기 때문에(판단없이, A≥B, A〈B), 소자(211)는 단지 두 개의 플립플립만이 필요하다. AND 게이트(217) 및 반전기(218)의 제어상태하에 있는 플립플롭(215)은 A〉B의 발생상태를 "셋트"하고 AND게이트(219) 및 반전기(220)의 제어상태하에 있는 플립플롭(216)은 플립플롭(215)이 셋트되지 않는다면 A〈B의 발생상태를 "셋트"한다. 클럭 C₂는 헤더의 시작에서 플립플롭(215 및 216)을 리셋트하고 클럭C₃는 수신처 어드레스 부계 동안 인에이블 시킨다.

또한 분류회로망(20)의 동작을 통찰시키기 위해서, 제 7 도에서 분류회로망(20)의 입력신호 모음의 일예를 나타내고 각 단을 통한 분류를 도시한다. 특히, 제 7 도에서는 8,3,5,8,8,1,7 및 4가 되는 입력선(1100)에서의 수신처 어드레스를 도시하고 (비활성 신호 패킷을 운반하는 입력 포트에서 수신처 어드레스가 8인 경우), 1,3,4,5,7,8,8, 및 8에서 분류된 신호를 가지도록 출력선(1200)을 도시한다. 수신처 어드레스 8은 분류회로망앞에 집신기가 없을 때 더욱 자주 나타난다.

트랩 회로망(30)은 공통 수신처를 찾아내는 패킷 존재를 도시하고 패킷중 하나만을 제외한 전부를 비활성 시키거나 제거시킨다. 동시에 하나의 패킷만이 특정한 수신처의 연결을 찾아낼 수 있는 경우에, 트랩 회로망(30)은 제 1 도 시스템의 적당한 동작이 필요치 않다.

트랩 회로망(30)의 블록선도는 제 8 도에서 도시된다. 블록선도는 트랩 회로망에 인가된 신호에 응답하는 어드레스 비교회로망(31)과 회로망(31)에 응답하는 분리 회로망(32)을 포함한다.

들어오는 각 선에 대해서, 회로망(31)은 비교기(311), 지연 레지스터(312) 및 선택기(323)를 포함한다. 비교기(311)는 비교기와 연관된 선(1200)에서 신호의 수신처 어드레스와 비교기와 인접한 좌측의 선(1200)에서 신호의 수신처 어드레스를 비교한다. 지연 레지스터(312)는 비교기(311)에서 지연을 설명하도록 지연을 제공한다. 한 여행에서는, 선택기(313)는 관련된 선의 수신처 어드레스가 좌측 선의 수신처어드레스와 동등할때마다 선택기의 출력으로 연속인 "1"을 전송한다(지연된 신호 대신)다른 이행에서 선택기는 헤데에서 "트랩"플래그를 셋트시켜서 패킷의 반복되는 것을 지시한다.

제 9 도에서는 비교기(311)의 한가지 실현화를 도시한다. 두 개의 입력신호에 응답하는 배타적 OR게이트(314)는 OR게이트(315)에 연결된다. 게이트(315)는 플립플롭(316)에 연결되어 플립플롭의 Q출력은 OR게이트(315)로 궤환된다. 제어로부터 나온 제어신호 C₄는 플립플롭(317)에서 플립플롭(316)의 Q출력을 포획하고 또한 반전기(318)을 통해서 플립플롭(316)을 리셋트시킨다. 플립플롭(317)의 출력은 비교기의 두 개의 입력이 같을때마다 "1"된다.

비교기(311)의 출력은 선택기(313)를 제어한다. 비교기(311)의 출력이 "1"일때면 선택기(313)는 비활성 "1"패킷(입력표시)를 분리회로망(32)으로 전송한다. 비교기(311)의 출력이 "0"일때면 선택기(313)는 선택기와 연관된 지연 레지스터(312)로부터 나온 신호가 분리회로망(32)으로 통과하도록 한다.

분류 회로망(32)은 한측으로 비교기 회로망(31)에 의해 발생된 공백 패킷을 이동시키므로 활성 비트인 "1"의 열에서 초기 "1"을 사용하는 집신기(10)와 매우 비슷한 동작을 한다. 분류 회로망(20)과 같은 회로망은 또한 분리 회로망으로서 사용될 수도 있다. 상술된 교체 이행에서, 트랩 플래그는 집신기(10)와 같은 회로망에서 활성 비트를 대치시킨다.

본 발명의 원리에 따라서, 익스펜더기 연산 트랩 회로망(30)이나 분류 회로망(20) 다음에 사용되어서 패킷의 적당한 수신처에 동시에 패킷의 스위칭을 얻게된다. 이러한 목적을 얻기 위한 다수의 수단이 고안될 수 있고, 이러한 세가지 실현을 다음에서 기술한다.

아마도 이해하기에 가장 간단한 것이 익스팬더(40)인데 이 익스팬더(40)는 각 피킷의 수신처 어드레스와 감산기 회로망(41)내의 패킷의 중 개 어드레스 사이의 차를 계산하고 경로지정 회로망(42)에서 계산된 차에 따라서 패킷을 경로지정한다. 이러한 익스팬더의 블록선도는 제 10 도에서 도시된다. 선(1300)의 신호에 응답하는 감산기 회로망(41)은 패킷의 수신처 어드레스와 패킷은 중개 어드레스 사이의 차를 계산한다. 선(1350)을 통하여 감산기 회로망(41)에 연결된 경로지정 회로망(42)은 패킷에 필요한 경로지정을 수행한다.

감산기 회로망(41)은 감산기 소자(410)의 행과 선택기 소자(411)의 행을 구비한다. 각 감산기 소자(410)는 감산기 소자와 연관된 선(1300)상에 나타나는 패킷의 수신처 어드레스에서 고정입력 포트수를 감산한다. 입력포트수는 행에서 소자(410)의 상태와 같아서, 제 10 도에서의 최좌측 감산기 소자(410)는 0을 감산하고, 우측의 그 다음 소자(410)는 1을 감산한다. 등응. 패킷의 수신처 어드레스가 먼저 최상위비트를 나타내기 때문에, 감산기 소자(410)는 어드레스를 기억하는 제 1 이동 레지스터와, 고정입력 포트수를 감산하는 병렬 감산기와 결과치를 전송하는 제 2 이동 레지스터를 가져서 쉽게 실현된다.

2진수 이동제어 워드인 각각의 감산 결과는 감산기 소자(411)의 도움으로 신호 패킷의 수신처 어드레스 부계에 놓여진다. 이것은 감산기 회로망(41) 및 경로지정 회로망(42)사이의 리드의 수를 감소시킨다. 각 선택기(411)는 감산기(410)(입력리드 A상에 있는)에 응답하고 선택기와 연관된 선(1300)(입력 리드 B상에 있는)에 응답하며, 선택기의 신호는 이동레지스터(413)에 의해서 지연된다. 수신처 어드레스 부계로 나타난 감산기의 배치는 종래의 단일극 및 이중 드로우 스위치로 실현된다.

경로 지정 회로망(42)은 행과 열에서 배열된 경로지정 소자(420)의 배열을 구비한다. 각 경로지정 소자(420)는 A 및 B입력과 C출력을 가진다. 설명을 목적으로, 제 10 도에서는 12열 및 4개행을 도시하였지만, 일반적으로 행의 수는 라운드업된 log₂N과 동등하며, 여기서 N은 입력선(1350)의 수이다.

경로지정 소자(420)의 각 행은 선(1350)상에 패킷의 이동제어워드에서 (수신처 어드레스부계에서) 특정한 비트의 이동 명령을 실행하도록 배열된다. 블로킹을 막기 위해서, 소자(420)의 제 1 행은 이동 제어 워드에서 최상위비트에 의해서 명령된 이동을 실행하도록 배열되고, 소자(420)의 제 2 행은 그 다음 최상위비트에 의해서 명령된 이동을 실행하도록 배열된다, 등등.

경로지정 지정소자(420)의 특정한 상호연결은 각 행에서 경로지정 소자(420)와 선행하는 행에서 경로지정 소자(4200를 연결하는 것을 결정하는 규칙에 따른다. 특히, 행 i 및 j(1부터 차례로)에서 경로지정 소자(420)는 선행행의 열 j-k에서 출력 C에 연결된 A입력과 선행행의 열 j에서 출력 C에 연결된 B입력을 가진다. 지표 K는 2^M-1와 같고 M은 회로망(42)에서 행의 수이다. 상기의 연산 방식으로 정해지지 않는 (예를들어 지표 j가 1≤j≥M범위를 벗어날때)연결에 대한 입력은 "1"입력을 수신한다.

각 소자(420)가 뒤에 나오는 행에서 다른 두 개소자(420)에 연결되는 단일출력을 가지므로, 한 소자(420)를 제어하는 출력 신호는 또한 다른 소자(420)에서 나타난다. 반대로, 경로지정 소자(420)의 각 입력에서 신호는 빈 패킷이나, 경로지정 소자로 선택되는 활성 패킷이나, 경로지정 소자에 의해서 선택되지 않는 활성 패킷이 될 수 있다.

제 11 도에서는 경로지정 소자(420)의 한 실시예를 도시한다.

여기서, 입력 A는 플립플롭(421)에 연결되고 플립플롭(422)에 연결되고, 선택기(425)의 입력(431)에 연결된다. 입력 B는 플립플롭(423 및 424)에 연결되고 선택기(425)의 입력(433)에 연결된다. 플립플롭(422 및 424)의 출력은 선택기(425)의 입력(432 및 434)에 연결된다. 선택기(425)는 이중국 및 이중 드로우 스위치이다. 플립플롭(422 및 424)은 회로망(42)의 모든 단에서 각 소자(420)에 필요한 제어비트가 활성 비트 다음에 즉시 따르도록 선택기(425)와 조합한다. 제어비트 다음에 즉시 나오는 제어비트는 플립플롭(422 및 424)과 선택기(425)에 안기된 제어신호 C₅의 도움과, 입력 A 및 B에서 활성 비트 다음에 나오는 비트를 이동제어 워드에서 삭제시키고, 한 클럭주기에 의한 이동제어 워드에서 나머지 비트(활성 비트에 관한)를 내보내고, 수신처 어드레스 부계의 마지막에서 "0"의 감산으로 삭제된 비트를 보상함으로써 이루어진다. "0"은 전진기간 동안 플립플롭(422 및 424)을 리셋트 함으로써 가산된다. 이동 제어 워드의 현 최상위 비트인 삭제된 비트는 제어신호 C₆의 도움으로 플립플롭(421 및 423)에서 동시에 포착된다. 선택기(425)에 응답하는 단일국 및 이중드로우 스위치인선택기(426)는 플립플롭(423)의 제어 상태하에서 스위치(420)의 경로 지정을 수행한다. 입력 B는 플립플롭(423)에서 포착된 최상위비트가 "0"일 때 선택되며, 입력 A는 입력 B가 선택되지 않고 플립플롭(421)에서 포착된 최상위 비트가 "1"일 때 선택되고, "1"은 입력 A나 입력 B가 둘다 선택되지 않을 때 발생된다. 이러한 논리는 플립플롭(423)의 참 출력에 응답하고 플립플롭(421)의 반전입력에 응답하는 AND게이트(427)와 게이트(427) 및 선택기(426)에 응답하는 OR게이트(428)로 얻어진다. 게이트(428)의 출력신호는 퇴거소자(420)앞의 플립플롭(429)에서 재클럭된다.

익스펜더(40)의 제 2 도시적 실시예는 회로망(41)의 감산 동작과 회로망(42)의 경로지정 동작을 조합한다. 제 12 도에서 도시된 이러한 익스펜더(43)의 상호연결구조는 제 10 도에서 도시된 경로지정 회로망(42)의 구조와 거의 동일하지만, 상호연결된 소자(소자(430)는 비교가능(선행된 실시예에서 감산 기능으로 대치)과 경로 지정기능을 수행한다. 각 소자(430)는 A 및 B입력과 C 및 D출력을 가진다. 입력 A에서 ("0"활성비트)활성신호는 입력 A에서 ("1"활성비트) 비활성 신호가 입력 B를 선택하더라도 입력 A가 선택되도록 한다. 임계값은 선택된 신호와 비교된다. 각 소자(430)는 다른 임계값을 비교하지만 모든 소자는 결과에 동일하게 작용한다. 즉, 만일 수신처 어드레스가 임계와 같거나 또는 크다면, 신호는 출력 D로 (우측으로)경로지정되고, 만약 그렇지 않다면, 출력 C로 (밑으로)전파된다. 신호가 경로지정되지 않는 출력은 "1"의 열을 수신한다. 어떤 행에서 소자(430)의 임계수는 좌측의 소자(430)의 임계수보다 하나 더 많다. 죄좌측 소자(430)(소자(430)의 제 1 열)의 임계수는 마지막 행에서 시작하는 1,2,4,8...., 연속을 형성한다. 소자(430)의 마지막 행 다음에 AND게이트(431)의 행은 각 소자(430)의 C출력과 좌측의 소자의 D출력을 조합한다. 소자(430)의 보충은 종래의 플립플롭 및 소자(420)의 보충과 같다.

디.에이취.러리씨에 의해서 기술된 오메가 샤플 회로망에 기초를 둔 익스팬더(40)의 제 3 도시적인 실시예를 제 13 도에서 도시된 바와 같이 샤플 회로망(44)을 사용한다. 제 13 도의 회로망(13)과 같은 회로망(44)은 2의 전력이 되는 입력선의 수로 샤플패턴으로 상호연결된 스위칭 소자(여기서는, 소자(440))의 행을 구비한다. 회로망(13)이 먼저 최하위 비트에 도달하는 이동제어 신호에 응답하므로, 회로망(44)은 먼저 최상위비트에 도달하는 수신처 어드레스에 응답한다. 이러한 차이 때문에, 회로망(44)은 회로망(13)의 역이고 단지 회로망(13)을 "역"으로 전환시킴으로써 얻어진다. 소자(440)의 행 사이의 상호연결 패턴은 회로망(13)과 함께 정해지지만, 여기서는 한 행에서 상태 S₁S₂S₃S₄를 그 다음 행에서 상태 S₂S₃S₄S₁에 연결함으로써 정해진다. 회로망(44)에서 상행은 수신처 어드레스의 최상위비트에 응답하고 그 다음 행은 차후 어드레스 비트에 응답한다.

스위칭 소자(440)는 만일 수신처 어드레스가 이 어드레스와 연관된 패킷과 분리된다면 스위칭 소자(130)와 동일해질 수 있다. 그러나, 방해받지 않은 패킷을 동작하는 스위칭 소자(440)을 사용하는 것이 더욱 간단하다. 스위치(440)의 한 실시예는 제 14 도에서 도시된다.

제 14 도에서, 플립플롭(441) 및 게이트(442 내지 445)는 상호연결되어 입력 A 및 B에서 나타난 최상위비트와 입력 A의 활성 비트에 응답하는 스위치 제어신호를 발생시킨다. 발생된 신호는 스위치 제어신호를 발생시킨다. 발생된 신호는 "0"이 게이트(445)에 의해서 셋트되기 보다 먼저 제어신호 C7로 클럭되는 플립플롭(446)의 "셋트"입력에서 인가된다. 게이트(443-445)는 적당한 제어비트가 A 및 B 입력에 있을때(즉, 즉시 나오는 활성비트)클럭주기 동안만 인에이블된다. 입력 A신호는 플립플롭(447)에서 재클럭되어 선택기9449)의 입력(461 및 463)에 인가된다. 입력 B신호는 플립플롭(448)에서 재클럭되어 선택기(449)의 입력(462 및 464)에 인가된다. 선택기(449)는 종래의 이중국 및 이중 드로우 스위치이다. 추력(465)은 플립플롭(454) 및 선택기(452)의 제 1 입력에 연결되고, 출력(466)은 플립플롭(451) 및 선택기(453)의 제 1 입력에 연결된다. 플립플롭(454 및 451)은 선택기(452 및 453)의 제 2 입력에 각각 연결되고, 4개의 소자(451-454)모두는 신호 C₈의 제어상태하에 있다. 소자(420)와 함께, 각 플립플롭선택기의 조합은 활성비트 다음에 내는 비트를 삭제시켜 수신처 어드레스 부계의 마지막에서 "0"을 삽입시킨다.

제 1 도의 시스템의 자기경로지정 구조 때문에 제어블록(50)은 매우적은 제어신호를 필요로 한다. 회로망의 각각에 대한 필요한 제어신호는 분리회로에서 발생될수 있고 회로는 새로운 패킷이 시작할 때 그 다음 회로망"반응이 있는" 각 회로망으로 파이프선 방식으로 활성화될 수 있다. 일례로, 제 15 도에서는 집신기(10) 및 익스펜더(40)에 대한 샤플 회로망의 실현으로 제 1 도의 시스템을 제어하는데 적합한 제어블록(50)에 대한 실시예를 도시한다.

제 15 도에서, 발진기(50)는 시스템 클럭을 제공하며, 카운터(520)는 시스템 클럭을 하향계수하여 패킷율을 발생시킨다. 카운터(520)의 출력은 한 클럭 주기 펄스이고 이 클럭 주기 펄스는 한 클럭 주기에 의해 집신기(10)의 입력에서 활성비트 보다 선행한다. 카운터(520)는 소자(530)에 전력을 공급하고, 소자(530)는 집신기(10)의 회로망(11 및 13)에 대한 제어 신호를 발생시킨다. 회로망(11)은 활성 비트보다 선행하는 펄스를 요구하여 가산기를 리셋트시킨다. 이 펄스는 카운터(520)의 신호에 의해서 직접 공급된다. 가산기 회로망(11)에서 지연후에는, 경로지정 회로망(13)은 선(115 및 116)의 신호를 수신하고 스위칭 소가(130)의 각행에 대한 제어신호 C₁( 제 4 도)을 필요로한다. 제어신호 C₁의 셋트는 카운터(520) 및 레지스터(531)에 연결된 탭 이동 레지스터(532)에 응답하는 지연레지스터(531)에서 발생된다.

경로지정 회로망(13)의 출력은 분류 회로망(20)에 인가되어, 분류소자(21)는 제어신호 셋트 C₂및 C₃를 필요로 한다. 신호 C₂는 활성비트와 일치하는 한 클럭 주기펄스이고, 신호 3는 수신처 어드레스 부계의 폭에 걸치는 어드레스 비교 인에이블링 펄스이다. 신호 셋트 C₂및 C₃는 신호셋트 C₂를 발생하는 레지스터(541) 및 지연 레지스터(542), 신호 셋트 C₃를 발생하는 플립플롭(543) 및 레지스터(544)로 제 5 도의 소자(540)내에서 발생된다.

트랩 회로망(30)의 소자(311)는 제어신호 C₄를 필요로 하고 제어신호 C₄는 때때로 수신처 어드레스 부계와는 다르게 플립플롭(316)을 리셋트 한다. 이러한 신호는 플립플롭(545)으로 레지스터(544)의 마지막 출력을 지연함으로써 얻어진다.

익스펜더(40)의 샤플 회로망 실시예에서 회로망(44)은 집신기(10)에 대한 제어신호와 실제로 같은 제어신호를 필요로 한다. 이러한 제어신호용 회로는 이미 소자(10)와 함께 기술되어져 왔으므로 또 다시 기술하지는 않는다.

Claims

특정한 수치로 지정된 다수의 출력 포트를 갖고 있으며, 각 입력 신호가 스위치될 출력 포트중 하나의 특정 출력 포트를 지정하기 위해 하나의 수치 지정을 각각 포함하는 동시에 인가되는 입력 신호에 응답하도록 되어 있는 스위칭 회로망에 있어서, 인가된 입력 신호에 응답하여, 포함된 수치 지정의 규정된 순서로 인가된 입력 신호를 분류함으로써 분류 신호 셋트를 형성하기 위한 분류 회로망(20)과, 분류 신호 셋트에 응답하여 각 신호에 포함된 수치 지정에 의해 지정된 출력 포트중 한 특정 포트에 분류 신호 셋트의 각 신호를 경로 지정하기 위한 익스펜더 회로망(40)을 구비하는 것을 특징으로 하는 자기 경로지정 스위칭 회로망.
제 1 항에 있어서, 분류신호 셋트의 각 신호의 경로지정을 분류신호 셋트내의 각 신호의 위치와 각 신호에 포함된 수치 지정 모두와 관련되어 있는 것을 특징으로 하는 자기경로지정 스위칭 회로망.
제 1 항에 있어서, 분류 회로망(20)은 다수의 입력 포트와 1부터 N까지 지정된 다수의 출력 포트를 갖고 있고, 익스팬더 회로망(40)은 분류 회로망의 출력 포트에 접속되는 1부터 N까지 지정된 다수의 입력 포트와, 1부터 M까지 지정된 출력 포트를 갖고 있으며, 분류 회로망(20)은 동시에 인가되는 입력 신호에 응답하며, 각각의 입력 신호는 각각의 입력 신호가 인가될 익스펜더 회로망의 출력 포트중 특정 출력 포트에 대응하는 M보다 작거나 같은 수신처 어드레스를 포함하고 있으며, 분류 회로망(20)은 수신처 어드레스의 규정된 순서로 입력 신호를 분류한 후에, 최저 수신처의 어드레스를 가진 입력 신호를 수신처 1을 가진 분류회로망 출력포트에 인가하고, 연속으로 더 큰 수치의 수신처 어드레스를 가진 신호를 연속으로 보다 큰 수치로 지정된 출력 포트에 인가하는 것을 특징으로 하는 자기 경로지정 스위칭 회로망.
제 1 항에 있어서, 익스펜더 회로망(40)은 각 신호에 포함된 수치 수신처와 분류 신호 셋트내의 각 신호의 위치 사이의 차에 근거하여 분류 신호 셋트의 각 신호의 경로지정을 수행하기 위한 수단을 구비하고 있는 것을 특징으로 하는 자기 경로지정 스위칭 회로망.
제 1 항에 있어서, 익스펜더 회로망(40)은, 스위칭 소자에 인가되는 신호의 수치 지정에 임계값을 비교하고 그 비교에 근거하여 신호를 경로지정하는 스위칭 소자를 구비하고 있는 것을 특징으로 하는 자기 경로지정 스위칭 회로망.
제 1 항에 있어서, 스위치 회로망은, 분류된 셋트에 응답하여, 분류 신호 셋트내의 하나이상의 신호가 동일한 수치지정을 포함하는 경우의 발생을 검출하고 이와 같은 발생시 분류된 셋트 신호중 한 신호를 제외하고 모두 제거시키는 트랩 회로망(30)을 더 구비하고 있는 것을 특징으로 하는 자기 경로지정 스위치 회로망.
제 1 항에 있어서, 규정된 순서가 상향 순서인 것을 특징으로 하는 자기 경로지정 스위칭 회로망.
제 1 항에 있어서, 규정된 순서가 하향 순서인 것을 특징으로 하는 자기 경로지정 스위칭 회로망.