JPH02113749A - シリアルコンパレータおよびそれを有するエレメントスイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はシリアルコンパレータ、とくにたとえばパケッ
ト交換機のソーティング網を形成するエレメントスイッ
チなどに適用されるシリアルコンパレータに関する。

（従来の技術） 多段スイッチング回路は比較的少ないハードウェア量で
大規模なスイッチ回路を構成することができるため、交
換機のスイッチ網や並列コンピュータの研究分野で多く
の研究がなされてきた。とくに近年ではディジタル通信
技術およびこれらを支えるデバイス技術の進展を背景と
した通信ネットワークのディジタル化による、交換・伝
送・端末を含めたサービスが急速に進んでいる。

ＫＪ＋速・高スループントを要求されるこのようなサー
ビスを実現するパケット交換機のスイッチ方式として、
たとえば特願昭８２’−２８１１５２に記載されたもの
がある。

これには、スイッチングシステムの高速・高スループ・
、ト化を図るため、パケットバッフγに一旦パッファリ
ングしたセルであるパケットを、直接たとえばソーティ
ング網とルーティング網などにより構成される本選網に
入力せず、同一出力ボートを目指すパケットが同時にこ
の本選網に入力されないようにする従来技術が開示され
ている。

すなわちここでは、ソーティング網と廃棄網などにより
構成される予選網を設け、パケットバッファにバンファ
リングしたパケットの予選情報のみの予選パケットをこ
の予選網に送出する。予選網は、予選パケットをシリア
ルに入力すると、入力した同一の出力ボートを目指す予
選パケットのうち１パケツトのみを勝残りとし、他のバ
ケ７）が勝残れなかった旨をパケットを送出したバケッ
トバッファにそれぞれ報告する。この報告に基づいて次
に予選網へ入力する予選パケットが制御され、この処理
を繰返すことにより、バケッ］・バッファから同一出力
ボートを目指すパケットが同時に本選網へ送られないよ
うにしている。これによりパケットバッファからの再送
を解消し、スイ・ンチ網の高速・高スループント化を実
現するとともにリンクの使用効率を高めている。

（発明が解決しようとする課題） しかしながらこのような従来技術は、交換機のスイッチ
網の構成を改善することにより高速化を図ったものであ
り、スイッチ網を形成するスイッチそのものの高速化は
行なわれていない。すなわち、たとえばスイッチ網を形
成するエレメントスイッチなどに使用されるシリアルコ
ンパレータは、比較するそれぞれのセルのヘッダのビッ
ト列をすべて入力してからこのヘッダの大小関係を判断
する。エレメントスイッチはこのコンパレータの゛ｔＩ
！断結果に基づいてスイッチングを行なうため、スイッ
チのスイッチング速度はコンパレータの判定速度と密接
な関係を持っている。しかしながら従来技術で使用され
ているコンパレータは前述したようにセルのヘッダのビ
ット列をすべて入力してからこれらヘッダの大小関係を
判断するため、その高速化が困難であった。またこのコ
ンパレータは、入力したセルヘッダのデータを全ビット
同時に比較するため、レジスタや比較器のハードウェア
量が必然的に多くなるという問題もあった。

未発明はこのような従来技術の欠点を解消し、処理が高
速でハードウェア量の少ないシリアルコンパレータおよ
びそれを有するエレメントスイッチを提供することを目
的とする。

（課題を解決するための手段） 本発明は上述の課題を解決するために、第１の入力端子
および第２の入力端子より第１のビット列および第２の
ビット列をそれぞれ入力し、第１のビット列と第２のピ
ント列の大小判定を行なうシリアルコンパレータは、第
１の入力端子および第２の入力端子より、第Ｊのビット
列および第２のビット列を同期信号に同期して一■−位
ビー／１・から順に１ビツトづつ入力し、入力した第１
のピント列のヒツトと第２のヒツト列のビットとの大小
関係を比較判定し、比較判定を行なったビットに大小関
係があれば、その時点で比較判定結果を出力する また、バケント′９Ｓｔ！！’！機のスイッチ網に適用
されるエレメントスイッチは、上述に記載したシリアル
コンパレータを含み、このシリアルコバレータより出力
される比較゛Ｉ判定果を基にスイッチング制御を行なう
。

（作　用） 本発明によれば、第１の入力端子および第２の入力端子
より、第１のヒツト列および第２のビン］・列を同期信
号に同期して上位ビットから順に１ヒツトづつ入力し、
入力した第１のビット列のヒツトと第２のビット列のビ
ットとの大小関係を比較判定する。そして、比較判定を
行なったビシトに大小関係があれば、その時点で比較判
定結果を出力する。

（実施例） 次に添付図面を参照して本発明によるシリアルコンパレ
ータの実施例を詳細に説明する。

本実施例の説明に先ケっで、その理解を容易にするため
、本実施例のシリアルコンパレータが適用されるニレメ
ントスインチおよびこのエレメントスイッチにより構成
されるソーティング網について筒中に説明する。第５図
にはパケント交換機のスイッチ網を形成するソーティン
グ網１０例が示されている。

ソーティング網１は、スイッチング情報を含むヘンタ１
０２およびデータ＋０４を有するセル１００を、それぞ
れ入力端子ＩＮより並列に入力すると、ヘンタ１０２に
よりスイッチングを行ない出力端子ＯＵＴに出力するス
イッチ網である。すなわち、セルＡ−Ｄのヘング１０２
　（７）大きさがＨａ＜　Ｈｂ＜　Ｈｅ＜　）Ｉｄであ
れば、同図に示すように入力端子ｌＮｌ０〜ｌＮｌ８よ
り入力したセルＤ、Ｂ、ＡおよびＣは、ソティング網１
内でたとえばヘンタ１０２の大小を比較され、出力端子
ＯＵＴ　１０〜ＯＵＴ　１８よりヘッダ１０２の小さい
順、すなわちＡ、Ｂ、ＣおよびＤの順番で出力される。

第６図には第５図に示したソーティング網の構成例が示
されている。ソーティング網１は、第６図に示すように
２入力２出力のニレメントスインチ２が複数個多段接続
され、これにより前述のス・イツチング処理を行なって
いる。エレメントスイッチ２は、２つの入力端子ＩＮよ
りそれぞれ入力したセル１００のへ、夕１０２を比較し
、ヘッダ１０２の示している数値が小さいセル１．００
を「Ｌ」側の出力端子ＯＵＴに、またヘンタ１０２の示
している数値か大きいセル１００をｒ　ＨＪ側の出力端
子ＯＵＴに出力するスイッチである。すなわち第８図に
承すようにニレメントスインチ２は、入力端子ｌＮ２Ｏ
にセルＢを入力端子ｌＮ２２にセルＡをそれぞれ入力し
たとき、セルＡのヘンタＨａとセルＢのへ、夕）１ｂか
Ｈａ＜Ｈｂの関係にあれば、セルＡを「Ｌ」側の出力端
子ＯＵＴ　２０にまたセルＢをｒｌ（」側の出力端子Ｏ
ＵＴ　２２にそれぞれ出力する。

第７図にはエレメントスイッチ２のブロック図が示され
ている。同図に示すようにエレメントスイッチ２は１本
実施例におけるコンパレータ３、切換スイッチ２および
スイッチングを行なうセルのビット列を格納する２つの
レジスタ５を有する。

シリアルコンパレータ３は、信号線３００および３０２
を介しそれぞれ入力端子ｌＮ２Ｏおよび１１１２２に接
続されている。コンパレータ３はまた、クロフク線３１
０にも接続され、これを介し外部より送られてくる同期
クロック３１０に同期して、これら入力端子ＩＮよりセ
ルのヘッダ＋０２を入力する。コンパレータ３は、入力
したセルへツタの大小関係を比較判定し、その判定結果
を出力３３０介し９）換スイッチ４に通知する。

レジスタ５−１　はクロフク線３１０および信号線３０
０に接続され、同期クロック３１０に従って入力端子ｌ
８２０より入力したセル１００を蓄積する。レジスタ５
−２はクロック線３１０および信号線３０２に接続され
、レジスタ５−１　と同様に同期クロック３１０に従っ
て入力端子ｌＮ２２より入力したセル１００を蓄積する
。これらレジスタ５は、蓄積したセル１００を所定のタ
イミングにて切換スイッチ４に送る。

切換スイッチ４はセル１００のスイッチングを１１なう
スイッチ部である。すなわちスイッチ４は、レジスタ５
−１および５−２よりそれぞれ入力したセル＋００をコ
ンパレータ３からの判定結果に基づいて、ヘッダ１０２
の大きいセル１００を出力１として出力端子ＯＵＴ　２
０に、またヘッダ１０２の小さいセル１００を出力２と
して出力端子ＯＵＴ　２２にそれぞれ出力する。

第１図に（オ、本実施例におけるシリアルコンパレータ
３の機能ブロック図が示されている。同図に示すように
シリアルコンパレータ３は、ビット比較器３２、結果表
示器３３およびカウンタ３４を有する。

ビット比較器３２は信号線３００を介し入力端子ｌ１１
３０に、信号１３３０２を介し入力端ｊ’１Ｎ３１に、
またりロック線３００にそれぞれ接続されている。ヒン
ト比較器３２は１　ｌヒフ）の比較機能を有し、比較し
た結果を出力３２０より結果表示器３３に出力する。

すなわちヒント比較器３２は、クロ、り線３１０を介し
送られてくる同期クロック３１０に同期して、入力端子
ｌＮ３０およびｌＮ５ｉよりそれぞれへツタ＋０２を１
ピントづつ入力し、入力した１ビン）の大小関係を比較
判定する。そして比較器３２は、比較したこれらヒフ）
のうちいずれかが大きい場合にはその時点で直ちに判定
結果を結果表示器３３に出力し、また比較した結果これ
らビットが等しければ判定結果を出力せずにヘッダ＋０
２の後続のビットを入力して同様に比較判定処理を行な
う。

カウンタ３４は、クロック線３１０に接続され、これよ
り同期クロック３１０を入力することで一連のセルへツ
タ１０２のビット列を入力したかどうが判断する。カウ
ンタ３４は、同期クロック３１０により一連のセルヘツ
タが入力されたことを確認すると、所定のタイミングに
て入力ビット列の終ｒを出力３４０を介し結果表示器３
３に通知する。

結果表示器３３は、入力端子ｌＮ３０および入力端子Ｉ
Ｎ３１より入力したへツタ＋０２の判定結果を切換スイ
ッチ４に出力する表示器である。すなわち結果表示器３
３は、ビット比Ｖ器３２より大小関係の判定結果を入力
すると、入力端子ｌＮ３０またはｌＮ３１よりそれぞれ
入力したヘッダ１０２の大小関係を切換スイッチ４に出
力する。結果表示器３３はまた、この判定結果を入力せ
ずにヘッダ１０２のピッＩ・夕ＩＩの入力が終了した旨
をカウンタ３４より受けると、これら入力端子より入力
したヘンダか等しいという判定結果を切替スイッチ４に
出力する。

第４図にはシリアルコンパレータ３の動作フローが示さ
れている。また、第２図には入力ビット列がｒｏｏｌｌ
ＪのヘングＨＸおよび入力ピント列がｒｏｌｌｌＪのヘ
ッダＨｙを入力端子ｌＮ３０および入力端子ｌＮ３１よ
りそれぞれ入力したときの動作説明図が示されている。

これら図および第１図を用いて大小関係のあるヘッダ１
０２を入力したときの動作例を説明する。

」　１ ヘッダＨｚおよびヘッダＨＹは同期りａツク３１０に同
期してそれぞれ１ビツトづつ４−位ビットから順に、す
なわち入力ビット列Ｈｚは「０」→「０」→「１」→「
１」の順に、また入力ヒツト列Ｈｙはｒｏｊ→「１」→
ｒｌＪ→「１」の順にコンパレータ３に入力される。ま
ず、ヘッダ）ｌｘおよびｎｙの■に示されているＭＳＢ
である第１番目のビット、すなわち入力端子１８３０よ
り「０」がまた入力端子ｌＮ３１より「０」が同期クロ
ック３１０に同期してシリアルコンパレータ３に入力さ
れる（５００）。

シリアルコンパレータ３がこれらのビットを入力すると
、コンパレータ３のビット比較器３２により入力ビツト
の大小比較の判定が行なわれる（５０２）。

この場合、ヘッダＨｚおよびＨｙそれぞれのビットはと
もに「０」で等しいため（５０４）　、■の後続のビッ
トである■に示されているビットが入力される（５０８
）。■に示されているビットは、この場合にはヘッダＨ
ｚが「０」でヘッダＨＹが「１」であり、これらのビッ
トには大小関係が存在する。このため、前述と同様にビ
ット比較器３２が大小比較を行なうと（５０２）　、比
較器３２はヘッダＨｙが大きい旨の判定出力を結果表示
器３３に出力する（５０４）。

結果表示器３３は、ヘンダＨｙが大きい旨の判定結果を
入力すると、その時点で直ちにヘッダＨｙがヘッダＨｚ
より大きい旨の結果報告を切換スイッチ４に出力する（
５１０）。

第３図には入力ビツト列がともにｒ　０１００Ｊのヘッ
ダＨＸおよびＨＹを入力したときのシリアルコンパレー
タ３の動作説明図が示されている。同図、第１図および
第４図を用いて同じビット列のヘッダを入力したときの
コンパレータ３の動作を説明する。ヘッダＨｚおよびＨ
ｙのビット列はＸＳＢより順にｒＱＪ→「１」→ｒＯＪ
→ｒＯＪの順に同期信号３００に同期してシリアルコン
パレータ３に１ビツトづつ入力される。

ピッ］・比較器３２１す、ヘッダＨｘ５よびＨｙのビッ
ト列を１ピントづつ取り込み大小比較を行なうが、これ
らヘッダのビット列は同じであるため、大小関係の判定
出力を結果表示器３３に行なわない（５０２，５０４）
　、カウンタ３４は、同期クロフク３１０によりビット
比較器３２に入力さ、れたビット数を計数し、これによ
りヘッダＨＫおよびＨｙのＬＳＢが比較器３２に入力さ
れたことを認識する。カウンタ３４は、へ・、ダＨｚお
よびｏｙの１．ＳＢが比較器３２に入力されると、この
ヒツトの比較判定が終ｒする所定のタイミングにて、入
力ビツト列の終了を結果表示器３３に通知する。結果表
示器３３１オ、ビット比較器３２より入力したヘッダの
大小判定を受けずにカウンタ３４より入力ヒツトの終Ｔ
通知を受信すると、ヘングＨｘとヘッダＨＹが等しいと
いう結果を切換スイッチ４に出力する。

このように本実施例によれば、比較するヘッダ１０２の
全ビット列を入力することなく、大小関係を示すビット
を入力した時点でそれらヘッダ＋０２の大小関係を判定
することが可能となる。このため、本実施例によりシリ
アルコンパレータ３をエレメントスイッチに適用すれば
スイッチの動作の高速化を図ることができる。したがっ
てスイッチが多段接続され、しかも実時間性が重要視さ
れるたとえば交換機などに本実施例は有利に適用される
。

（発明の効果） このように本発明によれば、比較するセルのヘッダを上
位桁のビットから順にそれぞれ１ビツトつつ入力し、入
力したビット列をその時点で比較判定する。そして比較
したビット列に大小関係があれば、たとえ−・ツタをす
べて比較判定していなくてもその時点で判定結果を出力
する。これにより入力ビット列の比較を高速に行なうこ
とが可能になるとともに、機能的には１ヒツトの比較判
定機能を備えていればよいため、その構造が簡単となり
、従来技術と比べ少ないハードウェア量で構成すること
が可能となる。

【図面の簡単な説明】

第１図は本発明によるシリアルコンパレータの実施例を
示す機能ブロック図 第２図および第３図は第１図に示したシリアルコンパレ
ータの動作例を説明する動作説明図、第４図は第１図に
示したシリアルコンパレータの動作を説明した動作フロ
ー図 第５図はパケット交換機のソーティング網の動作例を示
した動作説明図、 第６図はソーティング網の構成例を示したブロック図、 第７図は第１図に示した実施例が適用されるエレメント
スイッチの機能プロ１．り図、第８図は第７図に示した
エレメントスイ、ンチの動作を説明する動作説明図であ
る。 支１１ｊ■１１影０基Ｊ ３３６．シリアルコンパレータ ３２０．ビット比較器 ３３６．結果表示器 ３４、、、カウンタ 特許出願人　沖電気工業株式会社 代　理　人　香取　老雄 丸山　隆夫

Claims (1)

1. 【特許請求の範囲】 １、第１の入力端子および第２の入力端子より第１のビ
   ット列および第２のビット列をそれぞれ入力し、第１の
   ビット列と第２のビット列の大小判定を行なうシリアル
   コンパレータにおいて、該コンパレータは、 第１の入力端子および第２の入力端子より、第１のビッ
   ト列および第２のビット列を同期信号に同期して上位ビ
   ットから順に１ビットづつ入力し、 該入力した第１のビット列のビットと第２のビット列の
   ビットとの大小関係を比較判定し、該比較判定を行なっ
   たビットに大小関係があれば、その時点で比較判定結果
   を出力することを特徴とするシリアルコンパレータ。 ２、パケット交換機のスイッチ網に適用されるエレメン
   トスイッチにおいて、該スイッチは、請求項１に記載の
   シリアルコンパレータを含み、該シリアルコンパレータ
   より出力される比較判定結果を基にスイッチング制御を
   行なうことを特徴とするエレメントスイッチ。