JP2557873B2

JP2557873B2 - 自己ル−チング通話路

Info

Publication number: JP2557873B2
Application number: JP5844087A
Authority: JP
Inventors: 重雄漆谷; 功一萩島; 仁今川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1986-11-29
Filing date: 1987-03-13
Publication date: 1996-11-27
Anticipated expiration: 2011-11-27
Also published as: JPS63238739A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数の段と各段を接続する複数のリンクか
ら成り、各段では通信情報に付与された接続情報により
次段へのリンクを決定する自己ルーチング通話路に関す
る。

〔従来の技術〕

第８図は、代表的な自己ルーチング通話路として知ら
れているBanyan Switchである。説明のため簡単な８×
８スイッチとした。このスイッチでは通信情報に、接続
される出回線番号が接続情報としてビット列（a₁,a₂,
a₃）が付与され、第ｉ段では該接続情報のビットa_iに基
づき交換を行ない、全段通過後指定された出回線に達す
る。例えば、第１段のスイッチ111−１ではリンク120−
０から転送されてくる通信情報の接続情報（a₁,a₂,a₃）
のうちa₁が０であればリンク121−０に接続し、１であ
ればリンク121−１に接続する。スイッチ111−２ではa₁
が０であればリンク121−２に接続し、１であればリン
ク121−３に接続する。第１段の他の各スイッチでもa₁
をもとに同じ操作が行われる。第２段では通信情報の接
続情報（a₁,a₂,a₃）のうちa₂をみて、第３段ではa₃をみ
て同じ操作が繰り返され、その結果通信情報は指定され
た出回線に転送される。例えば、リンク120−４から転
送されてきた通信情報の接続情報を（0,1,0）とする
と、スイッチ111−３ではa₁＝０であるからリンク121−
４に接続し、通信情報はスイッチ112−３に転送され、
スイッチ112−３ではa₂＝１であるからリンク122−５に
接続し、通信情報はスイッチ113−２に転送され、スイ
ッチ113−２ではa₃＝０であるからリンク123−２に接続
し、通信情報は指定された出回線に転送される。この通
話路では入回線から出回線へは一つの経路しかなく、か
つ、そのリンクを異る出回線に向う複数の通信情報が通
るためブロックが起こり、トラヒックの集中に対しては
非常にもろい。これを避けるため、段数が増えるほどス
イッチ内部の速度を上げる。あるいはバッファ数を増や
さなくてはならないという問題があった。

上記問題を解決するため、第９図のように、スイッチ
204の前段にソーティング（Sorting）回路201を設けた
構成が提案されている（参考文献:A.Huang and S.Knaue
r,“STARLITE:A Wideband Digital Switch,"AFIPS Con
f.Proc'84、5.3.1−5.3.5）。202はコンパレータ、203
はトラップ（Trap）回路である。ソーティング回路201
では通信情報に付与された接続情報を調べ番号の大きな
順に並び換えを行なうことによりスイッチ部でのブロッ
クの発生を防いでいる。

〔発明が解決しようとする問題点〕

スイッチの前段にソーティング回路を設けた従来構成
では、回線数Ｎに対し、その規模がスイッチ部ではNlog
₂Nのオーダで増えるのに対し、ソーティング部ではＮ
（log₂N）^２のオーダで増えるため大きなＮに対しハー
ド量が膨大となる。また、配線の交絡（クロスオーバ
ー）も多く、LSI化のボトルネックとなっている。又、
同時に同一の出回線に向うものにたいしてはスイッチ内
部で発生するブロックの問題が残り、これを防ぐため同
一出回線に向う情報をチェックするためのコンパレータ
と同一出回線に向う通信情報を迂回させるとトラップ回
路が必要となり、大規模になるほど、コンパレータでは
高速性が求められ、トラップ回路ではその制御が複雑と
なる問題があった。また、ある出回線への一時的なトラ
ヒックの集中に対しては、遅延時間が大きく変動すると
いう問題があった。

本発明の目的は、上記欠点を解決し、ハード量が少な
くノンブロックな自己ルーチング通話路を提供すること
にある。

〔問題点を解決するための手段〕

本発明は、上記の目的を達成するため、Ｎ（＝2^k,k:正の整数）個の入回線とＮ個の出回線を
収容し、特定な入回線から特定な出回線へ通信情報の転
送を行うｍ（正の整数）段の通話段階を備えてなる自己
ルーチング通話路において、（イ）入回線番号と接続先出回線番号の差分の２進表
現ビット列を前記通信情報に付与する手段を、最初の通
話路段の前位に各入回線と対応して設け、（ロ）前記通信情報に付与された前記２進表現ビット
列を削除する手段を、最終の通話路段の後位に各出回線
と対応して設け、（ハ）前記各通話路段は、前記各回線に対応してＮ個
の通信情報蓄積手段を有し、各第ｉ（１≦ｉ≦ｍ）番目の通話路段は、予め通話路
段数ｍに応じて最上位側乃至最下位側からｍ個の部分ビ
ット列S₁,S₂,…,S_mに分割された前記２進表現ビット列
を入力し、部分ビット列S_iが表す値が０であるか否かに
応じて前記通信情報の出回線位置を入回線位置に対して
移動させないかまたは通話路段ｉに応じた量だけ前記蓄
積手段間で移動させ、かつ前記移動量に応じた時間だけ
遅延させて出力するようにしたことを特徴とする。

また、（ハ）′ 前記各通話路段は、前記各回線に対応してＮ
個の通信情報蓄積手段を有し、各第ｉ（１≦ｉ≦ｍ）番目の通話路段は、予め通話路
段数ｍに応じて最上位側乃至最下位側からｍ個の部分ビ
ット列S₁,S₂,…,S_mに分割された前記２進表現ビット列
の１個乃至複数個を入力し、部分ビット列Siのそれぞれ
が表す値が“0"であるか否かに応じて前記通信情報の出
回線位置を入回線位置に対して移動させないかまたは通
話路段ｉに応じた量だけ前記蓄積手段間で移動させ、か
つ前記移動量に応じた時間だけ遅延させて分岐出力する
ようにしたことを特徴とする。

〔作用〕

本発明は、通信情報に付与される接続情報が出回線番
号と入回線番号の差分であり、その差分に応じて各段の
出力位置および出力時点をずらすことで衝突を避けるた
め、接続される出回線番号が同一であっても通話路内で
ブロックが起こらない点、及びハード量が少ない点、1:
N接続が可能な点で従来技術と異なる。以下図面にもと
づき実施例について説明する。

〔実施例〕

第１図に本発明の実施例を示す。図では入出力回線数
がＮ＝2^k、段数がｍ＝k/tとし、900は各段装置、910は
入力リンク、930は出力リンク、920は内部リンク、940
は通信情報に接続情報を付与する装置（以後、接続情報
付与装置という）、950は接続情報を除去する装置（以
後、接続情報除去装置という）。入力リンク910を転送
されてきた通信情報は接続情報付与装置940において入
回線番号と出回線番号の差分が｛（出回線番号−入回線
番号）modN｝により、ビット列（d₁,d₂,…,d_k）として
与えられる。第１段900−１ではd₁からｔビット（d₁,
d₂,…,d_t）を調べ、d₁・2^k-1＋d₂2^k-2＋…＋d_t・2^k-1ク
ロックでd₁・2^k-1＋d₂・2^k-2＋…＋d_t・2^k-1だけ通信情
報の位置の移動を行なって第２段900−２に転送し、第
２段900−２では、ビット列（d_t+1,d_t+2,…,d_2t）を調
べ、d_t+1・2^k-t-1＋d_t+2・2^k-t-2＋…＋d_2t・2^k-2tクロ
ックでd_t+1・2^k-t-1＋d_t+2・2^k-t-2＋…＋d_2t・2^k-2tだ
け通信情報の位置の移動を行なって第３段900−３に転
送し、同様に第ｉ段ではヒット列（d_(i-1)t+1,d
_(i-1)t+2,…,d_it）を調べ、d_(i-1)t+1,2^k-(i-1)t-1＋d
_(i-1)t+2・2^k-(i-1)t-2＋…＋d_it・2^k-itクロックでd
_(i-1)t+1・2^k-(i-1)t-1＋d_(i-1)t+2・2^k-(i-1)t-2＋…
＋d_it・2^k-itだけ通信情報の位置の移動を行なって次段
に転送し、最終の第ｍ（＝k/t）段900−ｍではビット列
d_(m-1)t+1,d_(m-1)t+2,…,d_mt）＝（d_k-t+1,d_k-t+2,…,d
_k）を調べ、d_k-t+1・2^t-1＋d_k-t+2・2^t-2＋…＋d_k・2^o
クロックでd_k-t+1・2^t-1＋d_k-t+2・2^t-2＋…＋d_k・2^oだ
け通過情報の位置の移動を行ない、リンク920−（ｍ＋
１）に通信情報を転送する。全ｍ段を通過後、通信情報
は接続情報に含まれた差分だけ移動され、指定された位
置に転送される。接続情報除去装置950は通信制御から
接続情報を除去し出力リンク930を通して通信情報を指
定された出回線に転送する。

また、接続情報の見方を第１表ではd₁からではなく、
d_kからｔビットずつとし、第ｉ段（１≦ｉ≦ｍ）ではビ
ット列（d_k-it+1,d_k-it+2,…,d_k-(i-1)t）を調べ、d
_k-it+1・2^it-2＋d_k-it+2・2^it-2＋…＋d_k-(i-1)t・2
^(i-1)tクロックでd_k-it+1・2^it-1＋d_k-jt+2・2^it-2＋…
＋d_k-(i-1)t・2^(i-1)tだけ通信情報の位置の移動を行な
うものも本発明に含まれる。

以上では、ｋビットからなるビット例（d₁,d₂,…,
d_k）をｔビットずつk/t個の部分ビット列に分解して、
各段で処理する場合を説明したが、このようにｔビット
ずつ等分する場合だけに限定せず、t₁ビット,t₂ビッ
ト，…,t_mビット（t₁＋t₂＋…＋t_m＝ｋ）のように分割
して各段で処理してもよい。

さらに、詳細な説明をＮ＝8,m＝３（ｔ＝１）とした
ときの例を用いて説明する。第２図がその場合の図であ
る。301〜303は各段装置、310は入力リンク、315は出力
リンク、311〜314は内部リンク、320は接続情報付与装
置、330は接続情報除去装置である。入力リンク310に転
送されてきた通信情報は接続情報付与装置320において
入回線番号と出回線番号の差分が接続情報としてビット
列（c₁,C₂,c₃）で与えられる。第ｉ段では該接続情報の
ビットc_iに基ずいて、位置を移動するかしないかを決定
する。第１段301ではc₁を調べ,0であれば第２段302に通
信情報を送り、１であれば通信情報の位置を2^3-1＝４ク
ロックで４つ移動したのち第２段302へ通信情報を送
る。第２段302ではc₂を調べ、０であれば第３段303に通
信情報を送り、１であれば通信情報の位置を2^3-2＝２ク
ロックで２つ移動したのち第３段303へ情報を送る。第
３段303ではc₃を調べ、情報の位置を2^3-3＝１だけ移動
するかどうかを判断し、リンク314へ通信情報を転送す
る。接続情報除去装置330では通信情報の接続情報を除
去し、出力リンク315へ通信情報を転送する。

また、各段での接続情報の見方をかえ、第ｉ段（１≦
ｉ≦ｋ）ではc_k-i+1を調べ、c_k-i+1・2^i-1クロックでc
_k-i+1・2^i-1だけ通信情報の位置の移動を行なうとした
ものも本発明に含まれる。

また、接続情報付与装置320に直並列変換回路、接続
情報除去装置330に並直列変換回路を加えることで、ク
ロック周期を短くすることができる。

また、データ長が長い場合には接触情報付与装置320
で短かいデータに分割をおこなう。通信情報は８クロッ
クごとにブロックされずに到着するので簡単に再生可能
である。

第３図は第１段301の構成例である。410〜417は情報
を一次的に蓄積し、ヘッダの解釈をおこなう装置（以下
情報蓄積解釈装置という。）で、420は情報の位置をロ
ーテーションとするシフトレジスタ、400〜407は接続リ
ンク（以下リンクという。）、430はリンク40＊−０と4
0＊−２（＊は０〜７の値）のどちらから通信情報を受
け取るかを選ぶセレクタである。例えばリンク311−０
から転送されてきた通信情報は情報蓄積解釈装置410に
より接続情報（c₁,c₂,c₃）のうちc₁を解釈され、０なら
ばリンク400−０に、１ならばリンク400−１に転送され
る。セレクタ430は０クロック目はリンク400−０から情
報を受取り、４クロック目にはリンク400−２から情報
を受け取る。シフトレジスタ420は１クロックに１ずつ
シフトし、c₁＝０ならば、４クロック後リンク404−２
に転送する。これらの動作により第１段の機能を果たす
ことができる。第２段，第３段の構成も全く同様で、シ
フトレジスタのシフト回数とセレクタの情報受取りクロ
ック周期が異なるだけである。また、シフトレジスタを
用いず、メモリ等を使用して４クロック分積層し、４つ
位置がずれた形で出力するものも本発明に含まれる。

第４図は第２図に第３図を組み入れ具体化した図であ
り、これによりスイッチの動作例を説明する。例えば、
入回線100に転送されてきた通信情報を出回線001に出力
する場合を考える。通信情報は入力リンク301−４を通
って、接続情報付与装置320−４に転送され接続情報と
して、c₁c₂c₃＝（001−100）mod8＝101が付与され、リ
ンク311−４に転送される。情報蓄積解釈装置414ではc₁
＝１であるのでシフトレジスタ420−４に通信情報を転
送する。シフトレジスタ420−４では４クロック後、リ
ンク400−２に通信情報を転送し、通信情報はセレクタ4
30、リンク312−０を通って、情報蓄積解釈装置510にラ
ッチされる。情報蓄積解釈装置510では、c₂＝０である
のでリンク500−０に通信情報を転送する。情報は、リ
ンク500−０、セレクタ530、リンク313−０を通って情
報蓄積解釈装置540にラッチされる。情報蓄積解釈装置5
40ではc₃＝１であるのでリンク550−１に通信情報を転
送する。通信情報はシフトレジスタにより、１クロック
後リンク551−２に転送され、セレクタ571、リンク314
−１を通って接続情報除去装置330−１に転送される。
接続情報除去装置330−１では通信情報の接続情報を除
去し、リンク315−１を通して出回線001に通信情報を転
送する。接続情報の各ビットにより時間的ズレを持って
スイッチ内を転送されるので、原理的にスイッチ内部で
の衝突は起きない。第５図はそのタイムチャートを示し
ている。各装置でのラッチの様子が示されており、上に
記された数字は接続情報の内容である。同一の接続情報
を持つものは、空間を並行に移動し、異なる接続情報を
持つものは時間位置が異なるため衝突が起きない。ま
た、同時に同一出回線に向かう通信情報に対しても、入
出力回線番号の差分が異なるため、接続情報が異なり、
スイッチ内部でのブロックが起きない。

また、接続情報付与装置320で通信情報をパラレルに
変換することで、ある情報から次の情報まで８クロック
隙間をあければ、連続的に通信情報を入力することがで
きる。

第６図（その１乃至その６）ａ〜１は1:N通信の例を
示す。各段では通信情報に付与される接続情報に従い、
通信情報の位置の移動と通過の両方を同時に行なうこと
により（1:1ではどちらか一方である）、複写を行な
う。第６図（その１乃至その６）ａ〜１は全入回線の通
信情報が全出回線へ放送される例を示した図であり、各
クロックごとの通信情報の移動を示している。例えば、
第６図（その１）ａではリンク311−０から転送されて
きた通信情報a₀が情報蓄積解釈装置410にラッチされ、
第６図（その１）ｂでは情報蓄積解釈装置410により通
信情報a₀がリンク400−０およびリンク400−１の両方に
転送され、シフトレジスタ420−０および情報蓄積解釈
装置510にラッチされる。シフトレジスタ420−０にラッ
チされた方をa₄とした。他の段でも同じ操作が行なわれ
るが、分岐される毎に番号を付けた。第６図（その６）
１はクロック３〜10での通信情報の出力状況を示した図
であり、通話路内でのブロックは全く起こらないことが
わかる。

第７図に本発明を時間スイッチに応用する場合の例を
示す。この例では、８ハイウエイの通信情報を直並列変
換し、１フレームの通信情報数を16とした。800−０〜8
00−７は入ハイウエイ、810は直並列変換回路、820,821
はシフトレジスタ、830,831はラッチ、840はスイッチ
（第２図の301〜303に対応する）、850は並直列変換回
路、803−０〜803−７は出ハイウエイである。直並列変
換回路810で直並列変換された通信情報は82のシフトレ
ジスタに順次送りこまれ、フレームの最後の通信情報が
得られた後、ラッチ830にラッチされる。このラッチは
フレーム毎におこなう。スイッチ840では前述のように
接続によりルーチングが行なわれ、ラッチ831に各々の
通信情報がラッチされる。ラッチ831の通信情報は１フ
レーム毎に、810のシフトレジスタにラッチされ、シフ
トレジスタより、順次通信情報が送りだされる。並直列
変換回路850は通信情報を並直列変換し、各ハイウエイ
に通信情報を転送する。この時間スイッチはシフトレジ
スタの高速限界まで高速化でき、メモリのアクセス速度
に限界のあるRAM型の時間スイッチに比べ、高速化を図
ることができる。

〔発明効果〕

以上説明したように、本発明は、ハード量が回線数Ｎ
と段数（log₂N/t）の積に比例する（Nlog₂N/t）型のノ
ンブロックスイッチであり、また、同時刻に同一出回線
に向かう通信情報に対してもスイッチ内でのブロックが
起こらず、第９図に示したソーティング回路、コンバー
タ、トラップ回路を必要としないためスループットを低
下させず、かつ高速なスイッチングが可能となる。した
がって、従来技術に比し、ハード量が少なく、また配線
のクロスオーバーも少ないため、LSI化に適した構成を
提供できるものである。また1:N通信もブロックなしに
可能である。また、シフトレジスタの速度限界まで高速
化が可能な時間スイッチに応用することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図においてＮ＝8,m＝３とした場合の構成例、第３図
は第２図の各段の構成例、第４図は第２図の構成をより
具体化した構成図、第５図は第４図の各装置におけるデ
ータラッチのタイミング図、第６図は1:N通信の例、第
７図は本発明を時間スイッチに応用した例、第８図は従
来の代表的自己ルーチング通話路の例、第９図は第８図
のスイッチをノンブロックにした例である。 900……各段装置、910……入力リンク、920……内部リ
ンク、930……出力リンク、940……接続制御情報付与装
置、950……接続制御情報除去装置。

Claims

(57)【特許請求の範囲】

【請求項１】Ｎ（＝2^k,k:正の整数）個の入回線とＮ個
の出回線を収容し、特定な入回線から特定な出回線へ通
信情報の転送を行うｍ（正の整数）段の通話段階を備え
てなる自己ルーチング通話路において、（イ）入回線番号と接続先出回線番号の差分の２進表現
ビット列を前記通信情報に付与する手段を、最初の通話
路段の前位に各入回線と対応して設け、（ロ）前記通信情報に付与された前記２進表現ビット列
を削除する手段を、最終の通話路段の後位に各出回線と
対応して設け、（ハ）前記各通話路段は、前記各回線に対応してＮ個の
通信情報蓄積手段を有し、各第ｉ（１≦ｉ≦ｍ）番目の通話路段は、予め通話路段
数ｍに応じて最上位側乃至最下位側からｍ個の部分ビッ
ト列S₁,S₂,…,S_mに分割された前記２進表現ビット列を
入力し、部分ビット列S_iが表す値が“0"であるか否かに
応じて前記通信情報の出回線位置を入回線位置に対して
移動させないかまたは通話路段ｉに応じた量だけ前記蓄
積手段間で移動させ、かつ前記移動量に応じた時間だけ
遅延させて出力することを特徴とする自己ルーチング通話路。
【請求項２】Ｎ（＝2^k,k:正の整数）個の入回線とＮ個
の出回線を収容し、特定な入回線から特定な単一乃至複
数の通信情報の転送を行うｍ（正の整数）段の通話路段
を備えてなる自己ルーチング通話路において、（イ）入回線番号と接続先出回線番号の差分の２進表現
ビット列１個乃至複数個を前記通信情報に付与する手段
を、最初の通話路段の前位に各入回線と対応して設け、（ロ）前記通信情報に付与された前記２進表現ビット列
を削除する手段を、最終の通話路段の後位に各出回線と
対応して設け、（ハ）前記各通話路段は、前記各回線に対応してＮ個の
通信情報蓄積手段を有し、各第ｉ（１≦ｉ≦ｍ）番目の通話路段は、予め通話路段
数ｍに応じて最上位側乃至最下位側からｍ個の部分ビッ
ト列S₁,S₂,…,S_mに分割された前記２進表現ビット列の
１個乃至複数個を入力し、部分ビット列S_iのそれぞれが
表す値が“0"であるか否かに応じて前記通信情報の出回
線位置を入回線位置に対して移動させないかまたは通話
路段ｉに応じた量だけ前記蓄積手段間で移動させ、かつ前記移動量に応じた時間だけ遅延させて分岐出力す
ることを特徴とする自己ルーチング通話路。