DE3740338A1 - Selbstleitweglenkender schalter - Google Patents

Description

Die Erfindung betrifft einen selbstleitweglenkenden Schal­ ter, der auf der Grundlage einer verteilten Hardware-Steue­ rung arbeitet, z. B. in einem Verbindungsnetzwerk für Zwi­ schen-Prozessor-Nachrichtenübermittlung in einem Rechner oder einer Schaltanordnung für das schnelle Schalten von gepackten Daten.

Fig. 1 zeigt einen sogenannten Banyan-Schalter als typi­ schen selbstleitweglenkenden Schalter, der als einfacher Acht-Zu-Acht-Schalter ausgebildet ist. Die Informationsda­ ten, die über diesen Schalter geleitet werden, sind mit einer Bitkette (a ₁, a ₂, a ₃) von Leitweglenkinformation be­ haftet, welche die Nummer der Ausgangsleitung kennzeichnet, zu der die Informationsdaten übertragen werden sollen. In einer i-ten Stufe (i = 1, 2, 3) erfolgt ein Schaltvorgang auf der Grundlage des Bits a _i der Leitweglenkinformation und die Informationsdaten erreichen die bestimmungsgemäße Ausgangsleitung nach dem Durchlaufen sämtlicher Stufen. Beispielsweise überträgt ein Schaltelement 111-1 der ersten Stufe Informationsdaten zu einer Zwischenleitung 121-0 oder 121-1 abhängig davon, ob das Bit a ₁ der Leitweglenkinforma­ tion (a ₁, a ₂, a ₃) der Informationsdaten, die von einer Zwi­ schenleitung 120-1 kommen, den Wert "0" oder "1" hat. Ein Schaltelement 111-2 überträgt Informationsdaten abhängig davon, ob das Bit a ₁ den Wert "0" oder "1" hat, zu einer Zwischenleitung 121-2 oder 121-3. Auch in den übrigen Schaltelementen der ersten Stufe läuft der Schaltbetrieb entsprechend dem Bit a ₁ ab. In der zweiten und in der drit­ ten Stufe laufen ähnliche Schaltvorgänge ab, abhängig von den Bits a ₂ und a ₃ der Leitweglenkinformation (a ₁, a ₂, a ₃) der Informationsdaten. Als Folge davon werden die Informa­ tionsdaten zu der spezifizierten Ausgangsleitung übertra­ gen. Wenn man nun annimmt, daß die Leitweglenkinformation der von einer Eingangsleitung (100) durch eine Zwi­ schenleitung (120-4) übertragenen Informationsdaten bei­ spielsweise den Wert (0, 1, 0) hat, entsteht folgender Ab­ lauf: Da das Bit a ₁ "0" ist, überträgt ein Schaltelement 111-3 die Informationsdaten über eine Zwischenleitung 121-4 zu einem Schaltelement 112-3; da das Bit a ₂ "1" ist, über­ trägt das Schaltelement 112-3 die Informationsdaten über eine Zwischenleitung 122-5 zu einem Schaltelement 113-2; und da das Bit a ₃ "0" ist, überträgt das Schaltelement 113- 2 die Informationsdaten über eine Zwischenleitung 123-2 zu der spezifizierten Ausgangsleitung (010). Dieser Schalter leidet an dem Mangel der Blockierung, da er für jeden In­ formationsdatenwert lediglich einen Leitweg von einer der Eingangsleitungen zu einer der Ausgangsleitungen schafft und folglich mehrere Informationsdatenwerte, die für unter­ schiedliche Ausgangsleitungen vorgesehen sind, möglicher­ weise durch dieselbe Zwischenleitung laufen. Bei konzen­ triertem Verkehr kann der Schalter also nicht die Leit­ weglenkung durchführen. Um dies zu vermeiden, ist es not­ wendig, entweder die Übertragungsgeschwindigkeit in der Zwischenleitung zu beschleunigen oder die Anzahl von Puf­ fern in jedem Schaltelement zu erhöhen.

Zur Lösung dieses Problems wurde ein Schalter vorgeschla­ gen, in welchem ein Sortiernetzwerk 201 in einer einem Leitweglenkungs-Netzwerk 204 vorausgehenden Stufe angeord­ net ist, wie in Fig. 2 gezeigt ist (A. Huang und S. Knauer, "STARLITE: A Wideband Digital Switch", AFIPS Conf. Proc'84, 5, 3, 1-5.3.5). Das Bezugszeichen 202 bezeichnet einen Ver­ gleicher, 203 eine Auffangschaltung. Das Sortiernetzwerk 201 prüft die in den Informationsdaten enthaltene Leit­ weglenkinformation und ordnet sie in aufsteigender oder ab­ steigender Reihenfolge ihrer Ausgangsleitungs-Nummern neu. Der Vergleicher 202 und die Auffangschaltung 203 halten die Informationsdaten für die gleiche Leitweglenkinformation fest, mit Ausnahme derjenigen, die zu dem Leitweglenkungs- Netzwerk 204 zu übertragen ist, welches z. B. in der in Fig. 1 dargestellten Weise ausgebildet sein kann. Die so festge­ haltenen Informationsdaten werden erneut auf das Sortier­ netzwerk gegeben. Auf diese Weise wird bei dem herkömmli­ chen Schalter vermieden, daß es zu Blockierungen kommt.

Bei dem herkömmlichen Schalter mit dem Sortiernetzwerk 201 in der dem Leitweglenkungs-Netzwerk 204 vorausgehenden Stufe wird jedoch ein beträchtlicher Aufwand erforderlich. Wenn die Anzahl von Leitungen N beträgt, vergrößert sich der Umfang des Leitweglenkungs-Netzwerkes in der Größenord­ nung von (N/2) log₂ N, und der Umfang des Sortiernetzwerks vergrößert sich in der Größenordnung von (N/4) (log₂ N) (log₂ N + 1). Deshalb ist ein beträchtlicher Hardwareaufwand erforderlich, wenn die Anzahl von Leitungen N groß ist. Außerdem sind viele Verbindungsleitungs-Kreuzungen vorhan­ den, was der Ausbildung des Schalters als integrierter Großschaltkreis "LSI" entgegensteht. Ferner hat der her­ kömmliche Schalter den Nachteil, daß die beim Schalten ent­ stehenden Verzögerungszeiten erheblichen Schwankungen un­ terworfen sind, abhängig von dem zwischenzeitlich konzen­ trierten Verkehr auf gewissen Ausgangsleitungen.

Aufgabe der Erfindung ist die Schaffung eines selbstleit­ weglenkenden Schalters, der bei geringem Hardwareaufwand einfach zu steuern und frei von Blockierungen ist.

Der erfindungsgemäße selbstleitweglenkende Schalter umfaßt m (m 1) in Kaskade geschaltete Schaltstufen. Jede Schaltstufe besitzt mindestens n (n 2) Eingangsverbin­ dungsleitungen und mindestens n Ausgangsverbindungsleitun­ gen, und die n Ausgangsverbindungsleitungen sind an minde­ stens n Eingangsverbindungsleitungen der nächsten Schaltstufe angeschlossen. Außerdem besitzt jede Schaltstufe mindestens n Speicher/Schalter-Elemente, von denen jedes an die ihm entsprechenden Eingangs- und Aus­ gangsverbindungsleitungen angeschlossen ist. Die n Elemente derselben Schaltstufe sind in Kaskade geschaltet.

Informationsdaten, die von einer Eingangsleitung auf eine der Eingangsverbindungsleitungen der ersten Schaltstufe ge­ langen, werden zu einer spezifizierten Ausgangsleitung übertragen, wobei sie nach Maßgabe der den Informationsda­ ten hinzugefügten Leitweglenkinformation die jeweiligen Schaltstufen durchlaufen. Erfindungsgemäß setzt sich die Leitweglenkinformation (auch hier vereinfacht "Leitinforma­ tion" genannt) aus k Bits zusammen (wobei k eine natürliche Zahl ist, welche der Bedingung 2 ^{k -1}<n 2 ^k , k 1 ge­ nügt), wodurch der Modulus n der Differenz zwischen der An­ zahl der zu verbindenden Eingangs- und Ausgangsleitungen in binärer Form dargestellt wird. Den Schaltstufen sind unter­ schiedliche Unterbitketten H ₁, H ₂, . . . H _m zugeordnet, die man dadurch erhält, daß man die k Bits umfassende Leitin­ formation, beginnend an der höchstwertigen oder der nied­ rigstwertigen Seite, durch m teilt. In jeder Schaltstufe wird ein Informationsdatenwert in eine Richtung durch die in Kaskade geschalteten Elemente nacheinander verschoben und zu der nächsten Schaltstufe weitergegeben, oder er wird direkt zur nächsten Schaltstufe weitergegeben, ohne daß eine Verschiebung erfolgt, abhängig von der der zugeordne­ ten Unterbitkette k _i zugeordneten Zahl, deren Gewicht in der k Bits umfassenden Leitinformation liegt. Als Folge da­ von gelangen die Informationsdaten auf die Ausgangsverbin­ dungsleitung, welche dem Element entspricht, zu dem die In­ formationsdaten innerhalb der Schaltstufe schließlich ge­ langt sind.

Bei dem selbstleitweglenkenden Schalter gemäß der Erfindung bestimmt sich die jeder Informationsdatenmenge beigefügte Leitinformation auf der Grundlage der Differenz zwischen der Anzahl der Ausgangsleitungen und der der Eingangslei­ tungen, und nach Maßgabe der Differenz sind die Informa­ tionsdaten an jeder Schaltstufe bei unterschiedlichen Ele­ menten und/oder zu unterschiedlichen Zeitpunkten. Selbst wenn also zwei oder mehr Informationsdatenmengen die glei­ che Ausgangsleitungs-Nummer besitzen, entsteht in dem Schalter keine Blockierung. Ein solcher selbstleitweglen­ kender Schalter kann mit einem geringen Hardwareaufwand realisiert werden.

Im folgenden werden Ausführungsbeispiele der Erfindung an­ hand der Zeichnungen näher erläutert. Es zeigt

Fig. 1 ein Blockdiagramm eines typischen selbstleitweglenkenden Schalters, wie er bislang verwendet wurde;

Fig. 2 ein Blockdiagramm eines verbes­ serten Schalters;

Fig. 3 ein Blockdiagramm einer Ausfüh­ rungsform des erfindungsgemäßen selbstleitweglenkenden Schalters;

Fig. 4 ein Blockdiagramm einer weiteren Ausführungsform der Erfindung mit acht Eingangs- und acht Ausgangs­ leitungen sowie drei Schaltstu­ fen;

Fig. 5A bis 5H Impulsdiagramme, die den Informa­ tionsdatenfluß in dem Schalter nach Fig. 4 veranschaulichen;

Fig. 6 ein Blockdiagramm des Aufbaus ei­ nes Speicher/Schalter-Elements in Fig. 4;

Fig. 7 ein Blockdiagramm einer Ausfüh­ rungsform, mit der eine Parallel- Bit-Leitwegsteuerung bei dem er­ findungsgemäßen Schalter erreicht wird;

Fig. 8 eine Schaltungsskizze eines Ele­ ments E _ji in Fig. 7;

Fig. 9 ein Blockdiagramm einer weiteren Ausführungsform der Erfindung, bei der ein Puffer an jede Aus­ gangsverbindungsleitung einer End-Schaltstufe angeschlossen ist;

Fig. 10 ein Blockdiagramm eines Beispiels für einen Puffer 21 _j in Fig. 9;

Fig. 11 eine Schaltungsskizze eines Ele­ ments E _ji für den Fall, daß der Schalter nach Fig. 7 zusätzlich mit einer Rundfunkverbindung aus­ gestattet ist;

Fig. 12 eine Schaltungsskizze eines Ele­ ments E _ji für den Fall, daß der Schalter nach Fig. 7 für Informa­ tionsblöcke variabler Länge aus­ gelegt ist;

Fig. 13 ein Blockdiagramm einer weiteren Ausführungsform des selbstleit­ weglenkenden Schalters für Infor­ mationsblöcke variabler Länge;

Fig. 14 ein Impulsdiagramm, welches die Arbeitsweise eines Serien-Paral­ lel-Umsetzers 23 _j in Fig. 13 ver­ anschaulicht;

Fig. 15 eine Schaltungsskizze des Ele­ ments E _ji in Fig. 13;

Fig. 16 ein Diagramm zur Erläuterung der Erfindung, wobei das Element nach Fig. 16 in vereinfachter Form und der Schalter nach Fig. 13 dreidi­ mensional dargestellt ist;

Fig. 17 ein Impulsdiagramm zur Veran­ schaulichung der Arbeitsweise des Elements E _ji nach Fig. 15;

Fig. 18 eine Schaltungsskizze eines Bei­ spiels des Serien-Parallel-Umset­ zers 23 _j in Fig. 13;

Fig. 19 eine Schaltungsskizze eines Bei­ spiels eines Parallel-Serien-Um­ setzers 24 _j in Fig. 13;

Fig. 20 ein Impulsdiagramm, welches Takt­ signale veranschaulicht, die in den Schaltungen nach Fig. 18 und 19 verwendet werden;

Fig. 21 ein Impulsdiagramm zum Veran­ schaulichen der Informationsbit­ ströme, die von einer Ausgangs­ verbindungsleitung X _{j(k + 1)} der End-Schaltstufe nach Fig. 13 kommen;

Fig. 22 eine Schaltungsskizze eines Bei­ spiels eines Phasenkompensators 25 _j,i in Fig. 13;

Fig. 23 ein Impulsdiagramm zum Veran­ schaulichen der Arbeitsweise des Phasenkompensators nach Fig. 22;

Fig. 24 eine Schaltungsskizze eines Ele­ ments E _ji für den Fall, daß die Ausführungsform nach Fig. 13 für die Verwendung für Informations­ blöcke variabler Länge ausgelegt ist;

Fig. 25 eine Schaltungsskizze des Ele­ ments E _ji nach Fig. 24 für den Fall, daß diese Schaltung mit ei­ ner Rundfunkverbindung ausgestat­ tet ist; und

Fig. 26 ein Blockdiagramm einer weiteren Ausführungsform des erfindungsge­ mäßen selbstleitweglenkenden Schalters.

Fig. 3 zeigt ein Beispiel für den grundsätzlichen Aufbau des erfindungsgemäßen Schalters. Die Anzahl von Eingangs- und Ausgangsleitungen n beträgt 2 ^{k -1}<n 2 ^k , und die An­ zahl der Schaltstufen beträgt m, mit 1 m k. Eine i-te Schaltstufe 12 _i enthält Eingangsverbindungsleitungen X _{1 i} bis X _ni und Ausgangsverbindungsleitungen X _{1 (i + 1)} bis X _{n(i + 1)}, die an Ausgangsverbindungsleitungen X _{1 i} bis X _ni der vorausgehenden Schaltstufe 12 _{(i -1)} sowie Eingangsver­ bindungsleitungen X _{1 (i + 1)} bis X _{n(i + 1)} der nachfolgenden Schaltstufe 12 _{(i + 1)} angeschlossen sind. Die m Schaltstufen 12 ₁ bis 12 _m sind somit in Kaskade geschaltet. Die Eingangs­ verbindungsleitungen X ₁₁ bis X _{n 1} der ersten Schaltstufe 12 ₁ sind an Eingangsleitungen IN ₁ bis IN _n angeschlossen. Die Ausgangsverbindungsleitungen X _{1 (m + 1)} bis X _{n(m + 1)} der End- Schaltstufe 12 _m sind an Ausgangsleitungen OUT ₁ bis OUT _n an­ geschlossen. Über die Eingangsleitungen IN ₁ bis IN _n werden synchron mit einem Systemtakt SCK Informationsdaten in den Schalter eingegeben, und in jeder der m Schaltstufen 12 ₁ bis 12 _m werden die Informationsdaten von einer ausgewählten Ausgangsverbindungsleitung ausgegeben, und zwar mit einem ausgewählten Zeitablauf, der von der Leitinformation H der Informationsdaten abhängt, so daß die Informationsdaten schließlich zu den beabsichtigten Ausgangsleitungen OUT ₁ bis OUT _n gelangen.

Bei dieser Ausführungsform enthält jede Schaltstufe 12 _i n Speicher/Schalter-Elemente E _{1 i} bis E _ni , die zyklisch über interne Verbindungsleitungen Y _{1 i} bis Y _ni in Kaskade ge­ schaltet sind. Diese Elemente E _{1 i} bis E _ni sind an die ihnen entsprechenden Eingangsverbindungsleitungen X _{1 i} bis X _ni und Ausgangsverbindungsleitungen X _{1 (i + 1)} bis X _{n(i + 1)} ange­ schlossen. Die Elemente E _{1 i} bis E _ni in jeder Stufe empfan­ gen jeweils ein Schiebesteuersignal SCS _i , welches von einer Steuerung 13 synchron mit dem Systemtakt SCK generiert wird, und sie arbeiten nach Maßgabe des Schiebesteuersignal SCS _i .

Erfindungsgemäß wird die binär kodierte k Bits umfassende Leitweglenkinformation oder Leitinformation (im folgenden als Vorsatz bezeichnet) H durch folgende Gleichung erhal­ ten:

H = (0-I)mod n

wobei das Symbol mod eine Modulo-Funktion bedeutet und die obige Gleichung folgendermaßen umgeschrieben werden kann:

H = 0-I für 0 I
H = 0-I + n für 0<I

In der obigen Gleichung bedeutet I die Nummer der Eingangs­ leitung, in die ein Informationsdatenwert oder -Packet ein­ gegeben werden soll, 0 die Nummer der Ausgangsleitung, zu der die Informationsdaten zu übertragen sind, und n die An­ zahl von Leitungen, wobei n, wie erwähnt, der Bedingung 2 ^{k - 1}<n 2 ^k genügt. Der k Bits umfassende Vorsatz H, der den Informationsdaten hinzugefügt ist, wird in m Unterbitketten H ₁, H ₂, . . . H _m unterteilt, die so angeordnet werden, daß sie den m Schaltstufen 12 ₁ bis 12 _m entsprechen. Eine an einer Eingangsverbindungsleitung X _ji der j-ten Reihe einer i-ten Schaltstufe 12 _i zugeführte Informationsdatenmenge wird an das Speicher/Schalter-Element E _ji dieser Stufe gelegt. Von dem Element E _ji wird die Informationsdatenmenge in einer Richtung durch die anschließenden in Kaskade geschalteten Elemente um eine Anzahl w geschoben, die einem gewichteten Wert der der Schaltstufe entsprechenden Unterbitkette H _i gleicht, und als Ergebnis davon erreicht die Informations­ datenmenge ein Element E _{(j + w)i} und wird auf eine Ausgangs­ verbindungsleitung X _{(j + w)(i + 1)} gegeben. Selbstverständlich gilt, daß wenn h _i = 0, die Informationsdatenmenge, die auf das Element E _ji gegeben wird, auf eine Ausgangsverbindungs­ leitung X _{j(i + 1)} derselben j-ten Reihe gegeben wird. Allen n Systemtakt-Zeitspannen werden Informationsdaten von einer der Eingangsleitungen IN ₁ bis IN _n in die erste Schaltstufe gegeben, und sie werden durch die in Kaskade geschalteten Elemente jeder Stufe synchron mit dem Systemtakt verscho­ ben. Als Folge davon werden die so auf den selbstleit­ weglenkenden Schalter gemäß der Erfindung gegebenen Infor­ mationsdatenmengen einer Änderung in ihrer Ausgangslage und, terworfen (unterschiedlichen Ausgangsverbindungsleitungen zugeführt) und/oder einer Änderung der zeitlichen Ausgangs­ folge in jeder Schaltstufe unterzogen, abhängig von der Leitinformation oder den Vorsätzen H der Informationsdaten­ mengen. Dies ermöglicht eine blockierfreie Leitungsverbin­ dung.

Fig. 14 zeigt ein Beispiel für die Ausführungsform nach Fig. 3 in vereinfacheter Form, wobei n = 8 und m = k = 3, damit das Verständnis der Erfindung erleichtert wird. Der Vorsatz H ist also drei Bits lang, es sind Vorsatz-Einfü­ gungsglieder 17 ₁ bis 17 ₈ an die Eingangsleitungen IN ₁ bis IN ₈ angeschlossen, die jeweils den drei Bits umfassenden Vorsatz H (h ₁, h ₂, h ₃) an die auf der entsprechenden Ein­ gangsleitung anstehende Informationsdatenmenge anfügen. An die Ausgangsverbindungsleitungen X ₁₄ bis X ₈₄ der End- Schaltstufe 12 ₃ sind Vorsatz-Beseitiger 18 ₁ bis 18 ₈ ange­ schlossen, um die Vorsätze H aus den Informationsdatenmen­ gen zu beseitigen, bevor diese auf die Ausgangsleitungen OUT ₁ bis OUT ₈ gegeben werden. Dieses Beispiel ist in seinem Aufbau identisch mit der Ausführungsform nach Fig. 3, mit Ausnahme der obengenannten Punkte. Wenn das höchstwertige Bit h ₁ des Vorsatzes H = (h ₁, h ₂, h ₃) einer einem der zy­ klisch in Kaskade geschalteten Speicher/Schalter-Elemente E ₁₁ bis E ₈₁ zugeführten Informationsdatenmenge den Wert "0" hat, wird in der ersten Schaltstufe 12 ₁ die Informationsda­ tenmenge auf die Ausgangsverbindungsleitung derselben Reihe gegeben, in der die genannten Speicher/Schalter-Elemente liegen. Hat das Bit h ₁ den Wert "1", wird die Informations­ datenmenge synchron mit dem Systemtakt SCK durch die in Kaskade geschalteten Speicher/Schalter-Elemente nacheinan­ der verschoben, und zwar sooft, wie es dem mit einem Ge­ wicht 2^3-1 versehenen Wert h ₁ entspricht, hier also 1 × 2^{3- 1} = 4 mal. In der zweiten Schaltstufe 12 ₂ wird in ähnlicher Weise abhängig davon, ob das zweite Bit h ₂ des Vorsatzes H den Wert "0" oder "1" hat, die Informationsdatenmenge auf der Ausgangsverbindungsleitung derselben Reihe wie die Ein­ gangsverbindungsleitung gegeben, bzw. durch die in Kaskade geschalteten Speicher/Schalter-Elemente synchron mit dem Systemtakt 1 × 2^3-2 = 2 mal verschoben. Auch in der dritten Schaltstufe 12₃ wird abhängig davon, ob das dritte Bit h ₃ des Vorsatzes H den Wert "0" oder "1" hat, die Informa­ tionsdatenmenge auf die der gleichen Reihe wie die Ein­ gangsverbindungsleitung angehörige Ausgangsverbindungs­ leitung gegeben, bzw. durch die in Kaskade geschalteten Elemente synchron mit dem Systemtakt 1 × 2^3-3 = 1 mal ver­ schoben, um anschließend auf der Ausgangsverbindungsleitung anzustehen, welche dem Speicher/Schalter-Element ent­ spricht, zu dem die Informationsdatenmenge verschoben wor­ den ist. Die Schaltstufen 12 ₁, 12 ₂ und 12 ₃ und die Bits h ₁, h ₂ und h ₃ können so ausgelegt werden, daß sie einander in jeder beliebigen Kombination entsprechen, solange eine Eins-Zu-Eins-Entsprechung gegeben ist.

Es soll nun der Fall betrachtet werden, daß eine Informa­ tionsdatenmenge auf die Eingangsleitung IN ₅ (die Eingangs­ leitungs-Nummer 100) gegeben wird, um auf die Ausgangslei­ tung OUT ₂ (mit der Ausgangsleitungs-Nummer 001) übertragen zu werden. Die Informationsdatenmenge wird auf das Vorsatz- Einfügungsglied 17 ₅ gegeben, in welchem ihr der Vorsatz H (h ₁, h ₂, h ₃) = (001-100) mod 1000 = 101 in binärer Aus­ drucksweise hinzugefügt wird, und die Informationsdaten­ menge wird dann zusammen mit dem Vorsatz H über die Ein­ gangsverbindungsleitung X ₅₁ auf das Speicher/Schalter-Ele­ ment E ₅₁ der ersten Schaltstufe 12 ₁ übertragen. Da das Bit h ₁ den Wert "1" hat, wird die Informationsdatenmenge von dem Element E ₅₁ über die Elemente E ₆₁, E ₇₁ und E ₈₁ zu dem Element E ₁₁ verschoben, und zwar unter Verwendung von vier Systemtakten SCK, und dann steht die Informationsdatenmenge auf der Ausgangsverbindungsleitung X ₁₂ des Elements E ₁₁. Dann wird die Informationsdatenmenge in dem Element E ₁₂ der zweiten Schaltstufe 12 ₂ zwischengespeichert. Da das zweite Bit h ₂ des Vorsatzes H, welches der zweiten Schaltstufe 12 ₂ entspricht, den Wert "0" hat, liefert das Element E ₁₂ die Informationsdaten auf die Ausgangsverbindungsleitung X ₁₃ derselben Reihe. Die so auf der Ausgangsverbindungsleitung X ₁₃ stehenden Informationsdaten werden in dem Element E ₁₃ der dritten Schaltstufe 12 ₃ zwischengespeichert. Da das der dritten Schaltstufe 12 ₃ entsprechende dritte Bit h ₃ des Vorsatzes H eine "1" ist, werden die Informationsdaten mit einem Systemtakt SCK zu dem Element E ₂₃ übertragen, von welchem aus die Daten über die Ausgangsverbindungsleitung X ₂₄ zu dem Vorsatz-Beseitiger 18 ₂ gelangen, wo der Vorsatz H = (h ₁, h ₂, h ₃) aus den Informationsdaten beseitigt wird. Damit steht die Informationsdatenmenge an der Ausgangslei­ tung 001 an.

Fig. 5A bis 5H zeigen Impulsdiagramme für den Informations­ datenfluß in dem Schalter nach Fig. 4. Die Informationsda­ tenmengen werden jeweils dargestellt durch die Vorsatz-Bits h ₁, h ₂, h ₃, und diejenigen Bits h ₁, h ₂, h ₃, deren Werte nicht angegeben sind, können entweder "0" oder "1" sein und sind durch ein Symbol * gekennzeichnet. Wie aus Fig. 5A bis 5H hervorgeht, werden die Informationsdaten (mit beliebigen Vorsätzen ***) an die Eingangsverbindungsleitungen X ₁₁ bis X ₈₁ der ersten Schaltstufe 12 ₁ bei jeweils n = acht Sy­ stemtaktsignalen SCK eingegeben und in den Speicher/Schal­ ter-Elementen E ₁₁ bis E ₈₁ taktweise zwischengespeichert, z. B. beim Taktimpuls SCK 0 (Fig. 5B). Nach dem Auftreten des nächsten Taktimpulses SCK 1 werden die Informationsdaten mit h ₁ = 1, d. h., die Informationsdaten mit dem Vorsatz 1**, sämtlich zu den nächsten Elementen verschoben (Fig. 5C), und gleichzeitig werden die Informationsdaten mit h ₁ = 0, d. h., die Informationsdaten mit dem Vorsatz 0**, sämtlich auf die Ausgangsverbindungsleitungen X ₁₂ bis X ₈₂ gegeben (Fig. 5D) und in den Elementen E ₁₂ bis E ₈₂ der zweiten Schaltstufe 12 ₂ zwischengespeichert. Die Informationsdaten h ₁ = 1, die von dem Systemtakt SCK 1 in die erste Schaltstufe 12 ₁ verschoben sind, werden durch die in Kaskade geschalteten Elemente hindurch durch die Taktim­ pulse SCK 2, SCK 3 und SCK 4 weiterverschoben (Fig. 5C) und stehen mit dem nächsten Taktimpuls SCK 5 an den Ausgangsver­ bindungsleitungen X ₁₂ bis X ₈₂ an, um dann in den Elementen E ₁₂ bis E ₈₂ der zweiten Schaltstufe 12 ₂ gespeichert zu wer­ den. Von den Informationsdaten auf den Ausgangsverbindungs­ leitungen X ₁₂ bis X ₈₂, die in den Elementen E ₁₂ bis E ₈₂ von dem Taktsignal SCK 1 gespeichert wurden, werden die Informa­ tionsdaten mit h ₂ = 1, d. h. diejenigen Daten, die den Vor­ satz H = 01* besitzen, durch die Taktsignale SCK 2 und SCK 3 (Fig. 5E) zweimal durch die Elemente E ₁₂ bis E ₈₂ verscho­ ben. Andererseits werden die Informationsdaten mit h ₂ = 0, d. h. die Daten mit dem Vorsatz H = 00*, nicht verschoben, sondern von dem Takt SCK 2 auf die Ausgangsverbindungslei­ tungen X ₁₃ bis X ₈₃ gegeben (Fig. 5F) um in den Elementen E ₁₃ bis E ₈₃ der dritten Schaltstufe 12 ₃ gespeichert zu wer­ den. Die zweimal verschobenen Informationsdaten mit dem Vorsatz H = 01* werden auf die Ausgangsverbindungsleitungen X ₁₃ bis X ₈₃ gegeben, sobald der Taktimpuls SCK 4 auftritt (Fig. 5F), und sie werden in den Schaltelementen E ₁₃ bis E ₈₃ der dritten Schaltstufe 12 ₃ gespeichert. Von den Infor­ mationsdaten mit dem Vorsatz H = 1** auf den Ausgangsver­ bindungsleitungen X ₁₂ bis X ₈₂ beim Takt SCK 5 (Fig. 5D), die in den Elementen E ₁₂ bis E ₈₂ der zweiten Schaltstufe 12 ₂ gespeichert sind, werden die Informationsdaten mit h ₂ = 1, d. h., die Informationsdaten mit dem Vorsatz H = 11* von den Taktsignalen SCK 6 und SCK 7 (Fig. 5E) zweimal durch die Ele­ mente verschoben, und die Informationsdaten mit h ₂ = 0, d. h. die Informationsdation mit dem Vorsatz H = 10*, werden von dem Taktsignal SCK 6 (Fig. 5F) auf die Ausgangsverbin­ dungsleitungen X ₁₃ bis X ₈₃ gegeben und in den Elementen E ₁₃ bis E ₈₃ der dritten Schaltstufe 12 ₃ zwischengespeichert. Die Informationsdaten mit dem Vorsatz H = 11*, verschoben durch die Taktsignale SCK 6 und SCK 7 (Fig. 5E), werden von dem Takt SCK 8 auf die Ausgangsverbindungsleitungen X ₁₃ bis X ₈₃ gegeben, und sie werden in den Elementen E ₁₃ bis E ₈₃ der dritten Schaltstufe 12 ₃ zwischengespeichert. Von den in den Elementen E ₁₃ bis E ₈₃ der dritten Stufe 12 ₃ durch die Taktsignale SCK 2, SCK 4, SCK 6 und SCK 8 zwischengespeicherten Informationsdaten werden die Daten mit h ₃ = 1, d. h. dieje­ nigen Daten, deren Vorsätze 001, 011, 101 und 111 betragen, durch die Taktsignale SCK 3, SCK 5, SCK 7 und SCK 9 (Fig. 5G) einmal verschoben, und sie werden von den Taktsignalen SCK 4, SCK 6, SCK 8 bzw. SCK 10 (Fig. 5H) auf die Ausgangsver­ bindungsleitungen X ₁₄ bis X ₈₄ gegeben. Andererseits werden die Informationsdaten mit h ₃ = 0, d. h. die Daten, deren Vorsätze 000, 010, 100 und 110 betragen, nicht verschoben, sondern von den Taktsignalen SCK 3, SCK 5, SCK 7 bzw. SCK 9 (Fig. 5H) auf die Ausgangsleitungen X ₁₄ bis X ₈₄ gelegt.

Aus der obigen Erläuterung ist ersichtlich, daß ein Schie­ besteuersignal SCS ₁ mit einer Dauer von drei Taktimpulsen in der ersten Schaltstufe 12 ₁ verwendet wird, um den Schie­ bevorgang für vier aufeinanderfolgende Systemtaktsignale zu wiederholen, beginnend mit dem Takt zum Eingeben der Infor­ mationsdaten in die Elemente E ₁₁ bis E ₈₁. Weiterhin wird ein Schiebesteuersignal SCS ₂ mit einer Dauer von einem Taktsignal in der zweiten Schaltstufe 12 ₂ dazu verwendet, den Schiebevorgang für zwei aufeinanderfolgende Systemtakt­ signale zu wiederholen, beginnend mit dem Takt zum Eingeben der Informationsdaten. Schließlich wird ein Schiebesteuer­ signal SCS ₃, welches stets "0" bleibt, in der dritten Schaltstufe 12 ₃ verwendet, in der die Schiebeoperation mit den Taktsignalen erfolgt, um die Informationsdaten einzuge­ ben. Die Zeitdauern der Schiebesteuersignale SCS ₁, SCS ₂ und SCS ₃ sind um einen Takt kürzer als die Schiebetakt-Zahlen 4, 2 und 1 der Informationsdaten in der ersten, der zweiten bzw. der dritten Schaltstufe 12 ₁, 12 ₂ bzw. 12 ₃. Der Grund dafür ist der, daß ein Schiebevorgang automatisch durchge­ führt wird durch Eingeben der Informationsdaten in jedes Element einen Takt bevor jedes Schiebesteuersignal auf­ tritt.

Bei dem selbstleitweglenkenden Schalter nach Fig. 4 kann, wie aus dem Impulsdiagramm nach Fig. 5 hervorgeht, eine In­ formationsdatenmenge von einer beliebigen der Eingangslei­ tungen IN ₁ bis IN ₈ zu einer beliebigen Ausgangsleitung der Ausgangsleitungen OUT ₁ bis OUT ₈ übertragen werden. Außerdem erfolgt in dem Schalter keine Blockierung, da der Schalter nach der Erfindung die Lage jeder Informationsdatenmenge räumlich und/oder zeitlich nach Maßgabe der in ihr enthal­ tenen Leitinformation verschiebt. Wenn man z. B. annimmt, daß Informationsdaten M ₁ bis M ₈ von den Eingangsleitungen IN ₁ bis IN ₈ mit dem Systemtaktsignal SCK 0 eingegeben werden und sämtliche Informationsdaten den gleichen Vorsatz H = (000) besitzen, so bedeutet dies: Sämtliche Informationsda­ ten an den Eingangsleitungen IN ₁ bis IN ₈ müssen zu den Aus­ gangsleitungen OUT ₁ bis OUT ₈ dergleichen Leitungs-Nummern wie bei den Eingangsleitungen übertragen werden. Dabei wer­ den sämtliche Informationsdaten M ₁ bis M ₈ mit dem Taktsig­ nal SCK 0 gleichzeitig eingegeben und werden gleichzeitig mit dem Takt SCK 3 auf die verschiedenen Ausgangsleitungen OUT ₁ bis OUT ₈ gegeben. Ein anderes Beispiel: Man nehme an, die Informationsdaten M ₁ bis M ₈, die mit dem Taktsignal SCK 0 von den Eingangsleitungen IN ₁ bis IN ₈ übernommen wur­ den, besäßen Vorsätze (000), (111), (110), (101), (011), (010) bzw. (001), so daß sämtliche Informationsmengen zu derselben Ausgangsleitung OUT ₁ mit der Leitungszahl (000) übertragen werden sollten. Dann werden die Informationsda­ tenmengen in der Reihenfolge M ₁, M ₈, M ₇, M ₆, M ₅, M ₄, M ₃ und M ₂ mit den Taktsignalen SCK 3 bis SCK 10 auf die Ausgangslei­ tung OUT ₁ gegeben. In anderen Worten: Die Informationsdaten an sämtlichen Eingangsleitungen IN ₁ bis IN ₈ werden einer zeitlichen Multiplexbildung unterworfen und auf eine Aus­ gangsleitung gelegt. Bei dem erfindungsgemäßen selbstleit­ weglenkenden Schalter können die Informationsdaten von einer gewünschten Anzahl von n Eingangsleitungen in einfa­ cher Weise auf eine gegebene Ausgangsleitung gelegt werden, indem die Übertragung auf der Grundlage des Zeitmulti­ plexbetriebs erfolgt.

Fig. 6 zeigt in Blockform ein Beispiel für ein Spei­ cher/Schalter-Element E _ji , das in der j-ten Reihe der i-ten Schaltstufe des Schalters nach Fig. 4 verwendet wird. Das Element E _ji setzt sich zusammen aus einem Datenspeicher D _ji , einem Verbindungsleitungs-Selektor S _ji und einer Se­ lektorsteuerung C _ji . Angelegt an das Element E _ji von der Ausgangsverbindungsleitung X _ji der vorausgehenden Stufe, wird die Informationsdatenmenge synchron mit dem Systemtakt SCK in dem Daten-Zwischenspeicher D _ji zwischengespeichert und gleichzeitig wird das in dem Vorsatz H der Informa­ tionsdatenmenge enthaltene i-te Bit H _i in der Selektor­ steuerung C _ji zwischengespeichert. Ist das dort zwischenge­ speicherte Vorsatzbit h _i "0", steuert die Selektorsteuerung C _ji den Verbindungsleitungs-Selektor S _ji derart, daß die in dem Datenspeicher D _ji verriegelten Informationsdaten zur Ausgangsverbindungsleitung X _{j(i + 1)} gesendet werden, über die die Daten zu dem Element E _{j(i + 1)} der nächsten Schaltstufe übertragen werden. Wenn das Bit h _i den Wert "1" hat, wird der Eingang des Verbindungsleitungs-Selektors S _ji an die untere interne Verbindungsleitung Y _{(j + 1) i} gelegt, über die die Informationsdaten, die in dem Datenspeicher D _ji gespeichert sind, zu dem Element E _{(j + 1) i} der nächsten Reihe übertragen werden, welches zu dem Element E _ji in Kas­ kade geschaltet ist. Andererseits wird das Informationsda­ tum, welches zu dem Element E _ji von dem Element E _{(j -1) i} der vorausgehenden Reihe über die obere interne Verbindungslei­ tung Y _ji zugeführt wurde, synchron mit dem Systemtakt SCK in dem Datenspeicher D _ji festgehalten. Gleichzeitig wird das Schiebesteuersignal SCS _i in der Selektorsteuerung C _ji gespeichert. Folglich wird, wie im Fall des Vorsatz-Bits h _i , die Verbindung des Verbindungsleitungs-Selektors S _ji abhängig davon gesteuert, ob das Schiebesteuersignal SCS _i eine "0" oder "1" ist, und die im Datenspeicher D _ji gespei­ cherte Information wird auf die Ausgangsverbindungsleitung X _{(j + 1) i} oder die untere interne Verbindungsleitung Y _{(j + 1) i} gegeben.

Für ein besseres Verständnis des grundlegenden Konzepts der vorliegenden Erfindung wurde der Aufbau des Schalters be­ schrieben, ohne die Tatsache zu berücksichtigen, daß die Informationsdaten M, die den k Bits umfassenden Vorsatz H enthalten, natürlich zwei oder noch mehr Bits lang sind. In der Praxis jedoch ist es notwendig, nach Maßgabe des Vor­ satzes H den Leitweg in jeder Schaltstufe für Informations­ datenmengen oder -blöcke zu lenken, die mehr Bits aufwei­ sen, z. B. acht Bits lang sind und einen drei Bits umfassen­ den Vorsatz H besitzen. Um diesem Erfordernis zu genügen, ist, wenn jede Eingangsleitung/Ausgangsleitung eine seri­ elle Schnittstellenleitung ist, der Schalter derart ausge­ bildet, daß er eine Serien-Parallel-Umsetzung der von jeder Eingangsleitung kommenden Informationsdaten für jedes p Ziffern umfassende Wort durchführt, während dann jede Schaltstufe so ausgebildet ist, daß eine Parallelverarbei­ tung beim Leitwegfinden der Informationsdaten für gleich­ zeitig p Bits eines Worts parallel erfolgt.

Fig. 7 zeigt ein Beispiel für eine derartige Ausgestaltung.

Der selbstleitweglenkende Schalter nach Fig. 7 ist ausge­ legt für eine Anzahl von Eingangs-/Ausgangs-Leitungen von n (n = 2 ^k ) und besitzt in Kaskade geschaltete k Schaltstufen 12 ₁ bis 12 _k . Die Eingangsleitungen IN ₁ bis IN _n besitzen Se­ rien-Parallel-Umsetzer 11 ₁ bis 11 _n für p Bits, und die p Bits umfassenden Parallel-Ausgänge sind an p Bits umfas­ sende parallel geschaltete Eingangsverbindungsleitungen X ₁₁ bis X _{n 1} angeschlossen. Die Eingangs- und Ausgangsverbin­ dungsleitungen X _ji und X _{j(i + 1)} jeder Schaltstufe 12 _i sind p parallele Leitungen für p Bits, und die internen Verbin­ dungsleitungen Y _{1 i} bis Y _ni für die zyklisch in Kaskade ge­ schalteten Speicher/Schalter-Elemente E _{1 i} bis E _ni in jeder Schaltstufe 12 _i sind ebenfalls für p Bits vorgesehene pa­ rallele Leitungen. Die parallelen p Bit-Ausgangsverbin­ dungsleitungen X _{1 (k + 1)} bis X _{n(k + 1)} der Endschaltstufe 12 _a sind an für p Bits vorgesehene Parallel-Serienumsetzer 14 ₁ bis 14 _n angeschlossen, deren Ausgänge an die Ausgangslei­ tungen OUT ₁ bis OUT _n angeschlossen sind.

Informationsdaten, jeweils mit einem Vorsatz behaftet, wer­ den an die Serien-Parallel-Umsetzer 11 ₁ bis 11 _n von den Eingangsleitungen IN ₁ bis IN _n angelegt. Die Serien-Paral­ lel-Umsetzer 11 ₁ bis 11 _n wandeln jeweils die eingegebene Informationsdatenmenge um aus serieller in parallele Form für ein p Ziffern umfassendes Wort mit dem p Bits umfassen­ den Vorsatz H und geben das die p Bits umfassende Parallel- Wort auf die Eingangsverbindungsleitung X _ji . Wenn in diesem Fall p<n gilt, wird ein p parallele Bits umfassendes In­ formationsdatenwort alle n Taktsignale an jede Reihe j der ersten Schaltstufe gelegt. Das Element E _ji jeder Stufe vollzieht eine Parallelverarbeitung zum Durchleiten der eingegebenen parallelen Informationsdaten, synchron mit dem Systemtakt. Folglich entsprechen die Impulsdiagramme für den Betrieb der Informationsdaten in diesem k Stufen umfas­ senden Schalter mit eigener Leitweglenkung im wesentlichen den Diagrammen in den Fig. 5A bis 5H. Wenn n = p = 8 und k = 3 für den Schalter nach Fig. 7 gilt, entsprechen die Im­ pulsdiagramme exakt denjenigen, die in Fig. 5A bis 5H ge­ zeigt sind, obschon die Informationsdatenwerte in jedem Element bei jedem Systemtakt als Einheit von acht paral­ lelen Bits gehandhabt werden. Im allgemeinen gilt, daß, wenn p<n, es notwendig ist, die Eingangs-Zeitsteuerung so einzustellen, daß die Informationsdaten von den Eingangs­ leitungen IN ₁ bis IN _n derart an die Serien-Parallel-Umset­ zer 11 ₁ bis 11 _n gegeben werden, daß nach jeweils p aufein­ anderfolgenden Bits ein vorbestimmtes Zeitintervall belas­ sen wird und die Serien-Parallel-Umsetzer 11 ₁ bis 11 _n die Informationsdaten alle n Taktsignale ausgeben. Für den Fall n p ist es jedoch möglich, die Informationsdaten sukzes­ sive von den Eingangsleitungen IN ₁ bis IN _n synchron mit dem Taktsignal in die Serien-Parallel-Umsetzer 11 ₁ bis 11 _n ein­ zugeben, ohne daß die Notwendigkeit besteht, die Eingabe- Zeitsteuerung einzustellen, und die Daten bei jedem p-ten Takt in Form von p parallelen Bits von den Serien-Parallel- Umsetzern 11 ₁ bis 11 _n auszugeben.

Bei der Ausführungsform für die p-Bit-Parallelverarbeitung nach Fig. 7 muß jedes Speicher/Schalter-Element E _ji eben­ falls für eine Parallelverarbeitung von p Bits ausgelegt sein. Dazu ist es notwendig, daß jede der Verbindungslei­ tungen X _ji , X _{j(i + 1)}, Y _ji und Y _{(j + 1) i} nach Fig. 6 eine p Bits umfassende Parallelleitung ist und weiterhin der Da­ tenspeicher D _ji sowie der Verbindungsleitungs-Selektor S _ji ebenfalls p-fach ausgebildet sind. In diesem Fall jedoch kann die Selektorsteuerung C _ji einfach ausgebildet sein und kann gemeinsam für die p Datenspeicher D _ji sowie die p Ver­ bindungsleitungs-Selektoren S _ji verwendet werden. Ein spe­ zielles Betriebsbeispiel für eine derartige Ausgestaltung ist in Fig. 8 dargestellt.

Fig. 8 zeigt die Anordnung des Elements E _ji der j-ten Reihe in der i-ten Schaltstufe 12 _i . Die p Datenspeicher D _ji , ₁ bis D _{ji, p} sind an die entsprechenden Bitleitungen der für p parallele Bits ausgelegten Eingangsverbindungsleitung X _ji und die für p Bits vorgesehene interne Verbindungsleitung Y _ji angeschlossen. Die p Verbindungsleitungs-Selektoren S _ji , ₁ bis S _{ji, p} sind ebenfalls an die entsprechenden Bit­ leitungen der Ausgangsverbindungsleitung X _{j(i + 1)} sowie die interne Verbindungsleitung Y _{(j + 1) i} angeschlossen, von denen jede parallele p Bits umfaßt. Mit der Annahme, daß das i-te Bit h _i des Vorsatzes zum Steuern der Leitwegführung der i- ten Schaltstufe 12 _i , zu dem das Element E _ji gehört, das i- te Bit der p Bits umfassenden Informationsdaten ist, ist die einzelne Selektorsteuerung C _ji mit ihrem Eingang an die i-te Bitleitung X _{ji, i} der Eingangsverbindungsleitung X _ji angeschlossen, während ihr Ausgang an sämtliche p Verbin­ dungsleitungs-Selektoren S _ji ,₁ bis S _{ji, p} angeschlossen ist.

Jeder Datenspeicher D _{ji, i} besitzt ein ODER-Glied 26, das an die i-te Bitleitung der Eingangsverbindungsleitung X _ji so­ wie der internen Verbindungsleitung Y _ji angeschlossen ist, und ein D-Flipflop DF 1, dessen Datenanschluß an den Ausgang des ODER-Glieds 26 gekoppelt ist. Das Flipflop DF 1 spei­ chert ihm zugeführte Daten-Bits mit dem Systemtaktsignal SCK. Jeder Verbindungsleitungs-Selektor S _{ji, i} besitzt zwei UND-Glieder 27 und 28 deren beide Eingänge parallel zuein­ ander geschaltet sind. Jedes der UND-Glieder 27 und 28 ist mit einem Eingang an den Q-Ausgang des Flip-Flops DF 1 des Datenspeichers D _{ji, i} angeschlossen, während der andere Ein­ gang an den Ausgang der Selektorsteuerung C _ji angeschlossen ist. Die Selektorsteuerung C _ji besitzt ein ODER-Glied 29, das an die i-te Bitleitung X _{ji, i} der Eingangsverbindungs­ leitung X _ji angeschlossen ist, und ein D-Flipflop DF 2, das mit seinem Dateneingang an den Ausgang des ODER-Glieds 29 angeschlossen ist. Von der i-ten Bitleitung X _{ji, i} der p parallele Bits umfassenden Eingabeverbindungsleitung X _ji wird das i-te Bit h _i des Vorsatzes h über das ODER-Glied an den Dateneingang des D-Flipflops DF 2 gelegt, und wenn das i-te Bit h _i dort von dem Systemtakt SCK gespeichert wird, wird das Signal an seinem Ausgang Q den Verknüpfungsglie­ dern der Verbindungsleitungs-Selektoren S _{ji, 1} bis S _{ji, p} zu­ geführt. Wenn das i-te Bit h _i den Wert "0" hat, d. h. wenn der Q-Ausgang des Flipflops DF 2 "0" ist, ist das UND-Glied 27 geöffnet, durch das die p Bits umfassenden Informations­ daten in den p Flipflops DF 1 der Datenspeicher D _{ji, 1} bis D _{ji, p} simultan auf den p parallelen Ausgangsverbindungslei­ tungen X _{j(i + 1)} liegen. Wenn das i-te Bit h _i eine "1" ist, d. h., wenn der Q-Ausgang des Flipflops DF 2 eine "1" ist, sind sämtliche UND-Glieder 28 geöffnet, so daß durch sie hindurch die p Bits umfassenden Informationsdaten, die in den p Flipflops DF 1 der Datenspeicher D _{ji, 1} bis D _{ji, p} ge­ speichert sind, gleichzeitig auf die p Leitungen der inter­ nen Verbindungsleitung Y _{(j + 1) i} gelangen und dem Element E _{(j + 1) i} der (j + 1)-ten Reihe gegeben werden. Das ODER-Glied 29 empfängt ein zyklisches Schiebesteuersignal SCS ₁, wel­ ches auf "1" bleibt, wenn die Elemente E _{1 i} bis E _ni in der gleichen i-ten Schaltstufe 12 _i die zyklische Verschiebeope­ ration kontinuierlich bei (2 ^{i -1}) Systemtaktsignalen durch­ führen. Ist das Steuersignal SCS _i eine "1", so ist der Q- Ausgang des Flipflops DF 2 ebenfalls eine "1", und folglich bleiben sämtliche UND-Glieder 28 während der Dauer der (2 ^{i - 1)} Systemtaktsignale, von denen einer zum Speichern des Vorsatzbits h _i mit dem Wert "1" dient, offen. Dies ist der Grund, warum nach dem Anlegen des Systemtaktsignals SCK an die Flipflops DF 1 der Datenspeicher D _{ji, 1} bis D _{ji, p} die von der oberen internen Verbindungsleitung Y _ji verschobenen In­ formationsdaten in den p Flipflops DF 1 gespeichert werden und auf die untere interne Verbindungsleitung Y _{(j + 1) i} über die p UND-Glieder 28 ausgegeben werden.

Während das Beispiel nach Fig. 8 in Verbindung mit dem Fall beschrieben wurde, daß die Eingangs-Informationsdaten je­ weils einer p Bits umfassenden Serien-Parallel-Umsetzung unterzogen werden und jedes Element in dem Schalter eine für p Bits ausgelegte parallele Leitweglenkung durchführt, so ist es auch möglich, die Leitweglenkung für die Informa­ tionsdaten in serieller Form durchzuführen, ohne daß eine Serien-Parallel-Umsetzung erfolgt. In diesem Fall reicht es aus, lediglich ein p Bits umfassendes Schieberegister in dem Datenspeicher D _ji jedes Speicher/Schalter-Elements E _ji gemäß Fig. 6 vorzusehen und das Schieberegister mit einem weiteren Takt zu betreiben, dessen Frequenz p-mal höher ist als der Systemtakt SCK.

Aus der Beschreibung der Impulsdiagramme nach den Fig. 5A bis 5H geht hervor, daß während aufeinanderfolgender n Sy­ stemtaktsignale SCK die Informationsdaten M ₁ bis M _n gleichzeitig auf die Eingangsleitungen IN ₁ bis IN _n gegeben werden (siehe Fig. 4) und jeweils zu irgendeiner der Aus­ gangsleitungen OUT ₁ bis OUT _n geleitet werden. Die Leitin­ formation (Modulo n der Differenzen zwischen der Anzahl der Eingangsleitungen und der damit zu verbindenden Ausgangs­ leitungen) und die Ausgabe-Zeitsteuerung während der auf­ einanderfolgenden n Systemtaktsignale besitzen eine feste Eins-Zu-Eins-Entsprechung, wie aus Fig. 5H hervorgeht. Wenn also die Eingangsleitungen IN ₁ bis IN _n und die Ausgangslei­ tungen OUT ₁ bis OUT _n in einer Eins-Zu-Eins-Beziehung mit­ einander verbunden werden, wird die Informationsdatenmenge zu unterschiedlichen Taktpositionen auf den Ausgangsleitun­ gen OUT ₁ bis OUT _n bei den aufeinanderfolgenden n Taktsigna­ len zur Verfügung stehen, und für die sukzessive Zuführung von Informationsdaten bei jeweils n Taktsignalen zu jeder der Eingangsleitungen IN ₁ bis IN _n werden die Informations­ daten bei jedem n-ten Takt an den festgelegten Ausgangslei­ tungen OUT ₁ bis OUT _n erscheinen. Wenn einige der Eingangs­ leitungen IN ₁ bis IN _n zwischenzeitlich an die gleiche Aus­ gangsleitung gelegt sind, werden die Informationsdaten zu mehreren unterschiedlichen Taktpositionen innerhalb der auf­ einanderfolgenden n Taktsignale auf der Ausgangsleitung zur Verfügung gestellt. Weiterhin ändern sich diese Taktposi­ tionen nach Maßgabe des Inhalts der Vorsätze H. Für gewöhn­ lich ist es nicht vorzuziehen, Informationsdaten zu den Ausgangsleitungen OUT ₁ bis OUT _n zu übertragen, wenn die Ausgabe-Zeitfolge unter den Ausgangsleitungen variiert oder wenn die Ausgabeintervalle mit der Zeit variieren. Fig. 9 zeigt eine Ausführungsform der Erfindung, bei der dieses Problem gelöst ist.

Die Ausführungsform nach Fig. 9 ist in ihrem Aufbau iden­ tisch mit der nach Fig. 7, mit der Ausnahme, daß die Schaltstufen 12 ₁ bis 12 _k jeweils für eine Parallelverarbei­ tung von n Bits ausgelegt ist. Bei dieser Ausführungsform sind Pufferschaltungen 21 ₁ bis 21 _n an die Ausgangsverbin­ dungsleitungen X _{1 (k + 1)} bis X _{n(k + 1)} der abschließenden, k- ten Schaltstufe 12 _k angeschlossen. Diese Pufferschaltungen 21 ₁ bis 21 _k stellen den Strom der parallelen n Informa­ tionsdatenbits derart ein, daß die von den Ausgangsverbin­ dungsleitungen X _{1 (k + 1)} bis X _{n(k + 1)} synchron mit dem Sy­ stemtakt SCK empfangenen Informationsdaten vorübergehend gespeichert und dann synchron mit einem Takt nCK, der zu jeweils n Systemtaktsignalen SCK auftritt, zu den Parallel- Serien-Umsetzern 14 ₁ bis 14 _n ausgegeben werden. Folglich müssen die Parallel-Serien-Umsetzer 14 ₁ bis 14 _n nur die Eingangsinformationsdaten alle n Systemtaktsignale empfan­ gen, so daß ihre Betriebs-Zeitablauffolge in einfacher Weise gesteuert werden kann.

Fig. 10 zeigt ein Beispiel für den Aufbau einer Puffer­ schaltung 21 _j , wie sie in der Ausführungsform nach Fig. 9 verwendet wird. Einer vorbestimmten Bitposition in jeder n Bits umfassenden Informationsmenge wird ein einen aktiven Kanal kennzeichnendes Bit zugeordnet, welches das Vorhan­ densein von Informationsdaten anzeigt, und wenn dieses Ka­ nal-Bit eine "1" ist, so bedeutet dies das Vorhandensein von Informationsdaten. Der Puffer 21 _j umfaßt einen Detektor für einen aktiven Kanal, 21 A, einen Adreßgenerator/Steuerer 21 B und einen Schreib/Lese-Speicher 21 C. Die n parallele Bits umfassende Eingabeverbindungsleitung X _{j(k + 1)} ist an den Kanaldetektor 21 A angeschlossen, um festzustellen, ob in einer vorbestimmten Bitleitung, welche dem Kanalbit ent­ spricht, eine "1" vorhanden ist oder nicht. Jedesmal, wenn der Kanaldetektor 21 A eine "1" feststellt, erzeugt der Adreßgenerator 21 B eine Schreibadresse und generiert außer­ dem eine Leseadresse synchron mit dem Takt nCK bei Zeitin­ tervallen von jeweils n Systemtaktsignalen SCK, und er er­ zeugt ein Lese/Schreib-Befehlssignal zusammen mit derarti­ gen Adressen. Im vorliegenden Fall jedoch sind die Schreibadresse und die Leseadresse um einen halben Zyklus in der Phase verschoben. Der Schreib/Lese-Speicher (RAM) 21 C spricht auf den Schreibbefehl an, indem er unter einer gegebenen Adresse die n Bits umfassende Informationsmenge, die über den Kanaldetektor 21 A eingegeben wurde, ein­ schreibt und eingeschriebene Informationsdaten in einer vorbestimmten Reihenfolge ausliest, und zwar alle n Sy­ stemtaktsignale. Die so ausgelesenen Informationsdaten wer­ den alle n Systemtaktsignale zu dem Parallel-Serien-Umset­ zer 14 _j gegeben. Wenn die Taktposition zwischen aufeinan­ derfolgenden Informationsdaten, die von der gleichen Einga­ beleitung alle n Systemtaktsignale zu dem Puffer 21 _j gesen­ det werden, von Informationsdaten von anderen Eingangslei­ tungen belegt sind, d. h., wenn die Intervalle zwischen be­ nachbarten Informationsdaten kürzer werden als die n Takt­ signalen entsprechende Länge, und zwar aufgrund einer vor­ übergehenden Verkehrskonzentration auf einer Ausgangslei­ tung, können die Informationsdaten von dem Puffer 21 _j stets alle n Systemtaktsignale ausgegeben werden. Eine Zunahme des auf einer speziellen Ausgangsleitung konzentrierten Verkehrs sowie eine Zunahme der zeitlichen Länge des kon­ zentrierten Verkehrs sind möglich, wenn man in einfacher Weise die Kapazität des RAM 21 C erhöht.

Bei jedem der oben beschriebenen Ausführungsbeispiele des selbst den Leitweg lenkenden Schalters werden die in jede Eingangsleitung IN _j eingegebenen Informationsdaten zu einer der Ausgangsleitungen übertragen, d. h. es wird eine soge­ nannte Eins-Zu-Eins-Verbindung durchgeführt. Diese Aus­ führungsbeispiele können auch mit einer Funktion für eine Rundfunk- oder Rundspruchverbindung, d. h. einer Eins-Zu-N- Verbindung, ausgestattet werden, so daß jede Eingangslei­ tung bei Bedarf mit sämtlichen Ausgangsleitungen verbunden werden kann. Um eine derartige Funktion zu realisieren, ist ein zusätzliches Rundfunkverbindungs-Bit (BC-Bit) als Teil der Leitinformation für sämtliche Informationsdaten an einer vorbestimmten Bitposition vorgesehen. Abhängig davon, ob das BC-Bit "1" ist oder nicht, entscheidet jedes Spei­ cher/Schalter-Element jeder Schaltstufe, ob eine Rundfunk­ verbindung gemacht werden soll oder nicht. Wenn das BC-Bit den Wert "1" hat, erfolgt die Rundfunkverbindung ungeachtet der anderen k-Bits in dem Vorsatz H. Zur Realisierung der Verschaltung bei einer Rundfunkverbindung nach der Ausfüh­ rungsform nach Fig. 7 wird jedes Speicher/Schalter-Element E _ji in der in Fig. 11 dargestellten Weise ausgebildet.

Bei dem Element E _ji , das für eine Rundfunkverbindung ge­ eignet ist, und wie es in Fig. 11 dargestellt ist, sind, ähnlich wie bei der Anordnung nach Fig. 8, die Datenspei­ cher D _ji , ₁ bis D _{ji, p} sowie die Verbindungsleitungs-Selekto­ ren S _{ji, 1} bis S _{ji, p} an die p parallelen Bitleitungen jeder der Verbindungen X _ji und Y _ji angeschlossen, und die gemein­ same Selektorsteuerung C _ji , die die Selektoren S _{ji, 1} bis S _{ji, p} steuert, ist an die i-te Bitleitung der Verbindungs­ leitung X _ji angeschlossen. Das in Fig. 11 dargestellte Ele­ ment E _ji unterscheidet sich von dem Element E _ji nach Fig. 8 darin, daß eine Rundfunkverbindungs-Steuerung (im folgenden als BC-Steuerung) B _ji vorgesehen ist, die an eine i-te Bit­ leitung der Verbindungsleitung X _ji angeschlossen ist, und daß der Ausgang der Selektorsteuerung C _ji vom Ausgang der BC-Steuerung B _ji gesteuert wird. Die BC-Steuerung B _ji wird gebildet durch ein D-Flipflop DF 3, das an die i-te Bitlei­ tung angeschlossen ist, und sie empfängt von der i-ten Bit­ leitung einen Wert b des BC-Bits und speichert ihn in dem Flipflop DF 3. Zwei ODER-Glieder 33 und 34 sind an den Aus­ gang des Flipflops DF 2 der Selektorsteuerung C _ji ange­ schlossen und sind mit ihren Ausgängen an die UND-Glieder 27, 28 jedes der Verbindungsleitungs-Selektoren S _{ji, 1} bis S _{ji, p} angeschlossen. Wenn also der Wert b des im Flipflop DF 3 gespeicherten BC-Bits den Wert "0" hat, ist eines der UND-Glieder 27 und 28 der Selektoren S _{ji, 1} bis S _{ji, p} ent­ sprechend dem Wert h _i des i-ten Bits des Vorsatzes H, wel­ ches in dem Flipflop DF 2 der Selektorsteuerung C _ji gespei­ chert ist, geöffnet. Wenn der Wert p des im Flipflop DF 3 gespeicherten BC-Bits den Wert "1" hat, gelangt der Wert "1" über die ODER-Glieder 33 und 34 der Selektorsteuerung C _ji an die UND-Glieder 27 und 28 der Verbindungsleitungs- Selektoren S _{ji, 1} bis S _{ji, p} , wodurch beide UND-Glieder 27 und 28 geöffnet werden. Als Ergebnis gelangen die p Bits umfassenden Informationsdaten, die von der Verbindungslei­ tung X _ji kommen und in den Datenspeichern D _{ji, 1} bis D _{ji, p} gespeichert sind, über die UND-Glieder 27 und 28 der Ver­ bindungsleitungs-Selektoren S _{ji, 1} bis S _{ji, p} auf beide Ver­ bindungsleitungen X _{j(j + 1)} und Y _{(j + 1) i} , ungeachtet des Werts des Vorsatzes h _i . Durch Herstellen der Rundfunkverbindung für eine der n Eingangsleitungen werden die p Bits umfas­ senden Informationsdaten M an unterschiedlichen der n auf­ einanderfolgenden Systemtakt-Positionen auf sämtliche der n Ausgangsleitungen gegeben.

Bei der Ausführungsform nach Fig. 7 oder 9 kann die Länge der als eine Gruppe (z. B. ein p-Bit-Wort) zu behandelnden Informationsdaten bei jedem Element kürzer oder nicht kür­ zer sein als ein vollständiger Informationsblock, der von einer gewünschten Eingangsleitung zu einer der Ausgangslei­ tungen zu übertragen ist. In jedem Fall muß jede Informa­ tionsdatenmenge einen Vorsatz H enthalten, da der Informa­ tionsblock einer Wegleitsteuerung für jedes p Ziffern um­ fassende Wort oder n Ziffern umfassende Wort unterworfen werden muß. Ist die Bitlänge eines Wortes relativ kurz, nimmt das Belegungsverhältnis des Vorsatzes H innerhalb eines Wortes zu, beeinträchtigt also den Leitwegsteuer- Wirkungsgrad für die eingegebenen Informationsdaten durch den selbstleitweglenkenden Schalter. Wenn die Bitlänge (p oder n) eines Wortes erhöht wird, um die Leitweglenk-Effi­ zienz zu steigern, nimmt der Umfang der Hardware für jedes Speicher/Schalter-Element E _ji , welches gleichzeitig paral­ lele Bits jedes Wortes verarbeitet, in der aus Fig. 8 und 11 ersichtlichen Weise zu. Als Lösung dieses Problems kann der Schalter zum Leiten eines durchgehenden Informations­ blocks gewünschter Länge (d. h. einer geschalteten Einheit entsprechend einem Packet bei der Packet-Durchschaltung) ausgebildet sein, wobei ein solcher Informationsblock lediglich einen Vorsatz aufweist und ein ganzzeiliges viel­ faches eines p-Ziffern-Wortes (oder 55464 00070 552 001000280000000200012000285915535300040 0002003740338 00004 55345 eines n-Ziffern-Wortes) darstellt, d. h. ein Informationsblock variabler Länge ist. Hierzu braucht jedes beispielsweise in Fig. 7 dargestellte Element E _ji lediglich in der in Fig. 12 dargestellten Weise ausgestaltet zu werden.

Das Element E _ji nach Fig. 12 unterscheidet sich von dem nach Fig. 8 nur in dem Aufbau der Selektorsteuerung C _ji . In Fig. 12 umfaßt die Selektorsteuerung C _ji n in Kaskade ge­ schaltete Flipflops F ₁ bis F _n , UND-Glieder 35 und 36, denen das i-te Bit h _i des Vorsatzes und das Ausgangssignal des Flipflops F _n zugeführt werden, und weiterhin ODER-Glieder 29, durch die hindurch die Ausgangssignale der UND-Glieder dem Eingang des Flipflops F ₁ zugeführt werden. Die UND- Glieder 35 und 36 empfangen jeweils unter einer vorbestimm­ ten Zeitsteuerung durch den Systemtakt SCK ein Holsteuer­ signal FC _i . Bei Erhalt dieses Hol-Steuersignals FC _i wird das UND-Glied 35 geöffnet, und das Vorsatz-Bit h _i gelangt über das ODER-Glied 29 in das Flipflop F ₁. Beim Auftreten des nächsten Systemtaktsignals SCK nimmt das Hol-Steuer­ signal FC _i den Wert "0" an und das UND-Glied 36 wird geöff­ net. Das so eingegebene Vorsatz-Bit h _i wird synchron mit dem Systemtaktsignal SCK durch die Flipflops F ₁ bis F _n ver­ schoben und gelangt unter Durchlaufen des UND-Glieds 36 und des ODER-Glieds 29 zu dem Flipflop F ₁ zurück. Auf diese Weise vollzieht das Vorsatzbit h _i eine zirkulierende Bewe­ gung durch die Flipflops F ₁ bis F _n bei jeweils n System­ takten. Damit wird das Vorsatzbit h _i alle n Systemtakte an sämtliche Verbindungsleitungs-Selektoren S _{ji, 1} bis S _{ji, p} gelegt. Auf diese Weise wird der Informationsblock mit einer Länge, die ein ganzzeiliges Vielfaches von p ist, sukzessive in einzelne p-Ziffern-Wörter zerlegt. Das i-te Bit des vorangehenden p-Ziffern-Wortstücks wird als Vor­ satzbit h _i in dem Element E _ji jeder i-ten Schaltstufe ge­ halten und die nachfolgenden parallelen p-Ziffern-Wort­ stücke, die alle n-Systemtakte eingegeben werden, werden für die Leitweglenkung verarbeitet, und zwar unter der Steuerung des Vorsatzbits h _i , wie es oben erläutert wurde.

Wie oben in Verbindung mit den Impulsdiagrammen von Fig. 5A bis 5H beschrieben, werden Informationsdaten, die von der­ selben Eingangsleitung an den Schalter gelegt werden, und die denselben Vorsatz H besitzen, in Intervallen von n Sy­ stemtakten an jedes Speicher/Schalter-Element E _ji gelegt, welches sie durchlaufen sollen. In diesem Fall besteht die Möglichkeit, daß bei jedem n-ten Systemtaktzug Informa­ tionsdaten von anderen Eingangsleitungen als alle n-te Taktzüge ähnlich eintreten können. Im allgemeinen können p Ziffern umfassende Wortstücke jedes Informationsblocks in jedes der Elemente E _{1 i} bis E _ni der i-ten Schaltstufe 12 _i in Intervallen von 2 ^{k-i + 1} (d. h.: n/2 ^{i -1}) Systemtakten eintre­ ten. Die Anzahl von p-Ziffern-Wortstücken von Informations­ blöcken, die von verschiedenen Eingangsleitungen in jedes Element E _ji während aufeinanderfolgender n Systemtakten eintreten können, beträgt 2 ^{i -1}. Folglich ist dafür Sorge getroffen, daß das Hol-Steuersignal FC _i , das an die Selek­ torsteuerung C _ji jedes Elements E _ji gelegt wird, an einer gewünschten Taktposition bei jeweils 2 ^{k-i + 1} Systemtakten geliefert werden kann. Wenn die Leitweglenkung für einen Informationsblock mit einer Bitlänge, die ein ganzzeiliges Vielfaches von p ist, z. B. 1 mal länger als p ist, abge­ schlossen wird, indem die Leitweglenkung 1 mal in Interval­ len von n Systemtakten durchgeführt ist, wird das Hol-Steu­ ersignal FC _i an die Selektorsteuerung C _ji bei einer Taktpo­ sition gelegt, in der das führende p-Ziffern-Wortstück des nächsten Informationsblocks in die Datenspeicher D _{ji, 1} bis D _{ji, p} gelangen. Auf diese Weise wird ein neues Vorsatzbit h _i in das Flipflop F ₁ geleitet und nacheinander unter Durchlaufen der Flipflops F ₁ bis F _n zyklisch gehalten. Wie aus der obigen Beschreibung hervorgeht, läßt sich durch ge­ eignete Auswahl der Taktposition für das Erzeugen des Hol- Steuersignals FC _i eine selbstleitweglenkende Schalteranord­ nung erhalten, die in der Lage ist, einen Informationsblock variabler Länge zu leiten.

Beim oben beschriebenen Ausführungsbeispiel wird, weil sämtliche Flipflops DF 1 für die Informationsbit-Zwischen­ speicherung von p Bits gleichzeitig angesteuert werden, ein starker Treiberstrom benötigt, was zu dem Nachteil führt, daß die Arbeitsgeschwindigkeit begrenzt ist. Fig. 13 zeigt ein Ausführungsbeispiel, bei dem die Treiber-Zeitpunkte für die Flipflops verteilt sind, um einen solchen nachteiligen Effekt zu vermeiden.

Fig. 13 zeigt einen selbstleitweglenkenden Schalter, der n = 2 ^k Eingangs-/Ausgangs-Leitungen und k Schaltstufen be­ sitzt und die Leitweglenkung eines Informationsblock für jeweils n-Ziffer-Wortstücke in paralleler Anordnung durch­ führt. Die Verbindung der Schaltstufen 12 ₁ bis 12 _k und die Verbindung der Speicher/Schalter-Elemente E _{1 i} bis E _ni in jeder Schaltstufe entsprechen dem Ausführungsbeispiel nach Fig. 7. Das vorliegende Ausführungsbeispiel ähnelt demnach Fig. 12 darin, daß jedes Element E _ji mit einer Vorsatzbit- Haltefunktion ausgestattet ist, unterscheidet sich von jenem aber darin, daß in Fig. 13 das parallele Bits umfas­ sende n-Ziffern-Wortstück Bit für Bit mit aufeinanderfol­ genden n Systemtakten verarbeitet wird. Um eine solche Ver­ arbeitung zu erreichen, setzt jeder der Serien-Parallel-Um­ setzer 23 ₁ bis 23 _n , der an die Eingangsleitungen IN ₁ bis IN _n angeschlossen ist, jedes n-Ziffern-Wortstück des Ein­ gangsinformationsblocks (dieser hat eine Bitlänge von l × n Bits, wobei l eine natürliche Zahl größer oder gleich 1 ist) in n parallele Bits um, um sie ein Bit nach dem ande­ ren synchron mit dem Systemtakt auszugeben, beginnend am Vorsatz oder Kopf des Blocks. Fig. 14 zeigt die Beziehung zwischen der Bitkette a ₁ a ₂ . . . a _ln des in die Eingangsleitung IN _j eingegebenen Informationsblocks und den Informations­ block-Bits, die von dem Serien-Parallel-Umsetzer 23 _j umge­ setzt werden und von diesem auf die parallelen n Bits der n Bits umfassenden Eingangsverbindungsleitung X _ji , d. h. auf die Leitungen X _{j 1, 1} bis X _{ji, n} ausgegeben wird. Die k Bits a ₁ bis a _k am Kopf des Blocks bilden den Vorsatz H. Das so verschobene parallele n-Ziffern-Wortstück wird so, wie es ist, in den Schaltstufen 12 ₁ bis 12 _k eins nach dem anderen einer Leitweglenkung unterzogen. Die verschobenen paral­ lelen n Bits, die von der Ausgangsverbindungsleitung X _{j(k + 1)} der End-Schaltstufe 12 _k ausgegeben werden, werden durch einen Parallel-Serien-Umsetzer 24 _j umgesetzt und auf die gleiche Ausgangsleitung in Form einer seriellen Bit­ kette ausgegeben, während die ursprüngliche Taktpositions­ beziehung beibehalten wird. Der innere Aufbau des Elements E _ji nach Fig. 13 ist in Fig. 15 dargestellt. Wie im Fall der Fig. 8 und 12 sind n Datenspeicher D _{ji, 1} bis D _{ji, n} an die Eingangsverbindungsleitung X _ji , bestehend aus n Bitlei­ tungen X _{ji, 1} bis X _{ji, n} , sowie an die interne Verbindungs­ leitung Y _ji , bestehend aus n parallelen Bitleitungen Y _{ji, 1} bis Y _{ji, n} , angeschlossen, und n Verbindungsleitungs-Selek­ toren S _{ji, 1} bis S _{ji, n} sind an die Ausgangsverbindungslei­ tung X _{j(i + 1)} aus n parallelen Bitleitungen X _{j(i + 1)}, ₁ bis X _{j(i + 1) n} und an die interne Verbindungsleitung Y _{(j + 1) i} , die aus parallelen n Bitleitungen Y _{(j + 1) i} , ₁ bis Y _{(j + 1) i, n} be­ steht, angeschlossen. Außerdem ist bei dieser Ausführungs­ form eine Selektorsteuerung C _{ji, f} (f = 1, 2, . . . n) mit einem Flipflop DF 2 für jedes Paar von Datenspeichern D _{ji, f} und Verbindungsleitungs-Selektoren S _{ji, f} vorgesehen. Der Satz aus Datenspeicher D _{ji, f} , Verbindungsleitungs-Selektor S _{ji, f} und Selektorsteuerung C _{ji, f} , welcher der gleichen Bitleitungsnummer f entspricht, soll im folgenden als Un­ terelement E _{ji, f} bezeichnet werden. Die n Flipflops DF 2 sind zyklisch in Kaskade geschaltet und bilden ein n Bits umfassendes zyklisches Schieberegister. Die Selektorsteue­ rung C _{ji, i} entsprechen der i-ten Bitleitung, ist an die i- te Bitleitung derart angeschlossen, daß sie das i-te Vor­ satzbit h _i synchron mit dem Hol-Steuersignal FC _i empfängt, wie im Fall von Fig. 12.

Fig. 16 ist eine dreidimensionale Darstellung der Ausfüh­ rungsform nach Fig. 13. Sämtliche Unterelemente E _{ji, 1} sämt­ licher Speicher/Schalter-Elemente E _ji , die der ersten Bit­ leitung der n parallelen Bits zugeordnet sind, sind in einer ersten Bitebene B ₁ dargestellt und in ähnlicher Weise sind sämtliche Unterelemente E _{ji, f} , die einer f-ten Bit­ leitung zugeordnet sind, in einer f-ten Bitebene B _f darge­ stellt. Die erste bis k-te Bitebene B ₁ bis B _k sind außerdem Vorsatzbit-Ebenen, und deshalb können sie auch als Steuerebenen bezeichnet werden. Die ausgegebenen parallelen n Bits a ₁ bis a _n , gekennzeichnet durch Punkte, veranschau­ lichen die Lagebeziehung der Ausgangstaktsignale und kenn­ zeichnen die Tatsache, daß die Bits in der Reihenfolge a ₁, a ₂, . . . a _n ausgegeben werden.

Im folgenden soll unter Bezugnahme auf Fig. 17 die Arbeits­ weise des in Fig. 15 dargestellten Elements E _ji beschrieben werden. Fig. 17 zeigt in Form von Impulsdiagrammen einen Ablauf, bei dem die Annahmen n = 8, i = 1 (d. h., es handelt sich um die erste Schaltstufe 12 ₁) und eine Informations­ block-Bitlänge von 18 Bits gemacht sind. Wie oben in Ver­ bindung mit Fig. 14 erwähnt wurde, sind in dem n-Ziffern- Wortstück des Informationsblocks, welches jeder Eingangsver­ bindungsleitung X _ji der ersten Schaltstufe zugeführt wird, die n Bits gegeneinander um jeweils einen Systemtakt ver­ schoben, und das n-Ziffern-Wortstück wird in diesem ver­ schobenen Zustand gehalten, während es durch die Schaltstu­ fen 12 ₁ bis 12 _k hindurchläuft. Folglich werden auch die einzelnen Bits des n-Ziffern-Wortstücks, das jedem Spei­ cher/Schalter-Element E _ji nach Fig. 15 hinzugefügt wird, ebenfalls um einen Systemtakt gegeneinander auf den n pa­ rallelen Bitleitungen X _{ji, 1} des X _{ji, n} verschoben. Am Anfang des Informationsblocks wird der k Bits (hier ist k = 3) um­ fassende Vorsatz (h ₁, h ₂, h ₃) eingefügt. Deshalb wird das Vorsatzbit h ₁ (a ₁ in Fig. 14) als erstes auf eine erste Bitleitung X _{ji, i} (mit i = 1) der Eingangsverbindungsleitung (Reihe X _{ji, i} in Fig. 17) gelegt und durch den Takt SCK dem Flipflop DF 1 eines ersten Datenspeichers D _{ji, i} (mit i = 1) zugeführt. Gleichzeitig wird es auch dem Flipflop DF 2 einer ersten Selektorsteuerung C _{ji, i} (mit i = 1) durch das Hol- Steuersignal FC _i zugeführt, welches mit der gleichen Zeit­ steuerung erzeugt wird wie die Zuführung des Vorsatzbits h ₁ zu dem Flipflop DF ₁ (Reihe H _{ji, i} in Fig. 17). Abhängig da­ von, ob das Vorsatzbit h _i (i = 1) den Wert "0" oder "1" hat, wird es von dem Datenspeicher D _{ji, i} (i = 1) auf eine erste Bitleitung X _{j(i + 1)}, _i (i = 1) der Ausgangsverbindungs­ leitung oder eine erste Bitleitung Y _{(j + 1) i, i} (i = 1) der unteren internen Verbindungsleitung (Reihe X _{j(i + 1)}, _i oder Y _{(j + 1) i, i)} gegeben. Das dem Flipflop DF 2 zugeführte Vor­ satzbit h ₁ wird durch die n zyklisch in Kaskade geschalte­ ten Flipflops DF 2 bei jedem Auftreten des Systemtakts SCK verschoben, wie in den Reihen H _{ji, i} und H _ji , _{(i + 1)} in Fig. 17 gezeigt ist, und das Vorsatzbit h _i erscheint erneut im Flipflop DF 2 der Selektorsteuerung C _{ji, i} (i = 1), nachdem n Takte vorüber sind. Durch das so zum Flipflop DF 2 der Se­ lektorsteuerung C _{ji, i} zurückgekehrte Vorsatzbit h ₁ wird die Ausgangsrichtung des nächsten Informationsbits a _{n + 1}, wel­ ches n (= 8) Systemtakte nach dem ersten Informationsbit a ₁ auf der ersten Bitleitung der Eingangsverbindungsleitung erscheint, in der oben erwähnten Weise gesteuert.

Das Informationsbit a _{n + 1} ist ein Informationsbit-Datenwert im gleichen Informationsblock, der, mit Ausnahme des Vor­ satzes, zu der gleichen Ausgangsleitung geliefert werden soll. Also wird dann, wenn das Informationsbit a _{n + 1} auf­ tritt, kein Hol-Steuersignal FC _i erzeugt.

Auch bei diesem Ausführungsbeispiel wiederholt jedes Spei­ cher/Schalter-Element das Ausgeben des n-Ziffern-Wortstücks zu der nachfolgenden Stufe und das Verschieben zu dem unte­ ren Element in einer vorbestimmten zeitlichen Beziehung, wie es bei den oben beschriebenen Ausführungsbeispielen der Fall war. Das heißt: Eine Reihe Y _{ji, i} in Fig. 17 zeigt ein Maxi­ mum von zwei 2 ^{(k -1}) Informationsbits b ₁, c ₁ d ₁ und e ₁, die von der oberen Verbindungsleitung Y _{ji, i} einen Takt nach dem Vorsatzbit h ₁ der Eingangsverbindungsleitung X _{ji, i} (i = 1) kontinuierlich verschoben werden. Diese Informationsbits werden von der oberen Verbindungsleitung Y _{ji, i} für eine Zeitspanne verschoben, während der das in einer Reihe SCS ₁ dargestellte Schiebesteuersignal den Wert "1" hat (für drei Systemtakte). Folglich werden sämtliche Bits h ₁, b ₁, c ₁, d ₁ und e ₁ in dem Flipflop DF 1 des Datenspeichers D _{ji, i} in der genannten Reihenfolge zwischengespeichert, und zwar bei je­ dem Auftreten des Systemtakts. Andererseits speichert das Flipflop DF 2 der Selektorsteuerung C _{ji, i} das Vorsatzbit h ₁, welches von dem UND-Glied 35 erhalten wird, wenn diesem auch das Hol-Steuersignal FC _i zugeführt wird und wenn das Schiebesteuersignal SCS _i (drei Takte lang) zugeführt wird, wie in der Reihe H _{ji, i} in Fig. 17 gezeigt ist. Als Folge davon wird, wenn das Vorsatzbit h ₁ "0" ist, dieses Bit auf die i-te Bitleitung der Ausgangsverbindungsleitung X _{j(i + 1)} gegeben, wie in Fig. 17 in der Reihe X _{j(i + 1)}, _i gezeigt ist, und dann werden für die nächsten drei Systemtakte, während denen das Schiebesteuersignal SCS _i den logischen Wert "1" hat, die Informationsbits b ₁, c ₁ und d ₁ sequentiell auf die i-te Bitleitung der unteren Verbindungsleitung Y _{(j + 1) i} ge­ geben, wie in der Reihe Y _{(j + 1) i, i} dargestellt ist. Wenn das Schiebesteuersignal SCS _i "0" wird, wird auch das Ausgangs­ signal des Flipflops DF 2 der Selektorsteuerung C _{ji, i} "0", demzufolge das Informationsbit e ₁, welches im Flipflop DF 1 des Datenspeichers D _{ji, i} gespeichert ist, dann auf die i-te Bitleitung der Ausgangsverbindungsleitung X _{j(i + 1)} gegeben wird, wie in Fig. 17 in der Reihe X _{j(i + 1)}, _i dargestellt ist. Wenn das Vorsatzbit h ₁ den Wert "1" hat, nimmt das Ausgangssignal des Flipflops DF 2, wie in der Reihe H _{ji, i} gezeigt ist, den Pegel "1" während vier Takten an, ein­ schließlich demjenigen, der durch h ₁ = 1 verursacht wird. Als Folge davon werden die Bits h ₁, b ₁, c ₁ und d ₁ nacheinander auf die i-te Bitleitung der unteren Verbin­ dungsleitung Y _{j(i + 1)} gegeben, wie in der Reihe Y _{j(i + 1)}, _i gezeigt ist, und durch den nächsten Takt wird das Informa­ tionsbit e ₁ auf die i-te Bitleitung der Ausgangsverbin­ dungsleitung X _{j(i + 1)} ausgegeben. Das gleiche gilt für die anderen Bitleitungen. Nach Beendigung der Leitweglenkung für den Informationsblock, der aus l × n Bits besteht, wird ein Vorsatzbit h ₁′ des nächsten Informationsblocks anspre­ chend auf ein Hol-Steuersignal FC ₁ eingegeben, um die Leit­ weglenkung für den nächsten Informationsblock durchzufüh­ ren. Hier muß folgender Punkt beachtet werden. Das erste Bit a ₁ des ersten n-Ziffern-Wortstücks des Informations­ blocks, der für die Leitweglenkung verarbeitet werden soll, d. h. das erste Bit h ₁ des Vorsatzes, tritt in ein gewisses Element der ersten Schaltstufe 12 ₁ ein und das erste Bit h ₁ wird von einer ersten von n parallelen Bitleitungen der Eingangsverbindungsleitung dieses Elements zu einem ersten Datenspeicher und einer ersten Selektorsteuerung, die zu der ersten Bitleitung gehört (Reihe X _{ji, 1} und FC ₁ in Fig. 17) geführt, wodurch die Richtung festgelegt wird, in der das n-Ziffern-Wortstück zu übertragen ist (Reihe X _{j(i + 1)}, _i oder Y _{(j + 1) i, i)}. Als nächstes wird, wenn das n-Ziffern- Wortstück in ein gewisses Element der zweiten Schaltstufe 12 ₂ eintritt, das zweite Bit a ₂ des n-Ziffern-Wortstücks, d. h. das zweite Bit h ₂ des Vorsatzes, von einer zweiten Bitleitung der Eingangsverbindungsleitung dieses Elements zu einem zweiten Datenspeicher und einer zweiten Selektor­ steuerung geleitet, die der zweiten Bitleitung zugeordnet sind. In diesem Fall war bereits das erste Bit a ₁ = h ₁ in dem ersten Datenspeicher desselben Elements einen Sy­ stemtakt vor dem obigen eingespeichert worden. Folglich wurde das erste Bit a ₁ der Leitwegsteuerung durch ein zy­ klisch verschobenes, vorausgehendes Vorsatzbit unterworfen, welches zufälligerweise zu der Zeit in die erste Selektor­ steuerung des ersten Elements eintrat, und es wäre ungewiß, zu welcher Ausgangsverbindungsleitung der End-Schaltstufe das erste Bit a ₁ schließlich gelangte. Auch in der dritten Schaltstufe 12 ₃ wird das zweite Bit a ₂ oder das zweite Vor­ satzbit h ₂, welches bereits in der zweiten Schaltstufe 12 ₂ verwendet wurde, einer ungewissen oder undefinierten Leit­ weglenkung unterzogen. Damit ist die Leitweglenkung für die k-1 Vorsatzbits h ₁, h ₂, h ₃ . . . h _{(k -1)} selbst nicht defi­ niert. Da diese Vorsatzbits, die einer nicht definierten Leitweglenkung unterzogen werden, den n zyklisch in Kaskade geschalteten Flipflop DF 2 bereits bei richtigen Zeitpunk­ ten in den Schaltstufen zugeführt werden, bevor sie der nicht definierten Leitweglenkung unterworfen werden, und weil sie anschließend zyklisch in den Flipflops DF 2 gehal­ ten wurden, läßt sich in den einzelnen Schaltstufen eine korrekte Leitweglenkung für eine Reihe von n-Ziffern-Wort­ stücken erreichen, die an das erste n-Ziffern-Wortstück an­ schließen. Jedes Vorsatzbit, welches der Leitweglenkung un­ terworfen wird, nachdem es einmal benutzt wurde, ist in der nächstfolgenden Schaltstufe unnötig und kann also beseitigt werden.

Bei dem in den Fig. 13 bis 17 dargestellten Ausführungsbei­ spielen bewegt sich das Vorsatzbit h ₁, weil es der Selektor­ steuerung C _{ji, i} von der i-ten Bitleitung jeder Eingangsver­ bindungsleitung X _ji in der i-ten Schaltstufe zugeführt wird und durch die n Selektorsteuerungen C _{ji, 1} bis C _{ji, n} syn­ chron mit dem Systemtakt verschoben wird, im Anschluß an die verschobenen Bits des n-Ziffern-Wortstücks, welche an die n parallelen Bitleitungen der Eingangsverbindungslei­ tung X _ji angelegt wurden. Deshalb läßt sich die Ausgabe­ richtung der Bits durch das Vorsatzbit steuern.

Fig. 18, 19 und 20 zeigen Beispiele für die Serien-Paral­ lel-Umsetzer 23 ₁ bis 23 _n sowie die Parallel-Serien-Umsetzer 24 ₁ bis 24 _n für die Ausführungsform nach Fig. 13 sowie die Taktsignale CK-1 und CK-2, die zur Ansteuerung der Umsetzer dienen. Zur Abkürzung der Darstellung sei n = 4 angenommen. Der Serien-Parallel-Umsetzer 23 _j nach Fig. 18 setzt eine Eingabe-Bitkette a ₁ a ₂ a ₃ a ₄ in parallele Bits um und liefert sie Stück für Stück auf die vier parallelen Bitleitungen, jeweils beim Auftreten eines Systemtaktsignals SCK. Der Parallel-Serien-Umsetzer 24 _j nach Fig. 19 setzt die so ver­ schobenen parallelen vier Bits a ₁, a ₂, a ₃ und a ₄ in einen einzelnen Bitstrom um.

Es sei angenommen, daß außer n = 4 auch k = 2 bei der Aus­ führungsform nach Fig. 13 gelte. Die Bits a ₁, a ₂ . . . a ₈ eines Informationsblocks, der in eine gewisse Eingangslei­ tung eingegeben wird, werden auf n parallelen Bitleitungen einer gewissen Ausgabeverbindungsleitung X _{j(k + 1)} der End- Schaltstufe 12 _k in Intervallen von n = 4 Taktsignalen auf jeder Bitleitung ausgegeben, wie Fig. 21 zeigt (z. B. a ₁, a ₅). Wenn jedoch Informationsbits b ₁, b ₂ . . . b ₈ eines ande­ ren Informationsblocks von einer anderen Eingangsleitung in Richtung auf die gleiche Ausgangsverbindungsleitung X _{j(k + 1)} gegeben werden, nachdem die Eingabe des einen Infor­ mationsblocks in die zuerst erwähnte Eingangsleitung been­ det ist, unterscheidet sich die Leitweglenkung dieser In­ formationsbits von der Leitweglenkung der Informationsbits des vorausgehenden Informationsblocks, und es ergibt sich eine Zeitdifferenz, die der Differenz zwischen den Leitwe­ gen entspricht, so daß die Ausgangsphasen der Informations­ bits (b ₁, b ₅), (b ₂, b ₆) . . .(b ₄, b ₈) sich von den Aus­ gangsphasen der Bits (a ₁, a ₅), (a ₂, a ₆) . . .(a ₄, a ₈) unter­ scheiden. Wenn diese Informationsbits b ₁, b ₂ . . . b ₈ so, wie sie sind, an die Parallel-Serien-Umsetzer 24 _j gelegt wer­ den, damit sie in serielle Form umgesetzt werden, kommt es zu Fehlern. Um dies zu vermeiden, ist ein Phasenkompensator 25 _j zwischen jede Ausgangsverbindungsleitung X _{j(k + 1)} und den Parallel-Serien-Umsetzer 24 _j nach Fig. 13 geschaltet. Fig. 22 und 23 zeigen ein Beispiel des Phasenkompensators 25 _j bzw. dessen Betriebs-Impulsdiagramm.

Bei dem Phasenvergleicher 25 _{j, i} nach Fig. 22 handelt es sich um einen Phasenvergleicher, der an die n parallelen Bitleitungen jeder der Ausgangsverbindungsleitungen X _{j(k + 1)} der k-ten End-Schaltstufe angeschlossen ist. Der Phasenver­ gleicher 25 _{j, i} besteht aus einem Setz/Rücksetz-(RS) Flipflop FF, das durch ein Eingangssignal gesetzt wird, ein D-Flipflop DF 4, das an den Q-Ausgang des Flipflops FF angeschlossen ist und dessen Inhalt in sich bei Empfang eines Taktsignals nCK, das in Intervallen von n Systemtak­ ten erzeugt wird, speichert, einer Verzögerungsschaltung 37, die das Eingangssignal um n Bits verzögert, und einen UND-Glied 38, welches das verzögerte Ausgangssignal der Verzögerungsschaltung 37 mit einer invertierten Version des Eingangssignals UND-verknüpft. Das UND-Glied 38 und das Flipflop DF 4 bilden ein Preferenz-Setz-S/R-Flipflop. Von den Informationsbits a ₁ bis a _{2 n} eines der gleichen Ein­ gangsleitung zugeführten Informationsblocks erscheinen die Informationsbits a _i und a _{n + i} der entsprechenden Bitzahlen i, (i + n) in den n-Ziffern-Wortstücken, die alle n Takte auf­ treten, auf der i-ten Bitleitung X _{j(k + 1)}, _i der Ausgangsver­ bindungsleitung X _{j(k + 1)}, die es in der Reihe X _{j(k + 1)}, _i in Fig. 23, für i = 1 dargestellt ist. Wenn ein Informations­ block von einer anderen Eingangsleitung in Richtung auf die gleiche Ausgangsverbindungsleitung gegeben wird, nachdem die Eingabe des obengenannten Informationsblocks beendet wurde, werden die Taktphasen bei der Ausgabe der Bits b ₁ und b _{n + 1 gegenüber den Phasen der Bits a 1 und a n + 1 verscho­ ben, wie in Fig. 23 bei b 1 und b n + 1 in der Reihe X j(k + 1), i gezeigt ist. In dem Fall gibt der Phasenkompensator 25 j, i die Informationsbits in festen Intervallen von n Takten aus, wie in der Reihe OUT j, i gezeigt ist. Es sei angenom­ men, das Flipflop FF befinde sich im zurückgesetzten An­ fangszustand. Wenn das eingegebene Bit a 1 den Wert "0" hat, bleibt das Flipflop FF zurückgesetzt, d. h. es hält das Bit a 1. Wenn das anschließend eingegebene Bit a n + 1 den Wert "1" hat, wird das Flipflop FF gesetzt und hält das Bit a n + 1. Ist das Bit a n + 1 eine "0", so hält das Flipflop FF das Bit a n + 1. Wenn das Bit a 1 den Wert "1" hat, wird das Flipflop FF gesetzt und hält das Bit a 1. Wenn das anschließend ein­ gegebene Bit a n + 1 den Wert "1" hat, wird das Bit a n + 1 = 0 an das UND-Glied 38 gegeben, zusammen mit dem von der Ver­ zögerungsschaltung 37 um n Takte verzögerten Bit a 1 = 1, und das Ausgangssignal "1" des UND-Glieds 38 wird an das Flipflop FF gelegt, und dieses zurückzusetzen, damit es an­ schließend das Bit a n + 1 = 0 hält. Nach allem gilt, daß die eingegebene Bitinformation stets durch das Flipflop FF ge­ halten wird, bis die nächste Bitinformation eingegeben wird, was durch eine Reihe FFQ in Fig. 23 dargestellt ist. Die jeweiligen Zustände, die so in dem Flipflop FF auf­ rechterhalten werden, werden durch den Takt nCK in das Flipflop DF 4 übernommen, von dem die Ausgangssignale a 1, a n + 1, b 1, b n + 1 mit regelmäßig kompensierten Phasen erhalten werden, wie in der Reihe OUT j, i in Fig. 23 gezeigt ist. Wie aus der obigen Beschreibung hervorgeht, werden bei dem Ausführungsbeispiel nach Fig. 15 die Vorsatzbits h 1, h 2 . . . h k -1, die in den Schaltstufen 12 1 bis 12 (k -1) verwen­ det werden, einer nicht definierten Leitweglenkung in den nachfolgenden Stufen unterzogen, sie sind mithin überflüs­ sig. Fig. 24 zeigt das Speicher/Schalter-Element E ji , wel­ ches so modifiziert ist, daß diese gebrauchten Vorsatzbits sofort in den zugehörigen Schaltstufen beseitigt werden. Dieses Speicher/Schalter-Element unterscheidet sich von demjenigen nach Fig. 15 dadurch, daß auf der Eingangsseite des Flipflops DF 1 in dem i-ten Datenspeicher D ji, i , das zu der Bitleitung i entsprechend dem Vorsatzbit h i gehört, ein UND-Glied 39 vorgesehen ist. Wenn das Hol-Steuersignal FC i zur Eingabe des Vorsatzbits h i in die i-te Selektorsteue­ rung C ji, i eingegeben wird, verschließt dieses Signal das UND-Glied 39 und verhindert somit die Zuführung des Vor­ satzbits h i zum Flipflop DF 1 des Datenspeichers D ji, i . Mit Ausnahme der oben geschilderten Situation arbeitet dieses modifizierte Speicher/Schalter-Element genauso und ist auch genauso aufgebaut wie das Speicher/Schalter-Element nach Fig. 15. Fig. 25 zeigt eine Ausführungsform für ein Spei­ cher/Schalter-Element, das für den Fall eingesetzt wird, daß der Schalter nach Fig. 13 zusätzlich mit der Rund­ spruchverbindungs-Funktion ausgestattet ist. Diese Ausfüh­ rungsform stellt eine Modifizierung des einfachen Parallel­ verarbeitungstyp-Schalters mit der in Fig. 11 dargestellten Rundspruchverbindungs-Funktion dar, in die der in Fig. 15 dargestellte Parallelverschiebe-Schalter eingefügt ist. Bei dem Speicher/Schalter-Element E ji der j-ten Reihe der i-ten Schaltstufe nach Fig. 25 sind n Datenspeicher D ji ,1 bis D ji, n sowie n Verbindungsleitungs-Selektoren S ji, 1 bis S ji, n , die identischen Aufbau haben wie die in Fig. 11 ge­ zeigten Teile, in Verbindung mit der ersten bis n-ten Bit­ leitung der Eingangsverbindungsleitung X ji , der Ausgangs­ verbindungsleitung X j(i + 1), der oberen internen Verbin­ dungsleitung Y ji und der unteren internen Verbindungslei­ tung Y (j + 1) i vorgesehen. Außerdem sind n Selektorsteuerun­ gen C ji, 1 bis C ji, n vorgesehen, die einzelnen Sätzen des entsprechenden Datenspeichers und Verbindungsleitungs-Se­ lektors entsprechen. Wie im Fall nach Fig. 15 besitzen die Selektorsteuerungen C ji, 1 bis C ji, n zyklisch in Kaskade ge­ schaltete Flipflops DF 2 zum zyklischen Halten des Vorsatz­ bits h i . Die Ausgänge der Flipflops DF 2 werden über ODER- Glieder 33 und 34 auf UND-Glieder 27 und 28 der entspre­ chenden Verbindungsleitungs-Selektoren S ji, 1 bis S ji, n ge­ geben, um die UND-Glieder 27 und 28 selektiv zu öffnen. In der i-ten Schaltstufe befindet sich eine Vorsatz-Eingabe­ schaltung, die sich zusammensetzt aus den UND-Gliedern 35 und 36 und dem ODER-Glied 29 und dazu dient, das i-te Vor­ satzbit h i in die i-te Selektorsteuerung C ji, i einzugeben, um es in dem Flipflop DF 2 zwischenzuspeichern. Durch Anle­ gen des Hol-Steuersignals FC i an die Eingabeschaltung und der zeitlichen Steuerung, bei der das Vorsatzbit h i an der i-ten Bitleitung der Eingangsverbindungsleitung X ji er­ scheint, wird das UND-Glied 36 geschlossen und verhindert so die Eingabe des alten Vorzeichenbits vom Flipflop DF 2 der vorausgehenden Selektorsteuerung C ji, (i -1) in die Ein­ gabeschaltung, und das UND-Glied 35 wird geöffnet, so daß das neue Vorsatzbit h i dem Flipflop DF 2 zugeführt wird. Da­ nach wird das so eingegebene Vorsatzbit h i durch die n zy­ klisch in Kaskade geschalteten Flipflops DF 2 nacheinander und synchron mit dem Systemtakt SCK verschoben. Bei der Ausführungsform nach Fig. 25 sind Rundspruchverbin­ dungs-Steuerungen B ji, 1 bis B ji, n für die Rundspruchverbin­ dung entsprechend den Selektorsteuerungen C ji, 1 bis C ji, n vorgesehen. Die Rundspruchverbindungs-Steuerungen B ji, 1 bis B ji, n sind jeweils mit einem Flipflop DF 3 ausgestattet und die n Flipflops DF 3 sind zyklisch in Kaskade geschaltet, um ein zyklisches, n Bits umfassendes Schieberegister zu bil­ den. Die Q-Ausgänge der n Flipflops DF 3 werden auf UND- Glieder 27 und 28 in den entsprechenden Verbindungslei­ tungs-Selektoren S ji, 1 bis S ji, n über die ODER-Glieder 33 und 34 in den entsprechenden Selektorsteuerungen C ji, 1 bis C ji, n gegeben. Da ein Rundspruchverbindungs-Bit (das BC-Bit) b an einer vorbestimmten Bitposition I innerhalb des ersten n-Ziffern- Wortstücks jedes Informationsblocks voreingestellt ist, gibt es in der I-ten Rundspruchverbindungs-Steuerung B ji, I eine BC-Bit-Eingangsschaltung, die sich zusammensetzt aus UND-Gliedern 41 und 42 sowie einem ODER-Glied 43 und dazu dient, das BC-Bit von einer I-ten Bitleitung der Eingangs­ verbindungsleitung X ji in jedem Speicher/Schalter-Element E ji jeder Schaltstufe zu empfangen. Mit einer solchen An­ ordnung wird, wenn ein BC-Bit Holsignal BF mit der Takt­ steuerung, bei der das BC-Bit b an der I-ten Bitleitung der Eingangsverbindungsleitung X ji erscheint, zugeführt wird, das UND-Glied 42 geschlossen und verhindert so die Eingabe des Signals vom Q-Ausgang des Flipflops DF 3 der vorausge­ henden (I-1)ten Rundspruchverbindungs-Steuerung B ji,(I- 1). Gleichzeitig wird das UND-Glied 41 geöffnet, durch das das neue BC-Bit b von der i-ten Bitleitung über das ODER- Glied 43 in das Flipflop DF 3 eingegeben wird. Das so einge­ gebene BC-Bit b wird durch das aus den n Flipflops DF 3 ge­ bildete zyklische Schieberegister verschoben, synchron mit dem Systemtakt SCK. Das Signal des Q-Ausgangs jedes Flipflops DF 3 wird den UND-Gliedern 27 und 28 des entspre­ chenden Verbindungsleitungs-Selektors über die ODER-Glieder 33 und 34 der entsprechenden Selektorsteuerung zugeführt. Wenn daher der Q-Ausgang des Flipflops DF 3 den Wert "1" an­ nimmt, werden die beiden UND-Gieder 27 und 28 geöffnet, und durch sie hindurch wird ein Informationsbit auf der entsprechenden Bit-Leitung, zwischengespeichert in dem ent­ sprechenden Datenspeicher, auf die entsprechende Bitleitung der beiden Ausgangsverbindungsleitungen X j(i + 1) und die un­ tere interne Verbindungsleitung Y (j + 1) gegeben, unabhängig vom Wert des dem Flipflop DF 2 der Selektorsteuerung festge­ haltenen Vorsatzbits. Durch eine solche Rundspruchverbin­ dungs-Organisation in jedem Element wird ein Informations­ block mit einem BC-Bit B = 1, wenn er an den selbstleit­ weglenkenden Schalter an irgendeine von dessen Eingangslei­ tungen angelegt wird, auf sämtliche Ausgangsleitungen ge­ schaltet. Obschon bei den Ausführungsformen nach den Fig. 13 und 25 Informationsblöcke auf n Eingangsleitungen jeweils für die Durchschaltung in jeweils parallelen n-Ziffern-Wortstücken verarbeitet werden, die bitweise verschoben sind, so ist ersichtlich, daß der Selbstleit-Schalter auch so ausgebil­ det werden kann, daß die eingegebenen Informationsblöcke jeweils bei jedem p-Ziffern-Wortstück, welches bitweise verschoben ist, wie es in Fig. 7 dargestellt ist, verarbei­ tet werden können. Auch in diesem Fall gilt bei p<n, daß es notwendig ist, die zeitliche Steuerung für die Eingabe der Informationsblöcke in die Serien-Parallel-Umsetzer 23 1 bis 23 n so einzustellen, daß die parallelen p-Ziffern-Wort­ stücke, verschoben um eine Reihe von p Systemtakten, von den Umsetzern 23 1 bis 23 n mit einem Intervall von r Sy­ stemtakten zwischen benachbarten Stücken erzeugt werden, um der Bedingung r + p = n zu genügen. Gilt jedoch p n, kön­ nen die Informationsblöcke den Serien-Parallel-Umsetzern synchron mit dem Systemtakt sukzessive zugeführt werden, ohne daß die Notwendigkeit der Einstellung der Eingabe- Zeitfolge besteht. Während bei sämtlichen oben beschriebenen Ausführungsbei­ spielen die Speicher/Schalter-Elemente in jeder Schaltstufe zyklisch in Kaskade geschaltet sind, kann der Schalter nach der Erfindung auch so realisiert werden, daß eine solche zyklische Verbindung der Elemente fehlt. Fig. 26 zeigt ein Beispiel für einen solchen Schalter, der der Anordnung nach Fig. 3 ähnelt. In Fig. 26 besitzt der selbstleitweglenkende Schalter n Eingangsleitungen IN 1 bis IN n sowie n Ausgangsleitungen OUT 1 bis OUT n , und er weist außerdem n Schaltstufen 12 1 bis 12 m auf. Den Schaltstufen 12 1 bis 12 m sind m Teilbitketten S 1 bis S m zugeordnet, die von einer k Bits umfassenden Leitinformation (2 ^k-1<n 2 ^k ) abgeleitet sind, und sie steuern die Leitwegsteuerung nach Maßgabe der Teilbitket­ ten. Die folgende Beschreibung bezieht sich auf den Fall, daß der Vorsatz in m gleiche Teile unterteilt wurde (wobei m = k/t mit t als natürliche Zahl). Sämtliche Spei­ cher/Schalter-Elemente in jeder Schaltstufe sind nur oder einfach in Kaskade geschaltet, und ein Informationsdaten­ wert, der von einer Eingangsverbindungsleitung X ji gelie­ fert wird, wird in einer Richtung durch die in Kaskade ge­ schalteten Elemente um S i · 2 ^k-it verschoben und von dem Element, zu dem die Informationsdaten zuletzt geschoben worden sind, zur nächsten Schaltstufe übertragen. Bei dem Schalter nach Fig. 26 besitzt die erste Schaltstufe 12 1 zu­ sätzlich zu den n an die Eingangsleitungen IN 1 bis IN n an­ geschlossenen Elemente E 11 bis E n 1 2 ^k-it (2 ^t -1) in Kaskade geschaltete Elemente. Daraus ergibt sich eine Anzahl von Ausgangsverbindungsleitungen für die erste Schaltstufe 12 1 von n + 2 ^k-it (2 ^t -1), d. h. bei i = 1n + 2 ^k (1-2 ^-t ). Die Anzahl von Elementen, um die die Schaltstufe 12 1 erhöht ist, ist die maximale Anzahl von Verschiebungsoperationen, denen die Informationsdaten in der ersten Schaltstufe 12 1 ausgesetzt sind. Eine i-te Schaltstufe 12 i besitzt eine An­ zahl von in Kaskade geschalteten Elementen v i = n + 2 ^k (1- 2 ^-it ), was gleich der Summe der Anzahl u i = n + 2 ^k (1- 2 ^{- it + t} ) von Ausgangsverbindungsleitungen ist, welche von der vorhergehenden Stufe kommen (d. h. der Anzahl von Eingangs­ verbindungsleitungen der i-ten Stufe), sowie der maximalen Anzahl 2 ^k-it (2 ^t -1) von Schiebeoperationen ist, der die Informationsdaten in der i-ten Stufe ausgesetzt werden kön­ nen. Die i-te Schaltstufe 12 i besitzt Ausgangsverbindungs­ leitungen in gleicher Anzahl wie die in Kaskade geschalte­ ten Elemente. In der m-tenEnd-Schaltstufe 12 m sind erste und (n + 1)-te Ausgangsverbindungsleitungen X 1 (i + 1) und X (n + 1) (i + 1) zu einem ODER-Glied 23 1 zusammengeschaltet, in welchem ihre Ausgangssignale einer ODER-Verknüpfung unter­ zogen werden und von denen die Ausgangssignale auf die Aus­ gangsleitung OUT 1 gelangen. Die anderen Ausgangsverbin­ dungsleitungen sind ebenfalls in derartiger Weise verschal­ tet, d. h.: Zwei Ausgangsverbindungsleitungen X j(i + 1) und X (j + n) (i + 1), die um n Verbindungsleitungen beabstandet sind, werden zu einer Ausgangsleitung OUT j über ein ODER- Glied zusammengeführt. Im vorliegenden Fall liegt ein extra Eingang des n-ten ODER-Glieds 23 n stets auf "0". Der Grund dafür, daß die Ausgänge jeder n-ten Ausgangsverbindungslei­ tung der Endschaltstufe ODER-verknüpft werden, ist der, daß, wenn die Differenz zwischen den Anzahlen der Eingangs­ leitungen und der damit zu verbindenden Ausgangsleitungen (0) - (I) kleiner als 0 ist, der Vorsatz entsprechend der Beziehung H = O-I + n definiert ist, entsprechend der obigen Definition, was dazu führt, daß eine Informationsda­ tenmenge an eine Position geliefert wird, die n Stellen von der spezifizierten Ausgangsverbindungsleitung der End- Schaltstufe entfernt ist. In anderen Worten: Die Ausfüh­ rungsform nach Fig. 26 ermöglicht durch Erhöhung der Anzahl der in Kaskade geschalteten Elemente ein weiteres Nach-Un­ ten-Schieben des Informationsblocks unter die n-te Reihe in jeder Schaltstufe, wenn die Anzahl n entsprechend der Defi­ nition des Vorsatzes hinzugefügt ist. Andererseits reali­ siert die Ausführungsform nach Fig. 3 die Bewegung der In­ formationsdaten in dem Schalter durch eine zyklische Kaska­ denschaltung der Elemente. Beide Ausführungsformen basieren jedoch auf dem gleichen Grundprinzip. Bei der Ausführungsform nach Fig. 3 ist der Umfang der Hardware geringer als bei der Ausführungsform nach Fig. 26. Da jedoch das untere Element mit dem oberen Element in der gleichen Schaltstufe verbunden werden muß, wird die die Elemente verbindende Leitung bei Zunahme der Anzahl von in Kaskade geschalteten Elementen größer, wodurch die Arbeits­ geschwindigkeit des Schalters aufgrund der Leitungslänge begrenzt ist. Andererseits benötigt die Ausführungsform nach Fig. 26 nicht die oben angesprochene Verdrahtung für die zyklische Verbindung und ist deshalb in der Lage, hö­ here Arbeitsgeschwindigkeiten zu ermöglichen. Außerdem eig­ nen sich die Verschaltung der Elemente und deren Anordnung für die Herstellung des Schalters als LSI-Element. Außerdem ist bei dem Ausführungsbeispiel nach Fig. 26 fest­ zustellen, daß man die Rundspruchverbindung erreichen kann, indem man jedes Element E ji gemäß Fig. 11 einsetzt. Die Leitweglenkung für einen Informationsblock variabler Länge läßt sich erreichen, indem man die Elemente E ji gemäß Fig. 12 verwendet.}

Claims (3)

1. Selbstleitweglenkender Schalter, der mindestens eine Schaltstufe (12) mit mehreren Eingangsverbindungslei­ tungen (X _ji ) und mehreren Ausgangsverbindungsleitungen (X _{j(i + 1)}) aufweist und an n (n 1) Eingangsleitungen (IN _j ) angeschlossen ist, wobei die mindestens eine Schaltstufe (12) mehrere Speicher/Schalter-Elemente (E _ji ) enthält, die an zugehörige Eingangs- und Ausgangsverbindungsleitungen angeschlossen und über interne Verbindungsleitungen (Y _ji ) sequentiell in Kaskade geschaltet sind, dadurch gekennzeichnet, daß jedes Speicher/Schalter-Element (E _ji ) enthält:

• - eine Datenspeichereinrichtung (D _ji ) zum vorüberge­ henden Speichern von Informationsdaten,
• - eine Verbindungsleitungs-Selektoreinrichtung (S _ji ), die die gespeicherten Informationsdaten selektiv der diesem Speicher/Schalter-Element (E _ji ) zugehörigen Ausgangsverbin­ dungsleitung (X _{j(i + 1)}) und der internen Verbindungsleitung (Y _{(j + 1) i} ), die an das nächstniedrigere der in Kaskade ge­ schalteten Speicher/Schalter-Elemente angeschlossen ist, zuführt, und
• - eine Selektorsteuereinrichtung (C _ji ) zum Steuern der Auswahl durch die Selektoreinrichtung (S _ji ) nach Maß­ gabe der in den gespeicherten Informationsdaten enthaltenen Leitweginformation, wobei
• - die Leitweglenkung für die Informationsdaten syn­ chron mit einem Systemtakt (SCK) durchgeführt wird.

2. Schalter nach Anspruch 1, bei dem mehrere der Schaltstufen (12) vorgesehen sind und dadurch in Kaskade geschaltet sind, daß die Ausgangsverbindungsleitungen (X _{j(i + 1)}) jede der Schaltstufen (12) und entsprechende der Eingangsverbindungsleitungen (X _ji ) der nachfolgenden Schaltstufe (12) verbunden sind.

3. Schalter nach Anspruch 2, bei dem jede der Ein­ gangsverbindungsleitungen (X _ji ), jede der Ausgangsverbin­ dungsleitungen (X _{j(i + 1)}) und jede der internen Verbindungs­ leitungen (Y _ji ) sich aus parallelen Bitleitungen gleicher Zahl p (p 2) zusammensetzt, die Speichereinrichtung (D _ji ) jedes Speicher/Schalter-Elements (E _ji ) p Datenspeicher (DF 1) enthält, die an die entsprechenden p parallelen Bit­ leitungen der internen Verbindungsleitung der oberen Seite und an die p parallelen Bitleitungen der Eingangsverbin­ dungsleitung angeschlossen sind, und die Selektoreinrich­ tung p Verbindungsleitungs-Selektoren (S _ji,i ) aufweist, die an die p parallelen Bitleitungen der Ausgangsverbindungs­ leitung sowie die entsprechenden p parallelen Bitleitungen der internen Verbindungsleitung (Y _{(j + 1) i ) auf der unteren Seite angeschlossen sind. 4. Schalter nach Anspruch 3, bei dem p n. 5. Schalter nach Anspruch 3, bei dem die Selektor­ steuereinrichtung jedes Speicher/Schalter-Elements in jeder Schaltstufe (12) eine Leitweginformations-Speichereinrich­ tung (DF 2) enthält, die an mindestens einer der p paralle­ len Bitleitungen der Eingangsverbindungsleitung für dieses Element angeschlossen ist, wobei die mindestens eine der p parallelen Bitleitungen der Schaltstufe entspricht. 6. Schalter nach Anspruch 5, bei dem die Leitwegin­ formations-Speichereinrichtung (DF 2) einen Teil der Leit­ weginformation, der der Schaltstufe entspricht, für eine Zeitspanne halten kann, welche mindestens n Impulsen des Systemtakts entspricht.7. Schalter nach Anspruch 6, bei dem p n und die Leitweginformations-Speichereinrichtung mindestens ein Schieberegister enthält, welches sich aus p zyklisch in Kaskade geschalteten Flipflops (DF 2) zusammensetzt, und derjenige Teil der Leitinformation, der der Schaltstufe (12) entspricht, in eines der p Flipflops (DF 2) des Schie­ beregisters, von der mindestens eine der p parallelen Bit­ leitungen der Eingangsverbindungsleitung (X ji ) eingegeben wird, in dem Schieberegister synchron mit dem Systemtakt verschoben und innerhalb des Schieberegisters mit vorbe­ stimmter Häufigkeit zirkuliert wird und die p Verbindungs­ leitungsselektoren, die den Flipflops entsprechen, vom Aus­ gangssignal jeweils eines der p Flipflops gesteuert werden.8. Schalter nach Anspruch 3, bei dem die Eingangsver­ bindungsleitung einer ersten (12 1) von mehreren Schaltstu­ fen an einen Serien-Parallel-Umsetzer (11) angeschlossen ist, durch den die eingegebenen Informationsdaten bei jedem p Ziffern-Wort in parallele Form umgesetzt werden.9. Schalter nach Anspruch 3, bei dem die Selektor­ steuereinrichtung jedes Speicher/Schalter-Elements (E ji ) eine Rundspruchverbindungs-Bit-Sprechereinrichtung (DF 3) aufweist, die an eine bestimmte der p parallelen Bitleitun­ gen der Eingangsverbindungsleitung für das entsprechende Speicher/Schalter-Element angeschlossen ist und ein Rund­ spruchverbindungs-Bit (BC-Bit) empfängt und speichert, wo­ bei das BC-Bit in der Leitweginformation enthalten ist und die Selektorsteuereinrichtung (S ji ) die p Verbindungslei­ tungs-Selektoren entsprechend dem logischen Wert des ge­ speicherten BC-Bits ungeachtet der übrigen Leitweginforma­ tion derart steuert, daß die Ausgänge der p Datenspeicher sowohl an die p parallelen Bitleitungen der Ausgangsverbin­ dungsleitung als auch an die p parallelen Bitleitungen der internen Verbindungsleitung auf der unteren Seite ange­ schlossen werden können.10. Schalter nach Anspruch 9, bei dem die Rundspruch­ verbindungs-Bit-Speichereinrichtung (B ji ; DF 3) das BC-Bit für eine Zeitspanne zu halten vermag, die mindestens n Im­ pulsen des Systemtakts entspricht.11. Schalter nach Anspruch 10, bei dem p n, die Rundspruchverbindungs-Bit-Speichereinrichtung ein sich aus p zyklisch in Kaskade geschalteten Flipflops zusammenge­ setztes Schieberegister aufweist, um das BC-Bit in einem der p Flipflops von der einen Bit-Leitung der Eingangsver­ bindungsleitung zu übernehmen und das BC-Bit synchron mit dem Systemtakt durch die p Flipflops zu verschieben und das BC-Bit in dem Schieberegister mit einer bestimmten Häufig­ keit zirkulieren zu lassen, wobei der Ausgang des einen der p Flipflops die p Verbindungsleitungs-Selektoren, die dem jeweiligen Flipflop entsprechen, steuert.2. Schalter nach Anspruch 1, 2, 3, 5, 8 oder 9, bei dem jede der Eingangsverbindungsleitungen (X ji ) der ersten der Schaltstufen (12 i ) eingangsseitig mit einem Vorsatz- Einfügungsglied (17 j ) beschaltet ist, welches Leitweginfor­ mation generiert, die einen Binärwert enthält, welcher ge­ geben ist durch den Modulus n der Differenz zwischen der Eingangsleitungs-Zahl I der Eingangsleitung, die zu dem Vorsatz-Einfügungsglied gehört, und der Ausgangsleitungs- Zahl 0 derjenigen Ausgangsleitung, zu der eine auf die Ein­ gangsleitung gegebene Informationsdateneingabe durchge­ schaltet werden soll, wobei die Leitweginformation den In­ formationsdaten hinzugefügt wird. 13. Schalter nach Anspruch 12, bei dem jede der Aus­ gangsverbindungsleitungen einer Endstufe (12 k ) der Schaltstufen (12) mit einem Vorsatz-Beseitiger (18 j ) ge­ schaltet ist, dessen Aufgabe darin besteht, die in den von jeder der Ausgangsverbindungsleitungen ausgegebenen Infor­ mationsdaten enthaltene Leitinformation zu beseitigen, be­ vor die Informationsdaten auf die Ausgangsleitung (OUT j ), die der Ausgangsverbindungsleitung entspricht, gegeben wird.14. Schalter nach Anspruch 1, 2, 3, 5, 8 oder 9, bei dem eine Puffereinrichtung (21 j ) an jede der Ausgangsver­ bindungsleitungen der End-Schaltstufe (12 k ) angeschlossen ist, wobei die Puffereinrichtung in der Lage ist, mehrere auf die Ausgangsleitung auszugebende Informationsdaten zu speichern und zu halten, um eine Folge von Informationsda­ ten mit festen Intervallen auszugeben.15. Schalter nach Anspruch 14, bei dem der Ausgang jeder Puffereinrichtung (21 j ) ausgangsseitig mit einem Pa­ rallel-Serien-Umsetzer (14 j ) beschaltet ist, durch den die Informationsdaten aus p parallelen Bits, ausgegeben von der Puffereinrichtung, in festen Intervallen, in serieller Form zur Ausgabe auf die entsprechende Ausgangsleitung umgesetzt wird.16. Schalter nach Anspruch 1, 2, 3, 5, 8 oder 9, bei dem entgegengesetzte Elemente der in Kaskade geschalteten Speicher/Schalter-Elemente (E ji ) zur Bildung einer zykli­ schen Kaskadenverbindung miteinander verbunden sind.17. Schalter nach Anspruch 2, bei dem k (k 2) der Schaltstufen (12) vorgesehen sind und jede Schaltstufe n (2 ^{k -1}<n 2 ^k ) der Speicher/Schalter-Elemente enthält und die Speicher/Schalter-Elemente zyklisch in Kaskade geschal­ tet sind, und die Informationsdaten Leitweginformation aus mindestens k Bits enthalten, die an die n Eingangsverbin­ dungsleitungen der ersten der Schaltstufen (12 1) von einer zugehörigen der n Eingangsleitungen gelegt werden.18. Schalter nach Anspruch 17, bei dem jede der Ein­ gangsverbindungsleitungen (X ji ), jede der Ausgangsverbin­ dungsleitungen (X (j + 1), i ) und jede der internen Verbin­ dungsleitungen (Y ji ) aus p parallelen Bitleitungen besteht, die Speichereinrichtung jedes der Speicher/Schalter-Ele­ mente (E ji ) p Datenspeicher (DF 1) enthält, die an die ent­ sprechenden p parallelen Bitleitungen der Eingangsverbin­ dungsleitung (X ji ) und an die entsprechenden p parallelen Bitleitungen der internen Verbindungsleitung auf der oberen Seite angeschlossen sind, die Verbindungsleitungs-Selektor­ einrichtung (S ji ) jedes der Elemente p Verbindungsleitungs- Selektoren aufweist, die an die entsprechenden p parallelen Bitleitungen der Ausgangsverbindungsleitung (X j(i + 1)) sowie an die p parallelen Bitleitungen der internen Verbindungs­ leitung auf der unteren Seite angeschlossen sind, und die Informationsdaten an jede der Eingangsverbindungsleitungen für jedes parallele p-Ziffern-Wort der Informationsdaten bei einer Zeitspanne angelegt werden, die der größeren An­ zahl von Impulsen von entweder p oder n Impulsen des Sy­ stemtakts entspricht.19. Schalter nach Anspruch 18, bei dem die Selektor­ steuereinrichtung in jedem der Speicher/Schalter-Elemente (E ji ) der Schaltstufe (12) eine Leitweginformations-Spei­ chereinrichtung (DF 2) aufweist, die an eine der p paral­ lelen Bitleitungen, welche der Schaltstufe entspricht, der Eingangsverwendungsleitung für das Element angeschlossen ist, die Leitweginformations-Speichereinrichtung (DF 2) ein Leitweginformations-Bit (h i ) der k Bits umfassenden Leit­ weginformation empfängt und speichert, welches der Schaltstufe (12 i ) zugeordnet ist, und die Selektorsteuer­ einrichtung (C ji ) die p Verbindungsleitungs-Selektoren, die ihr zugeordnet sind, entsprechend dem logischen Pegel des Leitweginformations-Bits steuert, so daß das p-Ziffern-Wort der in den entsprechenden p Datenspeichern gespeicherten Informationsdaten entweder an die Ausgangsverbindungslei­ tung oder die interne Verbindungsleitung auf der unteren Seite gegeben wird.20. Schaltung nach Anspruch 19, bei dem p n, die Leitweginformations-Speichereinrichtung eine Halteeinrich­ tung (DF 2) zum Halten des einen Leitweginformations-Bits in einem ersten p-Ziffern-Wort der Informationsdaten während der Erzeugung von 1 × n (1 = eine natürliche Zahl größer oder gleich 1) Impulsen des Systemtakts aufweist, und die Selektorsteuereinrichtung (C ji ) die ihnen entsprechenden Verbindungsleitungs-Selektoren (S ji ) nach Maßgabe des einen Leitweginformations-Bits bei jedem p-ten Systemtakt steu­ ern.21. Schalter nach Anspruch 20, bei dem die Halteein­ richtung ein aus p zyklisch geschalteten Flipflops zusam­ mengesetztes Schieberegister enthält, um das zugewiesene eine Leitweginformations-Bit in eines der p Flipflops von der einen der p Bitleitungen der Eingangsverbindungsleitung zu übernehmen und das eine Leitweginformations-Bit durch das Schieberegister synchron mit dem Systemtakt zu ver­ schieben und das Bit in dem Schieberegister mit einer be­ stimmten Häufigkeit zu zirkulieren, wobei das Ausgangs­ signal des einen Flipflops die dazugehörigen p Verbindungs­ leitungs-Selektoren steuert.22. Schalter nach Anspruch 18, bei dem jede der Ein­ gangsverbindungsleitungen der ersten Schaltstufe (12) mit einem Serien-Parallel-Umsetzer (F j ) beschaltet ist, wodurch eine Informationsdaten-Eingabe auf der Eingangsverbindungs­ leitung bei jedem p-Ziffern-Wort in parallele Form umge­ setzt wird. 23. Schalter nach Anspruch 18, bei dem die Selektor­ steuereinrichtung (C ji ) jedes der Speicher/Schalter-Ele­ mente eine Rundspruchverbindungs-Bit-Speichereinrichtung aufweist, die an eine bestimmte der p parallelen Bitleitun­ gen der zugehörigen Eingangsverbindungsleitung des Elements angeschlossen ist und ein in der Leitweginformation enthal­ tenes Rundspruchverbindungs-Bit (BC-Bit) empfängt und spei­ chert, und die Verbindungsleitungs-Selektoreinrichtung die p Verbindungsleitungs-Selektoren (S ji ) entsprechend dem ge­ speicherten BC-Bit steuert, unabhängig von der k-Bit-Leit­ weginformation, so daß die Ausgänge der p Datenspeicher sowohl an die p parallelen Bitleitungen der entsprechenden Ausgangsverbindungsleitung als auch an die p parallelen Bitleitungen der der unteren Seite entsprechenden internen Verbindungsleitung angeschlossen werden können.24. Schalter nach Anspruch 23, bei dem p n und die BC-Bit-Speichereinrichtung (DF 3) eine Einrichtung zum Hal­ ten des BC-Bits während der Erzeugung von lxp Impulsen des Systemtakts aufweist, wobei l eine natürliche Zahl größer oder gleich 1 ist.25. Schalter nach Anspruch 24, bei dem die Halteein­ richtung ein sich aus p zyklisch verschalteten Flipflops zusammensetzendes Schieberegister aufweist, welches das BC- Bit in einem der p Flipflops von der einen der p Bitleitun­ gen der Eingangsverbindungsleitung übernimmt und das BC-Bit durch das Schieberegister synchron mit dem Systemtakt ver­ schiebt, um das BC-Bit mit einer bestimmten Häufigkeit in dem Schieberegister zu zirkulieren, wobei das Ausgangs­ signal des Flipflops die entsprechenden p Verbindungslei­ tungs-Selektoren steuert.26. Schalter nach Anspruch 17, bei dem zwischen den n Eingangsverbindungsleitungen der ersten Schaltstufe (12 1) und den n Eingangsleitungen (IN) n Vorsatz-Einfügungsglie­ der (17 j ) vorgesehen sind, jedes der Vorsatz-Einfügungs­ glieder (17 j ) den Wert (0-I) mod n als einen k Bits umfas­ senden Wert in binärer Schreibweise auf der Grundlage der Zahl I der Eingangsleitung des Vorsatz-Einfügungsglieds und der Zahl 0 der Ausgangsleitung, zu der die eingegebenen In­ formationsdaten übertragen werden sollen, ermittelt, und Leitweginformation, die den k Bits umfassenden Binärwert in die eingegebenen Informationsdaten einfügt.27. Schalter nach Anspruch 26, bei dem jede der Aus­ gangsverbindungsleitungen der End-Schaltstufe (12 k ) mit einem Vorsatz-Beseitiger (18 j ) beschaltet ist, dessen Auf­ gabe darin besteht, die in den von der Ausgangsverbindungs­ leitung ausgegebenen Informationsdaten enthaltene Leit­ weginformation zu beseitigen, bevor die Informationsdaten auf die der Ausgangsverbindungsleitung entsprechende Aus­ gangsleitung (OUT j ) ausgegeben wird.28. Schalter nach einem der Ansprüche 19, 22 und 23, bei dem n Puffereinrichtungen (21 j ) an die n Ausgangsver­ bindungsleitungen der Endschaltstufe (12 k ) der k Schaltstu­ fen angeschlossen sind, um eine Reihe von parallelen p-Zif­ fern-Wörtern zu halten, die auf die der Ausgangsverbin­ dungsleitung entsprechende Ausgangsleitung (OUT j ) auszuge­ ben sind, um sie in Systemtakt-Intervallen mit einer An­ zahl, die der größeren Anzahl von p und n entspricht, auf die Ausgangsleitung zu geben.29. Schalter nach Anspruch 17, dadurch gekennzeichnet, daß jede der Eingangsverbindungsleitungen, jede der Aus­ gangsverbindungsleitungen und jede der internen Verbin­ dungsleitungen aus p parallelen Bitleitungen zusammenge­ setzt ist, jede Speichereinrichtung (D ji ) jedes der Spei­ cher/Schalter-Elemente (E ji ) p Datenspeicher enthält, die an die p parallelen Bitleitungen der entsprechenden Ein­ gangsverbindungsleitung (X ji ) und an die p parallelen Bit­ leitungen der internen Verbindungsleitung auf der entspre­ chenden oberen Seite angeschlossen sind, die Verbindungs­ leitungs-Auswahleinrichtung (S ji ) jedes Elements p Verbin­ dungsleitungs-Selektoren aufweist, die jeweils an die p parallelen Bitleitungen der entsprechenden Ausgangsverbin­ dungsleitung und an die p parallelen Bitleitungen der ent­ sprechenden internen Verbindungsleitung auf der unteren Seite angeschlosen sind; die Selektor-Steuereinrichtung jedes der Elemente p Selektorsteuerungen aufweist, die den p Verbindungsleitungs-Selektoren entsprechen; die p Selek­ torsteuerungen jeweils einen Vorsatzbit-Speicher (DF 2) ent­ halten, die p Selektorsteuerungen von den Ausgangssignalen der Vorsatzbit-Speicher (DF 2), die ihnen entsprechen, gesteuert werden, die p Vorsatzbit-Speicher zyklisch in Kaskade geschalteten, damit sie ein p Bits umfassendes zyk­ lisches Schieberegister bilden, welches von dem Systemtakt­ signal gesteuert wird, eine der Selektorsteuerungen in je­ dem Speicher/Schalter-Element einer i-ten (i = 1, 2, . . . k) der Schaltstufen (12), die der i-ten Bitleitung der Ein­ gangsverbindungsleitung entspricht, eine Vorsatzbit-Ein­ gabeeinrichtung (29) aufweist, um von der i-ten Bitleitung ein Vorsatzbit in den Vorsatzbit-Speicher der Selektor­ steuerung einzugeben, und jede Eingangsverbindungsleitung der ersten Schaltstufe (12 1) mit einer Serien-Parallel-Um­ setzeinrichtung (11 j ) ausgestattet ist, so daß die in sie eingegebene Informationsdaten bei jedem p-Ziffern-Wort in parallele Form umgewandelt werden und die umgewandelten p parallelen Bits auf die p parallelen Bitleitungen der Ein­ gangsverbindungsleitung gegeben werden, während sie sequen­ tiell durch einen Systemtakt verzögert werden.30. Schalter nach Anspruch 29, bei dem jede der p Se­ lektorsteuerungen jedes Speicher/Schalt-Elements einen Rundspruchverbindungs-Bit-Speicher aufweist; die P Rund­ spruchverbindungs-Bit-Speicher zyklisch in Kaskade geschal­ tet sind, damit sie ein zweites, p Bits umfassendes zykli­ sches Schieberegister bilden, welches von dem Systemtakt gesteuert wird, eine der Selektorsteuerungen in jedem Spei­ cher/Schalter-Element jeder Schaltstufe (12), welches einer vorbestimmten I-ten Bitleitung der Eingangsverbindungslei­ tung, ausgenommen jede, die der k Bits umfassenden Leitweg­ information entsprechen, einer Einrichtung zum Eingeben eines BC-Bits in die Rundspruchverbindungs-(BC)-Bit-Spei­ chereinrichtung der Selektorsteuerung von der I-ten Bitlei­ tung her aufweist, und die p Selektorsteuerungen die ihnen entsprechenden p Verbindungsleitungs-Selektoren nach Maß­ gabe der Ausgangssignale der p BC-Bit-Speicher steuern, un­ geachtet der Ausgangssignale der p Vorsatzbit-Speicher (DF 2), so daß die Ausgänge der p Datenspeicher sowohl an die p parallelen Bitleitungen der ihnen entsprechenden Aus­ gangsverbindungsleitung als auch an die p parallelen Bit­ leitungen der internen Verbindungsleitung an der entspre­ chenden unteren Seite angeschlossen werden können.31. Schalter nach Anspruch 29 oder 30, bei dem jede der p parallelen Bitleitungen jeder Ausgangsverbindungslei­ tung der k-ten Schaltstufe (12 k ) an eine Phasenkompensier­ einrichtung (25 j ) angeschlossen ist, die eine Kette von Ausgangsbits von der Ausgangsverbindungsleitung empfängt und die Bits bei jeweils p Systemtakten ausgibt, nachdem sie ihre Phasen kompensiert hat.32. Schalter nach Anspruch 29 oder 30, bei dem das Speicher/Schalt-Element mit Vorsatz-Beseitigungsmitteln (18 j ) ausgestattet sind, die das entsprechende Vorsatz-Bit, das in den Informationsdaten enthalten ist, beseitigt.33. Schalter nach Anspruch 29 oder 30, bei dem die Ausgangsverbindungsleitung der Endschaltstufe (12 k ) mit ei­ ner Parallel-Serien-Umsetzeinrichtung (14 j ) ausgestattet ist, wodurch jedes der p Ziffern-Wörter aus den p paral­ lelen Bits sequentiell ausgegeben wird, während es durch Verschiebung um einen Systemtakt in ein serielles p-Zif­ fern-Wort umgesetzt wird. 34. Schalter nach Anspruch 31, bei dem die Parallel- Serien-Umsetzeinrichtung an der Ausgangsseite der Phasen- Kompensiereinrichtung (25 j ) angeordnet ist, um das n-Zif­ fern-Wort aus p parallelen Bits, das von der Phasenkompen­ siereinrichtung ausgegeben wird, in ein serielles p- Ziffern-Wort umzusetzen, während es von einem Systemtakt sequentiell verschoben wird.35. Schalter nach Anspruch 1 oder einem der folgen­ den, bei dem m (m 1) Schaltstufen (12) vorgesehen sind, und eine i-te (1 i m) Schaltstufe eine Anzahl u i = n + 2 ^k (1-2 ^{-it + t} ) von Eingangsverbindungsleitungen aufweist, eine Anzahl v i = n + 2 ^k (1-2 ^-it ) von Ausgangsverbindungs­ leitungen aufweist, und die Anzahl v i von in Kaskade ge­ schalteten Speicher/Schalter-Elementen besitzt, wobei 2 ^{k -1} <n 2 ^k , m = k/t, sowie k und t natürliche Zahlen größer oder gleich 1 sind.36. Schalter nach Anspruch 35, bei dem jedes Paar von Ausgangsverbindungsleitungen einer m-ten Schaltstufe (12) mit einem Abstand von n durch eine Oder-Verknüpfungsein­ richtung zusammengeführt sind.37. Schalter nach Anspruch 35 oder 36, bei dem jedes Speicher/Schalter-Element eine Rundspruchverbindungs- Steuereinrichtung aufweist, wodurch die Leitungsverbin­ dungs-Selektoreinrichtung in dem Speicher/Schalter-Element derart gesteuert wird, daß die in das Element eingegebenen Informationsdaten sowohl zu der Ausgangsverbindungsleitung als auch zu der Eingangsverbindungsleitung, die dem Element entsprechen, entsprechend dem Wert eines speziellen Bits der Leitweginformation geleitet wird.38. Schalter nach Anspruch 35 oder 36, bei dem jedes Speicher/Schalter-Element der i-ten Schaltstufe (12) eine Einrichtung zum Speichern eines Teils der Leitweginforma­ tion entsprechend der i-ten Schaltstufe aufweist.}