CH621445A5 - - Google Patents

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PATENTANSPRÜCHE zweiten Zählers verbundenen dritten Zähler (106; 306), der

1. Vorrichtung zum Einfügen von Zusatzinformationsbits in jeweils am Ende seines Zählzyklus einen Impuls an den Impulseine über einen Übertragungskanal (TF) zu übertragende Bit- generator weiterleitet, und je einen die Inhalte des ersten und folge und zum Ausblenden der Zusatzinformationsbits aus der des dritten Zählers vergleichenden und bei Übereinstimmung übertragenen Bitfolge, mit einem sendeseitigen Einfügeteil (1, 5 ein Signal an den Impulsgenerator abgebenden Vergleicher

2) und einem empfangseitigen Ausblendeteil (3,4), welcher Ein- (107 ; 307) umfasst, und dass der Impulsgenerator (11) der ersten fügeteil eine ihm mit einer ersten Taktfrequenz (F0) zugeführte Takterzeugungsmittel ( 1) aus jedem Eingangsimpuls einen Aus-Eingangsbitfolge durch Einfügen von Zusatzbits in eine Aus- gangsimpuls und der Impulsgenerator (31) der zweiten Takter-gangsbitfolge mit einer zweiten, höheren Taktfrequenz (F+) zeugungsmittel (3) nur dann einen Ausgangsimpuls erzeugt, umwandelt, und welcher Ausblendeteil aus der ihm mit der 10 wenn kein Signal vom dritten Zähler (306) vorliegt.

zweiten Taktfrequenz (F+) zugeführten sendeseitigen Aus- 7. Vorrichtung nach einem der vorangehenden Ansprüche,

gangsbitfolge die sendeseitige Eingangsbitfolge mit der ersten dadurch gekennzeichnet, dass der sendeseitige Einfügeteil (1,2) Taktfrequenz (F0) und die Zusatzinformationsbits zurückge- ausser den Takterzeugungsmitteln einen Zwischenspeicher winnt, dadurch gekennzeichnet, dass der Einfügeteil Takterzeu- (201), Füllstandsüberwachungsmittel (202) für den Zwischen-gungsmittel (1) enthält, welche den Takt (F+) der Ausgangsbit-15 Speicher, eine Quelle (205) für Zusatzinformationsbits, einen folge aus dem Takt (F0) der Eingangsbitfolge ableiten. Umschalter (206) zum wahlweisen Verbinden des Zwischen-

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, speichers und der Quelle für Zusatzinformationsbits mit dem dass die ersten Takterzeugungsmittel die Differenz zwischen Übertragungskanal und ein Steuerwerk (21,22) umfasst, weiden beiden Taktfrequenzen (F+, F0) so regeln, dass diese klei- ches das Einlesen der Eingangsbitfolge in den Speicher (201) ner als das (6 » 10_3)fache der ersten Taktfrequenz (F0) ist. 20 mit der ersten Taktfrequenz (F0) und das Auslesen dieser Bit-

3. Vorrichtung nach einem der Ansprüche 1 und 2, dadurch folge mit der von den Takterzeugungsmitteln erzeugten zweigekennzeichnet, dass die Takterzeugungsmittel aus dem Takt ten Taktfrequenz (F+) sowie den Umschalter (206) nach Mass-(F0) dersendeseitigen Eingangsbitfolge periodisch eine n auf- gäbe der Füllstandüberwachungsmittel (202) steuert, einanderfolgende Gruppen von je k Bits umfassende Impuls- 8. Vorrichtung nach den Ansprüchen 4 und 7, dadurch gruppenreihe, in der benachbarte Impulsgruppen jeweils um 25 gekennzeichnet, dass der empfangsseitige Ausblendeteil ausser den n-ten Teil der Impulsperiode des Taktes der Eingangsbit- den zweiten Takterzeugungsmitteln einen zweiten Zwischenfolge gegenseitig gleichsinnig phasenverschoben sind, und Speicher (401), zweite Füllstandüberwachungsmitteln (402) für nach jeder n-ten Gruppe von je k Bits jeweils einen zusätzli- den zweiten Zwischenspeicher, eine Senke (405) für Zusatzin-chen Impuls erzeugen, wobei die Impulsgruppenreihen zusam- formationsbits, einen zweiten Umschalter (406) zum wahlwei-men mit den zusätzlichen Impulsen den Takt (F+) der sendesei- 30 sen Verbinden des Übertragungskanals mit dem Eingang des tigen Ausgangsbitfolge mit der genannten zweiten Taktfre- zweiten Zwischenspeichers und der Senke für Zusatzinforma-quenz bilden. tionsbits und ein zweites Steuerwerk (41,42) umfasst, welches

4. Vorrichtung nach einem der Ansprüche 1 -3, dadurch das Einlesen der sendeseitigen Ausgangsbitfolge in den Speigekennzeichnet, dass der empfangseitige Ausblendeteil zweite eher (401) mit der zweiten Taktfrequenz (F+) und Auslesen die-Takterzeugungsmittel (3) enthält, welche aus dem Takt (F+) 35 ser Bitfolge mit der von den zweiten Takterzeugungsmitteln der sendeseitigen Ausgangsbitfolge periodisch eine n aufeinan- wiedergewonnenen ersten Taktfrequenz (F0), sowie den zwei-derfolgende Gruppen von je k Bits umfassende zweite Impuls- ten Umschalter (406) nach Massgabe der zweiten Füllstandsgruppenreihe erzeugen, in der benachbarte Impulsgruppen Überwachungsmittel (402) steuert.

jeweils um den n-ten Teil der Impulsperiode des Taktes der 9. Vorrichtung nach den Ansprüchen 7 und 8, dadurch Ausgangsbitfolge gegenseitig phasenverschoben sind, und m gekennzeichnet, dass der Einfügeteil eine Quelle (204) für eine nach jeder n-ten Gruppe von je k Bits jeweils einen Impuls aus- Synchronisationsbitfolge umfasst, welche Quelle über den blenden bzw. unterdrücken, wobei die um die unterdrückten ersten Umschalter (206) an den Übertragungskanal anschliess-bzw. ausgeblendeten Impulse verminderten zweiten Impuls- bar ist, und dass der Ausblendeteil eine mit dem Übertragungsgruppenreihen einen Takt mit der genannten ersten Taktfre- kanal verbundene Erkennungsstufe (403) für die Synchronisa-quenz (F0) der sendeseitigen Eingangsbitfolge bilden. 45 tionsbitfolge enthält, welche das zweite Steuerwerk (41,42) bei

5. Vorrichtung nach Ansprüchen 3 und 4, dadurch gekenn- Erkennen einer solchen Bitfolge in Bereitschaftstellung bringt, zeichnet, dass die ersten und zweiten Takterzeugungsmittel je 10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, einen vom Takt der Eingangsbitfolge bzw. der Ausgangsbit- dass der sendeseitige Einfügeteil eine erste Chiffrierstufe (24) folge gesteuerten, einen ersten Rückwärts- bzw. Vorwärtszäh- und der empfangsseitige Ausblendeteil eine gleiche zweite

1er (104; 304) enthaltenden Phasenregelkreis (101,102,103,104; jo Chiffrierstufe (44) umfassen, wobei die erste Chiffrierstufe (24) 301,302,303,304), je einen vom Takt der Eingangsbitfolge bzw. mit dem ersten Steuerwerk (21,22) verbunden ist und die der Ausgangsbitfolge getakteten zweiten Zähler (106; 306), je Anzahl der pro Einfügevorgang in die Eingangbitfolge einzufü-einen die Inhalte der beiden Zähler vergleichenden und bei genden Zusatzinformationsbits aperiodisch steuert und wobei Übereinstimmung ein Signal abgebenden Vergleicher (107 ; die zweite Chiffrierstufe (44) mit dem zweiten Steuerwerk (41, 307) und je einen vom Vergleicher angesteuerten Impulsgene- 55 42) verbunden ist und die Anzahl der zur Rückgewinnung der rator (11 ; 31) umfassen, wobei letzterer sich auf die Folgefre- Eingangsbitfolge aus der Ausgangsbitfolge auszublendenden quenz von einer bestimmten Mindestzahl von in gleichen Zusatzinformationsbits nach demselben Chiffrierprogramm

Abständen aufeinanderfolgenden Eingangssignalen einstellt wie die erste Chiffrierstufe steuert.

und an seinem Ausgang eine aus dieser Frequenz erzeugte kon- 11. Vorrichtung nach Anspruch 10, dadurch gekennzeich-stante Impulsfolge (F+ ; F0) erzeugt. 6o net, dass das erste Steuerwerk (21,22) den ersten Umschalter

6. Vorrichtung nach Ansprüchen 3 und 4, dadurch gekenn- (206) in eine Stellung bringt, in der er die Quelle (205) für Zuzeichnet dass die ersten und zweiten Takterzeugungsmittel je satzinformationsbits mit dem Übertragungskanal (TF) verbin-einenvomTaktder Eingangsbitfolge bzw. der Ausgangsbit- det, wenn die ersten Füllstandsüberwachungsmittel (202) den folge gesteuerten, einen ersten Rückwärts- bzw. Vorwärtszäh- Zustand «leer» des ersten Zwischenspeichers (201) erkennen, 1er (104; 304) enthaltenden Phasenregelkreis (101,102,103,104; 65 dass die erste Chiffrierstufe (24) erste Abbruchsignale erzeugt, 301,302,303,304), je einen vom Takt der Eingangsbitfolge bzw. und dass das erste Steuerwerk (21,22) bei Vorliegen eines solder Ausgangsbitfolge getakteten zweiten Zähler (105; 305), je chen Abbruchsignals den ersten Umschalter (206) in eine Steleinen Impulsgenerator (11 ; 31), je einen mit dem Ausgang des lung bringt, in der er den ersten Zwischenspeicher (201) mit

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dem Übertragungskanal (TF) verbindet; und dass das zweite stem zugeschnittenen Konzeption nicht auch in anderen, z. B. Steuerwerk (41,42) den zweiten Umschalter (406) in eine Stel- mit anderen Bitraten oder anderen Rahmenstrukturen arbei-lung bringt, in der er den Übertragungskanal (TF) mit der tenden Übertragungssystemen eingesetzt werden, d. h. sie sind

Senke (405) für Zusatzinformationsbits verbindet, wenn die nicht systemkompatibel. Die aus den genannten Literaturstelzweiten Füllstandsüberwachungsmittel (402) den Zustand 5 len bekannten Vorrichtungen sind daher für die eingangs ange-«voll» erkennen, dass die zweite Chiffrierstufe (44) zweite führten Anwendungszwecke ungeeignet.

Abbruchsignale erzeugt, und dass das zweite Steuerwerk (41, Bei bevorzugten Ausführungsbeispielen der erfindungsge-

42) bei Vorliegen eines solchen zweiten Abbruchsignals den mässen Vorrichtung beträgt das Verhältnis zwischen den Takt-zweiten Umschalter (406) in eine Stellung bringt, in der er den frequenzen der Ausgangsbitfolge und der Eingangsbitfolge Übertragungskanal (TF) mit dem zweiten Zwischenspeicher io 1,001-1,00001. Der Frequenzunterschied zwischen den beiden (401 ) verbindet. Taktfrequenzen ist somit äusserst gering. Dies macht beson dere Massnahmen zur Erzeugung des Ausgangstakts erforderlich. Gemäss einer bevorzugten Weiterbildung der Erfindung ist daher vorgesehen, dass die ersten Takterzeugungsmittel aus 15 dem Takt der sendeseitigen Eingangsbitfolge periodisch eine n aufeinanderfolgende Gruppen von je k Bits umfassende erste Die Erfindung betrifft eine Vorrichtung zum Einfügen von Impulsgruppenreihe, in der benachbarte Impulsgruppen Zusatzinformationsbits in eine über einen Übertragungskanal jeweils um den n-ten Teil der Impulsperiode des Taktes der Ein-zu übertragende Bitfolge und zum Ausblenden der Zusatzinfor- gangsbitfolge gegenseitig gleichsinnig phasenverschoben sind, mationsbits aus der übertragenen Bitfolge gemäss Oberbegriff 20 und nach jeder n-ten Gruppe von je k Bits jeweils einen zusätz-des Patentanspruchs 1. liehen Impuls erzeugen, wobei die ersten Impulsgruppenreihen

In digitalen Datenübertragungssystemen, insbesondere in zusammen mit den zusätzlichen Impulsen den Takt der sendeschnellen PCM-Multiplex-Systemen, in welchen beispielsweise seitigen Ausgangsbitfolge mit der genannten zweiten Taktfre-Telephon- und/oder Datenkanäle zu Bündeln zusammengefasst quenz bilden, und dass der empfangsseitige Ausblendeteil und über Richtstrahlverbindungen und/oder Kabel übertragen 25 zweite Takterzeugungsmittel enthält, welche aus dem Takt der werden, besteht in vielen Fällen das Bedürfnis, unabhängig von sendeseitigen Ausgangsbitfolge periodisch eine n aufeinander-der zu übertragenden Datenmenge sowie der Übertragungs- folgende Gruppen von je k Bits umfassende zweite Impulsgrup-bitrate zusätzliche Information zu übertragen. Diese Informa- penreihe erzeugen, in der benachbarte Impulsgruppen jeweils tion ist beispielsweise erforderlich, um zusätzlich zu den beste- um den n-ten Teil der Impulsperiode des Taktes der Ausgangs-henden Einrichtungen in die Übertragungsstrecke einzufü- 30 bitfolge gegenseitig phasenverschoben sind, und nach jeder gende Einrichtungen, wie beispielsweise Chiffriergeräte, n-ten Gruppe von je k Bits jeweils einen Impuls ausblenden steuern und synchronisieren und/oder um eine schon beste- bzw. unterdrücken, wobei die um die unterdrückten bzw. ausgehende Synchronisation überwachen und aufrecht erhalten zu blendeten Impulse verminderten zweiten Impulsgruppenreihen können. Die Übertragung dieser zusätzlichen Information einen Takt mit der genannten ersten Taktfrequenz der sende-

muss dabei ohne Eingriffe in die bzw. Änderungen an den beste- 35 seitigen Eingangsbitfolge bilden. Diese Art der Takterzeugung henden Einrichtungen möglich sein, und es darf auch die Struk- hat gegenüber der sonst allgemein üblichen Frequenzsynthese tur der ursprünglichen Information, insbesondere die Rahmen- den Vorteil eines erheblich geringeren Schaltungsaufwands struktur in PCM-Netzen, in keiner Weise verändert werden. und benötigt vor allem keine hohen Hilfs- bzw. Zwischenfre-Eine Vorrichtung zu schaffen, die diesen Anforderungen quenzen.

genügt, ist Aufgabe der Erfindung. 40 Im folgenden wird die erfindungsgemässe Vorrichtung

Die gestellte Aufgabe ist erfindungsgemäss durch die im anhand eines Ausführungsbeispiels näher erläutert. Es zeigen: Patentanspruch 1 angeführten Merkmale gelöst. Fig. 1 und 2 Impulsdiagramme zur Erläuterung einer Bitra-

Vorrichtungen zum Einfügen und Ausblenden von Zusatz- tenwandlung,

information in einen bzw. aus einem digitalen Datenstrom sind Fig. 3a und b Diagramme und ein Prinzipschema zur Erläu-

z. B. aus GB-PS 1316 343, US-PS 4 025 720, DT-PS 1 290 598 45 terung der Einschachtelung von Zusatzinformationsbits, und DT-OS 2 423 090 bereits seit einiger Zeit bekannt. Den Fig. 4 ein Blockschaltbild des Ausführungsbeispiels des sen-

bekannten Vorrichtungen ist jedoch der Nachteil gemein, dass deseitigen Einfügeteils der erfindungsgemässen Vorrichtung, sie in ein bestehendes Datenübertragungssystem nicht ohne Fig. 5 ein Blockschaltbild des Ausführungsbeispiels des

Eingriffe in dasselbe eingefügt werden können. Die Hauptur- empfangsseitigen Ausblendeteils der erfindungsgemässen Vorsache dafür ist darin zu sehen, dass diese bekannten Vorrichtun- 50 richtung und gen nie als selbständige, unabhängige Einheiten, sondern Fig. 6 Impulsdiagramme zur Erläuterung der Funktions grundsätzlich von vornherein bereits als Bestandteil eines weise der Vorrichtungsteile gemäss Fig. 4 und 5.

Datenübertragungssystems konzipiert sind. Als Bestandteil Die in den Fig. 4 und 5 dargestellte Vorrichtung umfasst eines solchen Systems sind sie aber für das betreffende System einen Einfügeteil (Fig. 4) und einen Ausblendeteil (Fig. 5), ausgelegt und somit hinsichtlich verschiedener Parameter, wie 55 welche im Betrieb sendeseitig zwischen Datenquelle DSO und insbesondere Eingangs- und Ausgangsbitrate, starr. Die Bitra- Übertragungskanal TF bzw. empfangsseitig zwischen Übertraten, mit welchen der durch die Zusatzinformation ergänzte gungskanal TF und Datensenke DSI eines digitalen Datenüber-Datenstrom übertragen wird, liegen meist beträchtlich höher tragungssystems angeordnet sind. Der sendeseitige Einfügeteil als die Bitraten des ursprünglichen Datenstroms, so dass die fügt in den ihm mit der Taktfrequenz F0 zugeführten, im folgen-Übertragungskanäle von vornherein schon für diese höheren 6o den als Eingangsbitfolge bezeichneten Datenstrom Zusatzin-Übertragungsbitraten ausgelegt sein müssen. Die bekannten formationsbits ein. Der um diese Zusatzinformationsbits Vorrichtungen können daher nicht aus dem Übertragungssy- ergänzte, im folgenden als Ausgangsbitfolge bezeichnete stem entfernt bzw. in ein nicht schon von vornherein für solche Datenstrom verlässt den Einfügeteil mit einer etwas höheren Vorrichtungen ausgelegtes Übertragungssystem eingefügt Taktfrequenz F+. Die Ausgangsbitfolge wird über den Überwerden, da dies eine Änderung des gesamten Übertragungska- 65 tragungskanal dem empfangsseitigen Ausblendeteil zugeführt, nals einschliesslich Sender und Empfänger notwendig machen welcher aus ihr die sendeseitige Eingangsbitfolge mit der Taktwürde. Ausserdem können die bekannten Vorrichtungen frequenz F0 und die Zusatzinformationsbits zurückgewinnt, wegen ihrer jeweils auf ein ganz bestimmtes Übertragungssy- Der sendeseitige Einfügeteil besteht im wesentlichen aus

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zwei Funktionsgruppen, nämlich aus gesamthäft mit 1 bezeichneten Mitteln zur Erzeugung des Takts F+ der Ausgangsbitfolge aus dem Takt FO der Eingangsbitfolge, und aus von diesen beiden Takten gesteuerten Kombinationsmitteln, welche die Zusatzinformationsbits in die Eingangsbitfolge einschachteln. Entsprechend besteht auch der empfangsseitige Ausblendeteil aus zwei Funktionsgruppen, und zwar aus Mitteln zur Rückgewinnung desTakts FO der sendeseitigen Eingangsbitfolge aus dem Takt F+ der sendeseitigen Ausgangsbitfolge und aus von diesen beiden Takten gesteuerten Separiermitteln 4 zum Ausschachteln der Zusatzinformationsbits aus der Ausgangsbitfolge. Der Einfachheit halber sind hier und im folgenden die Taktfrequenzen der Eingangsbitfolge und Ausgangsbitfolge und die Takte, d. h. Impulsfolgen der jeweiligen Taktfrequenzen gleich bezeichnet.

Die prinzipielle Wirkungsweise der sendeseitigen und empfangsseitigen Takterzeugungsmittel ist aus den in Fig. 1 bzw. Fig. 2 dargestellten Impulsdiagrammen zu erkennen, in welchen die obere Zeile jeweils den den Takterzeugungsmitteln zugeführten und die untere Zeile den daraus abgeleiteten Takt zeigt.

Die Erzeugung des schnelleren Takts F+ aus dem langsameren Takt FO erfolgt derart, dass periodisch nach jeweils einer bestimmten Anzahl k (im dargestellten Beispiel gleich 2) von Impulsen der Abstand zwischen dem k-ten und dem k+l-ten Impuls um den n-ten Teil der Periodendauer von FO verkürzt und nach n-maliger Verkürzung in die dadurch entstandene Lücke ein zusätzlicher Impuls eingefügt wird. Anders ausgedrückt erfolgt nach jeweils k Impulsen für die jeweils nachfolgenden k Impulse eine gemeinsame Phasenverschiebung um A k = 2 n/n, so dass die n-mal phasenverschobenen Impulse gegenüber den entsprechenden Impulsen des Takts FO um eine ganze Impulsperiode vorverschoben sind. Alsdann wird ein zusätzlicher Impuls (in Fig. 1 der mit 2n+l bezeichnete) erzeugt und damit die Phasendifferenz wieder kompensiert. Nun beginnt derselbe Ablauf wieder von vorne.

Die Rückgewinnung des langsamen Takts FO aus dem schnelleren Takt F+ erfolgt analog. Anstelle der Verkürzungen der Impulsabstände erfolgt hier jedoch eine Verlängerung um den n-ten Teil der Impulsperiode bzw. eine Phasenverschiebung um den Betrag A k = 2 n/n in die entgegengesetzte Richtung. Nach n solchen Verlängerungen bzw. Phasenverschiebungen wird dann einfach ein Impuls (in der Zeichnung der mit 2n bezeichnete) des Takts F+ übersprungen und der ganze Vorgang beginnt von vorne.

In der Praxis verschiebt sich natürlich die nach der Änderung der Phasenlage eines Impulses erzeugte Impulsfolge zeitlich gegenüber der Impulsfolge, von der ausgegangen wird. Damit muss nach jeder Änderung der Phasenlage eines Impulses eine neue Impulsfolge erzeugt werden und eine folgende Änderung der Phasenlage eines Impulses wird an einem Impuls dieser neuen Impulsfolge durchgeführt, was wiederum eine zeitlich verschobene Impulsfolge resultieren lässt. Eine detaillierte Beschreibung erfolgt weiter unten anhand der Fig. 6.

Wie leicht zu erkennen ist, stehen die Taktfrequenzen untereinander in folgendem Zusammenhang:

F+ = (1 + l/n-k)FObzw. FO = j F+

In der Praxis beträgt k mindestens 10 vorzugsweise etwa 24-215 und n mindestens etwa 23, besser mindestens 24-25. Zweckmässigerweise wird dabei n und k so gewählt, dass das Produkt n-k mindestens etwa 210, vorzugsweise mindestens etwa 215 ist. Unter diesen Bedingungen liegt die höhere Taktfrequenz F+ innerhalb der Bandbreite des für die niedrigere Taktfrequenz ausgelegten Übertragungskanals, so dass keinerlei Änderungen am System nötig sind. In Fig. 1 und 2 sowie Fig. 6

ist jedoch aus darstellungstechnischen Gründen und zur Erleichterung des Verständnisses k gleich 2 bzw. 1 angenommen.

Das Funktionsprinzip der Einfügung von Zusatzinformation in die Eingangsbitfolge ist aus Fig. 3a und 3b ersichtlich. Die obere Zeile von Fig. 3a zeigt einen Ausschnitt aus der Eingangsbitfolge und die untere Zeile 19 einen Ausschnitt aus der Ausgangsbitfolge. Die Nummerierung der Zeilen in den Impulsdiagrammen in Fig. 3a und 6 weist im übrigen auf die Bezugszeichen derjenigen Leitungen hin, in denen die in den Zeilen gezeigten Impulsfolgen auftreten.

Die Ausgangsbitfolge ist gegenüber der Eingangsbitfolge derart komprimiert, dass auf jeweils k* m« n Bits der ersten k • m • n Bit plus zusätzliche m Bits der zweiten entfallen. Diese m zusätzlichen, die Zusatzinformation darstellenden Bits können, wie dargestellt, auf einmal geschlossen oder, wie weiter unten noch erläutert, beliebig verteilt in den Datenstrom eingeschachtelt werden.

Fig. 3b zeigt ein Prinzipschema eines für die Einschachte-lung von Zusatzinformationsbits geeigneten Einfügeteils. Die über eine Leitung 13 von der hier nicht gezeigten Datenquelle ankommende Eingangsbitfolge wird nach Massgabe des an den Leitungen 8 und 17 anstehenden Takts FO in einen Zwischenspeicher 14 eingelesen und aus diesem nach Massgabe des an der Leitung 18 anstehenden, von einem Bitratenwandler 12 aus dem Eingangstakt FO erzeugten Ausgangstakts F+ über einen Schalter 16 auf eine zum hier ebenfalls nicht gezeigten Übertragungskanal bzw. Sender führende Leitung 19 ausgelesen. Der Schalter 16 ist über einen Steuereingang 10 auf eine Leitung 15 umschaltbar, welche mit einer nicht dargestellten Quelle für Zusatzinformationsbits verbunden ist.

Zu Beginn der Übertragung werden zunächst m Zusatzinformationsbits (Fig. 3a) mit dem Ausgangstakt F+ auf die Leitung 19 ausgelesen und gleichzeitig die Eingangsbitfolge mit dem Takt FO in den Speicher 14 eingelesen. Danach wird der Schalter 16 umgelegt und der Inhalt des Zwischenspeichers 14 unter fortdauerndem weiteren Einlesen der Eingangsbitfolge solange auf die Leitung 19 mit dem schnelleren Ausgangstakt F+ ausgelesen, bis der Speicher leer ist. Dies ist nach genau n-k-m Bits der Fall. Nun wird der Schalter 16 wiederum angesteuert und das Ganze fängt wieder von vorne an.

Im folgenden werden Aufbau und Funktionsweise der erfindungsgemässen Vorrichtung anhand des in den Fig. 4 und 5 detailliert dargestellten Blockschemas erläutert.

Der in Fig. 4 dargestellte, zwischen eine mit DSO bezeichnete Datenquelle und den mit TF bezeichneten sendeseitigen Teil der Übertragungsanlage (Transmission facility) eingeschaltete Einfügeteil besteht, wie schon gesagt, aus Takterzeugungsmitteln 1 zur Erzeugung des schnelleren Ausgangstakts F+ aus dem langsameren Eingangstakt FO und aus Kombinationsmitteln 2 zum Einfügen von Zusatzinformationsbits in die Eingangsbitfolge.

Die Takterzeugungsmittel 1 umfassen einen Phasendiskri-minator 101, ein Tief passfilter 102, einen spannungsgesteuerten Oszillator (VCO) 103, einen Modulo-n-Rückwärtszähler 104, einen Modulo-k-Zähler 105, einen Modulo-n-Vorwärtszähler 106, einen Vergleicher 107 und einen Impulsgenerator 11, der wiederum aus einem Oder-Gatter 111 und einem weiteren Modulo-n-Zähler 112 besteht.

Der Eingangstakt F0 ist dem Phasendiskriminator 101 und dem Modulo-k-Zähler 105 über eine Leitung 8a zugeführt. Der spannungsgesteuerte Oszillator 103, der mit dem Phasendiskriminator 101, dem Tiefpassfilter 102 und dem Rückwärtszähler 104 einen Phasenregelkreis (PLL) bildet, schwingt auf einer um das Teilungsverhältnis n des Rückwärtszählers 104 höheren Frequenz n-F0 wie der Eingangstakt F0. Die an den Ausgängen 104a und 106a der beiden Modulo-n-Zähler 104 bzw. 106 in binär codierter Form anstehenden Zählerinhalte sind in den

4

5

10

15

20

25

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40

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ersten beiden Zeilen der Fig. 6 für n = 16 durch die mit 0 bis 15 sche Bitfolge, von denen eine bestimmte Anzahl vom Wandler numerierten Felder dargestellt. Dabei wurde der Einfachheit 242 zu vom Füllstandsdetektor 202 gegebenen Zeitpunkten halber für den Modulo-k-Zähler ein k = 1 angenommen. Für übernommen und vom Vergleicher 243 mit dem Stand des Zäh-k>l würde in der ersten Zeile der Fig. 6 jedes Feld k mal hinter- iers 244, der ebenfalls vom Füllstandsdetektor 202 zurückge-einander vorhanden sein, sich sonst aber nichts ändern. 5 setzt wird, verglichen werden. Bei Gleichheit erzeugt der Ver-

Der Vergleicher 107 vergleicht die Zählerinhalte der bei- gleicher 243 einen Rücksetzimpuls für den Leseadresszähler den Zähler 104 und 106 und gibt bei Gleichheit an seinem Aus- 212 und das Flip-Flop 222 in der Schaltersteuerung 22.

gang 107a einen Impuls ab. Wenn der Zähler 106 seinen Zählzy- Die Funktionsweise der Vorrichtung ist wie folgt: Zu klus durchlaufen hat, gibt er an seinem Übertragsausgang 106 k Beginn der Datenübertragung werden jeweils über die mit St ebenfalls einen Impuls ab. Diese Impulse, welche in der dritten ,0 bezeichneten Eingänge die Zähler 231 und 211 auf Null gesetzt und vierten Zeile von Fig. 6 dargestellt sind, werden vom und die Flip-Flops 232 und 221 gesetzt, und damit die Umschal-

Oder-Tor 111 kombiniert (Zeile lila) und setzen über die Lei- ter 206 und 207 in die in der Fig. 4 gezeichnete Stellung tung 11 la den Zähler 112 auf Null. Dieser Zähler zählt die vom gebracht. Nunmehr wird die von der Datenquelle DSO über die Oszillator 103 erzeugten Impulse der Frequenz n-F0 und Leitung 13 ankommende Information Bit für Bit mit dem Takt erzeugt an seinem höchstwertigen Ausgang die in der letzten 15 F0 in den Speicher 201 eingelesen. Gleichzeitig wird eine a Bit Zeile der Fig. 6 gezeigte Impulsfolge mit einem Tastverhältnis umfassende Bitsequenz als Synchronisierinformation mit dem von ungefähr gleich 1. Diese Impulsfolge stellt den schnelleren Ausgangstakt F+ aus der Quelle 203 ausgelesen und über den Ausgangstakt F + dar. Schalter 207, den Schalter 206 und die Leitung 19 an den sende-

Der Vergleicher 107 erzeugt Impulsgruppen von jeweils k seitigen Teil des Übertragungssystems TF abgegeben.

Bit. Der Bitabstand innerhalb einer Gruppe ist gleich dem des 20 Mit dem a-ten Bit der Synchronisierinformation setzt der Eingangstakts F0. In Fig. 6 besteht jede Impulsgruppe wegen Zähler 231 das Flip-Flop 233 und gleichzeitig das Flip-Flop 232 der vereinfachenden Annahme k = 1 aus jeweils nur einem ein- zurück, wodurch der Schalter 207 umgesteuert und nunmehr zigen Impuls. Aufeinanderfolgende Impulsgruppen sind gleich- eine (m-a) Bit umfassende Schlüsselimpulsfolge aus der Quelle sinnig um jeweils 2 n/n gegeneinander phasenverschoben. 204 ausgelesen wird. Diese Schlüsselimpulsfolge dient zum Set-

Nach der n-ten Impulsgruppe entsteht, wie aus Fig. 6 ersichtlich 25 zen des noch zu beschreibenden empfangsseitigen Chiffrierist, eine Lücke, welche der Impulsgenerator 11 mittels des vom programmgenerators.

Zähler 106 erzeugten Übertragsimpulses auffüllt. Wenn der Zähler 231 den Stand m erreicht, setzt er den

Der vom Oder-Gatter 111 und vom Zähler 112 gebildete Leseadresszähler 212 auf Null und die Flip-Flops 233 und 221 Impulsgenerator 11 stellt sich somit auf die Folgefrequenz der zurück, wodurch der Hauptschalter 206 in eine Stellung vom Vergleicher 107 erzeugten, in regelmässigen Abständen 30 gebracht wird, in der er den Speicher 201 mit dem Übertra-durch Lücken unterbrochenen Impulsfolgen ein, füllt die Lük- gungskanal TF verbindet. Nun wird der Speicher 201 mit dem ken mit den vom Zähler 406 erzeugten Übertragsimpulsen auf Ausgangstakt F + ausgelesen. Da der Ausgangstakt um den und erzeugt an seinem Ausgang 112a eine gleichmässige Faktor (1+1/n • k) schneller als der Eingangstakt F0 ist, wird er,

Impulsfolge eben dieser Folgefrequenz. wenn er m Speicherplätze besitzt, nach m • n • k ausgelesenen

Die Kombinationsmittel 2 umfassen einen Schreib-Lese- 35 Bits «leer» sein, d. h. die Lese- und die Schreibadresse werden Speicher mit wahlfreiem Zugriff (RAM) 201, eine Schreib-Lese- dann genau übereinstimmen. Der Füllstandsdetektor 202 gibt Steuerung 21, einen Füllstandsdetektor 202 für den Speicher dann einen Impuls an den Seriell-Parallel-Wandler 242, den 201, je eine Quelle für Synchronisationsinformation 203, Chiff- Zähler 244 und das Flip-Flop 222 ab, wodurch der Wandler 242 rierschlüsselinformation 204 und Zusatzinformation 205, einen die gerade anliegende Bitsequenz übernimmt, der Zähler 244 Hauptschalter 206 mit zugehöriger Schaltersteuerung 22, „o auf Null gesetzt und das Flip-Flop 222 gesetzt wird. Letzteres einem Nebenschalter 207 mit zugehöriger Schaltersteuerung veranlasst eine Umsteuerung des Hauptschalters 206 in eine 23 und eine Chiffrierstufe 24. Stellung, in welcher die Zusatzinformationsquelle 205 mit dem

Die Schreib-Lese-Steuerung 21 umfasst einen vom Übertragungskanal TF verbunden ist.

Eingangstakt F0 getakteten Schreibadressenzähler 211, einen Nunmehr wird aus der Quelle 205 eine durch die vom Chiff-

vom Ausgangstakt F + getakteten Leseadressenzähler 212, 45 rierprogrammgenerator erzeugte und im Seriell-Parallel-einen Adressenumschalter 213 und eine Umschaltersteuerung Wandler 242 gespeicherte Information gegebene Anzahl von 214, welche den Umschalter 213 so steuert, dass nach jedem Zusatzinformationsbits mit dem Takt F+ ausgelesen. Die von Taktimpuls hintereinander beide von den Adresszählern der Datenquelle DS ankommenden Daten werden dabei fort bestimmten Speicheradressen an den Speicher angelegt wer- laufend in den Speicher 201 mit dem Takt F0 eingelesen, so den. Gleichzeitig erzeugt die Steuerung 214 die für das Ein- 50 dass sich der Speicher wieder zu füllen beginnt. Wenn der Zähschreiben nötigen Übernahmeimpulse (Write enable) für den lerstand des Zählers 244 mit dem Inhalt des Seriell-Parallel-Speicher 201. Wandlers 242 übereinstimmt, setzt der Vergleicher 243 das

Der Füllstandsdetektor 202 vergleicht die Schreib- und die Flip-Flop 222 und den Leseadressenzähler 212 zurück. Dadurch Leseadressen und erzeugt bei Gleichheit einen Ausgangsim- wird der Hauptschalter 206 wieder in die Stellung Speicher 201 puls. 55 - Übertragungskanal TF gebracht und der Inhalt des Speichers

Die Schaltersteuerung 23 umfasst einen vom Ausgangstakt 201 wird nun von neuem wieder solange ausgelesen, bis der F+ getakteten Zähler 231, zwei Flip-Flops 232 und 233 und Füllstandsdetektor 202 den Leerzustand des Speichers fest einen Decoder 234, welcher die eigentliche Schaltersteuerung stellt. Daraufhin wird wieder Zusatzinformationen aus der ausführt. Der Zähler erzeugt bei Erreichen des Zählerstandes a Quelle 205 ausgelesen, und so fort.

an seinem Ausgang 231 a und bei Erreichen des Zählerstandes 6o Die Anzahl der jeweils pro Einschachtelungsvorgang in m an seinem Ausgang 231b ein Signal. den Datenstrom eingefügten Zusatzinformationsbits ist, wie

Die Schaltersteuerung 22 besteht aus zwei Flip-Flops 221 schon gesagt, vom Chiffrierprogrammgenerator gesteuert. Es und 222 und aus einem Decoder 223. versteht sich, dass der Seriell-Parallel-Wandler 242 so ausgelegt

Die Chiffrierstufe 24 umfasst einen vom Ausgangstakt F + sein muss, dass die an seinen Parallel-Ausgängen codiert anste-getakteten Chiffrierprogrammgenerator 241 bekannter Bauart, 65 hende Anzahl der einzufügenden Bits im Bereich 0-m liegt, einen Seriell-Parallelwandler 242, einen Vergleicher 243 und Wenn m beispielsweise 64 ist, kann der Seriell-Parallel-Wandler einen vom Ausgangstakt F+ getakteten Modulo-m-Zähler 244. z. ß. ein sechsstelliges Schieberegister sein. Der Chiffrierpro-Der Chiffrierprogrammgenerator 241 erzeugt eine aperiodi- grammgenerator ist von bekannter Bauart, beispielsweise etwa

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wie in der US-PS 3 740 475 beschrieben.

Selbstverständlich wäre es auch möglich, jeweils die gleiche Anzahl von Zusatzinformationsbits in den Datenstrom einzufügen. In diesem Falle würde die Chiffrierstufe 24 entfallen und sich somit der Schaltungsaufwand etwas reduzieren. Die chiffrierprogrammabhängige Einfügung der Zusatzinformation hat aber den Vorteil, dass ein allfälliger Gegner nicht erkennen kann, wo sich die Zusatzinformation im Datenstrom befindet

Der in Fig. 5 dargestellte empfangsseitige Ausblendeteil der erfindungsgemässen Vorrichtung besteht, wie schon gesagt, aus Takterzeugungsmitteln 3 zur Wiedergewinnung des langsameren sendeseitigen Eingangstakts FO aus dem sendeseitigen Ausgangstakt F+ und aus Separiermitteln 4 zum Ausblenden der Zusatzinformationsbits aus dem über den Übertragungskanal TF ankommenden Datenstrom.

Die empfangsseitigen Takterzeugungsmittel 3 sind praktisch gleich aufgebaut wie die sendeseitigen Takterzeugungsmittel 1 und umfassen einen Phasendiskriminator 301, ein Tiefpassfilter 302, einen spannungsgesteuerten Oszillator 303, zwei Modulo-n-Zähler 304 und 306, einen Modulo-k-Zähler 305,

einen Vergleicher 307, ein D-Flip-Flop 308 und einen Impulsgenerator 31, der aus einem Exklusiv-Oder-Gatter 311 und einem weiteren Modulo-n-Zähler 312 besteht. Der Hauptunterschied zu den sendeseitigen Takterzeugungsmitteln 1 besteht im zusätzlichen Flip-Flop 308 und im Zähler 304, welcher hier ein Vorwärtszähler und dort ein Rückwärtszähler ist.

Der aus den vom Übertragungskanal TF kommenden Datenstrom abgeleitete sendeseitige Ausgangstakt F+ ist dem Flip-Flop 308, dem Modulo-k-Zähler 305 und dem Phasendiskriminator 301 über die Leitung 8b zugeführt. Der mit letzterem und dem Tiefpassfilter 302 sowie dem Zähler 304 zu einem Phasenregelkreis (PLL) zusammengeschaltete Oszillator 303 schwingt auf einer um den Faktor n höheren Frequenz n» F+ wie der Ausgangstakt F+. Die an den Ausgängen 304a und 306a der beiden Modulo-n-Zähler 304 bzw. 306 binär codiert vorliegenden Zählerstände sind in den gleich bezeichneten Zeilen der Fig. 6 für n = 16 als mit 0 bis 15 numerierte Felder dargestellt. Bezüglich k gilt dasselbe wie für den sendeseitigen Teil.

Der Vergleicher 307 vergleicht die Zählerinhalte der beiden Zähler 304 und 306 und gibt bei Gleichheit an seinem Ausgang 307a einen Impuls ab. Wenn der Zähler 306 seinen Zählzyklus durchlaufen hat, erzeugt er an seinem Übertragausgang 306b ebenfalls einen Impuls. Diese Impulse, welche in der neunten und zehnten Zeile der Fig. 6 dargestellt sind, werden vom Oder-Gatter 411 kombiniert. Gleichzeitig gelangt der Übertragsimpuls vom Zähler 306 an den D-Eingang des Flip-Flops 308, wodurch der Zähler 305 für die Dauer eines Taktimpulses blockiert wird. Dadurch nimmt der Zähler 306 nach jeweils k« n Taktimpulsen den Zustand «0» zweimal hintereinander an (Zeile 306a). Die am Ausgang 311a des Gatters 311 erzeugten Impulse (Zeile 311a) setzen den Zähler 312 auf Null. Dieser Zähler ist vom Oszillator 303 mit der Frequenz n* F+ getaktet und erzeugt an seinem höchstwertigen Ausgang die in der letzten Zeile der Fig. 6 gezeigte Impulsfolge, welche den wiedergewonnenen sendeseitigen Eingangstakt F0 darstellt.

Der Vergleicher 307 erzeugt Impulsgruppen von jeweils k äquidistanten Bit. Aufeinanderfolgende Impulsgruppen sind gleichsinnig um jeweils 2 n/n gegeneinander im Sinne einer Verzögerung phasenverschoben. Nach n Impulsgruppen besteht, wie Fig. 6 zeigt, zwischen dem letzten Impuls dieser Gruppe und dem ersten Impuls der nächstfolgenden kein Abstand mehr. Der Impulsgenerator 31 unterdrückt nun mit Hilfe des vom Zähler 306 erzeugten Übertragsimpulses einen dieser beiden unmittelbar benachbarten Impulse.

Der vom Exklusiv-Oder-Gatter 411 und vom Zähler 312 gebildete Impulsgenerator 31 stellt sich somit auf die Folgefrequenz der vom Vergleicher 307 erzeugten, in regelmässigen

Abständen zwei unmittelbar benachbarte Impulse aufweisenden Impulsfolgen ein unterdrückt jeweils einen von zwei solchen benachbarten Impulsen und erzeugt an seinem Ausgang 312a eine gleichmässige Impulsfolge eben dieser Folgefre-5 quenz.

Die Separiermittel 4 umfassen einen m-Speicherplätze aufweisenden Schreib-Lese-Speicher mitwählfreiem Zugriff (RAM) 401, eine Schreib-Lese-Steuerung 41, einen Füllstandsdetektor 402 für den Speicher 401, eine Korrelatorstufe 403, io einen Modulo-(m-a)-Zähler 404, eine Senke 405 für die Zusatzinformationen, einen Schalter 406 mit zugehöriger Schaltersteuerung 42 und eine Chiffrierstufe 44.

Die Schreib-Lese-Steuerung 41 umfasst einen vom sendeseitigen Ausgangstakt F+ getakteten Schreibadressen-Zähler i5 411, einen vom wiedergewonnenen Eingangstakt F0 getakteten Leseadressenzähler 412, einen Adressenumschalter 413 und eine Umschaltsteuerung 414, welche den Umschalter 413 so steuert, dass nach jedem Taktimpuls hintereinander beide von den Adresszählern bestimmten Speicheradressen an den Spei-20 eher angelegt werden. Gleichzeitig erzeugt die Steuerung die für das Einschreiben nötigen Übernahmeimpulse (Write ena-ble) für den Speicher 401.

Der Füllstandsdetektor 402 vergleicht die Schreib- und Leseadressen und erzeugt bei Gleichheit einen Ausgangsim-25 puls.

Die Schaltersteuerung 42 umfasst zwei Flip-Flops 421 und 422 und einen Decoder 423, welcher die eigentliche Schaltersteuerung ausführt. Es versteht sich, dass die Schalter 406 und 413 sowie auch die Schalter 206,207 und 213 des sendeseitigen 3o Einfügeteils keine mechanischen, sondern elektronische Schalter sind.

Die Chiffrierstufe 44 umfasst einen vom Ausgangstakt F+ getakteten Chiffrierprogrammgenerator 441, der gleich aufgebaut ist wie der Generator 241 des sendeseitigen Teils und 35 unter gleichen Anfangsbedingungen das gleiche Chiffrierprogramm erzeugt, einen Seriell-Parallel-Wandler 442, einen Vergleicher 443 und einen ebenfalls vom Ausgangstakt F+ getakteten Modulo-m-Zähler 444. Sende- und empfangsseitige Chiffrierstufe 24 bzw. 44 sind somit identisch aufgebaut und stimmen 40 natürlich auch funktionsmässig völlig überein.

Die Funktionsweise des empfangsseitigen Ausblendeteils ist wie folgt: Der über den Übertragungskanal TF ankommende Datenstrom wird dem Schalter 406 und der Korrelatorstufe 403 zugeführt. Sobald die letztere die sendeseitig erzeugte 45 Synchronisationssequenz von a Bits erkennt, spricht sie an und startet einerseits den Zähler 404 und setzt anderseits das Flip-Flop 421. Dies bewirkt, dass der Schalter 406 in eine Stellung gebracht wird, in welcher er den Übertragungskanal mit dem Chiffrierprogrammgenerator 441 verbindet.

so Nunmehr wird die auf die Synchronisationsbitsequenz folgende, (m-a) Bit umfassende Schlüsselimpulsfolge in den Chiffrierprogrammgenerator 441 eingelesen und dieser damit auf Gleichlauf mit dem sendeseitigen Generator 241 gebracht. Sobald das letzte Bit dieser Schlüsselimpulsfolge eingelesen ist, 55 gibt der Zähler 404 einen Impuls ab und setzt damit das Flip-Flop 421 und gleichzeitig auch die beiden Adresszähler 411 und 412 zurück. Die Rücksetzung des Flip-Flops 421 bewirkt eine Umsteuerung des Schalters 406 in die eingezeichnete Stellung, in welcher der Übertragungskanal an den Speicher 401 ange-60 schlössen ist.

Nunmehr wird der ankommende Datenstrom mit dem schnelleren Takt F+ in den Speicher ein- und gleichzeitig mit dem langsameren Takt F0 wieder aus dem Speicher in die Datensenke DSI ausgelesen. Aufgrund der verschiedenen Takt-65 frequenzen wird sich der Speicher langsam zu füllen beginnen. Der Zustand «voll», in welchem die Lese- und die Schreibadresse übereinstimmen, ist nach genau m • n • k Taktschritten erreicht. Wenn der Füllstandsdetektor 402 diesen Zustand

erkennt, setzt er das Flip-Flop 422, gibt einen Übernahmeimpuls an den Seriell-Parallel-Wandler 442 ab und setzt den Zähler 444 zurück. Das Setzen des Flip-Flops 422 bewirkt eine Umsteuerung des Schalters 406 in eine Stellung, in der er den Übertragungskanal TF mit der Senke 405 für die auszublendenden Zusatzinformationsbits verbindet. Nun werden unter gleichzeitigem weiteren Auslesen des Speichers 401 die vom Ubertragungskanal ankommenden Zusatzinformationsbits in die Senke 405 ausgeblendet. Die Anzahl der ausgeblendeten Bits ist durch den Chiffrierprogrammgenerator gegeben und

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stimmt natürlich mit der Anzahl der sendeseitig jeweils eingefügten Bits überein.

Sobald der Zähler 444 den durch den Wandler 442 vorgegebenen Zählerstand erreicht, setzt der Vergleicher 443 den s Schreibadressenzähler 411 und das Flip-Flop 422 wieder zurück. Durch letzteres wird der Schalter 406 wieder in seine gezeichnete Mittelstellung gebracht, so dass der Datenstrom wieder in den Speicher 401 eingelesen wird. Wenn der Speicher sich auf diese Weise gefüllt hat, beginnt ein neuer Ausblen-io devorgang, und so fort.

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5 Blatt Zeichnungen