DE2322930A1

DE2322930A1 - Rahmensynchronisationssystem fuer binaere datenuebertragung

Info

Publication number: DE2322930A1
Application number: DE2322930A
Authority: DE
Inventors: James Monroe Clark
Original assignee: International Standard Electric Corp
Current assignee: International Standard Electric Corp
Priority date: 1972-05-10
Filing date: 1973-05-07
Publication date: 1973-11-22
Also published as: AU5509173A; GB1407892A; FR2184057A1; ES414591A1; FR2184057B3; CH574190A5; IT987337B; US3754102A

Description

Patentanwalt '

Stuttgart

J.M. Clark - 11

INTERNATIONAL STANDARD ELECTRIC CORPORATION, NEW YORK

Rahmensynchronisationssystem für binäre Datenübertragung.

Die Anmeldung betrifft ein Rahmensynchronisationssystem, für binäre Datenübertragung, das besonders dann zweckmässig ist, wenn lange Zeitvielfachformate übertragen werden müssen und insbesondere dann, wenn asynchrone Demultiplexer verwendet werden und/oder, wenn nur ein geringer Prozentsatz der Bitrate für Synchronisationsbits verwendet werden kann.

In der Anmeldung P 21 30 030 wird ein Rahmensynchronisationssystem vorgeschlagen, bei dem die Rahmensynchronisation mit zwei Synchronisationssignalen durchgeführt wird. Dieses Rahmensynchronisationssystem arbeitet mit binären Datensignalen, die einen Mehrfachrahmen mit N Rahmen haben, wobei jeder dieser Rahmen M Kanäle und ein erstes Synchronisationssignal enthalten und bei dem wenigstens eines der Kanalsignale in jedem der Rahmen ein unterschiedliches der N-I Unterkanalsignale und ein zweites Synchronisationssignal enthält. Es werden dazu zwei Syrichronisationssignaldetektoren verwendet, von denen der eine auf das erste Synchronisationssignal und ein erstes vorgegebenes örtliches Taktsignal anspricht und

2.5.1973
Ti/Mr

309847/0888

J.M.Clark - 11

ein erstes Steuersignal abgibt, das die Phasenbeziehung zwischen diesen beiden Signalen angibt. Der zweite Synchronisationsdetektor spricht auf das "zweite Synchronisationssignal und einen zweiten vorgegebenen örtlichen Takt an und liefert ein zweites Steuersignalj das die Phasenbeziehung zwischen diesen beiden Signalen angibt. Die zwei Steuersignale werden durch zwei unterschiedliche Abtastkreise abgetastet. Die Ausgangssignale dieser Abtastkreise werden an zwei verschiedene Entscheidungskreise oder Integratoren angelegt, deren Ausgangssignale die Zeitsteuerung für zwei unterschiedliche in Reihe geschaltete digitale Zähler und Taktsignalgeneratoren steuern, mit denen die notwendigen Taktsignale und auch die zwei.vorgegebenen örtlichen Taktsignale erzeugt werden. Der erste digitale Zähler und Generator wird durch einen Bitratentakt gesteuert, der gesperrt wird, wenn der damit verbundene Entseheidungskreis eine fehlende Synchronisation anzeigt. Der zweite digitale Zähler und Generator wird durch einen Rahmenratentakt vom ersten Zähler und Generator gesteuert, der dann gesperrt wird, wenn der zugehörige Entscheidungskreis eine fehlende Synchronisation angibt. In einem dargestellten Ausführungsbeispiel sind die Entscheidungskreise duale Integratoren, die jeweils zwei Signal erzeugen, um die Sperrung getrennt zu steuern, wenn es notwendig ist. In einem anderen dargestellten Beispiel sind die Entscheidungskreise einzelne Integratoren, die jeweils ein Signal erzeugen, um gegebenenfalls die Sperre zu steuern. Das Ausgangssignal des zu dem zweiten Synchronisationssignal gehörenden Entscheüungskreises wird mit dem Ausgangssignal des Entscheidungskreises für das erste Synchronisationssignal verbunden, um das Sperren des Bitratentaktes zu steuern.

309847/0868

J.M.Clark - 11

In einem weiteren Vorschlag, Patentanmeldung P 22 59 3^2.6 arbeitet ein anderes Rahmensynchronisiersystem für binäre Signale mit ebenfalls zwei unterschiedlichen Synchronisationssignalen. In dieser Anordnung ist ein binäres Datenübertragungssystem vorgesehen, das eine Sendestation und eine Empfangsstation sowie weitere Zwischenstationen hat. Die in einem solchen Sjöbem übertragenen binären Datensignale enthalten in einer vorgegebenen Zeitvielfachrahmenperiode M Gruppen von Zeitvielfachkanälen mit Datensignalen, wobei jede dieser Gruppe von Kanälen ein normales Synchronisationssignal enthält. Jede der Zwischenstationen.und die Empfangsstation überwachen die empfangenen und gesendeten M Gruppen von Kanaldatensignalen auf einer Zeitvielfachbasis. Ein Rahmensynchronisationssystem stellt das Fehlen der Synchronisation in irgendeiner der Gruppen, die in Zeitfolgebasis angelegt werden, fest und ersetzt die so festgestellte falsche Gruppe von Kanalsignalen durch Fülldatensignale, die Füllsynchronisationssignale enthalten» Um zu verhindern, daß Stationen, die hinter der liegen, die Fülldaten anstelle falscher normaler Daten einfügt, eine irrtümliche Fehleranzeige erzeugen, wird durch das Rahmensynchronisationssystem bei der überwachung die Synchronisation aufrecht erhalten, wenn entweder normale Synchronisationssignale oder Füllsynchronisationssignale übertragen werden. Das Rahmensynchronisationssystem ermöglicht eine variable Suchzeit, um die gewünschte Synchronisation auf entweder normale oder Füllsynchronisationssignale für jede Gruppe von Kanaldatensignalen zu ermöglichen.

Der Erfindung liegt die Aufgabe zugrunde, ein Rahmensynchronisationssystem für binäre Datenübertragung zu schaffen, mit dem die Synchronisation sehr schreLl erreicht werden kann.

309847/086«

J.M.Clark - 11

Dies wird erfindungsgemäß dadurch erreicht, daß ein überrahmen in M Mittelrahmen aufgeteilt ist, und jeder der M Mittelrahmen m Unterrahmen enthält, daß ein erstes Synchronisationssignal vorgesehen ist, das in jedem der Mdttelrahmen übertragen wird, daß weiterhin ein zweites Synchronisationssignal vorgesehen ist, dessen Bits derart über den überrahmen verteilt sind, daß in jedem Mittelrahmen ein Bit übertragen wird und daß zuerst eine Synchronisation auf das erste Synchronisationssignal erfolgt und danach· die Synchronisation auf das zweite Synchronisationssignal durchgeführt wird. -

Weiterbildungen der Erfindung sind den Unteranaprüehen zu entnehmen«

Die Erfindung wird nun anhand des in den beiliegenden Zeichnungen dargestellten Ausführungsbeispieles näher erläutert. Es zeigen;

Pig.l, 2 und 3 die Rahmenstruktur des Datensignales, mit dem das erfindungsgemäfte Rahmensynchronisationseystern arbeitet,

Fig. 4 'ein Blockschaltbild einer Ausführung des Rahmensynchronisationssystemes gemäß der Erfindung,

Pig, 5 eine Darstellung der Zählschwelle in dem Entscheidungskreis von Fig.4, mit dem bestimmte Operationen in diesem Rahmensynchronisationssystem ausgeführt werden können,

Fig. 6 ein Blockschaltbild einer Ausführung der Schaltlogik nach Fig.4, die mit dem Generator für den langen

309847/0888

J.M.Clark - 11

232293Q

Synchronisationscode verbunden ist, der in dem überrahnienzähler enthalten ist und

Fig.7 ein Blockschaltbild der Rückkopplungslogik in dem Überrahmenzähler nach Fig.4, mit dem der lange Synchronisationscode (zweiter Synchronisationscode) erzeugt wird.

Es ist allgemein bekannt, daß es drei Grundtypen von Synchronisationssignalformaten gibt. Bei einem Format mit langen Rahmen, mit dem das Rahmensynchronisationssystem nach der vorliegenden Erfindung arbeitet, hat jede dieser Grundtypen des Synchronisationssignalformats einen Nachteil. Die erste. Type eines Synchronisationsformats ist das Format mit zusammengefaßter Synchronisation, bei der ein Synchronisationscodewort . η benachbarte. Bits enthält. Für die Feststellung dieses JSynchronisationssignales benötigt man ein Schieberegister für N-Bit, mit dem die Daten derart, abgesucht werden, daß man den gesamten Synchronisationscode mit Bitrate findet» Ein Nachteil dieses Formats besteht darin, daß mit der Verringerung der Länge des Codes die Wahrscheinlichkeit ansteigt, daß eine zufällige Folge von N Datenbits als gültiges Synchronisationssignal erkannt werden. Das Format mit zusammengefaßter Synchronisation paßt auch nicht gut zu Datenübertragungssystemen, da die Synchronisationsbit nacheinander übertragen werden müssen und da3 Synchronisationssignal ziemlich lang ist. Es ergibt sich dadurch eine Unterbrechung des Datenflusses, wenn der Synchronisationscode übertragen wird. Bei einem asynchronen Multiplexer, der elastische Speicher verwendet, um die von verschiedenen Quellen einlaufenden asynchronen Bitraten einzustellen, müssen diese elastischen Speicher sowohl auf der Sendeseite wie auch "auf der Empfangsseite des Systems relativ lang sein, um die

309847/0863

232293Q

J.M.Clark -11 ' "

augenblickliche Verzögerung der Daten aufzunehmen, wenn das konzentrierte Synchronisationscodesignal übertragen wird.

Der.zweite Typ der Synchronisationscodeformate ist als verteiler Typ definiert, der einen Synchronisationscode verwendet, der im· Datenformat verteilt ist. Die Synchronisationsbits dieses verteilten Typs werden üblicherweise gleichmässig verteilt mit mehreren Datenbits zwischen zwei aufeinanderfolgenden Synchronisationsbits, Es ist dadurch nicht möglich, den ganzen Synchronisationscode mit der Bitrate zu suchen, ohne daß ein sehr großer Speicher vorgesehen ist.

Die dritte Type der Synchronisationscodeformate ist teilweise zusammengefaßt und teilweise verteilt. In typischen Fällen verwendet ein solches Format eine Anzahl von zusammengefaßten Codes von gleicher Länge-,- die mit gleichen Abständen über den Datenrahmen verteilt sind. Für eine feste Synchronisationsbitrate erhält man mit diesem Format üblicherweise bessere Suchzeiten als mit dem zusammengefaßten oder dem verteilten Format, Wie beim zusammengefaßten Synchronisationsformat ist jedoch ein beträchtlicher Anteil von elastischen Speichermitteln notwenig.

Für den Zweck der Synchronisierung des Überrahmens von Datensignalen, bei dem das Rahmerisynchronisationssystem verwendet wird, kann festgestellt werden, daß kein einzelnes Synchronisationsformat der obengenannten drei Typen ausreichend ist. Um zu vermeiden, daß der elastische Speicher eines asynchronen Multiplexers vergrößert wird, kann,ein verteilter' Code verwendet werden. Bei einem überrahmen mit 819I Bit _Λ und bei Verwendung von einem Prozent der Übergruppenbitrate für die Synchronisationsbits beträgt die mittlere Suchzeit

309847/0868

J.M.Clark - 11

232293Q

etwa 0,26 Sekunden. Auch m'it besonderen Anordnungen zur Beschleunigung der Suche erfüllt die Synchronisation nicht die Forderungen nach einer geringen Suchzeit,

Gemäß der Erfindung werden zwei Synchronisationscodesignale und zwei Synchronisationakreise verwendet. Die zwei Codes werden anschließend als kurzes (oder erstes) Synchronisationscodesignal bzw. als langes (oder zweites) Synchronisationscodesignal bezeichnet. Der überrahmen fet in gleiche Teile (Mittelrahmen) aufgeteilt _t da dieses für andere Formatforderungen zweckmäasig ist. Bin kurzes verteiltes Synchronisationscodeaignal erlaubt eine schnä-le Synchronisierung der Mitte Ir ahiien, da die fcittelrahmen sehr vlA kürzen? (128 Bit) als der überrrahmen sind. Ein aweites Synrchronisationscodesignal und ein zweiter Synchronesationskreiö werden verwendet, um die Rahmensynchronisation durch Synchronisierung des überrahraens zu vervollständigen♦ Dabei wird die vorher- · gehende Mittelrahmeaaynoiironiaation mit verwendet. Der Vorteil besteht darin, daß di« Mittelrahmeneynchronisatiön die Rahmenphaaen der Zusatzkanäle festlegt, wie z,B, digitaler Sprachdienstkanal, digitaler Daten/Fernschreibdienstkanal, Steuer* und Signalkanal» kurzes Synchronieationsbinär-Null-Bit, kurzes Synchronisationebinär-Eins-Bit und langer Synchronisationskanal, Der zweite Synchronisationskreie der nachher als langer Synchronisationskreis bezeichnet wird, muß dann nicht alle empfangenen Daten prüfen, wenn er nach dem langen Synchronisationscode sucht.

Das lange Synchronisationscodesignal kann ein zusammengefaßter Code in einem der Zusatzunterkanäle sein, bei dem eine Unterbrechung für den Synchronisationscode nicht die Arbeitvorgänge mit den anderen Daten in dem Unterkanal stört.

309847/0868

232293Q

J.M.Clark - 11

Der Steuer- und Signalzusatzkanal ist für diesen Zweck geeignet.

Eine zweite Möglichkeit für die Aussendung des langen Synchronisationscodesignals besteht darin, daß ein ganzer Zusätzkanal verwendet wird, um den langen Synchronisationscode ständig zu übertragen. Dieser zweite Weg wird in der vorliegenden Erfindung verwendet. Es gibt fortlaufende Pseudozufallscodes, die eine Erkennung der Phase ermöglichen; nachdem nur ein Teil des gesamten Codes empfangen wurde. Die Phase wird also durch beliebige M aufeinanderfolgende Bits des Synchronisationscode angegeben, wenn man 2 oder weniger Synchronisationsbits je Code hat. Die für diese Art von Code benötigte Synchronisationslogik ist in den Kosten vergleichbar mit der Synchronisationslogik für einen zusammengefaßten Synchronisationscode mit M Bit. Eine schnellere Synchronisation kann mit den gleichen Stromkreiskosten erreicht werden. Es ist dann jedoch eine ' höhere Synchronisationsbitrate notwendig. Die Forderung nach einer höheren SynchronisÄtionsbitrate ist jedoch bei der vorliegenden Anordnung kein Nachteil, da ein ausreichender Betrag von Zusatzbitrate verfügbar ist.

Aus diesen Gründen ist der Pseudozufallstyp eines langen Synchronisationscodes gewählt. Da die Lage des langen Synchronisationskanals durch die Mittelrahmensynchronisation angezeigt wird, prüft der lange Synchronisationskreis nur das empfangene lange Synchronisationssignal, das nicht durch andere Daten gestört werden kann, die zufällig den Synchronisationscode simulieren.

Der kurze Synchronisationskreis wird dadurch vereinfacht, daß der kürzest mögliche Code verwendet wird. Auch wenn

309847/0888

J.M.Clark - 11

■- 9 -

ein gegebener Prozentsatz des Zusatzkanales für. das kurze Synchronisationssignal verwendet wird, bedeutet ein kürzerer Code einen kürzeren Rahmen und damit eine kürzere Synchronisationszeit. Der Rahmenkreis für das kurze Signal soll nicht auf Systemfehler ansprechen, durch die alle Daten der Übergruppe entweder binäre O oder binäre 1 darstellen. Der kürzeste Code ist deshalb der 0,1 Code.

Der lange Synchronisationscode ist ein Pseudozufallscode, dessen Erzeugung weiter unten beschrieben wird. Für das zusammengefaßte Synchronisationscodesignalformat kann ein Schieberegister, dessen Länge dem Synchronisationscode entspricht, verwendet werden, um den Synchronisationscode festzustellen und die Entscheidungen "Code empfangen" oder "Code nicht empfangen" mit der Bitrate treffen. Um dieses mit einem verteilten Code durchführen zu können, der für das kurze oder erste Synchronisationscodesignal verwendet wird, muß die Länge des Schieberegisters größer sein als die Entfernung zwischen dem ersten und dem letzten Bit des Codes. Für das Format des im Ausführungsbeispiel verwendeten kurzen Synchronisationscodes muß das Schieberegister dann für 60 Bit ausgelegt sein. Die so benötigte Länge des Schieberegisters ist im allgemeinen zu teuer. Es wird statt dessen nur immer ein Bit des Codes zu einem Zeitpunkt festgestellt. Zu diesem Zweck wird ein örtlicher Synchronisationscode und ein örtlicher Synchronisationstakt von den Empfangstaktzählern erzeugt, die in der indkm US-Patent 3 597 539 beschriebenen Technik synchronisiert werden. Die empfangenen Daten werden mit dem örtlich erzeugten Synchronisationscode verglichen, um den in den empfangenen Daten enthaltenen Code festzustellen. Wenn es notwendig ist, kann ein kleines Schieberegister für N Bit verwendet werden, um die Suchrate im Verhältnis /n zu vergrößern. Diese Technik ist in dem

309847/Ό8Θ8

■■■".■- ίο -

232293Q

J.H.Clark - 11 ■..,.-.■.

US-Patent 3 59¹J 5Ό2 beschrieben. Dieses Schieberegister speichert die Vergleiche der nächsten N Phasen. Wenn die ■ ■ Suche auf eine neue Phase weiterschaltet, wird der ge- /. speicherte Vergleich für diese'Phase mit dem letzten Ver-, gleich kombiniert.

Für einen fortlaufenden Synchronisationscode, der hier als langer oder zweiter Synchronisationscode bezeichnet ist _$ in einem schon synchronisierten Kanal ist es nicht notwendig, den Code festzustellen. Es ist jedoch erwünscht, zu prüfen, ob die Phase des örtlichen Taktsignales mit der Phase des langen Synchronisationscodes übereinstimmt, wie er empfangen -wurde. Dieses kann dadurch bestimmt werden, indem man die den Code erzeugende Logik dazu verwendet, das nächste Synchronisa'tionsbit aus den vorhergehenden Synchronisationsbit vorherzusagen, wie es weiter unten anhand der Fig.7 noch ausführlicher beschrieben wird. Wenn das nächste Synchronisationsbit nicht zu den vorhergesagten Bits paßt, ist die Phase des örtlichen Taktsignales falsch und damit auch die vorhergesagten Synchronisationsbits. Wenn jedoch eine Übereinstimmung besteht, ist es wahrscheinlich, daß die empfangenen Synch'ronisationsbit richtig sind. Es besteht jedoch noch eine sehr geringe Wahrschinlichkeit, daß zwei oder mehr Bitfehler aufgetreten sind.

Bei der Erfassung muß laufend der Mittelwert des Ausgangssignales des Synchrorasationsdetektors gebildet werden, um eine verlässliche Entscheidung zu ermöglichen, ob die Rahmenphase korrekt ist, und um die Entscheidung sehr schnell fällen zu können, insbesondere dann, wenn die Synchronisation verloren ist. Die Bildung des Mittelwertes oder Integration ist notwendig, um die notwendige Sicherheit zu erhalten,

309847/0S68

J.M.Clark - 11

232293Q

auch wenn Bitfehler auftreten. Die Geschwindigkeit»- und Zuverlässigkeits- Forderungen stehen einander gegenüber, Wenn eine vergrößert wird, wird die andere verkleinert. Es wurde das Verhalten einer Anzahl von Mittelwertbildung oder Integrationsmethoden studiert. Diese Methoden schließen Widerstands-Kondensatorfilter, Zähleinrichtungen, Mittelwertbildung mit verschiedenen Intervallen und Integration ein. Es hat sich dabei herausgestellt, daß man das beste Verhältnis zwischen Geschwindigkeit und Zuverlässigkeit bei einer Art von "clamped" Integrator erhält. Dieser wird Entscheidungs- oder Wettkreis genannt. Der Name "Wettkreis" wird verwendet, da seine Arbeitsweise mathematisch einer Wettsituation analog ist. Der Entscheidungs- oder Wettkreis integriert das digitale Eingangssignal minus einer Vorspannung, ausgenommen, daß das Ausgangssignal der Integration begrenzt ist, und die Integration stoppt so lange, als eis obere oder untere Grenze überschritten ist. Es wird eine Entscheidung getroffen, ob das Integrationsausgangssignal über oder unter einer gegebenen Schwelle liegt. Die Entscheidung hängt grundsätzlich davon ab, ob die Wahrscheinlichkeit des digitalen Eingangssignales eine Schwellwertwahrscheinlichkeit überschreitet, die durch die Eingangsvorspannung gegeben ist.

Der Entscheidungskreis kann entweder durch analoge oder durch digitale Kreise gebildet werden. Die analoge Form wurde gebildet mit einem Integrator vom Miller-Typ, einem Clampkreis und einem Vergleicherkreis. Die digitale Form bestand aus einem Vorwärts-Rückwärtszähler^bei dem die Vorspannung durch das Verhältnis der Vorwärts-und Rückwärtsschritte gebildet ist. Die digitale Form ist stabiler, aber ihre Parameter sind nicht fortlaufend variabel. Durch Verwendung von Computer-

3Q9847/086Ö

J.M.Clark - 11

simulation und Analysis kann man genau das Verhalten vor dem Aufbau einer Versuchsschaltung vorher sagen. Die Arbeitsweise des Entscheidungskreises ist ein Markov¹ HSs wurden Computerprogramme geschrieben und verwendet.um die Antwort dieses Kreises zu bfrechten und auch die Verteilung der. Suchzeit unter Verwendung der Theorie von Markov -Ketten.

Jeder Synchronisationskreis benötigt eine Erfassung. Jeder Synchronisationskreis kann einen Entscheidungskreis enthalten, oder, bei Verwendung der digitalen Form der Kreise, kann ein Entscheidungskreis für beide Synchronisationskreise vorgesehen werden, da die kurze Synchronisation synchronisiert sein muß, bevor das lange Synchronisationssignal beginnen kann zu suchen und weil die lange Synchronisation nicht synchronisiert wird, wenn das kurze Synchronisiersignal nicht synchronisiert ist.

Der Suchvorgang wird durch die Erfassung freigegeben und gesperrt« Das bedeutet, daß die Phase der Zeitzähler nicht geändert werden kann, bis mit Sicherheit festgestellt wurde, daß die Rahmenphase nicht korrekt ist. Die durch den Suchvorgang gemachten Entscheidungen sind so gebildet, daß sie so schnell wie möglich sind.und nicht sicher, da die Zuver-' lässigkeit durch die Erfassung selbst erreicht wird.

Für den verteilten kurzen Synchronisationscode werden die Rahmenphasen nacheinander so geprüft, daß eventuell jede Phase geprüft wird, falls nicht die richtige Phase zuerst gefunden wurde. Die Phase des Taktzählers wird in die nächste Phase geändert, indem ein Taktimpuls gesperrt wird. Die Phase wird immer dann geändert, wenn der Synchronisationsdetektor einen Fehler anzeigt oder, bei Verwendung eines

309847/0868

232293Q

J.M.Clark - 11

Schieberegisters, wenn die Information im Schieberegister anzeigt,' daß ein Fehler vorher festgestellt wurde. Wenn der Synchronisationsdetektor anzeigt, daß das gerade empfangene Bit mit dem örtlich erzeugten Synchronisationsbit übereinstimmt und das Schieberegister keine voEhergehenden Fehler anzeigt, wird die Phase nicht geändert, bis das nächste örtliche Synchronisationsbit erzeugt wird. In der Zwischenzeit sammelt das Schieberegister Informationen für die nächsten N Phasen.

Wenn das nächste örtliche Synchronisationsbit erzeugt ist, werden die Entscheidungen wieder mit Bitrate getroffen. Wenn die korrekte Phase erreicht ist, ist es sehr wahrscheinlich, daß genug Übereinstimmungen auftreten, um den Suchvorgang zu sperren, bevor ein Fehler auftritt. In einigen wenigen Fällen kann ein Fehler zuerst auftreten und die Phase wird dann geändert und damit falsch. Beim Suchvorgang müssen dann notwendigerweise, alle Phasen geprüft werden, bevor man wieder die richtige Phase erhält. Dadurch ergibt sich, daß ein geringer Prozentsatz der Synchronisationszeiten wesentlich größer als der Mittelwert wird.

Für den langen Pseudozufallssynchronisationscode wird ein Schieberegister und eine Rückkopplungslogik verwendet, um den örtlichen Synchronisationscode zu erzeugen, wie es weiter unten noch anhand der Fig.7 beschrieben wird. Da das erzeugende Schieberegister eine feste Folge von Zuständen wiederholt, dient es auch als Zähler» Die Rückkopplung dieses Schieberegisters sagt das nächste empfangene Synchronisationsbit voraus, sowohl wenn der Eingang für das Schieberegister die Rückkopplung ist als auch, wenn der Eingang für das Schieberegister das empfangene Syn-

309847/0868 ~'~

J.M.Clark - 11

chronisationssignal ist. Wenn der Erfassungskreis einen Verlust der Synchronisation anzeigt, wird die empfangene Synchronisation an den Eingang des Schieberegisters angelegt, und nachdem genug aufeinanderfolgende fehlerfreie Synchronisierbit empfangen sind, um das Schieberegister zu füllen, macht das Schieberegister und seine Rückkopplung wieder korrekte Vorhersagen. Dadurch zeigt dann der Erfassungskreis eine korrekte Synchronisation an und die Rückkopplung wird jetzt anstelle des empfangenen Synchronisationssignals an den Eingang des Schieberegisters angelegt. Bei diesem Betrieb sind die Vorhersagen unabhängig von dem empfangenen Synchronisationscode und bleiben dann auch fehlerfrei, falls nicht Bitfehler im Schieberegister gespeichert sind, wenn der Eingang zum Schieberegister umgeschaltet wird. Wenn jedoch Bitfehler enthalten sind, kann ein Bitfehler in das Schieberegister eingeschoben werden und veranlaßt den Verlust der Synchronisation,

Das Datenformat ist so gebildet, daß die Phase des kurzen-Synchronisationscodes wenigstens einmal je überrahmen verschoben wird. Es wird angenommen, daß die Formateinstellung so gebildet ist, daß nur eine solche Verschiebung je überrahmen erzeugt wird, um die Störungen bei der Suchfunktion nach der kurzen Synchronisation klein zu halten. Es gibt keine Schwierigkeiten, wenn der örtliche (Empfangs)-Takt synchronisiert ist, da der örtliche Takt und das empfangene Datenformat zur gleichen Zeit verschoben werden. Wenn die Synchronisation verloren ist, kann es zwei Phasenverschiebungen je überrahmen (zu unterschiedlichen Zeiten) geben, nämlich eine in Abhängigkeit von der Einstellung durch das empfangene Datenformat und die andere infolge der Einstellung durch das örtliche Format. Jedoch

309847/0868

J.M.Clark - 11

kann die Einstellung durch das örtliche Format gesperrt werden, wenn der Erfassungskreis anzeigt, daß die lange Synchronisationsphase falsch ist. Wenn die Einstellung des empfangenen Formates stattfindet, wenn die kurze Synchronisationsp'hase falsch ist, ist das nicht störend, da die Phase in eine andere falsche Phase verschoben wird, ausgenommen den Spezialfall, bei dem die Phase in die richtige Phase verschoben wird. Wenn jedoch die Einstellung des Empfangsformates stattfindet, wenn die

kurze Synchronisationsphase richtig ist und die lange Synchronisationsphase noch falsch ist, dann wird die kurze Synchronisationsphase falsch gemacht und die kurze Synchronisationssuche wird verlängert, anstatt sie enden zu lassen. Wenn die Einstellung des empfangenen Formates stattfindet, nachdem die lange Synchronisationsphase richtig ist, ist dieses ohne Wirkung, da jetzt die empfangenen und örtlichen Formateinstellungen in Phase sind. Die Suchzeit wird also nur dann verlängert, wenn die Einstellung des Empfangsformates zwischen der Einstellung der kurzen Synchronisation und derjenigen der langen Synchronisation stattfindet. Wenn man einen langen Pseudozufallssynchronisationscode verwendet, ist die Einstellzeit für den langen Synchronisationscode sehr viel kürzer als die überrahmenperiode und die Wahrscheinlichkeit für eine verlängerte kurze Synchronisationssuche wird verhältnismässig gering.

Das Datensignalformat ist in den Fig.l, 2 und 3 dargestellt. Um die Gruppenkanäle und den Zusatzkanal zusammenzufassen, wird ein Mittelrahmen gebildet. Dieser Mittelrahmen ist in Kurve B der Fig.l dargestellt und enthält 15 Unterrahmen, nie sie in der Kurve C der Fig.l dargestellt sind. 64 Mittelrahmen bilden dann den Überrahmen, der in Kurve A der Fig.l dargestellt ist. Wie aus der Kurve C in Fig.l zu entnehmen

309847/0868

J.M.Clark - 11 ' ■

ist, haben die ungeraden Unterrahmen in jeden Mittelrahmen neun Bits und die geraden Unterrahmen acht Bits. Die ersten acht Bits eines jeden Unterrahmens sind bitweise den vier oder acht Kanalgruppen zugeordnet. Das neunte Bit ist, falls vorhanden, dem Zusatzkanal zugeordnet. Man hat also acht Zusatzbits je Mittelrahmen, wie es in Kurve B, Fig.l dargestellt ist, nämlich die O Bit der ungeraden Unterrahmen nach Kurve C, Fig. 1. Man erhälfe mit diesem Scha'ma nominal richtige Datenraten mit geringen Schaltkreiskosten und geringer Komplexität' der Schaltkreise.

Das Format des in Kurve B, Fig.l dargestellten Zusatzkanales ist gebildet durch ein Unte multiplex eines Steuersignalkanales C, eines digitalen Sprachdienstkanals Y, eines Daten- und Fernsehreiberdienstkanales D, der kurzen Synchronisationsbit SO, Sl, des langen Synchronisationscodebits L und für einen 96-Kanalbetrieb nur unbenutzte Bits, Zwei Synchronisationscodes ermöglichen eine schnellere Synchronisation des. längeren Datenformates als es nur mit einem Synchronisationscode möglich wäre. Zwei Zusatzbit je Mittelrahmen werden verwendet um einen 0,1 kurzen Synchronisationscode zu übertragen, der ausreicht, um den Mittelrahmen zu synchronisieren. Dem langen Synchronisationscode, dem Steuer- und Signalisierkanal und den Daten- und Fernschreibdienst&anälen ist je ein Bit je Mittelrahmen zugeordnet. Dadurch erhält man für jede Funktion 19,200.Bits je Sekunde bei 48-Kanalbetrieb und 3^00 Bits je Sekunde bei 96-Kanalbetrieb. Dem digitalen Sprachdienstkanal sind drei Bit je Mittelrahmen zugeordnet, aber nur die Hälfte dieser Bits wird beim 96-Kanalbetrieb verwendet, wie es in den Kurven A und B der Fig.2 dargestellt ist und man erhält dabei 57,6 Kilobit je Sekunde (kb/s). Der lange

309847/0868

232293Q

J.M.Clark - 11

Synchronisationskanal wird verwendet,um den langen Synchronisationscode zu übertragen: den 64 Bit-Pseudozufallscode, der einen überrahmen von 64 Mittelrahmen definiert. Man erhält dadurch eine Basis für ein Untermultiplex des Steuerkanales, wie es in Fig.3 dargestellt ist. In einem überrahmen werden acht Worte mit je acht Bits in dem Steuerkanal C übertragen. Die ersten sieben Bit eines jeden Wortes bilden einen Steuercode, der für Verbindungen

zwischen den Sende- und Empfangssteuerkreisen einer Gruppe von Kanälen verwendet wird. Das achte Bit jedes dieser Worte wird zur Signalisierung in Verbindung mit den Sprach- und Datendienstkanälen verwendet. Das letzte kurze Synchronisationsbit (Sl) jedes überrahmen wird unterdrückt, so daß der überrahmen anstelle von 8192 Bits jetzt nur noch 8191 Bits hat.

In Fig. 4 ist ein Blockschaltbild einer Ausführung des Synchronisierungssystemes gemäß der Erfindung dargestellt. Die Übergruppendaten werden an den Eingang 1 angelegt und zu dem Bittaktwiederherstellkreis 2 übertragen, um aus den Übergruppendaten die Bitrate zu erhalten, die z.B. 4915,2 kHz ist. Der Taktwiederherstellkreis 2 kann z.B. aufgebaut sein, wie es in der US-Patentschrift 3 £33 115 beschrieben ist. Der Teiler 3 mit dem Faktor 2 wird durch das über die Leitung 4 angelegte Signal zur Betriebsartauswahl freigegeben oder gesperrt, so daß man einen übergruppenrahmen mit einer Frequenz von 2457,6 kHz für einen 48-Kanalbetrieb oder eine Frequenz von 4915»2 kHz für einen 96-Kanalbetrieb erhält. Der Unterrahmenzähler 5 enthält einen Binärzähler 6, der durch acht teilt, und eine Pausenlogik 7. Die Pausenlogik 7 stoppt den Zähler 6 für eine Taktperiode und erzeugt so eine Zählung auf neun,

309847/0888

J.M.Clark - 11

wenn die Logik durch die Mitte!rahmen- und überrahraenzänler freigegeben wird. Entsprechend dem Datenformat ist der Unterrahmen dann entweder acht oder neun Bit lang. Dieser Pausentakt erzeugt auch den Takt für den Zusatzkanal.

Der Mittelrahmenzähler·8 ist ein Zähler, der durch 15 teilt, und aus zwei Zählern 9 und 10 mit einer Unterdrückungslogik 11 besteht, die veranlaßt, daß der Zähler " die l6te Zählung unterdrückt. Das Ausgangssignal des Zählers 9 wird dazu verwendet, die Pausenlogik 7 freizugeben. Der MitteIrahmentakt wird decodiert, wie es notwendig ist, um die verschiedenen Zusatzunterkanäle gemäß dem Datenformat auszuwählen. Das Ausgangssignal des Zählers 10, der aus drei Zählern besteht, die durch zwei teilen,, liefert den Mittelrahmentakt und den örtlich erzeugten kurzen Synchronisationscode.

Der Überrahmenzähler 12 enthält zwei Zähler, die durch 64 teilen und durch den gleichen Takt betätigt werden. Einer dieser durch 64 teilenden Zähler ist eine Kette von sechs Zählern, die durch zwei teilen, und zur Vereinfachung der Darstellung als zwei Zähler 13 und 14 dargestellt sind, die durch acht teilen. Der andere durch 64 teilende Zähler ist ein 6-Bitschieberegister 15 mit einer Rückkopplungslogik 16, die so aufgebaut ist, daß eine Pseudozufallsfolge von 64 Bit erzeugt wird, die das örtlich erzeugte lange Synchronisierungscodesignal darstellt. An die Leitung 17 wird ein Impuls je Zyklus des langen Synchronisationscodegene-rators angelegt, der die Zähler 13 und 14 zurückstellt. Dadurch bleiben beide Zähler aufeinander synchronisiert. Der Zähler 13 definiert die Zeitlage für jedes 8-Bitwort des Steuerkanals (ein 7-Bit.&euerwort und ein Signalbit) und der Zähler 14 definiert die zeitliche Zusammenfassung

309847/0368

232293Q -

J.M.Clark -11

von acht solchen Worten in jedem überrahmen.

Die über den Eingang 1 eintreffenden Übergruppendaten werden ständig mit dem kurzen Synchronisationscodesignal, das am Ausgang des Zählers 10 erzeugt wird, in dem digitalen Vergleicher 18 verglichen. Das Ausgangssignal des Vergleichers, das Übereinstimmung oder Nichtübereinstimmung angibt (Nichtübereinstimmung entspricht einer binären 1 und Übereinstimmung einer binären 0), wird an das Abtastflipflop 19 der Suchlogik 20 für kurze" Synchronisation angelegt. Wenn das Ausgangssignal des Ver^gleichers 18 eine Nichtübereinstimmung anzeigt, hat man ein Ausgangssignal 1 am Ausgang 1 des Flipflops 19, durch das der Entscheidungskreis 21, der ein Vor-Rückwärtszähler ist, um eine .Stelle zurückzahlt. Wenn am Ausgang des Vergleichers 18 ein Übereinstimmungssignal auftritt, wird diese binäre 0 in der Inverterschaltung 22 invertiert und an den O-Eingang des Flipflops 19 angelegt, so daß jetzt eine binäre 1 am Ausgang 0 des Flipflops anliegt, die den Entseheidungskreis 21 um eine Stelle nach oben zählen läßt. Die übrigen Elemente der Suchlogik 20 mit dem Flip"f lop 23, der UND-Schaltung 2¹J und der Taktsignalerzeugungslogik 35 sind ausführlicher in dem schon obengenannten US-Patent 3 597 539 beschrieben. Die Schaltung der Suchlogik 20 kann so aufgebaut werden, wie es in dem s.chon obengenannten US-Patent 3 594 502 dargestellt ist. Bei jeder Ausführung ist eine Taktsignalerzeugungslogik 35 notwendig, die verschiedene Taktsignale erzeugt, wie z.B. die Taktsignale MT, SHC und HT sowie ein anderes Taktsignal ST, das notwendig ist, um die beiden Taktsignale MT und SHC zu erzeugen. Diese Taktsignale werden durch die Logik 35 durch logische Verknüpfung vom Übergruppentakt, Unterrahmentakt und Mittelrahmentale t zusammen mit dem HALT-Ausgangs-

309847/0868

J.M. Clark - 11

signal der UND-Schaltung 2k gebildet. Diese Taktsignale haben bestimmte relative Zeitlagen und Dauern und sind in den genannten US-Patent 3 597 539 bzw. 3 59^ 502 beschrieben, wobei die relative Dauer und die relative Zeitlage dieser Taktsignale durch das Format des entsprechenden Datensignales gegeben sind .

Wenn die Suchlogik 20 durch ein Freigabesignal des Entscheidungskreises 21 freigegeben wird, erzeugt sie einen HALT-Impuls, wenn die Taktsignalerzeugungslogik 35 anzeigt, daß ein kurzes Synchronisationsbit empfangen werden soll und wenn der Vergleicher 18 angibt, daß eine Nichtübereinstimmung zwischen dem empfangenen und dem erzeugten kurzen Synchronisationscode zu dieser Zeit besteht. Eine Nichtübereinstimmung zu diesem Zeitpunkt veranlaßt auch, daß ein Rückwärtszählimpuls zum Entscheidungskreis 21 übertragen wird. Bei einer Übereinstimmung zu dieser Zeit wird eine Vorwärtszählimpuls erzeugt. Das HALT-Signal wird dazu verwendet, um das Zählen des Unterrahmenzählers 5 und/oder des MittelP.ahmenzählers 8 zu sperren. Für diesen Zweck sind die Sperrtorschaltungen 26 und 2? vorgesehen« Eine Folge von Nichtübereinstinfflungen veranlaßt ein andauerndes HALT-Signal, bis eine Übereinstimmung festgestellt ist. Es werden jedoch keine Vorwärts- oder Rückwärtszählimpulse mehr erzeugt- bis zu der nächsten Zeit, zu der ein kurzes Synchronisationsbit eintreffen sollte. Wenn die Suchlogik 20 gesperrt ist, werden Vorwärts-* oder Rückwärtszählimpulse in Abhängigkeit vom Vergleich erzeugt, wenn ein Synchronisationsbit auftreten sollte, HALT-Impulse werden jedoch nicht zugelassen.

Der Entscheidungskreis 21 ist ein binärer Vor- Rückwärtszähler, der durch die Teile für die kurze Synchronisation und für die lange Synchronisation der Rahmenlogik verwendet

309847/0888 "'"

^232293Q

wird. Seine Arbeitsweise hängt davon ab, ob der Zählerstand über oder unter bestimmten Zählschwellen liegt, wie es in Fig.5 dargestellt ist. Die Vorwärtszählimpulse werden in einem Bereich nahe der höchsten Zählstellung gesperrt, wie z.B. zwischen der Zählschwelle 28 und der höchsten Zählerstellung 29. Es wird dadurch verhindert, daß der Zähler auf die niedrigste Zählerstellung weiterschaltet. In entsprechender Weise werden Rückwärtszählimpulse in einem Bereich nahe der niedrigsten Zählerstellung gesperrt, wie z.B. zwBchen der Zählschwelle 30 und der niedrigsten Zählerstellung 31. Nahe der Mitte des Diagrammes in Fig.5 ist eine weitere Zählschwelle 32, die die Steuervorgänge für die Kreise für die lange Synchronisation und für die kurze Synchronisation trennt. Oberhalb der Schwelle 32 spricht der Entscheidungskreis nur auf Impulse vom Kreis für die lange Synchronisation an und unterhalb dieser Schwelle nur auf Impulse vom Kreis für die kurze Synchronisation. In einem unteren Teil jedes dieser beiden Bereiche kann der zugehörige Kreis die Rahmenphase ändern. Bei der kurzen Synchronisation werden HALT-Impulse erzeugt, um unterhalb der Zählschwelle 33 die Rahmenphase zu ändern. Bei einer langen Synchronisation wird ein Ladebetrieb verwendet. Dies geschieht unterhalb der Schwelle 3*1. Unterhalb der Schwelle 35 wird der Rahmenalarm freigegeben. Die verschiedenen Zählschwellen und die dadurch gesteuerten Vorgänge hängen vom binären Zustand am 1 Ausgang der Zählstufen unterhalb der betrachteten Zählschwelle ab. Sq liefert z.B. eine an die 1 Ausgänge der Stufen des Zählers zwischen der niedrigsten Zählerstellung 31 und der Zählschwelle 30 angeschlossene ODER-Schaltung ein 1 Signal für jede Stufe, die den 1 Zustand hat, um das gewünschte Freigabesignal für den logischen Kreis 20 zu erzeugen. In entsprechender Weise erzeugt eine an die 1 Aus-

309847/0888

J.M.Clark - 11

gänge der Stufen des Zählers zwischen der niedrigsten Zählerstellung 31 und der Zählschwelle 35 ein Ausgangssignal 1, wenn irgendeine dieser Stufen den Zustand 1 annimmt, um das gewünschte Signal "Rahmenalarm" oder "fehlende Synchronisation Alarm" zu erzeugen. Wenn die Synchronisation verloren ist, veranlassen Nichtübereinstimmungen Rückwärtszählimpulse und nach einer gewissen Zeit ist der Stand des Zählers 21 nahe der niedrigsten Zählerstellung (zwischen der Zählschwelle 30 und der niedrigsten Zählerstellung -31). In dieser Stellung wird der Kreis für die kurze Synchronisation derart freigegeben, daß -er HALT-Impulse erzeugen kann, die eventuell die Mittelrahmenphase korrigieren können. Bei einer richtigen Mittelrahmenphase treten mehr Übereinstimmungen bei der kurzen Synchronisation auf als Nichtübereinstimmungen und der Zähler 21 empfängt mehr Vorwärtszählimpulse als Rückwärtszählimpulse, Der Entscheidungskreis 21 zählt dann bis zur Zählschwelle 32 vorwärts, von der an er durch den Kreis für die lange Synchronisation gesteuert wird. Durch den Kreis für die lange Synchronisation wird bei richtigen langen Synchronisationsphasen der Entscheidungskreis 21 weiter vorwärts gezählt und es werden dadurch Änderungen der Rahmenphase und der Rahmenalarm gesperrt. Durch Bitfehler können in der Suchlogik falsche Entscheidungen getroffen werden und der Zählerstand wird dann in der falschen Richtung geändert. Jeder Bitfehler kann die Zählerstellung jedoch nur geringfügig ändern. Die Rahraenkreise können deshalb nach einem Fehler von nahezu der gleichen Zählerstellung aus weiterarbeiten wie vor dem Fehler, d.h. nahezu von dem gleichen Zustand aus, als ob der Fehler nicht aufgetreten wäre. In entsprechender Weise schützt der Entscheidungskreis 21 vor Bitfehlern bei der Synchronisierung,

309847/0808

J.M.Clark - 11

232293Q

indem er eine falsche Peststellung einer Bedingung "außer Synchronisation" verhindert.

Der Steuerkreis für die lange Synchronisation enthält das Schieberegister 15 und die Rückkopplungslogik 16 zusätzlich zu einem Rückkopplungskreis über die Schaltlogik 36, der den örtlichen langen Synchronisationscode für den langen Synchronisationsdigitalvergleicher 37 erzeugt, der wiederum in Verbindung mit dem Abtastflipflop 38 die Vorwärts- und Rückwärtszählimpulse erzeugt. Die Arbeitsweise entspricht der des oben beschriebenen Flipriops 19 für die Suchlogik 20 für die kurze Synchronisation. Der empfangene lange Synchronisationscode wird aus dem Zusatzkanal des Oberrahmenformates herausgezogen. Dieses Herausziehen ist ausführlich beschrieben in der deutschen Patentanmeldung P 23 18 913.1, Dieses Herausziehen geschieht in der richtigen Ze it lage, wenn der kruze Synchronisations code synchronisiert ist, d.h., wenn die Zeitlage des Mittelrahmens richtig ist. Wenn die Zeitlage des Überrahmens auch richtig ist, stimmen der empfangene und der erzeugte lange Synchronisationscode auch überein (ausgenommen für den Fall, daß Bitfehler aufgetreten sind). Der Vergleicher 37 für den langen Synchronisationscode vergleicht den empfangenen und den erzeugten langen Synchronisationscode und erzeugt über die Flipflopschaltung 38 VorwärtsZählimpulse, wenn eine Übereinstimmung vorliegt (binäre 0 am Ausgang des Vergleichers 37) oder Rückwärtszählimpulse, wenn keine Übereinstimmung besteht (binäre 1 am Ausgang des Vergleichers 37). Nichtübereinstimmungen verariassen also, daß sich die Zählerstellung vermindert, bis ein Freigabesignal an die Schaltlogik 36 übertragen wird. Die Schaltlogik 36 ist in Fig.4 als mechanischer Schalter dargestellt. Dieser Schalter kann

309847/0888

232293Q

J.M.Clark - 11

jedoch durch die'Fig.6 dargestellte Schaltung ersetzt werden, bei der die UND-Schaltung 39 das empfangene lange Synchronisationscodesignal zum Schieberegister 15 weiterleitet, wenn das lange Synchronisationsfreigabesignal anliegt, das gleichzeitig über die Sperrschaltung 40 verhindert, daß das erzeugte lange Synchronisationscodesignal zum Schieberegister übertragen wird.

Wenn die Schaltlogik 36 in der gesperrten Stellung ist, wie es in Fig.4 dargestellt wurde, so wird durch das Freigabesignal für den Kreis für die lange Synchronisation der Schalter der Logik 36 so umgeschaltet, daß das empfangene lange Synchronisationssignal an den Eingang des Schieberegisters 15 angelegt wird. Dieser Zustand wurde oben als Ladebetrieb bezeichnet, da die empfangenen Bits für die lange Synchronisation in das Schieberegister eingespeichert werden und dabei die vorher gespeicherten örtlich erzeugten Bits für die lange Synchronisation ersetzen. Sobald das Schieberegister 15 mit fehlerfreien langen Synchronisationsbit gefüllt ist, stimmt das erzeugte lange Synchronisationscodesignal mit dem empfangenen langen Synchronisationscodesignal ohne Fehler überein. Die durch den Vergleicher festgestellten Übereinstimmungen erzeugen Vorwärtszählimpulse, durch die die Stellung des Entscheidungskreises 21 verändert wird und damit das lange Synchronisationsfreigabesignal gesperrt wird. Dann schaltet die Schaltlogik 36 wieder in die in der Zeichnung dargestellte Stellung um, so daß jetzt der durch das Schieberegister 15 und die Rückkopplungslogik 16 erzeugte lange Synchronisationscode in das Schieberegister 15 eingeschrieben wird. Bei diesem Rückkopplungsbetrieb ist der Rückkopplungsweg geschlossen und das Schieberegister erzeugt

309847/0868

J.M. Clark - 11

den langen Synchronisationscode unabhängig' von dem empfangenen langen Synchronisationscode weiter und dadurch auch unbeeinflußt von Bitfehlern auf der Übertragungsstrecke. Dieser Betrieb dauert an, wenn das Schieberegister auf den empfangenen langen Synchronisationscode synchronisiert ist. Wie schon oben erwähnt, werden die Zähler 13 und 14 des Überrahmenzählers 12 durch Impulse synchronisiert, die vom Schieberegister 15 erzeugt werden und über die Leitung 17 anliegen.

Die Erzeugung des langen Synchronisationscodes wird jetzt anhand von Pig,7 beschrieben, in der ein sechsstufiges Schieberegister dargestellt ist zusammen mit einer Ausführungsmöglichkeit für eine Rückkopplungslogik 16, die wie nachfolgend beschrieben arbeitet, .'-..

Aus den sechs im Schieberegister 15 enthaltenen Bits beliebigen Wertes wird ein neues Bit folgendermaßen erzeugt. Wenn alle sechs gespeicherten Bit den Binärwert O haben, wird dieses durch die UND-Schaltung 4l festgestellt und über die ODER-Schaltung 42 wird dann ein neues Bit 1 abgegeben. Wenn wenigstens eines der fünf rechten Bits den Wert 1 hat (festgestellt über die ODER-Schaltung 43) und wenn gleichzeitig (festgestellt über die UND-Schaltung 47) die zwei linken Bits unterschiedliche Werte haben (festgestellt über die UND-Schaltungen 44 und 45 sowie die ODER-Schaltung 46) wird ebenfalls von der ODER-Schaltung 42 ein neues Bit mit dem Wert 1 erzeugt. Wenn diese logischen Bedingungen nicht zutreffen_ferhält das neue Bit den Wert O. Ein neuer 6 Bitcode wird erzeugt, indem das neue Bit an der rechten Seite dazu gefügt wird und güchzeitig das linke Bit entfernt wird. Aus diesem neuen Code wird

309847/0868

J.M.Clark ..- 11 ,

wiederum ein neues Bit erzeugt. Mit diesem Bit wird dann wieder ein neuer Code erzeugt, und so weiter. Durch die ständige Wiederholung dieses Vorganges erhält man im Schieberegister ein Folge von Bits, die sich alle 64 Bit wiederholt.

Nachdem nur sechs Bit des 64 Bitcode empfangen sind, ist es mit Hilfe des oben beschriebenen Verfahrens möglich, die Synchronisation in weniger als einer Codeperiöde oder überrahmen zu erreichen.

309847/0868

Claims

J.M.Clark - 11
Patentansprüche

h. J Rahmensynchronisatxonssystem für binäre Datenübertragung, dadurch gekennzeichnet, daß ein überrahmen in M Mittelrahmen aufgeteilt ist und jeder der M Mittelrahmen m Unterrahmen enthält, daß ein erstes Synchronisationssignal vorgesehen ist, das in jedem der Mittelrahmen übertragen wird, daß weiterhin ein zweites Synchronisationssignal vorgesehen ist, dessen Bits derart über dem überrahmen verteilt sind, daß in jedem Mittelrahmen ein Bit übertragen wird, und daß zuerst eine Synchronisation auf das erste Synehronisationssignal erfolgt und danach die Synchronisation auf das zweite Synehronisationssignal durchgeführt wird.
2. Rahmensynchronisationssystem nach Anspruch 1, dadurch gekennzeichnet, daß das erst« Synehronisationssignal aus abwechselnd übertragenen Bits O und 1 besteht, die durch ' eine vorgegebene Zahl von Datenbits voneinander getrennt sind.

3, Rahmensynchronisationssystem nach Anspruch Ij dadurch gekennzeichnet, daß das zweite Synehronisationssignal ein M-Bit Pseudo-Zufalls-Code ist.

M., Rahmensynchronxsationssystem nach Anspruch 1, dadurch gekennzeichnet, daß die empfangenen Synchronisationssignale mit örtlich erzeugten Synchronisationssignalen verglichen werden und in Abhängigkeit vom Ergebnis des Vergleichs eine digitale Integrationsschaltung, die aus einem Vor-Rückwärts-Zähler besteht, gesteuert wird und daß diese Integrations-^ schaltung in Abhängigkeit von ihrer Stellung die unterschiedlichen Steuervorgänge einleitet.

309847/0868