DE69320257T2 - Verfahren und Anordnung zum Einschreiben und Auslesen in einem Speicher - Google Patents

Description

TECHNISCHES GEBIET
• Die vorliegende Erfindung betrifft das technische Gebiet der digitalen Telekommunikation. Insbesondere betrifft die Erfindung ein Verfahren und eine Anordnung zum Schreiben von Daten in einen adressierbaren Speicher und zum Auslesen von Daten aus diesem, insbesondere bei einem adressierbaren Speicher zur Übertragung von Daten von einem System mit synchroner digitaler Hierarchie (SDH) an ein System mit plesiochroner digitaler Hierarchie (PDH), sowie ein Telekommunikationssystem, welches eine derartige Anordnung aufweist.
HINTERGRUND DER ERFINDUNG
• Es ist bekannt, sogenannte Flackerschwankungsabschwächungsschaltungen zum Ausschalten von Flackerschwankungen auf einem Schreibtakt und einem ankommenden Datenstrom zu verwenden, der mit dem Schreibtakt verbunden ist. Flackerschwankungen auf dem Schreibtakt führen zu einer Änderung der Frequenz des Schreibtaktes infolge eines nicht perfekten Übertragungssystems. Bekannte Arten von Flackerschwankungsabschwächungsschaltungen bestehen aus einem Puffer, in welchem ein FIFO-Datenregister zur zeitweiligen Speicherung ankommender Daten Verwendet wird. Das FIFO- Datenregister ist an einen Schreibzähler angeschlossen, der die Datenregisteradresse angibt, in welche ankommende Daten eingeschrieben werden sollen. Der Schreibzähler wird entsprechend dem ankommenden Schreibtakt hochgezählt. Weiterhin ist an das FIFO-Datenregister ein Lesezähler angeschlossen, der die Adresse der Speicherzähler in dem Datenregister angibt, aus welcher Daten ausgelesen werden sollen. Der Lesezähler wird entsprechend einem Lesetakt vorwärts gezählt. Ein Phasendetektor mißt die Phasendifferenz zwischen dem Schreibzähler und dem Lesezähler. Die Differenz zwischen dem Schreibzähler und dem Lesezähler soll so groß wie möglich sein, um so zu vermeiden, daß die Zähler zum gleichen Zeitpunkt dieselbe Speicherzelle angeben. Wenn die Differenz optimal ist, ist das Datenregister halb voll. Wenn die Differenz zwischen den Zählern von der optimalen Differenz auf vorbestimmte Weise abweicht, erzeugt der Phasendetektor ein Fehlersignal, welches einen Oszillator dazu veranlaßt, die Lesetaktfrequenz so zu erhöhen oder zu verringern, daß die Ausleserate geändert wird, und verhindert wird, daß das Datenregister mit Daten übermäßig gefüllt oder übermäßig von Daten geleert ist. Auf diese Weise wird die Rate, mit welcher Information ausgelesen wird, so kontrolliert, daß sie im Mittel ebenso hoch wie die Rate ist, mit welcher Information eingelesen wird. Daher bringt es die "Flackerschwankungsabschwächung" mit sich, daß Änderungen der Einschreibrate durch entsprechende Steuerung der Ausleserate kompensiert werden. Dies kann beispielsweise dadurch erzielt werden, daß sichergestellt wird, daß der Lesetakt immer schnell ist, wobei das Phasenfehlersignal anzeigt, daß der Lesetakt für die Dauer eines Taktimpulses angehalten werden soll. Dies wird bei der bekannten Vorgehensweise dadurch erzielt, daß sichergestellt wird, daß das Phasenfehlersignal ein im allgemeinen regelmäßiges Muster aufweist.
• Eine derartige Abschwächungsschaltung ist in der US- Patentschrift 4 941 156 beschrieben. Bei dieser bekannten Schaltung wird der Lesetakt mit dem Schreibtakt mit Hilfe einer Phasenverriegelungsschaltung synchronisiert. Der Lesetakt wird durch einen quarzgesteuerten Oszillator in der Phasenverriegelungsschaltung erzeugt. Der quarzgesteuerte Oszillator wird wiederum durch geschaltete Kondensatoren gesteuert, die in Quantisierungsstufen geschaltet werden, um die Frequenz des Lesetaktes in Reaktion auf die Differenz zwischen den beiden Zählern zu ändern.
• Eine weitere Schaltung für die Bitrateneinstellung ist aus der EP-0 475 497 A2 bekannt und weist einen Speicher, einen Schreibzähler, einen Lesezähler und einen Regler auf, wobei letzterer die Differenz zwischen den Zählern mißt und den Abgleich steuert. Weiterhin ist in dem Regler eine Vorrichtung zur Berechnung des Mittelwertes der Differenz während eines vorbestimmten Zeitraums vorgesehen.
ZUSAMMENFASSUNG DER ERFINDUNG
• Bei modernen Arten digitaler Übertragungssysteme einschließlich SDH-Systemen (synchrone digitale Hierarchie) und PDH-Systemen (plesiochrone digitale Hierarchie) wird die Differenz der Raten zwischen verschiedenen ankommenden Signalen bei dem SDH-System ausgeglichen, damit diese Signale innerhalb des SDH-Systems geschaltet werden können. Diese Unterschiede der Raten treten infolge der Tatsache auf, daß die Raten der ankommenden Signale durch unterschiedliche Oszillatoren erzeugt werden, und diese Oszillatoren niemals so getrimmt werden können, daß sie bei exakt derselben Frequenz arbeiten. Es wird immer eine geringe Abweichung von einer nominalen Systemfrequenz vorhanden sein. Für das PDH- System ist eine höchstzulässige Abweichung von der Nominalfrequenz festgelegt. Der Ausgleich der Ratendifferenz wird durch sogenannte Bitjustierung erzielt, bei welcher ein zusätzliches Bit in einen Rahmen eingefügt oder ein Bit aus dem Rahmen weggenommen wird. Nach dem Ausgleich der Ratendifferenz durch die Bitjustierung sind die ankommenden Signale vollständig synchron, und können beispielsweise in einer Kreuzverbindungsmatrix in dem SDH-System geschaltet werden. Wenn die Signale in dem SDH-System geschaltet werden, werden sie einem asynchronen Puffer am Ausgang des SDH- Systems zugeführt, am Übergang zum PDH-System. Infolge der voranstehend geschilderten Bitjustierung empfängt der asynchrone Puffer ein Bit mehr oder ein Bit weniger als die nominelle Anzahl an Bits in einem Rahmen. Ein Bit mehr oder ein Bit weniger als die Anzahl an Bits, die normalerweise in einem Rahmen enthalten ist, wird ebenfalls eingeschrieben. Daher muß die Ausleserate des Puffers so kontrolliert werden, daß diese Rate mit der Einschreibrate übereinstimmt. Nach dem Auslesen aus dem Puffer werden die Signale für die weitere Übertragung gemultiplext.
• Eine derartige Bitjustierung tritt relativ selten auf. Wenn eine Anordnung entsprechend der bekannten Vorgehensweise dazu verwendet wird, die Ausleserate in einem System einzustellen, welches die voranstehend geschilderte Bitjustierungseinrichtung verwendet, geschieht folgendes. Unter der Voraussetzung, daß keine Bitjustierung bei dem am Puffer ankommenden Signal vorhanden ist, weist das Phasenfehlersignal bei der bekannten Anordnung ein im wesentlichen regelmäßiges und gleichförmiges Muster auf, jedoch wenn eine Bitjustierung vorhanden ist, stellt der Phasendetektor einen Phasenfehler in dem Datenregister fest, und tritt ein Sprung in dem Muster des Phasenfehlersignals auf. Dieser Sprung in dem Phasenfehlersignal führt zu einem Ruck oder Sprung bei der Ausleserate, was wiederum zu schädlichen Flackerschwankungen im Pufferausgangssignal führt. Das Flackerschwankungsproblem tritt deswegen auf, da die Zeit zwischen zwei Bitjustierungen erheblich größer als die Zeitkonstante der Phasenverriegelungsschaltung eines typischen digitalen Demultiplexers ist.
• Die vorliegende Erfindung löst das Flackerschwankungsproblem, welches infolge der voranstehend geschilderten Bitjustierungen auftritt, durch ein sogenanntes Bitleckverfahren unter Zuhilfenahme einer Vorrichtung zur Ausführung des Verfahrens. Die Bitleckvorrichtung weist einen asynchronen Puffer auf, und enthält, ähnlich wie die bekannte Vorgehensweise, ein FIFO-Register mit zugeordnetem Schreibzähler und Lesezähler zur Erzeugung von Schreibadressen und Leseadressen. Gemäß der vorliegenden Erfindung weist der asynchrone Puffer ebenfalls einen Mittelwertzähler und einen ersten bzw. zweiten Phasendetektor auf. Der Mittelwertzähler erzeugt Mittelwertadressen, um welche herum die erzeugten Schreibadressen pendeln. Im Mittel entsprechen die Schreibadressen den Mittelwertadressen. Infolge der Bitjustierungen weichen jedoch die erzeugten Schreibadressen von den Mittelwertadressen in größerem Ausmaß ab, als dies zulässig ist. Die Schreibadressen dürfen sich innerhalb bestimmter Grenzen ändern, obwohl der Mittelwertzähler eingestellt wird, wenn die Schreibadresse einen Grenzwert einnimmt, gemäß der vorliegenden Erfindung. Der erste Phasendetektor ist so ausgebildet, daß er Schreibadressen und Mittelwertadressen feststellt. Weiterhin vergleicht der Phasendetektor die festgestellte Schreibadresse mit einem vorderen und einem hinteren Adressengrenzwert, die in Beziehung zur gleichzeitig festgestellten Mitteladresse berechnet werden. Der Mittelwertzähler wird schrittweise eine Mittelwertadresse weitergestellt, wenn die Schreibadresse einen ihrer Grenzwerte annimmt, so daß im Mittel der Mittelwertzähler dem Schreibzähler folgt, und kontinuierlich Adressen erzeugt, welche den Mittelwert der Schreibadressen bilden.
• Das voranstehend geschilderte Bitleck entspricht der schrittweisen Einstellung des Mittelwertzählers als Ergebnis der Bitjustierung. Der zweite Phasendetektor ist so ausgebildet, daß er erzeugte Leseadressen und Mittelwertadressen feststellt. Weiterhin ist der zweite Phasendetektor so ausgebildet, daß er die festgestellten Leseadressen mit einem Stopfgrenzwert vergleicht, der in Bezug auf die gleichzeitig festgestellte Mittelwertadresse berechnet wird. Wenn die Leseadresse diesen Stopfgrenzwert annimmt, erzeugt der zweite Phasendetektor ein Phasenfehlersignal, welches anzeigt, daß die Ausleserate aus dem Puffer zu hoch ist, wobei das Auslesen für die Dauer eines Lesetaktimpulses angehalten wird. Die Ausleserate wird daher in Bezug auf die Einschreibrate eingestellt, so daß die Ausleserate im Mittel ebenso hoch ist wie die Einschreibrate.
• Die Erfindung beruht auf dem Konzept des Steuerns der Ausleserate durch Vergleich der Leseadresse mit einer Mittelwertadresse, anstatt auf dem direkten Vergleich der Leseadresse mit der Schreibadresse wie im Falle der bekannten Vorgehensweise. Die Mittelwertadressen folgen den Schreibadressen und deren Ratenänderungen, obwohl plötzliche Änderungen der Rate, die durch Bitjustierungen hervorgerufen werden, an den Mittelwertzählerln mehreren kleinen Schritten übertragen werden, so daß die Änderung bei der Erzeugung der Mittelwertadresse einen "weicheren" Verlauf nimmt als die Änderung, die bei der Erzeugung von Schreibadressen auftritt. Nach dem Vergleich der Leseadresse mit der Mittelwertadresse zur Einstellung der Ausleserate ist es vorteilhaft, daß keine extrem abrupten Änderungen bei den Mittelwertadressen auftreten. Jene Änderungen, die dennoch auftreten, wenn Mittelwertadressen erzeugt werden, werden in kleinen Schritten verfrüht oder verzögert, und obwohl Flackerschwankungen durch diese Änderungen hervorgerufen werden, liegen sie innerhalb zulässiger Grenzen und verursachen kein Problem.
• Die erfindungsgemäße Anordnung stellt die Pufferausleserate in Abwesenheit schädlicher Flackerschwankungen ein. Dies wird dadurch erzielt, daß der Mittelwertzähler auf solche Weise eingesetzt wird, daß das Phasenfehlersignal von dem zweiten Phasendetektor ein relativ weiches Muster in Abwesenheit übermäßig hervorstechender Sprünge annimmt. Die Rucke in der Ausleserate sind daher so klein, daß die durch diese Rucke hervorgerufenen Flackerschwankungen innerhalb zulässiger Grenzen liegen.
• Die Erfindung wird nachstehend mit weiteren Einzelheiten unter Bezugnahme auf eine bevorzugte, beispielhafte Ausführungsform der Erfindung beschrieben, sowie unter Bezugnahme auf die beigefügten Zeichnungen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
• Fig. 1 zeigt zwei Teile eines Systems mit plesiochroner digitaler Hierarchie, welches mit einem System mit synchroner digitaler Hierarchie zusammenarbeitet.
• Fig. 2 zeigt Information, die in den Systemen in Rahmen aufgeteilt ist.
• Fig. 3 zeigt eine bekannte Vorgehensweise zum Schreiben und Auslesen von Information in einen bzw. aus einem Speicher.
• Fig. 4 zeigt eine erfindungsgemäße Anordnung.
• Fig. 5 zeigt eine zyklische Sequenz von Schreibadressen.
• Fig. 6 zeigt eine zyklische Sequenz von Leseadressen.
• Fig. 7 zeigt erzeugte Schreibadressen und Mittelwertadressen.
• Fig. 8 erläutert die Beziehung zwischen Mittelwertadressen, Schreibadressen und vorderen und hinteren Grenzwerten.
• Fig. 9 erläutert in zwei Diagrammen die verfrühte Erzeugung von Mittelwertadressen und die verzögerte Erzeugung von Mittelwertadressen.
• Fig. 10 zeigt mit weiteren Einzelheiten den ersten Phasendetektor der erfindungsgemäßen Anordnung.
• Fig. 11 besteht aus drei Diagrammen, welche Mittelwertadressen, Leseadressen bzw. Stopfgrenzwerte darstellen.
BESTE ART UND WEISE DER AUSFÜHRUNG DER ERFINDUNG
• Fig. 1 zeigt ein sogenanntes digitales Kreuzverbindungssystem (DCC-System), welches zwei Teile eines · Systems mit plesiochroner digitaler Hierarchie (PDH-System) aufweist, welches mit einem System mit synchroner digitaler Hierarchie (SDH-System) zusammenarbeitet. Das DCC-System weist eine erste Synchronisiereinheit SU1 auf, die an einen Eingang einer Querverbindungseinheit SW angeschlossen ist, in welcher eine Signalumschaltung stattfindet, sowie eine zweite Synchronisiereinheit SU2, die an einen Ausgang der DCC- Einheit angeschlossen ist. Daten DATAIN gelangen in die erste Synchronisiereinheit SU1 auf einer Übertragungsleitung mit einer Übertragungsrate von 140 Mb/s hinein. Ankommende Daten DATAIN kommen an der Synchronisiereinheit in dem PDH-System an. Ankommende Daten werden in mehreren Stufen (in der Figur ist ein Demultiplexer DEMUX gezeigt) demultiplext, bis sie eine Bitrate von etwa 2 Mb/s aufweisen. Diese demultiplexten Signale sind in der Figur DS1 bezeichnet. Die Rate des demultiplexten Signals kann von einer Bitrate für 2 Mb- Signale abweichen, was den Normwert für Telefone darstellt. Die nominelle·Bitrate beträgt 2,048 Mb/s. Die Signal müssen vollständig synchron sein, wenn sie in der Kreuzverbindungseinheit geschaltet werden sollen. Eine sogenannte Bitjustierung wird in einem ersten Puffer BUFF1 durchgeführt, um so die Ratendifferenzen zwischen den · demultiplexten Signalen DS1 auszugleichen, und hierdurch die Signale zu synchronisieren. (Die Anordnung enthält 64 parallel geschaltete Puffer, obwohl in der Figur nur einer gezeigt ist). Raum ist in jedem Rahmen von Dateninformation, der in den Puffer eintritt, für eine Bitjustierung vorhanden, wobei diese Justierung die Hinzufügung eines Bits oder das Entfernen eines Bits zum bzw. vom Rahmen umfaßt. Jede Abweichung der Rate liegt normalerweise in derselben Richtung für ein vorgegebenes Signal DS1. Ein Ratenerzeugungsoszillator arbeitet immer entweder zu schnell oder zu langsam (innerhalb festgelegter Grenzen). Daher wird eine Bitaddition immer in Bezug auf ein Signal erzeugt, und wird eine Bitsubtraktion immer in Bezug auf ein anderes Signal erzeugt. Die Puffer BUFF1 der ersten Synchronisiereinheit SU1 bilden einen Übergang zwischen dem PDH-System und dem SDH-System. Die Bit-eingestellten Signale von den 64 parallel geschalteten Puffern werden in einen Multiplexer MUX gemultiplext, und werden dann der Kreuzverbindungseinheit zugeführt, und dort geschaltet. Nach dem Schalten werden die Signale der zweiten Synchronisiereinheit SU2 zugeführt, in welcher sie zuerst in einem Demultiplexer DEMUX demultiplext werden, um so die Bitrate 2 Mb/s zu erhalten. Diese Signale sind in der Figur mit DATAin bezeichnet. Von dem Demultiplexer gehen 64 parallele Leitungen aus, auf welchen diese Signale DATAin mit 2 Mb geliefert werden. Jede Leitung ist an einen getrennten zweiten Puffer BUFF2 zur Übertragung der geschalteten Signale an das PDH-System angeschlossen (in der Figur ist nur ein Puffer BUFF2 gezeigt). Die erfindungsgemäße Anordnung umfaßt den zweiten Puffer BUFF2 in der zweiten Synchronisiereinheit. Die zweiten Puffer BUFF2 bilden einen Übergang zwischen dem SDH-System und dem PDH-System. Ausgangssignale DATAout werden von den zweiten Puffern BUFF2 geliefert, und werden in mehreren Stufen in Multiplexern MUX gemultiplext. Schließlich wird von der zweiten Synchronisiereinheit SU2 ein Ausgangsdatensignal DATAUT geliefert, welches eine Bitrate von 140 Mb/s aufweist.
• Fig. 2 erläutert den Puffer BUFF2 der Ausführungsform von Fig. 1, und zeigt Daten DATAin, die am Puffer ankommen, sowie Daten DATAout, die den Puffer verlassen. Weiterhin zeigt die Figur, daß der Puffer einen Übergang zwischen einem SDH- System und einem PDH-System bildet. In den Puffer BUFF2 hineingelangende Daten DATAin sind in Rahmen unterteilt. Jeder Rahmen weist einen ersten Teil auf, der nominell 256 (zweihundertsechsundfünfzig) Bits an Dateninformation DATAINFO enthält, sowie einen zweiten Teil, der nominell 32 (zweiunddreißig) Bits an Steuerinformation CONTROLINFO enthält, die für die Übertragungsnachrichten gedacht ist, beispielsweise Rahmenleseworte und Steuerbits unterschiedlicher Arten. Die 256 Bit an Dateninformation DATAINFO werden in den Puffer eingeschrieben. Das ankommende Datensignal kann eine Bitjustierung JUST enthalten, die eine von zwei unterschiedlichen Formen aufweisen kann. Im ersten Fall enthält die in den Puffer einzuschreibende Dateninformation ein Bit mehr als die nominelle Anzahl, als ein addiertes Justierungsbit JUST, so daß 257 Bit in den Puffer statt 256 Bit eingeschrieben werden. Dies ist links in der Figur durch eine gestrichelte Linie dargestellt, die ein zusätzliches Bit an Dateninformation in dem Rahmen darstellt. In diesem Fall weist der andere Teil des Rahmens ein Bit weniger als die nominelle Anzahl auf, und enthält daher 31 Bit statt 32 Bit. Im zweiten Fall enthält die Dateninformation ein Bit weniger als die nominelle Anzahl an Bits, es wurde also ein Bit entfernt, so daß 255 Bits in den Puffer eingeschrieben werden, statt der 256 Bit. Dies ist in der Figur durch die gestrichelte Linie rechts dargestellt, welche angibt, daß der Rahmen ein Bit weniger an Dateninformation enthält, jedoch statt dessen ein Justierungsbit JUST. Der andere Teil des Rahmens, CONTROLINFO, enthält dann ein Bit mehr als die nominelle Anzahl, also 33 Bit statt der 32 Bit.
• Die abgehende Dateninformation DATAout weist ein anderes Rahmenformat auf, damit sie in das PDH-System paßt. Jeder Rahmen enthält einen ersten Teil, der nominell 206 (zweihundertsechs) Bit an Dateninformation DATAINFO enthält, die aus dem Puffer BUFF2 ausgelesen werden, und einen zweiten Teil, der nominell 6 (sechs) Bits an Steuerinformation CONTROLINFO enthält, die für die Nachrichtenübertragung und dergleichen gedacht ist. Das Auslesen kann zeitweilig angehalten werden, damit die Ausleserate aus dem Puffer BUFF2 eingestellt werden kann, wobei die Ausgangsdaten DATAout in dem ersten Teil des Rahmens ein Dateninformationsbit weniger als im Normalfall enthalten. Dies ist in der Figur durch eine gestrichelte Linie dargestellt, die angibt, daß der Dateninformationsteil 205 Bit anstelle von 206 Bit enthält. Jenes Bit, welches aus dem FIFO-Register nicht ausgelesen wird, wenn die Ausleserate eingestellt wird, bildet ein sogenanntes Stopfbit STUFF.
• Fig. 3 zeigt einen adressierbaren Speicher FIFO und zeigt die Verwendung einer bekannten Vorgehensweise zum Einschreiben von Daten in den Speicher und zum Auslesen von Daten aus diesem. Der Speicher weist einen Eingang 1 für ankommende Daten IN auf, einen Ausgang 2 für abgehende Daten OUT, einen Schreibadresseneingang 3 und einen Leseadresseneingang 4. Ein Schreibadressengenerator, der einen Schreibtaktoszillator WCLPOSC und einen Schreibzähler 5 enthält, ist an den Schreibadresseneingang 3 des Speichers angeschlossen. Ein Leseadressengenerator, der einen Lesetaktoszillator RCLPOSC und einen Lesezähler 6 enthält, ist an den Leseadresseneingang 4 des Speichers angeschlossen. Der Schreibzähler 5 wird schrittweise durch Schreibtaktimpulse WCLP von dem Schreibtaktoszillator WCLPOSC heraufgesetzt, und schickt an den Speicher FIFO eine zyklische Sequenz an die Schreibadressen WADR entsprechend seinem Zählerinhalt. Der Lesezähler 6 ist an den Leseoszillator RCLPOSC über eine Steuerschaltung 7 angeschlossen, und wird schrittweise durch Lesetaktimpulse RCLP heraufgesetzt, die über die Steuerschaltung von dem Lesetaktoszillator geliefert werden. Der Lesezähler 6 liefert an den Speicher eine zyklische Sequenz von Leseadressen RADR entsprechend dem Inhalt des Zählers. Die zyklische Sequenz der Leseadressen enthält dieselben Adressen wie jene Adressen, die in der zyklischen Sequenz der Schreibadressen enthalten sind, und in derselben Reihenfolge.
• Eine Adressenvergleichsvorrichtung in Form eines Phasendetektors 8 ist zu dem Zweck angeschlossen, die zyklische Sequenz der Adressen zu empfangen. Der Phasendetektor vergleicht die momentanen Adressen in der. Abfolge der Schreibadressen WADR mit den momentanen gleichzeitigen Adressen in der Abfolge der Leseadressen RADR. Wünschenswerterweise unterscheiden sich die gleichzeitigen Adressen an den Eingängen 9, 10 des Phasendetektors wesentlich voneinander. Im Idealfall sind die zyklischen Sequenzen der Adressen gegeneinander um einen halben Zyklus phasenverschoben. Der Phasendetektor 8 stellt die Differenz zwischen der betreffenden Speicherschreibadresse und der betreffenden Speicherleseadresse fest. Wenn die Differenz zwischen der Leseadresse und der Schreibadresse nicht ausreichend groß ist, schickt der Phasendetektor ein Fehlersignal PE an die Steuerschaltung 8 zum Steuern des Zählens der Lesetaktimpulse RCLP von dem Lesetaktoszillator RCLPOSC durch den Lesezähler 6. Zum Beispiel kann der Lesetaktoszillator so eingestellt sein, daß die Frequenz ständig geringfügig zu hoch ist, wobei ein Phasenfehlersignal PE anzeigt, daß die Steuerschaltung einen Lesetaktimpuls anhalten soll. Auf diese Weise wird die Erzeugung von Leseadressen wiederholt angehalten, so daß die Ausleserate zeitweilig so verringert wird, daß eine gleichförmige Rate beim Dateneinschreiben erzielt wird.
• Fig. 3 zeigt weiterhin einen Multiplexer MUX. Der Multiplexer weist einen Dateneingang 11 auf, der an den Speicherausgang 2 angeschlossen ist, einen Informationseingang 12, der mit einem Informationsausgang 13 der Steuerschaltung 7 verbunden ist, einen Steuereingang 14, der an einen Steuerausgang 15 der Steuerschaltung 7 angeschlossen ist, sowie einen Ausgang 16, der mit einer abgehenden Leitung 17 verbunden ist.
• Ein Signal CONTROL von der Steuerschaltung 7 an den Multiplexer MUX steuert den Multiplexer so, daß er Dateninformation von dem FIFO-Register empfängt, wenn er aus diesem Daten ausliest, und andererseits so, daß er Informationsbits INFO von der Steuerschaltung empfängt.
• Aus den voranstehend geschilderten Gründen kann eine Anordnung gemäß bekannter Vorgehensweisen nicht als Puffer am Übergang zwischen einem SDH-System und einem PDH-System verwendet werden. Statt dessen wird eine Anordnung eingesetzt, die gemäß der vorliegenden Erfindung aufgebaut ist.
• Fig. 4 zeigt eine Ausführungsform einer Anordnung und eines Verfahrens zur Übertragung von Information von einem SDH- System auf ein PDH-System gemäß der vorliegenden Erfindung.
• Einfach ausgedrückt läßt sich die Ausführungsform, die in Fig. 4 dargestellt ist, so verstehen, daß sie einem der zweiten Puffer BUFF2 in der zweiten Synchronisiereinheit SU2 der Ausführungsform gemäß Fig. 1 und dem asynchronen Puffer in der Ausführungsform gemäß Fig. 2 entspricht.
• Die Ausführungsform von Fig. 4 weist einen adressierbaren Speicher auf, einen Schreibadressengenerator, einen Leseadressengenerator, einen Mittelwertadressengenerator, eine erste Adressenvergleichsvorrichtung, eine zweite Adressenvergleichsvorrichtung, eine Vorrichtung zur Feststellung von Rahmen und Rahmenänderungen in dem SDH- System, sowie eine Multiplexervorrichtung.
• Der Speicher FIFO weist achtzig Einzelbitregister oder Speicherpositionen auf, die jeweils eine getrennte Adresse haben, die von Null bis neunundsiebzig reicht. Daten können in dem Speicher in die Speicherposition eingeschrieben werden, die durch eine Schreibadresse WADR am Schreibadresseneingang 20 des Speichers vorgegeben wird. Daten können aus der Speicherposition ausgelesen werden, die durch eine Leseadresse RADR an dem Leseadresseneingang 21 des Speichers vorgegeben wird. Weiterhin weist der Speicher einen Schreibsteuereingang 22 auf. Das Signal an dem Schreibsteuereingang 22 gibt an, ob Daten eingeschrieben werden sollen oder nicht.
• Der Schreibadressengenerator weist einen Schreibtakt WCL auf, der Schreibtaktimpulse WCLP in Form äquidistanter Impulsketten erzeugt, die eine Schreibtaktfrequenz fclw aufweisen. Der Schreibadressengenerator weist weiterhin einen Schreibzähler 23 in Form eines Modulo-80-Zählers auf, der im Gray-Code von Null auf neunundsiebzig zählt, und dann erneut bei Null beginnt. Der Schreibzähler ist an den Schreibtakt angeschlossen, um Schreibtaktimpulse WCLP zu zählen, und ist darüber hinaus an den Speicherschreibadresseneingang 2n angeschlossen, um eine zyklische Sequenz von Speicherschreibadressen WADR entsprechend dem Inhalt des Zählers zu erzeugen. Der Schreibzähler weist einen Steuereingang 24 auf, der an eine Feststellungsvorrichtung DU angeschlossen ist, die zum Empfang eines Schreibsteuersignals DV dient, welches anzeigt, ob der Inhalt des Schreibzählers entsprechend den ankommenden Schreibtaktimpulsen WCLP geändert werden soll, oder ob der Inhalt dieses Zählers unverändert bleiben soll, unabhängig von den ankommenden Schreibtaktimpulsen WCLP.
• Der Leseadressengenerator weist einen Schreibtakt RCL auf, einen Rahmengenerator 28 und einen Lesezähler 29. Der Lesetakt erzeugt Lesetaktimpulse RCLPCL in Form einer äquidistanten Impulskette mit einer Lesetaktfrequenz fclr. Der Lesezähler weist die Form eines Modulo-80-Zählers im Gray- Code mit 7 Bit auf, der zyklisch von Null bis neunundsiebzig zählt und dann erneut bei Null beginnt. Der Lesezähler weist einen Ausgang 27 auf, der an den Leseadresseneingang 21 des Speichers angeschlossen ist, um eine zyklische Sequenz von Leseadressen RADR für den Speicher entsprechend dem Inhalt des Zählers zu erzeugen. Der Lesezähler 29 ist über den Rahmengenerator 28 an den Lesetakt RCL angeschlossen, um die Schreibtaktimpulse RCLP zu empfangen und zu zählen, die von dem Rahmengenerator von dem Schreibtakt aus weitergeleitet werden.
• Der Mittelwertadressengenerator weist einen Hochfrequenztakt HCL auf, der Hochfrequenztaktimpulse HCLP in Form einer äquidistanten Impulskette erzeugt, die eine hohe Taktfrequenz fclh aufweist. Der Mittelwertadressengenerator weist weiterhin einen Mittelwertzähler 38 auf. Der Mittelwertzähler weist einen binärkodierten Modulo-10-Zähler mit vier Bit und einen Gray-kodierten Modulo-80-Zähler mit sieben Bit auf. Der Mittelwertzähler ist mit einem Impulseingang 30 versehen, der an den Hochfrequenztakt HCL zum Empfang von Hochfrequenztaktimpulsen HCLP angeschlossen ist, sowie mit einem Mittelwertadressenausgang 31 zur Erzeugung einer zyklischen Sequenz von Mittelwertadressen AVADR entsprechend dem Inhalt des Modulo-80-Zählers.
• Weiterhin weist der Mittelwertzähler einen Steuereingang 32 zum Empfang von den Zähler beschleunigenden oder den Zähler verzögernden Steuersignalen REG auf. Wenn ein den Zähler beschleunigendes Signal an den Steuereingang angelegt wird, zählt der Modulo-10-Zähler vorwärts mit zwei Schritten bei jedem empfangenen Hochfrequenztaktimpuls. Wenn ein Zählerverzögerungssignal an den Steuereingang angelegt wird, zählt der Modulo-10-Zähler nicht vorwärts, wenn er einen Hochfrequenztaktimpuls empfängt. Wenn weder ein den Zähler beschleunigendes noch den Zähler verzögerndes Signal an dem Steuereingang des Mittelwertzählers vorhanden ist, zählt der Modulo-10-Zähler für jeden empfangenen Hochfrequenztaktimpuls einen Schritt vorwärts. Der Modulo-80-Zähler ist so an den Modulo-10-Zähler angeschlossen, daß der Inhalt des Modulo-80- Zählers jeweils einen Schritt vorgestellt wird, wenn der Modulu-10-Zähler eine Umdrehung durchgezählt hat, also zehn Schritte.
• Die erste Adressenvergleichsvorrichtung weist einen ersten Phasendetektor 33 auf, der mit einem ersten Adresseneingang 34 versehen ist, einem zweiten Adresseneingang 35, einem Steuereingang 36 und einem Steuerausgang 37. Der erste Adresseneingang 34 ist an den Adressenausgang des Schreibzählers angeschlossen, wogegen der zweite Adresseneingang 35 mit dem Adressenausgang 31 des Mittelwertzählers verbunden ist. Der Steuereingang 36 des Phasendetektors 33 ist an die Feststellvorrichtung DU zum Empfang von Information INF angeschlossen, welche Änderungen von Rahmen in dem synchronen System betrifft, die durch Bitjustierung hervorgerufen werden. Der Steuereingang 37 des Phasendetektors ist an den Steuereingang 32 des Mittelwertzählers angeschlossen.
• Die erste Adressenvergleichsvorrichtung ist so aufgebaut, daß sie die Adressen an ihren Adresseneingängen 34, 35 vergleicht und Adressengrenzwerte bestimmt. Wenn die momentanen Adressen in der zyklischen Sequenz der Adressen am ersten Adresseneingang soweit zurückliegen, also so viel kleiner sind als die simultanen Adressen in der zyklischen Sequenz der Adressen am zweiten Adresseneingang, daß die Differenz zumindest mit einem unteren, also zurückliegenden Adressengrenzwert übereinstimmt, erzeugt die erste Adressenvergleichsvorrichtung ein Verzögerungssignal JMPB an ihrem Steuerausgang 37. Wenn momentane Adressen in der zyklischen Sequenz der Adressen am ersten Adresseneingang soweit weiterliegen, also die Adressen soviel größer sind als gleichzeitige Adressen in der zyklischen Sequenz der Adressen am zweiten Adresseneingang, daß die Differenz zumindest mit einem vorderen, also einem oberen Adressengrenzwert übereinstimmt, erzeugt die erste Adressenvergleichsvorrichtung ein Vorstellsignal JMPF an seinem Steuerausgang. Daher ist die erste Adressenvergleichsvorrichtung so aufgebaut und so an den Schreibzähler und an den Mittelwertzähler angeschlossen, daß sie bestrebt ist, die Differenz zwischen der momentanen und der gleichzeitigen Adresse innerhalb der Adressengrenzwerte zu halten, also die Phasenpositionen zwischen der zyklischen Sequenz der Schreibadressen und der Mittelwertadressen aufrecht zu erhalten.
• Die zweite Adressenvergleichsvorrichtung weist einen zweiten Phasendetektor 40 auf, der mit einem ersten Adresseneingang 41, einem zweiten Adresseneingang 42 und einem Steuerausgang 43 versehen ist. Der erste Adresseneingang 41 ist an den Adressenausgang 27 des Lesezählers angeschlossen, wogegen der zweite Adresseneingang mit dem Adressenausgang 31 des Mittelwertzählers verbunden ist. Der Steuerausgang 43 des Phasendetektors ist an einen Eingang 44 des Rahmengenerators 28 des Leseadressengenerators angeschlossen.
• Die zweite Adressenvergleichsvorrichtung ist so aufgebaut, daß sie die momentanen gleichzeitigen Adressen an ihren Adresseneingängen 41, 42 und einen vorgegebenen Leseadressengrenzwert vergleicht, einen sogenannten Stopfgrenzwert. Wenn die momentanen Adressen in der zyklischen Sequenz der Adressen am ersten Adresseneingang soviel weiter weg liegen, soviel größer sind als die simultanen, gleichzeitigen Adressen in der zyklischen Sequenz der Adressen an dem zweiten Adresseneingang, daß die Differenz zumindest mit einem sogenannten Stopfgrenzwert übereinstimmt, erzeugt die zweite Adressenvergleichsvorrichtung an ihrem Steuerausgang 43 ein Phasenfehlersignal, welches aus einem Verzögerungssignal PE besteht. Das Verzögerungssignal beeinflußt den Rahmengenerator auf solche Weiser, daß der Generator verhindert, daß ein Lesetaktimpuls von dem Lesetakt an dem Lesezähler ankommt, wodurch die Erzeugung nachfolgender Leseadressen verzögert wird.
• Die Ausführungsform von Fig. 4 weist weiterhin einen Multiplexer MUX auf. Der Multiplexer weist einen Informationseingang 52 auf, der an einen Informationsausgang 53 des Rahmengenerators 28 angeschlossen ist, einen Steuereingang 54, der mit einem Steuerausgang 55 des Rahmengenerators 28 verbunden ist, und einen Ausgang 56, der an eine abgehende Leitung 57 angeschlossen ist.
• Ein Signal CONTROL, welches von dem Rahmengenerator 28 an den Multiplexer MUX geschickt wird, veranlaßt den Multiplexer dazu, Steuerinformationsbits CONTROLINFO und Stopfbits STUFF von dem Rahmengenerator zu empfangen, wenn keine Daten aus dem adressierbaren Speicher FIFO ausgelesen werden.
• Die in Fig. 4 gezeigten Geräte weisen folgende Funktionen auf. Daten werden in das FIFO-Register seriell eingeschrieben, also das erste Bit in die Speicherposition Null, das zweite Bit in die Speicherposition Eins, usw. Nachdem ein Bit in die Speicherposition 79 eingeschrieben wurde, wird die gesamte Prozedur wiederholt, mit dem Einschreiben eines Bits in die Speicherposition Null. Das FIFO-Register kann daher als kreisförmige Schleife angesehen werden, wie dies in Fig. 5 gezeigt ist. Dies kann damit verglichen werden, daß Leseadressen RADR, Schreibadressen WADR, und Mittelwertadressen AVADR zyklisch erzeugt werden.
• Daten DATAin, die in das FIFO-Register 1 hineingelangen, sind in Rahmen unterteilt, entsprechend Fig. 2 und dem zugehörigen Text. Der erste Teil des Rahmens, der Dateninformation DATAINFO enthält, wird in das FIFO-Register an einem Dateneingang 25 eingeschrieben. Wenn Dateninformation in das FIFO-Register eingeschrieben wird, wird die Schreibadresse WADR am Ausgang des Schreibzählers 23 vorgegeben. An den Schreibzähler und das FIFO-Register ist ein Schreibsteuersignal DV angeschlossen, welches den Wert "H" (Hoch) aufweist, wenn Dateninformation in das FIFO- Register hineingeht, und "L" (Niedrig), wenn Übertragungsnachrichten ankommen. (Diese Nachrichten sollen niemals in das FIFO-Register geschrieben werden). Der Arbeitszyklus des Schreibsteuersignals DV folgt daher dem Signal DATAin der ankommenden Daten, mit der wahlweisen Addition oder Subtraktion von Justierbits. Das Schreibsteuersignal (Data Valid: Daten gültig) ist daher "H", wenn Daten zum Einschreiben verfügbar sind, und in anderen Fällen "L". Das Schreibsteuersignal DV wird dazu verwendet, die Schreibzähler dazu zu veranlassen, zeitweilig das Vorwärtszählen von Schreibadressen zu unterbrechen, wenn das Signal "L" ist. Wie voranstehend erwähnt sind ankommende Daten DATAin in Rahmen unterteilt. Der Schreibzähler wird eine Adresse bei jedem Schreibtaktimpuls WCLP während des ersten Teils des Rahmens heraufgezählt, wenn das Schreibsteuersignal DV "H" ist, und wobei Dateninformation in das FIFO-Register eingeschrieben wird. Andererseits wird während des zweiten Teils des Rahmens, in welchem das Schreibsteuersignal DV "L" ist, der Schreibzähler 23 angehalten, so daß in dem zweiten Teil des Rahmens enthaltene Information nicht in das FIFO- Register eingeschrieben wird. Während des ersten Teils des Rahmens, in welchem Dateninformation eingeschrieben werden soll, ist der Schreibzähler mit Hilfe des Schreibsteuersignals DV angeschlossen, wogegen der Schreibzähler während des zweiten Teils des Rahmens abgetrennt ist, in welchem Dateninformation nicht eingeschrieben werden soll. Das Schreibsteuersignal DV ist weiterhin an einen Eingang des FIFO-Registers angelegt, so daß Daten nur bei Vorhandensein eines Steuersignals "H" eingeschrieben werden. Keine Daten werden beim Vorhandensein eines Steuersignals "L" eingeschrieben. Die von dem Schreibtakt WCL erzeugten Schreibtaktimpulse WCLP sind an einen Taktimpulseingang 26 zum Synchronisieren des Schreibens von Dateninformation in das FIFO-Register mit der Erzeugung von Schreibadressen WADR angeschlossen. Die Schreibtaktfrequenz fclw ist höher als eine nominelle Schreibfrequenz (fclw)nom in dem System, da Daten nur während eines ersten Teils jedes Rahmens eingeschrieben werden. Die Rate, mit welcher Daten eingeschrieben werden, verteilt über den gesamten Rahmen, entspricht jedoch der nominellen Schreibtaktfrequenz (fclw)nom des Systems. Mit der nominellen Frequenz des Systems ist die nominelle Frequenz beim Fernsprechen für 2 Mb-Signale gemeint. Das Schreibsteuersignal DV wird in einer Erfassungseinheit DU erzeugt, durch welche das ankommende Datensignal DATAin hindurchgeht. Die Erfassungseinheit stellt aus dem ankommenden Datensignal fest, ob eine Bitjustierung durchgeführt wurde oder nicht, und liefert ein Schreibsteuersignal DV auf dem Pegel "H", wenn ankommende Daten DATAin aus Information bestehen, die in das FIFO- Register eingeschrieben werden soll, und anderenfalls "L".
• Das FIFO-Register bildet einen Übergang zwischen dem voranstehend erwähnten SDH-System (synchrone digitale Hierarchie) und dem PDH-System (plesiochrone digitale Hierarchie), so daß die Addition oder Subtraktion von Bits in dem SDH-System an der Schreibseite des FIFO-Registers festgestellt wird, wogegen die nachfolgende Einstellung der Ausleserate in dem PDH-System durchgeführt wird.
• Abgehende Daten DATAout werden aus dem FIFO-Register seriell und bitweise ausgelesen. Ausgangsdaten DATAout werden rahmenweise zum PDH-System ausgelesen. Wie voranstehend geschildert weisen abgehende Daten ein unterschiedliches Rahmenformat im Vergleich zu ankommenden Daten DATAin auf. Jeder Rahmen enthält nämlich 212 (zweihundertzwölf) Bits, von denen 206 (zweihundertsechs) aus Dateninformation DATAINFO bestehen, die von dem FIFO-Register an einem Datenausgang 58 ausgelesen wird. Die übrigbleibenden sechs Bits bestehen aus Steuerinformation und Steuerbits, die niemals durch das FIFO- Register hindurchgehen. Das Steuersignal CONTROL veranlaßt den Multiplexer MUX dazu, Dateninformation von dem FIFO- Register an einem Dateneingang 59 zu empfangen. Beim Auslesen von Daten wird die Leseadresse RADR am Ausgang 27 des Lesezählers 29 vorgegeben, wobei dieser Ausgang mit dem FIFO- Register verbunden ist. Die Lesetaktimpulse RCLPCL werden mit einer Lesetaktfrequenz fclr erzeugt, die etwas höher ist als die nominelle Schreibtaktfrequenz (fclw)nom. Dies bedeutet, daß das Auslesen von Daten wiederholt für die Dauer eines Lesetaktimpulses angehalten werden muß, um eine Ausleserate aufrecht zu erhalten, die in Bezug auf die Einschreibrate gleichförmig ist. Daher kann der Rahmengenerator zeitweilig die Erzeugung von Lesetaktimpulsen zum Lesezähler anhalten, um so eine Unterbrechung bei den Lesetaktimpulsen RCLP hervorzurufen, während derer der Lesezähler keine neue Adresse für das Auslesen erzeugt. Daher liefert der Rahmengenerator Lesetaktimpulse RCLP mit eingebauten Unterbrechungen, um das Auslesen anzuhalten. Der Rahmengenerator erzeugt darüber hinaus eine Unterbrechung bei den Lesetaktimpulsen RCLP während der sechst Bits in dem Rahmen, bei welchen keine Information von dem FIFO-Register ausgelesen wird. Ähnlich wie der Schreibzähler zählt der Lesezähler von Null bis neunundsiebzig und beginnt dann erneut von Null aus zu zählen. Die Schreibadressen RADR werden daher in einer zyklischen Sequenz erzeugt, wie dies in Fig. 6 gezeigt ist. Das Einschreiben von Daten in das FIFO- Register und das Auslesen von Daten aus diesem findet daher seriell statt, obwohl es erforderlich ist, zum gleichen Zeitpunkt Daten in unterschiedliche Speicherpositionen einzuschreiben bzw. von dort auszulesen, um das Auftreten von Fehlern zu vermeiden. Die Lesetaktimpulse RCLPCL von dem Lesetakt RCL sind mit einem Taktimpulseingang 70 zum Synchronisieren des Auslesens aus dem FIFO-Register mit der Erzeugung von Leseadressen RADR verbunden.
• Um Flackerschwankungen am Ausgang des FIFO-Registers zu vermeiden, wenn die Rate auf der PDH-Seite eingestellt wird, da ankommende Daten DATAin eine Bitaddition oder eine Bitsubtraktion aufweisen (Bitjustierung), wird gemäß der vorliegenden Erfindung der voranstehend erwähnte Mittelwertzähler 38 verwendet, der eine Vorwärtszählung mit den Hochfrequenzimpulsen HCLP durchführt, die bei einem Hochfrequenztakt HCL erzeugt werden, der eine Frequenz fclh aufweist, die n-Mal höher ist als die Nominalfrequenz (fclw)nom des Schreibtaktes. Bei der bevorzugten Ausführungsform ist n gleich zehn (n = 10). Der Mittelwertzähler erzeugt Mittelwertadressen, welche die Maximalwerte der Schreibadressen bilden. Ein Zweck der vorliegenden Erfindung besteht in der Nutzung des Mittelwertzählers bei der Ratenjustierung auf der PDH-Seite, um Schwierigkeiten mit Flackerschwankungen an der PDH-Seite zu vermeiden.
• Der Mittelwertzähler 38 erzeugt an seinem Adressenausgang 31 Mittelwertadressen AVADR, die im Mittel den Schreibadressen WDAR entsprechen. Dies liegt daran, daß der Modulo-80-Zähler in dem Mittelwertzähler kontinuierlich vorwärts zählt, entsprechend der nominellen Schreibtaktfrequenz, wogegen der Schreibzähler, der bei jedem Rahmen eine Pause einlegt, nur gemittelt zählt, entsprechend der nominellen Schreibtaktfrequenz. Die erzeugten Schreibadressen WADR pendeln daher um die erzeugten Mittelwertadressen AVADR herum, da das Einschreiben von Daten während des zweiten Teils jedes Rahmens angehalten wird. Die Fig. 7 und 8 zeigen schematisch erzeugte Schreibadressen WADR und Mittelwertadressen AVADR, die zeigen sollen, wie die Schreibadressen um die Mittelwertadressen herum pendeln. Die Vertikalachse in der Figur zeigt die erzeugten Adressen ADR, wogegen auf der Horizontalachse die Zeit t aufgetragen ist. Das Diagramm zeigt nicht jede neu erzeugte Adresse getrennt, und die Adressenübergänge sind entsprechend dargestellt. Die Zeit zwischen Null und e der Zeitpunkte entspricht einem ankommenden Datenrahmen DATAin. Die Adressen von Null bis einschließlich neunundsiebzig werden zwischen dem Zeitpunkt Null und dem Zeitpunkt a erzeugt, durch achtzig Schreibtaktimpulse WCLP. Diese Prozedur wird zyklisch zwischen den Zeitpunkten a und b und zwischen den Zeitpunkten b und c wiederholt. Zum Zeitpunkt d wurden b und c wiederholt. Zum Zeitpunkt d wurden zweihundertsechsundfünfzig Schreibtaktimpulse WCLP an den Schreibzähler 23 geliefert, der neue Adressen in achtzig Zyklen vorwärts gezählt ist, und die erzeugte Schreibadresse WADR beträgt fünfzehn. Keine neuen Schreibadressen werden zwischen den Zeitpunkten d und e erzeugt, da keine Dateninformation in das FIFO-Register hineingelangt. Die Figur zeigt auch erzeugte Mittelwertadressen AVADR als gestrichelte Linie. Diese Mittelwertadressen werden langsamer erzeugt, jedoch anders, nämlich kontinuierlich. Wie voranstehend geschildert pendeln daher die Schreibadressen um die Mittelwertadressen herum, und entsprechen die Schreibadressen im Mittel den Mittelwertadressen. Die Figur zeigt Schreibadressen, die erzeugt wurden, wenn keine Bitjustierung vorhanden ist. Um dies noch besser zu verdeutlichen zeigt Fig. 8 die Beziehung zwischen Schreibadressen und Mittelwertadressen über einen Zeitraum entsprechend mehreren Rahmen von ankommenden Daten. Das Diagramm wurde weiterhin so erstellt, daß jene Kurven, welche die erzeugten Adressen zeigen, keine Diskontinuitäten aufweisen. Daher zeigt die Vertikalachse mehr gegenseitig sequentielle Zyklen von Adressen ADR. Die Horizontalachse zeigt die Zeit t, und weist eine andere Skala als die Zeitachse in Fig. 7 auf. Die Schreibadressen WADR wurden durch die durchgezogene Linie dargestellt, und die Mittelwertadressen AVADR durch eine gestrichelte Linie. Die Zeit zwischen den Zeitpunkten o und q entspricht einem Rahmen ankommender Daten, und die Zeit, die zwischen den Zeitpunkten q und s verstrichen ist, entspricht ebenfalls einem Datenrahmen. Schreibadressen werden zwischen den Zeitpunkten o und p erzeugt, aber es werden keine Schreibadressen zwischen den Zeitpunkten p und q erzeugt. Während des nächsten, folgenden Rahmens werden Schreibadressen zwischen den Zeitpunkten q und r erzeugt, wobei eine Pause bei der Erzeugung zwischen den Zeitpunkten r und s eingesetzt wird.
• Man sieht aus der Figur, daß die Schreibadressen WADR um die Mittelwertadresse AVADR pendeln. Die Figur zeigt nur Schreibadressen, die bei Nichtvorhandensein einer Bitjustierung erzeugt wurden.
• Aus den Fig. 7 und 8 wird deutlich, daß sich die erzeugten Schreibadresse WADR von den erzeugten Mittelwertadressen AVADR pendelartig unterscheiden. Allerdings ist diese Abweichung beschränkt, unter der Voraussetzung, daß keine Bitjustierung vorhanden ist, also unter der Voraussetzung, daß die Abweichung innerhalb einer Vordergrenze FL und einer hinteren Grenze BL liegt. Andererseits weichen beim Vorhandensein von Bitjustierungen die erzeugten Schreibadressen von den Mittelwertadressen soweit ab, daß sie außerhalb dieser Grenzen liegen. Gemäß dem erfindungsgemäßen Verfahren sollen die Mittelwertadressen dauernd die Maximalwerte der Schreibadressen bilden, und wenn die Schreibadressen übermäßig von den Mittelwertadressen infolge einer Bitjustierung abweichen, ist es erforderlich, den Maximalwertzähler so einzustellen, daß die Schreibadressen erneut um die Mittelwertadressen pendeln, innerhalb der vorderen und hinteren Grenze. Damit überprüft werden kann, ob die Schreibadressen innerhalb der vorderen und hinteren Grenze liegen, wird ein vorderer und ein hinterer Adressengrenzwert für jede Mittelwertadresse berechnet. Diese Adressengrenzwerte werden dann zum Vergleich mit erzeugten Schreibadressen verwendet. Gemäß der vorliegenden Erfindung wird der voranstehend erwähnte Vergleich der Adressengrenzen mit den Schreibadressen mit Hilfe des ersten Phasendetektors 33 durchgeführt, in welchem eine Überprüfung durchgeführt wird, um festzustellen, ob eine erzeugte Schreibadresse innerhalb zulässiger Grenzen in Beziehung zur gleichzeitig erzeugten Mittelwertadresse liegt.
• Eine vordere Adressengrenze FL und eine hinteren Adressengrenze BL, welche Grenzen für die erzeugte Schreibadresse bilden, werden in dem ersten Phasendetektor 33 für jede Mittelwertadresse gespeichert, die von dem Mittelwertzähler erzeugt wird. Auf diese Weise sind eine vordere Adressengrenze und eine hintere Adressengrenze mit jeweiligen Mittelwertadressen verbunden. Wenn der Mittelwertzähler 38 die Mittelwertadresse Null erzeugt, beträgt die vordere Adressengrenze der Schreibadresse einundzwanzig, wogegen die hintere Adressengrenze siebenundfünfzig beträgt. Die vordere und die hintere Adressengrenze werden auf der Grundlage des Arbeitszyklus des ankommenden Datensignals DATAin berechnet. Da der Schreibzähler keine Schreibadressen über einen Zeitraum erzeugt, der zweiunddreißig Bits entspricht, wogegen der Mittelwertzähler kontinuierlich Mittelwertadressen erzeugt, variieren die erzeugten Schreibadressen um die mittleren Adressen herum um etwa zweiunddreißig Adressen, obwohl im Mittel die Schreibadressen den erzeugten Mittelwertadressen entsprechen. Die Variation der Schreibadresse beträgt daher etwa sechzehn Adressen in jeder Richtung gegenüber der' Mittelwertadresse. Infolge der Bitjustierung an der synchronen Seite (SDH-Seite) in Form einer Bitaddition oder einer Bitsubtraktion weichen die erzeugten Schreibadressen von den erzeugten Mittelwertadressen noch weiter ab. Die Grenze, in welchem Ausmaß die Schreibadresse von der Mittelwertadresse abweichen darf, kann im allgemeinen auf irgendwo oberhalb sechzehn Adressen eingestellt werden, ohne das Risiko, daß sich das Schreiben und Lesen von Daten in einer Speicherposition des FIFO-Registers stört.
• Beispielsweise kann die Abweichung so gewählt werden, daß sie einundzwanzig Positionen in Bezug auf den vorderen Grenzwert und dreiundzwanzig Positionen in Bezug auf den hinteren Grenzwert beträgt. Im Falle der Mittelwertadresse Null (0), berechnet sich die vordere Adressengrenze zu einundzwanzig (21), und die hintere Adressengrenze zu siebenundfünfzig (57), wogegen im Falle der Mittelwertadresse eins (1) sich die vordere Adressengrenze zu zweiundzwanzig (22) berechnet, und die hintere Adressengrenze zu achtundfünfzig (58), usw. Diese Werte sind als gestrichelte Linien in Fig. 8 dargestellt. Die Vordergrenzen sind durch FL (Front Limit: Vordergrenze) und die hinteren Grenzen durch BL (Back Limit: hintere Grenze) bezeichnet.
• Der erste Eingang 34 des ersten Phasendetektors 33 ist an den Ausgang des Schreibzählers 23 zur Feststellung erzeugter Schreibadressen WADR angeschlossen, und ein zweiter Eingang 35 ist ari den Ausgang 31 des Mittelwertzählers angeschlossen, um erzeugte Mittelwertadressen AVADR festzustellen. Weiterhin weist der erste Phasendetektor 33 einen Steuerausgang 37 auf, der mit einem zweiten Eingang 32 des Mittelwertzählers 38 verbunden ist, um den Mittelwertzähler einzustellen, wenn die erzeugte Schreibadresse einen der Grenzwerte bei dem Vergleich annimmt, der in dem ersten Phasendetektor 33 durchgeführt wird. Bei der Einstellung des Mittelwertzählers wird ein Regelsignal REG von dem ersten Phasendetektor geliefert, wobei dieses Signal entweder ein vorderes Regelsignal JMPF oder ein hinteres Regelsignal JMPB ist.
• Die festgestellte Schreibadresse wird in dem ersten Phasendetektor mit dem vorderen und hinteren Grenzwert verglichen, die für die gleichzeitig erfaßte Mittelwertadresse berechnet wurden. Wenn die Schreibadresse gleich dem vorderen Grenzwert ist, ist das Regelsignal REG ein vorderes Regelsignal (Vorstellsignal) JMPF. Dieses vordere Regelsignal veranlaßt den Mittelwertzähler dazu, eine zusätzliche Mittelwertadresse über eine Anzahl n an Schritten vorzurücken. Dies wird dadurch erzielt, daß in dem Mittelwertzähler die Erzeugung von Mittelwertadressen in dem Modulo-80-Zähler Vorgestellt wird. Dieses Vorstellen der Erzeugung einer neuen Mittelwertadresse wird in zehn Schritten (n = 10) durchgeführt, wobei für jeden Schritt der Modulo-10-Zähler in dem Mittelwertzähler zwei Positionen während eines Taktimpulses HCLP "H" vorwärts zählt, statt nur eine Position, was den Normalfall darstellt, wenn kein Regelsignal am Ausgang des ersten Phasendetektors vorhanden ist. Wenn andererseits die festgestellte Schreibadresse sich als gleich dem hinteren Grenzwert herausstellt, wenn der Vergleich durchgeführt wird, so ist das Regelsignal REG ein hinteres Regelsignal (Verzögerungssignal) JMPB. Das hintere Regelsignal zeigt an, daß der Mittelwertzähler eine Mittelwertadresse weniger vorwärts zählen soll als dann, wenn kein Regelsignal vorhanden ist, über zehn Schritte. Diese "Umkehrung" wird in zehn Schritten durchgeführt, wobei der Modulo-10-Zähler durch einen Taktimpuls HCLP mit dem Pegel "H" in jedem Schritt angehalten wird, also der Modulo-10- Zähler null (D) Positionen während der voranstehend erwähnten Anzahl n an Schritten vorwärts zählt. Die Regelung zur Einstellung des Mittelwertzählers in einer Anzahl n an Schritten wird solange verlängert wie möglich. Unter normalen Bedingungen, wenn kein Regelsignal vorhanden ist, zählt der Modulo-10-Zähler einen (1) Schritt für jeden Taktimpuls HCLP mit dem Pegel "H" vorwärts.
• Fig. 9 zeigt, wie die Erzeugung von Mittelwertadressen AVADR vorgestellt wird, wenn das Regelsignal REG ein vorderes Regelsignal ist. Fig. 9 zeigt ebenfalls, wie die Erzeugung von Mittelwertadressen verzögert wird, wenn das Regelsignal REG ein hinteres Regelsignal ist. Das obere Diagramm erläutert das Vorstellen der Erzeugung von Mittelwertadressen. Auf der Horizontalachse des Diagramms ist die Zeit t aufgetragen, und auf der Vertikalachse des Diagramms die erzeugten Adressen ADR. Erzeugte Mittelwertadressen AVADR sind durch gestrichelte Linien dargestellt, und die Schreibadressen WADR durch durchgezogene Linien. Die vorderen und hinteren Grenzwert FL bzw. BL sind gestrichelt dargestellt. Die zeitliche Entfernung zwischen den Zeitpunkten A und B, B und C, und zwischen C und D ist konstant und entspricht achtzig Schreibtaktimpulsen. Der Mittelwertzähler erzeugt achtzig Mittelwertadressen während dieses Zeitraums. Die erzeugten Schreibadressen variieren innerhalb des vorderen und des hinteren Adressengrenzwertes FL, BL zwischen den Zeitpunkten A und B, obwohl am Zeitpunkt X, im nächsten Zeitintervall zwischen den Zeitpunkten D und E, die Schreibadresse gleich dem vorderen Adressengrenzwert ist (WADR = FL), infolge einer Bitjustierung. Wie voranstehend erläutert wird dem Mittelwertzähler in zehn Schritten eine zusätzliche Mittelwertadresse vorgestellt. Eine Einstellung bei der Erzeugung der Mittelwertadressen AVADR in einem Schritt ist in demselben Diagramm erläutert. Das Zeitintervall zwischen den Zeitpunkten F und G entspricht achtzig Schreibtaktimpulsen, entsprechend den anderen Intervallen im Diagramm. Am Zeitpunkt Y ist gezeigt, daß der Mittelwertzähler die nächste Mittelwertadresse in kürzerer Zeit als normalerweise erzeugt, da der Modulo-10-Zähler dann momentan zwei Positionen statt nur einer Position vorwärts zählt, wodurch die Erzeugung der nächsten Mittelwertadresse vorgestellt wird. Die Erzeugung der nächsten Mittelwertadresse wird daher auf den Zeitpunkt Y in einem ersten Schritt vorgestellt. Dann werden weitere neun Vorstelloperationen durchgeführt, wobei diese Operationen über einen Zeitraum verteilt sind, der davon abhängt, wie häufig Bitjustierungen auftreten. Diese weiteren neun Vorstelloperationen sind in dem Diagramm nicht dargestellt. Da die Erzeugung der Mittelwertadressen vorgestellt wird, wird die Mittelwertadresse neunundsiebzig (79) früher erzeugt als dann, wenn kein Vorstellen auftritt. Aus dem Diagramm wird deutlich, daß die Mittelwertadresse neunundsiebzig (79) zum früheren Zeitpunkt Z statt am Zeitpunkt G erzeugt wird, infolge eines Schrittes bei dem Vorstellvorgang. Das Diagramm ist nicht maßstabsgerecht. Die Einstellung der Mittelwertadresse AVADR zum Zeitpunkt Y wurde übertrieben, um dies deutlicher darzustellen. Das Diagramm zeigt weiterhin den vorderen und den hinteren Grenzwert FL, BL, sowie die Variation dieser Werte entsprechend der Mittelwertadresse AVADR.
• Das untere Diagramm in Fig. 9 zeigt eine Verzögerung bei der Erzeugung von Mittelwertadressen. Diese Verzögerung wird als Ergebnis einer früher durchgeführten Bitjustierung durchgeführt, bei welcher ein Bit entfernt wurde. Dieses Diagramm zeigt keine Adressen, die in dem Intervall vor dem Zeitintervall D-E erzeugt wurden. Man sieht, daß am Zeitpunkt R in dem Zeitintervall zwischen den Zeitpunkten D und E die erzeugte Schreibadresse gleich dem hinteren Adressengrenzwert ist (WADR = BL). Die folgende Einstellung beim Mittelwertzähler wird in einem späteren Zeitintervall durchgeführt, zum Zeitpunkt S zwischen den Zeitpunkten F und G. Ein Zehntel der vollständigen Einstellung des Mittelwertzählers wird zum Zeitpunkt S durchgeführt. Diese Einstellung wird dadurch erzielt, daß das Vorwärtszählen des Modulo-10-Zählers verzögert wird. Diese Verzögerung wird dadurch erzielt, daß der Modulo-10-Zähler über den Zeitraum eines Taktimpulses HCLP mit dem Pegel "H" angehalten wird, so daß es einen um einen Taktimpuls HCLP längeren Zeitraum erfordert, den Mittelwertzähler zur Erzeugung der nächsten Adresse zu veranlassen. Um dies darzustellen wurde die Linie, welche die Mittelwertadressen angibt, in dem Diagramm zum Zeitpunkt S horizontal dargestellt, wenn der Modulo-10-Zähler nicht vorwärts zählt. Infolge dieser Verzögerung wird die Mittelwertadresse neunundsiebzig (79) zum späteren Zeitpunkt T statt zum Zeitpunkt G erzeugt, an welchem dies normalerweise stattfinden würde, wenn keine Einstellung bei dem Mittelwertzähler vorgenommen wird.
• Infolge der Einstellungen, die beim Mittelwertzähler vorgenommen werden, und die unter Bezugnahme auf Fig. 9 beschrieben wurden, wird die Erzeugung von Mittelwertadressen verzögert oder vorgestellt, um so jenen Änderungen bei der Erzeugung von Schreibadressen zu folgen, die infolge von Bitjustierungen auftreten.
• Fig. 10 zeigt den ersten Phasendetektor 33 mit mehr Einzelheiten. Der Phasendetektor weist einen Speicher und eine Vergleichseinheit 60 auf, die an den ersten und den zweiten Eingang 34, 35 angeschlossen ist, um die Schreibadresse WADR und die Mittelwertadresse AVAUR festzustellen. Der vordere und der hintere Adressengrenzwert werden in der Speicher- und Vergleichseinheit 60 gespeichert, und die festgestellte Schreibadresse wird in dieser Einheit mit dem vorderen und dem hinteren Adressengrenzwert verglichen, die bei der gleichzeitig festgestellten Mittelwertadresse zum Einsatz kommen. Wenn die Schreibadresse WADR mit dem vorderen Adressengrenzwert FL übereinstimmt, schickt die Speicher- und Vergleichseinheit 60 ein erstes Signal jrqf (jump request forward: Vorwärtssprunganforderung) an eine Steuereinheit 61 in dem Phasendetektor. Andererseits, wenn die Schreibadresse mit dem hinteren Adressengrenzwert BL übereinstimmt, schickt die Speicher- und Vergleichseinheit 60 statt dessen ein zweites Signal jrqb (jump request back: Sprunganforderung rückwärts) an die Steuereinheit 61. Um Flackerschwankungen zu verringern, die durch die Bitjustierung an der Schreibseite hervorgerufen werden, und zwar so lang wie möglich, wird die voranstehend geschilderte schrittweise Einstellung mit dem größtmöglichen Abstand zwischen den Schritten vorgenommen, so daß daher das Zeitintervall zwischen jeder schrittweisen Einstellung des · Mittelwertzählers so lang wie möglich sein soll. Dies wird dadurch erzielt, daß von der Erfassungseinheit DU (vgl. Fig. 2) an die Steuereinheit 61 in dem ersten Phasendetektor 33 Register eingeschrieben werden. Diese Information hat die Form eines Impulses INF am Steuereingang 36, wenn ein Justierbit hinzugefügt oder weggenommen wird. Das Zeitintervall zwischen den beiden letzten Impulsen INF wird in der Steuereinheit 61 gemessen, und der erforderliche Zeitraum zwischen den jeweiligen Schritten, wenn der Mittelwertzähler eingestellt wird, wird in der Steuereinheit auf der Grundlage des gemessenen Zeitintervalls zwischen den beiden letzten Impulsen INF berechnet. Die Zeit zwischen den betreffenden Schritten wird als das 1/n-fache der Zeit zwischen den beiden letzten Justierbits berechnet, wobei dieses Zeitintervall ein Zehntel bei dem dargestellten Beispiel beträgt. Wenn die Steuereinheit ein erstes Signal jrqf empfängt, welches eine Vorwärtseinstellung des Mittelwertzählers anfordert, oder ein zweites Signal jrqb, welches eine Rückwärtseinstellung des Zählers anfordert, wird die Zeit zwischen den Einstellschritten auf die voranstehend geschilderte Weise berechnet. Eine an die Steuereinheit 61 angeschlossene Berechnungseinheit 62 wird entsprechend der berechneten Zeit eingestellt, um so die Zeit zwischen den Schritten bei der schrittweisen Einstellung des Mittelwertzählers zu steuern. Die Steuereinheit 61 schickt das Vorwärtseinstellsignal JMPF an den Mittelwertzähler, wenn der Zähler in Vorwärtsrichtung eingestellt werden soll. Das Vorwärtseinstellsignal enthält zehn Impulse, die in Intervallen geliefert werden, welche durch die voranstehend geschilderte Zähleinheit gesteuert werden. Entsprechend sendet die Steuereinheit das Rückwärtseinstellsignal JMPB aus, um den Mittelwertzähler in Rückwärtsrichtung einzustellen. Die Vorwärts- und Rückwärtseinstellsignale JMPF, JMPB werden am Ausgang 37 des ersten Phasendetektors 33 erzeugt.
• Wie voranstehend geschildert ist es, um schließlich die Ausleserate mit der Einleserate zu synchronisieren, erforderlich, die Lesetaktimpulse RCLPCL (vgl. Fig. 4) wiederholt anzuhalten, die in dem Leitung RCL erzeugt werden, und zwar um einen Lesetaktimpuls, ein sogenanntes Stopfen. Zum Zweck des Steuerns dieser Stopfoperationen weist die erfindungsgemäße Anordnung zusätzlich zu dem Mittelwertzähler und dem ersten Phasendetektor den voranstehend geschilderten zweiten Phasendetektor 40 auf, der mit einem ersten Eingang 41 versehen ist, der an den Ausgang des Lesezählers zur Feststellung von Leseadressen RADR angeschlossen ist, sowie einen zweiten Eingang 42 aufweist, der mit dem Ausgang des Mittelwertzählers zur Feststellung von Mittelwertadressen AVADR verbunden ist, und einen Ausgang 43, der an den Rahmengenerator 28 angeschlossen ist, um die Stopfoperationen auszuführen.
• Um festzulegen, wenn ein Stopfen stattfinden soll, wird ein sogenannter Stopfgrenzwert oder Leseadressengrenzwert für jede Mittelwertadresse berechnet, und in einer Speicher- und Vergleichseinheit in dem zweiten Phasendetektor gespeichert. Der Stopfgrenzwert ist eine Adresse in dem FIFO-Register, aus welcher nicht ausgelesen werden darf. Die Ausleserate ist dann zu hoch, und es besteht das Risiko, daß das Auslesen und Einschreiben genau an derselben Adresse in dem FIFO-Register auftreten.
• Die Stopfgrenzwerte werden auf der Grundlage berechnet, daß das Auslesen aus dem FIFO-Register an einer Speicherposition auftritt, die so weit wie möglich von der Speicherposition entfernt ist, an welcher Daten in das Register eingeschrieben werden. Der Mittelwertzähler erzeugt eine Adresse, die einen Mittelwert der Adressen darstellt, die von dem Schreibzähler erzeugt werden. Da das Auslesen so weit wie möglich entfernt von der Einschreibposition stattfinden soll, und da das FIFO- Register achtzig Speicherpositionen enthält, wird das Risiko des Einschreibens von Daten in und des Auslesens von Daten Register achtzig Speicherpositionen enthält, wird das Risiko des Einschreibens von Daten in und des Auslesens von Daten von einer und derselben Speicherposition vermieden, wenn der Stopfgrenzwert als die Mittelwertadresse plus einundvierzig (41) berechnet wird. Ist die Mittelwertadresse null (0), so berechnet sich der Stopfgrenzwert als einundvierzig (41), wogegen dann, wenn die Mittelwertadresse eins (1) ist, der Stopfgrenzwert sich zu zweiundvierzig (42) berechnet, usw. Der Stopfgrenzwert kann wahlweise ein oder zwei Adressen weiter nach vorn geschoben werden, ohne das Risiko, daß Daten in eine bestimmte Speicherposition eingeschrieben und aus derselben Speicherposition in dem FIFO-Register ausgelesen werden. Um festzulegen, ob das Stopfen stattfinden soll oder nicht, wird die festgestellte Leseadresse RADR in dem zweiten Phasendetektor mit dem Stopfgrenzwert verglichen, welcher der gleichzeitig festgestellten Mittelwertadresse AVADR zugeordnet ist. Wenn sich beim Vergleich eine Übereinstimmung zwischen der Leseadresse und dem Stopfgrenzwert ergibt, ist die Ausleserate zu hoch, und erzeugt der zweite Phasendetektor an seinem Ausgang ein Phasenfehlersignal PE. Das Phasenfehlersignal PE weist die Form eines Impulses auf, der an den Rahmengenerator geschickt wird. Das Stopfen kann in jedem Rahmen abgehender Daten DATAout bei einer festgelegten Gelegenheit durchgeführt werden (sh. Fig. 2). Wenn der Rahmengenerator ein Phasenfehlersignal PE empfängt, wird das Stopfen bei der ersten sich bietenden Gelegenheit ausgeführt. Bei der Durchführung einer Stopfoperation wird ein Lesetaktimpuls RCLP von dem Lesetakt RCL in dem Rahmengenerator angehalten, wodurch der Lesezähler nicht vorwärts zählt, sondern über einen Zeitraum untätig bleibt, welcher der Dauer eines Lesetaktimpulses entspricht. Das Phasenfehlersignal PE kann auch als Verzögerungssignal bezeichnet werden, da das Auslesen von Dateninformation DATAINFO von dem FIFO-Register dadurch verzögert wird, daß das Auslesen für die Dauer eines Taktimpulses angehalten wird. Statt dessen erzeugt der Rahmengenerator 28 ein Stopfbit STUFF, welches von dem Puffer über den Multiplexer MUX zusammen mit abgehenden Daten DATAout geliefert wird. Der Multiplexer wird durch ein Steuersignal CONTROL gesteuert, welches an den Multiplexer von dem Rahmengenerator geschickt wird. Die Ausleserate aus dem FIFO-Register wird dadurch verringert, daß das Auslesen aus dem FIFO-Register gestoppt wird, und statt dessen ein Stopfbit auf die voranstehend geschilderte Art und Weise in den abgehenden Datenfluß eingefügt wird.
• Wie voranstehend erwähnt enthält jeder Rahmen abgehender Daten DATAout sechs Bits, die nicht von dem FIFO-Register gelesen werden können. Dies bedeutet, daß der Rahmengenerator während dieser Pausen beim Auslesen keine Lesetaktimpulse RCLP erzeugt. Diese Pause oder Unterbrechung entspricht sechs Bits, was bedeutet, daß sich auch die Leseadressen in Bezug auf die Mittelwertadressen bewegen. Während der Pause oder Unterbrechung erzeugt der Rahmengenerator 28 Steuerinformationsbits CONTROLINFO, die von dem Puffer über dem Multiplexer MUX zusammen mit abgehenden Daten DATAout geliefert werden. Diese Informationsbits können beispielsweise Rahmenverriegelungswörter und Stopfsteuerbits sein. Der Multiplexer MUX wird durch ein Steuersignal CONTROL gesteuert, welches von dem Rahmengenerator 10 an den Multiplexer geschickt wird.
• Der Multiplexer MUX liefert auf der abgehenden Leitung 57 Dateninformation DATAINFO von dem FIFO-Register zusammen mit Stopfbits STUFF und Steuerinformationsbits CONTROLINFO von dem Rahmengenerator 28.
• Fig. 11 besteht aus drei Diagrammen, welche die Beziehung zwischen erzeugten Mittelwertadressen, Stopfgrenzwerten und erzeugten Leseadressen erläutern. Auf den Horizontalachsen Zeitpunkten O und M, und zwischen M und N entspricht der Zeit, die dazu benötigt wird, 800 den Pegel "H " aufweisende Taktimpulse HCLP zu erzeugen (was der Zeit entspricht, die dazu benötigt wird, 80 Mittelwertadressen zu erzeugen, wenn keine Einstellung bei dem Mittelwertzähler vorgenommen wird). Die gestrichelten Linien geben die Mittelwertadressen AVADR an, die durchgezogenen Linien Leseadressen RADR, und die gepunkteten Linien Stopfgrenzwerte SL. In dem oberen Diagramm wird keine Einstellung bei dem Mittelwertzähler durchgeführt, und daher werden von diesem die Mittelwertadressen AVADR ständig erzeugt. Das sogenannte Stopfen ist im ersten Teil des Diagramms dargestellt, zwischen den Zeitpunkten O und M. Zum Zeitpunkt I entspricht die erzeugte Leseadresse dem Stopfgrenzwert (RADR = SL), und wird ein Phasenfehlersignal PE an den Rahmengenerator geschickt (sh. Fig. 4). Zwischen den Zeitpunkten J und K werden keine neuen Leseadressen erzeugt, da der Rahmengenerator statt dessen Steuerinformation CONTROLINFO liefert (sh. Fig. 2). In Reaktion an das Phasenfehlersignal PE zum Zeitpunkt I wird ein Stopfbit STUFF in dem Rahmengenerator zum Zeitpunkt K erzeugt, so daß keine neue Leseadresse zwischen den Zeitpunkten K und L erzeugt wird, wobei dieser Zeitraum einem Lesetaktimpuls RCLP entspricht. Es wird das sogenannte Stopfen durchgeführt. Das STUFF-Bit ist, im Diagramm etwas abgesenkt. Die Frequenz der Lesetaktimpulse ist so gewählt, daß das Stopfen annähernd einmal bei jedem abwechselnden Rahmen durchgeführt wird, bei welchem keine Bitjustierung zur Einstellung des Mittelwertzählers führt. Die erzeugten Leseadressen RADR variieren daher nur geringfügig unterhalb des Stopfgrenzwertes, und die Leseadresse ist annähernd gleich dem Stopfgrenzwert, ungefähr einmal bei jedem abwechselnden Rahmen der abgehenden Daten DATAout. Der zweite Teil des Diagramms (zwischen den Zeitpunkten M und N) erläutert die Beziehung zwischen den unterschiedlichen Linien, an welchen keine Einstellung bei dem Mittelwertzähler durchgeführt wird.
• Beziehung zwischen den unterschiedlichen Linien, an welchen keine Einstellung bei dem Mittelwertzähler durchgeführt wird. Zum Zeitpunkt Q ist die Entfernung zwischen der erzeugten Leseadresse RADR und dem STUFF-Grenzwert SL gleich q&sub1; Adressen ADR.
• Das Diagramm im Zentrum erläutert die Vorwärtseinstellung des Mittelwertzählers, also eine Einstellung, welche die Erzeugung von Mittelwertadressen vorstellt. Das Diagramm entspricht dem oberen Diagramm bis zum Zeitpuiikt M, wobei ein STUFF-Bit zwischen den Zeitpunkt K und L eingefügt ist. Die Erzeugung von Mittelwertadressen AVADR wird zum Zeitpunkt O vorgestellt, wodurch die Linien für Mittelwertadressen AVADR und die Stopfgrenzwerte SL im Diagramm nach oben verschoben werden. Ein Zyklus an Mittelwertadressen (mit einer Anzahl von achtzig) wird dann in einem kürzeren Zeitraum erzeugt als dann, wenn keine Vorstellung stattfindet, wie voranstehend unter Bezugnahme auf Fig. 9 erläutert wurde. Zum Zeitpunkt Q ist die Entfernung zwischen den erzeugten Leseadressen RADR und dem Stopfgrenzwert SL gleich q&sub2; Adressen ADR. Infolge dieser Vorstellung bei der Erzeugung von Mittelwertadressen ist die Entfernung q&sub2; größer als die Entfernung q&sub1;, was zeigt, daß ein längerer Zeitraum verstreicht, bis das nächste Stopfen durchgeführt werden muß, verglichen mit der Zeit für den nächsten Stopfvorgang, die in dem oberen Diagramm angegeben ist. Aus der Figur wird deutlich, daß sich die erzeugten Leseadressen RADR an den Stopfgrenzwert SL langsamer annähern als bei dem im oberen Diagramm dargestellten Fall. Das Stopfen tritt daher seltener auf, wenn die Erzeugung der Mittelwertadressen vorgestellt wird.
• Das untere Diagramm in Fig. 11 erläutert die Rückwärtseinstellung des Mittelwertzählers, wobei daher die Erzeugung von Mittelwertadressen verzögert wird. Das Diagramm entspricht dem oberen Diagramm bis zum Zeitpunkt M, wobei ein STUFF-Bit zwischen den Zeitpunkten K und L eingefügt ist. Eine Verzögerung der Erzeugung von Mittelwertadressen AVADR wird zum Zeitpunkt P durchgeführt, wobei die Linien, welche Mittelwertadressen AVADR und Stopfgrenzwerte SL darstellen, in dem Diagramm nach unten verschoben sind. Ein Zyklus von Mittelwertadressen (mit einer Anzahl von achtzig) wird dann über einen längeren Zeitraum als dann erzeugt, wenn keine Verzögerung auftritt, wie voranstehend unter Bezugnahme auf Fig. 9 erläutert wurde. Zum Zeitpunkt Q ist die Entfernung zwischen erzeugten Leseadressen RADR und dem Stopfgrenzwert SL gleich q&sub3; Adressen ADR. Infolge der Verzögerung ist die Entfernung q&sub3; kürzer als die Entfernung q&sub1;, was zeigt, daß ein kürzerer Zeitraum erforderlich ist, bis der nächste Stopfvorgang durchgeführt werden muß, verglichen mit dem Zeitraum bis zum nächsten Stopfvorgang bei dem oberen Diagramm. Aus der Figur wird deutlich, daß sich die erzeugten Leseadressen RADR an den Stopfgrenzwert SL schneller annähern als in dem oberen Diagramm. Daher tritt das Stopfen häufiger beim Verzögern der Erzeugung von Mittelwertadressen auf.
• Der Schreibzähler 23, der Lesezähler 29 und der Mittelwertzähler 38 sind alle mit Modulo-80-Zählern aufgebaut, welche einen Gray-Code benutzen, wenn sie vorwärts zählen. Der Gray-Code wird zu dem Zweck verwendet, daß sich bei jedem Vorwärtszählvorgang nur ein Bit ändert, wodurch das Risiko von Fehlern beim Vorwärtszählen verringert wird. Allerdings läßt sich auch denken, andere Codearten einzusetzen, beispielsweise einen normalen Binärcode.
• In der Praxis wird der Gray-Code nur für die Mittelwertzähler verwendet, so daß dann, wenn Adressen verglichen werden, die in zwei Zählern erzeugt werden, zumindest ein Zähler den Gray-Code verwendet. Bei der bevorzugten Ausführungsform der Erfindung wird kein direkter Vergleich beispielsweise zwischen einer Mittelwertadresse und einer Leseadresse durchgeführt. Der Vergleich wird zwischen jeder Mittelwertadresse, die in dem Phasendetektorspeicher gespeichert ist, und der erfaßten Mittelwertadresse durchgeführt, sowie zwischen einem Stopfgrenzwert, der zur festgestellten Mittelwertadresse gehört, und der festgestellten Leseadresse.
• Es läßt sich auch denken, daß man die festgestellte Mittelwertadresse mit der festgestellten Leseadresse vergleicht, und dazwischen die Differenz berechnet. Das Stopfen wird durchgeführt, wenn die erhaltene Differenz einen vorbestimmten Wert überschreitet. Entsprechend kann die Differenz zwischen festgestellten Mittelwertadressen und Schreibadressen bestimmt werden, und eine Entscheidung auf der Grundlage der erhaltenen Differenz getroffen werden, ob es erforderlich ist, die Erzeugung von Mittelwertadressen vorzustellen oder zu verzögern.
• Ergänzend läßt sich sagen, daß im Falle der beispielhaften Ausführungsform eine Bitjustierung nicht häufiger als in jedem achten Rahmen durchgeführt wird. Eine Bitjustierung kann seltener durchgeführt werden, oder überhaupt nicht, wenn die Frequenz der ankommenden Daten der Nominalfrequenz des Systems entspricht. Die höchstzulässigen Frequenzabweichungen entsprechend den Spezifikationen für ein Signal in dem beschriebenen System führen zu einer Bitjustierung bei jedem achten Rahmen. Eine schrittweise Verzögerung oder schrittweise Vorstellung des Mittelwertzählers findet dann höchstens in jedem achten Rahmen statt.

Claims (14)

1. Verfahren zum Einschreiben von Daten in einen und Auslesen von Daten aus einem adressierbaren Speicher (FIFO), mit aufeinanderfolgender Erzeugung einer zyklischen Sequenz von Schreibadressen (WADR), wobei Daten (DATAin) in Speicherpositionen in dem Speicher eingeschrieben werden, die durch die Schreibadressen festgelegt werden, wobei eine zyklische Sequenz von Leseadressen (RADR) erzeugt wird, wobei die Sequenz der Leseadressen dieselben Speicheradressen wie jene Speicheradressen enthält, die in der zyklischen Sequenz der Schreibadressen enthalten sind, und in derselben Reihenfolge wie die Speicheradressen, und wobei Information (DATAout) aus Speicherpositionen ausgelesen wird, die durch die Leseadressen festgelegt werden, dadurch gekennzeichnet, daß eine zyklische Sequenz von Mittelwertadressen (AVADR) gebildet wird, welche dieselben Speicheradressen wie die Schreibadressen und die Leseadressen und in derselben Reihenfolge enthält; vordere und hintere Schreibadressengrenzwerte (FL, BL) für hinnehmbare Differenzen zwischen einer Schreibadresse und einer gleichzeitigen Mittelwertadresse gebildet werden; die Schreibadressen momentan mit den gleichzeitigen Mittelwertadressen oder mit Adressen verglichen werden, die aus den Mittelwertadressen unter Zuhilfenahme der Schreibadressengrenzwerte erhalten wurden; die Erzeugung aufeinanderfolgender Mittelwertadressen vorgestellt oder verzögert wird, wenn sich eine momentane Schreibadresse von einer gleichzeitigen Mittelwertadresse zumindest in einem solchen Ausmaß unterscheidet, daß dies einem festgelegten Schreibadressengrenzwert entspricht, um so die Differenz zwischen den Schreibadressen und den · gleichzeitigen Mittelwertadressen zu verringern; die Vorstell- oder Verzögerungsvorgänge dadurch in einer Anzahl an Schritten unterteilt werden, daß die Zeit zwischen der Erzeugung einiger Paare aufeinanderfolgender Mittelwertadressen verkürzt oder verlängert wird; ein Leseadressengrenzwert (SL) festgelegt wird; die Leseadressen momentan mit den gleichzeitigen Mittelwertadressen oder mit Adressen verglichen werden, die aus den Mittelwertadressen unter Zuhilfenahme des Leseadressengrenzwertes erhalten werden; die Erzeugung einer Leseadresse verzögert wird, wenn sich eine momentane Leseadresse von einer simultanen Mittelwertadresse zumindest in solchem Ausmaß unterscheidet, daß dies festgelegten Leseadressengrenzwert entspricht; und ein Zyklus von Leseadressen über einen kürzeren Zeitraum erzeugt wird als ein Zyklus von Leseadressen, wenn die Erzeugung der Leseadressen nicht verzögert wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es in einem System implementiert ist, in welchem der adressierbare Speicher (FIFO) zur Übertragung von Daten von einem System mit synchroner digitaler Hierarchie (SDH) an ein System mit plesiochroner Hierarchie (PDH) verwendet wird.

3. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch Erzeugung der Schreibadressen (WADR) durch Zählen von Schreibtaktimpulsen (WCLP) intermittierend in einem Schreibzähler bei einer Schreibtaktfrequenz (fclw); Erzeugung der Leseadressen (RADR) durch Zählen von Lesetaktimpulsen (RCLP) intermittierend in einem Lesezähler bei einer Lesetaktfrequenz (fclr): Erzeugung der Mittelwertadressen (AVADR) durch Zählen von Taktimpulsen (HCLP) auf dem Pegel "H" in einem Mittelwertzähler bei einer hohen Taktfrequenz (fclh), die höher ist als die Schreibtaktfrequenz und die Lesetaktfrequenz; Festlegung der Anzahl an Schritten, in welche die Einstellung der Mittelwertadressen aufgeteilt wird, auf der Grundlage der Beziehung zwischen der Maximalwerttaktfrequenz und der Schreibtaktfrequenz; und durch Verzögern der Leseadressen um einen Zeitraum, welcher dem Zeitraum zwischen zwei aufeinanderfolgenden Lesetaktimpulsen entspricht.

4. Verfahren nach Anspruch 3, gekennzeichnet durch doppelte Zählung eines Taktimpulses auf dem Pegel "H", um so den Zeitraum zwischen zwei aufeinanderfolgenden Mittelwertadressen zu verkürzen, wo dies durchführbar ist; und durch Weglassen eines Maximalwerttaktimpulses, um so den Zeitraum zwischen zwei aufeinanderfolgenden Mittelwertadressen zu verlängern, wo dies durchführbar ist.

5. Verfahren nach Anspruch 1, 2, 3 oder 4, bei welchem ankommende Daten auf Rahmen verteilt sind, deren Größen sich intermittierend ändern, gekennzeichnet durch Bestimmung des Zeitraums zwischen den zwei letzten Zeitpunkten, an denen die Rahmengrößen geändert wurden; und, wenn die Erzeugung der Mittelwertadresse verzögert oder vorgestellt wird, durch Ausbreiten der Schritte im wesentlichen gleichförmig über einen Zeitraum, welcher dem Zeitraum zwischen den beiden letzten Zeitpunkten entspricht.

6. Verfahren nach einem der Ansprüche 1, 2, 3, 4 oder 5, gekennzeichnet durch weder Verkürzen noch Verlängern des Zeitraums zwischen bestimmten Paaren aufeinanderfolgender Mittelwertadressen, wenn die Erzeugung der Mittelwertadressen vorgestellt oder verzögert wird.

7. Anordnung zum Einschreiben von Daten in einen und zum Auslesen von Daten von einem adressierbaren Speicher (FIFO), wobei die Anordnung einen Schreibadressengenerator und einen Leseadressengenerator aufweist der Leseadressengenerator so arbeitet, daß er eine zyklische Sequenz an Schreibadressen (WADR) erzeugt, wobei Daten (DATAin) in durch die Schreibadressen festgelegte Speicherpositionen eingeschrieben werden, und der Leseadressengenerator so arbeitet, daß er eine zyklische Sequenz von Leseadressen (RADR) erzeugt, welche dieselben Speicheradressen enthalten wie jene Schreibadressen, die in der zyklischen Sequenz der Schreibadressen enthalten ist, und in derselben Reihenfolge, wobei Information (DATAout) aus Speicherpositionen ausgelesen wird, die durch die Leseadressen festgelegt werden, gekennzeichnet durch einen Mittelwertadressengenerator zur Erzeugung einer zyklischen Sequenz von Mittelwertadressen (AVADR), wobei die Sequenz dieselben Speicheradressen wie die Schreibadressen und die Leseadressen und in derselben Reihenfolge enthält; eine erste Adressenvergleichsvorrichtung für einen momentanen Vergleich der Schreibadressen mit den gleichzeitigen Mittelwertadressen oder mit Adressen, die aus den Mittelwertadressen unter Zuhilfenahme festgestellter Schreibadressengrenzwerte (FL, BL) erhalten wurden, wobei die erste Adressenvergleichsvorrichtung so arbeitet, daß sie den Mittelwertadressengenerator auf solche Weise beeinflußt, daß die Erzeugung von Mittelwertadressen vorgestellt oder verzögert wird, wenn sich eine momentane Schreibadresse von einer gleichzeitigen Mittelwertadresse zumindest in solchem Ausmaß unterscheidet, daß dies einem festgelegten Schreibadressengrenzwert entspricht, um so die Differenz zwischen den Schreibadressen und den gleichzeitigen Mittelwertadressen zu verringern; und dadurch gekennzeichnet, daß der Mittelwertadressengenerator so arbeitet, daß er den Vorstell- oder Verzögerungsvorgang in eine Anzahl an Schritten unterteilt, durch Verkürzung oder Verlängerung des Zeitraums zwischen der Erzeugung einiger Paare aufeinanderfolgender Mittelwertadressen; daß die Anordnung eine zweite Adressenvergleichsvorrichtung für den momentanen Vergleich der Leseadressen mit den gleichzeitigen Mittelwertadressen oder mit Adressen aufweist, die aus den Mittelwertadressen unter Zuhilfenahme eines Leseadressengrenzwertes (SL) erhalten wurde, die zweite Adressenvergleichsvorrichtung so arbeitet, daß sie den Leseadressengenerator auf solche Weise beeinflußt, daß die Erzeugung der Leseadressen verzögert wird, wenn sich eine momentane Leseadresse von einer gleichzeitigen Mittelwertadresse zumindest in solchem Ausmaß unterscheidet, daß dies dem Leseadressengrenzwert entspricht; und daß der Leseadressengenerator so arbeitet, daß er einen Zyklus von Leseadressen über einen kürzeren Zeitraum als den Zeitraum erzeugt, der von dem Schreibadressengenerator dazu benötigt wird, einen Zyklus von Leseadressen bei Nichtvorhandensein einer Verzögerung bei der Erzeugung der Leseadressen zu erzeugen.

8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß sie in einem System implementiert ist, in welchem der adressierbare Speicher (FIFO) zur Übertragung von Daten von einem System mit synchroner digitaler Hierarchie (SDH) an ein System mit plesiochroner digitaler Hierarchie (PDH) verwendet wird.

9. Anordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der Schreibadressengenerator einen Schreibtakt zur Erzeugung von Schreibtaktimpulsen (WCLP) mit einer Schreibtaktfrequenz (fclw) aufweist, sowie einen Schreibzähler, der an den Schreibtakt angeschlossen ist und so arbeitet, daß er intermittierend Schreibtaktimpulse zählt; daß der Leseadressengenerator einen Lesetakt zur Erzeugung von Lesetaktimpulsen (RCLP) mit einer Lesetaktfrequenz (fclr) sowie einen Lesezähler aufweist, der an den Lesetakt angeschlossen ist und so arbeitet; daß er Lesetaktimpulse intermittierend zählt, wobei sich die Lesetaktfrequenz von der Schreibtaktfrequenz unterscheidet; daß der Mittelwertadressengenerator einen Hochfrequenztakt aufweist, der so arbeitet, daß er Hochfrequenztaktimpulse (HCLP) auf einer hohen Taktfrequenz (fclh) erzeugt, die höher ist als die Schreibtaktfrequenz und die Lesetaktfrequenz; daß der Mittelwertadressengenerator einen Mittelwertzähler aufweist, der an den Mittelwerttakt angeschlossen ist und so arbeitet, daß er Mittelwerttaktimpulse zählt; daß der Mittelwertadressengenerator so arbeitet, daß er die Einstellung der Mittelwertadressen auf eine Anzahl an Schritten aufteilt, abhängig von der Beziehung zwischen der Mittelwerttaktfrequenz und der Schreibtaktfrequenz; und daß der Leseadressengenerator so arbeitet, daß er die Erzeugung der Adressen für einen Zeitraum entsprechend dem Zeitraum zwischen zwei aufeinanderfolgenden Lesetaktimpulsen verzögert, wenn dies durchführbar ist.

10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß der Mittelwertadressengenerator so arbeitet, daß er den Zeitraum zwischen zwei aufeinanderfolgenden Mittelwertadressen verkürzt, wenn dies durchführbar ist, durch doppelte Zählung eines Mittelwerttaktimpulses; und daß der Mittelwertadressengenerator so arbeitet, daß er den Zeitraum zwischen der Erzeugung von zwei aufeinanderfolgenden Mittelwertadressen verlängert, wenn dies durchführbar ist, und zwar dadurch, daß er einen Taktimpuls auf dem Pegel "H" nicht zählt.

11. Anordnung nach Anspruch 8, 9 oder 10, bei welcher ankommende Daten auf Rahmen aufgeteilt sind, deren Größen sich intermittierend ändern, gekennzeichnet durch eine Vorrichtung (DU) zur Bestimmung des Zeitraums zwischen zwei letzten Zeitpunkten, wenn sich die Größe der Rahmen geändert hat; wobei der Mittelwertadressengenerator so arbeitet, daß er die Schritte im wesentlichen gleichförmig über einen Zeitraum ausbreitet, welcher dem Zeitraum zwischen den beiden letzten Zeitpunkten entspricht.

12. Anordnung nach Anspruch 7, 8, 9, 10 oder 11, dadurch gekennzeichnet, daß beim Vorstellen oder Verzögern der Erzeugung der Mittelwertadressen der Mittelwertadressengenerator nicht den Zeitraum zwischen vorbestimmten Paaren aufeinanderfolgender Mittelwertadressen verkürzt oder verlängert.

13. Telekommunikationssystem mit einem System mit synchroner digitaler Hierarchie (SDH), einem System mit plesiochroner digitaler Hierarchie (PDH), einem FIFO- Register zur Übertragung von Daten von dem synchronen System an das plesiochrone System, wobei das Telekommunikationssystem so ausgelegt ist, daß es die Ausleserate einstellt, wenn ein Justierbit hinzugefügt oder entfernt wird, wenn Daten in das FIFO-Register eingeschrieben werden, ohne übermäßige Flackerschwankungen am Ausgang des FIFO-Registers hervorzurufen, wobei die ankommenden Daten an dem FIFO- Register in Rahmen aufgeteilt ankommen, welche einen ersten Teil enthalten, der bitunterteilte Dateninformation enthält, welche ein zusätzliches Justierbit enthalten kann, oder aus welcher ein Justierbit entnommen sein kann, und einen zweiten Teil, der keine Dateninformation enthält, wobei das FIFO- Register eine Anzahl an Speicherpositionen aufweist, die jeweils eine getrennte Adresse aufweisen, und in welche ankommende Dateninformation (DATAin) sequentiell und bitweise eingeschrieben wird, wobei an das FIFO-Register angeschlossen sind:

- ein Schreibzähler zur Erzeugung von Schreibadressen, die angeben, wo ankommende Dateninformation (DATAin) in das FIFO-Register eingeschrieben werden soll, wobei der Schreibzähler einen Ausgang aufweist, der mit dem FIFO-Register verbunden ist, und durch welchen die erzeugten Schreibadressen an das FIFO-Register geliefert werden, und wobei der Schreibzähler einen Eingang aufweist, der an einen Schreibtakt (WCL) angeschlossen ist, der mit einer Schreibtaktfrequenz (fclw) arbeitet, und wobei der Schreibzähler Schreibadressen in Vorwärtsrichtung entsprechend dem Schreibtakt zählt;

- ein Lesezähler, der einen Ausgang aufweist, der mit dem FIFO-Register verbunden ist, und durch welchen der Lesezähler an das FIFO-Register Adressen liefert, aus welchen abgehende Daten (DATAout) ausgelesen werden sollen, wobei der Lesezähler einen Eingang aufweist, der an einen Lesetakt (RCL) angeschlossen ist, und so arbeitet, daß er Leseadressen in Vorwärtsrichtung entsprechend dem Lesetakt zählt;

dadurch gekennzeichnet, daß das Telekommunikationssystem weiterhin aufweist:

- einen Mittelwertzähler, der einen ersten Eingang aufweist, der an einen Hochfrequenztakt (HCL) angeschlossen ist, der bei einer Frequenz arbeitet, die n-Mal höher ist als die Nominalfrequenz ((fclw)nom) des Schreibtaktes, wobei der Mittelwertzähler eine neue Mittelwertadresse nach einer Anzahl n an Vorwärtszählungen erzeugt, und der Mittelwertzähler einen Ausgang aufweist, durch welchen die erzeugten Mittelwertadressen geliefert werden;

- einen ersten Phasendetektor (33), der einen ersten Eingang aufweist, der an den Ausgang des Schreibzählers angeschlossen ist, um erzeugte Schreibadressen festzustellen, und einen zweiten Eingang, der mit dem Ausgang des Mittelwertzählers verbunden ist, um erzeugte Mittelwertadressen festzustellen, sowie einen Ausgang, der an einen zweiten Eingang des Mittelwertzählers angeschlossen ist, um den Mittelwertzähler einzustellen, wobei der Mittelwertzähler schrittweise in Vorwärtsrichtung durch eine Mittelwertadresse eingestellt wird, wenn die Schreibadresse einen vorderen Grenzwert in Bezug auf die Mittelwertadresse annimmt, wogegen der Mittelwertzähler schrittweise in Rückwärtsrichtung durch eine Mittelwertadresse eingestellt wird, wenn die Schreibadresse einen hinteren Grenzwert in Bezug auf die Mittelwertadresse annimmt; und

- einen zweiten Phasendetektor, der einen ersten Eingang aufweist, der an den Lesezählerausgang angeschlossen ist, um erzeugte Leseadressen festzustellen, und einen zweiten Eingang aufweist, der mit dem Ausgang des Mittelwertzählers verbunden ist, um erzeugte Mittelwertadressen festzustellen, und einen Ausgang aufweist, der an einen Rahmengenerator zur Einstellung des Auslesens angeschlossen ist, wobei der zweite Phasendetektor ein Phasenfehlersignal (PE) an den Rahmengenerator liefert, wenn die Leseadresse einen Stopfgrenzwert in Bezug auf die festgestellte Mittelwertadresse annimmt, und wobei der Rahmengenerator das Auslesen für die Dauer eines Lesetaktimpulses nach Empfang des Phasenfehlersignals anhält.

14. Telekommunikationssystem nach Anspruch 13, dadurch gekennzeichnet, daß

- eine Feststellungseinheit (DU) an das ankommende Datensignal (DATAin) zur Feststellung von Justierbits (JUST) angeschlossen ist;

- Feststellungseinheit (DU) an eine Steuereinheit (61) in dem ersten Phasendetektor (33) zum Liefern eines Informationssignals (INF) an die Steuereinheit nach Feststellung eines Justierbits angeschlossen ist;

- die Steuereinheit (61) so arbeitet, daß sie den Zeitraum zwischen dem Schritt bei der Einstellung des Mittelwertzählers auf der Grundlage des Zeitraums zwischen den beiden letzten Informationssignalen (INF) berechnet; und

- eine an die Steuereinheit (61) angeschlossene Zählereinheit (62) so eingestellt ist, daß sie die Steuereinheit (61) so steuert, daß der Mittelwertzähler schrittweise durch die zwischen jeweils zwei Schritten abgelaufene Zeit eingestellt wird, entsprechend Berechnungen, die in der Steuereinheit durchgeführt werden.

verzögert, so daß die Schreibadressen innerhalb zulässiger Grenzen um die Mittelwertadressen herum pendeln. Die erzeugten Mittelwertadressen werden ebenfalls zur Steuerung der Ausleserate verwendet. Die Leseadresse wird in einem zweiten Phasendetektor (40) mit einem "Stopfwert " verglichen, welcher sich auf die erzeugte Mittelwertadresse bezieht, und wenn die Leseadresse den "Stopfwert" erreicht, so zeigt dies an, daß die Pufferausleserate zu hoch ist. Wenn eine übermäßig hohe Ausleserate in dem zweiten Phasendetektor angezeigt wird, wird die Ausleserate heruntergesetzt.