DE69420719T2

DE69420719T2 - Verfahren und vorrichtung zum bestimmen einer stopfentscheidung in einem knoten eines synchronen digitalen nachrichtenübertragungssystems (sdh)

Info

Publication number: DE69420719T2
Application number: DE69420719T
Authority: DE
Inventors: Matti Kaasinen
Original assignee: Nokia Telecommunications Oy
Current assignee: Schofield Technologies LLC
Priority date: 1993-05-18
Filing date: 1994-05-17
Publication date: 2000-04-06
Anticipated expiration: 2014-05-18
Also published as: EP0699363B1; FI94812C; FI932260A0; DE69420719D1; AU6652094A; WO1994027386A1; DK0699363T3; EP0699363A1; NZ265975A; FI94812B; AU675134B2; FI932260A7

Description

Die Erfindung betrifft ein Verfahren zum Bestimmen einer Stopfentscheidung in einem Knoten eines synchronen digitalen Nachrichtenübertragungssystems, wie eines SDH- oder SONET- Systems, bei dem das ankommende und abgehende Signal eine Rahmenstruktur aufweisen, die aus einer vorbestimmten Anzahl an Bytes konstanter Länge gebildet ist und einen Zeiger aufweist, der die Nutzlastphase in der Rahmenstruktur anzeigt. Gemäß dem Verfahren werden Daten in einem Pufferspeicher gespeichert und eine Stopfentscheidung wird im Ansprechen auf die Phasendifferenz zwischen einem Zähler auf der Schreibseite des Pufferspeichers und einem Zähler auf der Leseseite des Pufferspeichers bestimmt. Die Erfindung betrifft auch eine Einrichtung zur Bestimmung einer Stopfentscheidung in einem Knoten eins synchronen digitalen Nachrichtenübertragungssystems. Die Vorrichtung umfasst einen Pufferspeicher zur vorübergehenden Speicherung von Daten, Schreib- und Leseeinrichtungen zum Schreiben von Daten in den Pufferspeicher und zum Lesen von Daten aus dem Pufferspeicher, wobei die Schreib- und Leseeinrichtungen Schreib- und Lesezähler zur Erzeugung von Schreib- und Leseadressen aufweisen, und eine Entscheidungsbestimmungseinrichtung zur Bestimmung einer Stopfentscheidung als Antwort auf die Phasendifferenz zwischen einem Zähler auf der Schreibseite des Pufferspeichers und einem Zähler auf der Leseseite des Pufferspeichers. Ein Stopfvorgang wird zur Anpassung der Rahmenübertragungsrate (Rate des Lesens aus dem Puffer) durchgeführt, damit sie identisch mit der Rahmenempfangsrate (Rate des Schreibens in den Puffer) ist.
Das derzeitige digitale Nachrichtenübertragungsnetzwerk ist plesiochron, d. h. jedes Multiplexsystem auf der Basis 2Mbit/s weist einen dedizierten Takt unabhängig von einem anderen System auf. Es ist daher unmöglich, ein einzelnes 2Mbit/s- Signal in dem Bitstrom eines Systems höherer Ordnung zu lokalisieren. Zur Extraktion des 2Mbit/s-Signals muss das Signal höherer Stufe über jede Zwischenstufe herunter auf die 2Mbit/s-Stufe demultiplext werden. Aus diesem Grund war es insbesondere kostspielig, Verzweigungsverbindungen aufzubauen, die mehrere Multiplexer und Demultiplexer erfordern. Ein weiterer Nachteil des plesiochronen Nachrichtenübertragungsnetzwerks besteht darin, dass Einrichtungen von zwei verschiedenen Herstellern für gewöhnlich nicht kompatibel sind.
Die vorstehend angeführten Nachteile haben unter anderem zur Einführung der neuen synchronen digitalen Hierarchie SDH geführt, die beispielsweise in den CCITT-Empfehlungen G.707 bis G.709 und G.781 bis G.784 spezifiziert sind. Die synchrone digitale Hierarchie beruht auf STM-N-Übertragungsrahmen (synchronen Transportmodulen), die sich auf mehreren Stufen der Hierarchie N (N = 1, 4, 16...) befinden. Vorhandene PCM- Systeme, wie 2-, 8-, und 34-Mbit/s-Systeme werden in einen synchronen 155.520Mbit/s-Rahmen auf der untersten Stufe der SDH-Hierarchie (N = 1) multiplext. Dementsprechend wird dieser Rahmen STM-1-Rahmen genannt. Auf den höheren Hierarchiestufen sind die Bitraten Vielfache der Bitrate der untersten Stufe. Im Prinzip sind alle Knoten des synchronen Übertragungsnetzwerks mit einem Takt synchronisiert. Sollten einige Knoten allerdings die Verbindung mit dem gemeinsamen Takt verlieren, würde dies zu Problemen bezüglich der Verbindungen zwischen den Knoten führen. Auch muß die Phase des Rahmens beim Empfang leicht zu erkennen sein. Daher wurde bei der SDH- Nachrichtenübertragung ein Zeiger eingeführt, der eine die Phase der Nutzlast in dem Rahmen anzeigende Nummer ist, d. h., der Zeiger zeigt das bestimmte Byte in dem STM-Rahmen an, von dem an die Nutzlast beginnt.
Fig. 1 zeigt die Struktur eines STM-N-Rahmens, und Fig. 2 zeigt einen einzelnen STM-1-Rahmen. Der STM-N-Rahmen umfasst eine Matrix aus neun Reihen und N · 270 Spalten, so dass ein Byte am Kreuzungspunkt jeder Reihe und Spalte vorhanden ist. Die Reihen 1 bis 3 und 5 bis 9 der ersten N · 9 Spalten umfassen einen Abschnittsoverhead SOH, und die Reihe 4 umfasst einen AU-Zeiger. Der Rest der Rahmenstruktur ist aus einem Abschnitt mit der Länge von N · 261 Spalten gebildet und enthält den Nutzlastabschnitt des STM-N-Rahmens.
Fig. 2 zeigt einen einzelnen STM-1-Rahmen, bei dem eine Reihe 270 Bytes lang ist, wie es vorstehend beschrieben ist. Der Nutzlastabschnitt umfasst eine oder mehrere Administrationseinheiten AU. Bei dem in der Figur gezeigten Beispiel besteht der Nutzlastabschnitt aus einer Administrationseinheit AU-4, in die ein virtueller Container VC-4 eingefügt ist. (Alternativ dazu kann der STM-1-Übertragungsrahmen drei Administrationseinheiten AU-3 enthalten, die jeweils einen entsprechenden virtuellen Container VC-3 enthalten). Der VC-4 wiederum besteht aus einem Pfadoverhead POH, der sich am Beginn jeder Reihe befindet und eine Länge von einem Byte (neun Bytes insgesamt) hat, und einem Nutzlastabschnitt, in dem sich Rahmen niedrigerer Stufen befinden, die auch Bytes umfassen, die die Durchführung eines Schnittstellenstopfvorgangs in Verbindung mit einer Abbildung ermöglichen, wenn die Rate des abzubildenden Informationssignals von ihrem Nominalwert bis zu einem gewissen Ausmaß abweicht.
Jedes Byte in der Administrationseinheit AU-4 hat seine eigene Ortsnummer. Der vorstehend angeführte AU-Zeiger enthält den Ort des ersten Bytes des virtuellen Containers VC-4 in der AU-4. Die Zeiger ermöglichen die Durchführung positiver oder negativer Zeigerstopfvorgänge an unterschiedlichen Punkten in dem SDH-Netz. Wird ein virtueller Container mit einer bestimmten Taktfrequenz an einem Netzwerkknoten verwendet, der bei einer Taktfrequenz arbeitet, die niedriger als die vorstehend angeführte Taktfrequenz des virtuellen Containers ist, füllt sich der Datenpuffer. Dies ruft einen negativen Stopfvorgang auf: ein Byte wird von dem empfangenen VC (3 Bytes, wenn der Container ein VC-4 ist) zu dem Abschnittsoverhead des zu übertragenden Rahmens übertragen, und der Zeigerwert wird dementsprechend um eins verringert. Ist die Rate des empfangenen VC niedriger als die Taktrate des Knotens, tendiert der Datenpuffer dazu, leer zu werden. Dies ruft einen positiven Stopfvorgang auf: ein Stopfbyte wird zu dem zu übertragenden VC hinzugefügt (drei Bytes, wenn der Container ein VC-4 ist), und der Zeigerwert wird um eins erhöht.
Fig. 3 zeigt, wie ein STM-N-Rahmen aus vorhandenen Bitströmen gebildet werden kann. Auf der ersten Stufe werden diese Bitströme (1,5; 2; 6; 8; 34; 45 oder 140 Mbit/s, die rechts in der Figur gezeigt sind), in durch das CCITT spezifizierte Container C gepackt. Auf der zweiten Stufe werden Steuerdaten enthaltende Overheadbytes in die Container eingefügt, wodurch der vorstehend beschriebene virtuelle Container VC-11, VC-12, VC-2, VC-3 oder VC-4 erhalten wird (der erste Index in den Abkürzungen stellt die Hierarchiestufe dar, der zweite die Bitrate). Dieser virtuelle Container bleibt intakt, während er das synchrone Netzwerk bis zu seinem Zustellpunkt durchläuft. Die virtuellen Container werden des weiteren (in Abhängigkeit von der Hierarchiestufe) entweder in sogenannte Untereinheiten TU oder in die vorstehend angeführten Administrationseinheiten AU (AU-3 und AU-4) umgebildet, indem sie mit Zeigern versehen werden. Eine Administrationseinheit AU kann direkt in einen STM-1-Rahmen abgebildet werden, während die Untereinheiten TU über Untereinheitsgruppen TUG und VC-3- und VC-4-Einheiten zur Ausbildung von Administrationseinheiten AU zusammengefügt werden müssen, die dann in den STM-1- Rahmen abgebildet werden können. In Fig. 3 wird die Abbildung durch eine dünne durchgezogene Linie angezeigt, die Ausrich tung durch eine gestrichelte Linie und das Multiplexen durch eine dickere durchgezogene Linie.
Wie es aus Fig. 3 ersichtlich ist, kann der STM-1-Rahmen auf vielerlei verschiedene Arten zusammengesetzt werden, und die Inhalte beispielsweise des virtuellen Containers der höchsten Stufe VC-4 kann sich in Abhängigkeit von der Stufe ändern, wo und wie die Zusammensetzung begonnen hat. Das STM-1-Signal kann somit beispielsweise drei Untereinheiten TU-3 oder 21 Untereinheiten TU-2 oder 63 Untereinheiten TU-12 oder eine Kombination einiger dieser Einheiten enthalten. Da die Einheit der höheren Stufe mehrere Einheiten niedrigerer Stufe enthält, beispielsweise enthält die VC-4-Einheit Untereinheiten TU-12 (es gibt 63 derartige Einheiten in einer einzelnen VC-4-Einheit, siehe Fig. 3), werden die Einheiten niedrigerer Stufe in den Rahmen höherer Stufe durch Verschachtelung derart abgebildet, dass von jeder Einheit niedrigerer Stufe zuerst aufeinanderfolgend die ersten Bytes, dann die zweiten Bytes, usw. genommen werden. Das Beispiel in Fig. 2 zeigt, dass die VC-4-Einheit zuerst aufeinanderfolgend die ersten Bytes aller 63 Untereinheiten TU-12, dann die zweiten Bytes aller 63 Untereinheiten TU-12, usw. enthält.
Da die vorstehend beschriebenen SDH-Rahmenstrukturen nicht in den Schutzbereich der tatsächlichen erfinderischen Idee fallen, und auch die Zusammensetzung derartiger Rahmenstrukturen nicht, ist dies hierin nicht näher beschrieben. Die SDH- Rahmenstrukturen und die Zusammensetzung derartiger Strukturen wurden beispielsweise in den Verweisen [1] und [2] beschrieben, auf die für eine nähere Beschreibung Bezug genommen wird (die Verweise sind am Ende der Beschreibung aufgelistet).
An einem Knoten eines synchronen digitalen Nachrichtenübertragungssystems müssen Stopfentscheidungen (und somit auch Stopfvorgänge) manchmal in kurzen Intervallen und manchmal überhaupt nicht bestimmt werden, obwohl die Differenz der Frequenz zwischen dem ankommenden und abgehenden Signal (Rahmen) gleichbleibt. Dies liegt daran, dass die Overheadbytes des STM-1-Rahmens alle aufeinanderfolgend in einer Reihe in dem Rahmen (siehe Fig. 1) vorhanden sind. Dies fügt den (Phasen-)Jitter des Systems hinzu.
Der Erfindung liegt die Aufgabe zugrunde, das vorstehend angeführte Problem zu lösen und ein Verfahren und eine Vorrichtung zur merklichen Verringerung des durch Overheadbytes verursachten (Phasen-)Jitters auszugestalten. Dies wird durch das erfindungsgemäße Verfahren und die erfindungsgemäße Vorrichtung gelöst. Das erfindungsgemäße Verfahren ist durch die Verwendung eines separaten Steuerzählers auf der Schreibseite, der sich während jedes Taktzyklus primär schrittweise ändern kann, in dem Daten in den Speicher geschrieben werden, und eines separaten Steuerzählers auf der Leseseite, der sich während jedes Taktzyklus primär schrittweise ändern kann, in dem Daten aus dem Pufferspeicher gelesen werden, als Zähler und durch das Anhalten jedes Steuerzählers mehrere verschiedene Male in einer einzelnen Reihe des Rahmens derart, dass er für die Dauer von N Bytes insgesamt angehalten wird, charakterisiert, wobei die N Bytes der Anzahl an Overheadbytes in einer einzelnen Reihe des Rahmens entsprechen. Die erfindungsgemäße Vorrichtung ist durch das Umfassen eines separaten Steuerzählers auf der Schreibseite, der sich während jedes Taktzyklus primär schrittweise ändern kann, in dem Daten in den Speicher geschrieben werden, und eines separaten Steuerzählers auf der Leseseite, der sich während jedes Taktzylus primär schrittweise ändern kann, in dem Daten aus dem Pufferspeicher gelesen werden, und einer mit den Steuerzählern verbundenen Steuereinrichtung zum Anhalten der Zähler mehrere Male in jeder Reihe des Rahmens derart, dass sie für die Dauer von N Bytes insgesamt angehalten werden, charakterisiert, wobei die N Bytes der Anzahl an Overheadbytes in einer einzelnen Reihe des Rahmens entsprechen, wobei die Ausgänge der Steuerzähler mit eine Einrichtung verbunden sind, die die Phasendifferenz der Steuerzähler festlegt und auf die die Entscheidungsbestimmungseinrichtung zur Bestimmung einer Stopfentscheidung beruhend auf der Phasendifferenz der Steuerzähler anspricht.
Die Grundidee der Erfindung besteht in der Umsetzung der Folge bzw. Sequenz der Länge einer Reihe der Rahmenstruktur bezüglich des Stopfvorgangs in eine Vielzahl von Sequenzen, wodurch die Stopfvorgänge bezüglich der Zeit gleichmäßiger auftreten.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Fig. 4 und 5 näher beschrieben. Es zeigen:
Fig. 1 die grundlegende Struktur eines STM-N-Rahmens,
Fig. 2 die Struktur des einzelnen STM-1-Rahmens,
Fig. 3, wie ein STM-N-Rahmen aus vorhandenen PCM-Systemen gebildet werden kann,
Fig. 4 Schwankungen der Füllrate eines elastischen Pufferspeichers, der an einem Knoten eines synchronen digitalen Nachrichtenübertragungssystems verwendet wird, und
Fig. 5 ein Blockschaltbild von Abschnitten eines Knotens in einem synchronen digitalen Nachrichtenübertragungssystem, bei dem eine erfindungsgemäße Lösung zur Bestimmung einer Stopfentscheidung verwendet wird.
Durch das Treffen der folgenden zwei Annahmen bezüglich des Betriebs des elastischen bzw. dehnbaren Pufferspeichers, der an einem Knoten des Systems verwendet wird, d. h., dass
(a) durch Stopfvorgänge die Rate, mit der der VC-4-Rahmen aus dem Puffer gelesen wird, gleich der Rate gehalten wird, mit der der Rahmen in den Speicher geschrieben wird, und
(b) der STM-1-Rahmen mit einer konstanten Rate empfangen und einer unterschiedlichen konstanten Rate gesendet wird,
kann gezeigt werden, dass die maximale und minimale Füllrate des VC-4-Pufferspeichers sich bezüglich einer einzelnen Reihe des STM-I-Rahmens auf die in Fig. 4 gezeigte Art und Weise verändert. Die obere durch eine kontinuierliche Linie gezeichnete Kurve in der Figur veranschaulicht die maximale Füllrate, und die untere durch eine gestrichelte Linie gezeichnete Kurve veranschaulicht die minimale Füllrate. Der steile Kurvenabschnitt A entspricht dem Zeitabschnitt, in dem die Abschnittsoverheads SOH des ankommenden und abgehenden Rahmens übereinstimmen. Die Füllrate befindet sich an ihrem Minimum zu Beginn des Abschnittoverheads und an ihrem Maximum am Ende des Abschnittoverheads, oder umgekehrt. Die flachen Kurvenabschnitte B entsprechen dem Zeitabschnitt, in dem die Abschnittoverheads SOH des ankommenden und abgehenden Rahmens überhaupt nicht übereinstimmen. Die Differenz FD der minimalen und maximalen Amplitude in dem Bereich, wo die Abschnitte B einer über dem anderen sind (kein Abschnittoverhead SOH in keinem der Rahmen), entspricht der Länge des Abschnittoverheads (9 Bytes).
In Fig. 4 entspricht der Zeitabschnitt TP der Periode, während der der ankommende und abgehende Rahmen aneinander vorübergleiten (die Anzahl ankommender Rahmen überschreitet die Anzahl abgehender Rahmen um eins, oder umgekehrt).
Auf der Grundlage von Fig. 1 können die Gleichungen 1 und 2 erhalten werden.
(2) k&sub1;/k&sub2; = Δx&sub2;/Δx&sub1;
Unter Verwendung der vorstehend beschriebenen Annahmen kann Gleichung (3) erhalten werden (nicht gezeigt)
wobei C die Länge der Sequenz [Bytes], S das Verhältnis des Abschnittoverheads zu der Sequenz C [Bytes], V das Verhältnis des virtuellen Containers VC-4 zu der Sequenz C [Bytes], T die Länge eines Taktzyklus und Δt die Differenz zwischen dem Taktzyklus des Schreibtakts zum Schreiben in den Pufferspeicher und dem des Lesetakts zum Lesen aus dem Pufferspeicher ist.
Die Länge Tp der Länge der "Gleitperiode" kann durch die Gleichungen (4) und (5) wie folgt bestimmt werden.
(4) Tp = n · C · (T + Δt) = (n + 1) · C · T
Aus den Gleichungen (2), (3), (4) und (5) kann Gleichung (6) für die maximale Amplitude Δy der Füllrate des Pufferspeichers hergeleitet werden.
Erfindungsgemäß werden die Stopfentscheidungen unabhängig erzeugt, d. h. unabhängig von der Steuerung der Füllrate des Pufferspeichers durch tatsächliche Lese- und Schreibzähler und durch einen Summierer zur Messung ihrer Phasendifferenz. Dadurch kann die Wirkung des Abschnittoverheads auf die Steuerung der Füllrate des Pufferspeichers und dadurch auf das Auftreten (die Bündelung) der Stopfentscheidungen bezüglich der Zeit erheblich verringert werden. Das gleichmäßigere Auftreten von Stopfvorgängen bezüglich der Zeit verringert den Jitter des Systems.
Diese Vorteile werden durch das Ausbreiten der Wirkung der neun SOH-Bytes in jeder Reihe des STM-1-Rahmens gleichmäßig über die gesamte Reihe erreicht, anstatt ihre Wirkung immer als einzelne Häufung zu Beginn jeder Reihe des Rahmens (siehe Fig. 1) zu zeigen. Erfindungsgemäß wird eine Sequenz mit der Länge von neun SOH-Bytes und 261 VC-4-Bytes (bezüglich des Stopfvorgangs) in neun unterschiedliche Sequenzen umgewandelt, von denen jede ein SOH-Byte und 29 VC-4-Bytes hat. Ist der Abschnittoverhead bezüglich des Stopfvorgangs fixiert (C = 270) oder ausgebreitet (C = 30), werden die folgenden maximalen Amplituden Δy durch die Formel (6) erhalten:
Fig. 5 zeigt ein Blockschaltbild von Abschnitten eines Knotens in einem synchronen digitalen Nachrichtenübertragungssystem, bei dem ein erfindungsgemäßes Verfahren zur Bestimmung von Stopfentscheidungen angewendet wird. Ein STM-1-Signal wird von einer Leitung L1 einer Rahmenlogikschaltung 21 am Eingang des Knotens zugeführt. In dieser Schaltung 21 ist die Rahmenstruktur zergliedert, und beispielsweise werden Overheadbytes daraus extrahiert. Der Kern der Vorrichtung wird von einem elastischen bzw. dehnbaren Pufferspeicher 22 gebildet, in den alle anderen Bytes des STM-1-Rahmens außer den Bytes des Abschnittoverheads SOH geschrieben werden. Der Pufferspeicher 22 ist mit einem Schreibzähler 23 zur Steuerung des Schreibens in den Pufferspeicher durch Zuführen von Schreibadressen an den Eingang WA (Schreibadresse, "Write Address") des Pufferspeichers und mit einem Lesezähler 24 zur Steuerung des Lesens aus dem Pufferspeicher durch Zuführen von Leseadressen an den Eingang RA (Leseadresse, "Read Address") des Lesezählers verbunden. Die Rahmenlogikschaltung 21 führt dem Schreibzähler und dem elastischen Puffer 22 ein Signal WR zu, das das Aufstufen eines Schreibzählers 23 und das Schreiben in den Speicher ermöglicht.
An der Ausgangsseite des Knotens befindet sich eine zweite Rahmenlogikschaltung 45, die das Zusammensetzen des abgehenden STM-1-Rahmens am Datenausgang D des elastischen Puffers steuert. Die Rahmenlogikschaltung 45 führt dem Lesezähler 24 ein Signal RD zu, das ein Aufstufen des Zählers und ein Lesen ermöglicht.
Die Ausgänge des Schreib- und Lesezählers sind nicht nur mit dem elastischen Pufferspeicher sondern auch mit einem Summierer 25 verbunden, der die Differenz zwischen dem Lesen des Schreibzählers und dem des Lesezählers, d. h. die Phasendifferenz, zählt, die die Füllrate des elastischen Pufferspeichers zu einem gegebenen Zeitpunkt anzeigt. Der Schreibzähler schreitet synchron mit dem Taktsignal CLK1 der Eingangsseite hoch, und der Lesezähler schreitet synchron mit dem Taktsignal CLK2 der Ausgangsseite hoch. (Taktsignale werden den Takteingängen C, C1 oder C2 der verschiedenen Blöcke gemäß der Figur zugeführt.)
Das Zerlegen und Zusammensetzen des STM-1-Rahmens, das Schreiben in den Pufferspeicher und Lesen aus dem Pufferspeicher werden auf bekannte Art und Weise durchgeführt, und somit wird dies hierin nicht näher beschrieben.
Erfindungsgemäß sind zu dem Knoten ein Zähler 41 zur Steuerung der Schreibseite, ein Zähler 42 zur Steuerung der Leseseite und ein zweiter Summierer 43 hinzugefügt, mit dem die Ausgänge der Zähler 41 und 42 verbunden sind. Der Knoten umfasst auch eine separate Steuerlogikschaltung 44, die die Steuerzähler 41 und 42 steuert und bei Bedarf Stopfanforderungen zu der Rahmenlogikschaltung 45 sendet, die die Bildung des abgehenden Rahmens steuert. Insbesondere werden die Anforderungen zu dem (nicht gezeigten) Zeigererzeuger der Rahmenlogikschaltung gesendet, der einen positiven oder negativen Stopfvorgang auf bekannte Art und Weise durchführt. Die Rahmenlogikschaltungen 21 und 45 zeigen die durchgeführten positiven Stopfvorgänge PJ und negativen Stopfvorgänge NJ der Steuerlogikschaltung 44 an dem Byte an, wo der Stopfvorgang durchgeführt wird. Außerdem zeigen die Rahmenlogikschaltungen jeden 30. Taktzyklus jeder Reihe des Rahmens der Steuerlogikschaltung an, beispielsweise die den Bytes 29, 59, 89, 119, 149, 179, 209, 239 und 269 (siehe Fig. 5) in jeder Reihe des Rahmens entsprechenden Taktzyklen an. (Diese Punkte werden durch das Heranziehen jedes 30. Lesens des Spaltenzählers erhalten.) Prinzipiell können diese Punkte überall in einer Reihe des Rahmens lokalisiert sein, solange sie keine Stopfpunkte sind, und solange ihr Ort in jeder Reihe des Rahmens der gleiche ist. Die Steuerlogikschaltung 44 ermöglicht es den Steuerzählern 41 und 42 der Schreib- und Leseseite, in jedem (Schreib- und Lese-)Taktzyklus hochzuschreiten, abgesehen von dem 30. Taktzyklus, der durch die Rahmenlogikschaltungen 21 und 45 angezeigt wird. Somit weist jede Reihe des STM-1- Rahmens neun Bytes auf, in denen die Zähler 41 und 42 nicht hochschreiten, und bei diesem vorteilhaften Ausführungsbeispiel werden diese Punkte in gleichmäßige Intervalle über die gesamte Länge der Reihe eingeteilt. Die Steuerzähler zeigen somit die Datenübertragungsrate auf beiden Seiten an, d. h., sie zeigen an, wieviele Daten in den Puffer geschrieben wurden und wieviele Daten daraus gelesen wurden.
Der Summierer 25 überträgt die Informationen der Steuerlogikschaltung 44 über die erlaubbaren minimalen und maximalen Füllraten. Wenn die durch den Summierer 43 der Steuerlogikschaltung angezeigte Phasendifferenz zu stark wächst, sendet die Steuerlogikschaltung eine Stopfanforderung über den Ausgang J zu der Rahmenlogikschaltung 45. Die Rahmenlogikschaltung führt einen Stopfvorgang auf bekannte Art und Weise aus, d. h. durch Auffüllen der H3-Bytes des Zeigers mit Nutzlastinformationen und durch entsprechende Verringerung des Zeigerwerts um eins (negativer Stopfvorgang), oder durch Auffüllen dreier Bytes, die den H3-Bytes folgen, mit unerheblichen Informationen (Stopfen) und durch entsprechende Erhöhung des Zeigerwerts um eins (positiver Stopfvorgang). Die Steuerlogikschaltung (die Informationen über die durchgeführten Stopfvorgänge auf die vorstehend beschriebene Art und Weise empfängt) berücksichtigt die Stopfvorgänge, indem sie dem Zähler (41 oder 42), der die Seite steuert, an der der Stopfvorgang durchgeführt wird (er kann an jeder Seite durchgeführt werden), ermöglicht, mittels Doppelschritten während der H3-Bytes (negativer Stopfvorgang) voranzuschreiten, oder indem der Zähler, der die Seite steuert, wo der Stopfvorgang durchgeführt wird, am Voranschreiten während der drei den H3- Bytes folgenden Bytes (positiver Stopfvorgang) gehindert wird.
Wenn die Vorrichtung eingeschaltet wird, wird die Anfangszentrierung üblicherweise zur Erzeugung einer Situation gemäß Fig. 4 durchgeführt. Die Zentrierung wird durchgeführt, wenn die Füllrate des elastischen Pufferspeichers das erlaubte Maximum überschreitet oder unter das erlaubte Minimum fällt. Wird ein derartiger Minimum- oder Maximumalarm von dem Pufferspeicher empfangen, stoppt die Steuerlogikschaltung den Steuerzähler 42 der Leseseite oder veranlasst ihn zum Hochschreiten mit doppelten Schritten, bis die Phasendifferenz zwischen den Steuerzählern die Grenze (die obere oder untere Grenze) erreicht, bei der der entsprechende Stopfvorgang (positiv oder negativ) den Pufferspeicheralarm beseitigt.
Obwohl die Erfindung unter Bezugnahme auf die Beispiele gemäß der beiliegenden Zeichnung beschrieben wurde, ist selbstverständlich, dass die Erfindung nicht darauf beschränkt ist, sondern innerhalb des Schutzbereichs der beigefügten Patentansprüche modifiziert werden kann. Obwohl vorstehend ein Ausführungsbeispiel beschrieben wurde, bei dem sowohl das ankommende als auch das abgehende Signal ein STM-1-Signal ist, können die Signale somit auch Signale anderer Stufen sein, wobei sich die Anzahl der Zeiten, zu denen die Steuerzähler gestoppt werden, dementsprechend ändern, beispielsweise werden die Steuerzähler während einer einzelnen Reihe eines STM- 4-Rahmens für die Dauer von 36 Bytes insgesamt angehalten. Prinzipiell müssen die Steuerzähler nicht unbedingt zu gänzlich gleichmäßigen Intervallen angehalten werden, und auch nicht für die Dauer jeweils eines einzelnen Bytes, allerdings kann durch das vorstehend beschriebene Ausführungsbeispiel (Anhalten zu gleichmäßigen Intervallen) das beste Endergebnis (kleinster Jitter) erhalten werden.

Verweise:

[1] CCITT Blue Book, Recommendation G.709: "Synchronous Multiplexing Structure", May 1990
[2] SDH - Ny digital hierarki, TELE 2/90

Claims

1. Verfahren zur Durchführung eines Stopfvorgangs an einem Knoten eines synchronen digitalen Nachrichtenübertragungssystems wie eines SDH- oder SONET-Systems, bei dem das ankommende und abgehende Signal eine Rahmenstruktur aufweisen, die aus einer vorbestimmten Anzahl an Bytes konstanter Länge gebildet ist und einen Zeiger aufweist, der die Nutzlastphase in der Rahmenstruktur anzeigt, mit den Schritten

vorübergehendes Speichern von Daten in einem Pufferspeicher (22) durch Schreiben von Daten in den Speicher und nachfolgendes Lesen der Daten aus dem Speicher, wobei das Schreiben durch einen Schreibadressen zuführenden Schreibzähler (23) gesteuert wird und das Lesen durch einen Leseadressen zuführenden Lesezähler (24) gesteuert wird,

Bestimmen einer Stopfentscheidung als Antwort auf die Phasendifferenz zwischen einem Zähler auf der Schreibseite des Pufferzählers und einem Zähler auf der Leseseite des Pufferspeichers und

Durchführen eines Stopfvorgangs als Antwort auf die Entscheidung,

dadurch gekennzeichnet, daß

als die Zähler

auf der Schreibseite ein separater Steuerzähler (41), der sich während jedes Taktzyklus primär schrittweise ändern kann, in dem Daten in den Speicher geschrieben werden, und

auf der Leseseite ein separater Steuerzähler (42) verwendet werden, der sich während jedes Taktzyklus primär schrittweise ändern kann, in dem Daten aus dem Pufferspeicher gelesen werden, und

jeder Steuerzähler (41, 42) mehrere verschiedene Male in einer einzelnen Reihe des Rahmens derart angehalten wird, daß er für die Dauer von N Bytes insgesamt angehalten wird, wobei die N Bytes der Anzahl an Overhead-Bytes in einer einzelnen Reihe des Rahmens entsprechen.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerzähler (41, 42) in einer einzelnen Reihe des Rahmens im wesentlichen zu gleichen Zeitintervallen bei N Bytes insgesamt angehalten werden.

3. Vorrichtung zur Durchführung eines Stopfvorgangs an einem Knoten eines synchronen digitalen Nachrichtenübertragungssystems wie eines SDH- oder SONET-Systems, bei dem die ankommenden und abgehenden Signale eine Rahmenstruktur aufweisen, die aus einer vorbestimmten Anzahl an Bytes konstanter Länge gebildet ist und einen Zeiger aufweist, der die Nutzlastphase in der Rahmenstruktur anzeigt, mit

einem Pufferspeicher (22) zur vorübergehenden Speicherung von Daten,

Schreib- und Leseeinrichtungen (21, 23; 45, 24) zum Schreiben von Daten in den Pufferspeicher (22) und zum Lesen von Daten aus dem Pufferspeicher (22), wobei die Schreib- und Leseeinrichtungen Schreib- und Lesezähler (23, 24) zur Erzeugung von Schreib- und Leseadressen aufweisen,

einer Entscheidungsbestimmungseinrichtung (44) zur Bestimmung einer Stopfentscheidung als Antwort auf die Phasendifferenz zwischen einem Zähler auf der Schreibseite des Pufferspeichers und einem Zähler auf der Leseseite des Pufferspeichers und

einer Einrichtung (45) zur Durchführung eines Stopfvorgangs, wobei die Einrichtung auf die Entscheidungsbestimmungseinrichtung anspricht,

gekennzeichnet durch

einen separaten Steuerzähler (41) auf der Schreibseite, der sich während jedes Taktzyklus primär schrittweise ändern kann, in dem Daten in den Speicher geschrieben werden,

einen separaten Steuerzähler (42) auf der Leseseite, der sich während jedes Taktzyklus primär schrittweise ändern kann, in dem Daten aus dem Pufferspeicher gelesen werden, und

eine mit den Steuerzählern verbundene Steuereinrichtung (21, 45, 44) zum Anhalten der Zähler mehrere Male in jeder Reihe des Rahmens derart, daß sie für die Dauer von N Bytes insgesamt angehalten werden, wobei die N Bytes der Anzahl an Overhead-Bytes in einer einzelnen Reihe des Rahmens entsprechen,

wobei die Ausgänge der Steuerzähler (41, 42) mit einer Einrichtung (43) verbunden sind, die die Phasendifferenz der Steuerzähler festlegt und auf die die Entscheidungsbestimmungseinrichtung (44) zur Bestimmung einer Stopfentscheidung beruhend auf der Phasendifferenz der Steuerzähler anspricht.