DE3888549T2

DE3888549T2 - Digitaler Signalverteiler.

Info

Publication number: DE3888549T2
Application number: DE3888549T
Authority: DE
Inventors: Michael David May; Brian Jeremy Parsons; Roger Mark Shepherd; Graham Stewart
Original assignee: Inmos Ltd
Current assignee: STMicroelectronics Ltd Great Britain
Priority date: 1987-01-19
Filing date: 1988-01-13
Publication date: 1994-08-11
Anticipated expiration: 2008-01-14
Also published as: GB8701009D0; DE3888549D1; EP0276076A2; JP3150677B2; EP0276076B1; JPS63193741A; US4885740A; EP0276076A3

Description

Die Erfindung bezieht sich auf einen Digitalsignalschalter und insbesondere auf ein Signalschalter zum Herstellen einer Mehrzahl von wählbaren Verbindungen zwischen Einrichtungen, die miteinander in einem verschalteten Netzwerk kommunizieren können.
Sie ist insbesondere, aber nicht ausschließlich, bei Netzwerken zur Nachrichtenverbindung zwischen Mikrocomputern oder von Mikrocomputern mit anderen Geräten anwendbar. Sie ist insbesondere bei der Kommunikation zwischen Gerätepaaren einsetzbar, die Datenpakete, die aus einem seriellen Bitpaket eines ersten Formats bestehen, entlang einer unidirektionalen Kommunikationsleitung zwischen den beiden Geräten und durch ein serielles Bitpaket eines zweiten Formats gebildete Bestätigungspakete übertragen, die zwischen den beiden Geräten über eine weitere unidirektionale Kommunikationsleitung übertragen werden. Solche Kommunikationssysteme sind in den Veröffentlichungsnummern 0 111 399 und 0 141 659 unserer europäischen Patentanmeldungen Nr. 83 307 075.8 und 84 307 582.1 beschrieben. Bei diesen Kommunikationssystemen ist jedes Paar von kommunizierenden Geräten durch zwei getrennte unidirektionale Kommunikationsleitungen gekoppelt. Ein Gerät, das Daten an das andere abgeben möchte, sendet ein Datenpaket entlang einer Kommunikationsleitung, wobei das Datenpaket eine feste serielle Bitlänge besitzt, die mit einem Startbit beginnt und ein für ein Datenpaket charakteristisches festes Format hat. Wenn dieses Datenpaket durch eine Eingabeeinrichtung empfangen wird, bewirkt das eingebende Gerät die Übertragung eines Bestätigungspakets entlang der anderen aus dem Paar von Kommunikationsleitungen zwischen den Geräten. Das Bestätigungspaket besitzt ebenfalls eine feste serielle Bitlänge, die mit einem Startbit beginnt und ein für ein Bestätigungspaket charakteristisches zweites Format hat. Jedem Datenpaket muß ein Bestätigungspaket nachfolgen, bevor ein weiteres Datenpaket abgegeben werden kann.
Die vorstehend angegebenen veröffentlichten Beschreibungen veranschaulichen Netzwerke von miteinander verbundenen Mikrocomputern und anderen Geräten, bei denen das Netzwerk ein Format hat, das durch die Paare von kommunizierenden Leitungen zwischen den Geräten in dem Netzwerk bestimmt ist.
Es ist eine Aufgabe der vorliegenden Erfindung, einen Digitalsignalschalter zu schaffen, der zur Herstellung einer Vielzahl von wählbaren Verbindungen zwischen Geräten, die miteinander über serielle Bitpakete zweier Arten kommunizieren, eingesetzt werden kann. Aufgrund des Einsatzes eines solchen Digitalsignalschalters ist es möglich, unterschiedliche Gestaltungen der Verbindungen zwischen den Geräten in dem Netzwerk zu schaffen.
Die Netzwerksstruktur kann in dieser Weise so gestaltet werden, daß sie eine bestimmte Aufgabenstellung ausführt. Der Schalter kann zum Aufbau von umgestaltbaren Netzwerken beliebiger Größe eingesetzt werden. Bei einem bevorzugten Ausführungsbeispiel kann der Schalter mit einer Kommunikationsschnittstelle der in der veröffentlichten europäischen Beschreibung 0 141 659 offenbarten Art versehen werden, so daß die Konfiguration des Schalters mit Hilfe eines Mikrocomputers oder einer anderen mit der Schnittstelle verbundenen Einrichtung programmiert werden kann.
In der EP-A-0 073 920 ist ein Schaltnetzwerk zum Herstellen einer Mehrzahl von wählbaren Verbindungen zwischen miteinander kommunizierenden Geräten gezeigt, wobei das Schaltnetzwerk eine Mehrzahl von Eingängen und Ausgängen besitzt.
Die vorliegende Erfindung schafft einen Digitalsignalschalter zur Herstellung einer Mehrzahl von wählbaren Zwischenverbindungen, wobei der Schalter eine Mehrzahl von Eingängen, eine Mehrzahl von Ausgängen und eine Verbindungsschaltung zum selektiven Verbinden der Eingänge mit den Ausgängen aufweist, dadurch gekennzeichnet, daß die Verbindungsschaltung zur Ermöglichung einer Kommunikation zwischen Einrichtungen mittels serieller Bitpakete zweier Arten, von denen eine erste Art ein Datenpaket eines ersten, mit einem Startbit beginnenden Formats und eine zweite Art ein Bestätigungspaket eines zweiten, mit einem Startbit beginnenden Formats ist, aufweist:
(a) einen Startbitdetektor zum Erfassen eines Startbits eines seriellen, an den Schalter eingangsseitig angelegten Bitpakets,
(b) eine Zeitsteuersignale bereitstellende Taktschaltung,
(c) einen Puffer zum Halten einer Mehrzahl von Bits,
(d) eine Eingangssteuerschaltung, die mit dem Puffer zum fortschreitenden Einspeichern einer Aufeinanderfolge von Bits, die einem seriellen, an den Schalter eingangsseitig angelegten Bitpaket entsprechen, in den Puffer gekoppelt ist, und
(e) eine Ausgabesteuerschaltung, die mit dem Puffer zum Regenerieren einer Folge von Bits zur Bildung eines Ausgangssignals des Puffers, das der in den Puffer eingespeicherten Folge von Bits entspricht, gekoppelt ist, wobei die Ausgabesteuerschaltung unter der Steuerung durch die Taktschaltung derart betreibbar ist, daß Bits fortschreitend aus dem Puffer abgegeben werden, wenn die Eingabesteuerschaltung fortschreitend Bits in den Puffer einlädt.
Vorzugsweise besitzt die Puffereinrichtung eine Bitkapazität, die zum Speichern zumindest eines Bitpakets der ersten Art ausreichend ist, wodurch kleine, zwischen den Eingangsbitpaketen und den Ausgangsbitpaketen vorhandene Unterschiede in der Bitfrequenz ohne Datenverlust im Schalter ausgeglichen werden können. Bei einem Beispiel besitzt die Puffereinrichtung eine Bitkapazität von zumindest 10 Bits.
Vorzugsweise enthält die Verbindungseinrichtung weiterhin eine Mehrzahl von Signalpfaden zwischen der Mehrzahl von Eingängen und Ausgängen, wobei jeder Pfad einen Wähler mit einer Zwischenspeichereinrichtung für die Bestimmung, welches Eingangs/Ausgangspaar durch den Wähler zu verbinden ist, besitzt.
Vorzugsweise enthält jeder Signalpfad weiterhin eine Synchronisiereinrichtung zum Abtasten von Eingangssignalen mit einer Frequenz, die höher ist als die Bitfrequenz des Eingangssignals, um eine Vorderflanke eines Startbits eines Pakets zu erfassen und ein synchronisiertes Signal nach einem gesteuerten Zeitintervall ab der Erfassung der Vorderflanke bereitzustellen, um eine wahre bzw. korrekte Anzeige des Bitmusters in einem Eingangspaket unabhängig von irgendwelchen Phasendifferenzen zwischen der Takteinrichtung und der Phase der Eingangspaketsignale bereitzustellen.
Bei einem Ausführungsbeispiel enthält jeder Signalpfad einen ersten FIFO-Puffer (Puffer mit Ausgabe in der Reihenfolge der Eingabe), der eine Eingabezähleinrichtung zum Eintakten von Daten in den Puffer und eine Ausgabezähleinrichtung zum Austakten von Daten aus dem Puffer besitzt. Vorzugsweise ist der Eingabe- bzw. Eingangszähler für den Empfang von Taktsignalen von der Synchronisiereinrichtung ausgelegt.
Vorzugsweise ist eine Kommunikationsschnittstelle zur Aktivierung bzw. Ermöglichung der Kommunikation zwischen dem Schalter und einer Steuereinrichtung wie etwa einem Mikrocomputer vorgesehen, wobei die Kommunikationsschnittstelle mit der Verbindungseinrichtung zur Festlegung einer gewünschten Gestaltung für die Schalterverbindungen verbunden ist. Bei einem Ausführungsbeispiel enthält die Kommunikationsschnittstelle einen Ausgangskanal zum Abgeben von Daten und einen Eingangskanal zum Aufnehmen von Daten, wobei der Ausgangskanal (a) einen Ausgangsanschluß für die Verbindung mit einer externen unidirektionalen Kommunikationsleitung (Einweg-Kommunikationsleitung) für die serielle Übertragung von Datenbits entlang der Leitung und (b) eine Paketgeneratoreinrichtung aufweist, die zur Erzeugung von seriellen Bitpaketen, die Datenpakete eines ersten Formats zum Transportieren von Daten und Bestätigungspakete eines zweiten Formats zur Anzeige des Empfangs eines Datenpakets enthalten, und für deren Zuführung zu dem Ausgangsanschluß ausgelegt ist, wobei der Eingangskanal (c) einen Eingangsanschluß für die Verbindung mit einer externen unidirektionalen bzw. Einweg-Kommunikationsleitung für den seriellen Empfang von Datenbits entlang der Leitung und (d) eine Paketdekodiereinrichtung zum Empfangen von seriellen Bitpaketen vom Eingangsanschluß und zum Erfassen, ob das Paket vom ersten oder vom zweiten Format ist, aufweist; wobei die Schnittstelle eine Steuereinrichtung aufweist, die mit der Paketgeneratoreinrichtung und der Paketdekodiereinrichtung verbunden ist und auf die Abgabe eines Pakets durch den Ausgangskanal oder den Empfang eines Pakets durch den Eingangskanal anspricht, um die Paketgeneratoreinrichtung zur Abgabe eines Bestätigungspakets als Reaktion auf den Empfang des Datenpakets durch den Eingangskanal und nach der Ausgabe eines Datenpakets zur Verhinderung der Abgabe eines weiteren Datenpakets solange, bis der Eingangskanal ein Bestätigungspaket empfangen hat, zu veranlassen.
Die Erfindung schafft auch ein Netzwerk aus miteinander verbundenen digitalen Einrichtungen einschließlich einer Mehrzahl von Mikrocomputern, wobei die Einrichtungen durch zumindest eine Schaltereinrichtung mit einer Mehrzahl von Eingängen, einer Mehrzahl von Ausgängen und einer Verbindungsschaltung zum selektiven Verbinden der Eingänge und der Ausgänge miteinander verbunden sind, dadurch gekennzeichnet, daß die Verbindungsschaltung zur Ermöglichung einer Kommunikation zwischen Einrichtungen durch serielle Bitpakete zweier Arten, von denen eine erste Art ein Datenpaket eines ersten, mit einem Startbit beginnenden Formats und eine zweite Art ein Bestätigungspaket eines zweiten, mit einem Startbit beginnenden Formats ist, aufweist:
(a) einen Startbitdetektor zum Erfassen eines Startbits eines seriellen Bitpakets, das an den Schalter eingangsseitig angelegt ist,
(b) eine Zeitsteuersignale bereitstellende Taktschaltung,
(c) einen Puffer zum Halten bzw. Speichern einer Mehrzahl von Bits,
(d) eine mit dem Puffer gekoppelte Eingabesteuerschaltung zum fortschreitenden Einspeichern einer Folge von einem seriellen, an den Schalter angelegten Bitpaket entsprechenden Bits in den Puffer, und
(e) eine mit dem Puffer gekoppelte Ausgabesteuerschaltung zum Regenerieren einer Folge von Bits zur Bildung eines der Folge von in dem Puffer eingespeicherten Bits entsprechenden Ausgangssignals aus dem Puffer, wobei die Ausgabesteuerschaltung unter der Steuerung durch die Taktschaltung derart betreibbar ist, daß fortschreitend Bits aus dem Puffer abgegeben werden, wenn bzw. während die Eingabesteuerschaltung fortschreitend Bits in den Puffer einspeichert.
Vorzugsweise ist jede Einrichtung mit einer Schalt- bzw. Schaltereinrichtung über eine Kommunikationsschnittstelle verbunden, die einen Ausgangskanal für die Abgabe von Daten und einen Eingangskanal für den Empfang von Daten aufweist, wobei der Ausgangskanal (a) einen Ausgangsanschluß für die Verbindung mit einer externen unidirektionalen Kommunikationsleitung für die serielle Übertragung von Datenbits entlang der Leitung und (b) eine Paketgeneratoreinrichtung enthält, die zum Erzeugen von seriellen, Datenpakete eines ersten Formats für die Übertragung von Daten und Bestätigungspakete eines zweiten Formats zur Anzeige des Empfangs eines Datenpakets enthaltenden Bitpaketen und zur Zuführung der Bitpakete zu dem Ausgangsanschluß ausgelegt ist, wobei der Eingangskanal (c) einen Eingangsanschluß für die Verbindung mit einer externen unidirektionalen Kommunikationsleitung für den seriellen Empfang von Datenbits enlang der Leitung und (d) eine Paketdekodiereinrichtung für den Empfang von seriellen Bitpaketen vom Eingansanschluß und für die Erfassung, ob das Paket vom ersten Format oder vom zweiten Format ist, aufweist, wobei die Schnittstelle eine Steuereinrichtung enthält, die mit der Paketgeneratoreinrichtung und der Paketdekodiereinrichtung verbunden ist und auf die Abgabe eines Pakets durch den Ausgangskanal oder den Empfang eines Pakets durch den Eingangskanal unter Veranlassung der Abgabe eines Bestätigungspakets durch die Paketgeneratoreinrichtung als Reaktion auf den Empfang des Datenpakets durch den Eingangskanal und nach Abgabe eines Datenpakets anspricht, um eine Abgabe eines weiteren Datenpakets zu verhindern, bis der Eingangskanal ein Bestätigungspaket empfangen hat.
Vorzugsweise enthält die oder jede Schalteinrichtung (Schaltereinrichtung) eine Puffereinrichtung zum Halten einer Mehrzahl von durch den Schalter empfangenen Signalbits, wobei die Puffereinrichtung eine Bitkapazität besitzt, die zum Halten zumindest eines Bitpakets des ersten Typs bzw. der ersten Art ausreichend ist.
Die Konfiguration des Netzwerks kann durch eine oder mehrere Schalteinrichtungen bestimmt werden, wie vorstehend angegeben.
Die Erfindung enthält eine Mehrzahl von Mikrocomputern in einem Netzwerk, wobei das Verfahren die Schritte aufweist: Verbinden einer Kommunikationsschnittstelle an jeder digitalen Einrichtung mit einem Schalter;
Festlegen eines ausgewählten Musters an Schaltverbindungen zwischen einer Mehrzahl von Eingängen und Ausgängen am Schalter;
gekennzeichnet durch das Empfangen von Nachrichten an einem oder mehreren Eingängen des Schalters, die jeweils ein serielles Bitpaket zweier alternativer Arten enthalten, wobei eine erste Art ein Datenpaket mit einem ersten, mit einem Startbit beginnenden Format ist und eine zweite Art eine Bestätigung mit einem zweiten, mit einem Startbit beginnenden Format ist;
Erfassen eines Startbits eines seriellen Bitpakets, das an den Schalter eingangsseitig angelegt wird;
fortschreitendes Einspeichern einer Folge von Bits, die dem seriellen, an den Schalter angelegten Bitpaket entsprechen, in die Pufferschaltung;
und Bilden eines Ausgangssignals der Pufferschaltung durch Regenerierung einer Folge von Bits, die den in die Pufferschaltung eingespeicherten Bits entsprechen, wobei die Bildung eines Ausgangssignals der Pufferschaltung durch Taktimpulse für die fortschreitende Abgabe von Bits während der Einspeicherung der Folge von Bits in die Pufferschaltung gesteuert wird.
Das Verfahren kann das Abtasten von Eingangssignalen an jedem Eingang einer Schalteinrichtung mit einer Frequenz, die höher ist als die Bitfrequenz des Eingangssignals, um eine Vorderflanke eines Startbits eines Pakets zu erfassen, und das Zuführen eines synchronisierten Signals nach einem gesteuerten Zeitintervall ab der Erfassung der Vorderflanke enthalten, um eine Anzeige des Bitmusters in einem Eingangspaket bereitzustellen.
Das Verfahren kann das Festlegen einer Mehrzahl von Zwischenverbindungen innerhalb der Schalteinrichtung durch Kommunikation von Signalen von einer Kommunikationsschnittstelle an einem Mikrocomputer mit einer verschalteten Kommunikationsschnittstelle an der Schalteinrichtung enthalten.
Ein spezielles Ausführungsbeispiel der Erfindung wird nun als Beispiel unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, bei denen:
Fig. 1 ein Blockschaltbild eines Digitalsignalschalters ist, der durch einen Mikrocomputer gesteuert wird und ausgewählte Verbindungen zwischen Eingangs- und Ausgangsleitungen bei einer Mehrzahl von anderen Mikrocomputern schafft,
Fig. 2 die Zwischenverbindung von vier Paaren von Kommunikationsleitungen unter Einsatz von zwei einfachen Digitalschalteinrichtungen veranschaulicht,
Fig. 3 die Zwischenverbindung zwischen sechs Paaren von Kommunikationsleitungen unter Einsatz von drei einfachen, in einer seriellen Anordnung verschalteten Digitalschalteinrichtungen zeigt,
Fig. 4 in Blockschaltbildform eine in Übereinstimmung mit der Erfindung stehende Digitalsignalschalteinrichtung zeigt,
Fig. 5 weitere Einzelheiten des in Fig. 4 dargestellten Schalters zeigt, und
Figuren 6 und 7 weitere Einzelheiten von Teilen des in Fig. 5 gezeigten Schalters veranschaulichen.
Bei der in Fig. 1 gezeigten Anordnung besitzt ein Digitalsignalschalter 11 eine durch einen Mikrocomputer 12 gesteuerte Konfiguration und stellt eine programmierte Gestaltung von Zwischenverbindungen zwischen dem Mikrocomputer 12 und vier weiteren Mikrocomputern 13, 14, 15 und 16 her. Der Schalter besitzt eine Mehrzahl von Eingängen 17 und eine gleiche Anzahl von Ausgängen 18. Jeder der gezeigten Mikrocomputer ist bei diesem Ausführungsbeispiel von der in unserer vorstehend in Bezug genommenen europäischen Patentschrift 0 111 399 beschriebenen Art. Jeder enthält eine Mehrzahl von seriellen Koppelgliedern 20 für die Ermöglichung einer externen Kommunikation. Jedes serielle Koppelglied besitzt zwei nicht geteilte, unidirektionale (Einrichtungs-) Signalleitungen, von denen eine einen Ausgang 21 und die andere einen Eingang 22 bildet. Jedes serielle Koppelglied 20 ist so angeordnet, daß es mit seriellen Folgen von Datenbits in der Form von Datenpaketen eines ersten Formats und von Bestätigungspaketen eines zweiten Formats kommuniziert. Jedes Paket besitzt eine vorbestimmte Bitlänge und beginnt mit einem Startbit. Wie in Fig. 1 gezeigt ist, ist die Ausgangsleitung jedes Koppelglieds 20 an den Mikrocomputern 13 bis 16 mit einem entsprechenden der Eingänge 17 am Schalter 11 verbunden. In gleicher Weise sind Ausgänge des Schalters 18 mit jeweiligen Eingangsleitungen 22 des jeweiligen Koppelglieds 20 der Mikrocomputer 13 bis 16 verbunden. Der Schalter 11 besitzt ein gleichartiges serielles Koppelglied 25, das eine Kommunikationsschnittstelle der in unserer europäischen Schrift 0 141 659 beschriebenen Art bildet. Dieses ist mit einem Koppelglied 26 des steuernden Mikrocomputers 12 verbunden. Der Mikrocomputer 12 besitzt weitere Koppelglieder, von denen eines mit 27 bezeichnet und mit einem jeweiligen Eingang 17 und Ausgang 18 des Schalters 11 verbunden ist, so daß der Mikrocomputer 12 auch mit irgendeinem beliebigen der anderen Mikrocomputer in dem Netzwerk kommunizieren kann. Bei dem bestimmten gezeigten Beispiel ist der Schalter so ausgelegt, daß er 32 Eingänge und 32 Ausgänge besitzt. Es können jedoch auch andere Zahlen vorgesehen sein.
Beispielsweise sind in Fig. 2 zwei einfache Schalteinheiten 30 und 31 gezeigt, die jeweils vier Eingänge 17 und vier Ausgänge 18 haben. Der Schalter 30 ist so dargestellt, daß er eine wählbare Konfiguration von Verbindungen zwischen vier Signalleitungen 32, 33, 34 und 35 schafft, die zur Kommunikation von Daten von links nach rechts ausgelegt sind. Der gleichartige Schalter 31 ist so ausgelegt, daß er wählbare Verbindungen zwischen den vier entsprechenden Signalleitungen 36, 37, 38 und 39 bereitstellt, die Daten von rechts nach links übertragen und Paare aus Signalleitungen mit den Leitungen 32 bis 35 bilden. Jeder der Schalter 30 und 31 kann so programmiert sein, daß er jede gewünschte Anordnung von Verbindungen zwischen den vier Eingängen des Schalters und den vier Ausgängen vom Schalter herstellt. Da die Leitungen, die durch diese Schaltungen miteinander verbunden werden, Paare bilden, die jeweils einem Koppelglied 20 zugeordnet sind, ist die Schaltung so ausgelegt, daß sie entsprechende Zwischenverbindungen für jedes Leitungspaar bereitstellt. Wie aus Fig. 2 ersichtlich ist, ist die Leitung 32 so ausgelegt, daß sie ein Paar mit der Leitung 37 bildet, was in gleicher Weise für die anderen dargestellten Leitungspaare gilt.
Wie nachstehend beschrieben wird, ist jeder Schalter so ausgelegt, daß er eine Verschlechterung der durch diese Schalter übertragenen Digitalsignale vermeidet, so daß Schalter sowohl in Reihenschaltung als auch in parallelen Anordnungen angeordnet werden können. Bei dem in Fig. 3 gezeigten Beispiel werden drei gleichartige Digitalschalter 40, 41 und 42 benutzt. In dieser Weise kann eine Anzahl von kleineren Schaltern miteinander verbunden werden, um einen größeren Schalter zu realisieren. Bei diesem bestimmten Beispiel werden dem Schalter 40 drei Eingänge bzw. Eingangssignale 43 zugeführt und drei Eingänge bzw. Eingangssignale 44 werden dem Schalter 41 zugeführt. Jeder der Schalter 40 und 41 ist so ausgelegt, daß er einen direkten Ausgang 45 bereitstellt, während die anderen Ausgänge 46 dem seriell verschalteten Schalter 42 zugeführt werden, der wiederum vier weitere Ausgänge 47 bereitstellt. Es ist ersichtlich, daß die drei gezeigten Schalter bei diesem Beispiel so angeordnet sind, daß sie einzelne Signalleitungen verbinden, die Daten von links nach rechts übertragen. Sie bilden Teile von Paaren von Signalleitungen. Die verbleibenden Leitungen der Paare, die Daten von rechts nach links übertragen, sind nicht gezeigt und werden in ähnlicher Weise durch drei Schalteinheiten wie diejenigen, die bei 40, 41 und 42 angezeigt sind, verbunden.
Der Aufbau einer beliebigen der Schaltereinheiten wird nun in größeren Einzelheiten unter Bezugnahme auf die Figuren 4 bis 6 erläutert. Diese Schalteinheit (bzw. Schaltereinheit) ist gleichartig wie die in Fig. 1 gezeigte und besitzt zweiunddreißig Eingänge 17 und zweiunddreißig Ausgänge 18. Dies schafft die Möglichkeit von zweiunddreißig parallelen Pfaden durch den Schalter, wodurch die ausgewählte Verbindung von sechzehn Paaren von Kommunikationsleitungen ermöglicht ist. Eingangssignale werden mit einer Mehrzahl von Eingangsanschlußflächen 50 verbunden, die über einen 32- Bit-Bus 51 mit einer Mehrzahl von Kreuz- bzw. Kopplungspunktschaltern 52 verbunden sind, die eine Mehrzahl von Multiplexern für jeweilige Signalpfade enthalten, wodurch ausgewählt wird, welche der Eingangsleitungen an dem Bus 51 mit bestimmten Ausgangsleitungen 53 verbunden werden. Jede der separaten Ausgangsleitungen 53 bildet einen diskreten Signalpfad, der jeweils seine eigene Synchronisationseinrichtung 54, FIFO-Puffer 55 und Ausgangsanschlußfläche 56 besitzt, wodurch die möglichen 32 Ausgänge 18 bereitgestellt werden. Ein Schaltertakt bzw. Taktgeber 57 ist so ausgelegt, daß er Zeitsteuersignale an die Synchronisationseinrichtungen 54 und an die Puffer 55 sowie an eine Steuerlogik 58 abgibt. Das Koppelglied 25, durch das die Konfigurationssignale an den Schalter angelegt werden, ist mit der Steuerlogik 58 verbunden, die ihrerseits die Kopplungspunktschalter 52 steuert.
Der Schalteraufbau wird unter Bezugnahme auf Fig. 5 näher beschrieben. Jeder Signalpfad, der mit einem entsprechenden Ausgangspfad verbunden ist, besitzt ein Schalterelement 52, das durch einen Multiplexer 60, einen Decoder 61, einen Zwischenspeicher 62, einen Verbindungszwischenspeicher 63 und ein UND-Glied 64 gebildet ist. Jedes Schalterelement 52 ist in gleicher Weise ausgebildet und jeder Signalpfad besitzt ein gleichartiges Schalterelement, auch wenn in Fig. 5 lediglich drei Signalpfade dargestellt sind.
Eingegebene Pakete werden auf irgendeiner der zweiunddreißig Eingangs leitungen entlang des Busses 51 transportiert, der mit jedem der Multiplexer 60 verbunden ist, so daß der Multiplexer irgendeine der Datenleitugen im Bus 51 für die Verbindung mit dessen Ausgang 18 auswählen kann. Für die Wahl, welche der Eingangsleitungen in dem Bus 51 durch den Multiplexer zu wählen ist, besitzt jeder Multiplexer einen 5-Bit-Zwischenspeicher 62, der ein Signal erhalten kann, das von einem 5-Bit-Bus 65 abgeleitet ist, der einen Ausgang der Steuerlogik 58 bildet. Die Steuerlogik 58 gibt weiterhin zweiunddreißig Aktivierungssignalleitungen 66 ab, bzw. enthält diese Ausgänge, die mit jeweiligen Zwischenspeichern 62 und Verbindungszwischenspeichern 63 verbunden sind. Die Steuerlogik 58 stellt weiterhin ein Rücksetzausgangssignal 67 und ein Verbindungs/Trennungs-Signal auf einer Leitung 68 bereit. Beide Leitungen 67 und 68 sind mit jedem der Verbindungszwischenspeicher 63 verbunden. Um zu bestimmen, welcher Ausgang 18 mit welchem Ausgang 17 verbunden wird, wählt die Steuerlogik 58 einen bestimmten Ausgang durch Abgabe eines Aktivierungssignals auf einer der Leitungen 66 und eines Verbindungssignals auf der Leitung 68 aus. Die Auswahl der Aktivierungssignalleitung 66 legt fest, welcher Ausgang nun zu verwenden ist, und das Aktivierungssignal veranlaßt das Einspeichern eines Werts für die Bestimmung, welcher Eingang zu wählen ist, in den zugeordneten Zwischenspeicher 62. Der zugeordnete Verbindungszwischenspeicher 63 empfängt gleichzeitig das Aktivierungssignal. Dies bewirkt das Setzen des Zwischenspeichers 63 durch das Verbindungssignal auf der Leitung 68, so daß er ein Signal an ein UND-Glied 64 abgibt, das die Abgabe irgendeines durch den Multiplexer 60 hindurchgehenden Signals an den zugeordneten Ausgang 18 ermöglicht. Die Steuerlogik 58 gibt auf dem Bus 65 ein 5-Bit-Signal ab, das den Eingang repräsentiert, der mit dem ausgewählten Ausgang zu verbinden ist. Dieses 5-Bit-Signal wird allen Zwischenspeichern 62 zugeführt, jedoch wird lediglich derjenige Zwischenspeicher 62, der ein Aktivierungssignal auf der Leitung 66 empfängt, mit diesen Daten beschickt. Sobald der Zwischenspeicher 62 beschickt ist, steuert der zugeordnete Dekodierer 61 den Multiplexer 60 zur selektiven Verbindung der geforderten aus den zweiunddreißig Eingangsleitungen im Bus 51 mit dem entsprechenden Ausgang 18 an.
Wie in den vorstehend erwähnten europäischen Patentbeschreibungen erläutert ist, sind die seriellen Bitpakete von zwei Arten mit unterschiedlichen Formaten, die jedoch jeweils mit einem Startbit beginnen. Ein Datenpaket besteht aus zwei aufeinanderfolgenden 1-Bits, denen acht Datenbits und dann ein Stopbit Null nachfolgen. Ein Bestätigungspaket besteht lediglich aus zwei Bits 1, dem eine Null nachfolgt. Sobald die Multiplexer 60 durch die Steuerlogik 58 zur Herstellung der geforderten Konfiguration der Zwischenverbindungen eingestellt wurden, können Daten von den Eingangsanschlüssen 50 zu den Ausgangsanschlüssen 56 durchgeleitet werden, wobei jeder Signalkanal eine Folge von Datenpaketen oder Bestätigungspaketen oder eine Mischung aus diesen beiden in Abhängigkeit von den Signalen überträgt, die durch die Mikrocomputer, die durch den Schalter miteinander verbunden wurden, überträgt. Die Signalpakete, die bei den Eingangsanschlüssen 50 ankommen, haben eine Bitfrequenz, die durch einen Steuertakt des Mikrocomputers oder eine andere Vorrichtung, der bzw. die mit dem entsprechenden Eingangsanschluß 50 verbunden ist, bestimmt ist. In ähnlicher Weise werden Daten von den Ausgangsanschlüssen 56 an weitere Mikrocomputer oder Einrichtugen abgegeben, die unter der Steuerung durch ihren eigenen Zeittakt arbeiten. Der Schalter 11 wird durch seinen eigenen Takt 57 gesteuert, wie in Fig. 4 gezeigt ist, und der Takt 57 besitzt dieselbe Frequenz, wie die Steuertakte sowohl des Signal abgebenden als auch des Signal aufnehmenden Mikrocomputers oder den entsprechenden Einrichtungen, die mit dem Schalter 11 verbunden sind. Es ist verständlich, daß selbstverständlich Phasendifferenzen zwischen diesen Takten vorliegen, auch wenn die Taktsignale, die bei allen mit dem Netzwerk verbundenen Einrichtungen benutzt werden, als auch das Taktsignal am Schalter 11 dieselbe Nennfrequenz haben können, und daß es weiterhin unmöglich ist, eine absolute Vergleichmäßigung der Frequenz zu erhalten, so daß keine relativen Phasenveränderungen nach verlängerten Zeitintervallen der Datenübertragung über den Schalter auftreten. Aus diesem Grund ist der Schalter 11 mit den Synchronisationseinrichtungen 54 und Puffern 55 versehen, um Probleme betreffend Phasenunterschiede zwischen den eingesetzten Taktsignalen und auch kleinere Unterschiede der Taktfrequenzen oder des Frequenzjitterns zu vermeiden. Dies stellt auch einen Weg zur Erzeugung von Bitpaketen an den Ausgangsanschlüssen 56 bereit, die den Bitpaketen entsprechen, die bei den Eingangsanschlüssen 50 eingegeben wurden, ohne daß irgendeine Verschlechterung des Bitmustersignals auftritt. Auf diese Weise ist es möglich, eine Folge von Schaltern in Reihe zu benutzen, wie in Fig. 3 gezeigt ist, so daß keine Verschlechterung der Signalklarheit nach Durchlaufen durch eine beliebige Anzahl von Schaltern auftritt. Jede Synchronisationseinrichtung 54 ist von gleichartiger Art wie die Synchronisationseinrichtung 72, die in Fig. 9 unserer europäischen Beschreibung 0 141 659 gezeigt ist. Der Takt 57 beim vorliegenden Beispiel ist so ausgelegt, daß er beim Fünffachen der Bitfrequenz des Bitmusters in den Eingangs- und Ausgangspaketen arbeitet. Die Synchronisationseinrichtung 54 ist so angeordnet, daß sie die auf der Leitung 53 von dem UND-Glied 64 abgegebenen Signale abtastet, und diese Abtastung wird beim fünffachen der Bitfrequenz bewirkt, um die Vorderflanke eines Startbits entweder eines Datenpakets oder eines Bestätigungspakets zu erfassen. Sobald die Vorderflanke des neuen Pakets erfaßt wurde, gibt die Synchronisationseinrichtung 54 ein Ausgangssignal auf der Leitung 70 zwei Taktimpulse nach Erfassung der Vorderflanke ab. Nachfolgende Signale werden auf der Leitung 70 nach jeweils fünf Taktimpulsen bereitgestellt, so daß das Signal auf der Leitung 70 ein synchronisiertes Zeitgabesignal ist, das Intervalle anzeigt, wenn bzw. in denen das Signal auf der Leitung 53 als gültig behandelt werden kann. Daten von dem UND-Glied 64 werden direkt zum Puffer 55 auf der Leitung 71 zugeführt und der Puffer 55 ist so ausgelegt, daß er mit jedem Bit auf der Leitung 71 zu Zeitpunkten, die mit den Zeitgabesignalen auf der Leitung 70 zusammenfallen, beschickt wird. Nach Einspeicherung jedes Pakets in den Puffer 55 wird ein Rücksetzsignal auf der Leitung 72 erzeugt, um die Synchronisationseinrichtung 54 zurückzusetzen, so daß sie für die erneute Synchronisation mit dem Startbit eines weiteren Signalpakets bereit ist. Der Puffer 55 ist ein FIFO-Puffer und dessen Ausgangssignal wird auf der Leitung 73 an den Ausgangsanschluß 56 abgegeben. Die Arbeitsweise des Puffers 55 wird unter Bezugnahme auf Fig. 7 noch eingehender erläutert. Eingangsdaten werden auf der Leitung 53 an einen Eingang des Puffers 55 sowie an einen Bitzähler und einen Decodierer 75 angelegt. Der Zähler und Decodierer 75 überprüft die in jedem Paket ankommenden Bits, um zu beurteilen, ob das Paket ein Datenpaket oder ein Bestätigungspaket ist oder nicht. Bei dem gegebenen Beispiel wird dies dadurch beurteilt, daß das zweite Bit in jedem Paket überprüft wird. Falls das zweite Bit eine Eins ist, ist das Paket ein Datenpaket, das acht weitere Datenbits erfordert. Falls das zweite Bit des Pakets eine Null ist, ist es ein Bestätigungspaket, das keine weiteren Bits erfordert. Der Zähler und Decodierer 75 ist so ausgelegt, daß er ein Rücksetzsignal auf der Leitung 72 bereitstellt und das Rücksetzsignal wird dann, wenn das Paket als ein Datenpaket decodiert wird, nach elf Bits (d.h. zwei Startbits, acht Datenbits und abschließendes Stopbit) erzeugt, jedoch wird ein Rücksetzsignal dann, wenn das Paket als ein Bestätigungspaket decodiert wird, nach zwei Bits auf der Leitung 72 erzeugt. Dies ermöglicht der Synchronisationseinrichtung 54 die erneute Synchronisation mit jedem Paket, da Daten nicht notwendigerweise kontinuierlich über den entsprechenden Eingang zugeführt werden könnnten, und die Synchronisation wird auf diese Weise mit dem Beginn jedes empfangenen Pakets bewirkt. Der Puffer 55 wird mit Daten von der Leitung 71 unter der Steuerung eines Eingangszählers 76 gespeist. Dieser Zähler empfängt synchronisierte Zeitgabesignale von der Synchronisationseinrichtung 54 und speichert aufeinanderfolgende Bits jedes Pakets in aufeinanderfolgende Stellen in dem Puffer synchron mit den Zeitgabesignalen auf der Leitung 70 ein. Ausgangsdaten werden durch den Puffer 55 auf der Leitung 73 unter der Steuerung durch einen Ausgabezähler 77 erzeugt. Der Ausgabezähler 77 empfängt Zeitgabeimpulse von einer durch fünf teilenden Einheit 78, die Taktimpulse vom Takt 57 über eine Leitung 79 erhält. Die Arbeitsweise der beiden Zähler 76 und 77 ist synchron, da sie durch den gemeinsamen Takt 57 betrieben werden. Während der Eingabe eines Signalpakets besitzt der Taktimpuls auf der Leitung 70 dieselbe Frequenz wie die Taktimpulse, die dem Zähler 77 zugeführt werden, auch wenn die Phase der den Zählern 76 und 77 zugeführten Signale nicht notwendigerweise synchronisiert ist. Die durch fünf teilende Einheit 78 gibt weiterhin Zeitgabeimpulse an einen zu dem Ausgangsanschluß 56 führenden Zwischenspeicher 80 ab. Die beiden Zähler 76 und 77 sind durch einen Vergleicher 81 gekoppelt, der dem Zähler 77 nicht das Weiterzählen erlaubt, wenn der Zählstand des Zählers 77 mit dem Zählstand des Eingangszählers 76 übereinstimmt. Auf diese Weise wird vermieden, daß der Puffer versucht, Daten abzugeben, die noch nicht eingegeben wurden. Beide Zähler 76 und 77 sind zyklische Zähler, die ausgehend von Null bis zu der Anzahl von Bits zählen, die in dem Puffer 55 gehalten werden könnnen. Zusätzlich zur Regenerierung der Ausgabebitpakete, so daß diese ohne irgendeine Verschlechterung mit den eingegebenen Bitpaketen übereinstimmen können, erlaubt das Vorsehen des Puffers 55 ein Frequenzjittern oder kleine Frequenzunterschiede, die nach längerem Betrieb zwischen verschiedenen Takten, die nominell dieselbe Frequenz besitzen, auftreten können. Irgendein Mikrocomputer oder eine andere Einrichung, der bzw. die versucht, Daten über den Schalter an einen aufnehmenden Mikrocomputer abzugeben, kann feststellen, daß der Schalter Daten mit einer Rate überträgt, die geringfügig langsamer als die Abgabe der Daten durch den abgebenden Mikrocomputer ist. Aufgrund des eingesetzten Protokolls, das in den vorstehend angesprochenen europäischen veröffentlichten Patentbeschreibungen beschrieben ist, kann irgendein abgebender Mikrocomputer oder eine Einrichtung, der bzw. die eine geeignete Koppelgliedschnittstelle besitzt, lediglich ein Datenpaket zu einem Zeitpunkt abgeben, bis es ein Bestätigungspaket von der aufnehmenden Einrichtung empfangen hat. Dieses Bestätigungspaket kann erzeugt werden, sobald der Beginn eines Datenpakets empfangen wird, oder wenn das Ende eines Datenpakets empfangen wird. Falls das Bestätigungspaket gesendet wird, sobald der Beginn des Datenpakets empfangen wird, ist es einer abgebenden Einrichtung möglich, Bitpakete kontinuierlich zu senden. Es ist daher notwendig, daß der Schalter 11 imstande ist, falls notwendig ausreichende Datenbits zur Unterbringung bzw. Verkraftung einer Verzögerung eines Datenpakets und eines Bestätigungspakets zu speichern, falls der Schalter der abgebenden Einrichtung soweit nacheilt, daß eine Zeitnacheilung verursacht wird, die einem gesamten Datenpaket und einem Bestätigungspaket entspricht. Es ist weiterhin wünschenswert, imstande zu sein, in dem Schalter eine Verzögerung vorzusehen, die einem Abstand von einem Bit entspricht, um die Abgabe eines weiteren Datenpakets zu verzögern, während dem Schalter das Auffangen bzw. das Aufden-neuesten-Stand-kommen ermöglicht wird. Bei dem vorliegenden Beispiel besitzt die Übertragung von Nachrichten zwei inhärente Verzögerungen in dem Protokoll.
Dies liegt in der Zeit begründet, die für die Erkennung des Startbits und dann für die Überprüfung der Mitte des nachfolgendem Bits für die Bestimmung der Art des Pakets benötigt wird. Bei der Kombination eines Datenpakets und eines Bestätigungspakets umfaßt dies eine inhärente Verzögerung von drei Bits. Der Puffer in dem Schalter ist daher so gewählt, daß der Puffer in vollem Zustand eine ausreichende Signalverzögerung bewirkt, so daß Daten nicht kontinuierlich übertragen werden können. Die erfordert die Fähigkeit zum Festhalten von elf Bits in dem Puffer 55. Es versteht sich, daß der Puffer in diesem Beisspiel aus einer Mehrzahl von Zwischenspeichern oder Speicherzellen besteht, die unter der Steuerung durch die Zähler regelbar sind.
Die Arbeitsweise der Steuerlogik 58 und des seriellen Koppelglieds 25 wird unter Bezugnahme auf Fig. 6 beschrieben. Das Koppelglied 25 besitzt denselben Aufbau und die Arbeitsweise wie der- bzw. diejenige, die in Fig. 7 unserer veröffentlichten europäischen Patentbeschreibung 0 141 659 gezeigt ist, und wird hier nicht nochmals beschrieben. Gemäß Fig. 6 besitzt das Koppelglied 25 einen Eingangsdatenbus 100, der dem in Fig. 7 der vorstehend angegebenen europäischen Patentbeschreibung gezeigten Bus 97 entspricht. In ähnlicher Weise entsprechen an das Kolppelglied 25 angelegte Steuersignale 101 und 102 den Signalen 98 und 99 in Fig. 7 dieser europäischen Patentbeschreibung. Bei diesem besonderen Beispiel wird das Koppelglied zur Eingabe von Programmierungsdaten für die Festlegung der Konfiguration des Schalters benutzt, ist aber nicht so ausgelegt, daß es ein Ausgangssignal erzeugt. Aus diesem Grund ist kein dem in dieser Fig. 7 der europäischen Patentbeschreibung gezeigten Ausgangsbus 95 entsprechender Ausgangsbus notwendig. Die der Leitung 96 in Fig. 7 dieser europäischen Patentbeschreibung entsprechende Signalleitung ist geerdet und ist in den Zeichnungen der vorliegenden Anmeldung nicht speziell gezeigt. Der Bus 100 ist mit einem Befehlsregister 105 und wahlweise mit einem ersten Register 106 und einem zweiten Register 107 verbunden. Das Einspeichern in die Register 105, 106 und 107 wird durch die Aktivierungssignale auf Leitungen 108, 109 bzw. 110 gesteuert, die von einer Bussteuerlogik 111 herkommen. Die Bussteuerlogik erzeugt auch das Verbindungs/Trennungssignal 68 und das Rücksetzsignal 67, die bereits unter Bezugnahme auf Fig. 5 beschrieben wurden. Das Koppelglied 25 kann Programmierbefehle von dem Mikrocomputer 12 erhalten und diese Befehle können aus ein, zwei oder drei Bytes bestehen. Dies ermöglicht fünf unterschiedliche Nachrichten
wie folgt: Byte Nachricht Eingang Ausgang Koppelglied
Die erste Nachricht besitzt die Wirkung der Verbindung des Eingangs A mit dem Ausgang B. Die zweite Nachricht besitzt die Wirkung der Verbindung des Eingangs des Koppelglieds A mit dem Ausgang des Koppelglieds B und des Ausgangs des Koppelglieds A mit dem Eingang des Koppelglieds B. Es versteht sich, daß die Bezugnahme auf das Koppelglied A auf das Leitungspaar Bezug nimmt, das einen Eingang und einen Ausgang eines bestimmten Koppelglieds A wie etwa des Koppelglieds 20 an einem Mikrocomputer 13 oder dergleichen bildet. Die Nachricht Nr. 3 besitzt die Wirkung der Abtrennung des Ausgangs A. Die vierte Nachricht hat die Wirkung der Abtrennung des Ausgangs des Koppelglieds A und des Ausgangs des Koppelglieds B. Die fünfte Nachricht hat die Wirkung der Abtrennung aller Ausgänge. Die Wirkungsweise von durch das Koppelglied 25 empfangenen Nachrichten wird nun beschrieben. Für die erste, vorstehend angesprochene Nachricht wird das erste Byte, das eine Eins repräsentiert, in das Befehlsregister 105 eingespeichert und dies veranlaßt die Bussteuerlogik 111 zur Einspeicherung der nächsten beiden Bytes in das erste Register 106 bzw. das zweite Register 107. Das erste Register hält dann Daten, die den ausgewählten Eingang repräsentieren, und das zweite Register 107 hält den ausgewählten Ausgang repräsentierende Daten. Die Steuerlogik 111 steuert die Multiplexer 112 und 113 derart, daß der Multiplexer 113 Daten von dem Register 106 an den Bus 65 anlegt, wodurch ein Signal erzeugt wird, das den auszuwählenden Eingang repräsentiert. Der Multiplexer 112 wählt Daten von dem zweiten Register 107, die durch einen Decodierer 114 decodiert werden, um ein geeignetes Aktivierungssignal 66 zu erzeugen. Die Bussteuerlogik 111 erzeugt weiterhin das geeignete Verbindungssignal 68, so daß der ausgewählte Multiplexer 60 das geforderte Eingangssignal auf dem Bus 51 an sein zugehöriges UND-Glied 64 anlegt, das das Signal überträgt, da der geeignete Verbindungszwischenspeicher 63 durch das Verbindungssignal 68 und das Aktivierungssignal 66 gesetzt wurde.
Bei Empfang einer Nachricht der zweiten, vorstehend in Bezug genommenen Art besteht die Wirkungsweise, wie bereits beschrieben, in der Verbindung eines durch das erste Register 106 bestimmten Eingangs mit einem durch das zweite Register 107 ausgewählten Ausgang. Die Bussteuerlogik 111 betreibt die Multiplexer 113 und 112 dann derart, daß die Daten vertauscht werden. Die in dem zweiten Register gehaltenen Daten werden dann durch den Multiplexer 113 für die Auswahl eines Eingangs am Bus 65 eingesetzt und die in dem ersten Register 106 gespeicherten Daten werden durch den Multiplexer 112 zur Auswahl eines geeigneten Aktivierungssignals 66 benutzt. Im übrigen ist die Arbeitsweise wie zuvor beschrieben.
Bei Empfang einer Nachricht der vorstehend angesprochenen dritten Art hält das Befehlsregister 105 den Wert 3 und dies veranlaßt die Bussteuerlogik 111 zur Einspeicherung eines weiteren Bytes in das erste Register 106, um zu identifizieren, welcher Ausgang 56 des Schalters abzutrennen ist. Die Steuerschaltung 112 steuert den Multiplexer 112 zur Einspeicherung von Daten von dem ersten Register 106 in den Decodierer 114, so daß ein Aktivierungssignal auf einer der Leitungen 66 entsprechend dem ausgewählten Ausgang 56 erzeugt wird. Die Bussteuerlogik 112 stellt auch einen Abtrennungssignalwert auf der Leitung 68 bereit, so daß der Verbindungszwischenspeicher 63, der mit dem ausgewählten Ausgangsanschluß 56 verknüpft ist, ein Aktivierungssignal 66 sowie ein Abtrennungssignal 68 empfängt. Dies schaltet den Zwischenspeicher 63 derart, daß das zugeordnete UND- Glied 64 nun keine Verbindung zwischen dem Eingangsbus 51 und dem ausgewählten Ausgangsanschluß 56 herstellt.
Bei Empfang einer Nachricht der vierten Art wird das Befehlsregister 105 mit dem Wert 4 beschickt. Dies veranlaßt die Steuerlogik 112 zur Einspeicherung von zweiten und dritten, durch das Koppelglied 25 empfangenen, jeweils die durch das Koppelglied A bzw. das Koppelglied B benutzten Ausgänge repräsentierenden Bytes in die Register 106 und 107. Die Bussteuerlogik 112 veranlaßt dann den Multiplexer 112 zum Decodieren des Inhalts des ersten Registers 106, um den Ausgang des Koppelglieds A abzutrennen, wie zuvor bereits unter Bezugnahme auf die Arbeitsweise einer Nachricht der dritten Art erläutert wurde. Die Bussteuerlogik 111 veranlaßt dann den Multiplexer 112 zur Benutzung des Inhalts des zweiten Registers 107 zur Abtrennung des Ausgangs des Koppelglieds B in gleichartiger Weise.
Bei Empfang einer Nachricht der fünften Art wird das Befehlsregister 105 mit dem ersten, durch das Koppelglied 25 empfangenen Byte beschickt und dieses repräsentiert die Zahl 5. Als Reaktion hierauf veranlaßt die Bussteuerlogik 111 die Abgabe eines Rücksetzsignals auf der Leitung 77, das jedem der Verbindungszwischenspeicher 63 aller Ausgänge im Schalter zugeführt wird. Dieses setzt diese in einen Zustand zurück, bei dem den UND-Gliedern 64 kein Signal zugeführt wird, so daß alle Ausgangsanschlüsse 58 abgetrennt bzw. abgeschaltet sind.
Bei den vorstehenden Beispielen kann der Takt bzw. Taktgeber 57 eine Phasenregelschaltung des Typs enthalten, die eine Steuerschleifenschaltung aufweist, die so ausgelegt ist, daß sie bei Empfang eines Taktsignals ein Zeitgabesignal erzeugt, dessen Frequenz ein Mehrfaches des Taktsignals ist, wobei die Schaltung auf einem Einzel-IC-Chip gebildet ist. Die Regelschaltung kann einen spannungsgesteuerten Oszillator enthalten. Eine oder mehrere Stromquellen können zur Erzeugung eines Spannungssignals für die Steuerung des Oszillators vorgesehen sein. Die Taktgeber 57 können von der in unserer veröffentlichten europäischen Patentschrift 0 144 158 beschriebenen Art sein, deren Offenbarungsgehalt hiermit ausdrücklich in den Offenbarungsgehalt vorliegender Beschreibung einbezogen wird.
Es versteht sich, daß ein Netzwerk der in Fig. 1 gezeigten Art mit einer Mehrzahl von separaten Taktgebern bzw. Takten bei jedem der Mikrocomputer oder der anderen Einrichtungen sowie mit einem separaten Takt am Schalter 11 benutzt werden kann, vorausgesetzt, daß diese Takte dieselbe Nennfrequenz besitzen. Es ist nicht notwendig, einen gemeinsamen Takt in dem gesamten Netzwerk zu verteilen. Der Einsatz einer Technik, die durch den Schalter 11 hindurchgegangene Bitmuster regeneriert, vermeidet jegliche Signalverschlechterung durch den Schalter und der Einsatz der Puffer 55 trägt Frequenzjittern von für jeden Schalter eingesetzten Taktsignalen Rechnung und kann auch Phasendifferenzen oder akkumulierten Differenzen der Taktsignale kompensieren, die von kleinen Frequenzabweichungen zwischen einer Anzahl von in dem Netzwerk und dem Schalter 11 benutzten Taktsignalen herrühren.
Der Schalter 11 kann auf einem Einzel-IC-Chip gebildet sein.
Die Erfindung ist nicht auf die Einzelheiten der vorstehenden Beispiele beschränkt.

Claims

1. Digitalsignalschalter zur Herstellung einer Mehrzahl von wählbaren Zwischenverbindungen, wobei der Schalter eine Mehrzahl von Eingängen (17), eine Mehrzahl von Ausgängen (18) und eine Verbindungsschaltung (50 bis 56) zum selektiven Verbinden der Eingänge mit den Ausgängen aufweist, dadurch gekennzeichnet, daß die Verbindungsschaltung zur Ermöglichung einer Kommunikation zwischen Einrichtungen mittels serieller Bitpakete zweier Arten, von denen eine erste Art ein Datenpaket eines ersten, mit einem Startbit beginnenden Formats und eine zweite Art ein Bestätigungspaket eines zweiten, mit einem Startbit beginnenden Formats ist, aufweist:

(a) einen Startbitdetektor (75) zum Erfassen eines Startbits eines seriellen, an den Schalter eingangsseitig angelegten Bitpakets,

(b) eine Zeitsteuersignale bereitstellende Taktschaltung (57),

(c) einen Puffer (55) zum Halten einer Mehrzahl von Bits,

(d) eine Eingangssteuerschaltung (76), die mit dem Puffer zum fortschreitenden Einladen einer Aufeinanderfolge von Bits, die einem seriellen, an den Schalter eingangsseitig angelegten Bitpaket entsprechen, in den Puffer gekoppelt ist, und

(e) eine Ausgabesteuerschaltung (77), die mit dem Puffer zum Regenerieren einer Aufeinanderfolge von Bits zur Bildung eines der in den Puffer eingeladenen Folge von Bits entsprechenden Ausgangssignals des Puffers gekoppelt ist, wobei die Ausgabesteuerschaltung unter der Steuerung durch die Taktschaltung derart betreibbar ist, daß Bits fortschreitend aus dem Puffer abgegeben werden, wenn die Eingabesteuerschaltung fortschreitend Bits in den Puffer einlädt.

2. Schalter nach Anspruch 1, bei dem der Puffer (55) eine Bitkapazität zum Speichern zumindest eines der Bitpakete der ersten Art besitzt.

3. Schalter nach Anspruch 2, bei dem der Puffer (55) eine Bitkapazität von zumindest zehn Bit besitzt.

4. Schalter nach einem der Ansprüche 1 bis 3, bei dem die Verbindungsschaltung, (50 bis 56) weiterhin eine Mehrzahl von Signalpfaden (51, 53) besitzt, wobei jeder Signalpfad eine Verbindung zwischen einem jeweiligen aus der Mehrzahl von Eingängen (17) und einem jeweiligem aus der Mehrzahl von Ausgängen (18) herstellt, wobei jeder Pfad einen Wähler (60) und eine Zwischenspeichereinrichtung (62) zur Bestimmung, welcher der Eingänge und welcher der Ausgänge als ein Eingangs/Ausgangs-Paar durch den Wähler zu verbinden ist, besitzt.

5. Schalter nach Anspruch 4, bei dem jeder aus der Mehrzahl von Signalpfaden weiterhin eine Synchronisationsschaltung (54) aufweist, die zur Abtastung der Eingänge für die Erfassung einer vorderen Flanke eines Startbits eines seriellen Bitpakets sowie zum Zuführen eines synchronisierten Signals nach einem gesteuerten Zeitintervall ab der Erfassung der führenden Flanke verschaltet ist, um eine korrekte Anzeige von Bits in einem eingegebenen seriellen Bitpaket trotz irgendeines Phasenunterschieds zwischen der Taktschaltung (57) und der Eingabe des seriellen Bits bereitzustellen.

6. Schalter nach Anspruch 5, bei dem der Puffer (55) ein Puffer mit Ausgabe in der Reihenfolge der Eingabe (FIFO-Puffer) mit einem Eingabezähler (76) zum Eintakten von Daten in den Puffer und einem Ausgabezähler (77) zum Austakten von Daten aus dem Puffer ist, wobei der Eingabezähler zum Empfangen von Taktsignalen von der Synchronisationsschaltung (54) verschaltet ist.

7. Schalter nach Anspruch 5, bei dem der Startbitdetektor einen Decoder (75) aufweist, der in die Verbindungsschaltung zur Bestimmung, ob jedes serielle Bitpaket von der ersten oder der zweiten Art ist, eingekoppelt ist, wobei der Decoder (75) zum Empfangen der Zeitsteuersignale (70) und mit der Synchronisationsschaltung (54) zum Rücksetzen der Synchronisationsschaltung nach einer Anzahl der Zeitsteuersignale in Abhängigkeit von der erfaßten Art des seriellen Bitpakets und hierdurch zur Erfassung einer neuen führenden Flanke des Startbits eines nächsten seriellen Bitpakets gekoppelt ist.

8. Schalter nach einem der Ansprüche 1 bis 7, bei dem der Puffer ein Puffer (55) mit Ausgabe in der Reihenfolge der Eingabe (FIFO-Puffer) mit einem Eingabezähler (76) zum Eintakten von Daten in den Puffer und einem Ausgabezähler (77) zum Austakten von Daten aus dem Puffer ist.

9. Schalter nach einem der Ansprüche 1 bis 8, der weiterhin eine Kommunikationsschnittstelle (25) zur Erzielung einer Kommunikation zwischen dem Schalter und einer Steuereinrichtung (12) aufweist, wobei die Kommunikationsschnittstelle mit der Verbindungsschaltung zur Erstellung einer gewünschten Konfiguration der Schalterzwischenverbindungen verbunden ist.

10. Schalter nach Anspruch 9, bei der die Kommunikationsschnittstelle (25) einen Ausgabekanal zum Abgeben von Daten und einen Eingangskanal zum Aufnehmen von Daten aufweist,

der Ausgabekanal (a) einen Ausgabeanschluß zur Verbindung mit einer ersten, externen Einweg-Kommunikationsleitung zur seriellen Übertragung von Datenbits entlang der ersten Kommunikationsleitung und

(b) einen Paketgenerator aufweist, der zur Erzeugung und Anlegung von seriellen Datenpaketen des ersten Formats an den Ausgabeanschluß für den Transport von Daten und der Bestätigungspakete des zweiten Formats zur Anzeige des Empfangs eines Datenpakets verschaltet ist, der Eingangskanal (c) einen Ausgangsanschluß für die Verbindung mit einer zweiten, externen Einrichtungs- Kommunikationsleitung für den seriellen Empfang von Datenbits entlang der zweiten Kommunikationsleitung sowie (d) einen Paketdecoder zum Empfangen der seriellen Bitpakete vom Eingangsanschluß und zum Erfassen, ob das Paket das erste Format oder das zweite Format besitzt, umfaßt,

wobei die Schnittstelle (25) eine Steuerschaltung enthält, die mit dem Paketgenerator und dem Paketdecoder verbunden ist und auf die Ausgabe eines Pakets durch den Ausgabekanal oder den Empfang eines Pakets durch den Eingangskanal unter Steuerung des Paketgenerators zur Abgabe eines Bestätigungspakets als Reaktion auf den Empfang eines Datenpakets durch den Eingangskanal und nach Abgabe des Datenpakets anspricht, um eine Abgabe eines weiteren Datenpakets solange zu verhindern, bis der Eingangskanal das Bestätigungspaket empfangen hat.

11. Netzwerk aus miteinander verbundenen digitalen Einrichtungen, mit einer Mehrzahl von Microcomputern (12 bis 16), wobei die Einrichtungen durch zumindest eine Schaltereinrichtung (11) mit einer Mehrzahl von Eingängen (17), einer Mehrzahl von Ausgängen (18) und einer Verbindungsschaltung (50 bis 56) zum selektiven Verbinden der Eingänge und Ausgänge miteinander verbunden sind, dadurch gekennzeichnet, daß die Verbindungsschaltung zur Ermöglichung einer Kommunikation zwischen Einrichtungen mittels serieller Bitpakete zweier Arten, von denen eine erste Art ein Datenpaket mit einem ersten, mit einem Startbit beginnenden Format und eine zweite Art ein Bestätigungspaket mit einem zweiten, mit einem Startbit beginnenden Format ist, aufweist:

(a) einen Startbitdecoder (75) zum Erfassen eines Startbits eines seriellen, an den Schalter eingangsseitig angelegten Bitpakets,

(b) eine Taktschaltung (57) zum Bereitstellen von Zeitsteuersignalen,

(c) einen Puffer (55) zum Speichern einer Mehrzahl von Bits,

(d) eine Eingangssteuerschaltung (76), die mit dem Puffer zum fortschreitenden Einladen einer Folge von einem seriellen, an den Schalter eingangsseitig angelegten Bitpaket entsprechenden Bits in den Puffer gekoppelt ist, und

(e) eine Ausgabesteuerschaltung (77), die mit dem Puffer zum Regenerieren einer Folge von Bits zur Bildung eines der Folge von in den Puffer eingeladenen Bits entsprechenden Ausgangssignals des Puffers gekoppelt ist, wobei die Ausgabesteuerschaltung unter der Steuerung durch die Taktschaltung zur fortschreitenden Abgabe von Bits aus dem Puffer während der fortschreitenden Einspeicherung von Bits in den Puffer durch die Eingabesteuerschaltung betreibbar ist.

12. Netzwerk nach Anspruch 11, bei dem jede digitale Einrichtung (12 bis 16) mit der Schaltereinrichtung (11) durch eine Kommunikationsschnittstelle (20) verbunden ist, die einen Ausgabekanal zum Abgeben von Daten und einen Eingangskanal zum Aufnehmen von Daten besitzt,

wobei der Ausgabekanal (a) einen Ausgangsanschluß für die Verbindung mit einer ersten, externen Einrichtungs-Kommunikationsleitung (21) zur seriellen Übertragung von Datenbits entlang der ersten Kommunikationsleitung und (b) einen Paketgenerator aufweist, der zur Erzeugung einer Folge von seriellen Bitpaketen des ersten und zweiten Formats und zum Anlegen derselben an den Ausgangsanschluß verschaltet ist,

wobei der Eingangskanal (c) einen Eingangsanschluß für die Verbindung mit einer zweiten, externen Einrichtungs-Kommunikationsleitung (22) für den seriellen Empfang von Datenbits entlang der zweiten Kommunikationsleitung und (d) einen Paketdecoder zum Empfangen der seriellen Bitpakete vom Eingangsanschluß und zum Erfassen, ob das Paket das erste Format oder das zweite Format besitzt, umfaßt,

wobei die Schnittstelle eine Steuerschaltung aufweist, die mit dem Paketgenerator und dem Paketdecoder verbunden ist und auf die Ausgabe eines Pakets durch den Ausgangskanal oder auf den Empfang eines Pakets durch den Eingangskanal unter Steuerung des Paketgenerators zur Abgabe eines Bestätigungspakets als Reaktion auf den Empfang eines Datenpakets durch den Eingangskanal und nach Abgabe eines Datenpakets anspricht, um die Ausgabe eines weiteren Datenpakets so lange zu verhindern, bis der Eingangskanal eines der Bestätigungspakete empfangen hat.

13. Netzwerk nach Anspruch 11, bei dem jeder Puffer (55) eine Bitkapazität zur Speicherung zumindest eines seriellen Bitpakets der ersten Art besitzt.

14. Netzwerk nach einem der Ansprüche 11 bis 13, bei dem die Eingangssteuerschaltung (76) einen Eingabezähler (76) zum Eintakten von Daten in den Puffer besitzt, und bei dem die Ausgabesteuerschaltung (77) einen Ausgabezähler (77) zum fortschreitenden Austakten von Daten aus dem Puffer während der Eintaktung von Daten in den Puffer aufweist.

15. Verfahren zum Konfigurieren der Verbindung zwischen einer Mehrzahl von digitalen Einrichtungen (12 bis 16) mit einer Mehrzahl von Microcomputern in einem Netzwerk, wobei das Verfahren die Schritte aufweist:

Verbinden einer Kommunikationsschnittstelle (20) an jeder digitalen Einrichtung mit einem Schalter (11), Festlegen eines ausgewählten Musters von Schalterverbindungen zwischen einer Mehrzahl von Eingängen und Ausgängen am Schalter,

gekennzeichnet durch den Empfang von Nachrichten an einem oder mehreren Eingängen (17) des Schalters, wobei jede Nachricht ein serielles Bitpaket zweier alternativer Arten enthält, von denen eine erste Art ein Datenpaket eines ersten, mit einem Startbit beginnenden Formats und eine zweite Art eine Bestätigung mit einem zweiten, mit einem Startbit beginnenden Format ist, Erfassen eines Startbits eines seriellen Bitpakets, das in den Schalter eingespeist wird,

fortschreitendes Einspeichern einer Folge von Bits, die einem in dem Schalter eingespeisten seriellen Bitpaket entsprechen, in eine Pufferschaltung (55),

und Erzeugung eines Ausgangssignals der Pufferschaltung durch Regenerierung einer den in die Pufferschaltung eingespeicherten Bits entsprechenden Folge von Bits, wobei die Bildung eines Ausgangssignals der Pufferschaltung durch Taktimpulse zur fortschreitenden Ausgabe von Bits gesteuert wird, während die Folge von Bits in die Pufferschaltung eingespeichert wird.

16. Verfahren nach Anspruch 15, das weiterhin die Schritte der Eingabe von Bits in jedes serielle Bitpaket mit einer ersten Frequenz, des Decodierens jedes seriellen Bitpakets zur Bestimmung, ob das Paket von der ersten oder der zweiten Art ist, und des Abtastens der Nachrichten mit einer zweiten, höher als die erste Frequenz liegenden Frequenz zur Erfassung einer Vorderflanke eines Startbits eines Pakets und zum Bereitstellen eines synchronisierten Signals nach einem gesteuerten Zeitintervall ab der Erfassung der Vorderflanke zur Erzeugung einer Anzeige eines Bitmusters in einem Eingangspaket umfaßt.

17. Verfahren nach Anspruch 15 oder Anspruch 16, das weiterhin die Schritte des Einstellens einer Mehrzahl von Zwischenverbindungen innerhalb des Schalters (11) durch Übertragung von Signalen von einer ersten, an einem Microcomputer (12) befindlichen Kommunikationsschnittstelle (26) zu einer verbundenen zweiten, am Schalter befindlichen Kommunikationsschnittstelle (25) umfaßt.

18. Verfahren nach einem der Ansprüche 15 bis 17, bei dem eine Folge aus den seriellen Datenpaketen der ersten Art in den Schalter (11) eingespeist wird, wobei jedes serielle Datenpaket von einer digitalen Einrichtung (13 bis 16) lediglich nach dem Empfang eines seriellen Datenpakets der zweiten Art durch die digitale Einrichtung zur Bestätigung eines vorhergehenden seriellen Datenpakets der ersten Art eingespeist wird, wobei die Pufferschaltung (55) zur Speicherung einer Anzahl von Datenpaketen ausgelegt ist, die einem seriellen Datenpaket der ersten Art entsprechen, um hierdurch irgendwelche kleinen Frequenzunterschiede bei der Eingabe und Ausgabe von Datenbits aus der Pufferschaltung aufzunehmen beziehungsweise auszugleichen.