DE2758797A1

DE2758797A1 - Umsetzer zum umsetzen von serien- kanal-daten einer vielzahl von primaeren digitalen multiplexstrecken in parallel- kanal-daten

Info

Publication number: DE2758797A1
Application number: DE19772758797
Authority: DE
Inventors: Alain Yves Roche
Original assignee: Individual
Current assignee: Individual
Priority date: 1976-12-30
Filing date: 1977-12-29
Publication date: 1978-07-20
Also published as: US4157458A; DE2758797C2; CA1136281A; FR2376572B1; GB1596178A; FR2376572A1

Description

Umsetzer zum Umsetzen von Serien-Kanal-Daten einer Vielzahl von primären digitalen Multiplexstrecken in Parallel-Kanal-Daten

Die Erfindung betrifft einen Umsetzer, der entweder als Serien-Parallel-Umsetzer und Multiplexer oder als Parallel-Serien-Umsetzer und Demultiplexer in einem digitalen übertragungssystem dient.

Die Serien-Parallel-Umsetzung von digitalen Multiplex-Kanal-Daten und die Multiplexierung dieser Daten zur Bildung einer Supermultiplexstrecke muß in Umschaltnetzwerken für die zeitliche Umschaltung digitaler Daten durchgeführt werden. In der Praxis werden in derartigen Netzwerken die Daten von einer zeitlichen Verschachtelung in eine andere umgesetzt, und zwar über primäre digitale Multiplexstrecken, in denen die Daten eines Kanals jeweils aus aufeinanderfolgenden 8-Bit-Wörtern bestehen. Bei jeder Umsetzung der zeitlichen Umschaltung sind Serien-Parallel-Umsetzer vorgesehen, die die Serien-8-Bit-Wörter in Parallel-8-Bit-Wörter umsetzen, wobei jeder Serien-Parallel-Umsetzer einer digitalen Multiplexstrecke zugeordnet ist. Dabei arbeiten die Multiplexschaltungen derart, daß sie die Parallel-8-Bit-Wörter, die in demselben Zeitabschnitt einer Vielzahl von primären digitalen Multiplexstrecken empfangen werden, multiplexieren. Dadurch wird eine Parallel-8-Bit-Wort-Supermultiplexstrecke geschaffen, die die Parallel-8-Bit-Wörter einem Pufferspeicher zuführt. Ein Steuerspeicher bestimmt die Regel, nach der die in dem Pufferspeicher gespeicherten 8-Bit-Wörter wieder aus diesem Speicher ausgelesen werden. Diese Regel bestimmt auch die Verbindungen, die zwischen den Kanälen der ankommenden primären Multiplexstrecke und den Kanälen der abgehenden primären

809829/0671

Multiplexstrecke notwendig sind. Die aus dem Pufferspeicher aus gelesenen Parallel-8-Bit-Wörter bilden eine Supermultiplexstrecke mit Parallel-8-Bit-Wörtern_f die in Demultiplexer-Schaltungen demultiplexiert werden. Dann werden sie in Parallel Serien-Umsetzern in Serien 8-Bit-Wörter umgewandelt. Die Umsetz liefern Serien-8-Bit-Wörter an entsprechende abgehende primäre Multiplexstrecken. Die beschriebene Zeit-Umschaltung entspricht dem Aufbau mit einer Stufe. Die verschiedenen erwähnten Schaltungen werden aber auch bei Zeitumschaltungen mit mehreren Stufen angewandt.

Serien-Parallel-Umsetzer in Verbindung mit Multlplexschaltungen sind durch die französischen Patentschriften 2 170 405, 2 225 898 und 2 265 240 bekannt.

Die Erfindung geht aus von einem Umsetzer, der zum Umsetzen von Serien-Kanal-Daten einer Vielzahl von primären digitalen Multiplexstrecken in Parallel-Kanal-Daten einerseits und zum Vervielfachen der Parallel-Kanal-Daten zu einer Supermultiplexstrecke andererseits geeignet ist, die in einem Kanal-Zeitabschnitt ebenso viele Parallel-Kanal-Daten wie die an den Umsetzer angeschlossenen primären digitalen Multiplexstrecken enthält.

Der Erfindung liegt die Aufgabe zugrunde, eine solche Schaltung gegenüber den bekannten und insbesondere in den oben genannten Patentschriften beschriebenen Schaltungen zu verbessern.

Außerdem wird durch die Erfindung eine Schaltung zur Verarbeitung von Kanal-Daten in einer Anordnung von 8-Bit-Wörtern geschaffen, die von acht primären digitalen Multiplexstrecken mit

809829/0671

synchronisierten Ubertragungsperioden kommen.

Die Erfindung besteht darin, daß die Kanal-Daten in 8-Bit-Wörtern angeordnet sind und von acht primären digitalen Multiplexstrecken empfangen werden, deren Ubertragungsperioden vor der Zuführung zu dem Umsetzer synchronisiert sind, daß sieben Serien-Schreib- und Serien-Lese-Ausgangs-Schieberegister vorgesehen sind, wobei die ersten Ausgangs-Schieberegister aus sieben Stufen, die zweiten Ausgangs-Schieberegister aus sechs Stufen bestehen usw. bis zu den siebten Ausgangs-Schieberegistern aus einer Stufe, daß der Umsetzer außerdem acht Eingänge aufweist, die jeweils mit den acht ankommenden primären digitalen Multiplexstrecken verbunden sind, daß weiterhin acht Parallel-Schreibund Serien-Lese-Eingangs-Schieberegister aus je acht Stufen vorgesehen sind, daß die acht Umsetzer-Eingänge vervielfacht und jeweils mit den Schreibstufen-Eingängen der Eingangs-Schieberegister verbunden sind, daß der Leseausgang des ersten Eingangs-Schieberegisters mit dem Schreibeingang des ersten Ausgangs-Schieberegisters verbunden ist usw. bis zur Verbindung der Leseausgänge der siebten Eingangs-Schieberegister mit den Schreibeingängen der siebten Ausgangs-Schieberegister, daß ferner acht Umsetzer-Ausgänge mit den Leseausgängen der Ausgangs-Schieberegister und dem Leseausgang des achten Eingangs-Schieberegisters verbunden ist, daß ferner ein in sich geschlossenes achtstufiges

Parallel-Lese-Steuerregister vorgesehen ist, daß jede Signalverschiebung in dem Eingangs-Schieberegister, dem Ausgangs-Schiebe-

register und dem Steuerregister mit der Bitrate der primären digitalen Multiplexstrecke erfolgt, daß jeder Schreib-Steuereingang des Eingangs-oder Steuer-Schiebe-registers jeweils bei Ansteuerung mit einem Schreib-Steuersignal in dem Entsprechenden Schieberegister anstelle eines Schiebevorganges einen Schreibvor-i gang auslöst, daß die Schreib-Steuereiiigänge der Eingangs-Schieberegister jeweils mit den Leseausgängen des Steuer-Schieberegisters

80 9829/0671

verbunden sind entsprechend der Ordnungszahl der Eingangs-Schieberegister, und daß der Schreibeingang des Steuer-Schieberegister: mit einem Startsignal angesteuert wird.

Ein !Ansetzer gemäß einer Weiterbildung der Erfindung dient zum Umsetzen von Serien-Kanal-Daten in einer Anordnung von Gruppen von η Bits in jedem Kanal einer primären digitalen Multiplexstrecke. Dabei ist der Umsetzer an η primäre digitale Multiplexstrecken angeschlossen und hat η Eingänge anstelle von 8, η Eingangs-Schieberegister anstelle von 8, n-1 Ausgangs-Schieberegister anstellen von sieben, η Ausgänge anstelle von 8 und ein η-stufiges Steuer-Schieberegister anstelle eines 8-stufigen Steuer-Schieberegisters.

Ein Umsetzer gemäß einer anderen Weiterbildung der Erfindung dient zum Umsetzen von Parallel-Kanal-Daten einer Supermultiplexstrecke in Serien-Kanal-Daten und zum Demultiplexieren der Parallel-Kanal-Daten zur Erzeugung einer abgehenden primären digitalen MuItiplexstrecke. Dabei sind die Eingänge des Umsetzers mit Übertragungsleitungen der Supermultiplexstrecke und die Ausgänge des Umsetzers mit den Ausgängen der Multiplexstrecke verbunden.

Zur näheren Erläuterung wird im folgenden ein Ausführungsbeispiel der Erfindung anhand der Zeichnung beschrieben. Darin zeigen

Fig. 1 ein Blockschaltbild einer Schal

tung für die zeitweise Umschaltung mit einem Serien-Parallel-Multiplex-Umsetzer gemäß der Erfindung, j

809829/0671

Fig. 2 den detaillierten Schaltplan

der Schaltung nach Fig. 1,

Fig. 3 ein Zeitdiagramm für die in der

Schaltung nach Fig. 2 auftretenden Signale,

Fig. 4 das Schaltbild eines als Demulti

plexer dienenden Parallel-Serien-Umsetzers mit demselben Aufbau wie die Schaltung nach Fig. 2 und

Fig. 5-8 Blockschaltbilder von Umschalt

einrichtungen, in denen die in Fig. 2 und Fig. 4 dargestellten Schaltungen angewendet sind.

In der folgenden Beschreibung wird insbesondere von einem Zeit-Schaltnetzwerk für digitale Daten ausgegangen, bei dem die ankommenden und abgehenden primären digitalen Multiplex- < strecken entsprechend dem PCM-Multiplexsystem 1. Ordnung ange- j ordnet sind. Dieses Multiplexsystem ist festgelegt durch die "Conference Europeenne des Postes et Telecommunications" (European Post and Telecommunication Conference), genannt CEPT. In dieser CEPT-Anweisung beträgt in jeder primären Multiplexübertragungsstrecke die Übertragungsrate 2,048 kBit/s. Jede Übertragungsperiode von 125 us ist aufgeteilt in 32 Zeitab-

809829/0671

schnitte mit je einer Dauer von 3,0 με. Die Zeitabschnitte sind ! bezeichnet mit ITO-IT 31, jeder Zeitabschnitt ITi entspricht \ der übertragung eines 8-Bit-Wortes, das seinerseits acht Bit- ' Zeiten ti - t8 enthält. Jede Bit-Zeit hat eine Dauer von 490 ns. \ Die Erfindung ist jedoch auch auf andere digitale Multiplexsysteme anwendbar, z.B. für das 24 Kanal-PCM-Multiplexsystem, das mit einer Bit-Rate von 1 ,544 kBit/s arbeitet und durch das PCM CCITT genormt ist.

In Fig. 1 ist die Schaltung für die zeitweise Umschaltung an acht CEPT-primäre Multiplexstrecken LRE1-LRE8 angeschlossen. Die Strecken LRE1-LRE8 sind an eine Eingangs-Synchronisierschaltung SYE angeschlossen. Diese Schaltung synchronisiert die Ubertragungszeiten der Strecken LRE1-LRE8 derart, da8 die Zeitabschnitte ITO-IT31 dieser Strecken und ebenso die Bit-Zeiter t1-t8 in jedem Zeitabschnitt synchronisiert werden. Eine derartige Synchronisierschaltung ist bekannt. Die Synchronisierschaltung SYE speist die Eingänge E1-E8 einer Schaltung CSP, die als Serien-Parallel-Umsetzer und Multiplexer dient und jeweils durch die 8-Bit-Wörter derselben Ordnungszahl von einer Strecke LRE1-LRE8 synchronisiert ist. Die Schaltung CSP liefert • an ihren Ausgängen S1-S8 eine Supermultiplex-Strecke, die über ; acht Leitungen zu einem Pufferspeicher übertragen wird. Dessen j Lesevorgang wird von einem Steuerspeicher MC gesteuert. Unter der Steuerung des Steuerspeichers MC liefert der Pufferspeicher MT eine Supermultiplex-Strecke an acht Leitungen, die an Eingang« ΕΊ-Ε'8 einer Demultiplexschaltung DM angeschlossen sind. Deren Ausgänge D1-D8, die jeder acht Leitungen enthalten, sind jeweils mit den Eingängen von acht Parallel-Serien-Umsetzern PS1-PS8 verbunden, deren Ausgänge mit den entsprechenden Eingängen einer Ausgangs-Synchronisierschaltung SYD verbunden sind. Dieser liefert an ihren Ausgängen acht abgehende primäre digitale Multi-

809829/0671

plexstrecken LRS1-LRS8. Die Schaltungen MT, MC, DM, PS1-PS8 und SYD können in bekannter Weise aufgebaut sein und brauchen daher nicht näher beschrieben zu werden.

Fig. 2 zeigt die Schaltung der Einheit CSP. Sie enthält acht Schieberegister R11-R18 mit je acht Stufen, sieben Schieberegister R21-R27, wobei R21 sieben Stufen, R22 sechs Stufen R23 fünf Stufen,..., und R27 eine Stufe enthält. Außerdem ist ein Steuer-Schieberegister RC1 mit acht Stufen vorgesehen.

Jedes Schieberegister R11-R18 arbeitet in Parallel-Schreibart und Serien-Leseart. Die Schreib-Eingänge der Stufen 1-8 in den Schieberegistern R11-R18 sind parallel mit den Eingängen E1-E8 verbunden. Die Schieberegister R21-R27 arbeiten in Serien-Schreibart und Serien-Leseart. Der Leseausgang des Registers R11 ist mit dem Schreibeingang des Registers R21 verbunden, dessen Leseausgang mit dem Ausgang von S1 verbunden ist. Der Leseausgang des Registers R12 ist mit dem Schreibeingang des Registers R22 verbunden, dessen Leseausgang mit dem Ausgang von S2 verbunden ist, usw. Der Leseausgang des Registers R17 ist mit dem Schreibeingang des Registers R27 verbunden, dessen Ausgang mit dem Ausgang von S7 verbunden ist. Der Leseausgang des Registers R18 ist direkt mit dem Ausgang S8 verbunden.

Das Steuer-Schieberegister RC1 arbeitet in Parallel-Schreibart. Sein Serien-Leseausgang ist jedoch mit seinem Serien-Eingang verbunden, so daß eine geschlossene Schleife entsteht. i Jede Stufe des Steuer-Schieberegisters RC1 hat außerdem einen ;

Parallel-Leseausgang, der nacheinander die Zeitsignale t1-t8 j liefert. Der Schiebe-Steuereingang des Registers RC1 erhält '

Steuerimpulse h mit einer Frequemz von 2 MHz. Der Schreib-Steuereingang von RC1 erhält ein Synchronisiersignal SY, dessen

809829/067 1

Zweck später näher beschreiben wird. Der Schiebe-Steuereingang von RC1 ist außerdem mit dem Eingang eines logischen Inverters 11 verbunden, der das Signal h liefert.

Die Schreib-Steuereingänge der Register R11 und R18 erhalten jeweils Signale t1-t8. Ihre Schiebe-Steuereingänge und auch die Schiebe-Steuereingänge der Register R21-R27 erhalten Signale h. Das Signal h steuert den Schreibvorgang der Stufen oder der Flip Flops dieser Register, wenn es jeweils von dem Zustand 0 in den Zustand 1 übergeht. Wenn das Signal SY oder die Signale t1-t8 den Zustand 1 haben, veranlaßt die Änderung des Signals h die entsprechenden Register, die zu dieser Zeit an ihre Schreibeingänge angelegten 8-Bits parallel zu speichern oder einzuschreiben. Wenn das Signal SY oder die Signale t1-t8 im Zustand 0 sind, veranlaßt der Wechsel des Signals h eine Serienverschiebung in jedem entsprechenden Register.

Fig. 3 zeigt das Zeitdiagramm und Signalverläufe zur Beschreibung der Wirkungsweise der Schaltung CSP in Fig. 2. Bei E1 sind die Bit-Folgen der Kanäle Ti-1 der primären Multiplexstrecke LRE1 dargestellt. Jedes Bit ist dabei durch zwei Ziffern bezeichnet. Die erste Ziffer zeigt, daß das Bit zur ersten primären Multiplexstrecke gehört, und die zweite Ziffer zeigt die Ordnungszahl des Bit in dem betrachteten Zeitabschnitt Ti. Dieses gilt für die von den Eingängen E2-E8 kommenden Bits. Es sei noch bemerkt, daß die Zeitabschnitte der acht primären Multiplexstrecken zeitlich synchron sind. Bei h ist das w MHz-Zeitsignal dargestellt, das mit den Bit-Zeiten der ankommenden primären Multiplexstrecke synchron ist. Bei h ist das zum Signal h reziproke Signal dargestellt. Bei t1-t8 sind die entsprechenden! vom Register RC1 kommenden Signale dargestellt. Bei SY ist der ' Signalverlauf des dem Register RC1 zugeführten Parallel-Schreib- ;

809829/0671

Steuersignals dargestellt. Es ist ersichtlich, daß das Signal SY ebenso wie die Signale t1-t8 eine Dauer von 490 ns haben, wobei jedoch das Signal SY dem Signal t8 um 245 ns vorauseilt. Da beim Register RC1 der Serien-Ausgang mit dem Serien-Eingang verbunden ist, wird das einmal angelegte Bit 1 des Signals SY Stufe für Stufe weitergeschoben, so daß die Signale t1-t7 erzeugt werden, dann wieder das Signal t8 usw. Das Signal SY ebenso wie das Zeitsignal h wird von der Eingang-Synchronisier-Schaltung SYE geliefert.

Zur Zeit ti werden die Bits eb11, eb21, eb31, eb41, eb51, eb61, eb71 und eb81 den Parallel-Schreib-Eingängen des Registers R11 zugeführt. Zur Zeit t2 werden die Bits eb12, eb22..., eb82 den Parallel-Schreib-Eingängen des Registers R12 zugeführt, usw. bis zur Zeit t8, in der die Bits eb18, eb28,..., eb88 den Parallel-Schreib-Eingängen des Registers R18 zugeführt werden. Außerdem ergibt sich als Ergebnis der sieben dem Bit eb11 im Register R21 zugefügten Schiebevorgänge, daß zur Zeit t8 dieses Bit eb11 sich in der letzten Stufe des Speichers R21 befindet. Auf ähnliche Weise ist zwischen den Zeiten t2 und t8 das Bit eb12 sechs mal im Register R22 weitergeschoben und befindet sich somit zur Zeit t8 in der letzten Stufe des Registers R22 usw. Auf diese Weise liefert zur nächsten Zeit ti das Register R21 das Bit eb11,: das zu Beginn des vorangehenden Zeita-schnittes Ti in das

Register R11 eingeschrieben wurde. Das Register R22 liefert das ! zugeordnete Bit eb12, das Register R23 das zugeordnete Bit eb13, ..., und das Register R18 liefert das zugeordnete Bit eb18. Diese j Signale werden von den Ausgängen S1-S8 zur Zeit ti geliefert, J wie es durch die Zeitdiagramme S1-S8 in Fig. 3 dargestellt ist. Es ist ersichtlich, daß die oben beschriebene Serien-Parallel-Umsetzung vollständig durchgeführt wird für die Bits eines Kanal-Zeitabschnittes, der zu einer primären digitalen Multiplexstrecke gehört. Es ist weiter ersichtlich, daß die Bits

609829/0671

j eb12-eb82 der Strecke LRE2 über E2 in der gleichen Weise umge- ! setzt werden. Sie werden jedoch von den Ausgängen S1-S8 nur in der Bit-Zeit geliefert, die auf die Zeit ti folgt, da sie in die Schieberegister R11-R18 in Stufen eingeschrieben wurden, die auf der linken Seite derjenigen Stufen liegen, die die Bits eb11-eb81 gespeichert haben. Deshalb werden sie von S1-S8 zur Zeit t2 geliefert, usw. für die Bits der Strecken LRE3-LRE8. Es ist ersichtlich, daß zur selben Zeit, in der die Schaltung CSP eine Serien-Parallel-Umsetzung bewirkt, sie gleichzeitig eine Supermultiplexierung der ankommenden Strecke bewirkt.

Die Schaltung nach Fig. 4 ist im wesentlichen identiscl mit der in Fig. 2, mit der Ausnahme, daß die alphanumerischen Bezugszeichen, die die Eingänge, Ausgänge und die Schieberegister bezeichnen, noch mit einem Strich versehen sind. Im folgenden wird beschrieben, wie die in Fig. 4 dargestellte Schaltung für die Schaltungen DM und PS1-PS8 in Fig. 1 eingesetzt werden kann, die in Fig. 1 innerhalb des gestrichelt gezeichneten Blockes CPS dargestellt sind. Zur Beschreibung der Wirkungsweise der Schaltung CPS in Fig. 4, d.h. der Demultiplexierung der Supermultiplexstrecke vom Pufferspeicher MT zu den Eingängen ΕΊ-Ε'8 und die Parallel-Serien-Umsetzung zur Lieferung der Kanal-Bits S¹I-S'8 zu der abgehenden primären digitalen Multiplexstrecke LRS1-LRS8, die durch die Schaltung SYD richtig synchronisiert sind, wird wieder auf die Diagramme und Kurvenformen in Fig. 3 verwiesen. Dabei müssen lediglich die in den Eingängen E¹I-E'8 zugeführten Bits betrachtet werden, wie sie unten in Fig. 3 dargestellt sind, und ebenso die Bits von den Ausgänger S'1-S'8, wie sie oben in Fig. 3 gezeigt sind.

809829/0671

Zur Zeit ti werden die Bits eb11-eb18 den Parallel-Schreib-Eingängen des Schieberegisters R¹11 zugeführt. Zur Zeit t2 werden die Bits eb21-eb28 den Parallel-Schreib-Eingängen des Schieberegisters R¹12 zugeführt und so weiter bis zur Zeit t8, in der die Bits eb81-eb88 den Parallel-Schreib-Eingängen des Schieberegisters R¹18 zugeführt werden. Außerdem befindet sich als Ergebnis der sieben dem Bit eb11 vom Schieberegister R'21 zugefügten sieben Schiebevorgänge dieses Bit eb11 zur Zeit t8 in der letzten Stufe des Schieberegisters R'21. Auf ähnliche Weise ist von der Zeit t2 zu der Zeit t8 das Bit eb21 sechs mal durch das Schieberegister R'22 geschoben und befindet sich somit zu dieser Zeit t8 ebenfalls in der letzten Stufe des Schieberegisters R'22, usw. Auf diese Weise liefert bei der nächsten Zeit ti das Schieberegister R¹21 das zuvor eingeschriebene Bit eb11, das Schieberegister R'22 liefert daneben das Bit eb21 der danebenliegenden abgehenden Strecke, das Schieberegister R'23 liefert daneben, also gleichzeitig parallel laufend, das Bit eb31 , ..., und das Schieberegister R¹18 liefert daneben, also gleichzeitig, das Bit eb81. Diese Bits bilden die Signale, die zur Zeit ti von S'1-S'8 geliefert werden. Es ist ersichtlich, daß dadurch sowohl die oben genannte Demultiplexierung der Supermultiplexstrecke als auch die Parallel-Serien-Umsetzung erreicht worden sind.

Wie bereits oben erwähnt, können die in den Fig. 2 und I

4 dargestellten Schaltungen ebenso primäre PCM Multiplexsysteme :

verarbeiten, die 24 Kanäle aufweisen und mit 1,544 kBit/s arbeiten. Bekanntlich enthält in derartigen Systemen eine Ubertragungsperiode 193 Bit, wobei die ersten 192 Bit 24 digitalen Kanälen mit 64 kBit/s entsprechen und das letzte Bit ein Synchronisier- und/oder Signalisier-Signal darstellt. In diesem Fall hat das in Fig. 2 und 4 dargestellte Zeitsteuersignal h eine Frequenz von 1,544 MHz, wobei ein Impuls periodisch weggelassen ist.

809829/0671

Wenn der Pufferspeicher MY mit einer höheren Rate als 2MBit/s arbeiten soll, können mehrere Schaltungen CSPI-CSPn parallel geschaltet werden, wie es In Fig. 5 dargestellt ist. Auf diese Weise wird eine Super-Multiplex-Strecke mit 256 Kanälen gewonnen. Fig. 6 zeigt, wie eine solche Super-Multiplexstrecke mit Hilfe von η Schaltungen CSPI-CSPn demultiplexiert werden kann, wobei η gleich 8 ist.

Wenn die ankommenden digitalen Multiplexstrecken synchrone Multiplexstrecken 2. Ordnung sind, kann die Schaltung gemäß Fig. 7 verwendet werden. Z.B. ist es bei einem Multiplexsystem 2. Ordnung, das mit 8,224 MBit/s arbeitet, bekannt, daß dieses System 132 Kanäle enthält, von denen maximal 128 Kanäle Telephon- oder Daten-übertragungsschaltungen zugeordnet und Bits in vier aufeinanderfolgenden 8-Bit-Wörtern eingefügt sind.

j Parallel geschaltete Schaltungen CSP1-CSP4 gemäß Fig. 7 dienen ' zur Demultiplexierung der Multiplexstrecke 2. Ordnung. Sie bewirken eine Serien-Parallel-Umsetzung der resultierenden digita- j len Daten und liefern eine Super-Multiplexstrecke, die mit j 2,048 Mbit/s arbeite. Die Schaltung nach Fig. 8 mit den Schaltungen CPS1-CPS4 ermöglicht die reziproke Operation. Wenn die Supermultiplexstrecke mit 8,224 Mbit/s arbeiten soll, werden , die Multiplexier-Operationen vorgesehen, wie sie in Fig. 5 i und 6 dargestellt sind.

Insbesondere sei bemerkt, daß die oben beschriebenen Umsetzer-Schaltungen weniger Torschaltungen aufweisen als bekannte Schaltungen. Sie sind auch als integrierte Schaltungen ausführbar, wodurch sich die Kosten beträchtlich senken lassen.

809829/0671

Wenn an Stelle der Verwendung von Bits in Form von 8-Bit-Wörtern die Daten-Bits in n-Bit-Wörtern angeordnet sind, würden die hier beschriebenen Schaltungen η Eingänge und η Ausgänge, η Eingangs-Schieberegister mit η Stufen und η - 1 Ausgangs-Schieberegister sowie ein Steuer-Schieberegister mit η-Stufen aufweisen.

809829/0671

Claims

EIKENBERG & BRÜMMERSTEDT

PATENTANWÄLTE IN HANNOVER

Alain Roche 275/17

Patentansprüche :

Umsetzer zum Umsetzen von Serien-Kanal-Daten einer Vielzahl von primären digitalen Multiplexstrecken in Parallel-Kanal-Daten einerseits und zum Vervielfachen der Parallel-Kanal-Daten zu einer Supermultiplexstrecke andererseits, die in einem Kanal-Zeitabschnitt ebenso viele Parallel-Kanal-Daten wie die an den Umsetzer angeschlossenen primären digitalen Multiplexstrecken enthält, dadurch gekennzeichnet, daß die Kanal-Daten in 8-Bit-Wörtern angeordnet sind und von acht primären digitalen Multiplexstrecken empfangen werden, deren Ubertragungsperioden vor der Zuführung zu dem Umsetzer synchronisiert sind, daß sieben Serien-Schreib- und Serien-Lese-Ausgangs-Schieberegister vorgesehen sind wobei die ersten Ausgangs-Schieberegister aus sieben Stufen, die zweiten Ausgangs-Schieberegister aus sechs Stufen bestehen usw. bis zu den siebten Ausgangs-Schieberegistern aus einer Stufe, daß der Umsetzer außerdem acht Eingänge aufweist, die jeweils mit den acht ankommenden primären digitalen Multiplexstrecken verbunden sind, daß weiterhin acht Parallel-Schreib- und Serien-Lese-Eingangs-Schieberegister aus je acht Stufen vorgesehen sind, daß die acht Umsetzer-Eingänge vervielfacht und jeweils mit den Schreibstufen-Eingängen der Eingangs-Schieberegister verbunden sind, daß der Leseausgang des ersten Eingangs- Schieberegisters mit dem Schreibeingang des ersten Ausgangs-Schieberegisters verbunden ist

809829/0671

OftlÖiNAL INSPECTED

usw. bis zur Verbindung der Leseausgänge der siebten Eingangs-Schieberegister mit den Schreibeingängen der siebten Ausgangs-Schieberegister, daß ferner acht Umsetzer-Ausgänge mit den Leseausgängen der Ausgangs-Schieberegister und dem Leseausgang des achten Eingangs-Schieberegisters verbunden ist, daß ferner ein in sich geschlossenes achtstufiges Parallel-Lese-Steuerregister vorgesehen ist, daß jede Signalverschiebung in dem Eingangs-Schieberegister, dem Ausgangs-Schieberegister und dem Steuerregister mit der Bitrate der primären digitalen Multiplexstrecke erfolgt, daß jeder Schreib-Steuereingang des Eingangs- oder Steuer-Schieberegisters jeweils bei Ansteuerung mit einem Schreib-Steuersignal in dem entsprechenden Schieberegister anstelle eines Schiebevorganges einen Schreibvorgang auslöst, daß die Schreib-Steuereingänge der Eingangs-Schieberegister jeweils mit den Leseausgängen des Steuer-Schieberegisters verbunden sind entsprechend der Ordnungszahl der Eingangs-Schieberegister, und daß der Schreibeingang des Steuer-Schieberegisters mit einem Startsignal angesteuert wird.
2. Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß zum Umsetzen von Serien-Kanal-Daten in einer Anordnung von Gruppen von η Bits in jedem Kanal einer primären digitalen Multiplexstrecke der Umsetzer an η primäre digitale Multiplexstrecken angeschlossen ist und η Eingänge anstelle von acht, η Eingangs-Schieberegister anstelle von acht, n-1 Ausgangs-Schieberegister anstelle von sieben, η Ausgänge anstelle von acht und ein η-stufiges Steuer-Schieberegister anstelle eines achtstufigen Steuer-Schieberegisters aufweist.
3. Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß zum Umsetzen von Parallel-Kanal-Daten einer Supermultiplexstrecke in Serien-Kanal-Daten und zum Demultiplexieren der Parallel-Kanal-

809829/0671

Daten zur Erzeugung einer abgehenden primären digitalen Multiplexstrecke die Eingänge des Umsetzers mit Übertragungsleitungen der Supertnultiplexstrecke und die Ausgänge des Umsetzers mit den Ausgängen der Multiplexstrecke verbunden sind.
4. Umsetzer nach Anspruch 1-, dadurch gekennzeichnet, daß ein Gruppe von Umsetzern mit Multiplex-Ausgängen vorgesehen ist und di Rate des Supermultiplex-Ausgangs ein Vielfaches der Ausgangs-Multi plexrate eines Umsetzers beträgt.
5. Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß eine Gruppe von Umsetzers vorgesehen ist, deren Eingänge mit der primären digitalen Multiplexstrecke verbunden sind, die durch Demultiplexieren einer Multiplexstrecke mit einer Rate gewonnen ist, die ein Vielfaches derjenigen einer primären digitalen Multiplexstrecke beträgt.

-Beschreibung-

Bs / dm

809829/0R7 1