JP2654452B2 - 非同期で異種の可変幅の並列データパターン入力信号を直列データパターン信号に変換するための装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の背景］ 1.［発明の分野］ この発明は一般に、データを伝送するための電子構成
要素および装置に関するものであって、特に入力として
非同期の並列フォーマットデータを受取り、そして前記
データを同期の直列伝送媒体に受入れることができるフ
ォーマットに変換するシステムおよび構成要素に関する
ものである。

2.［関連技術分野の説明］ 万能非同期受信器送信器（UART）および変復調装置の
ような、標準の遠隔通信インターフェイス装置を含む多
くの装置では、それらの内部のアーキテクチャを簡単に
し、高速の動作を可能にするために同期の並列入力／出
力（I/O）クリテリアを採用する。そのような装置に、
および／またはそのような装置からそしてそのような装
置の間で並列入出力を転送または送信することがしばし
ば必要である。現在の一使用方法は、ケーブルの各導体
が並列入力または出力の１つに専用とされる、伝送媒体
として並列ケーブルを採用する。この装置は不満足なも
のであることが証明され、特にラインの長さおよび入力
および出力の数が増加するが、この理由としては配線相
互接続ハードウェアの要求、導体のカウントの増加、コ
ストの増加および信頼性の低下などが挙げられる。

さらに、上位システムの間（たとえば２つのマイクロ
プロセッサの間）を移行する並列フォーマットメッセー
ジトラフィックおよび制御情報は、各々が、たとえ異な
るデータ速度で並列データのこの異種の型が走るとして
も、典型的には並列ケーブルの個々の導体を占有する。
これはさらに信頼性およびコストの両方にマイナスの効
果を有するハードウェア要求を増加させる。

異種の並列データをマルチプレクス処理し、そしてマ
ルチプレクス処理されたデータを１つの直列インターフ
ェイス上に伝送するための直列フォーマットに変換する
ことが、前述の問題を減じ、通信ノードの間のより長い
距離を可能にするために望ましい。

非同期並列入出力が直列の通信リンクとインターフェ
イスされることを可能にする装置が周知であり、そして
使用されている。周知の方法および装置は２つの広いカ
テゴリに入り、１つは非同期直列インターフェイスを用
い、そしてもう１つは同期直列インターフェイスを用い
る。

非同期直列インターフェイスは、媒体上で交信される
データの各バイトは再同期化されなくてはならないので
これを扱うことは困難であり、最大データ速度を制限す
る。たとえば万能同期非同期受信器送信器（USART）で
の現存している同期直列インターフェイスはそれらが同
期データを要求するので問題がある。このデータはホス
トシステムまたはインターフェイス装置によって供給さ
れ得、そして通常インターフェイスプロトコルによって
特定される。これは並列／直列インターフェイスを設計
するときに制約が付加され、設計者にとってインターフ
ェイスが「不透明」なものになる。

以前に述べられた問題に加えて、直列伝送のための異
種の並列データのマルチプレクス動作およびデマルチプ
レクス動作は、典型的にはインターフェイス装置の外部
で行なわれる。これらの外部処理はさらに、システムの
複雑さ、コストおよび不透明さを増加させ、この理由と
してはホストシステムとインターフェイス装置の間に付
加のハードウェアを挿入する必要があるからである。同
じ配線上でいくつかの送信システムからデータ源をマル
チプレクス動作させる周知の装置（コンピュータシステ
ムの３状態バスアーキテクチャで典型的である）でのさ
らなる複雑さが、オンとオフを切換えることが可能なバ
ス制御器／調停器、ソフトウェア資源、およびライン駆
動器で必要となる。

最後に、多くの市場で入手可能なUART、USART、変復
調装置などは８ビットデータ入力および出力を有する。
より長いデータパターンを送信および／または受信する
ことが時には望ましく、これらはそのとき専用ハードウ
ェアを必要としたり、またはパターンをパスするための
いくつかの「ワード」の送信を必要とする。

［発明の要約］ 先行技術で遭遇した問題を克服するために、非同期で
異種の可変幅の並列データパターンを入力として受取
り、そして同期の高速同期リンクで用いるのに適したフ
ォーマットでデータを直列に出力する、この発明の好ま
しい実施例に従った単一の半導体集積回路装置である送
信器装置が開示される。

送信器チップは、異種のデータの型の間で、内部で、
自動的に切換わり、外部のマルチプレクス装置およびプ
ログラミング資源の必要をなくす。

送信器チプはモジュールであり、そのためカスケード
システムは、単一の直列インターフェイスを共有して様
々な並列のデータパターンが操作および送信されること
を可能にするために形づくられてもよい。バス制御器調
停器、ソフトウェアまたは切換可能ライン駆動器は必要
とされない。さらに、送信器装置はシステムの介在なし
にユーザのデータ入力の間でそれ自身を自動的に同期す
る。実際、開示された送信器装置は事実上ユーザにとっ
て透明である。

この発明の主たる目的は、非同期で異種の可変幅の並
列データパターンを入力として受取り、そしてユーザに
とって透明である態様で、内部で異種のデータをマルチ
プレクスし、それを直列の伝送に備えた後に、同期の直
列リンク上でデータが送信されることを可能にするため
の装置を提供することである。

この発明のさらに他の目的は、非常に様々な並列デー
タパターンが、単一の直列インターフェイスを共有して
操作および送信されることが可能になるようにカスケー
ドされてもよいモジュールの送信器装置からなるシステ
ムを提供することである。

この発明の他の目的、特徴および利点は、以下の詳細
な説明およびすべてにわたって同じ参照番号が対応する
部品を示している添付の図面を考慮すると明らかとなろ
う。

これより後に述べられる送信器システムおよび構成要
素の詳細な説明は、この発明の有益さが証明される送信
および受信データ両方のための全体システムに関してで
ある。この全体システムはそれ自身新規であると信じら
れ、そしてしばしば以下に続くテキストでは「発明」お
よび「新規のシステム」などと呼ばれる。明解さのため
に、この発明は開示される全体システムの送信器部分の
構造、内容物および動作に特定に関連して教示し、そし
て最善に認められ得ることが理解されるべきである。

［発明の詳細な説明］ この発明の特定の実施例に詳細な参照がなされ、これ
はこの発明を実施するために発明者によって現在考えら
れている最良のモードを例示している。代わりの実施例
もまた簡単に適度に説明されている。

第１図はこの発明を利用するデータシンクに結合され
るデータ源を示すブロック図である。２つの型の信号は
示される具体例に従えば、それぞれブロック101および1
02によって示されるコマンド論理およびデータ源を含む
ホストシステムからの出力として示されている。ホスト
システムのこれらの部分は非同期に信号を出力すること
が仮定され、そして信号は異種であることが仮定され
る。たとえば、これより以下は「COMMAND」データと呼
ばれる制御信号は、或る速度でコマンド論理から出力さ
れ得、一方これより以下「DATA」データと呼ばれるメッ
セージトラフィックは別の速度でデータ源から出力され
得る。ホストシステム自身はマイクロコンピュータ、遠
隔通信インターフェイス装置などであり得、そしてこれ
らはシステムに入力され、そしてシステムから出力され
る非同期で異種の並列フォーマットデータを出力および
／または受信するための手段を示すという点においての
み、この開示の目的において意義深い。

第１図のブロック図はコマンド論理ブロック101から
のＭ個の並列出力と、データ源102からのＮ個の付加の
出力を示す。この発明の好ましい実施例に従えば、Ｎ＋
Ｍは12で設定され、それぞれDATAのＮは８、９または10
ビットであり得、COMMANDのＭは４、３または２ビット
であり得る。DATAのためのあり得る値を選択する理由は
標準の通信システムは従来データのために１個または２
個のパリティまたは制御ビットで８ビットのバイト（ま
たはそれの倍数）を利用するからである。この発明の好
ましい実施例で採用されたコマンドの組はすべての正当
なコマンドを特定するために２ないし４ビットしか必要
としない。Ｍ、Ｎおよび12に等しいＭ＋Ｎの選択は任意
の値であり、これはここで好ましい実施例を支持する
が、この発明の範囲および精神から逸脱することなく異
なることもあり得ることが当業者にとって明らかとなろ
う。

第１図のＭ＋Ｎ信号は、送信器装置103に並列に入力
されて示される。非同期入力のデータ幅は可変であり、
そしてユーザによって、好ましい実施例が許容する８、
９または10ビットから選択されることができるのが示さ
れるであろう。

送信器103および受信器104は同期直列伝送媒体107で
結合され、これより後に詳細に説明される新規のシステ
ムの１つの一般化した局面を示す。システムは１個また
は２個以上の送信器と１個または２個以上の受信器を含
み、種々のモードで動作し、そして１個または２個以上
の直列リンクを利用して示されるであろう。今のところ
は、送信器103は同期リンク107を用いるために要求され
る並列／直列変換を行ない、そして受信器104は第１図
に示されるデータのための直列／並列変換を行なう処理
を逆にするといえば十分である。

最後に、第１図はＭ個のCOMMAND信号およびＮ個のDAT
A信号は送信器103に入力されたのと同じ並列フォーマッ
トで受信器104から出力されるのを示し、その出力は型
で識別され、コマンド論理105およびデータシンク106に
適切に送られる。

開示されたシステムがのように動作するかをよりよく
理解するために、送信器103としての役割を果たすに適
切な送信器の詳細な説明がまず述べられる。この説明は
送信器の好ましい実装の配置および詳細な機能説明、そ
の種々の動作モードおよびシステムでのあり得る形態の
説明、および時間方向で送信器を通るデータの流れを視
覚化するためのタイミング図の呈示を含むであろう。

送信器の説明に引き続いて、受信器104としての役割
を果たすのに適切な受信器が同様の態様で説明されるで
あろう。

送信器と受信器の説明が一緒にされて完全に新規のシ
ステムの動作を説明することになろう。

1.［送信器］ 第２図はこの発明の好ましい実施例に従って実装され
た送信器チップのためのピンの図である。選択されたパ
ッケージは、それがユーザのPCボードで最もわずかな空
間しか占有せず、そしてコストも最小であるので28のピ
ンのプラスチックの有鉛のチップキャリヤ（PLCC）であ
る。選択するパッケージおよびピンの数などは開示され
たシステムの所望の応用に合うように変えられてもよい
ことは当業者にとって明らかであろう。

12のDATA/COMMAND入力が12のライン入力、201として
第２図に示されている。これらはホストシステムからの
12の信号であって、好ましい実施例に従えばそれぞれDA
TAの８、９または10ビットそしてCOMMAND情報の４、３
または２ビットであり得る。第２図にはまた、１ストロ
ーブ（STRB）入力202、1ACK出力203、1CLOCK入力／出力
204、出力205として示される２差動直列ECL出力、直列E
CL入力206、２クリスタル（XTAL）ピン207および208、
１フィルタピン209、１データモード選択（DMS）入力21
0、１カスケード／ローカルモード選択（CLS）入力21
1、3VCCピン212、２設置ピン213の、合計28のピンが示
される。入力および出力の目的は第３図を参照して考察
されるが、これは第２図に示されるように、実装される
とき送信器103を示すために図面に引き続き用いられて
いる論理記号を示す。

第３図のDATAピン０ないし７はホストシステムから並
列メッセージトラフィック（DATA）を受取る。送信器10
3はこれらの入力を以下に説明される態様でラッチし、
コード化し、そして送信するであろう。

第３図のピンＡは第３図の「DMS」ピンで示されるデ
ータモード選択ピンの状態に依存して、DATAかまたはCO
MMAND入力のどちらかである。DMSピンの目的および種々
の状態は第３図を参照してこれより後に説明される。ピ
ンＢもまたDMSピンの状態に依存して、DATAまたはCOMMA
ND入力のどちらかであろう。

第３図のCOMMANDピン１および０は、ホストシステム
から並列のCOMMAND情報を受取る。

DATAはＡおよび／またはＢが、COMMANDまたはDATA入
力として役割を果たすかどうかに依存して幅が８、９ま
たは10のいずれかであり得る。同様に、そしてその結果
COMMANDは幅が４、３または２ビットのいずれかになろ
う。

規約では、COMMANDデータはDATA入力のパターンの代
わりに送信器103によってラッチ、コード化および送信
され、すなわちCOMMANDデータはDATAデータより高い優
先権を有することを規定されている。たとえばコマンド
ビットがすべて「ロー」の「空の」コマンドは送信器10
3によって自動切換の信号を送り、DATA入力パターンを
受取るように用いられてもよい。

第３図のSTRBで示されるストローブ入力は、この発明
の好ましい実施例では信号であると規定され、これは送
信器103に提示されたDATAまたはCOMMAND入力が送信器に
ラッチされることを引き起こす。入力ストローブ信号の
立ち上がり端縁は、選択によって適当な入力が送信器10
3にラッチされることを引き起こすと仮定されるであろ
う。STRBがラッチ処理を始める態様が第７図を参照して
これより後に詳細に説明される。

この発明の好ましい実施例に従えば、送信器103への
前述の入力のすべてはTTLコンパチブルである。

第３図はまた（「肯定応答」に対して）ACKと記され
た出力ピンを示す。この出力は入力DATAまたはCOMMAND
が送信器チップに置かれた入力ラッチによって受取られ
た後、ストローブ入力の立ち上がり端縁に続いて立ち上
がるために選択される。ACKは入力ラッチが入力データ
を含むとき立ち上がるであろう。送信器103の機能説明
と第７図の説明とに関連して以下のことが理解されるで
あろう。すなわち、まず第１に入力ラッチに向けられた
データが、送信器でさらに処理をするために移される機
会を持つ前に、もしストローブ入力が２回目に断定され
るなら、ACKは遅延されることが理解されるであろう。A
CK出力はまたストローブ入力の「ロー」に応答して立ち
下がるように設計されている。この発明の好ましい実施
例に従えばACK出力はTTLコンパチブルである。

第３図はまた、TTLコンパチブル双方向のクロックピ
ンを示す。この発明の好ましい実施例に従えば、この入
出力ピンはすべての内部の論理を駆動されるためにクロ
ック基準を供給し、そして送信器103のような送信器が
一緒にカスケードされるとき同期を与える。

この際いくつかの基本的な規定がなされ、送信器がど
のように動作するかを理解する際に有用であろう。

このセクションで用いられる送信器を説明する言葉の
「上流」および「下流」は、２つの直列に接続された送
信器の関係および直列の伝送媒体への近接具合を説明す
る。上流の送信器はその下流の隣接するものより伝送媒
体から遠くにあると規定される。

送信器について述べるとき、「LOCAL」モードおよび
「CASCADE」モードはその２つの起こり得る動作モード
を示す。

LOCALモードでは、送信器は直列伝送媒体に直接接合
される。このモードは送信器が幅が１パターン広いデー
タパターンを獲得し、それを私用直列リンクに送るため
に用いられているとき最も有益である。

CASCADEモードでは２個または３個以上の送信器が含
まれる。１つの送信器がLOCALで動作する一方、CASCADE
モードで動作していると言われている他方の送信器は直
列につながれ、LOCALモード送信器より上流にある。CAS
CADEモードは、究極的に単一の共有の直列リンクに送信
されるべき多くのパターン幅があるデータパターンの獲
得および転送を可能にするには、最も有益である。

ここでCLOCKピンの説明に戻る。ピンは送信器がLOCAL
モードのとき出力として可能化される。出力はオンチッ
プクリスタル発振器の周波数で動作する自走クロックと
しての役割を果たす。CASCADEモードでは、CLOCKピンの
出力は不能化され、そしてピンは入力のみの働きしかし
ない。

CLOCKの信号は内部の、すなわちオンチップの位相ロ
ックループ（PLL）マルチプレクサを基準として用いら
れ、そしてここで示されるように、カスケード送信器の
ための同期基準として用いられてもよい。送信器のため
内部状態機械として働くマスタカウンタはクロック信号
の立ち下がり端縁に同期化される。マスタカウンタの動
作および機能は、一部が送信器のクロック発生器の機能
説明のところで、そして一部が第８図の説明でこれより
後に説明されるであろう。

第３図はこの発明の好ましい実施例に従って直列デー
タ入力を受取るように働くSERINピンを示す。これは＋
5.0Vを基準としたECL電圧の揺れを受取るECLコンパチブ
ル入力であるように選択される。このピンは、いかなる
上流の送信器のSEROUT＋出力ピンにも（これから後第３
図を参照して説明される）に直接結合され、上流の送信
器が存在しないときは、いかなる入力もSERINピンで受
取られない。

第３図で示される２つの出力ピンはSEROUT＋およびSE
ROUT−と記されている。これらのピンは差動直列データ
を出力する。これらの差動ECL出力は＋5.0Vを基準とし
たECL電圧レベルでデータを発生する。この発明の好ま
しい実施例に従えば、出力は分離コンデンサを介して50
オームの終端ラインを駆動することができる。以前に示
されたように、SEROUT＋は下流のいずれかの送信器のSE
RINピンに結合され、そして下流の送信器が存在しない
ときSEROUT＋およびSEROUT−は第１図に示される媒体10
7のような同期直列伝送媒体に結合される。

第３図はさらに４個のピンX1、X2、DMSおよびCLSを示
し、これらは「非論理」ピンである。X1およびX2はXTAL
入力ピンであって、第２図にピンX1およびX2に接続され
て示される並列共振クリスタルの基準周波数で発振する
オンチップ発振器に接続される。

この発明の代わりの実施例に従えば、X1はまた外部の
周波数源によって駆動されてもよい。

以前に示されたようにDMSピンは、DATAパターン幅を
選択するために用いられてもよく、これはその結果COMM
ANDパターン幅を決定する。この発明の好ましい実施例
に従えば、DMSが接地（GND）に配線されると、送信器は
COMMANDが４ビットで、DATAが８ビット幅であることを
仮定する。DMSがVCCに配線されると、DATAは９ビット幅
で、COMMANDが３ビット幅であることを仮定する。もしD
MSが浮動したままであるならば（または1/2VCCで終端と
されるなら）、COMMANDが２ビットでDATAは10ビット幅
であることが仮定されるであろう。

こうして、DMSは送信器が処理することができるDATA
の可変の幅を収容するためにシステムのユーザによって
配線されてもよい。

最後の非論理ピンであるCASCADE/LOCAL選択（CLS）ピ
ンは動作の送信モードを選択されるために利用される。
VCCに配線されるとき、送信器はそれがカスケードさ
れ、下流の隣接するものを有することを仮定する。この
モードでは送信器は非ゼロ復帰（NRZ）データを出力す
る機能を果たし、そしてクロックの信号源は別の送信器
であることが仮定された外部の信号源であろう。

規約では、そして発明の範囲を制限することなしに、
送信器はそれらのSEROUT＋およびSEROUT−出力でNRZデ
ータを発生し、そしてNRZデータをそれらのSERINピンで
受取るが、この場合LOCALモードで動作する送信器は除
く。LOCALモードでは、送信器は直列リンク上のデータ
伝送のために採用されるコード化の規約に従うために
「１」についての非ゼロ復帰逆転（NRZI）データを出力
する。これらの規約はこれより後に詳細に論じられる。

CLSが接地に配線されると、送信器はそれが直接伝送
媒体（LOCALモード）に結合されることを仮定する。

最後に、CLSが浮動すると、送信器は検査モードに入
る。この発明の好ましい実施例に従えば、送信器の内部
回路は、オンチップクロックマルチプレクサが切換えら
れ、そして内部の論理が直接X1からクロック動作され
て、このモードで検査されてもよい。

VCCへの３つの接続、GNDへの２つの接続およびフィル
タピンが第３図には示されていないが第２図で参照され
る。

VCC接続はTTL入出力回路に電流を供給するTTL VCC
と、ECL出力回路に電気を供給するECL VCCと、内部の
論理およびアナログ回路のすべてに電流を供給するCML
VCCである。TTL VCC、ECL VCCおよびCML VCCはす
べて互いから分離しており、内部の雑音結合を減じる
が、この発明の好ましい実施例に従えば、共通の外部の
5V供給源に接続されるであろう。

GND接続は、TTL入出力回路によって用いられるTTL G
NDと、すべての内部論理およびアナログ回路によって用
いられるCML GNDである。これらの２つの接地は内部の
騒音結合を減じるために別々にされているが、この発明
の好ましい実施例に従えば共通の外部の接地基準に接続
される。

第２図に示されるフィルタピンは、ローパスフィルタ
がPLL周波数マルチプレクサに加えられることを可能に
するために用いられてもよい。そのようなフィルタは比
較的非臨界的な接地に至るコンデンサからなる。

送信器103の機能説明は第４図、第５図、第６図、第
７図、第８図および第９図を適当に参照してここで提示
される。

第４図は２つの送信器の具体例を示し、各々はホスト
システムと私用直列リンクの間に置かれ、各送信器はLO
CALモードで動作するように設定される。

第５図は幅に広いデータパターンを編成し、単一の直
列リンクを共有するカスケード送信器の具体例を示す。

第６図は送信器チップ103の集積回路の機能ブロック
図を示し、第３図のピンの図で示されるのと同じ入力お
よび出力を示す。

第７図、第８図および第９図は第６図の部分の説明を
助ける。

第４図を参照すると、システム401およびシステム402
の２つのホストシステムが示され、それらの各々は、そ
れぞれ送信器405および406に入力を与えているのがわか
る。ホストシステム401はDATAの８ビットを送信器405に
入力するのが示され、そして送信器405のDMSピンは８ビ
ットモードを意味するGNDと等しいのが示される。COMMA
ND入力はこの場合４ビット幅であることに気付くべきで
ある。送信器405および406のいずれもそれらのSERINピ
ン上に入力を有さず、そして両方の送信器のCLSピンは
接地され、LOCALモード動作を意味することもさらに気
付くべきである。両方の送信器は直列に別々に私用の直
列リンク410および411に結合され、すなわち両方の送信
器は実際LOCALモードであることに注目されたい。

送信器406のDMSピンはVCCに接続され、送信器406がホ
ストシステム402からDATAの９ビットとCOMMANDの３ビッ
トを受取るべきことを示すことにもまた気付くべきであ
り、これは実際場合に応じて示される。

各ホストシステムの一部分として示される別々のデー
タ経路の制御論理は、送信器405および406のSTRBおよび
ACKピンに結合されることにもまた気付くべきである。
この論理はこの発明の部分を構成するわけではないが、
（ａ）入力がDATA/COMMANDピンで提示されているとき、
STRBのストローブ信号を送ることで送信器に信号を送
り、そして（ｂ）入力が送信器によって受取られると、
ACKの肯定応答を受取る機能を果たす。ACKの出力がどの
ように、そしていつ発生されるかを含めて、送信器がス
トローブ信号に応答する態様が第７図を参照にしてここ
で詳細に説明される。

最後に、送信器405のCLOCKピンが（CLSはローである
ので）出力として可能化され、そして送信器405を駆動
するのみならず、そのX1ピンを介して送信器406も駆動
する示された具体例に用いられていることに気付くべき
である。

第５図を参照すると、ホストシステム501、502および
503（それらのすべては共通のデータ経路制御論理504を
共有して示される）は送信器505、506および507の各々
に並列にDATAの８ビットとCOMMANDの４ビットを別々に
入力するように設定される。送信器505、506および507
はすべて共通のSTRB入力を有し、すなわちデータは実
際、送信器に３つのパターン幅で入力される。

送信器506からデータ経路制御論理504までの単一のAC
K出力は、すべてのカスケードされたデータ（すなわち
この場合全部で３つのパターン）は直列につながれた送
信器を介して伝播され、新しいデータが以前に入力され
た情報に重ねて書込むことなく受取られるようにホスト
システムに信号を送るために用いられる。それによって
ACKが出力される、すなわち適切な時間で立ち上がるこ
とを引き起こされる態様は、第７図を参照してここで詳
細に説明される。

直列リンク508に最も近いLOCALモード送信器は、その
CLSピンが接地され、一方上流の送信器はCLSがVCCに接
続され、それらは実際CASCADEモードで動作しているこ
とを意味することに注目されるかもしれない。

送信器505のSERINピンは、入力を送信器506のSEROUT
＋ピンから受取り、そして送信器506は順にそのSERINピ
ンで送信器507のSEROUT＋ピンから直列入力を受取るこ
ともわかるであろう。送信器507のSERINピンではいかな
る入力も受取られない。

送信器505のSEROUT＋およびSEROUT−出力は直列伝送
媒体508に結合されて示され、一方送信器505のCLOCK出
力（CLSが「ロー」であるので出力が存在する）はそれ
らのそれぞれのCLOCK入力ピンを介して同期して送信器5
06および507を駆動する。最後に、クリスタルは、ボー
ド送信器505上にクロック発生器（第８図を参照して説
明される）に基本の周波数を与えるために送信器505のX
1およびX2に接続されて示される。

第６図を参照した送信器の詳細な機能説明は、その種
々の動作モードの所与の送信器を介して任意のDATA/COM
MAND入力の追跡を可能にするであろう。しかしながら、
この詳細な機能説明に進む前に、送信器の機能の簡単な
説明が、この発明の好ましい実施例に従ってなされたい
くつかの過程および採用された規約の論議と共に述べら
れるであろう。

各送信器の基本機能はそのラッチに置かれているデー
タをコード化し、直列化し、そしてシフトすることであ
る。CASCADEモードでは、出力は別の送信器に対してで
ある。LOCALモードでは、出力は直列リンクに対してで
ある。

送信器の機能詳細を説明するために用いられる具体例
は、独特なデータパターンの、これより後はSYNCと呼ば
れるものが、もし新しいデータがホストシステムによっ
て送られていないなら、LOCALモードで動作する送信器
によって自動的に発生されることを仮定する。

CASCADEモードでは、すべての送信器は新しいデータ
がホストシステムによって送られるべきでないときはい
つでも、それらのSERINピンのいかなるデータも送る。
この規則の例外は、最も上流の送信器はその並列データ
が送られた後にSYNCパターンを発生するであろうという
ことである。最も上流の送信器はそのSERINピンにいか
なるデータも受取らないことを思い出すべきである。

CASCADEモードで発生されたSYNCは、直列リンク上に
シフトされるまですべての下流の送信器を通って伝播す
るであろう。SYNC発生は新しいデータがカスケード送信
器に入力されるまで続く。

LOCALおよびCASCADEの両方のモードで送信されたパタ
ーンの間の空間は、SYNCパターンで満され、リンクの同
期化を維持し、そして受信器の説明を参照して詳細に説
明されるべき受信器PLL回路をロックした状態に保つた
めにパルスを与える。

この発明の好ましい実施例に従って選択されたSYNCパ
ターンは、自動利得制御（AGC）の光ファイバトランシ
ーバ回路をそられの通常の範囲に保つためにゼロDCオフ
セットを有するであろう。これは、直列リンクが光ファ
イバの伝送媒体を必要とするのに十分な速度で動作する
ことが所望されるとき、重要な特徴である。

SYNCパターンはまた、そのパターンが通常のデータの
流れの中では決して起こらないように選択される。この
特徴はSYNCが記号境界を設定および観測するために用い
られることを可能にする。

SYNCパターンが発生される好ましい態様は、第６図に
示される入力バッファ直列入力データ修飾子（SIDQ）60
8の説明を参照にして説明されるであろう。

好ましい実施例に採用される２つの規約はここで論じ
られる必要がある。１つ目は、思い出されるであろう
が、記号データが送信器入力ラッチに入力される基準が
できている、ストローブ入力での最小の間隔の要求であ
る。第２図は、この発明の好ましい実施例で用いられる
データコード化機構である。

間隔要求に関して、カスケードシステムは、すべての
データがすべてのチェーンを伝播する時間を有するまで
送信器をストローブしないように注意することだけが必
要である。この理由は、規約では、STRBの入力は並列の
データが、どのデータがSREINピンで入力されるかに関
係なく、ラッチされ、コード化されそして送信器のシフ
タにロードされることを引き起こすからである。SERIN
データが送信器を通ってシフトされる唯一のときは、並
列経路に新しいデータがないときである。これはSTRB入
力に最小のパルス空間の要求をする。最小の間隔はカス
ケードチェーンのDATAパターンの数に対して１を加えた
ものと等しい（カスケードデータストリングの間に最小
の１つのSYNCを可能にするために）。この規約の例外
は、CASCADEモードの自動繰返し特徴を用いるときに発
生する。この特徴が用いられるとき、多数の幅の広いデ
ータパターンはSYNCで広いパターンの空間を満たすこと
なく、互いに接して直列リンク上に出力される。

非同期システムでは、ACKラインは最小のストローブ
間隔を決定するために用いられ得る。送信器がそのSERI
N入力に直列データ入力を有するとき、それはSYNCがシ
フタで検出されるまでSTRB入力に応答してACK出力を遅
延させるであろう。この遅延されたACKは、新しいSTRB
を可能化／トリガするために用いられ得る。SYNCを検出
するための、そしてACK出力を制御するための方法は、
第７図に示されるフローチャートを参照して説明される
であろう。

この発明の代わりの応用では、ホストシステムが同期
式であり、送信器の送信速度に同期され、STRBの間の間
隔は送信論理のカウンタによって決定され得る。

コード化規約の関して、並列のデータを直列のデータ
にコード化するために送信器によって用いられる好まし
いコードは、いかなるデータパターンにも十分な数の
「フラックス（flux）変化」があることを確実なものに
しなくてはならず、そのためこれらの後に受信器に関し
て詳細に説明されるべき受信器同期装置PLLは、同期を
維持することができる。これは、遷移の間の最大時間を
意味する。米国規格協会（ANSI）X3T9.5（FDDI）委員会
は、最大の３つの連続した非遷移ビット時間でコードを
選択している。この発明の好ましい実施例はこのコード
化規約を組入れているが、しかしながらこの選択によっ
てこの発明の範囲が制限されることは意図されていな
い。

FDDIコードは、「１」は遷移によって示され、そして
「０」は遷移しないことによって示されると仮定する。
これは１つについての非ゼロ復帰逆転、すなわち「NRZ
I」コードである。このシステムでは、「１」はハイ／
ローの遷移またはロー／ハイの遷移であり得、そして
「０」は静的ハイまたは静的ローであり得る。再び、こ
の発明の好ましい実施例は同じ規約を用いるであろう。

コードは記号パターンが、「ロー」時間と同じ平均量
の「ハイ」時間を有するように選択される。この「DCバ
ランス」は、AC結合されたシステムに騒音効果を引き起
こしたデータを最小にするための試みであって、そこで
はDCシフトはデータ回復での誤りを引き起こし得る。こ
れらの誤りは回復波形でジッタとして現われる。

送信器で用いられる好ましいエンコーダは、第６図に
603として示され、これは採用された規約に従って直列
伝送で、８、９または10ビットのデータを10、11または
12のビットパターンにコード化する。コード化はデータ
エンコーダ603でルックアップテーブルを有するROMを用
いて達成され得る。

この発明の好ましい実施例を実現するためにここで以
下に続けられる以外のコード化規約は、この発明の範囲
または精神から逸脱することなく採用されてもよい。実
際、他のコード化規約のSYNC間隔要求などは、システ
ム、騒音許容標準、受入れられる誤り率などの応用が許
せば利用されてもよい。ここで採用される規約を実現す
るための種々のコード化機構は、当業者にとって周知で
あり、たとえばANSI X3T9.5の仕様のそれ自身を見ると
よい。送信器および受信器の機能説明の段階を完了する
と、当業者にとって、開示されたシステムが実際コード
から独立していることが明らかとなろう。

第６図の詳細な説明に移ると、DATA/COMMANDデータは
DATAピン０ないし７、ピンＡ、ピンＢおよびCOMMANDピ
ン１および０に入力されて示される。例示のためだけ
に、DATAの８ビットおよびCOMMANDデータの４ビットが
ホストシステムによって提示されることが仮定される。
この場合DMSピンが接地され、DATAはデータピン０ない
し７で現われ、そしてCOMMANDはピンＡおよびＢ、コマ
ンドピン１および０で現われるであろう。

データはSTRBピンに与えられている外部のストローブ
信号によって並列入力ラッチ601にクロック動作され
る。第４図および第５図を参照して示されるように、ホ
ストシステムがデータを送信器に提示する準備ができて
いるとき、ホストシステムの一部としてそれらの特徴が
示された型である、データ経路制御論理によってこれは
達成されてもよい機能である。

第６図に604として示されるSTRB/ACK回路は、入力と
して以下のものをとる、すなわち（１）ホストシステム
からのリード651上の２状態ストローブ信号と、（２）
それ自身はこれから先に詳細に説明されるであろうクロ
ック発生器605からの、達成された時間方向の「バイト
境界」のリード652上の表示と（バイト境界は選択され
たデータモードとシステムの動作周波数に依存して10、
11または12ビットの間隔で発生する、（３）SYNCパター
ンがシフタにあるかどうかを示すリード653上のシフタ6
06からの入力と、（４）送信器がLOCALまたはCASCADEモ
ードのどちらであるかに関連したリード654上の入力と
をとる。

回路604の出力は、（１）送信器に提示されたデータ
が入力ラッチ601によって受取られることを可能にする
リード655上のラッチ信号と、（２）第７図に示される
フロー図に従ってリード656上で出力されるべき２状態
肯定応答信号のACKである。

第７図はこの発明の好ましい実施例に組入れられたス
トローブ／肯定反応ハンドシェイクプロトコルを守るた
めの１つの方法のフローチャートを示す。ハンドシェー
クプロトコルを達成するための他の方法および回路は、
この発明の範囲から逸脱することなしに当業者には思い
当たるかもしれない。

第７図に示されるフローチャートへの入力およびフロ
ーチャートからの出力は、STRB/ACK回路604で示された
ものと同じである。第７図のフローチャートによって要
求される機能は、標準型のすぐ手に入る論理構成要素に
よって実現されてもよいことは当業者によって認められ
るのであろう。

STRB/ACK回路はリード651を連続的に監視し、STRBが
上昇するのを監視する。これはホストシステムが、入力
データを第６図の並列入力ラッチ601に入力する準備が
できていることを示している。この機能は四角記号70
1、702およびループ703によって第７図に示される。STR
B信号は第６図および第７図の両方のリード651で入力さ
れて示される。

STRBが立ち上がっていることが決定されさえすれば、
回路604は第７図の四角記号704によって示されるように
「ラッチ全ビット」を監視する。この発明の好ましい実
施例に従えば、ラッチ全ビットセットは、入力ラッチ60
1に以前に置かれたデータが依然としてエンコーダラッ
チ602によって受取られていないことを示す。こうし
て、このビットがセットされるとき新しいデータがホス
トシステムによって入力されることを可能にすることに
よって、既に入力ラッチ601にあるデータが重ね書きさ
れることが引き起こされるであろう。規約では、ラッチ
全ビットはSTRBが立ち上がろうと立ち上がらなかろうと
各バイト境界でクリアされる。

判断の四角記号705は監視されたラッチ全ビットを検
査する。もしラッチ全ビットがセットされると（すなわ
ち入力ラッチが空でない）、リード652上のクロック発
生器によって入力されたバイト境界信号が監視される
（四角記号706）。送信器は入力ラッチをバイト境界で
エンコーダラッチに転送するように構成される。ループ
707はバイト境界が判断の四角記号708によって決定され
るように到達されるまで入力される。

一度バイト境界が達成されると、ラッチ全ビットはク
リアされ（四角記号709）、ラッチ空決定がなされ（四
角記号704および705）、そしてリード655上のラッチ出
力信号は呼出される（四角記号710を参照）。同時にラ
ッチ全ビットはセットされ、次のバイト境界が到着する
までセットされたままである。

次に、送信器の選択されたモードはリード654上に保
持されるCLSピンの入力を検査することによって監視さ
れる（四角記号711）。判断四角記号712は、モードがCA
SCADEかそうでないか（すなわちLOCALでないか）をチェ
ックする。CASCADEモードでは、送信器の１つがACK信号
（第５図参照）を供給するように指定されており、これ
はCASCADEモードではACKがすべてのデータがカスケード
送信器を通って伝播する見込みを持つまで立ち上がるこ
とができないからであることを思い出すべきである。た
とえば、LOCALモードで動作しているものに最も近いカ
スケード送信器のSYNCは、いかなるデータの重ね書きを
引き起こすことなしに新しいデータが受取られたか（す
なわちそれはSTRBにとって適切な時間であるか）を示す
であろう。もしCASCADEモードが回路604によって検出さ
れるなら、上に述べられた理由で、四角記号713および7
14はSYNCの指示のためにリード653を監視しなくてはな
らない。これはループ715を介して達成される。明らか
に、もしカスケード送信器のACK出力が用いらないな
ら、回路のこの部分はメッセージがホストシステムに戻
ることを制御せず、そして検出されたシフタ606のSYNC
は意味のないものとなる。

もし送信器がLOCALモードで動作するなら、いかなるS
YNC検出（経路716）も（データの１つのパターン幅のみ
が送られる）重ね書きを防ぐために必要とされない。重
ね書きは以前に説明されたように、ラッチ全ビットを監
視することによって再び保護される。

最後に、STRBはいつでもホストシステムによって（ロ
ーに）任意に引き下げられてもよいので、CASCADEモー
ドでのSYNCの検出またはLOCALモードでクリアされるラ
ッチビットに応答してACKを立ち上がらせる前に依然と
してハイであるSTRBのために検査をしなくてはならな
い。

これは検査四角記号717によって示されるように行な
われる。もしSTRBが実際ホストシステムによって以前に
引き下げられたなら、回路604はSTRB入力を探すところ
に戻る。もしSTRBが依然としてハイなら、ACKは立ち上
げられ、そしてリード656（四角記号718によって示され
るように）で出力され、STRBが立ち下がるまで維持さ
れ、そうするとACKは同様に引き下げられる。

第６図に示されるクロック発生器605の説明のために
第８図を参照する。

クロック発生器605は第８図に示され、XTAL発振器851
と、マスタカウンタ852とPLL853とを含む。

クロック発生器605の起こり得る入力は、（１）ピンX
1およびX2に外部で接続されたクリスタル850（クリスタ
ルは代わりの実施例で置換され得、外部の周波数源がLO
CALモードでX1に接続される）からと、（２）リード825
を介してXTAL発振器851へのCLSピンからと、（３）リー
ド699および803を介してマスタカウンタ852へのDMSピン
からと、（４）送信器がCASCADEモードで動作している
とき双方向のリード805上での外部クロックまたは他の
周波数源からとである。第８図はリード801および802を
介して、ピンX1およびX2に結合されるXTAL発振器851を
示すことに気付くべきである。

リード825上のXTAL発振器851へのCLS入力は、（入力
がリード805を介して外部のソースから取られるとき）C
ASCADEでXTAL発振器をオフに切換え、そして（リード80
5を介した入力が禁止される場合）LOCALモードでXTAL発
振器をオンに切換えるために用いられる。

クロック発生器605の起こり得る出力は、（１）出力
リード804でビットクロック速度で走るPLL853からのパ
ルスと、（この出力は第６図にすべて示されるシフタ60
6、SIDQ608および媒体インターフェイス回路609によっ
て利用されるであろう）（２）第７図を参照して以前に
説明された態様で、STRB/ACK回路604によって利用され
るべき、マスタカウンタ852からの出力リード652のバイ
ト境界信号と、（３）送信器がLOCALモードであると
き、双方向のクロックピンへのリード805上のクロック
パルスと、（４）バイト境界でエンコーダラッチ602と
シフタ606をロードするために用いられるリード630上の
マスタカウンタ852からの「ロード」信号出力と、
（５）それがバイト境界からバイト境界までのビット回
数をカウントすると、各連続のマスタカウンタの状態を
示す、リード635上のマスタカウンタからSIDQ608への信
号とである。この最後の信号の目的は、これから後に述
べられるSIDQ608の動作を参照して説明されるであろ
う。

第８図はまた、クロック発生器605内の内部接続を示
す。XTAL発振器851はリード840および841を介してPLL85
3に接続され、PLL853はリード804および843を介してマ
スタカウンタ852に接続され、そしてマスタカウタ852は
リード845を介してPLL853にフィードバックする。

クロック発生器605はさらに以下のように動作する。
直列リンク速度は以前に述べられたように、XTAL発振器
851で作られてもよいマスタ周波数源かまたはピンX1を
介して与えられたクロック信号から得られる。この信号
は送信器がLOCALモードであるとき、CLOCKピン出力にバ
ッファされる。

CASCADEモードでは、CLOCKピン出力は（信号の競合を
なくすために）不能化され、そしてCLOCKピン入力は常
に（外部のローディング効果によって引き起こされるク
ロックの歪みをなくすために）外部の信号から取られ
る。再び、CASCADEモードではXTAL発振器851はオフに切
換えられる。

CLOCK入力は10（８ビットモード）、11（９ビットモ
ード）、または12（10ビットモード）で、PLL853を用い
て乗算される。PLL853はすべてのモードで、クロックピ
ンのためのその入力を得る。

許容可能な周波数の絶対範囲は、ユーザによって決定
されなくてはならないが、この発明の好ましい実施例に
従えば、３対１の範囲にわたって使用周波数の選択を変
化させることが可能であるべきである。

たとえば、直列リンクで125mビット／秒を達成するの
に必要とされるクリスタル周波数および結果として生じ
る使用可能データ伝送速度は以下のとおりとなろう。

使用可能なデータ速度は上に示された数よりわずかに
低いことに気付くべきであるが、これはデータの完全性
を維持するためにSYNC記号を挿入する必要があるからで
ある。速度の減少は特定的用途となり、そして一般に非
常にわずかな割合の減少となるであろう。

上の具体例で用いられるビット速度は例示のためのみ
であり、任意であることにもまた気付くべきである。

PLL853の出力（なわち乗算されたクロック入力）はビ
ットクロックである。これらのパルスは上で説明された
ようにリード804上で出力され、そしてまた各ビット間
隔の後、マスタカウンタ852を進めるためにも用いられ
る。マスタカウンタ852のDMS入力は、除算比を制御し、
そして順にリード845でPLL853にフィードバックする。

最後に、以前に説明されたように、マスタカウンタは
バイト境界信号および状態情報を、以前に特定された送
信器の種々の部分に送る。

PLL853を除くクロック発生器605のすべての構成要素
は、当業者には周知である標準型のすぐ手に入る構成要
素から構成されてもよい。受入れることができるクリス
タル発振器はモトローラのMC−12061である。マスタカ
ウンタは従来の高速２進カウンタを用いて組立てられ得
る。

この発明の好ましい実施例に従って用いられるPLL
は、２つの同時係属中の特許出願の主題である２つの構
成要素を除いてすべてすぐ手に入る構成要素を用いてい
る。

第１の同時係属中の出願は、連続番号第520,867号、1
983年８月５日に出願された。それはこの発明の譲受人
に譲渡され、ここで引用により援用される。この第１の
出願は、マスタが中心の周波数を含みそしてスレーブが
小さい方の周波数発振を追跡する、マスタ／スレーブ発
振器装置を教示する。この特徴は現在の開示の目的では
オプションである。

第２の同時係属中の出願は連続番号第605,302号で、1
984年４月30日に出願された。これもまたこの発明の譲
受人に譲渡され、ここで引用により援用される。第２の
出願は欠損パルスを無視する位相検出器でPLLを説明す
る。この特徴は、それが送信器に関連するので現在の開
示の目的ではオプションとしてみなされる。

クロック信号、ビットクロック、状態情報およびバイ
ト境界情報がどのようにしてクロック発生器605によっ
て与えられるかが説明されてきたので、ここでデータが
第６図に示される送信器を通ってどのように流れるかが
認められ得る。

データが外部のSTRB信号によって入力ラッチ601にク
ロック動作されることを思い出されたい。もしラッチが
空なら、データはSTRBの立ち上がり端縁でクロック動作
される。しかしながら、もしラッチがエンコーダラッチ
602に転送されるべき時間がなかったなら、転送は遅延
されるであろう。リード656上のACK出力信号は成功した
転送を示すことも思い出されたい。

データが入力ラッチ601でラッチされた後、エンコー
ダラッチ602は可能化され、そして実際に次のバイト境
界でデータ入力を受取る。バイト境界はリード630上で
「ロード」信号によって信号を送られるであろうことを
思い出されたい。新しい入力データがラッチ601からラ
ッチ602へ転送されると同時に、リード630上のロード信
号は、新しくコード化されたデータがエンコーダ603か
らシフタ606に転送することを引き起こす。この発明の
好ましい実施例に従えば、第６図には示されていない
が、エンコーダ603の最上位のコード化データビットが
実際に直接媒体インターフェイスに送られる。さらに、
エンコーダラッチ602の入力は直列リンクで送られるバ
イトと同期するであろう。

入力ラッチ601はエンコーダラッチ602へのデータ転送
の後に空になると考えられ、そしてそれから入力ラッチ
601は第７図を参照して以前に説明されたように、新し
いデータを受取るであろうことを思い出すべきである。

データエンコーダ603に関して、それは12のデータ入
力（８、９、10のDATAビットと４、３、２のCOMMAND入
力）をこれより以前に論じられたコード化規約を用いて
10、11または12ビットにコード化するように動作する。
COMMANDデータ入力は送信された記号を制御する。もし
すべてのCOMMAND入力がローなら、DATAビットのための
バイトが送られるであろうことを思い出されたい。もし
COMMAND入力が他のパターンのいずれかを有するなら、
そのCOMMANDを示すバイトは送信されるであろう。第６
図を参照してDMS入力は、リード699を介してエンコーダ
603に与えられ、選択されたデータ幅を特定することも
また気付くべきである。

ここで、入力ラッチ601、エンコーダラッチ602および
データエンコーダ603はすべて標準型のすぐ手に入る構
成要素を用いて実現可能であることが当業者にとって明
らかとなるべきである。ラッチは74LS374sであり得る。
以前に示されたように、データエンコーダ603はルック
アップテーブルを有するROMであり得る。

詳細に説明されるべき送信器の部分は、シフタ606、S
IDQ608および媒体インターフェイス609である。

データエンコーダ603からの新しくコード化されたデ
ータは、ロード信号がリード630上に現われるとき、シ
フタ606にロードされることを引き起こされることを思
い出すべきである。実際、シフタは、第１の入手可能な
バイト境界でエンコーダから並列にロードされ、そして
次のバイト境界までシフトされる。シフタは実際いつも
直列にロードされるが、もし並列のロードが呼出される
なら、それは媒体インターフェイス609で現われるより
前に直列データを重ね書きする。

シフタにロードされる直列データは、２つのソースの
うちの１つから来るであろう。もし送信器がそのSERIN
入力で「良い」データを受取るなら、直列データは外部
の直列入力から来るであろう。もし送信器が「良い」デ
ータを受取らないなら（好ましい実施例に従った良いデ
ータとは、決して５つの連続した零を有さないと規定さ
れる）、直列データは繰返すSYNCパターンを発生する内
部の状態機械によって発生されるであろう。

これがどのように行なわれるかについての詳細は、SI
DQ608の説明を参照して述べられるであろう。

シフタ606はユーザによって特定されたパターンの幅
に基づいて、データビットの適切な数を受取るように準
備される。DMS入力ピンで出現するこの入力は、リード6
99および698を介してシフタ606に結合される。

最後に、第６図を参照して、シフタ606はリード696上
のビットクロックによって押されると、一度に１ビッ
ト、リード697でNRZデータを出力するのがわかる。リー
ド696は、PLL853の出力リード804をタップすることが仮
定される（第８図参照）。

シフタ606はアドバンスト マイクロ ディバイシズ
インコーポレーテッド（Aadvanced Micro Devices,
Inc.）によって製作されたAM8177のビデオシフトレジス
タを利用することによって実現されてもよい。

SIDQ608は単にCASCATEモードでレベル復元バッファで
ある。LOCALモードでは、この論理はユーザのデータパ
ターンの間の空間を埋め込むためにSYNC記号を発生する
小さな状態機械を含む。

SIDQ608は、（SYNCを含む）SERINピンからリンク694
で受取られたデータ（すなわち上流の隣接のものからの
データ）をパスするか、または悪い（５個の零）データ
を認めるとSYNCを発生するかのどちらかである。悪いデ
ータは、送信器が上流の隣接物を有さないか、または例
えばシステムのパワーアップ段階の間上流の隣接するも
のが周波数をはずれているとき、発生される。

データはリード693上のビットクロック入力を参照し
てSIDQ608を介して、そしてリンク688上に１ビットごと
にクロック動作され、これはまたリード696と同様PLL85
3の出力リード804をタップすることを仮定される。

SYNCは、悪いデータの認識に引き続き、リード635上
に送られたマスタクロック852からの信号を基準として
次のバイト境界で始まるバイトの間、発生される。もし
送信器が上流の隣接するものを有し、良いデータが再度
獲得されると、良いデータは次のバイト時間フレームの
間、シフタ606に出力され始めるであろう。

この発明の好ましい実施例に従えば、マスタクロック
入力はSYNCパターンをビットごとに組立てるために用い
られ得る。SIDQ608はルックアップテーブルかまたはPAL
を有するROMであり得る。ビットの流れで検出される連
続の零の数の跡をたどるための単純なカウンタ装置およ
び内部のSYNC発生または外部のデータの通過の間の切換
を引き起こすフラグは、SIDQ608のその他の説明された
機能を実現するために用いられ得る。

送信器103の最後のブロックは媒体インターフェイス6
09である。

媒体インターフェイスを実現するための論理図を示す
第９図を参照する。インターフェイスの目的は、送信器
がLOCALモードでないなら、NRZデータを入力として取
り、そしてSEROUT＋およびSEROUT−上にNRZを出力す
る。LOCALモードでは、伝送媒体は送信器に結合される
と仮定され、そしてNRZIデータは以前に説明されたよう
に送信されるべきである。

フリップフロップ901への各ビットクロックパルスで
リード902上に供給されたNRZデータは、リード903上のC
LS入力がロー（LOCALモード）のとき、NRZIに変換され
るであろうことは第９図を参照してたやすく認めること
ができる。リード903がハイ（CASCADEモード）のとき、
NRZデータは媒体インターフェイス609によって出力され
る。

この発明の教示に従って作られた送信器への非同期で
異種の可変幅の並列データ入力の経路に完全に従ったの
で、送信器がどのように機能するかの反復が第10図およ
び第11図を参照して持たれてもよい。

第10図はLOCALモードで動作する送信器のための送信
器タイミング図である。ホストシステムは８ビット幅の
データパターンを提示している。

図はSTRB/ACKハンドシェークが一般にどのように働く
かを例示し、そして特にデータが入力ラッチからエンコ
ーダラッチに流れる機会を有する前に、STRBが２回目に
断定される状況を例示する。

INT CLKと記された図の一番上のライン（ライン１）
は、内部の送信器のビットクロックパルスを示す。これ
は８ビットモードであるので、「バイト間隔」は長さ10
ビットであろう。第10図の１ないし６の各バイト間隔
は、図面の上部を横切って示される。

CLOCK OUTPUTと示されるライン２上では、クロック
出力の立ち下がりの間の間隔が10個の内部クロック期間
として示されている。

図面のライン３は、ホストシステムによって送信器に
提示されているDATA/COMMAND入力を示す。４つのデータ
は、種々の時間の点で提示されて示される。

ライン４はホストシステムから来るSTRBパルスを示
す。これらのパルスは考えられるところでは、いつでも
来ることができ、そしていつでも引き下されることがで
きる。

STRBが断定される第１の示されるバイト間隔では、DA
TA1が入力ラッチに即座に入れられ（第10図のライン６
を参照）、それに引き続きACKが立ち上がる。STRB/ACK
回路を説明するとき、フラグは入力ラッチが一杯である
かまたは空であるかを示すことを思い出されたい。第10
図のライン６のDATA1に先行する「Ｘ」は入力ラッチが
空で、そしてDATA1がSTRBで即座にラッチに置かれ得た
ことを示す。もしラッチが一杯であったなら、次のバイ
ト境界（クロックの立ち下がり）まで遅延が呼出され、
それがエンコーダラッチに置かれることができるまで入
力ラッチのデータを保護するであろう。

（ライン５で）第１のACKは第７図を参照して以前に
説明されたように、STRBの立ち下がりに応答して立ち下
がることに注目されたい。

第１のバイト間隔の最後で、DATA1はエンコーダラッ
チ（図のライン７）にまで伝播されて示されている。ラ
イン６上の「Ｘ」は再び、ラッチの全ビット（フラグ）
は以前のバイト境界でクリアされたことを示す。

STRBが２回目断定されると、この場合では第２のバイ
ト間隔の間であるが、再びここではDATA2である入力デ
ータが直接入力ラッチに置かれることを引き起こすこと
がわかる。STRBが再び立ち下がると、ACKも同様であ
る。第２のバイト間隔の端部では、クロックが立ち下が
ると、DATA1はシフタ（ライン８を参照）に転送され、
そしてDATA2はエンコーダラッチに置かれる。

DATA3は第３のバイト間隔の間送信器に提示される
が、それは第４のバイト間隔まで送信器にストローブさ
れないことに注目されたい。バイト間隔３の間、いかな
る新しいデータも提示されなかったので、そして送信器
はそのSERINピンで入力を受取っていないので（なぜな
らそれは上流の隣接のものを有していないからである
が）SIDQはリンクの同期化を維持するために、SYNCで
「空間」を埋め込まなくてはならないことがわかるかも
しれない。

SYNCはバイト間隔５の間、シフタ（ライン８）で見ら
れるであろう。DATA1はバイト間隔３の間シフタに到着
して示され、DATA2はバイト間隔４の間シフタ内で見ら
れ、そしてSYNCが来る。

図は続いて第３のSTRBを示し、これはバイト間隔４の
間与えられ、DATA3が入力ラッチに入れられることを引
き起こす。STRBは再び出されて示されているが、この場
合DATA3がエンコーダラッチに伝播する機会を有する前
である。ACKは次のバイト境界の後、すなわちDATA3がエ
ンコーダラッチに移されてしまって初めて、この第４の
STRBに応答して立ち上がることに気付くであろう。

STRB/ACK回路の動作の結果として、DATA3はエンコー
ダラッチで見られ、DATA4は入力ラッチで見られ、一方S
YNCはシフタ内にある。

最後に、DATA3およびDATA4は順に、直列データの流れ
に入っていく。

第10図のライン９および10はこのLOCALモードでシフ
タのNRZ出力と媒体インターフェイス装置のNRZI出力と
を示す。

第11図は一方がLOCALモードで、そしてもう一方がCAS
CADEモードで動作する、２つのカスケード送信器のため
の送信器タイミング図を示す。

再び、例示のために、ライン１は内部のビットクロッ
クパルス（８ビットモードで１バイトあたり10個）を示
し、ライン２はクロック入力を示し、その立ち下がり端
縁は再びバイト境界を示す。

ライン３は各々が２つのパターンの幅である２つのデ
ータパターンを示す。DATA1およびDATA2は一方のパター
ンを含み、DATA3およびDATA4は他方のパターンを含む。

ライン４はSTRBパターンを示し、そしてライン５は送
信器（TX2）からのACKパターンを示し、そのACK出力は
ホストシステムに送り戻され、ACK信号を制御してい
る。

ライン６はLOCALモード送信器（TX1）のACKパターン
を示し、それはホストシステムに戻らず、単にSTRBを追
跡し、すなわちSTRBが立ち上がった後に立ち上がり、ST
RBが立ち下がった後に立ち下がる。

ライン７および８はそこにそれらがバイト間隔２の間
入力された送信器のエンコーダラッチでDATA1およびDAT
A2を示す。バイト間隔３では、DATA1およびDATA2はそれ
らのそれぞれのシフタに伝播されている。

バイト間隔３の端部で、ライン５上のACKがまず立ち
上がり、それに引き続きバイト間隔４でSTRBは立ち下が
り、そして再び立ち上がる。ACKは上流の送信器のSTRB/
ACK回路が送信器のシフタでSYNCを見たので立ち上が
り、これは思い出されるように、ACKをCASCADEモードで
（もしSTRBが依然として上向きなら）立ち上がらせるた
めの信号である。

STRBが再びバイト間隔４で立ち上がったとき、DATA3
およびDATA4はそれらのそれぞれの送信器（図示されて
いない）の入力ラッチに置かれ、そしてこのデータはバ
イト間隔５でエンコーダラッチにまで伝播する。

ライン９およびライン10は、前述のバイト間隔の各々
の間２つのシフタの内容物を示す。上流の送信器のシフ
タの第２のSNYCは、バイト間隔６の間、下流の送信器の
直列出力の流れでDATA3と置換されることに注目された
い。

最後に、ライン11はLOCALモードの送信器のシフタか
らの出力としてNRZのデータを示す。（すなわち、媒体
インターフェイスによってNRZIにコード化する前に） 2.［受信器］ 第12図はこの発明の好ましい実施例に従って実装され
た受信器チップのためのピンの図を示す。選択されたパ
ッケージは再び28のピンのPLCCである。

12のライン出力として示される12のDATA/COMMAND出力
1201が第12図に示される。これらは好ましい実施例に従
ってそれぞれ８、９または10ビットのDATAと４、３また
は２ビットのCOMMAND情報であり得るホストシステムへ
の12の信号である。第12図にはまた、それぞれ1202およ
び1203で示される１データストローブ（DSTROBE）およ
び１コマンドストローブ（CSTROBE）出力と、１「自分
のものを得た」（IGM）出力1204と、1CLOCK出力1205
と、入力1206として示される２差動直列ECL入力と、２
クリスタル（XTAL）ピン1207および1208と、１フィルタ
ピン1209と、１データモード選択（DMS）入力1210と、
１「次のバイトをキャッチする」（CNB）入力1211と、
１違反出力1212と、1213で示される2VCCピンと、1214で
示される２接地ピンとの合計28のビンで示されている。
種々の入力および出力の目的は、第13図を参照して調べ
られるであろうが、これは第12図に示されるように実装
されるとき、受信器104を示すための図面で引き続き用
いられる論理記号を示す。

第13図のDATAピン０ないし７と、ピンＡおよびＢと、
COMMANDピン１および０は第12図の出力1201に対応す
る。DATAピン０ないし７は、並列のメッセージトラフィ
ック（DATA）を受信ホストシステムに出力する。これら
の出力は所与の受信器によって受信される最も最近の有
効なDATA記号を表わす。

ピンＡは第13図の「DMS」ピンとして示されるデータ
モード選択ピンの状態に依存して、並列のDATAかまたは
COMMAND出力のいずれかであろう。DMSピンの目的および
種々の状態は、送信器に関して説明された受信器に関し
て同様である。ピンＢはまた、DMSピンの状態に依存し
てDATAまたはCOMMAND出力のいずれかであろう。

COMMANDピン１および０は並列のCOMMAND情報を受信ホ
ストシステムに出力する。これらの出力は所与の受信器
によって受取られる最も最近の有効のCOMMANDを表わ
す。

DATA出力はピンＡおよび／またはＢがCOMMANDまたはD
ATA入力としての役割を果たすかどうかに依存して、幅
が８、９または10ビットのいずれかである。同様に、そ
してその結果COMMAND出力は幅４、３または２ビットの
いずれかであろう。

受信器の入力は、送信ホストシステムの２つの異なる
部分から来ると仮定される。DATAは通常のデータチャネ
ルから来て、そしてホストシステムの間のメッセージト
ラフィックを示す。COMMANDデータは送信器ホストシス
テムの通信制御セクションから来る。この型のデータ
は、比較的頻繁でない速度で発生するが、メッセージデ
ータより高い優先権を有する。

受信器は、DATAパターンとCOMMANDデータパターンと
の間の差を検出し、そして各々を適切な出力ラッチに送
る。新しいパターンが出力にラッチされるとき、適切な
出力ストローブがパルス動作される。新しいDATAがスト
アされるとき、DSTROBE1202がパルス動作し、そして新
しいCOMMANDデータがストアされるとき、CSTROBE1203が
パルス動作する。CSTROBE1203はSYNCを含む、現われる
各新しいコマンドデータでパルス動作する。これらのST
ROBEのパルスの立ち上がり端縁は、新しいDATAまたはCO
MMANDデータの存在の信号を出す。新しいデータが適当
な出力で提示された後に、STROBE信号は同じバイトの真
ん中で立ち下がる。

この際いくつかの基本の規定がつくられ、これは受信
器がどのように動作するかを理解するのに役立つであろ
う。

このセクションで用いられている受信器を説明する言
葉である「上流」および「下流」は、カスケード接続さ
れた、すなわち直列に接続された受信器の関係を指す。
規約では、カスケード受信器は直列の伝送媒体上に来る
データを並列で監視する。複数の幅のデータパターンが
媒体上に送られるとき、カスケード受信器は連続したデ
ータバイトを「キャッチする」。直列のチェーンでの第
１のものである１つの受信器は、第１のデータバイトを
キャッチするために選択される。これは最も上流の受信
器として規定される。その「下流の」隣接するものは、
直列に受信器に結合され、これは次のデータバイト等を
キャッチするように指定される。

「LOCAL」モードおよび「CASCADE」モードは受信器に
関するとき、その２つの起こり得る動作モードを示す。
これらの言葉は受信器がどのように動作するかの簡単な
あらましで、これより後すぐに、あらに規定される。

所与の受信器は、第13図に示されるそのSREIN＋およ
びSERIN−入力ピンで直列のデータ入力を受取る。これ
らの入力は第12図の入力1206に対応する。このコード化
されたデータは、デコーダに直列にロードされる。その
コード化データはDATAまたはCOMMANDデータ出力のいず
れかにラッチされる。もしコード違反がデコード化の間
検出されるなら、違反出力がこれより後に説明されるよ
うに発生される。

LOCALモードでは、受信器は連続的にデータ出力に至
る並列データを直列解除し、デコードし、そしてラッチ
する。CASCADEモードでは、２個または３個以上の受信
器が直列につながれる。つながれたすべての受信器は伝
送媒体からの入力を並列に監視し、そしてSYNCバイトを
待機する。SYNCがシフタで検出されるとき、そしてCNB
（第12図ではピン1211）がハイのとき、第１の非SYNCバ
イトが捕捉され、デコードされる。

それらのCNB入力の状態に応答した受信器の動作は、
これより後に詳細に説明されるであろう。しかしながら
今のところは、この発明の好ましい実施例に従えば、CN
Bのハイは受信器がデータの次のバイトを文字通りキャ
ッチするための許可であるとだけ言えば十分であろう。

バイトが捕捉されるとき、IGMライン（第12図では出
力1204）はハイになり、次の下流の受信器のCNB入力を
セットする。下流の受信器は、その隣接するものと並列
にそのSREINライン上で直列データを監視しており、そ
してSYNC記号および第１の非SYNC記号の両方を見てい
る。そのCNB入力は最初はローであったので、下流の受
信器は、その上流の隣接するものがそのIGM出力を断定
した後に、実際上流の隣接するものが「自分のものを得
た」といった後に第１のデータ記号を獲得するために待
機する。CASCADEモードでは上流の受信器のIGM出力が下
流の受信器のCNB入力に結合されるのが第15図を参照し
て示されるであろう。

CASCADEモードでは、受信器はカスケードデータのシ
ーケンスの１つ当たり１つのデータ記号を捕捉するのみ
で、そして別のSYNC記号がデータを出力し、別のシーケ
ンスに備えるのを待機する。

受信器に与える基本の規定がなされたので、第12図お
よび第13図を参照してピンの説明が続く。

以前に述べられたCNB入力は、受信器によるデータの
捕捉および解放を制御する。もしこの入力がそのCLOCK
出力に接続されるなら、受信器はLOCALモードであり、
各受信された記号は捕捉され、出力にデコードされ、そ
してラッチされるであろう。

通常のCASCADEモードでは、もしCNB入力がハイである
なら、それは受信器がSYNCの後に第１のバイトを捕捉す
ることを可能にする。受信器はデータをラッチし、そし
てより多くのデータを捕捉する前に、別のSYNCを待機す
るのであろう。もしCNBがローにトグルされるなら、そ
れは、それがあたかもSYNCバイトをデコードしたかのよ
うに反応し、そしていかなるデータも出力することを引
き起こす。CASCADEモードでの自動繰返し特徴は、通常
のLOCALおよびCASCADEモードが完全に説明された後に調
べられるであろう。

CNB入力は典型的にはCASCADEモードで上流の受信器の
IGM出力に接続される。ラインの第１の受信器は、そのC
NB入力がVCCに接続され、それは各記号で断定されたIGM
をシミュレートし、すなわち第１の受信器は常にSYNCの
後に第１のバイトを捕捉するための許可を有する。

所与の受信器のIGMピンは上流の隣接するものが、そ
の割当てられたデータバイトを獲得したという信号をそ
の下流の隣接するものに（もしそれが存在するなら）送
る。IGMは記号の真ん中の点で立ち下がり、そのときSYN
Cバイトの始めの半分が受信器のシフタで検出される。
それはバイトの真ん中の点でそれが非SYNCバイトを検出
するとき立ち上がる。この特徴は入ってくるデータの初
期の警告を発生するために用いられてもよい。

CLOCKはXTAL発振器速度で走る自走クロック出力で、
そして直列転送速度と同期している。バイト間隔クロッ
クは、デコーダラッチがシフタからロードされるとき立
ち下がり、バイトの真ん中で立ち上がり、そして他の受
信器でX1を駆動するのに用いられ得る。送信器CLOCKピ
ンと対立するものとして、受信器のCLOCKは出力のみ
で、すなわち双方向のピンではないことに注目された
い。出力は受信器のクロック発生器から来ないが、受信
器の機能説明を参照してこれより後に詳細に説明される
バイト同期論理からむしろ来るであろう。

第12図はまた、違反出力ピン1212を示す。このピンの
信号の立ち上がり端縁は、信号を出す違反が、入ってく
るデータのデコードの間検出されたことの信号を出す。
この信号はDATAまたはCOMMAND出力が変わると同時に立
ち上がる。それは、違反でないパターンが受取られるま
でそのままであろう。受信器による違反検出の詳細はま
た、受信器の機能説明を参照して説明される。

再び、第12図および第13図は、SERIN＋およびSERIN−
を示し、これらはそれに対してSERINピンが結合される
同期の直列伝送媒体から来る作動直列データ入力であ
る。NRZIデータとして伝送媒体上に来るこのデータは、
受信器の媒体インターフェイス装置によってデコードさ
れ、そして直列にシフタにシフトされる。これらの差動
ECL入力は、＋5.0Vを基準にするECL電圧の揺れを受取
る。それらは差動50オーム終端ラインによって、分離コ
ンデンサを介して駆動されると仮定される。

この発明の好ましい実施例に従えば、SERIN＋およびS
ERIN−入力はまた、受信器の内部論理を働かすために検
査入力としての働きをする。

開示された受信器では、CNBピンはTTLコンパチブル入
力である。データピン０ないし７、ピンＡおよびＢ、コ
マンドピン１および０、DSTROBEおよびCSTROBEピン、違
反ピン、IGMピンおよびCLOCKピンはすべてTTLコンパチ
ブル出力である。SERIN＋およびSERIN−はECLコンパチ
ブル入力である。

第13図は、またもう２つのピンX1およびX2を示し、こ
れらは以前に説明されたDMSピンと共に「非論理」ピン
と示される。X1およびX2はXTAL入力ピンで、これは第12
図のピンX1およびX2に接続されて示される、並列の残余
のクリスタルの基本の周波数で発振するオンチップ発振
器に接続される。

VCCへの２つの接続とGNDへの２つの接続とフィルタピ
ンとが第13図には示されていないが第12図に示されてい
る。

VCC接続は、電源をTTL入出力回路に供給するTTL VCC
と、すべての内部論理およびアナログ回路に電流を供給
するCML VCCである。TTL VCCおよびCML VCCはお互い
から分離しており、内部の騒音結合を減じるが、この発
明の好ましい実施例に従えば共通の外部の5V供給源に接
続されるであろう。

GND接続はTTL入出力回路によって用いられるTTL GND
と、すべての内部論理およびアナログ回路によって用い
られるCML GNDである。これらの２つの接地は分離さ
れ、内部の騒音結合を減じるが、この発明の好ましい実
施例に従えば共通の外部の接地基準に接続される。

第12図に示されているフィルタピンは、ローパスフィ
ルタがオンチップPLL周波数乗算器に加えられることを
可能にするために用いられてもよい。送信器での様に、
そのようなフィルタは接地に至る比較的非臨界的なコン
デンサからなり得る。

受信器104の機能説明はここで第14図、第15図、第16
図、第17図および第18図を参照して適当に提示されるで
あろう。

第14図は、各々がホストシステムと私用の直列リンク
の間に挾まれる、２つの受信器の具体例を示し、各受信
器はLOCALモードで動作するように構成される。

第15図は単一の直列リンクから来る幅の広いデータパ
ターンを編成するカスケード受信器の具体例を示す。

第16図は受信器チップ104上の集積回路の機能ブロッ
ク図を示し、第12図のピンの図に示されるのと同様の入
力および出力を示す。

第17図および第18図は第16図の部分の説明を助ける。
第14図を参照すると、システム1401およびシステム1402
の２つのホストシステムが示され、それらの各々はそれ
ぞれ受信器1405および1406から出力を受取ることがわか
るであろう。ホストシステム1401は受信器1405から８ビ
ットのDATAを受取って示され、そして受信器1405のDMS
ピンは８ビットモードを意味するGNDと等しく示され
る。この場合、COMMAND出力は４ビット幅であることに
注目すべきである。各受信器のSERINピンでの入力は第1
4図のリンク1407および1408に示されるように、別々の
直列リンクからであることにさらに注目すべきである。
さらに、各受信器のCNBピンはそのそれぞれのCLOCK出力
につながれ、LOCALモード動作を意味する。

各受信器のDSTROBEおよびCSTROBE出力はそれぞれ、示
されたホストシステムのデータ論理と制御論理とに接続
されているのがわかる。

DMSピンを受信器1406はVCCに接続されて示されてお
り、受信器1406がホストシステム1402へDATAの９ビット
とCOMMANDの３ビットとを出力することを意味してい
る。これは第14図の場合に見られるであろう。

第14図はまた、各ホストシステムの一部として示され
る、各受信器のCLOCKピンに結合される別々のデータ経
路制御論理を示す。この発明の一部を構成するわけでは
ないこの論理は、ホストシステムのデータの流れを制御
し、そしてホストシステムのためにバイトの間隔境界を
見失わないようにするために必要とされるかもしれな
い。これが重要であろう具体例は、受信器によってクロ
ックが延びる場合である。この発明の好ましい実施例に
従えば、クロックの延びは、もし受信器が同期を失いそ
して再び必要とするなら所望であろう。

最後に、受信器1405のCLOCKピンは他の段階へ接続さ
れるものとして示されていることに気付くべきである。
受信器1405のCLOCK出力は、そのX1ピンを介して受信器1
406と、X1、X2または受信器1405へのクリスタル1444の
接続とを駆動する。

ホストシステム1501、1502および1503は受信器1505、
1506および1507の各々から並列にDATAの８ビットとCOMM
ANDの４ビットを別々に受取るように構成されることが
第15図を参照してわかる。受信器1505、1506および1507
はそれらのCNBおよびIGMピンを介して直列につながれ
（カスケード接続され）、受信器1505のCNB入力はVCC
（ハイ）に配線されて示されている。これは「通常の」
CASCADEモードを示す。

８ビットのDATAモードは、GNDに配線されている各受
信器のDMSピンによって表わされる。

すべての受信器のSERINピンは、伝送媒体1225に並列
に接合されて示され得る。すべての受信器は同期にリン
ク上に何があるかを「見る」。ハイに配線された受信器
1505のCNB入力は、SYNCが検出されると第１のデータバ
イトを捕捉するための許可をそれに与える。

受信器1505がSYNCの後、第１のデータバイトをキャッ
チするや否や、そのIGM出力はハイとなり、そして受信
器1506は直列伝送リンクの次のバイトをキャッチしても
よく、以下同様である。すべてのデータが捕捉され、並
列に出力されるように受信器がどのように動作するかの
詳細は、これより後に各受信器のバイト同期論理の説明
を参照して述べられるであろう。

各受信器のCLOCK出力は、LOCALモード動作でと同様の
理由で各ホストシステムのデータ経路制御論理に接続さ
れて再び示される。（CNBがVCCにつながれた）先頭の受
信器のからのCLOCKは再び、同期のために下流の受信器
のX1に入力される。

最後に、クリスタル1555は基本周波数を後に説明され
るクロック発生器に受信器のボード上で与えるために、
受信器1505のX1およびX2に接続されて示される。

第16図を参照にした受信器の詳細な機能説明は、任意
のDATA/COMMANDバイトがその種々の動作モードで所与の
受信器を通って伝播するとき、直列リンクから離れて捕
捉されたそれの追跡が可能になるであろう。しかしなが
ら、この詳細な機能説明に進む前に、この発明の好まし
い実施例に従ってなされたいくつかの仮定および採用さ
れた規約が述べられる。

LOCALおよびCASCADEモードの両方で直列リンクから離
れて来るパターンの間の空間は、リンクの同期を維持す
るためと、受信器PLL回路をロックした状態に保持する
ためにパルスを与えるために、SYNCパターンで満される
ことが仮定される。それによってこれらのパターンが発
生され、そしてSYNCパターンを選択するための理由がこ
の発明の好ましい実施例に従って述べられる方法は、送
信器と関連して完全に既に開示されている。

送信器の好ましい実施例に関連して述べられたコード
化規約が以下に続いていると仮定される。

その結果、受信器で用いられるデコーダは、10、11ま
たは12ビットのデータを８、９または10ビットパターン
に並列の出力でデコードすることができなくてはならな
い。実際デコーダは送信器およびANSI X3T.5 FDDI仕
様の両方を参照して説明されたコード化と逆の機能を果
たす。

ANSI X3T9.5のコードは、記号のパターンが「LOW」
のときと同じ「HIGH」のときの平均量を有するように選
択されたことが思い出されるべきである。この「DCバラ
ンス」はDCシフトがデータの回復にエラーを引き起こし
得るAC結合のシステムでデータが誘引した騒音効果を最
小にするための試みである。これらの誤りは回復した波
形にジッタとして現われる。

コード化での様に、デコード化は第16図に示されるデ
ータデコーダ1603のためのルックアップテーブルを有す
るROMを用いて達成され得る。

受信器の好ましい実施例を実現するためにここで次に
続くものとは異なるデコード化規約は、この発明の範囲
または精神から逸脱することなしに採用されてもよい。

ここで第16図の詳細な説明に入る。直列リンク速度は
送信器発振器によって決定されるが、受信器は期待すべ
きデータ速度が何であるかを知らなくてはならない。ま
たそれはローカルクロックより速くとも遅くとも、実際
のデータ速度に従う能力を有していなくてはならない。

予測される直列リンク速度は、マスタ周波数源から得
られる。この源は、クロック発生器1607に組込まれたXT
AL発振器か、または受信器のXTALピンの１つを介して与
えられるクロック信号のいずれかであり得る。クロック
発生器1607は、いかなる双方向のクロックピンも受信器
内に存在せず、そしてリード1699上の中心周波数出力が
発生器1607のマスタカウンタから来る場合を除けば、
（詳細が第８図に示されている）送信器のクロック発生
器604と事実上同様である。

周波数源は、クロック発生器1607の内部PLLを用い
て、10（８ビットモード）、11（９ビットモード）また
は12（10ビットモード）で乗算される。シフタ1601から
データを転送する論理は、受信器のCLOCK出力にバッフ
ァされる。この出力は他の受信器によって用いられる
か、または他のオンカード（on−card）のクロック機能
で用いられてもよい。CLOCK出力はシフタから伝送され
ている記号と同期しており、そしてXTAL基本周波数であ
る。

送信器でのように、受信器の周波数の絶縁範囲はユー
ザによって選択され得るが、再び、３から１の範囲で選
択された使用周波数を変えることが可能であるべきであ
る。

以下に続く図表はモードと、XTAL周波数と、出力パタ
ーン速度と除算比の関係を示す。それは入力のパターン
速度に焦点を置く送信器セクションでの図表に類似して
いる。

第16図に示されるSERIN＋およびSERIN−は＋5Vを基準
とした差動ECL電圧によって駆動される。これらの入力
は直列データ入力として、そしてPLL追跡の基準として
の両方の役割を果たす。

これより前に示されたように、これらのピン上の差動
入力は、受信器を検査モードに強制するのに用いられ得
る。これはPLLをまず安定化する必要なしに、ラッチ、
デコーダおよびシフタにおける論理の検査を可能にする
であろう。

この発明の好ましい実施例に従えば、もしSERIN−が
低く保持されるなら（1.5V以下）内部のVCOは切換えら
れ、そしてすべてがXTAL入力からクロック動作される。
これは直列出力データ速度が動作システムのように、10
X、11Xまたは12Xではなく、XTAL速度であることを意味
する。このモードで、SERIN＋は公称100K ECLしきい値
電圧で、単一の終端直列データ入力になる。

SERIN＋およびSERIN−入力はまず媒体インターフェイ
ス1605に与えられる。媒体インターフェイスを実現させ
るための論理は第17図に述べられる。好ましい実施例で
は、NRZIデータはビットクロックの制御のもとで、第17
図に示されるバッファ、Ｄフリップフロップおよび排他
的ORゲートの組合わせによってNRZデータに変換され
る。ビットクロック入力は、これから後に説明されるPL
Lクロック発生器1606によって発生される。

第17図には示されていないが、PLLクロック発生器160
6に至る媒体インターフェイスによる出力は（第16図を
参照）、直列リンクからバッファされるNRZIデータであ
り、NRZデータには変換されない。

第16図は続けて位相ロックデータ回復ループを示す。
ループは入ってくるNRZIデータに従い、そしてコード化
されたクロックおよびデータの流れが、別々のクロック
およびデータパターンにデコードされることを可能にす
る。その中心周波数はクロック発生器1607に置かれた訓
練ループによって決定され、そして±0.1％の周波数オ
フセットと±40％のビット時間ジッタでデータを追跡す
ることができなくてはならない。

PLL1606は、受取られているデータの実際のビット時
間の端縁がどこに位置されているかを予測するために、
データ自身から引き出されたクロック情報（NRZI指定フ
ラックス変化）を実際に用いる。クロック発生器1607に
よって与えられるのが示される中心周波数は、データが
どれほど速く直列リンクから離れてくることになってい
るかをおおよそ予測するために用いられる。

PLL1606は、媒体インターフェイス1605、シフタ1601
およびバイト同期論理1608に供給される一連のビットク
ロックを出力する。

送信器のPLLのように、受信器のPLLは以前に引用によ
り援用された同時係属中の出願に開示された標準型でな
い装置を参照にして、標準型のすぐ手に入る構成要素の
組合わせによって実現されてもよい。要求される３つの
位相ロックループの間の鍵となる違いは、PLL1606の位
相検出器はビットクロック速度で動作し、そして欠損パ
ルスを無視しなくてはならず、すなわち同時係属中の出
願第605,301号またはその同等物の教示を組入れなけれ
ばならないことである。他のPLLは転送されたビットの
流れから直接離れてというよりはむしろクリスタル発振
器から離れて走るバイトクロック速度で動作し、そして
オプションで援用された出願の教示を含むことができ
る。

第16図はクロックとしてPLL1606を用いて、NRZデータ
で媒体インターフェイス1605から直列にロードされるシ
フタ1601を示す。シフタ1601は従来の高速直列／並列シ
フトレジスタを用いて実現され得る。

シフタ1601からのデータは、バイト同期論理1608の制
御のもとでデコーダラッチ1602に転送される。ラッチ16
02は74LS374を用いてもまた実現され得る。

第18図はバイト同期論理が必要とされる機能を果たす
ための好ましい方法をブロック図の形で示す。第18図に
述べられる機能を実現するための他の方法および回路
は、この発明の精神または範囲から逸脱することなしに
当業者が思いつくかもしれない。

バイト同期論理によりよく理解するために、まず入っ
てくるデータの流れがバイト境界を示すいかなる意義深
い信号もなしに、データビットの連続的な流れであるこ
とを思い出すべきである。バイト同期論理はデータの流
れを連続的に監視し、そしてSYNCに用いられる予約コー
ドを発見すると、ビットをカウントし、バイト／記号境
界の信号を送る同期カウンタを開始させるであろう。

バイト同期論理は受信器の並列出力ラッチのためのス
トローブ信号を発生する責任を持つことが示されるであ
ろう。並列出力はCNBが立ち上がるかまたはSYNCが検出
されるときに記号／バイト境界でなされる。論理はIGM
信号とバイトクロック出力信号もまた制御しなくてはな
らない（CLOCK出力のために）。

この発明の好ましい実施例に従えば、IGM信号はSYNC
の最初の半分がシフタで検出されるとき立ち下がるであ
ろうことが思い出されるべきである。それは非SYNCバイ
トの最初の半分がシフタで検出されるまでローのままで
あり、それからそれは、CNB入力が断定されることを仮
定して立ち上がるであろう。SYNCの連続的な流れはIGM
がローに留まることを引き起こす。通常のデータまたは
コマンド記号の連続的な流れは、IGMがハイになりそし
てハイのままであることを引き起こすであろう。

CASCADEモードでは、最後の受信器のIGMが、そしてLO
CALモードでは唯一の受信器のIGM出力が、出力でデータ
が出現する前のバイトの間ハイになるであろう。そのよ
うなIGM信号によって信号を送られたデータが出力で出
現するためには、１つ多いバイト時間がかかるであろ
う。これより前に示されるように、この特徴は入ってく
るデータの初期の警告を発生するために利用されてもよ
い。

バイト同期論理1608の入力は、第16図と同様に第18図
に示される。PLL1606からのビットクロック入力は、リ
ード1685を介してビットカウンタ1801に接続されて示さ
れる。SYNC検出器1802の12のライン入力は、第18図で入
力1686として示される。入力1686はまた、論理1608に行
くものとして第16図にもまた示される。さらに論理1608
の入力は、第18図のビットカウンタ1801に接続されて示
されるリード1684のDMS入力および第18図のカスケード
制御ユニット1803に接続されるリード1680上のCNB入力
である。

SYNC検出器1802は、その名前が意味することを正に行
うために動作する。シフタは監視され、そしてもしSYNC
が検出されるなら、検出器1802はリード1825を介してカ
スケード制御の信号を送る。SYNC検出器1802はPALによ
って実現されてもよい。

ビットカウンタ1801はビットをカウントし、バイト／
記号境界の信号を出す、これより前に参照された同期カ
ウンタである。リード1684を介したDMS入力とリード168
5上のビットクロック入力とは、カウンタ1801がカウン
タ1801に必要なタイミングとバイト情報を提供し、リー
ド1675上でCLOCKにバイトクロックを、そしてリード183
0上でカスケード制御1803にカウンタ状態との両方を出
力する。

リード1825および1830の入力に加えて、カスケード制
御1803はリード1680のCNB信号を受取る。この発明の好
ましい実施例に従えば、制御1803は以下のように動作す
る。

もしCNBがハイならば、すなわちもしシフタ1601のデ
ータ（SYNC検出器1802によって）SYNCでないなら、そし
てもしシフタ1601が一杯でないなら（カスケード制御で
の内部フラグはシフタ1801が一杯であるかないかを見失
わないようにするために、これから後に説明される論理
1803によってセットまたクリアされる）、カスケード制
御はライン1831でIGMを立ち上がらせ、ライン1832上に
ロードを断定し、そしてその内部の「シフタ一杯」のビ
ットを設定する。

カスケード制御によるこの動作の正味の効果は、シフ
タ1601からデータを取り、そしてデコーダラッチ1802に
それを置くことである。いかなるストローブも可能化さ
れないので、ここでいかなる出力も発生されない。ま
た、CASCASDEモードでは、立ち上がっているIGM出力に
よって捕捉されたバイトについての情報を受ける。

カスケード制御1803の別の起こり得る組の入力は、CN
Bがハイのときと、バイト境界がビットカウンタ1801に
よって信号を送られるときと、シフタ全ビットがセット
されるときである。この事態は、受信器がSYNCが全ビッ
トによって示されるデータを出力するのを待機している
ことを意味する。この場合カスケード制御によって何も
なされない。

もしバイト境界が信号を送られたり、もしシフタ全ビ
ットがセットされたり、そしてSYNCが検出されるか、ま
たなCNBがローのいずれかであるなら（たとえばLOCALモ
ードで）、IGMが降下することを引き起こされるカスケ
ード制御1803のストローブ可能化はリード1827上で断定
され、そして内部の一杯／空のフラグは出力が可能化さ
れているのクリアされる。全ビットが始めるためにクリ
アされているが、同じ状況で、IGMは依然として引き下
げられるであろうが、ストローブ可能化は断定されない
であろう。このことが起こる場合の具体例は、一連のSY
NCが媒体上に現われる場合である。

最後に、もしバイト境界が信号を送られるなら、もし
CNBがローで全フラグがセットされていないなら、カス
ケード制御は再び何もしない。これはたとえばいかなる
データも受信器の上流の隣接するものによって捕捉され
ていないCASCADEモードで起こり得る。

シフタ全フラグを介して、それが取扱うべき新しいデ
ータを有するかどうかをカスケード制御1803が覚えてい
ることが注目されるべきである。もし有していないな
ら、SYNCが検出されたとしてもストローブは可能化され
ない。

これでバイト同期論理1608は完全に説明されたので、
第16図のバランスは簡単に理解され得る。

まず始めに、データは記号／バイト境界でデータがシ
フタ1601からデコーダラッチ1602にロードされることが
思い出されるべきである。これはもし新しいデータが検
出されているなら論理1608から「ロード」リード1832上
の信号によって可能化される。デコーダラッチ1602はデ
ータデコーダ1603に至る入力としての働きをする。

デコーダ1603は10、11または12のデータ入力を12の出
力にデコードする。８ビットモードではデータは８ビッ
トのDATAパターンかまたは４ビットのCOMMANDパターン
のいずれかにコード化される。９ビットモードでは、デ
ータは９ビットのDATAパターンかまたは３ビットのCOMM
ANDパターンのいずれかにデコードされる。10ビットモ
ードでは、データは10ビットのDATAパターンかまたは２
ビットのCOMMANDパターンのいずれかにデコードされ
る。この発明の好ましい実施例に従ったコード化（そし
てそれゆえデコード化）規約はこれより以前に述べられ
ている。

デコーダ1603によって取扱われるべき特定のパターン
の幅は、リード1683上のDMS入力によって特定される。

デコーダ1603はCOMMANDからDATA記号を分離させ、そ
して適切なストローブ出力が断定されることを引き起こ
す。ストローブ可能化パルスのための経路は、DATAのた
めのリード1663とCOMMAND情報のための1664として第16
図に示され得る。論理1608からANDゲートおよび出力ラ
ッチ1604（第16図に示されている）への「ロード」信号
とともにこれらの信号は、バイト境界で出力を制御す
る。

デコーダ1603はまた、違反を検出し、そしてリード16
49上に信号を出力することによって違反フラグを断定す
る。違反は送信器によってはっきりと送信され得ないい
ずれかのパターンか、またはデコーダ1603によって同定
され得ないいずれかのパターンとして規定される。

最後に、第16図はストローブリード1827によってクロ
ック動作され、リンク上に最も最近のデータを示す出力
ラッチ1604を示す。いかなるDATAパターンもDATA出力に
ラッチされ、そしてCOMMAND出力の状態に影響しない。
同様に、いかなるCOMMANDパターンもDATA出力の状態に
影響することなくCOMMAND出力にラッチされるであろ
う。

DATAまたはCOMMANDのいずれかのいかなるデータ伝送
も適切な出力ストローブと同期するであろう。しかしな
がら、以前に述べられたように、SYNCが有効なCOMMAND
コードであるので、直列リンク上に活動中のデータがな
いときはCSTROBESが存在するであろう。

この発明の教示に従って組入れられた受信器によって
捕捉されたデータの経路に完全に従えば、どのように受
信器が機能するかの反復が第19図および第20図を参照し
て持たれるかもしれない。

第19図はLOCALモードで動作する受信器のための受信
器タイミング図である。直列リンクは10ビット幅のデー
タパターンを提示し、８ビット幅の出力を意味する。

図はバイト同期論理が一般にどのように働くかを例示
し、そして特にDATAバイトと、COMMANDバイトと、さら
に２個のDATAバイトとがSYNCに引き続いて直列の伝送媒
体上に来る状況と、CNBおよびIGMがLOCALモードでどの
ように動作するかを例示する。

INT CLKと示される図の上部ライン（ライン１）は内
部の受信器ビットクロックパルスを提示する。これは８
ビットモードであるので、「バイト間隔」は長さが10ビ
ットである。バイト間隔１ないし６はライン１上に示さ
れる。

ライン２は伝送リンクから離れたNRZIデータを示す。
ライン３はシフタに行くNRZデータを示す。

クロック出力＝CNBと示されるライン４上では、立ち
下がっているクロック出力の間の間隔は10の内部クロッ
ク期間（または１バイトの間隔）であることがわかる。
これはLOCALモードであるので、CNBはCLOCKにつなが
れ、実際バイトの各間隔を捕捉するための許可を受信器
に与える。

図面は1/2バイトの後、SYNCとデータのいずれかがシ
フタ内にあるかをどのように受信器が知るかを例示す
る。IGM（ライン５で示される）は、もしSYNCが検出さ
れないならCNBに従い、これはIBMがローに留まることを
引き起こす。

第19図のライン６は、第１のバイト間隔の間、デコー
ダラッチのDATA Ｎ−１を示す。DATA Ｎがシフタにあ
るときと同時に、DATA Ｎ−２はDATA出力（ライン７）
にある。DSTROBE出力（ライン８）は1/2バイトの間のみ
ハイであり、バイト間隔１の真ん中で立ち下がることに
注目されたい。DSTROBEおよびCSTROBEの両方は、1/2バ
イト間隔の間だけハイであることがわかる。第19図で
は、バイト間隔１の間コマンド出力またはCSTROBE出力
（ライン９および10）でのいかなる変化も示されていな
い。

バイト間隔２の間、シフタで検出されたSYNCはIGMを
ローに保持することがわかり、DATA Ｎはデコーダラッ
チに到着し、そしてデーたＮ−１は間隔の始めの半分で
DSTROBEを介して出力される。再び、コマンド出力また
はCSTROBEに関してはいかなる変化も起こらない。

次のバイト間隔で、DATA1はシフタにあり、SYNCはデ
コーダラッチに転送されて示され、そしてIGMはそれが
シフタでDATA1を検出し、そしてハイに行くときのバイ
ト３の真ん中までローのままである。第19図は再びDSTR
OBEを示し、これはコマンド出力またはCSTROBEに関して
再びいかなる変化もなくDATA Ｎが出力されることを引
き起こす。

第４のバイト間隔の間、SYNCはコマンド（CMS ０）
としてデコードされ、そしてCSTROBEの断定でコマンド
出力に出力されていることがわかる。DSTROBEはパルス
動作されず、そしてDATA Ｎはデータ出力に残ってい
る。

第５のバイト間隔では、DSTROBEが可能化され、DATA1
が出力され、CMB1がエンコーダラッチにあり、DATA3が
シフタにあり、そしてコマンド出力では何の変化も起こ
らず、すなわちSYNCに対応するコマンドはこの出力でさ
らに現われる。

最後に、最後に示されたバイト間隔でDATA4はシフタ
にあり、DATA3はデコーダラッチに伝播され、DATA1はDA
TA出力上に留まり、CSTROBEは可能化され、そしてCMD1
はコマンド出力で現われる。

第20図では、３つつなげたカスケード受信器の配置の
タイミング図が示される。第20図のライン１はバイトク
ロックを示す。ライン２は並列のすべての３つの受信器
のSERINピンで観察されたデータを示す。ライン３、４
および５は、CASCADEモードで最も上流の受信器（CNBが
VCCに接続されるRX1として示される）のIGM出力と、RX1
に接続される下流の受信器（RX2として示される）のIGM
出力と、最も下流の受信器RX3のIGM出力とをそれぞれ示
す（RX1、RX2およびRX3は第20図の上部で示される）。

これらの３つの受信器およびシステムがどのように内
部接続され得るかを示す第15図に戻って参照するべきで
ある。第20図ではRX2のCNB入力がRX1のIGM出力に接続さ
れ、そしてRX3のCNB入力がRX2のIGM出力に接続されるこ
とに注目されたい。示されるすべての３つのDMSピンは
８ビットモードを示して接地されることにも注目された
い。

第20図はバイト間隔１の最後（CLOCKが立ち下がるの
が示される最初のとき）、DATA ＮはRX3のシフタから
デコーダラッチに転送され、そしてDATA Ｎ−２、DATA
Ｎ−１およびDATA Ｎはすべて次のバイト境界（間隔
２と３の間）までそれぞれのデコーダラッチにあること
を示す。これは第20図のライン１、２、６、および８を
参照するとわかる。

RX1、RX2またはRX3のDATAOUTでは（ライン９ないし1
1）いかなる出力も示されない。また、RX1、RX2またはR
X3のCMDOUTでもいかなる変化も見られない（ライン12な
いし14）。DSTROBE出力およびCSTROBE出力はバイト間隔
１および２ですべてローで示される（ライン15ないし2
0）。

バイト間隔２の間、シフタでSYNCが検出されるのでIG
M信号はすべて立ち下がる。

バイト間隔３の始まりで、DATA Ｎ−２、DATA Ｎ−
１およびDATA Ｎは、DSTROBEパルスによって可能化さ
れるのですべて出力される。デコーダラッチはすべて空
にされる。

バイト間隔３の真ん中で、RX1はシフタでDATA1を検出
し、そしてIGM1はハイになる。RX2はここで次のバイト
を、すなわちDATA2をキャッチすることが許される。バ
イト３およびバイト４の間隔の境界で、DATA1はRX1のデ
コーダラッチに伝送される。RX2およびRX3のデコーダラ
ッチは、このとき空で第20図に示される。

DATA2はバイト４とバイト５の境界で、RX2のデコーダ
ラッチにシフタから伝送され、そして同様にDATA3はバ
イト５とバイト６の境界でRX3のデコーダラッチに伝送
される。

IGM2はバイト４の真ん中でハイになることが示され、
RX3がバイト５の間、DATA3をキャッチすることを可能に
する。

IGM3は、DATA3がRX3によって検出されるときバイト５
の真ん中でハイになる。

バイト間隔６で示されるSYNCは、すべてのIGMが再び
ローになることを強制し、そしてDATA1、DATA2およびDA
TA3がバイト間隔７の間出力されることを可能にする。D
STROBEラインは同様に、バイト間隔７の始めの半分の間
ハイで示されている。

第20図は、DATA4、CMD1およびDATA5が直列リンクから
取られ、そしてそれらの適切な出力にストローブされる
ようにIGMシーケンスが繰返されているのを示す。RX2の
CSTROBEはCMD1を出力するためにハイになることに注目
されたい。

最後に、第20図は次のラウンドの処理および出力のた
めにラッチされるデコーダに伝送されるDATA6、DATA7お
よびDATA8を示す。

受信器およびシステムに関して全体として述べられた
動作のCASCADEモードは特別の注目をするのに価する。
開示されたように、CASCADEモードは、受信器がバイト
速度でデータを伝送することを可能にする。「データを
捕捉するための許可」の機構がなければ、以前に述べら
れた受信器はもちろんずっと速いビット速度でデータを
伝送しなくてはならないであろう。さらに、受信器はカ
スケードチェーンでそれはどこにあるかを「知らなくて
は」ならないであろう。この発明に従えば、重要なこと
はデータを捕捉するための許可が、ハイであるCNBによ
って信号を送られているかどうかである。これはユーザ
に対して設計の制約を最小にする。

前述のことは新規のシステムおよびその構成要素の開
示を完了する。送信器および受信器は幅広い様々なデー
タパターンを収容することができる動作モードおよび可
能な形態を有して示されている。

カスケードシステムは、同数の送信器と受信器を有し
ているように通常考えられているが、（そのため各並列
入力ビットは一致している並列出力ラインに送られ
る）、厳格な一致はそれほど必要とされないことに注目
すべきである。いつかの興味ある結果がアンバランスの
システムで実現され得る。たとえば、LOCALモードで単
一の受信器に接続されるいくつかのカスケード送信器
は、幅広い並列データをバイト幅の並列データに変換す
る。こうして、32ビットデータは８ビットデータなどに
変換され得る。同様に、いくつかのCASCADEモード受信
器に接続される単一のLOCALモードの送信器は、バイト
幅の並列データを幅の広いフォーマット並列データに変
換する。こうして、たとえば装置は８ビットデータを取
りそしてそれを64ビットのデータなどに変換し得る。

カスケードシステムは通常、データパケットの長さが
チェーンのパターンの数に対して１を加えたものになる
ことを要求する。この余分のパターンはストリングを再
度始めるSYNCである。たとえば、これより以前に述べら
れたカスケードシステムは各５バイトごとにデータの４
バイトのストリングを転送するように動作するであろ
う。

より速いデータ速度を達成するために、この余分のパ
ターンを取除く必要があるならば、ストリングが自分で
再度始まることを引き起こすために受信器に外部のイン
バータを用いることが可能である。具体例に従えば、余
分のパターンを取除くことによって、データの４つのバ
イトストリングはそれが開始した後、４バイトごとに転
送され得る。

CASCADEモードの典型的な第１の受信器は、そのCNB入
力がVCCにつながれている。しかしながら、もし外部の
インバータ（「最後の」IGM出力からの入力を備えてい
る）がこのCNB入力に接続されるなら、ストリングは自
動的に繰返すであろう。これは自動繰返し特徴のために
述べられたカスケード受信器バンクを示す第21図に示さ
れている。

第21図を参照すると、カスケード送信器バンクと送信
器ホストシステムの間のACK出力は、第５図では１つの
送信器離れたところにあるのに対して、LOCALモードで
動作する送信器から２つの送信器離れた所にある。スト
ローブ／肯定応答プロトコルでホストと係合するため
に、第５図のものと比較して、第21図で示される送信器
を用いることは、自動繰返し特徴を用いるときデータス
トリングの間のSYNCパッドがなくされることを引き起こ
すことである。

SYNCなしのストリングの最大の長さは、開示されたシ
ステムが伝えることができるビット誤り率（BER）と、
これらの誤りを許容するための目標システムの能力によ
って決定されるであろう。開示されたシステムがSYNCな
しで動作しなくてはならないのが長ければ長いほど、SY
NCが失われてデータパターンが記号境界に関連してシフ
トされ、そして出力が勝手に変えられるといったことが
起こりやすくなる。

これはデータの長いバーストの後にはホストシステム
が停止し、送信器をSYNCに挿入させるべきことを意味す
る。これはストローブする前に１バイト持つことによっ
て達成され得、SYNCがデータの流れに挿入されることを
引き起こすであろう。

マルチバイト転送は、自動繰返しモードでたやすく行
なわれ得る。たとえば、狭いパターンから広くパターン
に行くためには（たとえば16から64ビットなど）、ただ
必要なことは送信器のホスト論理がより幅の広いパター
ンが終わるまでSYNC/パッド記号が発生されることを決
して可能にしないことである。

第22図は自動繰返し特徴のいくつかの重要な事実を振
返るために有益なタイミング図を示す。２つの受信器の
モデルは具体例に用いられる。

第22図のライン１は内部クロックを示す。ライン２は
受信器の直列のNRZIデータ入力を示す。ライン３はシフ
タの対応するNRZデータ入力を示す。

ライン４はクロックの立ち下がり端縁でバイト間隔境
界を有するクロックを示す。

示される第１の全バイト間隔の始めの半分の間、RX1
のためIGMがハイであるので（第22図のライン５）、RX1
がそのデータ（DATA Ｎ−１であるが図示されていな
い）を有することが仮定される。RX1のためのIGMがハイ
であるので、RX2のためのCNBはハイであり、それゆえRX
2はDATA Ｎとして示される次のデータバイトを捕捉す
る許可を有する。

第22図に示される第１の全バイト間隔の後半で、RX2
のためのIGMはハイになる（第22図のライン６）。これ
は自動繰返しモードでRX2のためのIGMの逆であると規定
される、RX1のためのCNB入力がローになることを引き起
こす。これは順に、（１）RX1のIGMが立ち下がり（ライ
ン５で示される）、（２）RX2のCNBが立ち下がり（RX1
のためのIGMと同様である）と、（３）RX2自身のための
IGMが示される短い期間のみハイであった後、立ち下が
ることを引き起こす。

その結果、バイト間隔２の始まりで両方のIGMはロー
であり、RX1はデータを捕捉することが許される（そのC
NB入力はハイである）。

DATA ＮはRX2のシフタからRX2のデコーダラッチにバ
イト１とバイト２の境界で（クロックの立ち下がり端
縁）伝送される。バイト２とバイト３の境界で、RX2のD
ATA ＮとRX1による出力のために既に準備されたDATA
Ｎ−１は第22図のライン７ないし14を参照してストロー
ブされるのが見られるであろう。

バイト間隔２および３の間、RX1およびRX2のIGMはロ
ーのままであり、この理由はシフタのSYNCおよび検出さ
れたSYNCを各々が示す２つの「COMMAND ０」の出力が
バイト間隔４および５の間、RX1からのみ（バイトをキ
ャッチすることが許されている唯一の受信器）CSTROBE
される（ライン８を参照）。

RX1がDATA1をキャッチしたことを意味する、RX1のIGM
がハイになるバイト間隔４の間と、RX2がCMD2をキャッ
チしたことの信号を送るためにIBM2が再び短くハイにな
るバイト間隔５の間とに、伝送リンクからデータを取る
処理が再び始まる。これらのデータ（DATA1およびCMD
2）は第22図の最も右側でバイト間隔７の間出力して示
される。

動作の自動繰返し特徴に関して、DATA3が介在するSYN
Cを有さないCMD2のすぐ後に、伝送媒体から取られるで
あろう。これはRX1のIGM1が再びハイなることを示す第2
2図のライン５を参照するとわかる。バイト６の真ん中
ではRX1が既にDATA3をキャッチしたことを示す。

今まで説明されてきたものは新規のシステムであっ
て、好ましい実施例に従って、これは同期の高速直列リ
ンクとともに用いることが適切であるフォーマットで、
非同期で異種の可変幅の並列データパターンを直列に受
取りそして送信するための手段として動作する半導体集
積回路を含む。

送信器チップは、外部の多重装置およびプログラミン
グ資源の必要性をなくす異種のデータの型の間で内部お
よび自動的に切換えするのが示された。

システムはさらに受信器として動作する半導体集積回
路を含むことが示されたが、この受信器とはリンクから
直列のデータを受取り、送信器によって行なわれた処理
を逆にすることができ、すなわち受信器は内部で自動的
に、システムのもともとは入力であった異種の可変幅の
並列データをデマルチプレクスし、そしてそれを出力す
ることができる。受信器はさらに型で出力データを同定
するように示された。

開示された回路は、モジュールでそしてカスケード接
続可能で示され、そのため様々な並列データパターンが
単一の直列インターフェイスを共有して操作、送信およ
び受信されることができた。いかなるバス制御器調停
器、ソフトウェアまたはスイッチ可能なライン駆動器も
必要とされなかった。さらに、開示されたシステムはホ
ストシステムの介在なしにユーザのデータのストリング
の間でそれ自身自動的に同期した。実際、開示されたシ
ステムは、事実上ユーザにとって透明であることが示さ
れた。

要するに、開示されたシステムはこれより以前に述べ
られた目的に合っている。

当業者はこの発明の多くの可能性のある応用を認める
ことができるであろう。いくつかの具体例としては、 （１） データ速度が典型的には10mBits/秒を越え、そ
して制御インターフェイスが1mBit/秒を越える、ディス
ク駆動制御バスで典型的な高速（非同期または同期の）
制御バス。

（２） データが10−20mBaudより速い速度でパケット
に動かされる、遠隔のプリンタおよび端末で典型的な拡
張距離の並列データ伝送と。

（３） 電気および磁気干渉が、典型的な金属の相互接
続を用いて通信することが困難である、産業装置制御お
よびデータ通信システム（開示されたシステムは高速の
光ファイバのインターフェイスを容易にする）。

（４） ロボット制御の信号発生およびフイードバッ
ク。多くの状態では高速でそして最小の信号配線を介し
て交信しなくてはならない（ロボットのアームで典型的
な）任意の高速フィードバック制御システム。

（５） ディスクトップのPC‘s'で新しい直列のバスで
典型的なFDDIと同等な非標準型の回路網のための建設ブ
ロック。

（６） 相互接続のハードウェアが重要な、または高価
である高速制御バス。これは軍事および航空電子工学制
御システムで典型的である。

（７） 低速度から中間速度のデータの獲得（並列のサ
ンプル出力１つあたり110nsより少ない）。

（８） リボンケーブルまたはPCバックプレーンを用い
て、キャビネットまたはカードの間で並列のデータまた
は制御信号が搬送される任意のシステム。これらの通信
チャンネルは、典型的には標準型のLAN規約で支持され
るほど十分には構成されていない。データはしばしば、
システムの非知能部分の間で発生され、そして搬送さ
れ、そしてFDDIシステムによって要求されるプロトコル
を支持できない。

高速のデータを伝送するために有益な種々の形態の受
信器を動作させるための新規の方法の好ましい実施例の
前述の説明は、例示および説明の目的のために提示され
てきた。これはは余すところないわけではなく、また発
明を開示された正確な形状に制限することも意図されて
おらず、上の教示を照らし合わせて多くの修正および変
化は明らかに可能である。実施例は、この発明の原理お
よびその実際の応用を最善に説明するために選択および
説明されたが、それによって当業者が考えられる特定の
使用に適した種々の実施例および種々の修正とともに、
この発明を最善に利用することを可能にする。この発明
の範囲は上掲の特許請求の範囲によって規定されること
が意図される。

【図面の簡単な説明】

第１図はこの発明を利用するデータシンクに結合された
データソースを示すブロック図である。 第２図はこの発明の好ましい実施例に従って実装された
送信器チップのピンの図である。 第３図は第２図で示されるように実装された送信器のた
めの論理記号およびここでの教示に従って機能を果たす
送信器チップを示すために図面の後続の部分に用いられ
た記号である。 第４図はその２つの動作モードのうちの１つである、
「LOCAL」モードの開示された送信器の例示である。 第５図はその２つの動作モードのうちの１つである、
「CASCADE」モードの開示された送信器の例示である。 第６図はそのピンの図が第２図に示される、送信器チッ
プ上の集積回路の機能ブロック図である。 第７図は第６図に示されるストローブおよび肯定応答回
路によって行なわれる機能を詳細にするフローチャート
である。 第８図は第６図に示されるクロック発生器のより詳細な
ブロック図である。 第９図は第６図に示される媒体インターフェイス回路の
概略図である。 第10図はここでの教示に従って作られ、そして動作され
る、LOCALモードで動作するシステムの８ビット送信器
の動作を示すタイミング図である。 第11図はここでの教示に従って作られ、そして動作され
る、CASCADEモードで動作するシステムの８ビット送信
器の動作を示すタイミング図である。 第12図はこの発明の好ましい実施例に従って実装された
受信器チップのピンの図である。 第13図は第12図に示されるように実装された受信器のた
めの論理記号およびここでの教示に従って機能を果たす
受信器チップを示すために図面の後続の部分に利用され
た記号である。 第14図はその２つの動作モードのうちの１つである、LO
CALモードの開示された受信器の例示である。 第15図はその２つの動作モードのうちの１つである、
「CASCADE」モードの開示された受信器の例示である。 第16図はそのピンの図が第12図に示される、受信器チッ
プ上の集積回路の機能ブロック図である。 第17図は第16図に示される媒体インターフェイス回路の
概略図である。 第18図は第16図に示されるバイト同期論理のより詳細な
ブロック図である。 第19図はここでの教示に従って作られ、LOCALモードで
動作するシステムの８ビット受信器の動作を示すタイミ
ング図である。 第20図はここでの教示に従って作られ、CASCADEモード
で動作するシステムの８ビット受信器の動作を示すタイ
ミング図である。 第21図は自動繰返し能力でCASCADEモードで動作するよ
うに構成された開示されたシステムの例示である。 第22図はここでの教示に従って作られ、CASCADEモード
で動作し、自動繰返し特徴を採用するシステムの８ビッ
ト受信器の動作を示すタイミング図である。 図において、101はコマンド論理ブロック、102はデータ
源ブロック、103は送信器、104は受信器、105はコマン
ド論理、106はデータシンク、107は伝送媒体、201はDAT
A/COMMAND入力、202はストローブ入力、203はACK出力、
204はクロック入力／出力、205は差動直列ECL出力、206
は直列ECL入力、207および208はクリスタルピン、209は
フィルタピン、210はデータモード選択入力、211はカス
ケード／ローカルモード選択入力、212はVCCピン、213
は接地ピン、401および402はシステム、405および406は
伝送器、410および411は直列リンク、501、502および50
3はホストシステム、504はデータ経路制御論理、505、5
06および507は送信器、508は直列リンク、601は並列入
力ラッチ、602はエンコーダラッチ、603はデータエンコ
ーダ、604はSTRB/ACK回路、605はクロック発生器、606
はシフタ、608はSIDQ、609は媒体インターフェイス、70
1、702、704、705、706、708、709、710、711、712、71
3、714、717および718は四角記号、703、707および715
はループ、851はXTAL発振器、852はマスタカウンタ、85
3はPLL、850はクリスタル、901はフリップフロップ、12
01はDATA/COMMAND出力、1202はデータストローブ出力、
1203はコマンドストローブ出力、1204はIGM出力、1205
はクロック出力、1206は差動直列ECL入力、1207および1
208はクリスタルピン、1209はフィルタピン、1210はデ
ータモード選択入力、1211はCNB入力、1212は違反出
力、1213はVCCピン、1214は接地ピン、1401および1402
はシステム、1405および1406は受信器、1407および1408
はリンク、1444はクリスタル、1501、1502および1503は
ホストシステム、1505、1506および1507は受信器、1525
は伝送媒体、1535はクリスタル、1601はシフタ、1602は
デコーダラッチ、1603はデータデコーダ、1604は出力ラ
ッチ、1605は媒体インターフェイス、1606はPLL、1607
はクロック発生器、1608はバイト同期論理、1801はビッ
トカウンタ、1802はSYNC検出器、1803はカスケード制御
である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−105740（ＪＰ，Ａ) 特開 昭56−114043（ＪＰ，Ａ)

Claims (31)

(57)【特許請求の範囲】
1. 【請求項１】非同期で異種の可変幅の並列データパター
   ン入力信号を、同期高速直列伝送媒体を介して伝送に適
   しかつ前記並列データパターン入力信号を示す直列のデ
   ータパターン信号に変換するための装置であって、少な
   くとも１つの送信器装置を含み、各前記送信器装置は、 （ａ） 第１の記憶手段を含み、前記非同期の並列デー
   タパターン入力信号の１つを前記第１の記憶手段にクロ
   ックインさせるための第１の手段と、 （ｂ） 第２の記憶手段を含み、前記第１の記憶手段か
   ら前記第２の記憶手段にデータを並列態様で転送し、こ
   れにより新しい入力データを受けることができるように
   前記第１の記憶手段を自由にするための第２の手段と、 （ｃ） データコード化手段を含み、前記第２の記憶手
   段に転送されたデータに応答して異種のデータ入力の型
   を同定し、該同定結果に従って該同定されたデータを内
   部で自動的にマルチプレクスして前記データコード化手
   段に与えるための第３の手段とを備え、前記データコー
   ド化手段は前記同定されたデータを予め選択されたコー
   ド化規約に従ってコード化し、 （ｄ） 前記第３の手段に結合され、前記データコード
   化手段からの新しいコード化データを並列態様で受取る
   手段と、外部のソースから与えられる直列データ入力を
   受取るための直列入力手段とを含み、与えられた入力を
   出力直列ビットの流れに挿入する第４の手段とを含む、
   信号変換装置。
2. 【請求項２】各前記送信器装置の前記第３の手段は、予
   め選択された優先順位に基づいて前記異種のデータ入力
   を自動的にマルチプレクスする手段を含む、特許請求の
   範囲第１項記載の信号変換装置。
3. 【請求項３】前記予め選択されたコード化規約により光
   ファイバからなる伝送媒体を介して直列データの同期転
   送が可能になる、特許請求の範囲第１項記載の信号変換
   装置。
4. 【請求項４】各前記送信器装置の前記第３の手段は、デ
   ータ幅を示す第１の選択された制御信号に応答して、示
   されたデータ幅の関数で該送信器装置の前記入力信号の
   各々をコード化する手段を含む、特許請求の範囲第１項
   記載の信号変換装置。
5. 【請求項５】各前記送信器装置の前記出力の直列ビット
   の流れは、前記新しくコード化されたデータと、新しく
   コード化されたデータが存在しない場合には常に前記外
   部ソースからの前記直列入力手段への直列データ入力
   と、新しくコード化されたデータおよび前記有効な直列
   データが共に存在しない場合には常に前記直列入力手段
   が発生する同期ビットパターンとを含む、特許請求の範
   囲第１項記載の信号変換装置。
6. 【請求項６】各前記送信器装置の前記第４の手段は、第
   １のモードで前記直列伝送媒体を介しての直接伝送のた
   めに前記出力直列ビットの流れを修正し、かつ第２のモ
   ードで直列ビットの流れをコード化して出力するため
   の、伝送媒体とインタフェイスをとるための手段を含
   む、特許請求の範囲第５項記載の信号変換装置。
7. 【請求項７】前記インタフェイスをとるための手段は、
   前記第１のモードで動作するときNRZIデータを出力し、
   かつ前記第２のモードで動作するときにはNRZデータを
   出力する、特許請求の範囲第６項記載の信号変換装置。
8. 【請求項８】前記送信器装置の各々は送信器装置からの
   出力直列ビットの流れが前記直列伝送媒体上に直接送信
   されるローカルモードで動作可能である、特許請求の範
   囲第５項記載の信号変換装置。
9. 【請求項９】各々がカスケードモードで動作可能な複数
   個の送信器装置をさらに含み、前記カスケードモードで
   動作可能な各送信器装置からの直列ビットの流れは、互
   いに異なる送信器装置の前記直列入力手段に入力され
   る、特許請求の範囲第８項記載の信号変換装置。
10. 【請求項１０】各前記送信器装置は、モード制御信号に
    応答して、該モード制御信号が第１の状態のときには常
    に前記ローカルモードで動作し、かつ前記モード制御信
    号が第２の状態のときには常に前記カスケードモードで
    動作する、特許請求の範囲第９項記載の信号変換装置。
11. 【請求項１１】ローカルモードで動作する送信器装置の
    各々は、NRZIコード化された直列データを出力する、特
    許請求の範囲第10項記載の信号変換装置。
12. 【請求項１２】前記カスケードモードで動作する送信器
    装置の各々は、NRZコード化直列データを出力する、特
    許請求の範囲第10項記載の信号変換装置。
13. 【請求項１３】前記送信器装置の各々は、ある送信器装
    置がローカルモードで動作するときは常にクロックパル
    ス出力するためのクロック発生器手段をさらに含む、特
    許請求の範囲第10項記載の信号変換装置。
14. 【請求項１４】前記クロック発生器手段は、ある送信器
    装置が前記カスケードモードで動作するときには常に外
    部ソースからクロックパルス入力を受取る、特許請求の
    範囲第13項記載の信号変換装置。
15. 【請求項１５】前記クロック発生器手段は、 （ａ） マスター周波数源と、 （ｂ） 前記マスター周波数源に接続される位相ロック
    ループと、 （ｃ） 前記位相ロックループに接続され、ある送信器
    装置内に内部同期制御信号を与えるためのマスタカウン
    タとを含む、特許請求の範囲第14項記載の信号変換装
    置。
16. 【請求項１６】前記マスター周波数源はクリスタル発振
    器である、特許請求の範囲第15項記載の信号変換装置。
17. 【請求項１７】第１の送信器装置に対する前記マスタ周
    波数源は第２の送信器装置のクロック発生器手段の出力
    である、特許請求の範囲第15項記載の信号変換装置。
18. 【請求項１８】前記位相ロックループは欠損パルスを無
    視する位相検出器を含む、特許請求の範囲第15項記載の
    信号変換装置。
19. 【請求項１９】前記位相ロックループはマスター／スレ
    ード発振器構成を含む、特許請求の範囲第15項記載の信
    号変換装置。
20. 【請求項２０】前記送信器装置の各々は、前記入力信号
    のソースに対するハンドシェイクプロトコルを与えるた
    めの第１の回路手段を含む、特許請求の範囲第１項記載
    の信号変換装置。
21. 【請求項２１】各前記送信器装置は単一の半導体集積回
    路装置である、特許請求の範囲第１項記載の信号変換装
    置。
22. 【請求項２２】非同期で異種の可変幅並列データパター
    ン入力信号を、同期直列伝送媒体を介しての伝送に適し
    かつ各々が与えられた入力信号を表わす直列データパタ
    ーン信号に変換するための方法であって、 （ａ） 前記非同期の並列データパターン入力信号の１
    つを、入力信号を受取るための第１の手段にクロックイ
    ンさせるステップと、 （ｂ） 前記第１の手段から第２の手段に並列態様でデ
    ータを転送し、それにより前記第１の手段を新しい入力
    を受取ることができるように自由にするステップと、 （ｃ） 前記第２の手段の異種のデータ入力の型を同定
    するステップと、 （ｄ） 前記同定されたデータをデータエンコーダにマ
    ルチプレクスするステップと、 （ｅ） 予め選択されたコード化規約に従って前記同定
    されたデータをコード化するステップと、 （ｆ） 新しくコード化されたデータを含む直列の出力
    ビットのストリームを発生するステップと、 （ｇ） 前記ビットのストリームを出力するステップと
    を含み、 前記出力ビットのストリームを発生するステップ（ｆ）
    は、 （ｉ） 新しくコード化されたデータが存在するか否か
    を決定し、該新しくコード化されたデータが存在する場
    合には前記新しくコード化されたデータからなるビット
    のストリームを発生するステップと、 （ii） 新しくコード化されたデータが何ら存在しない
    場合には、常に、伝送するための他の有効な直列データ
    が存在するか否かを決定し、伝送するための他の有効な
    直列データが存在する場合にはこの有効な直列データか
    らなるビットのストリームを発生するステップと、 （iii） 新しくコード化されたデータおよび他の有効
    な直列データが共に存在しない場合には、常に、予め選
    択された同期パターンからなるビットのストリームを発
    生するステップとを含む、信号変換方法。
23. 【請求項２３】前記同定されたデータをマルチプレクス
    するステップは、予め定められた優先順位に従ってマル
    チプレクスするステップを含む、特許請求の範囲第22項
    記載の信号変換方法。
24. 【請求項２４】前記予め選択されたコード化規約により
    光ファイバ伝送媒体を介しての直列データの同期転送が
    可能になる、特許請求の範囲第22項記載の信号変換方
    法。
25. 【請求項２５】前記コード化するステップ（ｅ）は、入
    力データの幅の関数として前記同定されたデータをコー
    ド化するステップを含む、特許請求の範囲第22項記載の
    信号変換方法。
26. 【請求項２６】前記直列ビットのストリームをNRZIデー
    タとして出力するステップをさらに含む、特許請求の範
    囲第22項記載の信号変換方法。
27. 【請求項２７】前記直列ビットのストリームをNRZデー
    タとして出力するステップをさらに含む、特許請求の範
    囲第22項記載の信号変換方法。
28. 【請求項２８】（ａ） ストローブ信号がデータソース
    から送られているか否かを決定するステップと、 （ｂ） 前記ストローブ信号が存在する場合には、常
    に、前記第１の手段が入力信号を受取るために利用可能
    であるか否かを決定するステップと、 （ｃ） 前記第１の手段が利用可能であると決定された
    場合には、常に、前記第１の手段がデータパターン入力
    信号を受取ることができるようにするための可能化信号
    を発生するステップと、 （ｄ） 前記可能化信号を発生した後、前記第１の手段
    が新しいデータを受取ることができないことを示す全フ
    ラグ信号を発生するステップとをさらに含む、特許請求
    の範囲第22項記載の信号変換方法。
29. 【請求項２９】（ａ） その周波数が前記データパター
    ン入力信号に対するバイト境界に対応するクロックパル
    スを発生するステップと、 （ｂ） バイト境界を決定するために前記クロックパル
    スを監視するステップと、 （ｃ） 各バイト境界の始まりで、前記全フラグ信号を
    クリアして前記第１の手段がデータを受取るために利用
    することができることを示すステップとをさらに含む、
    特許請求の範囲第28項記載の信号変換方法。
30. 【請求項３０】（ａ） 動作モード入力信号を監視する
    ステップと、 （ｂ） 前記可能化信号が発生され、前記ストローブ信
    号が存在しかつ第１の動作モードが前記動作モード入力
    信号によって特定されるときには、常に、前記データソ
    ースからのデータの受取を了解する信号を出力しかつ維
    持するステップと、 （ｃ） 前記可能化信号が発生され、前記ストローブ信
    号が存在し、同期パターンが前記直列ビットストリーム
    において検出されかつ第２の動作が前記動作モード入力
    信号によって特定されるときには、常に、前記データソ
    ースからのデータの受取を了解する信号を出力しかつ維
    持するステップとをさらに含む、特許請求の範囲第29項
    記載の信号変換方法。
31. 【請求項３１】前記ストローブ信号が存在しないことに
    応答して、前記受取を了解する信号を不活性状態とする
    ステップをさらに含む、特許請求の範囲第30項記載の信
    号変換方法。