JP2002101084A - シリアルデータを同期させるための方法とシステム - Google Patents

Abstract

(57)【要約】 【課題】 シリアルデータ通信システムにおいて、フル
パケットサイズ以下のグループまたは塊で送られてきた
アイドルコードまたはデータを検出し、エラーの存在を
確認し、このエラーを適切に修正してシリアルデータを
適切に同期させるための装置と方法を提供する。 【解決手段】 デコーダ（３２０）と検出回路（３３
０）を設ける。デコーダ（３２０）はパケットレートで
データを受け取る。各パケットには２ワード以上が含ま
れており、パケットレートはワードレートより低い。検
出器回路（３３０）はデコーダ（３２０）からのデータ
有効信号を監視し、データ有効信号の値がパケットレー
トより高速で変化すること確認した時に出力信号（アイ
ドル送出）をアサートする。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は、一般に通信システムとその
構成要素に関するもので、特にシリアルデータを同期さ
せるための方法とシステムに関するものである。

【０００２】

【発明の背景】本発明は通信システムに関するものであ
る。シリアル通信は、第１の点から第２の点までデータ
を送るために単一の通信経路を利用する。多ビットワー
ドを伝送する場合、シリアル線路に沿って順々にワード
を送信することができる。各ワードに属するビットを判
別するのは受信機の役割である。このソーティング過程
を再同期と呼ぶことができる。

【０００３】図１は従来技術によるシリアル通信システ
ムの再同期論理の一部を示す。受信データは８ｂ１０ｂ
デコーダ１２０に供給される。当該技術分野で周知の通
り、８ｂ１０ｂコードは８ビットのデータワードを通信
用の１０ビットのワードに変換するコードである。デー
タに関して、このブロックは１０ビットの受信データを
元の送信８ビットに変換して、復号データとして出力す
る。また、有効なデータが検出されると、デコーダ１２
０は、データ有効信号をアサートする。

【０００４】デコーダ１２０は、アイドルコード発生器
１２２にデータエラー信号を送る。認識されてワードを
デコーダ１２０が受け取ると、データエラー信号がアサ
ートされる。そのとき、アイドルコード発生器１２２
は、８ｂ１０ｂエンコーダ１２６にアイドルコードを送
信するように命令する。また、システムプロトコルで決
定する所定の時点でも、エンコーダ１２６はアイドルコ
ードを送る。この伝送動作は、アイドルコードを送るよ
うにシステムプロトコル発生器１２４がアイドルコード
発生器１２２に指示することによって開始される。

【０００５】このリカバリ方法をサポートするために、
送信機は、受信機側へ有効データコード群または有効な
特別コード群を送って、受信機からのデータエラー状態
のエコーを効果的に返す。受信機は、これらの受信コー
ド群の特徴付けを行い、送信機からのコード群がデータ
であるか、あるいは特別なコードであるかを表すデータ
有効信号を生成する。本発明の好ましい実施例で利用さ
れる従来技術の１つの特徴は、システムプロトコル発生
器１２４がアイドルコードまたはユーザデータをパケッ
トサイズより小さくない塊として送ることである。

【０００６】

【発明の概要】本発明の好ましい実施例は、フルパケッ
トサイズ以下の塊で送られたアイドルコードあるいはデ
ータを検出するために従来技術の上記特徴を利用する。
そのようなサイズの伝送が検出されると、システムは、
それをエラーと認識し、このエラーを修正するために適
切な動作を行うことができる。例えば、シリアルデータ
が適切に同期しなければ、システムはこの問題を修正す
るための動作を行う必要がある。

【０００７】本発明の第１実施例の方法によれば、シリ
アルビット情報はパケットで構成され、各パケットには
少なくとも２つのワードが含まれる。受信機は、シリア
ルビット情報にエラーが含まれるか否かを判定し、各エ
ラーについてコードを生成することができる。このコー
ドの長さはフルパケットよりも短い。このコードは遠隔
の通信装置に送られ、通信装置は、そのコードがフルパ
ケットより短いことを認識する。これが認識されると、
同期要求コマンドが生成され、受信機に送られ、受信機
でシリアルビット情報を再同期することができる。

【０００８】好ましい実施例では、シリアルビット情報
を符号化、復号するために８ｂ１０ｂコードを使用す
る。通常動作では、このコードにおいて同じ値が４ビッ
ト以上連続することはない。しかし、同じ値を５ビット
以上含むストリングを受信したとき、受信機を再同期す
ることができる。

【０００９】本発明は、いくつかの方法で実施すること
ができる。デコーダはパケットレートのデータを受け取
る。従来と同様、各パケットには２ワード以上が含まれ
るので、パケットレートはワードレートよりも低い。検
出器回路は、デコーダからのデータ有効信号を監視し、
データ有効信号の値がパケットレートよりも高速で変化
していると判断すると出力信号をアサートする。

【００１０】本発明の別の特徴によれば、他の可能な技
術より優れたいくつかの利点が得られる。例えば、本発
明の好ましい実施例によれば、コンマコードを頻繁に送
る必要なく、全く不要なこともある。また、エラーを判
定するためにユーザデータシーケンスにチェックワード
を埋め込む必要がない。これらの付加チェックを排除す
る理由が本発明にあるわけではないが、付加ビットを制
限することによって、シリアルリンク帯域幅を節約する
ことができる。通常の動作では、リンクの整合性を監視
するのにシリアルリンク帯域幅を使うことはないので、
システム機能に利用できるリンク帯域幅が増加する。

【００１１】さらに、好ましい実施例では、既存のパケ
ットプロトコルやデータフォーマットに手を加える必要
がなく、またシリアルリンクのデータ整合性を監視する
ために余分なコードを送る必要がない。基本的に、この
好ましい方法では、システムで使用されるシグナリング
帯域幅が同期はずれ時に増加すると、それを認識する。
ほとんどの場合、本発明を利用するにあたって、既存の
パケットプロトコルとの干渉はない。これにより、モジ
ュール設計の実用化が可能になり、設計の低位リンクメ
ンテナンス機能から独立してパケット化を展開すること
ができる。本発明の好ましい実施例では、正常なシステ
ム動作において最低パケットサイズが１ワードを越える
ことを期待しているだけであって、これは容易に達成す
ることができる条件である。付図にしたがって以下に記
述される説明から、本発明の上記特徴を更に深く理解す
ることができる。

【００１２】

【実施例の詳細説明】以下に、様々な実施例の製作と使
用について詳細に述べる。しかし、本発明によって多く
の適用可能な発明概念が提供され、それらは様々な具体
的コンテキストで実施することができる。ここで述べる
特定の実施例は発明の製作、使用法を単に説明するだけ
であって、発明の範囲を限定するものではない。

【００１３】高速シリアルデータ伝送の使用に依存する
システムにおいて本発明の特徴を利用することができ
る。このタイプのデータ伝送は費用効率がよいが、ある
種の設計上の問題がある。

【００１４】共通する１つの設計上の問題はクロック再
生である。最大のデータスループットを得られるよう
に、多くのシステムでは、各データバイトからの連続デ
ータビットストリームをスペースなしで送ることによっ
て、シリアルデータストリームを構成する。以下の例は
その概念を示す。３ワードをシリアルデータとして送る
ものと仮定する。 ワード番号 データ（１６進） データ（２進） １ ５７ ０１０１ ０１１１ ２ Ａ１ １０１０ ０００１ ３ Ｆ２ １１１１ ００１０ これらの３データワードを生データとして送る場合、シ
リアルデータストリームは下記のようになるだろう。 ０１０１０１１１１０１００００１１１１１００１０

【００１５】この場合、各ワードはシリアル化されてお
り、一番左ビットから始まって一番右のビットに行き、
さらに次のワードの一番左ビットにつながる。ワード間
の境界位置を示すための付加ビットは送信されない。

【００１６】多くの場合、「０」データビットと「１」
データビットの間の遷移を認識することによって、シリ
アルデータから受信クロックから再生される。この方法
は、シリアル線路の帯域幅の節約になるが、クロック再
生回路の設計を満足させるのに十分な遷移が得られるよ
うにデータに「０」と「１」が適切に混在することが条
件である。

【００１７】「０」と「１」の間の適切なビット遷移を
確保するために、“８ｂ１０ｂ”コードと呼ばれる特殊
なコードが時々使われる。このコードは８ビットパター
ンのデータを１０ビットのデータワードに変換し、ある
ビットの前に反対極性の０または１が連続４ビットを超
えないことを保証するものである。

【００１８】８ｂ１０ｂコードを使用した場合でも、デ
ータワード間の境界を確認する目的で受信機に何らかの
補助メカニズムが必要である。この条件を満たすため
に、８ｂ１０ｂコードでは、ある特別なコードワードが
定義されている。これらは「コンマ」コードと呼ばれ
る。コンマコードはユーザデータコードスペースの一部
ではなく、それぞれがコードワード中に連続５個の
「０」または「１」を含んでいる。この長い連続ビット
はワード境界同期に関係なく認識することができ、いっ
たん認識されると、正しいワード境界同期を求めるため
に使用することができる。８ｂ１０ｂコードを使用する
場合、ワード同期を維持するために時々コンマコードが
送られる。

【００１９】データビットエラーによって１つ以上の正
常なデータワードがコンマコードと同じビットパターン
に変換されると、同期が失われることがある。エラーに
よってデータに生じた何らかのシフトが８ｂ１０ｂコン
マコードと一致すると、受信機の同期論理は、誤ったコ
ンマコードを認識し、それに合わせてワード境界を調整
するかもしれない。そのようにして画定されたワード境
界は正常なデータにとっては不正なものであるが、受信
機はそれを認識できない。その結果、あるワードと次の
ワードのずれた組み合わせで構成されるデータワードの
送出が始まる。

【００２０】この状況は、正規に送られたコンマコード
を受信機が検出するまで続くだろう。正規にコンマが送
られると、そのビットパターンは正しいワード間境界に
適切に配列される。正しいコンマワードにより、受信機
のワード間境界はデータストリームにおける正しい位置
に再配置される。

【００２１】再配置の後、受信機はもう一度正しいデー
タワードを送る。ワード同期を確実にする１つの非常に
簡単な方法は、頻繁にコンマコードを送ることである。
この方法の不都合な点は、コンマコードが使うデータ帯
域幅がユーザデータの伝送に使用できないことである。
その結果、システムのスループットが低下する。

【００２２】同期喪失が検出されたとき、単にシステム
を通してコンマコードを送るだけで修正することができ
る。したがって、いくつかの同期維持の方法は同期喪失
の検出に依存している。ワードの同期喪失を検出する１
つの古典的な方法では、適切なチェックビットスキーム
が使用される。ワードはブロックに分類され、各ブロッ
クはブロックのデータワードの巡回冗長検査コードを表
す付加的データビットを含む。チェックコードは、不正
なワード境界から不正なチェックコードが発生するよう
に設計される。

【００２３】この方法には、いくつかの難点がある。ま
ず、チェックビットにデータ帯域幅が必要であるから、
システムのスループットが低下する。また、チェックビ
ットの計算と照合にも困難がある。さらに、同期喪失を
検出するまでに遅延がある。したがって、データブロッ
クの終わりでチェックビットを期待値と比較するまで、
問題を認識することはできない。

【００２４】図２は通信システムを非常に簡潔に示す図
である。このシステムでは８ｂ１０ｂ符号化による全二
重シリアルデータを使用する。言い換えれば、システム
Ａ（参照符号１０）はシリアルリンク１４を介してシリ
アルデータをシステムＢ（参照符号１２）に送り、シス
テムＢはシリアルリンク１６を介してシリアルデータを
システムＡに送ることができる。システムは完全対称で
あることが望ましく、この利点を考慮すると、送受信機
回路１０、１２は実質的に同じ回路で構成することが可
能である。図に見られるように、従来技術によるシステ
ムと本発明を利用するシステムの両方に、一般的なブロ
ック図を適用することができる。

【００２５】システムは、ユーザデータか、あるいはア
イドルコードなどの特別なコードシリアルを線路１４
（１６）に送出することができる。このシステムでは、
８ｂ１０ｂコードのデータコード群を用いてデータを送
り、８ｂ１０ｂコードの特別なコード群の１つを用いて
アイドルパターンを送る。８ｂ１０ｂコードの詳細はＩ
ＥＥＥ規格８０２．３、§３６．２．４で規定されてい
る。ＩＥＥＥ規格８０２．３は引用としてここに包含さ
れており、この規格で規定された情報をここでは反復し
ない。

【００２６】このシステムでデータかアイドルコードの
いずれかを送信するとき、パケットと呼ばれるコード群
の倍数単位で送信する。システムでデータを受信する
時、データコード群のセットか、８ｂ１０ｂコードの特
別なコード群のセットか、いずれかに属するものとして
受信コード群が特徴付けされる。受信機は復号データを
供給すると共に、受信データがデータコード群のセッ
ト、または特別なコード群にあったことを示すデータ有
効信号を供給する。データやアイドルコードがパケット
サイズの倍数単位で送られるので、データ有効信号はパ
ケット速度でしか変化せず、これはシステムのワードレ
ート以下の端数である。

【００２７】また、受信コード群が８ｂ１０ｂコードの
有効コード群に属しているか否かを示すエラー信号が受
信機から供給される。８ｂ１０ｂコードでは、総コード
スペースの約５２パーセントが有効コード群に対して画
定されるので、ランダムなデータワードを有効コードグ
ループとして認識する可能性は約５０パーセントであ
る。

【００２８】Ｂ側の受信機がワード同期を失っていると
仮定する。これは受信データがほぼランダムであると解
釈されるから、非常にエラーが多い場合である。この状
況での正しい対応は、Ａ側送信機からＢ側受信機に８ｂ
１０ｂコンマコード群を送ることである。このコンマコ
ードはＢ側受信機によって認識され、受信機でワード境
界が正しく再配置される。

【００２９】ある意味において、本発明はシステムＡと
システムＢの間で双方向にデータパケットを転送するた
めに高レベルプロトコルと８ｂ１０ｂコードを使用する
実用的な通信システムの一部である。高レベルプロトコ
ルは８ｂ１０ｂの特別なコード群のいくつかと一緒に使
用できるので、模擬システムプロトコル情報を用いずに
任意のユーザデータをシステムに通すことができる。

【００３０】本発明はまた、リンクの一方のシステムで
ワード同期を喪失したとき、それを他方のシステムが認
識してデータ有効信号を処理するため簡単な方法を提供
する。

【００３１】第１の例として、図３は本発明の第１の実
施例システムを示す。図１の従来技術によるシステムに
おいて、受信機１１２（１１０）の８ｂ１０ｂデコーダ
１２０は多くの場合、同期はずれデータを無効コード群
と解釈して、データワードレートでほぼランダムに変動
するデータエラー信号を生成する。

【００３２】変動するデータエラー信号が発生すると、
有効なデータとアイドルコードの間で同様の変動を来た
すデータストリームが送信機１１０（１１２）から送出
される。このデータストリームを受信すると、相手側の
受信機において、データ有効信号は基本的に、そのラン
ダムな変動パターンをデータエラー状態として表す。実
際に、従来技術によるシステムではリンクの他端におい
て、そのデータエラー線路における急激な変動をデータ
有効線路における同様の急激な変動に変換する。

【００３３】本発明の第１の実施例では、受信機からデ
ータ有効線路を監視する同期はずれ検出器回路３３０を
使用する。この発明実施例のブロック図を図３に示す。
素子３２０、３２２、３２４、３２６は図１に関する類
似素子１２０、１２２、１２４、１２６と同等物と考え
てよい。したがって、それら素子に関する記述を図３の
ものに適用することが可能である。

【００３４】この実施例では、同期はずれ検出器３３０
は入力ワードからデータ有効信号を処理する。データ有
効信号が比較的低速（例えばシステムのパケットレート
またはそれ以下）で変化するときは、正常なデータフロ
ーが可能である。一方、データ有効信号が高速、例えば
システムのワードレートで変化すると、相手側受信機が
同期はずれになり易い。後者の場合、同期はずれ検出器
３３０は自己側の送信機に信号を送ってコンマコードを
送らせ、それによって相手側受信機を再同期する。

【００３５】図１に記載の従来技術によるシステムで
は、アイドルコードはコンマコードである。その結果、
図１のシステムと置き換えるように設計されたシステム
では、アイドルコードを送るように要求だけで十分であ
る。他のシステムでは、他の同期指示を送ることができ
る。

【００３６】本発明のこの特徴によれば、データ有効線
路上における短いアクティブパルスの発生が、リンクの
相手側での同期はずれ状態を表す主要な指標となる。

【００３７】図４は同期はずれ検出器３３０を実現する
回路を示す。回路３３０は、データ有効線路上を流れる
アクティブレコードを捕捉するシフトレジスタ３３２
と、短パルスデコーダ回路３３４と協働で動作する。最
も簡単な実施構成では、シフトレジスタ３３０が３段構
成の長さであり、１０１または０１０パターンの発生時
に短パルスデコーダ３３４がアイドル送出信号をアサー
トする。表１は、３段レジスタ３３２および少なくとも
２ワードのパケットサイズに対する復号テーブルであ
る。

【００３８】これらパターンの一方は、データ有効線路
における１ワードクロック長だけのアクティブ状態を示
す。本発明を使用するシステム３１０または３１２はそ
のような短いプロトコルを使用しないので、相手側受信
機では、その短いパルスは、ランダムな受信データの出
現、すなわち、リンクの他方側におけるワード同期の喪
失とみなされる。

【００３９】この回路は、アーキテクチャ的に有限イン
パルス応答高域通過デジタルフィルタとみなされ、デー
タが同期はずれ状態であるとシステムで解釈されると、
データ有効信号の高周波成分を検出する。

【００４０】パケットサイズが２ワード以上の場合、３
段シフトレジスタ３３２は任意のシステムプロトコルに
有効なはずである。パケットサイズが２ワードを超える
場合には、更に長いシフトレジスタを使用することがで
きる。例えば、パケットサイズが３ワード以上ならば、
デコーダ３３４は単一または二連続のデータ有効アサー
ション（１）またはデアサーション（０）を含むシーケ
ンスを求めることができる。表２は４段シフトレジスタ
３３２で構成されたデコーダ出力と３以上のパケットサ
イズをまとめた表である。

【００４１】最小パケットサイズよりも短い分離サブシ
ーケンスを含むシーケンスを求めることによって、より
大きいパケットサイズを利用するプロトコルのために同
様の表を作成することができる。長めのシフトレジスタ
を使用すると、システムで迅速に同期はずれを判定する
ことができるが、更に複雑なデコーダが必要になる。し
たがって時間の増加が複雑化に見合うかどうかは、設計
者が決めることになる。

【００４２】本発明のこの特徴を要約すると、同期はず
れ検出器３３０はパケットレート以上のレートでデータ
有効線路上の変化を求める。表１、表２ともに、これ
は、１パケットのワード数より短い１か０のストリング
を探すことによって求められる。これらのチャートを作
成する際、（シフトレジスタ３３２の出力からの）ビッ
トシーケンスが他のビットシーケンスに隣接していると
仮定している。プロトコルに他の制約があるならば、そ
れらは復号テーブルに織り込むことができる。

【００４３】図５は本発明による２つの送受信機システ
ム３１０、３１２を含む通信システムを示す。全二重通
信が効率的に実行されるように、これらのシステムのい
ずれか一方、望ましくは双方が同じ能力を備える。

【００４４】図示されるように、２つのシステム３１
０、３１２は２つのシリアル線路３１４、３１６で接続
される。好ましい実施例では、シリアルリンク３１４／
３１６は単チャンネル、双方向、ポイントツーポイント
インタフェースである。シリアルリンクはシステム３１
０からシステム３１２への通信に使う差動対ワイヤ３１
４と、トランシーバー３１２からトランシーバー３１０
への通信に使う別の差動対ワイヤ３１６とを含むことが
望ましい。代替的に、シングルエンデッドワイヤを使用
することも可能である。データ信号と制御信号は同じ線
路を共有する。動作中、システムのコード構成は、制御
とデータを区別するのに使用される。正規のイーサネッ
ト（登録商標）アプリケーションで使用されるケーブル
などの標準のカテゴリ５ケーブルを利用することができ
るので、このタイプの構成は便利である。代替実施例で
は、半二重システムで単一の差動対またはシングルエン
デッドワイヤを用いて発明を実施することができる。

【００４５】本発明の好ましい実施例動作を示すため
に、システム動作を理解するための補助手段として番号
が図に示される。以下のステップは図５において丸で囲
んだ番号に対応する。 （１） デコーダ３２０ａはシリアル線路３１６から情
報を受け取って、同期喪失を判定する。例えば有効デー
タコードワードまたは有効特別コードワードが予測通り
に受信されないとき、同期喪失が生じている。例えばパ
ケットサイズが３ワード長であれば、少なくとも３つの
データワードまたは３つの特別コードワードが連続して
受信されるはずである（単一のパケットはデータか特別
コードのいずれかであって、両方ではあり得ないか
ら）。 （２） エラーが発生する度に、短いアイドルコードが
発生する。短いアイドルコードはフルパケットの長さよ
り短い。 （３） 短いアイドルコードはデータと混在しており、
Ａ側（３１０）からＢ側（３１２）へ送られる。 （４） データ有効信号は短いアイドルが発生する度に
デアサートされる。短いアイドルの長さはフルパケット
よりも短いので、このアクションによってデータ有効線
路の信号周波数が増加する。 （５） 同期はずれ検出器３３０ｂは、データ有効線路
における急変化を認識して、相手側を再同期するため
に、一般にアイドル送出コマンドの形でコマンドを生成
する。 （６） データ有効線路の高周波（同期はずれ検出器３
３０ｂによって検出）に応答して、同期要求発生器３２
２ｂは同期パケット、例えばアイドルのパケットを生成
する。 （７） エンコーダ３２６ｂは同期パケットを送出す
る。 （８） デコーダ３２０ａは、同期パケットを受け取っ
て再同期可能な状態になる。

【００４６】ここまで、本発明に関して８ｂ１０ｂコー
ドのコンテキストで記述してきた。しかし、他のコード
を使用しても、本発明の特徴を活用することができる。
例えば、より高い周波数エラー指示を認識することがで
きるコードであれば、本発明のこの特徴を利用すること
ができる。その例として、ハミングコード、パリティコ
ードの他、パケットサイズよりむしろシステムワードサ
イズに基づいた線形ブロックコードがある。

【００４７】シリアル通信（長距離、短距離を含めて）
を必要とする様々なコンテキストで本発明を利用するこ
とができる。シリアルリンクを介したパラレルデータ通
信は、これらコンテキストの一例である。パラレルデー
タをシリアライザ回路６４０に供給して、シリアルデー
タストリームに変換する例を図６に示す。シリアルデー
タストリームはシリアルリンク６１４に供給され、デシ
リアライザ６４２に送られて、シリアルデータストリー
ムはパラレルデータに逆変換される。図示されてはいな
いが、全二重通信のために２つのシリアルリンクを設け
ることができる。

【００４８】シリアライザ６４０およびデシリアライザ
６４２には、図３に示される回路を設けることができ
る。この回路は、シリアル通信経路の同期を維持するた
めの手段の一つである。

【００４９】図６に示す回路の１つの応用面はコンピュ
ータシステムである。ここに引用として包含される係属
中の出願シリアル番号Ｎｏ．０９／６１６，１０５（Ｔ
Ｉ−３０８２５）に、このタイプの応用例が記載されて
いる。この係属中の出願における好ましい実施例では、
シリアルリンクを備えたＰＣＩ−ｔｏ−ＰＣＩブリッジ
を利用するコンピュータシステムについて記述してい
る。

【００５０】図７は本発明の特徴を利用したコンピュー
タシステム７００のブロック図を示す。プロセッサ７５
０として、様々なプロセッサの内いずれか、例えばｘ８
６互換マイクロプロセッサやＳＰＡＲＣマイクロプロセ
ッサを使用することができる。

【００５１】この実施例において、プロセッサ７５０
は、一般にそのプロセッサ７５０専用の（例えば、標準
化されていない）プロセッサバス７５２に接続される。
バス７５２はメモリシステム７５４と接続される。メモ
リシステム７５４は、関連の制御回路とダイナミックＲ
ＡＭ（ＤＲＡＭ）を含む。

【００５２】プロセッサバス７５２はまた、ブリッジ回
路７５８を介してＰＣＩバス７５６１と接続される。こ
のブリッジ回路は、しばしばノースブリッジと呼ばれ
る。いくつかの例では、メモリシステム７５４からのメ
モリ制御回路とブリッジ回路７５８は単一チップ内に組
み込まれる。その場合、図示されていないが、ノースブ
リッジ７５８はプロセッサ７５０とメモリ７５４の間に
接続される。

【００５３】ＰＣＩバス７５６は、各種デバイスをバス
に接続する際に使用される複数のスロット７６０を含
む。これらのスロットは、例えばハードディスクドライ
ブ、モデム、ネットワークインタフェースカード、光デ
ィスクドライブ（ＣＤＲＯＭ、ＤＶＤ等）、その他のデ
バイスを接続するために使用することができる。

【００５４】ＰＣＩバス７５６は、サウスブリッジとも
呼ばれる第２のブリッジ回路７６４を介して、通常はＩ
ＳＡやＥＩＳＡバス７６２などのレガシバスである第２
のバスと接続される。（Ｅ）ＩＳＡバス７６２は、キー
ボード、マウス、ディスプレイ等の入出力装置、その
他、不揮発性メモリなどの装置のために一般に使用され
るスロット７６６を含む。

【００５５】ＰＣＩバス７５６は標準化バスであるか
ら、スロット７６０の数は限定されている。それ以上の
スロットが必要な場合は、ＰＣＩ−ｔｏ−ＰＣＩブリッ
ジ回路（Ｐ２Ｐ）を介して第１のＰＣＩバス７５６に第
２のＰＣＩバス７６８を接続することができる。その場
合、２つのハーフブリッジ回路７７０、７７２をシリア
ルリンク７１４で相互接続してＰ２Ｐ回路が構成され
る。もう一つのＰＣＩバス７６８は、スロット７６０と
同様に使用されるスロット７７４を含む。実際は、プロ
セッサ７５０上で実行されるオペレーティングシステム
から見て、第１ＰＣＩバス７５６と第２ＰＣＩバス７６
８は単一のＰＣＩバスとして認識される。

【００５６】Ｐ２Ｐハーフブリッジ回路７７０、７７２
はそれぞれ、ここに開示される送受信機回路を利用する
ことができる。図５と関連して、例えばＰ２Ｐ回路７７
０が回路３１０を含み、また、Ｐ２Ｐ回路７７２が回路
３１２を含むことができる。もちろん、その他の回路が
含まれていてもよい。

【００５７】図示されていないが、前記係属中の出願の
好ましい実施例で開示されているようなＰＣＩ−ｔｏ−
ＰＣＩブリッジ回路を実現することができる。例えば、
Ｐ２Ｐ回路７７０、７７２の双方にインタフェース装置
およびトランシーバー装置を形成して、４チップ構成の
ブリッジを実現することができる。また、図７に示され
る２チップ構成も実現可能であろう。

【００５８】図７のシステムは様々なコンテキストで使
用することができる。例えば、このシステムはドッキン
グステーションと結合可能な携帯用のコンピュータと考
えてもよい。この例では、Ｐ２Ｐブリッジ７７０によっ
て、ケーブル７１４／７１６を介したノートコンピュー
タとドッキングステーションの接続が可能になる。この
接続は標準のカテゴリ５ケーブルを使用することができ
るので好都合である。

【００５９】図７のブロック図は、他のシステムでも利
用することができる。例えば、小型フォームファクタ
（ｓｍａｌｌ−ｆｏｒｍ−ｆａｃｔｏｒ）コンピュータ
には、ほとんど拡張スペースがない。追加カードを収め
た拡張ボックスに、コンピュータ外部へのインタフェー
スケーブルを接続することができる。同様に、リモート
拡張を要する他のコンピュータにも、本発明の利点が役
立つ。

【００６０】以上に説明用の実施例に基づいて本発明を
記述したが、この記述は限定的な意味をもつものではな
い。開示実施例の様々な変更および組み合わせ、更に他
の実施例が可能であることは、当業者にとって明らかで
あろう。したがって、この種の変更や実施例は、請求範
囲に包含されるものとする。

【００６１】本発明は、同時に出願され、全体があたか
もここに関連として記載されているよう一体化されてお
り（ｉｎｃｏｒｐｏｒａｔｅｄ）かつ、同一人に権利譲
渡されたＵＳ特許出願シリアルＮｏ．０９／６１６，１
０５（弁護士ドケットＮｏ．ＴＩ−３０８２５）に関連
している。

【００６２】以上の説明に関して更に以下の項を開示す
る。 （１） 復号データ出力およびデータ有効出力を備え、
受信データ入力ノードに接続されたデコーダであって、
パケットレートがワードレートより低くなるように１パ
ケット当たり２ワード以上を含むパケット形式のデータ
をパケットレートで受信するように構成されたデコーダ
と、デコーダのデータ有効出力に接続された入力を備
え、データ有効出力上の信号値がパケットレートより高
いレートで変化することを確認した時に出力信号をアサ
ートする検出器回路とを有する通信装置。

【００６３】（２） 検出器回路に接続され、検出器回
路による出力信号のアサーションに応答して同期要求を
生成する同期要求発生器を含む第１項記載の装置。

【００６４】（３） 検出器回路が有限インパルス応答
高域通過デジタルフィルタを含む第１項記載の装置。

【００６５】（４） 検出器回路がデコーダのデータ有
効出力に接続されたシリアル入力を備えたシフトレジス
タと、シフトレジスタのパラレル出力に接続されたパラ
レル入力を備えた短パルスデコーダとを含む第１項記載
の装置。

【００６６】（５） シフトレジスタが３つのパラレル
出力を含み、短パルスデコーダが３つのパラレル入力を
含む第４項記載の装置。

【００６７】（６） 短パルスデコーダがシフトレジス
タの３つのパラレル出力値が「０１０」または「１０
１」あると判定した時に出力信号をアサートする第５項
記載の装置。

【００６８】（７） 短パルスデコーダが４つのパラレ
ル入力を備え、 ４つのパラレル入力が００００のとき、出力０ ４つのパラレル入力が０００１のとき、出力０ ４つのパラレル入力が００１０のとき、出力１ ４つのパラレル入力が００１１のとき、出力０ ４つのパラレル入力が０１００のとき、出力１ ４つのパラレル入力が０１０１のとき、出力１ ４つのパラレル入力が０１１０のとき、出力１ ４つのパラレル入力が０１１１のとき、出力０ ４つのパラレル入力が１０００のとき、出力０ ４つのパラレル入力が１００１のとき、出力１ ４つのパラレル入力が１０１０のとき、出力１ ４つのパラレル入力が１０１１のとき、出力１ ４つのパラレル入力が１１００のとき、出力０ ４つのパラレル入力が１１０１のとき、出力１ ４つのパラレル入力が１１１０のとき、出力０ ４つのパラレル入力が１１１１のとき、出力０ 上記出力をアサートする第４項記載の装置。

【００６９】（８） デコーダに８ｂ１０ｂデコーダが
含まれる第１項記載の装置。

【００７０】（９） シリアル入力と、データ出力と、
データ有効出力とを含む８ｂ１０ｂデコーダと、８ｂ１
０ｂデコーダのデータ有効出力に接続される入力を備え
た同期はずれ検出器と、同期はずれ検出器の出力に接続
される入力を備えた同期要求発生器と、同期要求発生器
の出力に接続される第１入力を備えた８ｂ１０ｂエンコ
ーダと、エンコーダの第２入力に接続される第１の出力
および同期要求発生器に接続される第２出力を備えたシ
ステムプロトコル発生器とを有する通信装置。

【００７１】（１０） 同期はずれ検出器が有限インパ
ルス応答高域通過デジタルフィルタを含む第９項記載の
装置。

【００７２】（１１） 同期はずれ検出器回路が８ｂ１
０ｂデコーダのデータ有効出力に接続されたシリアル入
力を備えたシフトレジスタと、シフトレジスタのパラレ
ル出力に接続されたパラレル入力を備えた短パルスデコ
ーダとを含む第９項記載の装置。

【００７３】（１２） 同期要求発生器にアイドルコー
ド発生器を含む第９項記載の装置。

【００７４】（１３） シリアルビット受信機を再同期
する方法であって、１パケット当たり少なくとも２ワー
ドを含むパケット形式のシリアルビット情報をシリアル
線路から受信するステップと、シリアルビット情報にエ
ラーが含まれるか否か判定するステップと、各エラー発
生時にフルパケット長より短いコードを生成するステッ
プと、遠隔の通信装置にコードを送るステップと、遠隔
の通信装置から同期要求コマンドを受信するステップ
と、同期要求コマンドに応答してシリアルビット情報を
再同期するステップとを含む前記方法。

【００７５】（１４） ８ｂ１０コードにしたがってシ
リアルビット情報を符号化する第１３項記載の方法。

【００７６】（１５） コード生成時に短いアイドルコ
ードを生成する第１４項記載の方法。

【００７７】（１６） コード送信時に、パケットのデ
ータワード間にコードを分散させる第１３項記載の方
法。

【００７８】（１７） １パケット当たり少なくとも２
ワードを含むパケット形式のシリアルビット情報をシリ
アル線路から受信するステップと、シリアルビット情報
にフルパケット長より短いコードビットが含まれるか否
か判定するステップと、シリアルビット情報にフルパケ
ット長より短いコードビットが含まれていると判定され
た時、同期要求コマンドを生成するステップと、同期要
求コマンドを送信するステップとを含むシリアル通信方
法。

【００７９】（１８） ８ｂ１０コードにしたがってシ
リアルビット情報が符号化されている第１７項記載の方
法。

【００８０】（１９） コードビットに短いアイドルコ
ードが含まれる第１７項記載の方法。

【００８１】（２０） 同期要求コマンドにアイドルコ
マンドが含まれる第１７項記載の方法。

【００８２】（２１） アイドルコマンドの長さがフル
パケットに等しい第２０項記載の方法。

【００８３】（２２） １パケット当たり少なくとも２
ワードを含むパケット形式のシリアルビット情報をシリ
アル線路から受信するステップと、シリアルビット情報
にエラーが含まれるか否か判定するステップと、各エラ
ー発生時にフルパケット長より短いコードを生成するス
テップと、遠隔の通信装置にコードを送信ステップと、
遠隔の通信装置でコードを受信するステップと、コード
の長さがフルパケットより短いことを認識するステップ
と、コードの長さがフルパケットより短いことを認識し
た時に同期要求コマンドを生成するステップと、遠隔の
通信装置から同期要求コマンドを送信するステップと、
同期要求コマンドを受信するステップと、シリアルビッ
ト情報を再同期するステップとを含むシリアルデータ通
信方法

【００８４】（２３） ８ｂ１０コードにしたがってシ
リアルビット情報が符号化されている第２２項記載の方
法。

【００８５】（２４） コードビットに短いアイドルコ
ードが含まれる第２２項記載の方法。

【００８６】（２５） 同期要求コマンドにアイドルコ
マンドが含まれる第２２項記載の方法。

【００８７】（２６） プロセッサバスと結合されたプ
ロセッサと、プロセッサに接続されたメモリと、プロセ
ッサバスと拡張バスの間に接続された第１のブリッジ回
路と、拡張バスとシリアルバスの間に接続されたシリア
ライザとを有するコンピュータシステムであって、有効
データ受信時に有効データ信号をアサートするデコーダ
と、有効データ信号の値がパケットレート以上のレート
で変化することが確認された時に出力信号をアサートす
る検出器回路とをシリアライザに設け、シリアライザが
ワードを生成するワードレートよりパケットレートを低
くしたコンピュータシステム。

【００８８】（２７） 拡張バスにＰＣＩバスが含ま
れ、シリアライザをＰＣＩ−ｔｏ−ＰＣＩブリッジの一
部で形成した第２６項記載のシステム。

【００８９】（２８） コンピュータシステムに携帯用
コンピュータシステムが含まれる第２６項記載のシステ
ム。

【００９０】（２９） 第２のシリアライザを備えたド
ッキングステーションと組み合わせた第２８項記載のシ
ステム。

【００９１】（３０） シリアライザの回路と実質的に
同じ回路が第２のシリアライザに含まれる第２９項記載
のシステム。

【００９２】（３１） 例えば、システムプロトコル発
生器によってアイドルコードまたはユーザデータをパケ
ットサイズの塊で生成するシリアルデータ通信システム
において、フルパケットサイズ以下のグループまたは塊
で送られてきたアイドルコードまたはデータを検出する
装置と方法であって、検出された場合、エラーの存在を
確認し、このエラーを適切に修正し、例えばシリアルデ
ータを適切に同期させる。本発明の第１実施例はデコー
ダ（３２０）と検出回路（３３０）を有する。デコーダ
（３２０）はパケットレートでデータを受け取る。各パ
ケットには２ワード以上が含まれており、パケットレー
トはワードレートより低い。検出器回路（３３０）はデ
コーダ（３２０）からのデータ有効信号を監視し、デー
タ有効信号の値がパケットレートより高速で変化するこ
と確認した時に出力信号（アイドル送出）をアサートす
る。

【図面の簡単な説明】

【図１】従来技術によるシリアル通信システムの再同期
論理の一部を示す。

【図２】通信システムを非常に簡潔に示す図。

【図３】本発明の第１実施例によるシリアル通信システ
ムの再同期論理の一部を示す図。

【図４】好ましい実施例による同期はずれ検出器を示す
図。

【図５】本発明の双方向通信システムを示す図。

【図６】シリアルリンクを介したパラレルデータ伝送シ
ステムを示す図。

【図７】本発明の特徴を利用したコンピュータシステム
を示す図。

【符号の説明】

３２０ デコーダ ３３０ 同期はずれ検出器 ３２２ 同期要求発生器 ３２６ エンコーダ ３２４ システムプロトコル ３３４ シフトレジスタ ６４０ シリアライザ ６４２ デシリライザ ７５０ マイクロプロセッサ ７５４ メモリ ７５８ ブリッジ回路 ７４６ ブリッジ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 復号データ出力およびデータ有効出力を
   備え、受信データ入力ノードに接続されたデコーダであ
   って、パケットレートがワードレートより低くなるよう
   に１パケット当たり２ワード以上を含むパケット形式の
   データをパケットレートで受信するように構成されたデ
   コーダと、 デコーダのデータ有効出力に接続された入力を備え、デ
   ータ有効出力上の信号値がパケットレートより高いレー
   トで変化することを確認した時に出力信号をアサートす
   る検出器回路とを有する通信装置。
2. 【請求項２】 シリアルビット受信機を再同期する方法
   であって、 １パケット当たり少なくとも２ワードを含むパケット形
   式のシリアルビット情報をシリアル線路から受信するス
   テップと、 シリアルビット情報にエラーが含まれるか否か判定する
   ステップと、 各エラー発生時にフルパケット長より短いコードを生成
   するステップと、 コードを遠隔の通信装置に送るステップと、 遠隔の通信装置から同期要求コマンドを受信するステッ
   プと、 同期要求コマンドに応答してシリアルビット情報を再同
   期するステップとを含む前記方法。