JP4328732B2 - 基地局装置およびベースバンド信号処理装置 - Google Patents

Description

本発明は、基地局装置の構成に関する。

Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）基地局装置では、ベースバンド信号処理を行う部分と、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号処理を行う部分とが分離して構成される場合が多い。例えば、ベースバンド信号処理を行う複数のＢＢ（Ｂａｓｅｂａｎｄ）パネルと、ＲＦ信号処理を行う複数のＲＦパネルとを有し、ＢＢパネルとＲＦパネルがケーブルで相互接続され、双方向に高速デジタル信号を送受信するＷ−ＣＤＭＡ基地局装置の構成がある。

その場合、従来のＷ−ＣＤＭＡ基地局装置では、各ＢＢパネルが複数のＲＦパネルと１対Ｎで接続されていた（例えば、特許文献１参照）。
特開２００４−２２２０８８号公報

上述したような従来のＷ−ＣＤＭＡ基地局装置では、例えばユーザ数の増加に対応するために、ＢＢパネルを含む装置を増設するとき、そのＢＢパネルと各ＲＦパネルを１対Ｎで接続するケーブルも増設する必要があり、作業が煩雑となっていた。

本発明の目的は、ベースバンド信号処理を行うパネルの増設が容易な基地局装置を提供することである。

上記目的を達成するために、本発明の基地局装置は、
ベースバンド信号処理を行う部分とＲＦ信号処理を行う部分とが分離された構成の基地局装置であって、
前記ＲＦ信号処理を行うＲＦ信号処理部と、
前記ＲＦ信号処理部と接続可能な第１のインターフェース、および他のベースバンド信号処理部と接続可能な第２、第３のインターフェースを有し、自身が前記ベースバンド信号処理を行う信号を、前記第１のインターフェースに接続された前記ＲＦ信号処理部との間、または前記第２のインターフェースに接続された他のベースバンド信号処理部との間で送受信し、前記第１のインターフェースまたは前記第２のインターフェースで送受信される信号のうち、前記第３のインターフェースに接続された他のベースバンド信号処理部が前記ベースバンド信号処理を行う信号を前記第３のインターフェースを用いて中継するベースバンド信号処理部とを有している。

したがって、本発明によれば、ベースバンド信号処理部とＲＦ信号処理部とが分離された基地局装置の構成において、ベースバンド信号処理部同士が接続可能であり、ベースバンド信号処理部が他のベースバンド信号処理部の信号を自身の信号と多重して中継することができるので、既設のベースバンド信号処理部に他のベースバンド信号処理部を接続することによりＲＦ信号処理部とのケーブル接続を増設することなく容易にベースバンド信号処理部を増設することができる。

また、少なくとも１つのベースバンド信号処理部が前記第１のインターフェースで前記ＲＦ信号処理部に接続され、該ベースバンド信号処理部の第３のインターフェースに他のベースバンド信号処理部の前記第２のインターフェースが接続されていてもよい。

また、前記ベースバンド信号処理部は、自身のＣＰＵと前記ＲＦ信号処理部または前記他のベースバンド信号処理部のＣＰＵとのＣＰＵ間通信の信号を、自身が前記ベースバンド信号処理を行う信号と多重して伝送することとしてもよい。

したがって、これによれば、ベースバンド信号処理部とＲＦ信号処理部の接続を増設することなく、ベースバンド信号処理部の増設が可能な構成において、各部間相互のＣＰＵ間通信が可能である。

また、前記ベースバンド信号処理部は、フレームタイミング信号として所定のコードを、自身が前記ベースバンド信号処理を行う信号と多重することとしてもよい。

したがって、これによれば、フレームタイミング信号として所定のコードを用いるので、異なるタイミングに対して異なるコードを割り当てて識別可能とすることができる。

また、前記ベースバンド信号処理におけるコーディング方式が８Ｂ／１０Ｂコーディングであり、前記所定のコードがコンマコードであるとしてもよい。

したがって、各部間の信号に８Ｂ／１０Ｂコードを用いているので、高速のインターフェースが可能であり、フレームタイミング信号としてコンマコードを用いているので、異なるタイミングに対して異なるコードを割り当てて識別可能とすることができる。

また、前記ベースバンド信号処理部と前記ＲＦ信号処理部の間に、それらと分離して備えられ、該ベースバンド信号処理部および該ＲＦ信号処理部の双方と接続され、該ベースバンド信号処理部と該ＲＦ信号処理部の間の信号の選択、分離、多重を制御する選択／分離／多重部を更に有することとしてもよい。

また、前記選択／分離／多重部は、冗長を構成する複数の前記ベースバンド信号処理部と接続され、該ベースバンド信号処理部の状態を監視しており、監視結果に基づいて前記ＲＦ信号処理部と前記ベースバンド信号処理部の間の信号の選択、分離、多重を制御することとしてもよい。

また、前記選択／分離／多重部は、冗長を構成する複数の前記ＲＦ信号処理部と接続され、該ＲＦ信号処理部の状態を監視しており、監視結果に基づいて前記ＲＦ信号処理部と前記ベースバンド信号処理部の間の信号の選択、分離、多重を制御することとしてもよい。

したがって、これによれば、基地局装置において、選択／分離／多重部が、冗長を構成する複数のベースバンド信号処理部あるいは複数のＲＦ信号処理部の状態を監視し、監視結果に基づいて冗長構成を制御するので、ベースバンド信号処理部あるいはＲＦ信号処理部に特別な機能を備えなくとも容易に冗長を実現することができる。

本発明によれば、既設のベースバンド信号処理部に他のベースバンド信号処理部を接続することによりＲＦ信号処理部とのケーブル接続を増設することなく容易にベースバンド信号処理部を増設することができる。

本発明を実施するための形態について図面を参照して詳細に説明する。

図１は、本発明の第１の実施形態によるＷ−ＣＤＭＡの基地局装置の構成を示すブロック図である。図１を参照すると、基地局装置１０は、ＢＢパネル１１、１２およびＲＦパネル１３〜１５を有している。ＢＢパネル１１、１２は、ベースバンド信号処理を行うパネルである。ＲＦパネル１３〜１５は、ＲＦ信号処理を行うパネルである。ベースバンド信号処理とはチャネライゼーションコーディング処理やスクランブルコーディング処理を指す。ＲＦ信号処理とは変復調や増幅を指す。

ＢＢパネル１１、１２は同じ構成であり、ＲＦパネルと接続するためのＲＦパネルインターフェース１６の他に、他のＢＢパネルと接続するための２つのＢＢパネルインターフェース１７、１８を有している。ＲＦパネル１３〜１５は同じ構成であり、ＢＢパネルと接続するためのＢＢインタフェース１９を有している。ＢＢパネル１１とＲＦパネル１３〜１５が１体３で接続されており、ＢＢパネル１２はＢＢパネル１１に接続されている。一例として各接続は全２重のケーブルによるものである。

ＢＢパネルインタフェース１７は、そこに接続した他のＢＢパネルを経由してＲＦパネル１３〜１５と接続するためにインターフェースである。ＢＢパネルインターフェース１８は、そこに接続された他のＢＢパネルと、ＲＦパネルインターフェース１６に接続されたＲＦパネル１３〜１５を接続するためのインターフェースである。

例えば、既設のＢＢパネル１１のみがある状態から、ＢＢパネル１２を増設する場合を考えてみる。増設するＢＢパネル１２のＢＢパネルインタフェース１７を既設のＢＢパネル１１のＢＢパネルインタフェース１８に接続すればよく、増設のＢＢパネル１２とＲＦパネル１３〜１５を接続するケーブルを増設する必要は無い。

図２は、本実施形態のＢＢパネルの構成を示すブロック図である。図２を参照すると、ＢＢパネル１１、１２は、チャネルコーディング部２１、チャネライゼーションコーディング部２２、スクランブルコーディング部２３、ＭＵＸ部２４、フレームタイミング生成部２５、フレーム番号生成部２６、フォーマットコンバート部２７、ＭＵＸ部２８、高速デジタル信号コーディング部２９、パラレル／シリアル変換部３０、電気信号／光信号変換部（Ｅ／Ｏ）３１、フォーマットコンバート部３２、高速デジタル信号コーディング部３３、パラレル／シリアル変換部３４、Ｅ／Ｏ３５、光信号／電気信号変換部（Ｏ／Ｅ）３６、シリアル／パラレル変換部３７、高速デジタル信号デコーディング部３８、ＤＥＭＵＸ部３９、Ｏ／Ｅ４０、シリアル／パラレル変換部４１、高速デジタル信号デコーディング部４２、ＤＥＭＵＸ部４３、逆フォーマットコンバート部４４、Ｏ／Ｅ４５、シリアル／パラレル変換部４６、高速デジタル信号デコーディング部４７、ＤＥＭＵＸ部４８、逆フォーマットコンバート部４９、フォーマットコンバート部５０、ＭＵＸ部５１、高速デジタル信号コーディング部５２、パラレル／シリアル変換部５３、Ｅ／Ｏ５４、下り信号制御部５５、上り信号制御部５６、ＣＰＵ５８、およびＳＣＣコントローラ５９を有している。ただし、Ｅ／Ｏ３１、３５、５４およびＯ／Ｅ３６、４０、４５はパネル間が光信号のインターフェースの場合にのみ必要となるオプションであり、電気信号のインターフェースであれば不要である。

各パネルは同一シェルフ内のみでなく、遠隔のシェルフに実装される場合も想定されるが、光信号によれば遠隔の高速デジタル信号によるインターフェースが可能である。

チャネルコーディング処理部２１は、自ＢＢパネルが送信しようとする信号にチャネルコーディング処理を行ってシンボルデータを生成し、チャネライゼーションコーディング部２２に送る。チャネルコーディング処理の機能がＢＢパネルの外部にある場合、ＢＢパネルは、チャネルコーディング処理部２１の代わりに、外部からの信号を受信する受信部を備えればよい。

チャネライゼーションコーディング処理部２２は、チャネルコーディング処理部２１からの信号に対して、チャネル毎に異なるチャネライゼーションコードを用いたコーディング処理を行う。その際、チャネライゼーションコーディング処理部２２は、フレームタイミング生成部２５の生成するフレームタイミングを用いる。

スクランブルコーディング処理部２３は、チャネライゼーションコーディング処理部２２からの信号に対して、セル毎に異なるスクランブリングコードを用いたコーディング処理を行う。その際、スクランブルコーディング処理部２３は、フレームタイミング生成部２５の生成するフレームタイミングを用いる。スクランブルコーディングされたデジタル信号は送信アンテナ単位で多重され、ＭＵＸ部２４に与えられる。

ＭＵＸ部２４は、スクランブルコーディング処理部２３からの信号と、ＣＰＵ５８からＳＣＣコントローラ５９を介したＣＰＵ間通信の信号と、フレームタイミング生成部２５の生成するフレームタイミング信号と、フレーム番号生成部２６の生成するフレーム番号とを多重する。ＣＰＵ間通信は、ＢＢパネルのＣＰＵ５８と複数のＲＦパネルあるいは他ＢＢパネルのＣＰＵとの間で行われるので、ＳＣＣコントローラ５９が複数あり、ＣＰＵ間通信信号も複数である。その際、フレーム番号やＣＰＵ間通信信号はフレームタイミング信号を基準として、周期的に挿入される。

このとき、フレームタイミング信号として高速デジタル通信用の特殊なコードを用いてもよい。例えば、高速デジタル通信用のコーディング方式として８Ｂ／１０Ｂコーディングを採用し、フレームタイミングとしてコンマコードを使用することとしてもよい。また、フレームタイミング認識用とＣＨＩＰタイミング認識用など、異なるタイミングを示す複数のコンマコードを使用することもできる。

ＭＵＸ部２４からの送信アンテナ単位の多重デジタル信号は下り信号制御部５５に与えられる。

下り信号制御部５５は、自ＢＢパネルの送信する下り信号と、ＢＢパネルインターフェース１８に接続された他ＢＢパネルからの下り信号とを入力とし、ＣＰＵ５８の指示に従って、送信アンテナ単位の入力信号の選択／多重／分配を行い、所定の送信先に向けて送信する。送信先としては、ＲＦパネルインターフェース１６に接続された複数のＲＦパネルのいずれか、またはＢＢパネルインターフェース１７に接続された他ＢＢパネルである。その際、下り信号制御部５５は、ＲＦパネルインターフェース１６に接続されたＲＦパネルに信号を送る場合にはフォーマットコンバート部３２に送り、ＢＢパネルインターフェース１７に接続された他ＢＢパネルに信号を送る場合にはフォーマットコンバート部２７に送る。

フォーマットコンバート部２７は、ＢＢパネルインターフェース１７に接続されたＢＢパネルへの送信信号のフォーマットコンバートを行い、ＢＢパネル間インターフェースにしてＭＵＸ部２８に送る。

ＭＵＸ部２８は、フォーマットコンバート部２７からの信号と、ＣＰＵ５８からＳＣＣコンントローラ５９を介した他ＢＢパネルとのＣＰＵ間通信の信号を多重する。

高速デジタル信号コーディング部２９は、ＭＵＸ部２８からの信号に対して高速デジタル信号用のコーディング処理を行う。高速デジタル信号用のコーディング処理は、例えば、８Ｂ／１０Ｂエンコーディングである。

パラレル／シリアル変換部３０は、高速デジタル信号コーディング部２９からのパラレル信号をシリアルに変換する。シリアル信号は、ＢＢパネルインターフェース１７に接続された他ＢＢパネルへの下り送信用の送信アンテナ単位の多重デジタル信号として、高速差動デジタル信号の形式で送信される。あるいはオプションのＥ／Ｏ３１がある場合、シリアル信号はＥ／Ｏ３１にて光信号に変換されて他ＢＢパネルに送信される。2
また、ＢＢパネルインターフェース１８に他ＢＢパネルが接続されている場合、その他ＢＢパネルでも同様に送信アンテナ単位での多重デジタル信号が生成され、本ＢＢパネルに高速差動デジタル信号として送られてくる。オプションのＯ／Ｅ４５がある場合にはＯ／Ｅ４５は他ＢＢパネルからの光信号を電気信号に変換する。

シリアル／パラレル変換部４６は、他ＢＢパネルからの高速差動デジタル信号をパラレル信号に変換する。

高速デジタル信号デコーディング部４７は、シリアル／パラレル変換部４６からの信号に８Ｂ／１０Ｂデコーディング処理を行う。

ＤＥＭＵＸ部４８は、高速デジタル信号デコーディング部４７からの信号からＢＢパネル間ＣＰＵ通信信号を分離してＳＣＣコントローラ５９を介してＣＰＵ５８に送り、タイミング調整の後、逆フォーマットコンバート部４９に送る。

逆フォーマットコンバート部４９は、ＤＥＭＵＸ部４８からの信号に対して、ＢＢパネル間インターフェースの逆フォーマットコンバートをし、下り信号制御部５５に送る。

ＲＦパネルインターフェース１６に接続されたＲＦパネルへの信号は、下り信号制御部５５からフォーマットコンバート部３２に送られる。

フォーマットコンバート部３２は、下り信号制御部５５から送信アンテナ単位の多重デジタル信号を、ＲＦパネル間インターフェース用フォーマットにコンバートする。

高速デジタル信号用コーディング部３３は、フォーマットコンバート部３２からの信号に対して８Ｂ／１０Ｂエンコーディング処理を行う。

パラレル／シリアル変換部３４は、高速デジタル信号コーディング部３３からのパラレル信号をシリアルに変換する。シリアル信号は、ＲＦパネルインターフェース１６に接続されたＲＦパネルへの下り送信用の送信アンテナ単位の多重デジタル信号として、高速差動デジタル信号の形式で送信される。あるいはオプションのＥ／Ｏ３５がある場合、シリアル信号はＥ／Ｏ３５にて光信号に変換されてＲＦパネルに送信される。

また、ＲＦパネルインターフェース１６に接続されたＲＦパネルから本ＢＢパネルに高速差動デジタル信号が送られてくる。オプションのＯ／Ｅ３６がある場合にはＯ／Ｅ３６はＲＦパネルからの光信号を電気信号に変換する。

シリアル／パラレル変換部３７は、ＲＦパネルからの高速差動デジタル信号をパラレル信号に変換する。

高速デジタル信号デコーディング部３８は、シリアル／パラレル変換部３７からの信号にデコーディング処理（例えば８Ｂ／１０Ｂ）を行う。

ＤＥＭＵＸ部３９は、高速デジタル信号デコーディング部３８からの信号からＢＢパネル間ＣＰＵ通信信号を分離してＳＣＣコントローラ５９を介してＣＰＵ５８に送り、ＲＦパネルで復調された上り信号を上り信号制御部５６に送る。

また、ＢＢパネルインターフェース１７に他ＢＢパネルが接続されている場合、他ＢＢパネルから高速差動デジタル信号が受信される。オプションのＯ／Ｅ４０がある場合にはＯ／Ｅ４０は他ＢＢパネルからの光信号を電気信号に変換する。

シリアル／パラレル変換部４１は、他ＢＢパネルからの高速差動デジタル信号をパラレル信号に変換する。

高速デジタル信号デコーディング部４２は、シリアル／パラレル変換部４３からの信号にデコーディング処理（例えば８Ｂ／１０Ｂ）を行う。

ＤＥＭＵＸ部４３は、高速デジタル信号デコーディング部４２からの信号からＢＢパネル間ＣＰＵ通信信号を分離した後、タイミング調整して逆フォーマットコンバート部４４に送る。

逆フォーマットコンバート部４４は、ＤＥＭＵＸ部４３からの信号に対して、ＢＢパネル間インターフェースの逆フォーマットコンバートをし、上り信号制御部５６に送る。

上り信号制御部５６は、ＲＦパネルインターフェース１６に接続されたＲＦパネルからの上り信号、またはＢＢパネルインターフェース１７に接続された他ＢＢパネルからの上り信号を入力とし、ＣＰＵ５８の指示に従って選択／分配を行い、所定の送信先に向けて送信する。送信先としては、ＢＢパネルインターフェース１８に接続された他ＢＢパネル、または自ＢＢパネルである。その際、上り信号制御部５６は、ＢＢパネルインターフェース１８に接続された他ＢＢパネルに信号を送る場合にはフォーマットコンバート部５０に送り、自ＢＢパネル向けの信号を装置内（チャネルコーディング処理部２１）に取り込む。

フォーマットコンバート部５０は、ＢＢパネルインターフェース１８に接続されたＢＢパネルへの送信信号のフォーマットコンバートを行い、ＢＢパネル間インターフェースにしてＭＵＸ部５１に送る。

ＭＵＸ部５１は、フォーマットコンバート部５０からの信号と、ＣＰＵ５８からＳＣＣコンントローラ５９を介した他ＢＢパネルとのＣＰＵ間通信の信号を多重する。

高速デジタル信号コーディング部５２は、ＭＵＸ部５１からの信号に対して高速デジタル信号用のコーディング処理（例えば８Ｂ／１０Ｂ）を行う。

パラレル／シリアル変換部５３は、高速デジタル信号コーディング部５２からのパラレル信号をシリアルに変換する。シリアル信号は、ＢＢパネルインターフェース１８に接続された他ＢＢパネルへ、高速差動デジタル信号の形式で送信される。あるいはオプションのＥ／Ｏ５４がある場合、シリアル信号はＥ／Ｏ５４にて光信号に変換されて他ＢＢパネルに送信される。

ＣＰＵ５８は、装置内および装置間の制御を行う制御部であり、装置内各部の制御を行うと共に、ＳＣＣコントローラ５９を介して他装置のＣＰＵとＣＰＵ間通信を行う。

ＳＣＣコントローラ５９は、ＳＣＣ（Ｓｅｒｉａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｃｏｎｔｒｏｌｌｅｒ）であり、ＣＰＵ間のシリアル通信を実現する。

フレームタイミング生成部２５は、自ＢＢパネルのフレームタイミングを生成する。

フレーム番号生成部２６は、自ＢＢパネルの送信するフレームのフレーム番号を生成する。

図３は、本実施形態のＲＦパネルの構成を示すブロック図である。図３を参照すると、Ｏ／Ｅ６１、シリアル／パラレル変換部６２、クロック（ＣＬＫ）抽出部６３、高速デジタル信号デコーディング部６４、ＤＥＭＵＸ部６５、変調部６６、フレーム番号抽出部６７、フレームタイミング抽出部６８、復調部６９、ＭＵＸ部７０、高速デジタル信号コーディング部７１、パラレル／シリアル変換部７２、Ｅ／Ｏ７３、ＳＣＣコントローラ７４、ＣＰＵ７５、およびＲＦ部７６を有している。

ＢＢパネルインターフェース１９に接続されたから本ＲＦパネルに下りの高速差動デジタル信号が送られてくる。オプションのＯ／Ｅ６１がある場合にはＯ／Ｅ６１はＢＢパネルからの光信号を電気信号に変換する。

シリアル／パラレル変換部６２は、例えばＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅ Ｄｅｓｉｒｉａｌｉｚｅ）であり、ＢＢパネルからの高速差動デジタル信号をパラレル信号に変換する。

ＣＬＫ抽出部６３は、シリアル／パラレル変換部６２の信号から受信クロックを抽出する。

高速デジタル信号デコーディング部６４は、シリアル／パラレル変換部６２からの信号をデコーディングする。

ＤＥＭＵＸ部６５は、高速デジタル信号デコーディング部６４からの信号からＣＰＵ通信信号を分離してＳＣＣコントローラ７４を介してＣＰＵ７５に送り、アンテナ単位の多重デジタル信号を変調部６６に送る。

フレーム番号抽出部６７は、ＤＥＭＵＸ６５の信号からフレーム番号を抽出し、ＣＰＵ７５に送る。

フレームタイミング抽出部６８は、ＤＥＭＵＸ６５の信号からフレームタイミングを抽出し、ＭＵＸ部７０に送る。このフレームタイミングは、ＭＵＸ部７０では、上り信号のフレームタイミングとして使用される。

変調部６６は、ＤＥＭＵＸ部６５からのタンテナ単位の多重デジタル信号を変調し、ＲＦ部７６に送る。

ＢＢパネルインターフェース１９に接続されたＢＢパネルへの上り信号は、ＲＦ部７６から復調部６９に与えられる。

復調部６９は、ＲＦ部７６からの信号を復調する。

ＭＵＸ部７０は、復調部６９からの信号と、ＣＰＵ７５からＳＣＣコントローラ７４を介して受信したＣＰＵ間通信信号とを多重し、フォーマットコンバートする。その際、ＭＵＸ部７０は、フレームタイミング抽出部６８で抽出されたフレームタイミングを用い、そのフレームタイミング信号を多重信号に挿入する。ここでもフレームタイミングに特殊コードを採用してもよい。

高速デジタル信号コーディング部７１は、ＭＵＸ部７０からの信号に対して高速デジタル信号用のコーディング処理を行う。高速デジタル信号用のコーディング処理は、例えば、８Ｂ／１０Ｂエンコーディングである。

パラレル／シリアル変換部７２は、例えば上述のＳｅｒＤｅｓであり、高速デジタル信号コーディング部７１からのパラレル信号をシリアルに変換する。シリアル信号は、ＢＢパネルインターフェース１９に接続されたＢＢパネルへの上りの多重デジタル信号として、高速差動デジタル信号の形式で送信される。あるいはオプションのＥ／Ｏ７３がある場合、シリアル信号はＥ／Ｏ７３にて光信号に変換されてＢＢパネルに送信される。

ＳＣＣコントローラ７４は、ＳＣＣであり、ＣＰＵ間のシリアル通信を実現する。

ＣＰＵ７５は、装置内および装置間の制御を行う制御部であり、装置内各部の制御を行うと共に、ＳＣＣコントローラ７４を介して他装置のＣＰＵとＣＰＵ間通信を行う。

ＲＦ部７６は、送受信のＲＦ信号処理（主として増幅）を行う。

以上説明したように、本実施形態の基地局装置は、ベースバンド信号処理を行うＢＢパネルとＲＦ信号処理を行うＲＦパネルとが分離された構成において、ＢＢパネル同士が接続可能であり、ＢＢパネルが他のＢＢパネルの信号を自ＢＢパネルの信号と多重して中継することができるので、既設のＢＢパネルに他のＢＢパネルを接続することによりＲＦパネルとのケーブルを増設することなく容易にＢＢパネルを増設することができる。

また、本実施形態では、ＢＢパネル２つであり、一方のＢＢパネル１１がＲＦパネル１３〜１５に接続され、他方のＢＢパネル１２がＢＢパネル１１に接続される構成を例示したが、本発明はこれに限定されるものではない。少なくとも１つのＢＢパネルがＲＦパネルインターフェース１６でＲＦパネルに接続され、残りのＢＢパネルをＢＢパネルインターフェース１７で他のＢＢパネルに接続されることとすればよい。例えば、ＢＢパネル１１に接続されたＢＢパネル１２のＢＢパネルインターフェース１８に更に他のＢＢパネルを接続することもできる。

また、ＢＢパネルは、自身のＣＰＵ５８とＲＦパネルまたは他ＢＢパネルのＣＰＵとのＣＰＵ間通信の信号を、自身がベースバンド信号処理を行う信号と多重し、また分離する。そのため、ＢＢパネルとＲＦパネルのケーブルを増設することなく、ＢＢパネルの増設が可能な構成において、パネル相互のＣＰＵ間通信が可能である。

また、本実施形態では、オプションとして光信号によるパネル間の信号を伝送することも可能なので、遠距離パネル間の高速のインターフェースが可能である。

また、本実施形態では、パネル間の信号に８Ｂ／１０Ｂコードを用いているので、高速のインターフェースが可能であり、フレームタイミング信号としてコンマコードを用いているので、異なるタイミングに対して異なるコードを割り当てて識別可能とすることができる。

なお、本実施形態ではＲＦパネルが３つの構成を示したが、本発明はこれに限定されるものではなく、ＲＦパネルは１つであってもよく、また４つ以上であってもよい。

本発明の第２の実施形態について説明する。

図４は、本発明の第２の実施形態によるＷ−ＣＤＭＡ基地局装置の構成を示すブロック図である。第２の実施形態の基地局装置１００は、ＢＢパネル１１とＲＦパネル１３〜１５の間に、選択／多重／分離（ＳＭＤ）パネル１０１が備えられている点で第１の実施形態の基地局装置１０と異なる。図４を参照すると、基地局装置１００は、ＢＢパネル１１，１２、ＲＦパネル１３〜１５に加えてＳＭＤパネル１０１を有している。ＳＭＤパネル１０１は、複数のＢＢパネルインターフェース１０２とＲＦパネルインターフェース１０３を有している。複数のＢＢパネルインターフェース１０２には、冗長を構成するＢＢパネルまたはＢＢパネル群が接続される。また、ＲＦパネルインターフェース１０３も複数であってもよく、その場合、各ＲＦパネルインターフェース１０３には冗長を構成するＲＦパネルが接続される。

図５は、第２の実施形態におけるＳＭＤパネルの構成を示すブロック図である。図５を参照すると、ＳＭＤパネル１０１は、Ｏ／Ｅ１１１、シリアル／パラレル変換部１１２、高速デジタル信号デコーディング部１１３、ＤＥＭＵＸ部１１４、ＣＬＫ抽出部１１５、同期検出／状態検出部１１６、ＰＬＬ部１１７、高速デジタル信号コーディング部１１８、パラレル／シリアル変換部１１９、Ｅ／Ｏ１２０、下り信号制御部１２１、Ｏ／Ｅ１２２、シリアル／パラレル変換部１２３、高速デジタル信号デコーディング部１２４、ＤＥＭＵＸ部１２５、ＣＬＫ抽出部１２６、ＰＬＬ部１２７、同期検出／状態検出部１２８、上り信号制御部１２９、高速デジタル信号コーディング部１３０、パラレル／シリアル変換部１３１、およびＥ／Ｏ１３２を有している。

ＢＢパネルインターフェース１０２にはＢＢパネルが接続されており、そのＢＢパネルから送信アンテナ単位の多重デジタル信号が送られてくる。オプションのＯ／Ｅ１１１がある場合にはＯ／Ｅ１１１はＢＢパネルからの光信号を電気信号に変換する。

シリアル／パラレル変換部１１２は、ＢＢパネルからの高速差動デジタル信号をパラレル信号に変換する。

ＣＬＫ抽出部１１５は、シリアル／パラレル変換部１１２の信号からクロックを抽出し、ＰＬＬ部１１７に送る。ＰＬＬ部１１７は、各ＣＬＫ抽出部１１５で抽出された抽出ＣＬＫを用いてリファレンスクロックを生成する。

高速デジタル信号デコーディング部１１３は、シリアル／パラレル変換部１１２からの信号に例えば８Ｂ／１０Ｂデコーディング処理を行う。その際、高速デジタル信号デコーディング部１１３は、ＰＬＬ部１１７からのリファレンスクロックを用いる。

ＤＥＭＵＸ部１１４は、高速デジタル信号デコーディング部１１３からの信号から、フレームタイミング信号とＢＢパネルの状態信号を分離して同期検出／状態検出部１１６に送り、またフレームタイミング信号とＢＢパネルの状態信号の分離された信号を下り信号制御部１２１に送る。

同期検出／状態検出部１１６は、ＤＥＭＵＸ部１１４からの信号よりＢＢパネルの状態を監視し、得られた状態情報に基づき、下り信号の選択、多重、および分配に対する冗長構成を制御するための状態信号を生成する。

下り信号制御部１２１は、各同期検出／状態検出部１１６からの状態信号に基づき、下りのアンテナ単位の多重デジタル信号に対する選択／多重／分配を制御する。例えば、冗長を構成するＢＢパネルのいずれかに障害が発生すると、そのＢＢパネルを介して送受信していた信号を他のＢＢパネルを介して送受信するように切り替えを行う。

高速デジタル信号コーディング部１１８は、下り信号制御部１２１からの信号に対して、例えば８Ｂ／１０Ｂエンコーディング処理をする。

パラレル／シリアル変換部１１９は、高速デジタル信号コーディング部１１８からのパラレル信号をシリアルに変換する。シリアル信号は、ＲＦパネルインターフェース１０３に接続されたＲＦパネルへの下り送信用の送信アンテナ単位の多重デジタル信号として、高速差動デジタル信号の形式で送信される。あるいはオプションのＥ／Ｏ１２０がある場合、シリアル信号はＥ／Ｏ１２０にて光信号に変換されてＲＦパネルに送信される。

また、ＲＦパネルインターフェース１０３に接続されたＲＦパネルからＳＭＤパネルに高速差動デジタル信号が送られてくる。オプションのＯ／Ｅ１２２がある場合にはＯ／Ｅ１２２はＲＦパネルからの光信号を電気信号に変換する。

シリアル／パラレル変換部１２３は、ＲＦパネルからの高速差動デジタル信号をパラレル信号に変換する。

ＣＬＫ抽出部１２６は、シリアル／パラレル変換部１２３の信号から、クロックを抽出し、ＰＬＬ部１２７に送る。ＰＬＬ部１２７は、ＣＬＫ抽出部１２６で抽出された抽出ＣＬＫを用いてリカバリークロックを生成する。ＰＬＬ部１２７で生成されたリカバリークロックは高速デジタル信号デコーディング部１２以降のリファレンスクロックとして使用される。

高速デジタル信号デコーディング部１２４は、シリアル／パラレル変換部１２３からの信号にデコーディング処理（例えば８Ｂ／１０Ｂ）を行う。

ＤＥＭＵＸ部１２５は、高速デジタル信号デコーディング部１２４からの信号から、フレームタイミング信号および各ＲＦパネルの状態信号を分離し、同期検出／状態検出部１２８に送る。また、ＤＥＭＵＸ部１２５は、フレームタイミング信号とＲＦパネルの状態信号の分離された信号を上り信号制御部１２９に送る。

同期検出／状態検出部１２８は、ＤＥＭＵＸ部１２５からの信号より各ＲＦパネルの状態を監視し、得られた状態情報に基づき、上り信号の選択および分配に対する冗長構成を制御するための状態信号を生成する。

上り信号制御部１２９は、各同期検出／状態検出部１２８からの状態信号に基づき、上り多重デジタル信号に対する選択／分配を制御する。例えば、冗長を構成するＲＦパネルのいずれかに障害が発生すると、そのＲＦパネルで送受信していた信号を他のＲＦパネルで送受信するように切り替えを行う。このとき、上り信号制御部１２９は、複数のＢＢパネルに同じ信号をマルチキャストすることができる。

高速デジタル信号コーディング部１３０は、上り信号制御部１２９からの信号に対して、例えば８Ｂ／１０Ｂエンコーディング処理をする。

パラレル／シリアル変換部１３１は、高速デジタル信号コーディング部１３０からのパラレル信号をシリアルに変換する。シリアル信号は、ＢＢパネルインターフェース１０２に接続されたＢＢパネルへの上りの多重デジタル信号として、高速差動デジタル信号の形式で送信される。あるいはオプションのＥ／Ｏ１３２がある場合、シリアル信号はＥ／Ｏ１３２にて光信号に変換されてＢＢパネルに送信される。

以上説明したように、本実施形態の基地局装置は、冗長を構成する複数のＢＢパネルと、冗長を構成する複数のＲＦパネルとの間にＳＭＤパネルを備え、ＳＭＤパネルが各ＢＢパネルおよび各ＲＦパネルの状態を監視し、状態情報に基づいてＢＢパネルおよびＲＦパネルの冗長構成を制御するので、ＢＢパネルおよびＲＦパネルに特別な機能を備えなくとも容易に冗長を実現することができる。

第１の実施形態によるＷ−ＣＤＭＡの基地局装置の構成を示すブロック図である。 第１の実施形態によるＢＢパネルの構成を示すブロック図である。 第１の実施形態によるＲＦパネルの構成を示すブロック図である。 第２の実施形態によるＷ−ＣＤＭＡ基地局装置の構成を示すブロック図である。 第２の実施形態におけるＳＭＤパネルの構成を示すブロック図である。

符号の説明

１０ 基地局装置
１１、１２ ＢＢパネル
１３〜１５ ＲＦパネル
１６、１０３ ＲＦパネルインターフェース
１７、１８、１９、１０２ ＢＢパネルインターフェース
２１ チャネルコーディング部
２２ チャネライゼーションコーディング部
２３ スクランブルコーディング部
２４、２８、５１、７０ ＭＵＸ部
２５ フレームタイミング生成部
２６ フレーム番号生成部
２７、３２、５０ フォーマットコンバート部
２９、３３、５２、７１、１１８、１３０ 高速デジタル信号コーディング部
３０、３４、５３、７２、１１９、１３１ パラレル／シリアル変換部
３１、３５、５４、７３、１２０、１３２ 電気信号／光信号変換部（Ｅ／Ｏ）
３６、４０、４５、６１、１１１、１２２ 光信号／電気信号変換部（Ｏ／Ｅ）
３７、４１、４６、６２、１１２、１２３ シリアル／パラレル変換部
３８、４２、４７、６４、１１３、１２４ 高速デジタル信号デコーディング部
３９、４３、４８、６５、１１４、１２５ ＤＥＭＵＸ部
４４、４９ 逆フォーマットコンバート部
５５、１２１ 下り信号制御部
５６、１２９ 上り信号制御部
５８、７５ ＣＰＵ
５９、７４ ＳＣＣコントローラ
６３、１１５、１２６ クロック抽出部
６６ 変調部
６７ フレーム番号抽出部
６８ フレームタイミング抽出部
６９ 復調部
７６ ＲＦ部
１０１ 選択／多重／分離部（ＳＭＤ）
１１６、１２８ 同期検出／状態検出部
１１７、１２７ ＰＬＬ部

Claims (10)

1. ベースバンド信号処理を行う部分とＲＦ信号処理を行う部分とが分離された構成の基地局装置であって、
   前記ＲＦ信号処理を行うＲＦ信号処理部と、
   前記ＲＦ信号処理部と接続可能な第１のインターフェース、および他のベースバンド信号処理部と接続可能な第２、第３のインターフェースを有し、自身が前記ベースバンド信号処理を行う信号を、前記第１のインターフェースに接続された前記ＲＦ信号処理部との間、または前記第２のインターフェースに接続された他のベースバンド信号処理部との間で送受信し、前記第１のインターフェースまたは前記第２のインターフェースで送受信される信号のうち、前記第３のインターフェースに接続された他のベースバンド信号処理部が前記ベースバンド信号処理を行う信号を前記第３のインターフェースを用いて中継するベースバンド信号処理部とを有する基地局装置。
2. 少なくとも１つのベースバンド信号処理部が前記第１のインターフェースで前記ＲＦ信号処理部に接続され、該ベースバンド信号処理部の第３のインターフェースに他のベースバンド信号処理部の前記第２のインターフェースが接続された、請求項１記載の基地局装置。
3. 前記ベースバンド信号処理部は、自身のＣＰＵと前記ＲＦ信号処理部または前記他のベースバンド信号処理部のＣＰＵとのＣＰＵ間通信の信号を、自身が前記ベースバンド信号処理を行う信号と多重して伝送する、請求項１または２に記載の基地局装置。
4. 前記ベースバンド信号処理部は、フレームタイミング信号として所定のコードを、自身が前記ベースバンド信号処理を行う信号と多重する、請求項１〜３のいずれか１項に記載の基地局装置。
5. 前記ベースバンド信号処理におけるコーディング方式が８Ｂ／１０Ｂコーディングであり、前記所定のコードがコンマコードである、請求項４記載の基地局装置。
6. 前記ベースバンド信号処理部と前記ＲＦ信号処理部の間に、それらと分離して備えられ、該ベースバンド信号処理部および該ＲＦ信号処理部の双方と接続され、該ベースバンド信号処理部と該ＲＦ信号処理部の間の信号の選択、多重、分離を制御する選択／多重／分離部を更に有する、請求項１〜５のいずれか１項に記載の基地局装置。
7. 前記選択／多重／分離部は、冗長を構成する複数の前記ベースバンド信号処理部と接続され、該ベースバンド信号処理部の状態を監視しており、監視結果に基づいて前記ＲＦ信号処理部と前記ベースバンド信号処理部の間の信号の選択、多重、分離を制御する、請求項６記載の基地局装置。
8. 前記選択／多重／分離部は、冗長を構成する複数の前記ＲＦ信号処理部と接続され、該ＲＦ信号処理部の状態を監視しており、監視結果に基づいて前記ＲＦ信号処理部と前記ベースバンド信号処理部の間の信号の選択、多重、分離を制御する、請求項６または７に記載の基地局装置。
9. 無線基地局においてベースバンド信号処理を行うベースバンド信号処理装置であって、
   前記無線基地局においてＲＦ信号処理を行うＲＦ信号処理装置と接続可能な第１のインターフェースと、
   他のベースバンド信号処理装置と接続可能な第２および第３のインターフェースと、
   自身が前記ベースバンド信号処理を行う信号を、前記第１のインターフェースに接続された前記ＲＦ信号処理装置との間、または前記第２のインターフェースに接続された他のベースバンド信号処理装置との間で送受信し、前記第１のインターフェースまたは前記第２のインターフェースで送受信される信号のうち、前記第３のインターフェースに接続された他のベースバンド信号処理装置が前記ベースバンド信号処理を行う信号を前記第３のインターフェースを用いて中継する信号制御部とを有するベースバンド信号処理装置。
10. 自身のＣＰＵと前記ＲＦ信号処理または前記他のベースバンド信号処理装置のＣＰＵとのＣＰＵ間通信の信号を、自身が前記ベースバンド信号処理を行う信号と多重および分離する多重分離部を更に有する、請求項９記載のベースバンド信号処理装置。

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