JP2648752B2 - データ情報の正確なデコードを保証する装置 - Google Patents

データ情報の正確なデコードを保証する装置

Info

Publication number
JP2648752B2
JP2648752B2 JP2101518A JP10151890A JP2648752B2 JP 2648752 B2 JP2648752 B2 JP 2648752B2 JP 2101518 A JP2101518 A JP 2101518A JP 10151890 A JP10151890 A JP 10151890A JP 2648752 B2 JP2648752 B2 JP 2648752B2
Authority
JP
Japan
Prior art keywords
predetermined signal
signal
data
data information
endec
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2101518A
Other languages
English (en)
Other versions
JPH031738A (ja
Inventor
カディレーサン・アナマライ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH031738A publication Critical patent/JPH031738A/ja
Application granted granted Critical
Publication of JP2648752B2 publication Critical patent/JP2648752B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
    • H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S370/00—Multiplex communications
    • Y10S370/901—Wide area network
    • Y10S370/902—Packet switching
    • Y10S370/903—Osi compliant network
    • Y10S370/906—Fiber data distribution interface, FDDI

Landscapes

  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Communication Control (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Small-Scale Networks (AREA)
  • Error Detection And Correction (AREA)

Description

【発明の詳細な説明】 発明の分野 この発明はネットワークを介するデジタルデータの伝
送に関し、かつより詳述すれば、ローカル・エリア・ネ
ットワークを介して伝送される直列データのバイトの配
列に関するものである。
発明の背景 ローカル・エリア・ネットワークにおいて、ノードが
ネットワークと結合するとき、それが受ける信号の最初
のストリームは接続管理記号である。接続管理記号はそ
れらが信号ストリームのバイトの中のそれらの配列に関
係なくノードのエンコーダ／デコーダ（ENDEC）により
デコードされることができるように特に選ばれる。標準
の５ビット/4ビット（5B/4B）コード配列において、い
わゆる接続管理記号の開始は“バイト”の中の10ビット
のうちの任意の１個にあり得る。これらの接続管理記号
をデコードすることはそれらの選ばれた性質により配列
に関係なく続行する。しかしながら、一旦これらの記号
が処理されると、これらの記号に続くデータパケットの
デコードをすることはそれらのバイトが整列されること
を必要とする。
トークンリングファイバ配線データインターフェイス
ネットワークのために、物理層はフレームビットの削除
または変更なしに入来データストリームを確かにデコー
ドしなければならない。また受信器はパケットの前にプ
リアンブルの最小の数を保証するためにクロック差の補
償のためのIDLE記号のビットを削除することをほとんど
許されていない。
FDDIの物理層はエンコーダ／デコーダ（ENDEC）と光
ファイバ光学トランシーバとの組合せにより実現化され
る。エンコーダはレピートフィルタ、4B/5Bエンコー
ド、並直変換およびノン・リターン・ツー・ゼロ（NR
Z）−ノン・リターン・ツー・ゼロ・インバート（NRZ
I）コード変換を行なう。デコーダはNRZI−NRZ変換、ク
ロック回復、直並列変換、バイト配列、5B/4Bコード変
換、弾性バッファ機能およびライン状態デコードを行な
う。
ENDECはENDECチップおよびENDECデータセパレータと
呼ばれる２個のチップセットによりシリコンで実現化さ
れる。ENDECチップはエンコーダ、制御およびステータ
ス機能、すべてのデコーダ機能およびライン状態検出機
能を行なう。ENDECデータセパレータはクロック信号の
回復を行ない、かつ再び受信データからのデータのタイ
ミングを取る。
FDDIシステムにおいては、トークンリングとして配置
された複数個のENDECがあるであろう。そのようなシス
テムにおいて、ENDECの各々はそれら自身のクロック周
波数を有する。たとえばFDDI標準はENDECのクロック周
波数が125Mhz＋／−6.25KHzの範囲にあることを必要と
する。受信ENDECにより受けられる情報が伝送された情
報の周波数と同期されない限りこの12.5KHz範囲は伝送
されているまたは受けられている情報に著しく影響を及
ぼすかもしれない。典型的にこの同期は受信ENDECによ
り情報のIDLEビットを削除することまたは付加すること
により達成される。
バイト同期に関連した問題の１つは1988年11月７日に
出願され、かつこの発明の譲受人に譲渡された“エンコ
ーダ／デコーダにおけるデータの確かな回復”と称され
る同時係属中の米国特許出願番号第07/268,396号におい
て述べられている。この開示において情報のどのような
バイトも削除することなくENDEC受信器においてデータ
の回復を考慮する方法および装置が提供される。上で確
認された特許出願において開示されたシステムを通して
FDDIネットワークのノード間の伝送の間に失われるデー
タ情報はない。
しかしながら、情報が受信ノードの中に配列され確か
なデコードを提供することが重要である。典型的に必要
とされる配列は“JK"記号対と呼ばれるENDECの中のパケ
ット区切り文字の検出により与えられた。この手順の下
で“JK"記号対の直前のプリアンブル“バイト”は不正
確にデコードされ得る。また典型的なENDEC受信器で使
用される弾性バッファが“JK"区切り文字の検出の際に
再び中心におかれ、かつそれから初期設定される方法の
ために、バイトストリームの少数のビットは落とされ、
プリアンブルの非整数バイトに終わる。このゆえに情報
の新しい入来パケットは前のパケットと異なる境界領域
を有するかもしれない。それゆえ情報の新しいパケット
の正確なデコードを保証するために、デコーダ論理はバ
イト同期情報がデータでロードし、その結果それは最後
のJKバイトに配列されることを必要とする。プリアンブ
ルまたはJKバイトの前の非整数のIDLEバイトの結果とし
て、JKバイトの前のバイトはIDLE記号からの少数のビッ
トおよびJKバイトからの１個またはそれより多いビット
を含むであろう。
この応用の文脈におけるこのタイプのバイトはフラグ
メントバイトと呼ばれるであろう。この“フラグメン
ト”バイトはノードのエラーモニタ機構によりスプリア
ス信号として解釈されるであろう。
それゆえデータ情報がFDDIネットワークのノードの間
を確かに伝送されることを保証するための方法および装
置を提供することは重要である。FDDIネットワークの各
ノードの間の交信を保証するためにFDDIコードに従って
データが伝送されることもまた重要である。より詳述す
れば、あるFDDIコードに存在するフラグメントバイトが
そのバイトに関連するデータ情報が誤って解釈されない
ような方法でデコードされることが重要である。
発明の概要 ENDEC受信器に与えられる整列デジタル信号のための
方法および装置が開示される。より詳述すれば、この受
信器はFDDIネットワークの他のステーションから受けら
れたデータ情報を確かにデコードするための方法および
装置を含む。先入れ先出し（FIFO）メモリおよび直並列
シフトレジスタを含むファイバ配線データインターフェ
イス（FDDI）ネットワークで利用されるエンコーダ／デ
コーダ（ENDEC）受信器において他のノードから受けら
れるデータ情報が確かにデコードされることを保証する
ためのシステムが設けられる。
そのシステムは前記ネットワークの別のノードからシ
フトレジスタにより受けられる第１の予め定められた信
号を検出するための手段を含み、他のノードを示す予め
定められた信号はアイドル状態である。そのシステムは
さらに予め定められた信号が検出されるときFIFOメモリ
へのデータ情報の書込を防ぐための手段と、シフトレジ
スタにより受けられている第２の予め定められた信号の
検出の際に前記シフトレジスタからデータ情報がFIFOメ
モリへ書込されるのを許容するための手段とを含む。上
述のようなシステムを与えることにより、FDDIネットワ
ークにおいてデジタル信号伝送に関連した“フラグメン
トバイト”はENDEC受信器へ書込されることは決してな
く、かつそれゆえ受信器により不正確にデコードされな
い。
詳細な説明 この発明はデジタル情報をFDDIネットワークのエンコ
ーダ／デコーダ（ENDEC）の中に配列するための新規な
方法および装置を含む。以下の説明は当業者がこの発明
を使用するのを可能にするために示され、かつ特定の応
用およびその必要の文脈において与えられる。実施例へ
の様々な変更は当業者に容易に明らかになるであろう
し、かつここで規定される包括的原理はこの発明の精神
および範囲を逸脱することなく他の実施例および応用に
適用されてもよい。このようにこの発明は示される実施
例に制限されるということは意図されず、しかしここで
開示される原理および特徴と矛盾しない最も広い範囲が
与えられるべきである。
この発明をより十分に説明するために、特定の環境に
おけるその使用が説明されるであろう。しかしながら、
この発明はこの特定の環境に制限されないということが
理解されるべきである。ファイバ配線データインターフ
ェイス（FDDI）ネットワークのための5B/4Bコードにお
いて情報のパケットの開始は独特の識別子である。FDDI
ネットワークにおいて、あるコードはある活動を識別す
る。それゆえこの実施例においてパケットの開始または
開始バイトはコード（1100010001）を有し、かつ一般に
JKバイトとして示される。複数個の接続管理記号または
ライン状態条件がある。これらの記号はネットワークの
上の異なるノードの間に情報を与えそれらのノードの間
に接続を確立するために使用される。典型的な接続管理
記号指定子およびそれらのコードはクワイエット（Quie
t）（00000）、ホルト（00100）、マスタ（00100 0000
0）およびアイドル（11111）である。
情報の典型的なパケットにおいてJKバイトはパケット
の始めにあるであろう。JKバイトの開始の前に複数個の
IDLE記号（11111）がノードに提示されてもよい。IDLE
記号はクロック同期を維持するためにパケットの間で使
用される。IDLE記号はまたビット付加または削除のため
の機構としての役割を果たし発信ステーションと受信ス
テーションとの間のクロック差を調節する。
ビット付加または削除の結果として、パケットの間に
プリアンブル（またはIDLE記号）の非整数バイトがある
かもしれない。したがって以前に知られるFDDIネットワ
ークにおいてバイトはENDEC受信器でビット付加または
削除のためにIDLE記号からの数個のビットおよび開始ま
たはJKバイトからの数個のビットを含むことができるで
あろう。これらのバイトは“フラグメントバイト”と呼
ばれる。これらのフラグメントバイトはライン状態条件
として解釈され得るであろう。もしフラグメントバイト
がライン状態条件として解釈されればエラーが起こった
ことになる。これらのタイプのエラーはネットワークの
信頼性および統合性に影響を及ぼす。
この発明はフラグメントバイトが存在するときデータ
情報のパケットをデコードするためにENDEC受信器の中
で確かな方法および装置を提供する。この発明の特徴を
より完全に説明するために次にENDEC受信器100およびEN
DECデータセパレータ50の図である第１図を参照する。
第１図に示されない制御素子は制御信号を第１図に示
される様々な素子に与える。そのような制御素子の設計
および実現化は当業者にはよく知られており、したがっ
てここでは説明されないであろう。直列データ（Rx）は
クロック回復およびノン・リターン・ツー・ゼロ・イン
バート・オン・ワンズ（NRZI）−ノン・リターン・ツー
・ゼロ（NRZ）変換を行なうENDECデータセパレータ50と
呼ばれるクロック回復ブロックにより信号ライン30に受
けられる。ブロック50は受信器クロック信号（CRx）お
よびライン30で受けられる直列データの変換されたNRZ
のものを発生する。
CRxおよびNRZ信号は第２図において示されるようにEN
DECの受信部分の特並列シフトレジスタ52へ伝導され
る。この図において直並列レジスタは複数個のＤフリッ
プフロップ502−520を含む。NRZ信号はフリップフロッ
プ502の入力へ与えられる。フリップフロップはCRX信号
によりクロック動作される。１個のフリップフロップか
らの出力信号は次に続くフリップフロップのための入力
信号である。これらのフリップフロップの各々はそれぞ
れ出力信号D5、D4、D3、D2,D1、D10、D9、D8、D7および
D6を与える。D6−D10はANDゲート524の入力へ与えら
れ、D1−D5はANDゲート526の入力へ与えられる。ゲート
524および526の出力はANDゲート528の入力へ与えられ
る。ANDゲート528の出力はＤフリップフロップ530の入
力へ与えられる。バイト同期論理58からのJK同期信号は
フリップフロップ530のクロック信号としての役割を果
たす。フリップフロップ530のＱ出力はアイドル検出信
号IDETである。シフトレジスタ52はそこからライン30に
直列に受けられる10個のビットに対応する10ビット並列
“バイト"D6、D7、D8、D9、D10、D1、D2、D3、D4、D5を
発生する。
再び第１図を参照すると、データの10ビット“バイ
ト”が並列にデコード62へ転送される。直並列シフトレ
ジスタ52もまたバイト同期論理からのJK SYNC情報に同
期された出力でIDLEバイトの存在を検出し、かつFIFO64
へIDET信号によりIDLEバイト（オール１）を示す。直並
列シフトレジスタ52はまた10ビットシフタの右から３番
目のビットの相反出力を発生する。第２図に示されるこ
の信号▲▼ 86は後に説明されるであろうように、
フラグメントバイトの発生を防ぐために使用される。
シフトレジスタ52により発生される10ビットデータバ
イトは、現在シフトレジスタ52へ与えられているNRZ信
号の相反されたもの（NRZL）とともに、先取り論理ブロ
ック56へ伝えられる。先取り論理ブロック56は、そこか
ら１個の論理信号、すなわち１ビット位置だけシフトさ
れるJK記号を表わすコード化されたビットのパターンが
シフトレジスタ52に存在するときにハイセットされるJK
1信号を発生する。
バイト同期（BYTE SYNC）ブロック58は先取り論理ブ
ロック56により発生されるJK1信号を受ける。バイト同
期ブロック58はライン30に受けられる直列データの10ビ
ット毎に１回バイト配列信号JK SYNCを発生する。バイ
ト同期ブロック58はJK SYNC信号のその発生と１ビット
先取り信号JK1の受信とを同期する。デコード62の入力
での10ビット“バイト”はJK SYNC信号により同期され
る。
バイト同期論理はまたJK SYNC信号の後、/WRT信号を
３ビット回発生する/WRT信号が書込ディスエーブル論理
90へライン78を介して伝えられる。受けられた記号はデ
コード62により並列にデコードされ、かつ並列にFIFO64
へ転送され、ライン80上の書込ディスエーブル論理90か
らの/WRTFIFO信号により同期される。/WRT信号はJK SY
NCから遅延され信号安定化およびデコードが進むのを許
容する。
同期レジスタ68はFIFO64からの情報を受け、かつライ
ン72上のバイトクロック信号BCLK2に応答してデータに
読込む。レジスタ70は、第１のクロック信号72から１ビ
ット遅延された第２のバイトクロック信号，ライン74上
のBCLK1、によって同期レジスタ68からの情報において
クロックする。70からの並列情報は受けられた情報を解
釈するメディアアクセス制御層（図示せず）へ与えられ
る。
FIFOメモリ64からのJK信号はJKがFIFOの最終レベルに
現われるときアクティブであり、かつ同期およびホール
ド論理200へ伝導される。同期およびホールド論理200
は、FIFO64へ伝導されるRDDISをその間アクティブにさ
せることにより（局所ビットクロックと受けられたビッ
トクロックとの位相関係によって）５〜６ビット回FIFO
64を読取ることを不能化する。
書込ディスエーブル論理90はFIFO64からライン82上の
WRTDIS信号を受ける。WRTDISライン82はシフタ52からの
IDET信号がFIFO64の第１のレベルへ書込されるときアク
ティブである。一旦WRTDIS82信号がアクティブになる
と、書込ディスエーブル論理90は/WRTFIFO80信号をイン
アクティブにすることによりFIFO64への書込を不能化す
る。/D8と呼ばれる直並列シフトレジスタ52の８番目のD
8ビットはまたライン86を経て書込ディスエーブル論理9
0へ伝導される。D8が０のとき書込ディスエーブル論理9
0は能動化され、かつ/WRTライン78がアクティブなとき
はいつでも/WRTFIFOライン80をアクティブにすることに
よりFIFO64への書込を考慮する。
この発明は受けられた情報がフラグメントバイトの発
生なしに正確にデコードされることを保証することに向
けられる。以前に述べられたように、しばしばバイトは
IDLE記号の数個のビットおよびJKバイトの数個のビット
を有するネットワークでノードに提示されるであろう。
これらの“フラグメントバイト”はENDEC受信器100によ
り不正確にデコードされる可能性を有する。可能性とし
てこれを除去するためにこの発明は正確なバイトが受信
器100に与えられるまで書込ディスエーブル論理90を通
し、これらのフラグメントバイトを認識し、かつENDEC
受信器100を反結合するための方法および装置を提供す
る。
この実施例において、ENDEC受信器は不正確なデータ
がレジスタに書込されないことを保証するために予め定
められた数のIDLE記号を受ける際にFIFO64を反結合す
る。典型的にIDLE記号はコード11111により表わされ
る。しかしながら、IDLE記号は様々な他のコードにより
表わされ得ることと、他のIDLE記号の使用がこの発明の
精神および範囲の中にあるであろうことが当業者により
認識される。IDLE記号の後開始またはJKバイトは情報の
パケットの開始を示すために提示されるであろう。した
がってこの実施例において“0"が（複数個のIDLE記号を
示す）ある数の“1"の後シフトレジスタ52の中に現われ
るとき、JKバイトがENDEC受信器に入っているという表
示がある。
第３図は第１図において示される書込ディスエーブル
回路ブロック90の論理図である。この実施例に示される
書込ディスエーブル回路90は排他的/ORゲート902−906
を含む。NORゲート902の１個の入力は直並列レジスタ52
の/D8ビットからライン86を経て信号を受ける。ゲート9
02の他の入力はゲート904の出力に結合される。ゲート9
02の出力はNORゲート904の１個の入力に結合される。ゲ
ート904の他の入力はライン82を経て書込ディスエーブ
ル信号WTDISを受ける。ゲート902からの出力はNORゲー
ト906の１個の入力へ結合され、かつゲート906の他の入
力はライン78を経て/WRT信号を受ける。
ライン80を経た書込ディスエーブル論理90からFIFO64
への/WRTFIFO信号はシフトレジスタ52からの指定ビット
/D8がライン86を経てハイになるときのみ能動化され
る。代わりにこのビットはディスエーブル書込500がイ
ンアクティブになるようにするであろう。この指定ビッ
ト/D8はJKバイトがシフトレジスタ52の中に完全に存在
することを示す。
バイト同期論理58およびシフトレジスタ52と組合わさ
って書込ディスエーブル論理90の動作を通し、フラグメ
ントバイトはFIFO64に書込されることは決してなく、か
つそれゆえデコードされる必要はない。それゆえこの発
明のシステムはFDDIネットワークの中にあるエラーを著
しく減少させる。
この発明の動作をより完全に説明するために、次に第
4A図−第4J図を参照する。第4A図−第4J図はフレームの
開始が次に続くIDLEストリームの間のシフタの様々なビ
ット（D10−D1）のタイミングを示す。第4A図−第4J図
は前のバイト配列から異なるフレーム（JK）の新しい開
始の配列のためのENDEC受信器を通したバイト同期タイ
ミングを示す。新しいバイト配列は前の配列から０から
９ビットのどこかで異なる可能性がある。
図において、“CRX"により示されるタイミングはENDE
Cデータセパレータ50からの回復された受けられたビッ
トクロックに対応する。“D6、D7、D8、D9、D10、D1、D
2、D3、D4、D5"により示されるタイミングは右から左へ
の直並列シフトレジスタ52出力の10ビットに対応する。
“JK SYNC"により示されるタイミングはバイト同期5
8により発生されたフレーム（JK）の開始に同期され10
ビット毎に１回起こるバイト同期信号に対応する。“/W
RT"により示されるタイミングはJK SYNC信号から３ビ
ット回遅延されて10ビット毎に１回起こるバイト同期58
からの信号に対応する。/WRTFIFOにより示される信号は
書込ディスエーブル論理90からFIFO64へ開始し、かつFI
FO64へのデコード62出力の書込を能動化する。“Level
1,FIFO"により示される信号はFIFO64の第１のレベル
の内容を表わす。それは/WRT信号の各立上がり縁で変化
する。
第4A図において新しいフレームの開始に対応する新し
いJK（11 000,1000 １）信号は前のJK SYNCから９ビ
ットスキューされる。したがって、新しいJK SYNCはPR
EV JK SYNCから９ビット回遅延される。PREV JK SY
NCの間直並列シフトレジスタ52の内容はIDLEバイトに対
応してオール１である。それゆえWRT信号がPREV JK S
YNCから３ビット遅延されアクティブであっても、/WRT
FIFO信号は決して発生されない。なぜならD8はハイの
ままであるからである。/WRT FIFOもまたハイのままで
ある。新しいJK同期のための/WRT信号の間JK（11 000,
1000 １）、/WRT FIFOはすべてアクティブになり、か
つJKバイトは/WRT FIFO信号の立上り縁でレベル1FIFO
に書込される。
同様に第4B図−第4F図については/WRTはPREV JKSYNC
のためのバイト同期論理から発生されるが、D8がハイな
ので/WRT FIFO信号は発生されない。第4G図において新
しいJKはPREVバイト同期から３ビット遅延される。この
ゆえに/WRT信号はPREVバイト同期のために発生されるこ
とは決してない、なぜならば新しいバイト同期は/WRT信
号を無効にするからである。
第4H図−第4I図においてもまた任意の前の/WRT信号を
無効にする新しいバイト同期のために/WRT信号は発生さ
れず、かつそれゆえ新しいJKバイトはPREVバイト同期か
らそれぞれ２および１ビット遅延される。
第4J図において新しいバイト同期はPREVバイト同期か
らちょうど10ビット遅延され、かつ同じ配列が保存され
る。
このゆえにこの実施例の使用を通してフラグメントバ
イトは直並列シフトレジスタ52からの信号/D8を使用す
ることによりFIFOの第１のレベルへ書込されることが効
果的に防がれる。
上述の実施例は様々な方法で変更されることができ、
かつそれらの変更はまだこの発明の精神および範囲の中
にあるであろう。このようにこの発明は特定の例示的な
実施例によって開示されてきた一方でその原理は前掲の
特許請求の範囲の中で当業者による広い範囲の変更が可
能である。
【図面の簡単な説明】
第１図は、この発明に従ったENDEC受信器のブロック図
である。 第２図は、直並列シフトレジスタの図である。 第３図は、第１図に示される書込ディスエーブル回路ブ
ロック90の論理図である。 第4A図−第4J図は、データ情報の受信の間シフトレジス
タの様々なビットのタイミングを示す図である。 図において、30はライン、50はENDECデータセパレー
タ、52は直並列シフトレジスタ、100はENDEC受信器、50
2はフリップフロップである。

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】ファイバ配線データインターフェイス（FD
    DI）ネットワークで利用され、かつ先入れ先出し（FIF
    O）メモリと、前記ネットワーク内の他のノードからデ
    ータ情報を受けるための直並列シフタとを含むエンコー
    ダ／デコーダ（ENDEC）受信器において、他のノードか
    ら受けられたデータ情報がフラグメントバイトを発生す
    ることなしに正確にデコードされることを保証するため
    の装置であって、 ネットワークの別のノードから前記シフタにおいて受け
    られた第１の予め定められた信号を検出するための手段
    を含み、前記第１の予め定められた信号は前記別のノー
    ドがアイドル状態であることを示し、 データ情報の前記FIFOメモリへの書込を制御するための
    ロジックを備え、前記ロジックは、前記第１の予め定め
    られた信号が検出されたことを示す前記検出手段からの
    出力信号に応答して、受信データ情報の前記FIFOメモリ
    への書込を不能化し、かつ前記ロジックは、前記シフタ
    における第２の予め定められた信号の受信に応答して受
    信データ情報の前記FIFOメモリへの書込を能動化し、そ
    れによって前記ENDEC受信器からの前記データ情報の伝
    送を提供する、装置。
  2. 【請求項２】前記検出手段が直並列シフタにおける前記
    第１の予め定められた信号を認識する回路を含む、請求
    項１記載の装置。
  3. 【請求項３】前記ロジックは、前記FIFOメモリを選択的
    に能動化および不能化するように接続される書込ディス
    エーブル回路を含む、請求項１記載の装置。
  4. 【請求項４】前記ロジックは、前記直並列シフタからの
    出力の前記第２の予め定められた信号を検出する手段を
    含む、請求項１記載の装置。
  5. 【請求項５】ファイバ配線データインターフェイス（FD
    DI）ネットワークで利用され、かつ先入れ先出し（FIF
    O）メモリと、ネットワーク内の他のノードからデータ
    情報を受けるための直並列シフタとを含むエンコーダ／
    デコーダ（ENDEC）受信器において、他のノードから受
    けられたデータ情報が正確にデコードされることを保証
    するための方法であって、 （ａ）ネットワークの別のノードから前記シフタにおい
    て受けられた第１の予め定められた信号を検出するを含
    み、前記第１の予め定められた信号は前記別のノードが
    アイドル状態であることを示し、 （ｂ）前記第１の予め定められた信号が検出されるとき
    受信データ情報の前記FIFOメモリへの書込を不能化する
    段階と、 （ｃ）前記シフタにおいて受けられた第２の予め定めら
    れた信号の検出の際に受信データ情報を前記FIFOメモリ
    に書込み、それによって前記ENDEC受信器からの前記デ
    ータ情報の伝送を提供する段階とをさらに含む、方法。
  6. 【請求項６】ファイバ配線データインターフェイス（FD
    DI）ネットワークで利用されることのできるエンコーダ
    ／デコーダ（ENDEC）受信器であって、 直列に受信したデータを並列データに変化させるための
    シフトレジスタと、 前記並列データをデコードするための手段と、 デコードされた並列データを受けるための先入れ先出し
    （FIFO）メモリとを含み、FIFOメモリが前記デコードさ
    れた並列データを受けるための複数の段を有し、 ネットワークの別のノードから受けられた、前記シフト
    レジスタにおける第１の予め定められた信号を検出する
    ための手段をさらに含み、前記第１の予め定められた信
    号は前記別のノードがアイドル状態であることを示し、 前記第１の予め定められた信号が前記検出手段により検
    出されるときデータの前記FIFOメモリへの書込を不能化
    するための手段と、 前記シフトレジスタによる第２の予め定められた信号の
    受信の際に前記デコードされた並列データの前記FIFOメ
    モリへの書込を能動化するための手段と、 前記FIFOメモリから前記デコードされた並列データを受
    けるための手段とをさらに含み、前記受信手段が前記並
    列データをFDDIネットワークの別の部分に与える、エン
    コーダ／デコーダ受信器。
  7. 【請求項７】前記検出手段は、前記第１の予め定められ
    た信号を検出し、それに応答して前記シフトレジスタか
    ら信号を出力するための、前記シフトレジスタのゲート
    回路を含む、請求項６記載のENDEC受信器。
  8. 【請求項８】前記不能化手段が前記シフトレジスタから
    の前記信号に応答する書込ディスエーブル回路を含む、
    請求項７記載のENDEC受信器。
  9. 【請求項９】前記能動化手段が前記シフトレジスタから
    の第２の予め定められた信号に応答して作動する、請求
    項８記載のENDEC受信器。
JP2101518A 1989-04-17 1990-04-17 データ情報の正確なデコードを保証する装置 Expired - Fee Related JP2648752B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US339,722 1989-04-17
US07/339,722 US5063575A (en) 1989-04-17 1989-04-17 Apparatus and method for proper byte alignment in an encoder/decoder

Publications (2)

Publication Number Publication Date
JPH031738A JPH031738A (ja) 1991-01-08
JP2648752B2 true JP2648752B2 (ja) 1997-09-03

Family

ID=23330315

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2101518A Expired - Fee Related JP2648752B2 (ja) 1989-04-17 1990-04-17 データ情報の正確なデコードを保証する装置

Country Status (5)

Country Link
US (1) US5063575A (ja)
EP (1) EP0393952B1 (ja)
JP (1) JP2648752B2 (ja)
AT (1) ATE117149T1 (ja)
DE (1) DE69015865T2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6675333B1 (en) * 1990-03-30 2004-01-06 Texas Instruments Incorporated Integrated circuit with serial I/O controller
FR2704376B1 (fr) * 1993-04-22 1995-06-30 Rainard Jean Luc Procédé de récupération d'horloge et de synchronisation pour la réception d'informations transmises par un réseau ATM et dispositif de mise en Óoeuvre du procédé.
US5394390A (en) * 1993-10-29 1995-02-28 International Business Machines Corporation FDDI network test adapter history store circuit (HSC)
US5543800A (en) * 1995-11-06 1996-08-06 The United States Of America As Represented By The Secretary Of The Navy Radar decoder
US6597707B1 (en) 1999-09-08 2003-07-22 Cypress Semiconductor Corp. Circuitry, architecture and methods for synchronizing data
US6594325B1 (en) * 1999-09-08 2003-07-15 Cypress Semiconductor Corp. Circuitry, architecture and method(s) for synchronizing data
US6553503B1 (en) 1999-09-08 2003-04-22 Cypress Semiconductor Corp. Circuitry, architecture and method(s) for synchronizing data
US7042932B1 (en) * 1999-12-28 2006-05-09 Intel Corporation Synchronization detection architecture for serial data communication
US10469126B1 (en) * 2018-09-24 2019-11-05 Huawei Technologies Co., Ltd. Code synchronization for analog spread spectrum systems

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4225919A (en) * 1978-06-30 1980-09-30 Motorola, Inc. Advanced data link controller
US4868784A (en) * 1982-02-22 1989-09-19 Texas Instruments Incorporated Microcomputer with a multi-channel serial port having a single port address
EP0124959B1 (en) * 1983-02-15 1989-07-05 Unisys Corporation Group coding method for serial data transmission
US4569062A (en) * 1984-06-28 1986-02-04 Dellande Brian W Interface circuit for interfacing between asynchronous data in start/stop format and synchronous data
US4703486A (en) * 1984-12-18 1987-10-27 Advanced Micro Devices, Inc. Communication data encoder/decoder component system architecture
US4680581A (en) * 1985-03-28 1987-07-14 Honeywell Inc. Local area network special function frames
JPS6214544A (ja) * 1985-07-11 1987-01-23 Nec Corp 同期式直列伝送デ−タ入力回路
JPS6213136A (ja) * 1985-07-11 1987-01-21 Fujitsu Ltd 伝送障害監視方式
EP0214474B1 (de) * 1985-09-11 1990-04-11 Siemens Aktiengesellschaft Verfahren und Schaltungsanordnung zum Ubertragen von Datensignalen zwischen über ein Ringleitungssystem miteinander verbundenen Steuereinrichtungen
IT1202598B (it) * 1987-02-27 1989-02-09 Etefin Spa Impianti di controllo e gestione automatizzata di dispositivi,apparecchiature e umita' periferiche per la commutazione ed elaborazione di segnali in genere,in particolare di fonici e/o di dati e/o immagini
US4878219A (en) * 1988-04-28 1989-10-31 Digital Equipment Corporation Method and apparatus for nodes in network to avoid shrinkage of an interframe gap
US4849970A (en) * 1988-05-19 1989-07-18 Advanced Micro Devices, Inc. Smoothing apparatus for an independently clocked network
US4849969A (en) * 1988-05-19 1989-07-18 Advanced Micro Devices, Inc. Implementation of smoothing apparatus for an independently clocked network
US4991172A (en) * 1988-10-28 1991-02-05 International Business Machines Corporation Design of a high speed packet switching node
US4890304A (en) * 1988-11-07 1989-12-26 Advanced Micro Devices, Inc. Reliable recovery of data in encoder/decoder
US4951280A (en) * 1988-12-09 1990-08-21 Advanced Micro Devices, Inc. Method and apparatus for configuring data paths within a supernet station

Also Published As

Publication number Publication date
JPH031738A (ja) 1991-01-08
EP0393952B1 (en) 1995-01-11
ATE117149T1 (de) 1995-01-15
DE69015865T2 (de) 1995-07-20
EP0393952A2 (en) 1990-10-24
DE69015865D1 (de) 1995-02-23
US5063575A (en) 1991-11-05
EP0393952A3 (en) 1991-06-05

Similar Documents

Publication Publication Date Title
US4945548A (en) Method and apparatus for detecting impending overflow and/or underrun of elasticity buffer
US4592072A (en) Decoder for self-clocking serial data communications
US4450572A (en) Interface for serial data communications link
EP0228214B1 (en) Apparatus and associated method for converting serial data pattern signals transmitted or suitable for transmission over a high speed synchronous serial transmission media, to parallel pattern output signals
JP2578334B2 (ja) デイジタル伝送方式
GB1566320A (en) Data transmission system
EP0430051B1 (en) Byte wide elasticity buffer
JPH0657010B2 (ja) データコード間でデータ流れを変換するための変換システム
US4972161A (en) Clock recovery for serial data communications system
US4717914A (en) Methods for receiving and converting high speed serial data pattern input signals to parallel data pattern outputs
JP2007502570A (ja) 複数のシリアルバイトレーンの自動再整列
US4771440A (en) Data modulation interface
US7907681B2 (en) Circuit and method for differential signaling receiver
JP2648752B2 (ja) データ情報の正確なデコードを保証する装置
EP1176753B1 (en) Method and system for sychronizing serial data
JP2578668B2 (ja) ネットワークからの直列に受信される信号をデコードするための装置
US4958344A (en) System for transmitting and receiving asynchronous nonhomogeneous variable width parallel data over a synchronous high speed serial transmission media
US5337310A (en) Backplane communication system and method
US4964142A (en) Receiver synchronization in encoder/decoder
EP0396669B1 (en) Method and apparatus for detecting impending overflow and/or underrun of elasticity buffer
GB2343092A (en) Framing codes for a high speed parallel data bus
US5148450A (en) Digital phase-locked loop
JP2796094B2 (ja) 伝送路障害検出方式
CA1336103C (en) Data receiver interface circuit
SU1411759A1 (ru) Устройство дл сопр жени между абонентами

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees