SU1411759A1 - Устройство дл сопр жени между абонентами - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть пьзовано в сетевых системах со пр жени  абонентов кольцевой структуры . Целью изобретени   вл етс  расширение области применени  за счет организации буферизации данных, преобразовани  и контрол  данных. Устройство содержит приемник 1, передатчик 2, элемент И 3, элемент ИЛИ А, счетчик 5,. первый 6, второй 7 и тре- ТИЙ.8 триггеры, блок 9 синхронизации , блок 10 пам ти, блок 11 дешифраторов , четвертый триггер 12, первый 13, второй 14, третий 15 и четвертый 16 сдвиговые регистры, блок 17 удалени  бит-стаффинга и блок 18 контрол . Устройство осуществл ет сопр жение абонентов кольцевой сети по бит-Ориентированному протоколу синхронной св зи. 2 . ф-лы, 7 ил. (Л

Description

сд

UD

л л1онеиту .t

Изобретение относитс  к вьмисли- тельной технике и может быть использовано в сетевых системах сопр жени  абонентов кольцевой структуры.

Цель изобретени  расширение об лаСти применени  за счет организации буферизации данных,, преобразовани  и контрол  данных,

На фиг, представлена блок схема Q устройства; на фиг.2 схема блока синхронизации; на фиг.З схема блока пам тй| на фиг,4 схема блока детиф ратора; на фиг,5 - схема блока удале ни  бит-стаффинга; на фиг.6 схема 5 блока контрол ; на фиг.7 - структура информационного кадра.

Устройство содержит приемник 1, передатчик 2, элементы И 3 и ИЛИ 4, счетчик 5, первый 6, второй 7 и тре 20 тий 8 триггеры, блок 9 синхронизации, блок 10 пам ти, блок 11 дешифраторов, четвертый триггер 12, первьш 13, вто™ рой 14, третий 15 и четвертый 16 сдвиговые регистры, .блок 17 удалени  25 бит стаффинга и блок 18 контрол .

Блок 9 синхронизации (фиг.2) предназначен дл  обеспечени  битовой синх ррнизацин принимаемой и ретранслируБлок 10 пам ти (см, фиг.З) предна начен дл  буферизации принимаемого и сети информационного кадра и содержи блок 30 микросхем статической оперативной пам ти типа К 565 РУ2, дешифр тор 31, реверсивный счетчик 32 адрес пам ти и элемент И 33„

Адресные входы всех микросхем пам ти соединены между собой поразр дно подключены к выходу счетчика 32 адре са и входу дешифратора 31. Выход дешифратора 31  вл етс  выходом переполнени  блока 10 пам ти, Информацио ные выходы микросхем поступают на информационный выход блока 10 пам ти Через вход синхронизации на элемент 33 поступает один из импульсов непе- рекрьшающейс  серии, С входа разрешени  на элемент И 33 и сбросовый вх счетчика 32 поступает разрешающий потенциал,

С входа записи блока IО пам ти на вход элемента И 33 поступают импульг сы, сопровождающие каждый байт инфор мации. На выходе элемента И 33 фор- миру етс  импульс записи, но которому производитс  запись информации в мик росхемы блока 30 пам ти, а по заднем

емой информации и дл  выработки серии 30 Фронту этого импульса, поступающего

неперекрьгвающихс  импульсов фаз, обес печивающей синхронизацию работы всех блоков устройства. Блок 9 содержит задающий генератор 19, делитель 20 частоты, дешифратор 21, фильтр 22, формирователь 23 импульсов, элемент И 24, первый 25,.второй 26 и третий 27 триггеры, инвертор 28 и сумматор 29 по модулю два .

Второй 26 и третий 27 триггеры, инвертор 28 и сумматор 29 по модулю два в совокупности предназначены дл  вьщелени  значащего момента входного сигнала из информационной последовательности , поступающей на вход блока 9 синхронизации 9, Эти значащие моменты воздействуют на делитель 20 частоты синхронизиру  фазу местного генератора 19 с фазой принимаемой информации . Сери  неперекрьшающихс  импульсов фаз с выходов дешифратора 21 поступает на первый выход блока .9 синхронизации и используетс  дл  синхронизации работы блоков устройства, а тактова  частота, прогаедша  через фильтр 22 и формирователь 23 импульсов 23 на вто,рой вьисод блока .9 син хронизации, используетс  дл  тактировани  передатчика 2,

Блок 10 пам ти (см, фиг.З) предназ- начен дл  буферизации принимаемого из сети информационного кадра и содержит блок 30 микросхем статической оперативной пам ти типа К 565 РУ2, дешифратор 31, реверсивный счетчик 32 адреса пам ти и элемент И 33„

Адресные входы всех микросхем пам  ти соединены между собой поразр дно и подключены к выходу счетчика 32 са и входу дешифратора 31. Выход дешифратора 31  вл етс  выходом переполнени  блока 10 пам ти, Информацион ные выходы микросхем поступают на информационный выход блока 10 пам ти. Через вход синхронизации на элемент И 33 поступает один из импульсов непе- рекрьшающейс  серии, С входа разрешени  на элемент И 33 и сбросовый вход счетчика 32 поступает разрешающий потенциал,

С входа записи блока IО пам ти на вход элемента И 33 поступают импульг сы, сопровождающие каждый байт информации . На выходе элемента И 33 фор- миру етс  импульс записи, но которому производитс  запись информации в микросхемы блока 30 пам ти, а по заднему

5

0

на суммирующий вход счетчика 32, происходит переключение счетчика 32 ад- реса в следующее состо ние. Через вход чтени  блока 10 пам ти .поступают импульсы на вычитающий вход реверсивного счетчика 32 адреса. Четвертый вход  вл етс  информационным входом блока 10 пам ти, .

Блок 11 дешифраторов предназначен дл дешифрации служебной и управл ющей информации обрамл ющей информаци онный кадр и содержит дешифратор 34 единиц четвертого регистра, дешифратор 35 флага четвертого регистра, с дешифратор 36 адреса абонента, дещиф ратор 37 единиц третьего регистра, дешифратор 38 флага первого регистра, дешифратор 39 конца кадра, первый 40, второй 41 и третий 42 элементы И,

Через первый вход блока I1 дешифраторов постзтае.т один из импульсов неперекрьшающейс  серии фаз строби- рующий первый 40, второй 4 и третий 42 элементы И, На выходе элемента И 42 по вл етс - импульс при дешифрации адреса абонента и поступает на первый выход блока 11 дешифраторов. На втором выходе блока 1 1 по вл етс  им« пульс при дешифрации открьшающего фла0

5

га. На третьем выходе блока 1 им пульс по вл етс  в момент.дешифрации конца кадра.

Блок 17 удалени  бит-стаффинга предназначен дл  удалени  из принимаемой информации нулей, которые добав л ютс  в информационную часть при передаче дл  отделени  управл ющих символов от информационной части передаваемого по кольцу пакета.

Блок 17 содержит счетчик 43, дешифратор 44, триггер 45, первый 46, вто рой 47, третий 48, четвертый 49 и п тый 50 элементы И, инвертор 51, первьй 52 и второй 53 элементы ИЛИ.

Блок 17 удалени  бит -стаффинга работает следующим образом.

После прихода разрешающЁго потенциала на вход разрешений блока 17 счетчик 43 переключаетс  в следующее состо ние только по приходу подр д нескольких единиц. Если в принимаемой информации меньше п ти единиц подр д по вл етс  нуль, то .он сбрась1вает счетчик 43 в исходное состо ние. Если счетчик 43 насчитывает подр д п ть единиц, на выходе дешифратора 44 по вл етс  нулевой потенциал, устанавливающий в нулевое состо ние триггер 45. После этого, если на информационном входе блока 17 по витс  следующий нулевой бит информации, элемент И 49 окажетс  заблокированным, что приводит к блокировке выработки выходного импульса блока 17,  вл ющегос  стробом приемных регистров.

Блок 18 контрол  предназначен дл  подсчета контрольной последовательности кадра информации и проверки правильности приема поступающей ин-. формации. Блок 18 содержит первый 54 и второй 55 регистры, первый 56, второй 57 и третий 58 сумматоры по модулю два, первый 59, второй 60, третий 61, четвертый 62, п тый 63 и шестой 64 элементы И.

Регистры 54 и 55 и сумматоры 56- 58 по модулю два в совокупности представл ет собой схемы подсчета контрольной последовательности кадра с использованием образующего полинома + . Элементы И 60-64 представл ют собой дешифратор нул .

Работа блока 18 сводитс  к подсчету контрольной суммы по образующему полиному и сложению ее с контрольной Если искажени  информации в канале св зи нет, то результатом проверки

0

5

0

5

0

5

0

5

 вл етс  нулевое состо ние регистров блока 18 и на его выходе по вл етс  сигнал, свидетельствующий о правильности приема информации.

Устройство работает следующим образом,

В исходном состо нии устройство осуществл ет ретрансл цию принимаемой информации следующему абоненту коль- цевой сети. На основе поступающей информации блок 9 синхронизации осуществл ет выработку импульсов синхронизации приема и ретрансл ции информации а блок 17 удалени  бит-стаф- финга вырабатьгоает импульсы строба второго 14, третьего 15 и четвертого 16 сдвиговых регистров, а также счетчика 5 и блока 18 контрол .

В случае отсутстви  информационно го кадра по кольцевой системе передаетс  логическа  единица.. Так как передача информации осуществл етс  манчестерским кодом, то подстройка частоты местного генератора 19 осуществл етс  блоком 9 синхронизации по каждому биту принимаемой информации, т,е, даже при отсутствии, передачи система находитс  в синхронизме.

При по влении информационного кета устройство начинает реагировать на управл ющие -символы, обрамл ющие информационный пакет. Через первый сдвиговый регистр 13 информаци  транслируетс  без изменений непосредственно под действием тактовых импульсов с первого выхода блока 9 синхрониза- ции. Информаци  с первого выхода это го регистра поступает через элемент ИЛИ 4 на второй.вход передатчика 2 и под действием тактовых импульсов, поступающих с второго выхода блока- 9 синхронизации, ретранслируетс  следующему абоненту кольцевой сист емы е задержкой на один бит. Информаци  с вторых выходов первого сдвигового регистра 13 поступает в параллельном коде на второй вход блока 11 дешифраторов . I

При дешифрации управл ющего символа Флаг открьгоаювщй на первом выходе блока 11 дешифраторов по вл етс  импульс, устанавливающий четвертый триггер 12 в единичное состо ние, при этом разрешаетс  работа счетчика 5 и блока 17 удалени  бит-стаффинга, который на своем выходе начинает.вырабатывать импульсы строба, по которым происходит сдвиг информации по

BTOpoMj 14j четвертому 16 и третьему 15 сдвиговым регистрам, включенным последовательно. За счет тогОр что блоком 17 удалени  бит-стаффиига бло кируетс  выработка импульса строба после каждых п ти следующих подр д единицS в первый 14, четвертый 16 и третий 15 сдвиговые регистры посту i пает освобожденна  от бит стаффинга ; информаци ,

; Если при сравнении адрес .кадра совпадает с адресом данного устройстваj :-на третьем выходе блока 11 дешифраторов по вл етс  импульс, устанавлива - |. ющий третий триггер 8 в единичное I состо ние При этом разрешаетс  ра I бота блока 10 пам ти, а блок 18 конт- I рол  начинает подсчет контрольной последовательности принимаемого кадра После восьми импульсов сдвига, посту i nHBraiix на вход счетчика 5, на его выходе по вл етс  импульс, поступаю 1й;ий на третий вход блока 10 пам ти. По переднему фронту этого импульса : производитс  запись байта информации с выхода третьего регистра 15 в блок 30 микросхем оперативной пам ти. По заднему фронту этого импульса произ™ водитс  переключение счетчика 32 ад I реса пам ти в следующее состо ниеj j а счетчик 5 переключаетс  в нулевое состо ние. После набора следзшщего информационного байта в.третьем .сдви говом регистре 15 на выходе счетчика 5 оп ть по вл етс  импульс, производ  щий запись очередного байта информа - дни в блок 10 буферной пам ти.

Одновременно с записью принимаемой информации в блок 10 буферной пам ти производитс  подсчет контрольной по- следовательности блоком 18 После дешифрации флага закрьшаюшего на втором выходе блока 11 дешифраторов по вл етс  импульс, сбрасьшающий четвер тый триггер 12 и третий 8 триггеры в нулевое состо ние После сложени  контрольной суммы, подсчитанной блоком с контрольной последовательностью , содержащейс  в принимаемом кадре, блок 18 контрол  в случае совпадени  контрольных последовательностей формирует на своем выходе в этот момент потенциал, поступающий на третий вход элемента ИЗ,

Этот потенциал вместе с разреша™ ющим потенциалом на первом входе элемента И 3 по вл етс  подготовительными дл  прохождени  импульса через

элемент И 3 с второго его входа, который формируетс  блоком,11 дешифраторов на его четвертом выходе во врем  дешифрации блоком 11 конца кадра. Этот импульс, пройд  через элемент ИЛИ 4 на второй вход передатчика-2, замен ет последний нуль в управл ющем символе Конец кадра на единицу. Тем преобразу  его в символ Кадр прин т, что дл  устройства, передающего сообщение,  вл етс  признаком правильного приема сообщени  абонентом. Одновременно импульс с выхода элемента И 3 устанавливает второй триггер 7 в единшшое состо ние , сообща  абоненту о наличии дл  него в блоке 10 пам ти прин того сообщени .

Абонент, получив признак о наличии в блоке 10 пам ти прин того сооб щени , имеет возможность прочитать его путем подачи на вход блока 10 пам ти импульсов чтени . По. каждому, импульсу на информационном выходе блока 10 пам ти по вл етс  очередной байт- информации, а счетчик 32 адреса пам ти переключаетс  в предыдущее состо ние, т.е, информаци , записанна  в блоке 10 пам ти, считьшаетс  абонентом в обратном направлении. После считьшани  последнего в -обратном пор дке байта информации счетчик 32 адреса устанавливаетс  в нулевое состо ние, а на выходе дешифратора 31 по вл етс  импульс, сбрасьшающий второй триггер 7 в нулевое состо ние, тем самым сообща  абоненту, что информаци  ему передана полностью,

В процессе работы абонент, устанавлива  или сбрасьта  первый триггер 6, сообщает устройству о своей готовности работать в составе кольцевой системы передачи данных,

Claims (2)

1. Формула изобретени 

   1, Устройство дл  сопр жени  между абонентами, содержащее приемник, передатчик, элемент И, элемент ИЛИ, счетчик и с первого по третий триггеры , причем входы установки и сброса устройства соединены соответственно с единичным и нулевым входами первого триггера, отличающеес  тем, что, с целью расширени  области применени , в него введены блок син- хронизацииа блок пам ти, блок дешиф-. раторов, четвертый триггер, с первого

   по четвертый сдвиговые регистры, блок удалени  бит-стаффинга и блок контрол , причем вход приемника подключен к входу устройства дл  подключени  информационного выхода первого абонента, выход приемника соединен с информационными входами блока удале ни  бит-стаффинга, первого, второго сдвиговых регистров и с входом запус- ка блока синхронизации, первый выход которого соединен с входами синхронизации блока удалени  бит-стаффинга первого сдвигового регистра, блока контрол , блока дешифраторов и блока пам ти, второй выход блока синхронизации подключен к синхровходу передатчика , инфор мационньш вход и выход которого соединены соответственно с выходом элемента ИЛИ и с выходом устройства дл  подключени  информационного входа первого абонента, первый вход элемента ИЛИ соединен с последовательным выходом первого сдвигового регистра, второй вход эле- мента ИЛИ соединен с выходом элемента И и с единичным входом второго триггера , выход которого соединен с выходом готовности устройства, нулевой вход второго триггера соединен с выхо дом переполнени  блока пам ти, информационные вход и выход которого  вл ютс  входом и выходом устройства дл  подключени  соответственно входа и выхода данных второго абонента, вход записи блока пам ти соединен с выходом счетчика, выход третьего триггера соединен с входами разрешени  . блока контрол  и блока пам ти и с первым входом элемента И, выход третьего сдвигового регистра соединен с первым информационным входом блока дешифраторов и с входом чтени  блока пам ти, выход четвертого триггера соединен с нулевым входом треть- его триггера и с входами разрешени  счетчика и блока удалени  бит-стаффинга , выход которого соединен с входами синхронизации второго, третьего, четвертого регистров сдвига, со счетным входом счетчика и с управл ющим входом блока контрол , выход второго регистра- сдвига соединен с информационным входом четвертого регистра сдвига, последовательный выхОд кото- рого соединен с информационными входами третьего регистра сдвига и блока контрол , второй, третий, четвертый информационные входы блока дешифра

   5 О 0 5 Q g

   5

   торов соединены соответственно с параллельными выходами первого, четвертого регистров и первого триггера, с первого по четвертый выходы блока дешифраторов соединены соответственно с единичным и нулевым входами четвертого триггера, с единичным входом третьего триггера и с вторым входом элемента И, третий вход которого соединен с выходом блока контрол .
2. 2. Устройство поп,1,отлича- ю щ е е с   тем, что блок контрол  содержит первый, второй регистры, первый, второй, третий элементы ИС- КЛЮЧАЮ ЦЕЕ ИЛИ, с первого по п тый эле- менты И и элемент И-НЕ, причем вход синхронизации, информационный и управл ющий входы блока соединены соответственно с первыми входами первого элемента И и первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с вторым входом первого элемента И, вход разрешени  блока соединен с входами сброса первого, второго регистров, входы синхрониза- ции первого, второго регистров и первые входы второго, третьего, вертого, п того элементов И соединены с выходом первого элемента И, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым информационным входом первого регистра и с первыми входами второго, третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй входы разрешени  первого, второго регистров подключены к шине единичного потенции ала устройства, вторые входы первого, второго, третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами восьмого разр да второго регистра, п того разр да первого регистра и четвертого разр да второго регистра, выходы второго, третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены . соответственно с входом шестого разр да первого регистра и.с входом п того разр да второго регистра, с второго по п тый входы второго элемента И соединены соответственно с выходами с первого по четвертый разр дов первого регистра, с второго по п тый входы третьего элемента И соединены с выходами с п того по восьмой разр дов второго регистра соответственное второго цо п тый входы четвертого элемента И соединены с выходами с первого по четвертый разр дов второго регистра соответственно, с второго по п тый входы п того элемента И соединены с выходами с п того по восьмой разр дов второго регистра соответственно , входы с второго по п тый раз- р дов первого регистра соединены

   соответственно с выходами с первого по .четвертый разр дов первого регист- paj входы шестого и седьмого разр дов первого регистра соединены выходами шестого и седьмого разр дов первого регистра соответственно, вход первого разр да второго регистра соединен с выходом восьмого разр да первого регистрар входы второго Третьего, четвертого, шестого седьмого и восьмого разр дов второго регистра соединены соответственно с выходами перв.ого, второгоS третьего, п того, шестого и седьмого разр дов второго регистра, с первого по четвертый вхо- ды и выход элемента соединены . соответственно с выходами с второго по п тый элементов И и с выходом бло ка.

   Зо Устройство поп„)эОтлича ю щ е е с   тем, что блок удалени  бит стаффинга содержит счетчик, де-

   пшфратор, триггер, элемент НЕд с пер вого по четвертый элементы И, первый второй элементы И.ПИ и элемент И-НЕ, причем информационный вход блока под 5 0

   клгочен к первым входам первого, второго элементов И и через элемент НЕ к первому входу элемента И-НЕ, вход разрешени  блока подключен к первому входу третьего элемента И, к второму входу второго элемента И и к первому входу первого элемента ИЛИ, вход син хронизации блока подключен к второму входу первого элемента И к входу синхронизации триггераj к первог-гу входу четвертого элемента И и к второму входу элемента И-НЕ, выход которое го подключен к второму входу первого элемента ИЛИ, выход которого соединен с входом сброса счетчика, счетный вход которого соединен с выходом первого элемента И, выход счетчика соединен с входом дешифратораs выход которого соединен с информационным входом триггера, единичный и нулевой выходы которого соединены соответст венно с вторым входом третьего элемента Икс третьим входом второго 5 элемента И, первый, второй входы и выход второго элемента ИЛИ соединены соответственно с выходами второго и третьего элементов Икс вторым вхог дом четвертого элемента И, выход ко торого  вл етс  выходом блока.

   0

   г

   34

   35

   39

   39

   Т

   30 W

   ;

   фиг.З

   36

   37

   Фиг, 5

   Фиг. 7