JPH031738A - データ情報の正確なデコードを保証する装置 - Google Patents

データ情報の正確なデコードを保証する装置

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JPH031738A
JPH031738A JP2101518A JP10151890A JPH031738A JP H031738 A JPH031738 A JP H031738A JP 2101518 A JP2101518 A JP 2101518A JP 10151890 A JP10151890 A JP 10151890A JP H031738 A JPH031738 A JP H031738A
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    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
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  • Communication Control (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明はネットワークを介するデジタルデータの伝送
に関し、かつより詳述すれば、ローカル・エリア・ネッ
トワークを介して伝送される直列データのバイトの配列
に関するものである。
発明の背景 ローカル・エリア・ネットワークにおいて、ノードがネ
ットワークと結合するとき、それが受ける信号の最初の
ストリームは接続管理記号である。
接続管理記号はそれらが信号ストリームのバイトの中の
それらの配列に関係なくノードのエンコーダ／デコーダ
（ＥＮＤＥＣ）によりデコードされることができるよう
に特に選ばれる。標準の５ビツト／４ビツト（５Ｂ／４
　Ｂ）コード配列において、いわゆる接続管理記号の開
始は“バイト”の中の１０ビツトのうちの任意の１個に
あり得る。
これらの接続管理記号をデコードすることはそれらの選
ばれた性質により配列に関係なく続行する。
しかしながら、−旦これらの記号が処理されると、これ
らの記号に続くデータパケットのデコードをすることは
それらのバイトが整列されることを必要とする。
トークンリングファイバ配線データインターフェイスネ
ットワークのために、物理層はフレームビットの削除ま
たは変更なしに入来データストリームを確かにデコード
しなければならない。また受信器はパケットの前にプリ
アンプルの最小の数を保証するためにクロック差の補償
のためのＩＤＬＥ記号のビットを削除することをほとん
ど許されていない。
ＦＤＤＩの物理層はエンコーダ／デコーダ（ＥＮＤＥＣ
）と光フアイバ光学トランシーバとの組合せにより実現
化される。エンコーダはレピートフィルタ、４Ｂ１５Ｂ
エンコード、並直変換およびノン・リターン・ツー拳ゼ
ロ（ＮＲＺ）−ノン・リターン・ツー拳ゼロ・インバー
ト（ＮＲＺＩ）コード変換を行なう。デコーダはＮＲＺ
・Ｉ　−ＮＲＺ変換、クロック回復、直並列変換、バイ
ト配列、５　Ｂ／４　Ｂコード変換、弾性バッファ機能
およびライン状態デコードを行なう。
ＥＮＤＥＣはＥＮＤＥＣチップおよびＥＮＤＥＣデータ
セパレータと呼ばれる２個のチップセットによりシリコ
ンで実現化される。ＥＮＤＥＣチップはエンコーダ、制
御およびステータス機能、すべてのデコーダ機能および
ライン状態検出機能を行なう。ＥＮＤＥＣデータセパレ
ータはクロック信号の回復を行ない、かつ再び受信デー
タからのデータのタイミングを取る。
ＦＤＤ　Ｉシステムにおいては、トークンリングとして
配置された複数個のＥＮＤＥＣがあるであろう。そのよ
うなシステムにおいて、ＥＮＤＥＣの各々はそれら自身
のクロック周波数を有する。
たとえばＦＤＤＩ標準はＥＮＤＥＣのクロック周波数が
１２５Ｍｈｚ＋／　　６．２５ＫＨｚの範囲にあること
を必要とする。受信ＥＮＤＥＣにより受けられる情報が
伝送された情報の周波数と同期されない限りこの１２．
５ＫＨｚ範囲は伝送されているまたは受けられている情
報に著しく影響を及ぼすかもしれない。典型的にこの同
期は受信ＥＮＤＥＣにより情報のＩ　ＤＬＥビットを削
除することまたは付加することにより達成される。
バイト同期に関連した問題の１つは？に出願され、かつ
この発明の譲受人に譲渡された“エンコーダ／デコーダ
におけるデータの確かな回復”と称される同時係属中の
米国特許出願番号第？号において述べられている。この
開示において情報のどのようなバイトも削除することな
く：ＥＮＤＥＣ受信器においてデータの回復を考慮する
方法および装置が提供される。上で確認された特許出願
において開示されたシステムを通してＦＤＤＩネットワ
ークのノード間の伝送の間に失われるデータ情報はない
。
しかしながら、情報が受信ノードの中に配列され確かな
デコードを提供することが重要である。
典型的に必要とされる配列は“ＪＫ”記号対と呼ばれる
ＥＮＤＥＣの中のパケット区切り文字の検出により与え
られた。この手順の下で“ＪＫ”記号対の直前のプリア
ンプル“バイト”は不正確にデコードされ得る。また典
型的なＥＮＤＥＣ受信器で使用される弾性バッファが“
ＪＫ”区切り文字の検出の際に再び中心におかれ、かつ
それから初期設定される方法のために、バイトストリー
ムの少数のビットは落とされ、プリアンプルの非整数バ
イトに終わる。このゆえに情報の新しい入来パケットは
前のパケットと異なる境界領域を有するかもしれない。
それゆえ情報の新しいパケットの正確なデコードを保証
するために、デコーダ論理はバイト同期情報がデータで
ロードし、その結果それは最後のＪＫバイトに配列され
ることを必要とする。プリアンプルまたはＪＫバイトの
前の非整数のＩＤＬＥバイトの結果として、ＪＫバイト
の前の゛バイトはＩＤＬＥ記号からの少数のビットおよ
びＪＫバイトからの１個またはそれより多いビットを含
むであろう。
この応用の文脈におけるこのタイプのバイトはフラグメ
ントバイトと呼ばれるであろう。この“フラグメント”
バイトはノードのエラーモニタ機構によりスプリアス信
号として解釈されるであろう。
それゆえデータ情報がＦＤＤＩネットワークのノードの
間を確かに伝送されることを保証するための方法および
装置を提供することは重要である。
ＦＤＤＩネットワークの各ノードの間の交信を保証する
ためにＦＤＤＩコードに従ってデータが伝送されること
もまた重要である。より詳述すれば、あるＦＤＤＩコー
ドに存在するフラグメントバイトがそのバイトに関連す
るデータ情報が誤って解釈されないような方法でデコー
ドされることが重要である。
発明の概要 ＥＮＤＥＣ受信器に与えられる整列デジタル信号のため
の方法および装置が開示される。より詳述すれば、この
受信器はＦＤＤ　Ｉネットワークの他のステーションか
ら受けられたデータ情報を確かにデコードするための方
法および装置を含む。
先入れ先出し（ＦＩＦＯ）メモリおよび直並列シフトレ
ジスタを含むファイバ配線データインターフェイス（Ｆ
ＤＤＩ）ネットワークで利用されるエンコーダ／デコー
ダ（ＥＮＤＥＣ）受信器において他のノードから受けら
れるデータ情報が確かにデコードされることを保証する
ためのシステムが設けられる。
そのシステムは前記ネットワークの別のノードからシフ
トレジスタにより受けられる第１の予め定められた信号
を検出するための手段を含み、他のノードを示す予め定
められた信号はアイドル状態である。そのシステムはさ
らに予め定められた信号が検出されるときＦＩＦＯメモ
リへのデータ情報の書込を防ぐための手段と、シフトレ
ジスタにより受けられている第２の予め定められた信号
の検出の際に前記シフトレジスタからデータ情報がＦＩ
ＦＯメモリへ書込されるのを許容するための手段とを含
む。上述のようなシステムを与えることにより、ＦＤＤ
Ｉネットワークにおいてデジタル信号伝送に関連した“
フラグメントバイト”はＥＮＤＥＣ受信器へ書込される
ことは決してなく、かつそれゆえ受信器により不正確に
デコードされない。
詳細な説明 この発明はデジタル情報をＦＤＤＩネットワークのエン
コーダ／デコーダ（ＥＮＤＥＣ）の中に配列するための
新規な方法および装置を含む。以下の説明は当業者がこ
の発明を使用するのを可能にするために示され、かつ特
定の応用およびその必要の文脈において与えられる。実
施例への様々な変更は当業者に容易に明らかになるであ
ろうし、かつここで規定される包括的原理はこの発明の
精神および範囲を逸脱することなく他の実施例および応
用に適用されてもよい。このようにこの発明は示される
実施例に制限されるということは意図されず、しかしこ
こで開示される原理および特徴と矛盾しない最も広い範
囲が与えられるべきである。
この発明をより十分に説明するために、特定の環境にお
けるその使用が説明されるであろう。しかしながら、こ
の発明はこの特定の環境に制限されないということが理
解されるべきである。ファイバ配線データインターフェ
イス（ＦＤＤＩ）ネットワークのための４　Ｂ１５　Ｂ
コードにおいて情報のパケットの開始は独特の識別子で
ある。ＦＤＤＩネットワークにおいて、あるコードはあ
る活動を識別する。それゆえこの実施例においてパケッ
トの開始または開始バイトはコード（１１０００１００
０１）を有し、かつ一般にＪＫバイトとして示される。
複数個の接続管理記号またはライン状態条件がある。こ
れらの記号はネットワークの上の異なるノードの間に情
報を与えそれらのノードの間の接続を確立するために使
用される。典型的な接続管理記号指定子およびそれらの
コードはクワイエツト（Ｑｕ　ｉ　ｅ　ｔ）（００００
０）、ホルト（００１００）、マスク（００１００００
０００）およびアイドル（１１１１１）である。
情報の典型的なパケットにおいてＪＫバイトはパケット
の始めにあるであろう。ＪＫバイトの開始の前に複数個
のＩＤＬＥ記号（１１１１１）がノードに提示されても
よい。Ｉ　ＤＬＥ記号はクロック同期を維持するために
パケットの間で使用される。ＩＤＬＥ記号はまたビット
付加または削除のための機構としての役割を果たし発信
ステーションと受信ステーションとの間のクロック差を
調節する。
ビット付加または削除の結果として、パケットの間にプ
リアンプル（またはＩＤＬＥ記号）の非整数バイトがあ
るかもしれない。したがって以前に知られるＦＤＤ　Ｉ
ネットワークにおいてバイトはＥＮＤＥＣ受信器でビッ
ト付加または削除のためにＩ　ＤＬＥ記号からの数個の
ビットおよび開始またはＪＫバイトからの数個のビット
を含むことができるであろう。これらのバイトは“フラ
グメントバイト′と呼ばれる。これらのフラグメントバ
イトはライン状態条件として解釈され得るであろう。も
しフラグメントバイトがライン状態条件として解釈され
ればエラーが起こったことになる。
これらのタイプのエラーはネットワークの信頼性および
統合性に影響を及ぼす。
この発明はフラグメントバイトが存在するときデータ情
報のパケットをデコードするためにＥＮＤＥＣ受信器の
中で確かな方法および装置を提供する。この発明の特徴
をより完全に説明するために次にＥＮＤＥＣ受信器１０
０およびＥＮＤＥＣデータセパレータ５０の図である第
１図を参照する。
第１図に示されない制御素子は制御信号を第１図に示さ
れる様々な素子に与える。そのような制御素子の設計お
よび実現化は当業者にはよく知られており、したがって
ここでは説明されないであろう。直列データ（Ｒｘ）は
クロック回復およびノン・リターン・ツー・ゼロやイン
バート−オン・ワンズ（ＮＲＺ　Ｉ）−ノンφリターン
ーツー・ゼロ（ＮＲＺ）疫換を行なうＥＮＤＥＣデータ
セパレータ５０と呼ばれるクロック回復ブロックにより
信号ライン３０に受けられる。ブロック５０は受信Ｌク
ロック信号（ｃＲｘ）およびライン３０で受けられる直
列データの変換されたＮＲＺのものを発生する。
ＣＲｘおよびＮＲＺ信号は第２図において示されるよう
にＥＮＤＥＣの受信部分の直並列シフトレジスタ５２へ
伝導される。この図において直並列レジスタは複数個の
Ｄフリップフロップ５０２５２０を含む。ＮＲＺ信号は
フリップフロップ５０２の入力へ与えられる。フリップ
フロップはＣＲＸ信号によりクロック動作される。１個
のフリップフロップからの出力信号は次に続くフリップ
フロップのための入力信号である。これらのフリップフ
ロップの各々はそれぞれ出力信号Ｄ５、Ｄｉ、Ｄ３、Ｄ
２．ＤＩ、Ｄｌｏ、Ｄ９、Ｄ８、ＤＩおよびＤ６を与え
る。Ｄ６−ＤＩＯはＡＮＤゲート５２４の人力へ与えら
れ、Ｄｉ−Ｄ５はＡＮＤゲート５２６の入力へ与えられ
る。ゲート５入力へ与えられる。ＡＮＤゲート５３８の
出力はＤフリップフロップ５３０の入力へ与えられる。
バイト同期論理５８からのＪＫ同期信号はフリップフロ
ップ５３０のクロック信号としての役割を果たす。シフ
トレジスタ５２はそこからライン３０に直列に受けられ
る１０個のビットに対応する１０ビット並列“バイト”
　Ｄ６、ＤＩ、Ｄ８、Ｄ９、ＤＩＯｌＤｌ、Ｄ２、Ｄ３
、Ｄｉ、Ｄ５を発生する。
再び第１図を参照すると、データの１０ビツト“バイト
”が並列にデコード６２へ転送される。
直並列シフトレジスタ５２もまたバイト同期論理からの
ＪＫ　　５ＹＮＣ情報に同期された出力で■ＤＬＥバイ
トの存在を検出し、かつＦＩＦＯ６４へＩＤＥＴ信号に
よりｒＤＬＥバイト（オールｌ）を示す。直並列シフト
レジスタ５２はまた１０ビツトシフタの右から３番目の
ビットの相反出力を発生する。第２図に示されるこの信
号Ｄ８８６は後に説明されるであろうように、フラグメ
ントバイトの発生を防ぐために使用される。
バイトの発生を防ぐために使用される。
今シブトレジスタ５２へ与えられるＮＲＺ信号（ＮＲＺ
Ｌ）の相反されたものとともにシフトレジスタ５２によ
り発生される１０ビツトデータバイトは先取り論理ブロ
ック５６へ伝導される。先取り論理ブロック５６はそこ
から１個の論理信号、すなわち１ビツトの位置によりシ
フトされるＪＫ記号を表わすコード化されたビットのパ
ターンがシフトレジスタ５２に存在するときにハイにセ
ットされるＪＫＩ信号を発生する。
バイト同期（ＢＹＴＥ　　５ＹＮＣ）ブロック５８は先
取り論理ブロック５６により発生されるＪＫ１信号を受
ける。バイト同期ブロック５８はライン３０に受けられ
る直列データの１０ビツト毎に１回バイト１列信号ＪＫ
　　５ＹＮＣを発生する。
バイト同期ブロック５８はＪＫ　　５ＹＮＣ信号のその
発生と１ビット先取り信号ＪＫＩの受信とを同期する。
デコード６３の入力での１０ビツト“バイト”はＪＫ　
　５ＹＮＣ信号により同期される。
バイト同期論理はまたＪＫ　　５ＹＮＣ信号／ＷＲＴ信
号が書込ディスエーブル論理９０へ伝導された後／ＷＲ
Ｔ信号を３ビット回発生する。受けられた記号はデコー
ド６２により並列にデコードされ、かつ並列にＦ　Ｉ　
ＦＯ６４へ転送され、書込ディスエーブル論理９０から
の／ＷＲＴＦＩＦＯ信号により同期される。／ＷＲＴ信
号はＪＫ　　５ＹＮＣから遅延され信号安定化およびデ
コードが進むのを許容する。
同期レジスタ６８はＦＩＦＯ６４からの情報を受け、か
つバイトクロツタ信号ＢＣＬＫ７２に応答してデータに
読込む。レジスタ７０は、第２のバイトクロック信号に
よって同期レジスタ６８からの情報で第１のクロック信
号７２から１ビツト遅延されたＢＣＬＫＩライン７４を
クロックする。
７０からの並列情報は受けられた情報を解釈するメディ
アアクセス制御層（図示せず）へ与えられる。
Ｆ　Ｉ　ＦＯ６４からのＪＫ倍信号ＪＫがＦＩＦＯの最
終レベルに現われるときアクティブであり、かつ同期お
よびホールド論理２００へ伝導される。
同期およびホールド論理２００は、ＦＩＦＯ６４へ伝導
されるＲＤＤ　ｒ　Ｓをその間アクティブにさせること
により（局所ビットクロックと受けられたビットクロッ
クとの位相関係によって）５〜６ビツト回ＦＩＦＯ６４
を読取ることを不能化する。
書込ディスエーブル論理９０はＦＩＦＯ６４からＷＲＴ
ＤＩＳ８２信号を受ける。ＷＲＴＤ　Ｉ　Ｓ８２はシフ
タ５２からのＩＤＥＴ信号がＦＩＦＯ６４の第１のレベ
ルへ書込されるときアクティブチする。−旦ＷＲＴＤＩ
Ｓ８２信号がアクティブになると、書込ディスエーブル
論理９０は／ＷＲＴＦＩＦＯ８０信号をインアクティブ
にすることによりＦＩＦＯ６４への書込を不能化する。
／Ｄ８と呼ばれる直並列シフトレジスタ５２の８番目の
Ｄ８ビットはまたライン８６を経て書込ディスエーブル
論理９０へ伝導される。Ｄ８が０のとき書込ディスエー
ブル論理９０は能動化され、かつ／ＷＲＴライン７８が
アクティブなときはいつでも／ＷＲＴＦＩＦＯライン８
０をアクティブにすることによりＦＩＦＯ６４への書込
を考慮する。
この発明は受けられた情報がフラグメントバイトの発生
なしに正確にデコードされることを保証することに向け
られる。以前に述べられたように、しばしばバイトはＩ
ＤＬＥ記号の数個のビットおよびＪＫバイトの数個のビ
ットを有するネットワークでノードに提示されるであろ
う。これらの“フラグメントバイト”はＥＮＤＥＣ受信
器１００により不正確にデコードされる可能性を有する
。
可能性としてこれを除去するためにこの発明は正確なバ
イトが受信器１００に与えられるまで書込ディスエーブ
ル論理９０を通し、これらのフラグメントバイトを認識
し、かつＥＮＤＥＣ受信器１００を反結合するための方
法および装置を提供する。
この実施例において、ＥＮＤＥＣ受信器は不正確なデー
タがレジスタに書込されないことを保証するために予め
定められた数のＩＤＬＥ記号を受ける際にＦＩＦＯ６４
を反結合する。典型的にＩＤＬＥ記号はコード１１１１
１により表わされる。
しかしながら、ＩＤＬＥ記号は様々な他のコードにより
表わされ得ることと、使用がこの発明の精神および範囲
の中にあるであろうこととが当業者により認識される。
ＩＤＬＥ記号の後開始またはＪＫバイトは情報のパケッ
トの開始を示すために提示されるであろう。したがって
この実施例において“０”が（複数個のＩＤＬＥ記号を
示す）ある数の”ｌ”の後シフトレジスタ５２の中に現
われるとき、ＪＫバイトがＥＮＤＥＣ受信器に入ってい
るという表示がある。
第３図は第１図において示される書込ディスエーブル回
路ブロック９０の論理図である。この実施例に示される
書込ディスエーブル回路９０は排他的１０Ｒゲート９０
２−９０６を含む。ＮＯＲゲート９０２の、１　ｇの入
力は直並列レジスタ２５２の／Ｄ８ビットからライン８
６を経て信号を受ける。ゲート９０２の他の入力はゲー
ト９０４の出力に結合される。ゲート９０２の出力はＮ
ＯＲゲート９０４の１個の入力に結合される。ゲート９
０４の他の入力はライン８２を経て書込ディスエーブル
信号を受ける。ゲート９０２からの出力はＮＯＲゲート
９０６の１個の入力へ結合され、かつゲート９０６の池
の入力はライン７８を経て／ＷＲＴ信号を受ける。
ライン８０を経た書込ディスエーブル論理９０からＦＩ
ＦＯ６４への／ＷＲＴＦＩＦＯ信号はシフトレジスタ５
２からの指定ビット／Ｄ８がライン８６を経てハイにな
るときのみ能動化される。
代わりにこのビットはディスエーブル書込５００がイン
アクティブになるようにするであろう。この指定ビット
／Ｄ８はＪＫバイトがシフトレジスタ５２の中に完全に
存在することを示す。
バイト同期論理５８およびシフトレジスタ５２と組合わ
さって書込ディスエーブル論理９０の動作を通し、フラ
グメントバイトはＦＩＦＯ６４に書込されることは決し
てなく、かつそれゆえデコードされる必要はない。それ
ゆえこの発明のシステムはＦＤＤＩネットワークの中に
あるエラーを著しく減少させる。
この発明の動作をより完全に説明するために、次に第４
Ａ図−第４Ｊ図を参照する。第４Ａ図−第４Ｊ図はフレ
ームの開始が次に続＜　ＩＤＬＥストリームの間のシフ
タの様々なビット（ＤＩＯ−ＤＩ）のタイミングを示す
。第４Ａ図−第４Ｊ図は前のバイト配列から異なるフレ
ーム（ＪＫ）の新しい開始の配列のためのＥＮＤＥＣ受
信器を通したバイト同期タイミングを示す。新しいバイ
ト配列は前の配列から０から９ビツトのどこかで異なる
可能性がある。
図において、“ＣＲＸ”により示されるタイミングはＥ
ＮＤＥＣデータセパレータ５０からの回復された受けら
れたビットクロックに対応する。
“Ｄ６、Ｄ７、Ｄ８、Ｄ９、ＤＩＯｌＤｌ、Ｄ２、Ｄ３
、Ｄ４、Ｄ５”により示されるタイミングは右から左へ
の直並列シフトレジスタ５２出力の】θビットに対応す
る。
“ＪＫ　　５ＹＮＣ”により示されるタイミングはバイ
ト同期５８により発生されたフレーム（ＪＫ）の開始に
同期され１０ビツト毎に１回起こるバイト同期信号に対
応する。“／ＷＲＴ“により示されるタイミングはＪＫ
　　５ＹＮＣ信号から３ビツト回遅延されて１０ビツト
毎に１回起こるバイト同期５８からの信号に対応する。
／ＷＲＴＦＩＦＯにより示される信号は書込ディスエー
ブル論理９０から１ＩＦＯ６４へ開始し、かつＦＩＦ０
６４へのデコード６２出力の書込を能動化する。“Ｌｅ
ｖｅｌ　　１．ＦＩＦＯ”により示される信号はＦ　Ｉ
　ＦＯ６４の第１のレベルの内容を表わす。それは／Ｗ
ＲＴ信号の各立上がり縁で変化する。
第４Ａ図において新しいフレームの開始に対応する新し
いＪＫ　（１１０００，１０００１）信号は前のＪＫ　
　５ＹＮＣから９ビツトスキユーされる。したがって、
新しいＪＫ　　５ＹＮＣはＰＲＥＶ　　ＪＫ　　５ＹＮ
Ｃから９ビツト回遅延される。ＰＲＥＶ　　ＪＫ　　５
ＹＮＣの問直並列シフトレジスタ５２の内容はＩ　ＤＬ
Ｅバイトに対応してオール１である。それゆえＷＲＴ信
号がＰＲＥＶＪＫ　　５ＹＮＣから３ビツト遅延されア
クティブであっても、／ＷＲＴ　　ＦＩＦＯ信号は決し
て発生されない、なぜならＤ８はハイのままであるから
である。／ＷＲＴ　　ＦＩＦＯもまたハイのままである
。新しいＪＫ同期のための／’ＷＲＴ信号の間ＪＫ（１
１０００，１０００１）、／ＷＲＴ　　ＦＩＦＯはすべ
てアクティブになり、かつＪＫバイトは／ＷＲＴ　　Ｆ
ＩＦＯ信号の立上り縁でレベルＩＦＩＦＯに書込される
。
同様に第４Ｂ図−第４Ｆ図については／ＷＲＴ＋１ＰＲ
ＥＶ　　ＪＫＳＹＮＣのためのバイト同期論理から発生
されるが、Ｄ８がハイなので／ＷＲＴＦｒＦＯ信号は発
生されない。第４Ｇ図において新しいＪＫはＰＲＥＶバ
イト同期から３ビツト遅延される。このゆえに／ＷＲＴ
信号はＰＲＥＶバイト同期のために発生されることは決
してない、なぜならば新しいバイト同期は／ＷＲＴ信号
を無効にするからである。
第４Ｈ図−第４■図においてもまた任意の前の／ＷＲＴ
信号を無効にする新しいバイト同期のために／ＷＲＴ信
号は発生されず、かつそれゆえ新しいＪＫバイトはＰＲ
ＥＶバイト同期からそれぞれ２および１ビツト遅延され
る。
第４Ｊ図において新しいバイト同期はＰＲＥＶバイト同
期からちょうど１０ビツト遅延され、かつ同じ配列が保
存される。
このゆえにこの実施例の使用を通してフラグメントバイ
トは直並列シフトレジスタ５２からの信号／Ｄ８を使用
することによりＦＩＦＯの第１のレベルへ書込されるこ
とが効果的に防がれる。
上述の実施例は様々な方法で変更されることができ、か
つそれらの変更はまだこの発明の精神および範囲の中に
あるであろう。このようにこの発明は特定の例示的な実
施例によって開示されてきた一方でその原理は前掲の特
許請求の範囲の中で当業者による広い範囲の変更が可能
である。
【図面の簡単な説明】
第１図は、この発明に従ったＥＮＤＥＣ受信器のブロッ
ク図である。 第２図は、直並列シフトレジスタの図である。 第３図は、第１図に示される書込ディスエーブル回路ブ
ロック９０の論理図である。 第４Ａ図−第４Ｊ図は、データ情報の受信の間シフトレ
ジスタの様々なビットのタイミングを示す図である。 図において、３０はライン、５０はＥＮＤＥＣデータセ
パレータ、５２は直並列シフトレジスタ、ｌＯＯはＥＮ
ＤＥＣ受信器、５０２はフリップフロップである。 特許出願人　アドバンスト・マイクロ・デイバイシスφ
インコーボレーテッド Ｌ−Ｊ

Claims (9)

    【特許請求の範囲】
  1. （１）ファイバ配線データインターフェイスＦＤＤＩネ
    ットワークで利用され、先入れ先出しＦＩＦＯメモリ手
    段と、ネットワークの中の他のノードからデータ情報を
    受けるための直並列シフタ手段とを含むエンコーダ／デ
    コーダ（ＥＮＤＥＣ）受信器において他のノードから受
    けられたデータ情報がフラグメントバイトを発生するこ
    となしに正確にデコードされることを保証するための装
    置であって、 ネットワークの別のノードから前記シフタ手段の予め定
    められた信号を検出するための手段を含み、前記予め定
    められた信号はそのノードがアイドル状態であることを
    示し、 前記予め定められた信号が検出されるときデータ情報の
    前記ＦＩＦＯメモリ手段への書込を防ぐための手段と、 前記シフタ手段の第２の予め定められた信号の検出の際
    にデータ情報が前記ＦＩＦＯメモリ手段に書込されるこ
    とを許容するための手段とをさらに含み、それによって
    前記ＥＮＤＥＣ受信器からの前記データ情報の伝送を提
    供する、装置。
  2. （２）前記検出手段が直並列シフタ手段からの第１の予
    め定められた信号を含む、請求項１記載の装置。
  3. （３）書込防止手段が書込ディスエーブル回路を含む、
    請求項１記載の装置。
  4. （４）許容手段が前記直並列シフタ手段からの第２の予
    め定められた信号を含む、請求項１記載の装置。
  5. （５）ファイバ配線データインターフェイスＦＤＤＩネ
    ットワークで利用され、先入れ先出しＦＩＦＯメモリ手
    段と、ネットワークの中の他のノードからデータ情報を
    受けるための直並列シフタ手段とを含むエンコーダ／デ
    コーダ（ＥＮＤＥＣ）受信器において、他のノードから
    受けられたデータ情報が正確にデコードされることを保
    証するための方法であって、 （ａ）ネットワークの別のノードから前記シフタの予め
    定められた信号を検出する段階を含み、前記予め定めら
    れた信号はそのノードがアイドル状態であることを示し
    、 （ｂ）前記予め定められた信号が検出されるときデータ
    情報が前記ＦＩＦＯメモリ手段に書込されることを防ぐ
    段階と、 （ｃ）前記シフタの第２の予め定められた信号の検出の
    際にデータ情報が前記ＦＩＦＯメモリ手段に書込される
    ことを許容し、それによって前記ＥＮＤＥＣ受信器から
    の前記データ情報の伝送を提供する段階とをさらに含む
    、方法。
  6. （６）ファイバ配線データインターフェイス（ＦＤＤＩ
    ）ネットワークで利用されることのできるエンコーダ／
    デコーダ（ＥＮＤＥＣ）受信器であって、 直列に受けられたデータ情報を並列データ情報に変化さ
    せるためのシフトレジスタ手段と、前記並列データ情報
    をデコードするための手段と、 前記並列データ情報を受けるための先入れ先出し（ＦＩ
    ＦＯ）レジスタ手段とを含み、ＦＩＦＯレジスタが前記
    並列データ情報を受けるための複数個のレベルを有し、 ネットワークの別のノードから前記シフトレジスタの第
    １の予め定められた信号を検出するための手段をさらに
    含み、前記第１の予め定められた信号はそのノードがア
    イドル状態であることを示し、 前記第１の予め定められた信号が前記検出手段により検
    出されるときデータの前記ＦＩＦＯへの書込を防ぐため
    の手段と、 前記検出手段による第２の予め定められた信号の検出の
    際に前記並列データが前記ＦＩＦＯレジスタに書込され
    ることを許容するための手段と、前記ＦＩＦＯレジスタ
    から前記デコードされた並列データ情報を受けるための
    手段とをさらに含み、前記受信手段が前記並列データ情
    報をＦＤＤＩネットワークの別の部分に与える、エンコ
    ーダ／デコーダ受信器。
  7. （７）前記検出手段が前記シフトレジスタからの第１の
    信号を含む、請求項６記載のＥＮＤＥＣ受信器。
  8. （８）前記書込防止手段が書込ディスエーブル回路を含
    む、請求項６記載のＥＮＤＥＣ受信器。
  9. （９）前記許容手段が前記シフトレジスタからの第２の
    信号を含む、請求項６記載のＥＮＤＥＣ受信器。
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