JP2578668B2

JP2578668B2 - ネットワークからの直列に受信される信号をデコードするための装置

Info

Publication number: JP2578668B2
Application number: JP1289825A
Authority: JP
Inventors: カディレーサン・アンナマライ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1988-11-07
Filing date: 1989-11-07
Publication date: 1997-02-05
Anticipated expiration: 2012-02-05
Also published as: DE68920703T2; ATE117484T1; EP0368537B1; EP0368537A3; JPH02181536A; DE68920703D1; EP0368537A2; US4890304A

Description

【発明の詳細な説明】発明の分野この発明はディジタルデータの直列伝送に関し、特
に、ローカルエリアネットワークで受取られる直列デー
タのバイトの同期化に関する。

発明の背景ローカルエリアネットワークでは、ノードがネットワ
ーク同士を結合するとき、ノードが最初に受信する信号
は接続管理のためのシンボル列である。シンボルは、そ
れらが信号の流れの１つのバイトの範囲内でのそれらの
整列を考慮することなく、ノードのエンコーダ／デコー
ダ（ENDEC）によりデコードされ得るように特に選ばれ
る。標準の５−ビット/4−ビットENDECにおいて、接続
管理シンボルの開始は、「バイト」の範囲内の10個のビ
ットのうちのどの１つにおいてでもあり得る。これらの
接続管理シンボルをデコードすることは、それらの選ば
れた性質のためこの整列を考慮することなく進む。しか
しながら、１度これらのシンボルが処理されると、これ
らのシンボルに続くデータパケットをデコードすること
は、それらの「バイト」が整列されることを必要とす
る。

典型的に、必要とされる整列は「JK」記号の対と呼ば
れるパケット開始区切を検出することにより行われる。
この手続においては、「JK」記号の対の直前のプリアン
ブル「バイト」は、デコードされたバイトであると、誤
って解釈され得た。

また、弾力性のあるバッファが典型的なENDECで使わ
れる態様のため、弾力性のあるバッファは「JK」区切り
の検出で中心に置かれる。その時間の間、バイト流れの
中の数個のビットがローカルのステーションの上流の間
のクロック差を補償するために落され、または加えら
れ、プリアンブルの中の非整数の数のバイトを結果とし
て生じる。

トークンリングファイバ分散型データインターフェイ
ス（FDDI）ネットワークについて、物理的層は、フレー
ムビットのどんな削除、または修正もなしに、入来のデ
ータ流れをたしかにデコードしなければならない。ま
た、バケットの前に最小の数のプリアンブルを確実にす
るように、受信機はクロック差の補償のためにIDLEのた
だ少しのビットしか削除するのを可能にされない。

FDDIの物理的層は、エンコーダ／デコーダ（ENDEC）
および光ファイバトランシーバの組合わせにより実施さ
れる。エンコーダは、繰返しフィルタ、4B/5Bのコード
化、並列から直列に変換、およびノンリターン・ツー・
ゼロ（NRZ）からノンリターン・ツー・ゼロ反転（NRZ
I）コード変換を行なう。デコーダは、NRZIからNRZ変
換、クロック回復、直列から並列に変換、バイト整列、
5B/4B符号変換、弾性バッファ機能およびライン状態デ
コードを行なう。

ENDECは、ENDECチップおよびENDECデータ分離器と呼
ばれる２チップの組によってシリコンで実施される。EN
DECチップはエンコーダ、制御および状態機能、および
すべてのデコーダ機能、およびライン状態検出機能を行
なう。ENDECデータ分離器はクロックの再生を行ない、
受取られたデータ受け取ったデータから、データのタイ
ミングを再調整する。FDDIシステムにおいて、トークン
リングとして配置される複数個のENDECがあるであろ
う。そのようなシステムにおいて、ENDECの各々はそれ
ら自体のクロック周波数を有する。たとえば、FDDI標準
は、ENDECのクロック周波数が125MHz＋／−6.25KHzのレ
ンジにあることを必要とする。この12.5KHzレンジは、
もし受信ENDECにより受取られる情報が伝送される情報
の周波数と同期化されないのであれば、伝送されてい
る、または受取られている情報に著しく影響を及ぼすか
もしれない。

典型的に、この同期化は受信ENDECにより情報のIDLE
ビットを削除することにより、または加えることにより
達せられる。このアプローチでの問題は、ビットが入来
の信号から削除されるとき、もし入来の信号に十分なID
LEビットがなければ、実際のデータが削除されるであろ
うという可能性があることである。したがって、ビット
を削除することにより、情報が正確でないかもしれない
というかなりの可能性がある。

したがって、必要とされるものは、データ情報のクロ
ック周波数が正確であるような、FDDIシステムにおける
トークンリングネットワークの中の情報を転送するため
のシステムである。ENDECチップへの入来のデータ情報
が、どんな情報のビットも削除することなく同期化され
るシステムを提供することもまた必要である。この発明
はそのようなENDECを提供する。

発明の概要 ENDEC受信機と関連したディジタル信号をデコードす
るための準備をされた方法および装置が開示される。装
置はディジタル信号から回復されたクロック信号を発生
し、かつ予め定められた符号に従ってディジタル信号を
変換するための手段を含む。装置はまたパケット区切り
の開始と整列された同期信号を発生するための手段を含
む。

同期信号発生手段に結合されるのは、予め定められた
周期の間に区切りの検出に応答する同期信号を調整する
ための手段である。デコードし、かつ発生する手段は同
期信号および変換された直列ディジタル信号に応答しデ
コードされたビット信号を提供する。

この発明を介して、どんな情報もENDEC受信機から削
除されない。よって、この発明の装置および方法は既知
の技術に優る著しく有利な点を持つ。

詳細な説明この発明はエンコーダ／デコーダの新しい受信機部分
を含む。次の説明は当業者がこの発明を利用するのを可
能にするために提示され、特定の応用およびその要求の
状況において提供される。その実施例に対する種々の修
正はその技術で通常の技能を持つものに非常に明白であ
ろうし、ここに規定される一般的な原理は、この発明の
精神および範囲から逸脱することなく、他の実施例およ
び応用に適用され得る。したがって、この発明は図示さ
れる実施例に制限されると意図されるのではなく、ここ
に開示される原理および特徴に調和する最も広い範囲に
適合されるべきである。

第１図に図示されない制御エレメントが、第１図に図
示される種々のエレメントに制御信号を供給する。その
ような制御エレメントの設計および実現化例は当業者に
よく知られ、よって、ここで記述されない。直列データ
（Rx）は、クロック回復、およびノンリターン・ツー・
ゼロ・インバート・オン・ワン（NRZI）からノンリター
ン・ツー・ゼロ（NRZ）変換を行なうENDECデータ分離器
50と呼ばれるクロック回復ブロックにより信号ライン30
で受取られる。ブロック50は受信機クロック信号（CR
x）およびライン30で受取られた直列データの変換され
たNRZのものを発生する。

CRx信号およびNRZ信号はENDECの受信部分の直列から
並列へのシフトレジスタ52へ伝えられる。シフトレジス
タ52は11ビットのシフトレジスタでありライン30で直列
的に受取られる11ビットのうちの、最初に受け取られた
10ビット、すなわち最後の10ステージのビットに対応す
る10ビット並列「バイト」をそこから発生する。データ
の10ビット「バイト」はマルチプレクサ（MUX）54へ、
第１の入力端子の組へ並列に転送される。MUX54はまた
「JK」区切り記号のコードを第２の入力端子の組で並列
に受取る。MUX54はまた同期化変更論理60から制御信号
（SEL）を受取り、それは10ビットデータ「バイト」を
表わす10個の信号か、または「JK」記号がMUX54の10個
の出力端子の組で発生されるようにする。

目下シフトレジスタ52へ印加されるNRZ信号（NRZL）
の補数化したものとともに、シフトレジスタ52が受取る
連続する11ビットのうち、最後に受取った10ビット、す
なわちシフトレジスタの最初の10ステージのビットデー
タバイトがルック・アヘッド論理ブロック56に伝えられ
る。ルック・アヘッド論理ブロック56はそこから２つの
論理信号を発生し、それは１ビットだけシフトされたJK
記号を表わすコード化ビットのパターンがシフトレジス
タ52の中に存在するときハイにセットされるJK1信号で
ある。JK2信号は、２ビットだけシフトされたJKパター
ンがシフトレジスタ52の中に存在するときハイに発生さ
れる。

バイト同期化（BYTE SYNC）ブロック58はルック・ア
ヘッド論理ブロック56により発生されるJK1信号を受取
る。BYTE SYNCブロック58はライン30で受取られる直列
データの10個のビットごとに１度バイト整列信号JK_SYN
Cを発生する。BYTE SYNCブロック58は、そのJK_SYNC信
号の発生を１ビットルック・アヘッド信号JK1の受取り
と同期化する。

同期化変更論理（SYNC MODIFY LOGIC）ブロック60
はBYTE SYNC58により発生されるJK_SYNC信号およびLOO
KAHEAD LOGIC56により発生されるJKおよびJK2信号を受
取る。SYNCMODIFY LOGICブロック60はまたブロック50
により発生されるCRxタイミング信号を受取る。SYNC M
ODIFY LOGICブロック60は同期化（SYNC）信号を発生
し、それはDECODEブロック62へ伝えられる。MUX54の出
力で発生されるように選択された10ビット「バイト」
は、SYNC信号により同期化される、DECODEブロック62へ
並列に伝えられる。JK_SYNCが発生されると同時にJK1が
ハイであるときにはいつでも、新しいJK記号が、前のバ
イト整列信号JK_SYNCが発生されて１ビット周期後に、
シフトレジスタ52の中に存在する。もう１つのSYNC信号
が２ビットカウント、すなわち、この最も最近のJK−SY
NCから、2CRx信号だけ遅延されて、SYNC MODIFY LOGI
C60により発生される。

SYNC MODIFY LOGIC60は、この新しいSYNCが発生さ
れるそれらの度の間、MUX54により受取られる第１のレ
ベルのSEL信号を発生する。この第１のレベルのSELは、
DECODE62へ伝えられる、MUX54の入力端子の第２の組に
印加されるような、JK記号を表わす信号をMUX54が選択
するようにする。すべての他の度には、SYNC MODIFY
LOGIC60は第２のレベルのSEL信号を発生し、それはDECO
DE62へ伝えられる、MUX54の入力端子の第１の組に印加
されるような、並列のデータを表わす信号をMUX54が選
択するようにする。

JK2がハイであるときはいつでも、新しいJK記号が、
前のバイト整列信号JK_SYNCが発生された２ビット回数
後にシフトレジスタ52の中に存在する。新しいJK_SYNC
信号は１ビットカウント遅延され、すなわち、前のJK_S
YNCから３つのCRx信号だけ遅延され、それからSYNC MO
DIFY LOGIC60はDECODE62にSYNC信号を発生する。前述
のパラグラフに記述されるように、第１のレベルのSEL
は同様に発生され、この新しいSYNC信号が発生されると
きはいつでもJK記号の対を表わす信号がDECODE62に伝え
られるようにする。

SYNC MODIFY LOGICブロック60はまたWRITE信号を発
生し、それは先入れ先出し（FIFO）バッファ64に伝えら
れる。受取られた記号はDECODE62により並列にデコード
され、WRITE信号により周期化される、FIFO64に並列に
転送される。SYNC MODIFY LOGICブロック60はSYNC信
号の発生から３つのCRx時間周期だけ遅延されるWRITE信
号を発生し、信号安定化およびデコードすることが進む
のを可能にする。

SYNCレジスタ68はFIFO64から情報を受取る。この情報
はSYNCおよび保持論理76に伝えられ、それはSYNCレジス
タ68へのバイトクロック信号72に応答するFIFOバッファ
64からデータを読出すのに使用される。レジスタ70は、
第１のクロック信号72から１つのビット遅延される第２
のバイトクロック信号74によりSYNCレジスタ68からの情
報においてクロック動作する。レジスタ70からの並列の
情報はその後、受取られた情報を解釈する媒体アクセス
制御層（図示されない）に供給される。

ここで第２図に関して、LOOKAHEAD LOGICブロック56
の論理図が提供される。シフトレジスタ52により並列に
発生される10個の信号はその上にＡ＜9..0＞として示さ
れ、最上位のビットＡ＜９＞から最下位のビットＡ＜０
＞まで配列される。Ａ＜９＞、Ａ＜８＞、Ａ＜７＞、Ａ
＜４＞、Ａ＜３＞およびＡ＜０＞の補数化した値がまた
第２図でそれぞれAL＜９＞、AL＜８＞、AL＜７＞、AL＜
４＞、AL＜３＞およびAL＜０＞で示される。NRZLはまた
第２図で図示され、レジスタ52の直列の入力に目下印加
される直前の信号NRZの補数化した値である。

ORゲート100はAL＜８＞、Ａ＜６＞およびＡ＜５＞を
受取る。ORゲート102はＡ＜２＞およびＡ＜１＞と同じ
くORゲート100により発生される信号を受取る。ORゲー
ト102により発生される信号はNORゲート104の第１の入
力へ、およびNORゲート106の第１の入力へ伝えられる。
NORゲート104はまた第２の入力でORゲート108により発
生される信号を受取り、それは次々とAL＜９＞、Ａ＜７
＞およびAL＜４＞を受取る。NORゲート104は第３の入力
でORゲート110により発生される信号を受取り、それは
次々とＡ＜３＞およびAL＜０＞を受取る。NORゲート106
は第２の入力でORゲート112により発生される信号を受
取り、それは次々とAL＜７＞、Ａ＜４＞およびAL＜３＞
を受取る。NORゲート106は第３の入力でORゲート114に
より発生される信号を受取り、それはＡ＜０＞およびNR
ZLを受取る。NORゲート104および106はそれぞれJK1信号
およびJK2信号を発生する。

ここで第３図に関連して、SYNC MODIFY LOGICブロ
ック60（第１図）の論理図が提供される。LOOKAHEAD L
OGIC56（第１図）により発生されるJKおよびJK2信号はO
Rゲート120へ印加され、それによって発生される信号は
ANDゲート122の第１の入力へ印加される。JK_SYNC信号
はANDゲート122の第２の入力へ、およびORゲート124の
第１の入力へ印加される。ANDゲート122により発生され
る信号は直列的に結合される遅延型（Ｄ）フリップフロ
ップ126、128および130を含む３段階遅延の第１の段階
に印加される。

フリップフロップ126はクロック入力でCRxクロックを
受取り、各段階のＱ出力は次の段階のＤ入力へ接続さ
れ、第３の段階フリップフロップ130のＱ出力で発生さ
れる信号はSEL信号である。この信号はまたORゲート124
の第２の入力へ伝えられる。リセット信号は直列結合さ
れたフリップフロップ126−130に印加され、初期の電力
アップの間にフリップフロップをリセットする。ORゲー
ト124により発生される信号はSYNC信号である。この信
号はまた、直列的に結合される遅延型（Ｄ）フリップフ
ロップ132、134および136を含む３段階遅延書込の第１
の段階へ伝えられる。フリップフロップ132、134および
136は、フリップフロップ126、128および130のようにお
互いに接続される。第３の段階フリップフロップ136の
Ｑ出力で発生される信号はWRITE信号である。

この発明のバイト同期装置の動作は第４図への参照に
より最もよく理解され、それは第１図に関連して上に記
述される信号の波形タイミング図である。再生されるク
ロック（CRx）信号200が第４図に示され、その上に図示
される種々の他の信号のための基準を提供する。BYTE
SYNC58により発生されるJK_SYNC信号202は第１のCRx信
号（t1）で発生されるように図示され、この発生は前の
パケットの同期化と整列されている。新しいJK記号がJK
_SYNCのこの発生の１ビット周期後に検出され、すなわ
ち、第２のCRx信号（t2）の間に発生する。したがって
次のパケットの同期化はこの新しいJK記号と一致するよ
うに整列されるべきである。ゆえにJK_SYNC信号は、破
線で第４図に図示されるように、t2、t12、その他の間
に発生されるべきである。

FIFO64へのWRITE信号はJK_SYNCに続く第３のCRxクロ
ックまで発生されないので、前のパケットの内容はFIFO
64に転送されておらず、次のパケットがつくときそれは
まだDECODEブロック62の中である。もしどんな予防措置
もとられないと、WRTE信号204がt5で発生されるとき、
前のフレームの最後のバイトがこのように重ね書きさ
れ、付随するデータの損失を伴なう。t3で発生する波形
206により図示されるように、もし新しいJK記号がJK_SY
NCの発生の２ビット周期後に検出されると、この場合も
WRITE信号208がt6に発生され、また前のパケットの内容
が重ね書きされてしまう。

しかしながら、たとえばt4で発生する、波形210によ
り図示されるような、JK_SYNCの発生の３ないし９ビッ
ト周期後に検出される新しいJK記号にたいしては、WRIT
E信号212はt4で発生し、前のパケットの最後のバイトの
内容がFIFOに転送されるのを可能にし、それからもう１
つのWRITE信号がt7で発生し、新たに検出されたパケッ
トの内容がFIFOに書込まれるのを可能にする。

この発明のバイト同期装置によりとられる予防措置が
第５図および第６図として図示されるタイミング波形図
と関連して記述される。SYNC MODIFY LOGICブロック6
0は、第５図および第６図に図示されるように、それぞ
れ、JK_SYNCおよびBYTE SYNC58により発生されるJK1信
号およびJK2信号およびLOOKAHEAD LOGIC56に応答してS
YNC、SELおよびWRITE FIFO信号を発生する。

新しいJKが前のJK_SYNC信号の１ビット周期後に検出
されるこの発明によるタイミングが第５図に関して記述
される。CRx信号214が他の信号のための基準を提供する
のに使用される。第４図の波形202および204に関連して
記述されたように、JK_SYNC信号216は、第１のCRx時間
周期t1の間に、および再び第２のCRx時間周期t2の間に
発生するように第５図で図示される。前のJK_SYNCおよ
び新しいJK記号の間の１ビット間隔のため、LOOKAHEAD
LOGICブロック56は時間周期t1の間にJK1信号218を発
生する。

t1の間のJK_SYNCの存在はSYNC信号220がSYNC MODIFY
LOGIC60によりt1の間に発生されるようにし、WRITE信
号222がt4の間に発生されるようにし、すなわち、３つ
のCRxクロック周期だけ遅延される。よって、前のパケ
ットの最後のバイトの内容はデコードされFIFO64に書込
まれる。t1の間のJK_SYNCの存在とともに、時間周期t1
の間のJK1の発生は、SYNC信号がt4の間に発生されるよ
うにし、新たについたパケットの内容がFIFO64に書込ま
れるようにする。この態様で、前のパケットの最後のバ
イトを重ね書きすることは避けられる。

新しいJKが前のJK_SYNC信号に続く第２のビット周期
の間に検出される状況が第６図の波形タイミング図に図
示される。再びCRx波形226が基準のために第６図で使用
される。第４図の波形206および208に関連して記述され
たように、JK_SYNC信号228は第１のCRx時間周期t1の間
と、第３のCRx時間周期t3の間に発生するように第６図
に図示される。前のJK_SYNCおよび新しいJK記号の間の
２ビット間隔のため、LOOKAHEAD LOGICブロック56は時
間周期t1の間にJK2信号230を発生する。

t1の間のJK_SYNCの存在は、SYNC信号232がSYNC MODI
FY LOGIC60によりt1の間に発生されるようにし、WRITE
信号234がt4の間に発生されるようにする。よって、前
のパケットの最後のバイトの内容はデコードされFIFO64
に書込まれる。t1の間のJK_SYNCの存在とともに、時間
周期t1のJK2の発生は、SYNC信号がt4の間に発生される
ようにし、新たに検出されたパケットの内容がDECODE62
に転送されるようにする。

WRITE信号がその後t7の間に発生され、新たについた
パケットの内容がFIFO64に書込まれるようにする。SYNC
MODIFY LOGICブロック60はまた、それぞれ第５図お
よび第６図でt7でSEL信号224および238を発生し、それ
はMUX54がDECODE62入力端子にJK区切り記号を印加する
ようにする。この態様で、前のパケットの最後のバイト
の重ね書きはこの発明により避けられる。

上記の実施例は様々な点で修正され得、それらの修正
はまだこの発明の精神および範囲を超えないであろう。
このように、この発明は特定の実例となる実施例を用い
て開示されたが、それの原理は前掲の特許請求の範囲の
範囲内でその技術で通常の技能を持つ者により広い範囲
の修正が可能である。

【図面の簡単な説明】

第１図はこの発明に一致するENDECデータ分離器および
エンコーダ／デコーダ（ENDEC）の受信機部分の好まし
い実施例のブロック図を提供する。第２図はこの発明の「ルック・アヘッド論理」の回路表
現である。第３図は第１図のENDEC受信機の同期化変更論理のブロ
ック図である。第４図ないし第６図は第１図のENDEC受信機の種々の状
態についてのタイミング図である。図において50はENDECデータ分離器であり、52は直列か
ら並列へのシフトレジスタであり、54はマルチプレクサ
であり、60は同期化変更論理であり、56はルック・アヘ
ッド論理ブロックであり、58はバイト同期化ブロックで
あり、64は先入れ先出しバッファである。

Claims

(57)【特許請求の範囲】

【請求項１】ネットワークからの直列に受信される信号
をデコードするための装置であって、前記直列に受信さ
れる信号は予め定められたビット間周期を持ち、かつｎ
ビットのパケット開始区切とを有し、前記装置は、前記直列に受信される信号に応答し、前記受信される信
号からクロック信号を再生し、かつ前記受信される信号
を予め定められたコードにしたがって変換するための手
段と、前記再生されたクロック信号と、前記変換された直列信
号とに応答し、それらから、前記直列的に受信される信
号に対応する複数ビット並列ワードを発生するための手
段と、前記再生されたクロック信号と、前記複数ビット並列ワ
ードと、前記直列的に受信される信号とに応答し、前記
パケット開始区切に整列された同期化信号を発生するた
めのルックアヘッド手段と、前記複数ビット並列ワードと、前記同期化信号とに応答
し、前記同期化信号の受信時に前記複数ビット並列ワー
ドをデコードし、前記デコードされた複数ビットワード
を表す信号を発生するための手段とを含み、前記ルックアヘッド手段はさらに、ｎ個の入力を有する
組合せ回路を含み、前記組合せ回路は、２値レベル出力
信号を出力するように相互に接続され、前記２値レベル
出力信号は、前記パケット開始区切であるｎビットを受
信したときのみ一方のレベルにスイッチされ、他の期間
にはいつでも他方のレベルにスイッチされる、ネットワ
ークからの直列に受信される信号をデコードするための
装置。
【請求項２】前記直列に受信される信号に応答する前記
手段は、直列に接続された複数ステージを有するシフト
レジスタであり、前記ルックアヘッド手段は、前記シフ
トレジスタの直列のステージの内の先頭の、信号が最初
に通過する連続するステージ群に接続されており、その
ため、パケット開始区切の全体が、前記シフトレジスタ
を通過する前に前記ルックアヘッド手段に与えられ、そ
れによって、前記ルックアヘッド手段は、前記シフトレ
ジスタの第２の連続するステージにパケット開始区切が
現れる前に前記パケット開始区切の存在を検出すること
が可能である。請求項１記載の、ネットワークからの直
列に受信される信号をデコードするための装置。