JPH0787379B2 - Ｃｍｉ符号変換回路 - Google Patents
Ｃｍｉ符号変換回路Info
- Publication number
- JPH0787379B2 JPH0787379B2 JP3873285A JP3873285A JPH0787379B2 JP H0787379 B2 JPH0787379 B2 JP H0787379B2 JP 3873285 A JP3873285 A JP 3873285A JP 3873285 A JP3873285 A JP 3873285A JP H0787379 B2 JPH0787379 B2 JP H0787379B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- code
- clock signal
- gate
- cmi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、PMC信号の伝送符号として使用されているCMI
（Coded Mark Inversion）符号を、NRZ信号とクロック
信号とかな作成するCMI符号変換回路に係り、特に必要
なクロック信号の周波数を低くおさえたCMI符号変換回
路に関する。
（Coded Mark Inversion）符号を、NRZ信号とクロック
信号とかな作成するCMI符号変換回路に係り、特に必要
なクロック信号の周波数を低くおさえたCMI符号変換回
路に関する。
CMI符号は、CCITTにおいて勧告G703により139264K bit/
Sのインターフェース符号として規定されているほか、
我が国においても、高速ディジタル伝送など、網同期を
必要とする伝送系に適した符号形式として積極的導入が
図られている。
Sのインターフェース符号として規定されているほか、
我が国においても、高速ディジタル伝送など、網同期を
必要とする伝送系に適した符号形式として積極的導入が
図られている。
CMI符号は、論理“0"のバイナリ信号に対してはCMI符号
として論理“01"を対応させ、論理“1"のバイナリ信号
に対してはCMI符号として論理“11"又は“00"を交互に
対応させるという簡易な符号則により合成される二値符
号である。この符号はBSI（Bit Sequence Indendence）
という特長を有し、同一符号の連続によるタイミング消
失がなく、タンク回路に入力することにより容易にバィ
ナリ信号の情報速度f0 bit/secのタイミング抽出が可能
なことが知られている。しかし、CMI符号の情報速度
は、前述の符号則により、対応するバィナリ信号の情報
速度f0 bit/secの２倍であるため、受信したCMI符号か
らタイミングを抽出し、そのタイミングに同期してCMI
符号を送信する必要のある網同期方式の伝送には次のよ
うな技術的な問題があった。第１に、CMI符号からf0の
２倍のクロックを抽出して、これを送信タイミングとし
て使用する方法では、PLL（Phase Locked Loop）技術を
必要とし、電圧制御発振器、位相比較器など、回路規模
の増大は避けられない。第２に、バイナリ信号の情報速
度f0 bit/secと同一周波数のクロックを用いてCMI符号
に変換する方法では、クロックの抽出は容易であるが、
例えば特開昭59−104846公報で指摘しているように、グ
リッチ防止を行う必要がある。
として論理“01"を対応させ、論理“1"のバイナリ信号
に対してはCMI符号として論理“11"又は“00"を交互に
対応させるという簡易な符号則により合成される二値符
号である。この符号はBSI（Bit Sequence Indendence）
という特長を有し、同一符号の連続によるタイミング消
失がなく、タンク回路に入力することにより容易にバィ
ナリ信号の情報速度f0 bit/secのタイミング抽出が可能
なことが知られている。しかし、CMI符号の情報速度
は、前述の符号則により、対応するバィナリ信号の情報
速度f0 bit/secの２倍であるため、受信したCMI符号か
らタイミングを抽出し、そのタイミングに同期してCMI
符号を送信する必要のある網同期方式の伝送には次のよ
うな技術的な問題があった。第１に、CMI符号からf0の
２倍のクロックを抽出して、これを送信タイミングとし
て使用する方法では、PLL（Phase Locked Loop）技術を
必要とし、電圧制御発振器、位相比較器など、回路規模
の増大は避けられない。第２に、バイナリ信号の情報速
度f0 bit/secと同一周波数のクロックを用いてCMI符号
に変換する方法では、クロックの抽出は容易であるが、
例えば特開昭59−104846公報で指摘しているように、グ
リッチ防止を行う必要がある。
上記後者の問題に対して、特開昭59−104846号公報で
は、変換中に発生したグリッチを付加回路でマスクして
しまう方法をとっているが、以下に述べる理由でグリッ
チ発生防止は十分とはいえない。
は、変換中に発生したグリッチを付加回路でマスクして
しまう方法をとっているが、以下に述べる理由でグリッ
チ発生防止は十分とはいえない。
第３図は特開昭59−104846号公報に開示されているCMI
符号変換回路で、ゲートG7,G8,G9およびフリップ・フロ
ップF4,f5がグリッチをマスクするための付加回路であ
る。動作の詳細は、ここでは省略するが、第４図のタイ
ムチャートで示されるように、入力データであるNRZ符
号S2を、対応するバィナリ信号の情報速度f0 bit/secに
等しい入力クロック信号S1に同期してフリップフロップ
F2に取り込む際、セット・アップタイム及びホールドタ
イムが保証されないため、グリッチ100が発生する。こ
のグリッチは、そのまま、CMI符号の出力に伝搬し、波
形歪として符号誤りの原因となる。第４図で斜線部102
が不確定状態を示す。
符号変換回路で、ゲートG7,G8,G9およびフリップ・フロ
ップF4,f5がグリッチをマスクするための付加回路であ
る。動作の詳細は、ここでは省略するが、第４図のタイ
ムチャートで示されるように、入力データであるNRZ符
号S2を、対応するバィナリ信号の情報速度f0 bit/secに
等しい入力クロック信号S1に同期してフリップフロップ
F2に取り込む際、セット・アップタイム及びホールドタ
イムが保証されないため、グリッチ100が発生する。こ
のグリッチは、そのまま、CMI符号の出力に伝搬し、波
形歪として符号誤りの原因となる。第４図で斜線部102
が不確定状態を示す。
上記特開昭59−104846号は、変換中に発生したグリッチ
を付加回路を設けてマスクする方法で、グリッチ除去を
行おうとするものであるが、グリッチ発生を防止しよう
とした場合以外でグリッチが発生してしまう問題があっ
た。
を付加回路を設けてマスクする方法で、グリッチ除去を
行おうとするものであるが、グリッチ発生を防止しよう
とした場合以外でグリッチが発生してしまう問題があっ
た。
本発明の目的は、入力クロック信号をバイナリ信号２値
符号の速度と同一の周波数のままでNRR符号からCMI符号
への符号変換を行い、しかもグリッチの発生が十分に防
止できるCMI符号変換回路を提供することにある。
符号の速度と同一の周波数のままでNRR符号からCMI符号
への符号変換を行い、しかもグリッチの発生が十分に防
止できるCMI符号変換回路を提供することにある。
本発明は、データ速度に対応した周波数を有する入力ク
ロック信号Ｔとそれを遅延させたクロック信号TDとか
ら、Ｔと▲▼の論理積及びとTDの論理積をとるこ
とにより、入力クロック信号Ｔの立ち上がりに同期した
パルスT0および立ち下がりに同期したパルスT1の２種類
のクロックパルスを作成し、この２種類のクロックパル
スを、それぞれCMI符号の前半の極性を決めるためのフ
リップ・フロップのクロック信号および後半の極性を決
めるためのフリップ・フロップのクロック信号として使
用することにより、グリッチ発生を防止するものであ
る。
ロック信号Ｔとそれを遅延させたクロック信号TDとか
ら、Ｔと▲▼の論理積及びとTDの論理積をとるこ
とにより、入力クロック信号Ｔの立ち上がりに同期した
パルスT0および立ち下がりに同期したパルスT1の２種類
のクロックパルスを作成し、この２種類のクロックパル
スを、それぞれCMI符号の前半の極性を決めるためのフ
リップ・フロップのクロック信号および後半の極性を決
めるためのフリップ・フロップのクロック信号として使
用することにより、グリッチ発生を防止するものであ
る。
第１図は本発明のCMI符号変換回路の一実施例を示し、
第２図はその動作を説明するタイムチャートを示す。
第２図はその動作を説明するタイムチャートを示す。
第１図において、入力データNRZに対応した周波数を有
する入力クロック信号Ｔを遅延回路DLYに与えて、入力
クロック信号Ｔを遅延させたクロック信号TDを得る。入
力クロック信号Ｔの立ち上がりに周期したクロック信号
T0は、入力クロック信号Ｔとクロック信号TDを反転ゲー
トGCで反転した信号TDとの論理積をアンドゲートでとる
ことにより作成する。また、入力クロック信号Ｔの立ち
下がりに同期したクロック信号T1は、入力クロック信号
Ｔを反転ゲートGDで反転した信号Ｔとクロック信号TDと
の論理積をアンドゲートGBでとることにより作成する。
クロック信号T1は、CMI符号の前半の極性を決定するた
めのフリップ・フロップFF4のクロック信号として使用
し、クロック信号T0は、CMI符号の後半の極性を決定す
るためのフリップ・フロップFF4のクロック信号として
使用する。
する入力クロック信号Ｔを遅延回路DLYに与えて、入力
クロック信号Ｔを遅延させたクロック信号TDを得る。入
力クロック信号Ｔの立ち上がりに周期したクロック信号
T0は、入力クロック信号Ｔとクロック信号TDを反転ゲー
トGCで反転した信号TDとの論理積をアンドゲートでとる
ことにより作成する。また、入力クロック信号Ｔの立ち
下がりに同期したクロック信号T1は、入力クロック信号
Ｔを反転ゲートGDで反転した信号Ｔとクロック信号TDと
の論理積をアンドゲートGBでとることにより作成する。
クロック信号T1は、CMI符号の前半の極性を決定するた
めのフリップ・フロップFF4のクロック信号として使用
し、クロック信号T0は、CMI符号の後半の極性を決定す
るためのフリップ・フロップFF4のクロック信号として
使用する。
アンドゲートA1、フリップ・フロップFF1,FF2は、直前
に送出した“1"の極性を保持しておいてそれを反転して
出力する回路である。ここで、アンドゲートA1は、入力
データであるNRZ符号が“1"のときのみクロック信号T0
を通過させ、ゲートA1の出力として、トリガ信号J1を得
る。フリップ・フロップFF1は、常に次に送出すべき、N
RZ＝“1"の極性を保持しているフリップ・フロップであ
って、NRZ＝“1"の条件で、現在送出すべきNRZの極性が
“1"であることを示す信号J3の反転出力信号J4を取り込
むように動作する。フリップ・フロップFF2は、同相転
送防止用のフリップ・フロップであり、次に出力すべき
CMI符号“1"の極性を決定する信号J2を、クロック信号T
1から1/2周期遅延して、クロック信号T0によって、取り
込むことにより、クロック信号T0に同期して出力信号J
3,J4を得る。このFF2の出力信号J3,J4は、クロック信号
T1と同期をとってCMI符号出力となるFF4のセット／リセ
ット作成信号に使われる。
に送出した“1"の極性を保持しておいてそれを反転して
出力する回路である。ここで、アンドゲートA1は、入力
データであるNRZ符号が“1"のときのみクロック信号T0
を通過させ、ゲートA1の出力として、トリガ信号J1を得
る。フリップ・フロップFF1は、常に次に送出すべき、N
RZ＝“1"の極性を保持しているフリップ・フロップであ
って、NRZ＝“1"の条件で、現在送出すべきNRZの極性が
“1"であることを示す信号J3の反転出力信号J4を取り込
むように動作する。フリップ・フロップFF2は、同相転
送防止用のフリップ・フロップであり、次に出力すべき
CMI符号“1"の極性を決定する信号J2を、クロック信号T
1から1/2周期遅延して、クロック信号T0によって、取り
込むことにより、クロック信号T0に同期して出力信号J
3,J4を得る。このFF2の出力信号J3,J4は、クロック信号
T1と同期をとってCMI符号出力となるFF4のセット／リセ
ット作成信号に使われる。
フリップ・フロップFF3、アンドゲートA2,A3、オアゲー
トA6は、CMI符号出力フリップ・フロップFF4のセット信
号を作成する回路である。ここで、オアゲートA6は、ゲ
ートA2の出力であるセット信号J6とアンドゲートA3の出
力であるセット信号J7を論理和することにより、CMI符
号出力フリップ・フロップFF4に対して、セット信号J10
を出力する。アンドゲートA2は、入力データNRZ＝“1"
で、かつ現在送出すべきCMI符号“1"の極性が“1"であ
ることを示す信号J3＝“1"のとき、クロック信号T1を通
過させ、オアゲートA6に対して、論理“11"をセットす
るためのセット信号J6を出力する。フリップ・フロップ
FF3は、入力データであるNRZ符号をクロック信号T1で取
り込み、1/2周期遅延させた信号の反転である信号J5を
出力する。この信号J5が“1"のとき、アンドゲートA3
は、クロック信号T0を通過させ、オアゲートA6に対して
論理“01"の論理“0"をセットするためのセット信号J7
を出力する。
トA6は、CMI符号出力フリップ・フロップFF4のセット信
号を作成する回路である。ここで、オアゲートA6は、ゲ
ートA2の出力であるセット信号J6とアンドゲートA3の出
力であるセット信号J7を論理和することにより、CMI符
号出力フリップ・フロップFF4に対して、セット信号J10
を出力する。アンドゲートA2は、入力データNRZ＝“1"
で、かつ現在送出すべきCMI符号“1"の極性が“1"であ
ることを示す信号J3＝“1"のとき、クロック信号T1を通
過させ、オアゲートA6に対して、論理“11"をセットす
るためのセット信号J6を出力する。フリップ・フロップ
FF3は、入力データであるNRZ符号をクロック信号T1で取
り込み、1/2周期遅延させた信号の反転である信号J5を
出力する。この信号J5が“1"のとき、アンドゲートA3
は、クロック信号T0を通過させ、オアゲートA6に対して
論理“01"の論理“0"をセットするためのセット信号J7
を出力する。
反転ゲートA8、アンドゲートA4,A5、オアゲートA7は、C
MI符号出力フリップ・フロップFF4のリセット信号を作
成する回路である。ここで、オアゲートA7は、アンドゲ
ートA4の出力であるリセット信号J8とアンドゲートA5の
出力であるリセット信号J9を論理和することにより、CM
I符号出力フリップ・フロップFF4に対して、リセット信
号J11を出力する。アンドゲートA4は、入力データNRZ＝
“1"で、かつ現在送出すべきCMI符号“1"の極性が“0"
であることを示す信号J4＝“1"のとき、クロック信号T1
を通過させ、オアゲートA7に対して、論理“00"をセッ
トするためのリセット信号J8を出力する。反転ゲートA8
は、入力データであるNRZ符号が“0"のとき、クロックT
1をゲートするための信号を出力する。この信号によ
り、アンドゲートA5は、クロック信号T1を通過させ、オ
アゲートA7に対して論理“0"をセットするためのリセッ
ト信号J9を出力する。
MI符号出力フリップ・フロップFF4のリセット信号を作
成する回路である。ここで、オアゲートA7は、アンドゲ
ートA4の出力であるリセット信号J8とアンドゲートA5の
出力であるリセット信号J9を論理和することにより、CM
I符号出力フリップ・フロップFF4に対して、リセット信
号J11を出力する。アンドゲートA4は、入力データNRZ＝
“1"で、かつ現在送出すべきCMI符号“1"の極性が“0"
であることを示す信号J4＝“1"のとき、クロック信号T1
を通過させ、オアゲートA7に対して、論理“00"をセッ
トするためのリセット信号J8を出力する。反転ゲートA8
は、入力データであるNRZ符号が“0"のとき、クロックT
1をゲートするための信号を出力する。この信号によ
り、アンドゲートA5は、クロック信号T1を通過させ、オ
アゲートA7に対して論理“0"をセットするためのリセッ
ト信号J9を出力する。
上記のようにして得られたセット信号J10及びリセット
信号J11によって、フリップ・フロップFF4を制御するこ
とにより、最終的な出力データであるCMI符号がFF4の出
力として得られる。
信号J11によって、フリップ・フロップFF4を制御するこ
とにより、最終的な出力データであるCMI符号がFF4の出
力として得られる。
本発明によれば、NRZ符号からCMI符号への符号変換回路
において、入力クロックを、バイナリ値符号と同一で、
２倍のクロックを必要とせず、かつ、グリッチを発生さ
せない回路が実現できる。２倍のクロックを作成する回
路は複雑となる。
において、入力クロックを、バイナリ値符号と同一で、
２倍のクロックを必要とせず、かつ、グリッチを発生さ
せない回路が実現できる。２倍のクロックを作成する回
路は複雑となる。
第１図は本発明のCMI符号変換回路の一実施例の回路
図、第２図は第１図の動作のタイミング図、第３図は従
来のグリッチ発生防止回路を付加した回路図、第４図は
第３図の動作タイミング図である。 NRZ……入力符号、Ｔ……入力クロック信号、CMI……出
力符号、FF1〜FF4……フリップ・フロップ、DLY……遅
延回路、A1〜A5,GA,GB……アンドゲート、A6,A7……オ
アゲート、A8,GC,GD……反転ゲート。
図、第２図は第１図の動作のタイミング図、第３図は従
来のグリッチ発生防止回路を付加した回路図、第４図は
第３図の動作タイミング図である。 NRZ……入力符号、Ｔ……入力クロック信号、CMI……出
力符号、FF1〜FF4……フリップ・フロップ、DLY……遅
延回路、A1〜A5,GA,GB……アンドゲート、A6,A7……オ
アゲート、A8,GC,GD……反転ゲート。
Claims (1)
- 【請求項１】f0ビット／秒の速度を有するバイナリ２値
符号を、通応するf0Hzのクロック信号に基づいてCMI符
号に変換するCMI符号変換回路において、入力クロック
信号の立上りに同期したパルスと、立下りに同期したパ
ルスの２種類のパルスを作成する手段を設け、この２種
類のパルスをそれぞれCMI符号の前半の極性を決めるた
めのフロップ・フロップのクロック信号、および後半の
極性を決めるためのフリップ・フロップのクロック信号
として使用することを特徴とするCMI符号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3873285A JPH0787379B2 (ja) | 1985-03-01 | 1985-03-01 | Ｃｍｉ符号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3873285A JPH0787379B2 (ja) | 1985-03-01 | 1985-03-01 | Ｃｍｉ符号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61199334A JPS61199334A (ja) | 1986-09-03 |
| JPH0787379B2 true JPH0787379B2 (ja) | 1995-09-20 |
Family
ID=12533496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3873285A Expired - Lifetime JPH0787379B2 (ja) | 1985-03-01 | 1985-03-01 | Ｃｍｉ符号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787379B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411421A (en) * | 1987-07-03 | 1989-01-17 | Fujitsu Ltd | Code converting circuit |
-
1985
- 1985-03-01 JP JP3873285A patent/JPH0787379B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61199334A (ja) | 1986-09-03 |
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