JP2572969B2 - スプリツトフエ−ズ符号化回路 - Google Patents
スプリツトフエ−ズ符号化回路Info
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- JP2572969B2 JP2572969B2 JP61166513A JP16651386A JP2572969B2 JP 2572969 B2 JP2572969 B2 JP 2572969B2 JP 61166513 A JP61166513 A JP 61166513A JP 16651386 A JP16651386 A JP 16651386A JP 2572969 B2 JP2572969 B2 JP 2572969B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はNRZ信号をスプリツトフエーズ符号に符号化
する回路に関するものである。
する回路に関するものである。
（ロ）従来の技術 従来、変復調系の構成の容易さ、伝送系の安定性及び
局部発振器の周波数ドリフト対策等の点から通信分野、
例えば自動車電話ではNRZ信号を平衡符号化し、直流成
分のない符号に変換するようにしている。
局部発振器の周波数ドリフト対策等の点から通信分野、
例えば自動車電話ではNRZ信号を平衡符号化し、直流成
分のない符号に変換するようにしている。
斯る平衡符号としては種々提案されているが、上述し
た自動車電話では、（ｉ）２値符号であること、（ii）
１ビツト内で直流平衡が保たれていること、（iii）１
ビツトの中に必ず符号の変化点が存在し、従つて同期抽
出が容易であること等の優れた特長を有するスプリツト
フエーズ符号が用いられている。
た自動車電話では、（ｉ）２値符号であること、（ii）
１ビツト内で直流平衡が保たれていること、（iii）１
ビツトの中に必ず符号の変化点が存在し、従つて同期抽
出が容易であること等の優れた特長を有するスプリツト
フエーズ符号が用いられている。
ところで、NRZ信号をスプリツトフエーズ符号に符号
化するには、例えば特開昭60−264135号公報に示されて
いる如くNRZ信号と立上りにおいてこのNRZ信号のデータ
変化が生じるよう関係づけられたクロツク信号との排他
的論理和をとれば良い。
化するには、例えば特開昭60−264135号公報に示されて
いる如くNRZ信号と立上りにおいてこのNRZ信号のデータ
変化が生じるよう関係づけられたクロツク信号との排他
的論理和をとれば良い。
然し乍ら、斯る方法では回路構成や使用素子のバラツ
キによつて、データの変化点にグリツジを発生する惧れ
がある。
キによつて、データの変化点にグリツジを発生する惧れ
がある。
斯る問題を解決する方法としては、第３図に示す回路
を用いるものが考えられる。
を用いるものが考えられる。
第３図において、（１）はNRZ信号入力端子、（２）
は第１クロツク信号入力端子、（３）は第１クロツク信
号より高い周波数で且つ位相関係の一致した第２クロツ
ク信号が印加される第２クロツク信号入力端子、（４）
はNRZ信号及び第１クロツク信号を二入力とする排他的
論理和回路（EX−OR回路）、（５）はEX−OR回路（４）
の出力がＤ端子に、第２クロツク信号がCK端子に夫々印
加されるＤフリツプフロツプ、（６）はＤフリツプフロ
ツプ（５）のＱ端子出力、即ちスプリツトフエーズ符号
が出力される出力端子である。
は第１クロツク信号入力端子、（３）は第１クロツク信
号より高い周波数で且つ位相関係の一致した第２クロツ
ク信号が印加される第２クロツク信号入力端子、（４）
はNRZ信号及び第１クロツク信号を二入力とする排他的
論理和回路（EX−OR回路）、（５）はEX−OR回路（４）
の出力がＤ端子に、第２クロツク信号がCK端子に夫々印
加されるＤフリツプフロツプ、（６）はＤフリツプフロ
ツプ（５）のＱ端子出力、即ちスプリツトフエーズ符号
が出力される出力端子である。
次に、動作について説明する。
NRZ信号入力端子（１）より印加されたNRZ信号〔第４
図（ｂ）参照〕及び第１クロツク信号入力端子（１）よ
り印加された第１クロツク信号〔第４図（ａ）参照〕
は、EX−OR回路（４）にて排他的論理和がとられる。斯
るEX−OR回路（４）の出力を第２クロツク信号入力端子
（３）より印加された第２クロツク信号〔第４図（ｃ）
参照〕に基づいてＤフリツプフロツプ（５）でラツチ
し、上述のようなグリツジを発生することなくスプリツ
トフエーズ符号を得る。
図（ｂ）参照〕及び第１クロツク信号入力端子（１）よ
り印加された第１クロツク信号〔第４図（ａ）参照〕
は、EX−OR回路（４）にて排他的論理和がとられる。斯
るEX−OR回路（４）の出力を第２クロツク信号入力端子
（３）より印加された第２クロツク信号〔第４図（ｃ）
参照〕に基づいてＤフリツプフロツプ（５）でラツチ
し、上述のようなグリツジを発生することなくスプリツ
トフエーズ符号を得る。
（ハ）発明が解決しようとする問題点 上記従来の技術に依れば、グリツジの発生を防止する
と共に回路構成を簡素にすることが出来るものの、格別
にＤフリツプフロツプのクロツク入力として高速の第２
クロツク信号を用意する必要があり、例えば第２クロツ
ク信号をゲート回路による遅延、ワンシヨツトマルチバ
イブレータ等を用いて第１クロツク信号より作成する回
路が必要となる。また、使用伝送レート等よりクロツク
信号作成に関するタイミング上の制約が生じると共に高
速クロツクを用いる場合には回路構成上信頼性が低く、
調整が煩雑という問題を生じる。
と共に回路構成を簡素にすることが出来るものの、格別
にＤフリツプフロツプのクロツク入力として高速の第２
クロツク信号を用意する必要があり、例えば第２クロツ
ク信号をゲート回路による遅延、ワンシヨツトマルチバ
イブレータ等を用いて第１クロツク信号より作成する回
路が必要となる。また、使用伝送レート等よりクロツク
信号作成に関するタイミング上の制約が生じると共に高
速クロツクを用いる場合には回路構成上信頼性が低く、
調整が煩雑という問題を生じる。
（ニ）問題点を解決するための手段 本発明は、NRZ信号（ｃ）をスプリットフェーズ符号
の出力信号（ｉ）に符号化する回路であって、 前記NRZ信号（ｃ）と同じレートのクロック信号
（ａ）に基づきこのNRZ信号の変化点を検出する検出回
路（14）と、 前記クロック信号（ａ）に基づき１データスロットの
中間位置で反転動作を行うと共に、前記の出力信号
（ｉ）を出力するフリップフロップ回路（17）と、 前記検出回路（14）の出力（ｅ）に基づき、前記フリ
ップフロップ回路（17）が１データスロットの境界位置
で反転動作を行うのを禁止するためのゲート信号（ｆ）
を出力するゲート信号発生回路（15）と、 前記クロック信号（ａ）、前記NRZ信号（ｃ）及び前
記出力信号（ｉ）に基づき、前記フリップフロップ回路
（17）を１データスロットの境界位置でセットまたはリ
セットするための第１第２制御信号を出力すると共に、
前記ゲート信号（ｆ）に基づき、この第１第２制御信号
を出力しない制御回路（19,22）とを具備することを特
徴とする。
の出力信号（ｉ）に符号化する回路であって、 前記NRZ信号（ｃ）と同じレートのクロック信号
（ａ）に基づきこのNRZ信号の変化点を検出する検出回
路（14）と、 前記クロック信号（ａ）に基づき１データスロットの
中間位置で反転動作を行うと共に、前記の出力信号
（ｉ）を出力するフリップフロップ回路（17）と、 前記検出回路（14）の出力（ｅ）に基づき、前記フリ
ップフロップ回路（17）が１データスロットの境界位置
で反転動作を行うのを禁止するためのゲート信号（ｆ）
を出力するゲート信号発生回路（15）と、 前記クロック信号（ａ）、前記NRZ信号（ｃ）及び前
記出力信号（ｉ）に基づき、前記フリップフロップ回路
（17）を１データスロットの境界位置でセットまたはリ
セットするための第１第２制御信号を出力すると共に、
前記ゲート信号（ｆ）に基づき、この第１第２制御信号
を出力しない制御回路（19,22）とを具備することを特
徴とする。
（ホ）作用 上記構成において、検出回路（14）でNRZ信号の変化
点を検出されると、ゲート信号発生回路（15）は、フリ
ップフロップ回路（17）が１データスロットの境界位置
で反転動作を行うのを禁止するためのゲート信号（ｆ）
を出力する。そして、制御回路（19,22）は、フリップ
フロップ回路（17）を１データスロットの境界位置でセ
ットまたはリセットするためのセット信号（ｇ）または
リセット信号（ｈ）を出力すると共に、ゲート信号
（ｆ）に基づき、このセット信号（ｇ）またはリセット
信号（ｈ）を出力しない。
点を検出されると、ゲート信号発生回路（15）は、フリ
ップフロップ回路（17）が１データスロットの境界位置
で反転動作を行うのを禁止するためのゲート信号（ｆ）
を出力する。そして、制御回路（19,22）は、フリップ
フロップ回路（17）を１データスロットの境界位置でセ
ットまたはリセットするためのセット信号（ｇ）または
リセット信号（ｈ）を出力すると共に、ゲート信号
（ｆ）に基づき、このセット信号（ｇ）またはリセット
信号（ｈ）を出力しない。
（ヘ）実 施 例 第１図は本発明の一実施例を示す図である。第１図に
おいて、（10）はNRZ信号が印加されるNRZ信号入力端
子、（11）はクロツク信号が印加されるクロツク信号入
力端子、（12）はNRZ信号がＤ端子に、クロツク信号がC
K端子に夫々印加されるＤフリツプフロツプ、（13）は
Ｄフリツプフロツプ（12）のＱ端子出力とNRZ信号とを
二入力とするEX−NOR回路で、Ｄフリツプフロツプ（1
2）と共にNRZ信号の変化点を検出する検出回路（14）を
構成している。（15）はEX−NOR回路（13）の出力がＤ
端子に、インバータ（16）で反転されたクロツク信号が
CK端子に夫々印加されるＤフリツプフロツプで、ゲート
信号発生回路として作用する。（17）は端子がＤ端子
に、インバータ（16）で反転されたクロツク信号がCK端
子に夫々印加されるＤフリツプフロツプで、出力回路と
して作用する。（18）はＤフリツプフロツプ（17）のＱ
端子に接続されたスプリツトフエーズ符号出力端子、
（19）はＤフリツプフロツプ（15）のＱ端子出力・クロ
ツク信号・インバータ（20）で反転されたＤフリツプフ
ロツプ（12）のＱ端子出力及びインバータ（21）で反転
されたＤフリツプフロツプ（17）のＱ端子出力を四入力
とするANDゲートで、Ｄフリツプフロツプ（17）へセツ
ト信号を出力する第１制御回路として作用する。（22）
はＤフリツプフロツプ（15）のＱ端子出力・クロツク信
号・Ｄフリツプフロツプ（12）のＱ端子出力及びＤフリ
ツプフロツプ（17）のＱ端子出力を四入力とするANDゲ
ートで、Ｄフリツプフロツプ（17）へリセット信号を出
力する第２制御回路として作用する。
おいて、（10）はNRZ信号が印加されるNRZ信号入力端
子、（11）はクロツク信号が印加されるクロツク信号入
力端子、（12）はNRZ信号がＤ端子に、クロツク信号がC
K端子に夫々印加されるＤフリツプフロツプ、（13）は
Ｄフリツプフロツプ（12）のＱ端子出力とNRZ信号とを
二入力とするEX−NOR回路で、Ｄフリツプフロツプ（1
2）と共にNRZ信号の変化点を検出する検出回路（14）を
構成している。（15）はEX−NOR回路（13）の出力がＤ
端子に、インバータ（16）で反転されたクロツク信号が
CK端子に夫々印加されるＤフリツプフロツプで、ゲート
信号発生回路として作用する。（17）は端子がＤ端子
に、インバータ（16）で反転されたクロツク信号がCK端
子に夫々印加されるＤフリツプフロツプで、出力回路と
して作用する。（18）はＤフリツプフロツプ（17）のＱ
端子に接続されたスプリツトフエーズ符号出力端子、
（19）はＤフリツプフロツプ（15）のＱ端子出力・クロ
ツク信号・インバータ（20）で反転されたＤフリツプフ
ロツプ（12）のＱ端子出力及びインバータ（21）で反転
されたＤフリツプフロツプ（17）のＱ端子出力を四入力
とするANDゲートで、Ｄフリツプフロツプ（17）へセツ
ト信号を出力する第１制御回路として作用する。（22）
はＤフリツプフロツプ（15）のＱ端子出力・クロツク信
号・Ｄフリツプフロツプ（12）のＱ端子出力及びＤフリ
ツプフロツプ（17）のＱ端子出力を四入力とするANDゲ
ートで、Ｄフリツプフロツプ（17）へリセット信号を出
力する第２制御回路として作用する。
次、第２図に示すタイミングチヤートを参照して動作
について説明する。尚、第２図（ａ）〜（ｉ）は、第１
図におけるａ〜ｉ点の波形を夫々示している。
について説明する。尚、第２図（ａ）〜（ｉ）は、第１
図におけるａ〜ｉ点の波形を夫々示している。
第１図において、Ｄフリツプフロツプ（12）及びEX−
NOR回路（13）より構成される検出回路（14）は、NRZ信
号入力端子（10）より印加されるNRZ信号〔第２図
（ｃ）参照〕をクロツク信号入力端子（11）より印加さ
れるクロツク信号〔第２図（ａ）参照〕に基づいてＤフ
リツプフロツプ（12）でラツチし、更にこのＤフリツプ
フロツプ（12）のＱ端子出力とNRZ信号とをEX−NOR回路
（13）にて論理演算することによりNRZ信号が変化した
か否かを検出している。
NOR回路（13）より構成される検出回路（14）は、NRZ信
号入力端子（10）より印加されるNRZ信号〔第２図
（ｃ）参照〕をクロツク信号入力端子（11）より印加さ
れるクロツク信号〔第２図（ａ）参照〕に基づいてＤフ
リツプフロツプ（12）でラツチし、更にこのＤフリツプ
フロツプ（12）のＱ端子出力とNRZ信号とをEX−NOR回路
（13）にて論理演算することによりNRZ信号が変化した
か否かを検出している。
即ち、現在のNRZ信号と１ビツト前のNRZ信号の極性が
同じであれば、EX−NOR回路（13）の出力はＨレベルと
なり、極性が相違しておれば、EX−NOR回路（13）の出
力はＬレベルとなる〔第２図（ｃ）（ｄ）（ｅ）参
照〕。
同じであれば、EX−NOR回路（13）の出力はＨレベルと
なり、極性が相違しておれば、EX−NOR回路（13）の出
力はＬレベルとなる〔第２図（ｃ）（ｄ）（ｅ）参
照〕。
Ｄフリツプフロツプ（15）では、斯るEX−NOR回路（1
3）の出力〔第２図（ｅ）参照〕をインバータ（16）に
て反転されたクロツク信号〔第２図（ｂ）参照〕に基づ
きラツチし、第２図（ｆ）に示す如きゲート信号を出力
する。
3）の出力〔第２図（ｅ）参照〕をインバータ（16）に
て反転されたクロツク信号〔第２図（ｂ）参照〕に基づ
きラツチし、第２図（ｆ）に示す如きゲート信号を出力
する。
斯るゲート信号は、第１制御回路を構成するANDゲー
ト（19）及び第２制御回路を構成するANDゲート（22）
に供給される。
ト（19）及び第２制御回路を構成するANDゲート（22）
に供給される。
ところで、ANDゲート（19）では、Ｄフリツプフロツ
プ（15）のＱ端子出力（ゲート信号）・クロツク信号・
インバータ（20）にて反転されたＤフリツプフロツプ
（12）のＱ端子出力（１ビツト前のNRZ信号）及びイン
バータ（21）にて反転されたＤフリツプフロツプ（17）
のＱ端子出力（１ビツト前のスプリツトフェーズ符号）
の四入力を論理演算し、１ビツト前のNRZ信号及びスプ
リツトフェーズ符号が共にＬレベルであり、且つゲート
信号及びクロツク信号が共にＨレベルにあるとき、Ｄフ
リツプフロツプ（17）へセツト信号〔第２図（ｇ）参
照〕を出力する。
プ（15）のＱ端子出力（ゲート信号）・クロツク信号・
インバータ（20）にて反転されたＤフリツプフロツプ
（12）のＱ端子出力（１ビツト前のNRZ信号）及びイン
バータ（21）にて反転されたＤフリツプフロツプ（17）
のＱ端子出力（１ビツト前のスプリツトフェーズ符号）
の四入力を論理演算し、１ビツト前のNRZ信号及びスプ
リツトフェーズ符号が共にＬレベルであり、且つゲート
信号及びクロツク信号が共にＨレベルにあるとき、Ｄフ
リツプフロツプ（17）へセツト信号〔第２図（ｇ）参
照〕を出力する。
斯るセツト信号に基づいてＤフリツプフロツプ（17）
のＱ端子出力はＨレベルに設定される。
のＱ端子出力はＨレベルに設定される。
また、ANDゲート（22）では、Ｄフリツプフロツプ（1
5）のＱ端子出力（ゲート信号）・クロツク信号・Ｄフ
リツプフロツプ（12）のＱ端子出力（１ビツト前のNRZ
信号）及びＤフリツプフロツプ（17）のＱ端子出力（１
ビツト前のスプリツトフエーズ符号）の四入力を論理演
算し、１ビツト前のNRZ信号・１ビツト前のスプリツト
フエーズ符号・クロツク信号及びゲート信号が全てＨレ
ベルのとき、Ｄフリツプフロツプ（17）へリセツト信号
〔第２図（ｈ）参照〕を出力する。
5）のＱ端子出力（ゲート信号）・クロツク信号・Ｄフ
リツプフロツプ（12）のＱ端子出力（１ビツト前のNRZ
信号）及びＤフリツプフロツプ（17）のＱ端子出力（１
ビツト前のスプリツトフエーズ符号）の四入力を論理演
算し、１ビツト前のNRZ信号・１ビツト前のスプリツト
フエーズ符号・クロツク信号及びゲート信号が全てＨレ
ベルのとき、Ｄフリツプフロツプ（17）へリセツト信号
〔第２図（ｈ）参照〕を出力する。
斯るリセツト信号に基づいてＤフリツプフロツプ（1
7）のＱ端子出力はＬレベルに設定される。
7）のＱ端子出力はＬレベルに設定される。
斯るセツト信号・リセツト信号及びインバータ（16）
で反転されたクロツク信号にてＤフリツプフロツプ（1
7）を制御することにより、Ｑ端子より第２図（ｉ）に
示す如きスプリツトフエーズ符号が得られる。
で反転されたクロツク信号にてＤフリツプフロツプ（1
7）を制御することにより、Ｑ端子より第２図（ｉ）に
示す如きスプリツトフエーズ符号が得られる。
（ト）発明の効果 本発明によれば、簡単な構成にてグリッジ等を生じる
ことなくNRZ信号をスプリットフェーズ符号に符号化す
ることができる。
ことなくNRZ信号をスプリットフェーズ符号に符号化す
ることができる。
第１図は本発明の一実施例を示す図、第２図は第１図各
部の波形を示すタイミングチヤート図、第３図は従来例
を示す図、第４図は第３図各部の波形を示すタイミング
チヤート図である。 （12）（13）……検出回路（14）を構成するＤフリツプ
フロツプ及びEX−NOR回路、（15）……Ｄフリツプフロ
ツプ（ゲート信号発生回路）、（17）……Ｄフリツプフ
ロツプ（出力回路）、（19）……ANDゲート（第１制御
回路）、（22）……ANDゲート（第２制御回路）。
部の波形を示すタイミングチヤート図、第３図は従来例
を示す図、第４図は第３図各部の波形を示すタイミング
チヤート図である。 （12）（13）……検出回路（14）を構成するＤフリツプ
フロツプ及びEX−NOR回路、（15）……Ｄフリツプフロ
ツプ（ゲート信号発生回路）、（17）……Ｄフリツプフ
ロツプ（出力回路）、（19）……ANDゲート（第１制御
回路）、（22）……ANDゲート（第２制御回路）。
Claims (2)
- 【請求項１】NRZ信号（ｃ）をスプリットフェーズ符号
の出力信号（ｉ）に符号化する回路であって、 前記NRZ信号（ｃ）と同じレートのクロック信号（ａ）
に基づきこのNRZ信号の変化点を検出する検出回路（1
4）と、 前記クロック信号（ａ）に基づき１データスロットの中
間位置で反転動作を行うと共に、前記出力信号（ｉ）を
出力するフリップフロップ回路（17）と、 前記検出回路（14）の出力（ｅ）に基づき、前記フリッ
プフロップ回路（17）が１データスロットの境界位置で
反転動作を行うのを禁止するためのゲート信号（ｆ）を
出力するゲート信号発生回路（15）と、 前記クロック信号（ａ）、前記NRZ信号（ｃ）及び前記
出力信号（ｉ）に基づき、前記フリップフロップ回路
（17）を１データスロットの境界位置でセットまたはリ
セットするための第１第２制御信号（g,h）を出力する
と共に、前記ゲート信号（ｆ）に基づき、この第１第２
制御信号（g,h）を出力しない制御回路（19,22）と を具備することを特徴とするスプリットフェーズ符号化
回路。 - 【請求項２】前記制御回路（19,22）は、前記クロック
信号（ａ）、前記NRZ信号（ｃ）及び前記出力信号
（ｉ）に基づき、前記フリップフロップ回路（17）を１
データスロットの境界位置でセットまたはリセットする
ための第１第２制御信号（g,h）を出力する場合、前記
クロック信号（ａ）、前記NRZ信号（ｃ）を遅延させた
信号（ｄ）、この遅延させた信号（ｄ）の反転信号、前
記出力信号（ｉ）自身、及び、前記出力信号（ｉ）の反
転信号に基づき、前記第１第２制御信号（g,h）を出力
することを特徴とする特許請求の範囲第１項記載のスプ
リットフェーズ符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61166513A JP2572969B2 (ja) | 1986-07-15 | 1986-07-15 | スプリツトフエ−ズ符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61166513A JP2572969B2 (ja) | 1986-07-15 | 1986-07-15 | スプリツトフエ−ズ符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6320919A JPS6320919A (ja) | 1988-01-28 |
| JP2572969B2 true JP2572969B2 (ja) | 1997-01-16 |
Family
ID=15832722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61166513A Expired - Lifetime JP2572969B2 (ja) | 1986-07-15 | 1986-07-15 | スプリツトフエ−ズ符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2572969B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3419379B2 (ja) * | 2000-03-27 | 2003-06-23 | 日本電気株式会社 | Ｄｓｒｃ無線機の受信回路 |
| JP7390784B2 (ja) | 2018-11-07 | 2023-12-04 | 三菱重工業株式会社 | ドレン排出装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5263655A (en) * | 1975-11-20 | 1977-05-26 | Canon Inc | Data converting device |
-
1986
- 1986-07-15 JP JP61166513A patent/JP2572969B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6320919A (ja) | 1988-01-28 |
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