JPS6352809B2 - - Google Patents
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- JPS6352809B2 JPS6352809B2 JP18256780A JP18256780A JPS6352809B2 JP S6352809 B2 JPS6352809 B2 JP S6352809B2 JP 18256780 A JP18256780 A JP 18256780A JP 18256780 A JP18256780 A JP 18256780A JP S6352809 B2 JPS6352809 B2 JP S6352809B2
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- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
- H04L25/491—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes
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- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はDMI（Differencial Mark Inversion）
符号を復号するための復号回路に関するものであ
る。
符号を復号するための復号回路に関するものであ
る。
DMI符号はデジタルデータ伝送等において用
いられる符号形式の一種であつて、原２値NRZ
（Non Return Zero）符号が“１”のときは途中
の原２値NRZ符号の“０”の有無に無関係に、
交互に“11”と“00”に符号化し、原２値NRZ
符号が“０”のときは、直前に符号化された符号
と極性が反転するように、、“01”または“10”に
符号化するものである。
いられる符号形式の一種であつて、原２値NRZ
（Non Return Zero）符号が“１”のときは途中
の原２値NRZ符号の“０”の有無に無関係に、
交互に“11”と“00”に符号化し、原２値NRZ
符号が“０”のときは、直前に符号化された符号
と極性が反転するように、、“01”または“10”に
符号化するものである。
従来、DMI符号の復号を行なう場合は、DMI
符号系列を原２値NRZ信号の各ビツトに対応し
た正しい２ビツトの組に区切るための、同期回路
（ワード同期回路）を必要とした。これは、DMI
符号２ビツトで１ビツトの原２値NRZ符号を構
成しているという考え方からと、原２値NRZ信
号のビツトレートをf0としたとき、前述のDMI符
号の符号化則から明らかなように、DMI符号系
列には互いに180゜位相が異なる２つのf0成分が含
まれているので、直接f0成分を抽出することは困
難であることから通常2f0成分を抽出してこれを
分周することによつてクロツク信号f0CLKを得て
いるが、この際、分周回路の初期条件によつて互
いに180゜位相が異なる２種類のクロツク信号
f0CKLが生じるため、復号すべきDMI符号とク
ロツク信号f0CLKとを同期させる必要があつたた
めである。
符号系列を原２値NRZ信号の各ビツトに対応し
た正しい２ビツトの組に区切るための、同期回路
（ワード同期回路）を必要とした。これは、DMI
符号２ビツトで１ビツトの原２値NRZ符号を構
成しているという考え方からと、原２値NRZ信
号のビツトレートをf0としたとき、前述のDMI符
号の符号化則から明らかなように、DMI符号系
列には互いに180゜位相が異なる２つのf0成分が含
まれているので、直接f0成分を抽出することは困
難であることから通常2f0成分を抽出してこれを
分周することによつてクロツク信号f0CLKを得て
いるが、この際、分周回路の初期条件によつて互
いに180゜位相が異なる２種類のクロツク信号
f0CKLが生じるため、復号すべきDMI符号とク
ロツク信号f0CLKとを同期させる必要があつたた
めである。
第１図は、従来のDMI符号に対する復号回路
の構成を示すブロツク図である。同図において、
入力DMIデータは遅延回路１において1/2T0（T0
＝１／f0）遅延され、EX−NOR回路２において
入力DMIデータと排他的論理和をとつて反転さ
れて、原２値NRZ信号に対応するデユーテイ50
％のRZ（Return Zero）データが復号され、復号
されたRZデータはＤ形フリツプフロツプ（DF）
３，４のＤ入力にそれぞれ加えられる。一方、入
力DMIデータから抽出されたクロツク信号２
f0CLKは、分周回路５において２分周されてクロ
ツク信号f0CLKを生じ、ゲート６を経て一方はそ
のままの位相で、他方は位相を反転されてそれぞ
れDF３，４のＣ（クロツク）入力に加えられる。
これによつて復号されたRZデータは、互いに
180゜位相が異なるクロツク信号f0CLKでリタイミ
ングされる。
の構成を示すブロツク図である。同図において、
入力DMIデータは遅延回路１において1/2T0（T0
＝１／f0）遅延され、EX−NOR回路２において
入力DMIデータと排他的論理和をとつて反転さ
れて、原２値NRZ信号に対応するデユーテイ50
％のRZ（Return Zero）データが復号され、復号
されたRZデータはＤ形フリツプフロツプ（DF）
３，４のＤ入力にそれぞれ加えられる。一方、入
力DMIデータから抽出されたクロツク信号２
f0CLKは、分周回路５において２分周されてクロ
ツク信号f0CLKを生じ、ゲート６を経て一方はそ
のままの位相で、他方は位相を反転されてそれぞ
れDF３，４のＣ（クロツク）入力に加えられる。
これによつて復号されたRZデータは、互いに
180゜位相が異なるクロツク信号f0CLKでリタイミ
ングされる。
DF３，４の出力はそれぞれ積分回路７，８
によつて積分され、その積分値がある定められた
値を越えるか越えないかで“１”又は“０”とし
て出力され、それぞれフリツプフロツプ（FF）
９のＳ（セツト）入力とＲ（リセツト）入力に加え
られる。FF９のＱ出力と出力は切替回路１０
に加えられて、切替スイツチ１１，１２を連動的
に制御する。これによつてDF３，４のうち、RZ
データのデータ情報を読み取つている方の出力が
選択されて切替スイツチ１１の出力にNRZデー
タを生じるとともに、対応する位相のクロツク信
号f0CLKが選択されて切替スイツチ１２を経て出
力される。
によつて積分され、その積分値がある定められた
値を越えるか越えないかで“１”又は“０”とし
て出力され、それぞれフリツプフロツプ（FF）
９のＳ（セツト）入力とＲ（リセツト）入力に加え
られる。FF９のＱ出力と出力は切替回路１０
に加えられて、切替スイツチ１１，１２を連動的
に制御する。これによつてDF３，４のうち、RZ
データのデータ情報を読み取つている方の出力が
選択されて切替スイツチ１１の出力にNRZデー
タを生じるとともに、対応する位相のクロツク信
号f0CLKが選択されて切替スイツチ１２を経て出
力される。
このように従来の復号回路においては、DMI
データを復号するために、180゜位相が異なる２種
類のクロツク信号f0CLKの一方を選択して復号さ
れたRZデータを読みとる同期回路を必要とし、
回路規模が増大した。さらに第１図に示された復
号回路は同期回路中に積分回路を含んでおり、積
分回路はアナログ回路であつて温度変動が電源変
動の影響を受けやすく、また入力データのマーク
率が低くなると積分結果も小さくなり、伝送路誤
りに基づく積分出力との差が小さくなつて、比較
回路が誤動作を起しやすくなる等の欠点があつ
た。
データを復号するために、180゜位相が異なる２種
類のクロツク信号f0CLKの一方を選択して復号さ
れたRZデータを読みとる同期回路を必要とし、
回路規模が増大した。さらに第１図に示された復
号回路は同期回路中に積分回路を含んでおり、積
分回路はアナログ回路であつて温度変動が電源変
動の影響を受けやすく、また入力データのマーク
率が低くなると積分結果も小さくなり、伝送路誤
りに基づく積分出力との差が小さくなつて、比較
回路が誤動作を起しやすくなる等の欠点があつ
た。
本発明はこのような従来技術の欠点を除去しよ
うとするものであつて、その目的は同期回路を必
要とせず従つて回路規模を削減できるとともに、
積分回路を具備することによつて生じる上述のご
とき欠点を有しない復号回路を提供することにあ
る。この目的を達成するため、本発明の復号回路
においては、入力DMI信号から原２値NRZ信号
に対応したRZ信号を復号する第１の復号手段と、
入力DMI信号または前記第１の復号手段の出力
から前記第１の復号手段の出力と1/2T0位相が異
なるRZ信号を復号する第２の復号手段と、前記
第１および第２の復号手段の出力を加算する論理
和回路と、入力DMI信号から抽出された周波数
2f0のクロツク信号を分周して周波数f0のクロツ
ク信号を得る分周回路と、前記論理和回路の出力
を前記分周回路のクロツク信号f0CLKによつてリ
タイミングするリタイミング回路とを具えたこと
を特徴としている。
うとするものであつて、その目的は同期回路を必
要とせず従つて回路規模を削減できるとともに、
積分回路を具備することによつて生じる上述のご
とき欠点を有しない復号回路を提供することにあ
る。この目的を達成するため、本発明の復号回路
においては、入力DMI信号から原２値NRZ信号
に対応したRZ信号を復号する第１の復号手段と、
入力DMI信号または前記第１の復号手段の出力
から前記第１の復号手段の出力と1/2T0位相が異
なるRZ信号を復号する第２の復号手段と、前記
第１および第２の復号手段の出力を加算する論理
和回路と、入力DMI信号から抽出された周波数
2f0のクロツク信号を分周して周波数f0のクロツ
ク信号を得る分周回路と、前記論理和回路の出力
を前記分周回路のクロツク信号f0CLKによつてリ
タイミングするリタイミング回路とを具えたこと
を特徴としている。
以下、実施例について説明する。
第２図は本発明の復号回路の一実施例の構成を
示すブロツク図である。同図において２１，２２
は遅延回路、２３，２４はEX−NOR回路、２５
はOR回路、２６，２７はＤ形フリツプフロツプ
（DF）である。また第３図は第２図の復号回路に
おける各部信号を示し、ａ，ｂ，ｃ，ｄ，ｅ，
ｆ，ｇはそれぞれ第２図における信号ａ，ｂ，
ｃ，ｄ，ｅ，ｆ，ｇを示している。
示すブロツク図である。同図において２１，２２
は遅延回路、２３，２４はEX−NOR回路、２５
はOR回路、２６，２７はＤ形フリツプフロツプ
（DF）である。また第３図は第２図の復号回路に
おける各部信号を示し、ａ，ｂ，ｃ，ｄ，ｅ，
ｆ，ｇはそれぞれ第２図における信号ａ，ｂ，
ｃ，ｄ，ｅ，ｆ，ｇを示している。
第２図および第３図において、入力DMI信号
ａは遅延回路２１において1/2T0遅延されて信号
ｂを生じる。また入力DMI信号ａは遅延回路２
２においてT0遅延されて信号ｃを生じる。信号
ａと信号ｂとはEX−NOR回路２３に加えられて
信号ｄを生じ、信号ｄと信号ｃとはEX−NOR回
路２４に加えられて信号ｅを生じる。信号ｄと信
号ｅとはその位相が1/2T0ずれているとともに、
いずれも入力DMI信号ａを復号したRZ信号であ
る。信号ｄと信号ｅとはOR回路２５において加
算されて信号ｆを生じるが、信号ｆは入力DMI
信号ａを復号したNRZ信号である。
ａは遅延回路２１において1/2T0遅延されて信号
ｂを生じる。また入力DMI信号ａは遅延回路２
２においてT0遅延されて信号ｃを生じる。信号
ａと信号ｂとはEX−NOR回路２３に加えられて
信号ｄを生じ、信号ｄと信号ｃとはEX−NOR回
路２４に加えられて信号ｅを生じる。信号ｄと信
号ｅとはその位相が1/2T0ずれているとともに、
いずれも入力DMI信号ａを復号したRZ信号であ
る。信号ｄと信号ｅとはOR回路２５において加
算されて信号ｆを生じるが、信号ｆは入力DMI
信号ａを復号したNRZ信号である。
一方、入力DMI信号から抽出されたクロツク
信号２f0CLKはDF２６のＣ（クロツク）入力に加
えられるが、DF２６の出力はそのＤ（データ）
入力に帰還されており、従つてDF２６のＱ出力
信号ｇに２分周されたクロツク信号f0CLKを生じ
るが、クロツク信号f0CLKは前述のように分周回
路であるDF２６の初期状態によつて、180゜位相
の異なる２つの状態を生じ得る。第３図ｇにおい
て上下２つの波形はこのことを示している。
信号２f0CLKはDF２６のＣ（クロツク）入力に加
えられるが、DF２６の出力はそのＤ（データ）
入力に帰還されており、従つてDF２６のＱ出力
信号ｇに２分周されたクロツク信号f0CLKを生じ
るが、クロツク信号f0CLKは前述のように分周回
路であるDF２６の初期状態によつて、180゜位相
の異なる２つの状態を生じ得る。第３図ｇにおい
て上下２つの波形はこのことを示している。
OR回路２５の出力信号ｆはDF２７のＤ入力
に、DF２６のＱ出力ｇはDF２７のＣ入力に加え
られ、これによつて復号されて生じたNRZ信号
ｆはリタイミングされる。第３図において、ｇに
示されたクロツク信号f0CLKの例えば立上りによ
つてNRZ信号ｆのリタイミングを行なう場合、
第３図ｆ，ｇから明らかなように、クロツク信号
f0CLKのいずれの位相に対しても正しくリタイミ
ングが行なわれる。クロツク信号f0CLKの立下り
によつてリタイミングを行なう場合も同様であ
る。このようにしてDF２７のＱ出力に原２値
NRZデータに対応するNRZデータが得られる。
に、DF２６のＱ出力ｇはDF２７のＣ入力に加え
られ、これによつて復号されて生じたNRZ信号
ｆはリタイミングされる。第３図において、ｇに
示されたクロツク信号f0CLKの例えば立上りによ
つてNRZ信号ｆのリタイミングを行なう場合、
第３図ｆ，ｇから明らかなように、クロツク信号
f0CLKのいずれの位相に対しても正しくリタイミ
ングが行なわれる。クロツク信号f0CLKの立下り
によつてリタイミングを行なう場合も同様であ
る。このようにしてDF２７のＱ出力に原２値
NRZデータに対応するNRZデータが得られる。
このように第２図に示された復号回路において
は、入力DMI信号とこれを1/2T0遅延させた信
号、および入力DMI信号から1/2T0遅延させた信
号とT0遅延させた信号とのそれぞれ排他的論理
和の否定を求めることによつて、互いに1/2T0位
相が異なる２組のRZ信号が得られる。これは前
述した符号化則に示されたDMI符号の性質に基
づいている。このようにして得られた２組のRZ
信号を加算すれば、原２値NRZ信号に対応する
NRZ信号が復号されることは明らかである。
は、入力DMI信号とこれを1/2T0遅延させた信
号、および入力DMI信号から1/2T0遅延させた信
号とT0遅延させた信号とのそれぞれ排他的論理
和の否定を求めることによつて、互いに1/2T0位
相が異なる２組のRZ信号が得られる。これは前
述した符号化則に示されたDMI符号の性質に基
づいている。このようにして得られた２組のRZ
信号を加算すれば、原２値NRZ信号に対応する
NRZ信号が復号されることは明らかである。
また復号されたNRZ信号は、その１ビツトが
クロツク信号f0CLKの１サイクルの長さを有して
いる。従つてこれを互いに180゜位相を異にする２
種類のクロツク信号f0CLKによつてリタイミング
を行なつた場合、いずれのクロツク信号によつて
も正しくリタイミングを行ない得ることは明らか
である。このようにして第２図に示された復号回
路によれば、同期回路を必要とすることなく、入
力DMI信号を復号して原２値NRZ信号に対応し
たNRZデータを得ることができる。
クロツク信号f0CLKの１サイクルの長さを有して
いる。従つてこれを互いに180゜位相を異にする２
種類のクロツク信号f0CLKによつてリタイミング
を行なつた場合、いずれのクロツク信号によつて
も正しくリタイミングを行ない得ることは明らか
である。このようにして第２図に示された復号回
路によれば、同期回路を必要とすることなく、入
力DMI信号を復号して原２値NRZ信号に対応し
たNRZデータを得ることができる。
第４図は本発明の復号回路の第２の実施例の構
成を示すブロツク図である。同図において、３
１，３２，３３，３４，３５はＤ形フリツプフロ
ツプ（DF）、３６はインバータ、３７，３８は
EX−NOR回路、３９はOR回路である。
成を示すブロツク図である。同図において、３
１，３２，３３，３４，３５はＤ形フリツプフロ
ツプ（DF）、３６はインバータ、３７，３８は
EX−NOR回路、３９はOR回路である。
第４図において、入力DMI信号はDF３１にお
いてクロツク信号２f0CLKによつてリタイミング
されたのち、DF３２、DF３３を経て遂次1/2T0
ずつ遅延されて、DF３１とDF３２の出力はEX
−NOR回路３７に、DF３２とDF３３の出力は
EX−NOR回路３８にそれぞれ加えられる。EX
−NOR回路３７，３８の出力はOR回路３９にお
いて加算されてDF３５のＤ入力に加えられる。
一方、クロツク信号２f0CLKはインバータ３６を
経てDF３４の入力に加えられ、２分周されてそ
のＱ出力からクロツク信号f0CLKを生じ、クロツ
ク信号f0CLKはDF３５のＣ入力に加えられる。
いてクロツク信号２f0CLKによつてリタイミング
されたのち、DF３２、DF３３を経て遂次1/2T0
ずつ遅延されて、DF３１とDF３２の出力はEX
−NOR回路３７に、DF３２とDF３３の出力は
EX−NOR回路３８にそれぞれ加えられる。EX
−NOR回路３７，３８の出力はOR回路３９にお
いて加算されてDF３５のＤ入力に加えられる。
一方、クロツク信号２f0CLKはインバータ３６を
経てDF３４の入力に加えられ、２分周されてそ
のＱ出力からクロツク信号f0CLKを生じ、クロツ
ク信号f0CLKはDF３５のＣ入力に加えられる。
第４図の場合、DF３２の出力が第２図の回路
における信号ｂに、DF３３の出力が同じく信号
ｃに対応し、従つて第２図の回路と全く同様に動
作してOR回路３９の出力にNRZ信号を復号す
る。従つてDF３５において、クロツク信号
f0CLKによつてリタイミングをとることによつ
て、、第２図の場合と同様に、クロツク信号
f0CLKの異なる２つの位相状態のいずれに対して
も、DF３５の出力に正しくNRZデータを再現す
る。
における信号ｂに、DF３３の出力が同じく信号
ｃに対応し、従つて第２図の回路と全く同様に動
作してOR回路３９の出力にNRZ信号を復号す
る。従つてDF３５において、クロツク信号
f0CLKによつてリタイミングをとることによつ
て、、第２図の場合と同様に、クロツク信号
f0CLKの異なる２つの位相状態のいずれに対して
も、DF３５の出力に正しくNRZデータを再現す
る。
第５図は本発明の復号回路の第３の実施例を示
すブロツク図である。同図において、４１，４２
は遅延回路、４３はEX−NOR回路、４４はOR
回路、４５，４６はＤ形フリツプフロツプ（DF）
である。
すブロツク図である。同図において、４１，４２
は遅延回路、４３はEX−NOR回路、４４はOR
回路、４５，４６はＤ形フリツプフロツプ（DF）
である。
第５図において、入力DMI信号は遅延回路４
１において1/2T0遅延され、EX−NOR回路４３
にもとの入力DMI信号とともに加えられて、そ
の出力に復号されたRZ信号を生じる。EX−
NOR回路４３の出力は遅延回路４２におて1/2
T0遅延され、OR回路４４にEX−NOR回路４３
の出力とともに加えられて加算されることによつ
て、その出力にNRZ信号を復号する。一方、ク
ロツク信号２f0CLKはDF４５で２分周されてク
ロツク信号f0CLKを生じ、クロツク信号f0CLKは
DF４６のＣ入力に加えられて、DF４６のＤ入力
に加えられているOR回路４４のNRZ信号出力を
リタイミングしてNRZデータを再現する。
１において1/2T0遅延され、EX−NOR回路４３
にもとの入力DMI信号とともに加えられて、そ
の出力に復号されたRZ信号を生じる。EX−
NOR回路４３の出力は遅延回路４２におて1/2
T0遅延され、OR回路４４にEX−NOR回路４３
の出力とともに加えられて加算されることによつ
て、その出力にNRZ信号を復号する。一方、ク
ロツク信号２f0CLKはDF４５で２分周されてク
ロツク信号f0CLKを生じ、クロツク信号f0CLKは
DF４６のＣ入力に加えられて、DF４６のＤ入力
に加えられているOR回路４４のNRZ信号出力を
リタイミングしてNRZデータを再現する。
以上説明したように本発明の復号回路によれ
ば、同期回路を設けてクロツク信号f0CLKの位相
を制御する必要がないとともに、簡単な回路構成
によつてDMI符号に対する安定な復号動作を行
なうことができ、従来回路における積分回路を具
備することによる前述のごとき欠点を生じること
がないので、極めて効果的である。
ば、同期回路を設けてクロツク信号f0CLKの位相
を制御する必要がないとともに、簡単な回路構成
によつてDMI符号に対する安定な復号動作を行
なうことができ、従来回路における積分回路を具
備することによる前述のごとき欠点を生じること
がないので、極めて効果的である。
第１図は従来の復号回路の構成を示すブロツク
図、第２図は本発明の復号回路の一実施例の構成
を示すブロツク図、第３図は第２図の復号回路に
おける各部信号を示すタイムチヤート、第４図、
第５図はそれぞれ本発明の復号回路の他の実施例
の構成を示すブロツク図である。 １……遅延回路、２……EX−NOR回路、３，
４……Ｄ形フリツプフロツプ（FF）、５……分周
回路、６……ゲ…ト、７，８……積分回路、９…
…フリツプフロツプ（FF）、１０……切替回路、
１１，１２……切替スイツチ、２１，２２……遅
延回路、２３，２４……EX−NOR回路、２５…
…OR回路、２６，２７……Ｄ形フリツプフロツ
プ（DF）、３１，３２，３３，３４，３５……Ｄ
形フリツプフロツプ（DF）、３６……インバー
タ、３７，３８……EX−NOR回路、３９……
OR回路、４１，４２……遅延回路、４３……
EX−NOR回路、４４……OR回路、４５，４６
……Ｄ形フリツプフロツプ（DF）。
図、第２図は本発明の復号回路の一実施例の構成
を示すブロツク図、第３図は第２図の復号回路に
おける各部信号を示すタイムチヤート、第４図、
第５図はそれぞれ本発明の復号回路の他の実施例
の構成を示すブロツク図である。 １……遅延回路、２……EX−NOR回路、３，
４……Ｄ形フリツプフロツプ（FF）、５……分周
回路、６……ゲ…ト、７，８……積分回路、９…
…フリツプフロツプ（FF）、１０……切替回路、
１１，１２……切替スイツチ、２１，２２……遅
延回路、２３，２４……EX−NOR回路、２５…
…OR回路、２６，２７……Ｄ形フリツプフロツ
プ（DF）、３１，３２，３３，３４，３５……Ｄ
形フリツプフロツプ（DF）、３６……インバー
タ、３７，３８……EX−NOR回路、３９……
OR回路、４１，４２……遅延回路、４３……
EX−NOR回路、４４……OR回路、４５，４６
……Ｄ形フリツプフロツプ（DF）。
Claims (1)
- １ 入力DMI信号から原２値NRZ信号に対応し
たRz信号を復号する第１の復号手段と、入力
DMI信号または前記第１の復号手段の出力から
前記第１の復号手段の出力と1/2T0（T0＝１／
f0；f0は原２値NRZ信号のビツトレート）位相が
異なるRz信号を復号する第２の復号手段と、前
記第１および第２の復号手段の出力を加算する論
理和回路、入力DMI信号から抽出された周波数
2f0のクロツク信号を分周して周波数f0のクロツ
ク信号を得る分周回路と、前記論理和回路の出力
を前記分周回路のクロツク信号f0によつてリタイ
ミングするリタイミング回路とを具えたことを特
徴とする復号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18256780A JPS57106222A (en) | 1980-12-22 | 1980-12-22 | Decoding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18256780A JPS57106222A (en) | 1980-12-22 | 1980-12-22 | Decoding circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106222A JPS57106222A (en) | 1982-07-02 |
| JPS6352809B2 true JPS6352809B2 (ja) | 1988-10-20 |
Family
ID=16120527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18256780A Granted JPS57106222A (en) | 1980-12-22 | 1980-12-22 | Decoding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57106222A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02156732A (ja) * | 1988-12-09 | 1990-06-15 | Hitachi Ltd | 復調装置 |
-
1980
- 1980-12-22 JP JP18256780A patent/JPS57106222A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106222A (en) | 1982-07-02 |
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